JP2005085926A

JP2005085926A - Method of forming via hole in compound semiconductor

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Publication number: JP2005085926A
Application number: JP2003315214A
Authority: JP
Inventors: Sandhu Adarsh; サンドゥー・アダルシュ
Original assignee: Japan Science and Technology Agency
Current assignee: Japan Science and Technology Agency
Priority date: 2003-09-08
Filing date: 2003-09-08
Publication date: 2005-03-31

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of forming a via hole in a compound semiconductor which can improve the efficiency of processes and can reduce parasitic impedance, at a low cost with little influence on the environment and hence can make available the formation of a Hall element, capable of detailed reading of magnetic domains of a test piece. <P>SOLUTION: Using a super-hard alloy drill having a very small diameter or a diamond drill, a via hole 3 is formed through the compound semiconductor. Then, a conductive path is established between the front and rear faces of the compound semiconductor through film formation 6, etc., by plating or vacuum evaporation on the surface of the via hole 3. By this method of forming a via hole, the via hole 3 can be formed mechanically and easily in a compound semiconductor substrate 1. Moreover, this method can make the via hole 3 into a conductor by the film formation 6, etc., by plating or vacuum evaporation at a low cost with little load on the environment, making available the formation of a rear face electrode device with reduced parasitic impedance. As a result, through elimination of bonding wires and improvements in characteristics by the reduced parasitic impedance, a Hall element capable of detailed reading of magnetic domains of a test piece which will be used for a scanning type Hall probe microscope is obtained. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、走査型ホール・プローブ顕微鏡（磁界分布観察のために使用する技術）等のホール素子等の機能性素子に使用される化合物半導体素子の表裏間を導体化するための化合物半導体へのビアホール形成方法に関する。 The present invention relates to a compound semiconductor for making a conductor between the front and back surfaces of a compound semiconductor element used for a functional element such as a Hall element such as a scanning Hall probe microscope (technology used for observation of magnetic field distribution). The present invention relates to a method for forming a via hole.

一般的には、ＧａＡｓ（ガリウム・砒素）系やＩｎＰ（インジウム・りん酸）系の高周波数化合物半導体電子デバイスにおける磁界分布観察等のための特性を向上させるため、寄生インピーダンスを低減させることは重要である。従来、ＧａＡｓ（ガリウム・砒素）系やＩｎＰ（インジウム・りん酸）系の高周波数化合物半導体からなる基板の表面に電極を形成し、それにボンディングワイヤを接続・配線して走査型ホール・プローブ顕微鏡用のホール素子としてきた。顕微鏡の分解能および感度向上のためには磁気センサであるホール素子をより試料表面に近接させる必要がある。ところが、ホール素子を試料に接近させて微細な磁区を計測する際に、前記ループ状のボンディングワイヤが邪魔となるため、顕微鏡の分解能および感度向上に限界があった。 In general, it is important to reduce the parasitic impedance in order to improve the characteristics for observing magnetic field distribution in GaAs (gallium arsenide) and InP (indium phosphate) based high frequency compound semiconductor electronic devices. It is. Conventionally, an electrode is formed on the surface of a substrate made of a GaAs (gallium arsenide) -based or InP (indium-phosphoric acid) -based high-frequency compound semiconductor, and bonding wires are connected and wired to it for a scanning Hall probe microscope. As a Hall element. In order to improve the resolution and sensitivity of the microscope, it is necessary to bring the Hall element, which is a magnetic sensor, closer to the sample surface. However, when measuring the fine magnetic domain by bringing the Hall element close to the sample, the loop-shaped bonding wire is in the way, so that there is a limit in improving the resolution and sensitivity of the microscope.

そこで、寄生インピーダンスを低減させるために、フォトリソグラフィの技術により、厚膜レジスト等をマスク材としてドライエッチングにより、基板の表裏に貫通するビア（ヴィア）ホールを形成して、直接に接地を得る技術が提案された（例えば下記特許文献１および非特許文献２および３参照）。
実開平５−６４７０６号公報（図１参照）第５０回応用物理学関係連合講演会講演予稿集（２００３．３神奈川大学）２８ｐ−Ｐ９−５「ヨウ化水素ガスを用いたＩｎＰの低温、高速エッチング」（住友電気工業（株）オプトエレクトロニクス研究所宮崎富仁、川崎健、矢野浩）第５０回応用物理学関係連合講演会講演予稿集（２００３．３神奈川大学）２８ｐ−Ｐ９−６「感光性ポリイミドマスクによるＧａＡｓヴィアホール形成」（日立中研塩田貴支、内山博幸） Therefore, in order to reduce the parasitic impedance, a technique for obtaining ground directly by forming via holes through the front and back of the substrate by dry etching using a thick film resist or the like as a mask material by photolithography technology. Has been proposed (see, for example, Patent Document 1 and Non-Patent Documents 2 and 3 below).
Japanese Utility Model Publication No. 5-64706 (see FIG. 1) 50th Applied Physics Related Conference Lecture Proceedings (Kanagawa University) 28p-P9-5 "InP low temperature, high speed etching using hydrogen iodide gas" (Sumitomo Electric Industries, Ltd. Optoelectronics Research) Tomihito Miyazaki, Ken Kawasaki, Hiroshi Yano) Proceedings of the 50th Joint Conference on Applied Physics (Kanagawa University) 28p-P9-6 "GaAs via hole formation by photosensitive polyimide mask" (Hitachi Chuo Research Institute, Takashi Shiota, Hiroyuki Uchiyama)

前記特許文献１に開示されたものは、図８に示すように、基板１１０の表面に磁気検知部１１３を形成するとともに、裏面に端子１１４を形成し、基板１１０の表裏方向に貫通して導電性を有する貫通電極１１１を設け、この貫通電極１１１の一端面に磁気検知部１１３の少なくとも一部を重合接続したもので、基板１１０の表面に略磁気検知部１１３のみが形成され、リード電極等を形成しなくてもよいことから、チップ面積が小さくなり、小型化が可能となってコストを低減させることができるとともに、リード電極に対する磁気的影響を解消することができる。また、チップ面積が小さいことから、封止によるピンホールが生じ難く、不良を減少させることができることとなった。 As disclosed in Patent Document 1, as shown in FIG. 8, a magnetic detection unit 113 is formed on the surface of the substrate 110, a terminal 114 is formed on the back surface, and the conductive material penetrates in the front and back direction of the substrate 110. A through electrode 111 having a property is provided, and at least a part of the magnetic detection unit 113 is connected to one end surface of the through electrode 111 by polymerization, and only the substantially magnetic detection unit 113 is formed on the surface of the substrate 110, and a lead electrode or the like Thus, the chip area can be reduced, the size can be reduced, the cost can be reduced, and the magnetic influence on the lead electrode can be eliminated. In addition, since the chip area is small, pinholes due to sealing are less likely to occur and defects can be reduced.

また、前記非特許文献２および３に開示されたものは、図示しての説明は省略するが、それぞれ、ＩｎＰ基板上にレジストマスクとＨＩガスを用いて低温・高速でエッチングを行ったもの、およびドライエッチング耐性に問題のあるレジストに代えてマスク材として感光性ポリイミドを使用して良好なビアホールの形成を行ったものである。 In addition, although those disclosed in Non-Patent Documents 2 and 3 are not shown in the drawings, the InP substrate was etched on the InP substrate at a low temperature and high speed using a resist mask and HI gas, In addition, a good via hole was formed by using photosensitive polyimide as a mask material instead of a resist having a problem in dry etching resistance.

しかしながら、これらの従来のエッチングによるビアホールの形成方法では、基板の厚さがせいぜい１００μｍ程度までのビアホールの穿設しかできず、ビアホールの長さ（深さ）が２００μｍ〜５００μｍを超える場合は、レジストマスク等の耐久性に問題を生じる上に、使用する装置が膨大となって高額な設備投資が必要となり高コストを招いた。さらに、エッチングでは要処理時間の増大を招く他、必要な有機溶剤の廃棄物処理等による環境問題が生じた。 However, in these conventional methods of forming via holes by etching, the thickness of the substrate can only be drilled up to about 100 μm, and the length (depth) of the via hole exceeds 200 μm to 500 μm. In addition to causing problems in the durability of masks and the like, the apparatus to be used is enormous, and expensive equipment investment is required, resulting in high costs. Further, the etching increases the time required for processing and causes environmental problems due to disposal of necessary organic solvent waste.

そこで、本発明は、前記従来のビアホール形成方法の諸課題を解決して、工程の効率化を実現するとともに、環境に対する影響が小さく、低コストにて寄生インピーダンスを低減して、試料の微細な磁区の読取りを可能にしたホール素子が得られる化合物半導体へのビアホール形成方法を提供することを目的とする。 Therefore, the present invention solves the problems of the conventional via hole forming method, realizes process efficiency, has a small impact on the environment, reduces parasitic impedance at low cost, and reduces the fineness of the sample. An object of the present invention is to provide a method for forming a via hole in a compound semiconductor from which a Hall element capable of reading a magnetic domain is obtained.

そのため、本発明は、走査型ホール・プローブ顕微鏡等のホール素子に使用される化合物半導体素子の表裏間を導体化するための化合物半導体へのビアホール形成方法において、超硬合金微小径ドリルあるいはダイヤモンドドリルを用いて化合物半導体の表裏を貫通してビアホールを穿設した後、メッキ、真空中蒸着による成膜等により前記ビアホールにおける化合物半導体の表裏を導体化することを特徴とする。また本発明は、前記ビアホールは直径３００ミクロン以下、深さ５００ミクロン以上の細孔に形成されることを特徴とする。また本発明は、前記ビアホールの断面形状が裏面側に開いたテーパ状に形成されたことを特徴とする。また本発明は、前記テーパが異なった角度の少なくとも２段階テーパ形状に形成されたことを特徴とする。また本発明は、前記化合物半導体が、ＧａＡｓ（ガリウム・砒素）系あるいはＩｎＰ（インジウム・りん酸）系基板材料から構成されたことを特徴とする。また本発明は、前記メッキ、真空中蒸着による成膜等が、ＡｕＧｅ（金・ゲルマニウム）等の電極用金属によりビアホールの表面あるいは空隙を充填して埋め込むことを特徴とするもので、これらを課題解決のための手段とするものである。 Therefore, the present invention relates to a method for forming a via hole in a compound semiconductor for conducting between the front and back of a compound semiconductor element used in a Hall element such as a scanning Hall / probe microscope. The via hole is formed by penetrating the front and back surfaces of the compound semiconductor using a metal, and then the front and back surfaces of the compound semiconductor in the via hole are made conductive by plating, film formation by vapor deposition in vacuum, or the like. In the present invention, the via hole is formed in a pore having a diameter of 300 microns or less and a depth of 500 microns or more. Further, the invention is characterized in that the cross-sectional shape of the via hole is formed in a tapered shape opened to the back surface side. Further, the present invention is characterized in that the taper is formed in at least a two-step taper shape with different angles. Further, the present invention is characterized in that the compound semiconductor is composed of a GaAs (gallium arsenide) -based or InP (indium-phosphoric acid) -based substrate material. Further, the present invention is characterized in that the plating, film formation by vacuum deposition, etc. are filled by filling the surface of the via hole or the gap with an electrode metal such as AuGe (gold / germanium). It is a means for solving.

本発明では、走査型ホール・プローブ顕微鏡等のホール素子に使用される化合物半導体素子の表裏間を導体化するための化合物半導体へのビアホール形成方法において、超硬合金微小径ドリルあるいはダイヤモンドドリルを用いて化合物半導体の表裏を貫通してビアホールを穿設した後、メッキ、真空中蒸着による成膜等により前記ビアホールにおける化合物半導体の表裏を導体化することにより、化合物半導体の基板に機械的にビアホールを簡便に形成して環境負荷が小さく低コストで、当該ビアホール部をメッキ、真空中蒸着による成膜等により導体化して寄生インピーダンスを低減化した裏面電極デバイスが得られ、その結果、ボンディングワイヤの廃止と、低減化された寄生インピーダンスによる特性向上とにより試料の微細な磁区の読取りが可能な走査型ホール・プローブ顕微鏡に使用されるホール素子が得られる。また、ビアホールの存在は、半導体の稼働中の熱の放散（クーリング）や高密度化（集積化）を可能にする。 In the present invention, a cemented carbide micro-diameter drill or a diamond drill is used in a method of forming a via hole in a compound semiconductor for making a conductor between the front and back surfaces of a compound semiconductor element used in a Hall element such as a scanning Hall / probe microscope. After forming a via hole through the front and back of the compound semiconductor, the via hole is mechanically formed on the substrate of the compound semiconductor by making the front and back of the compound semiconductor in the via hole conductive by plating, film formation by vacuum deposition, etc. A backside electrode device with reduced parasitic impedance by simple formation, low environmental impact and low cost, and reduced conductor impedance by plating the via hole and depositing it in vacuum, resulting in the elimination of bonding wires. And improved magnetic properties due to reduced parasitic impedance Hall elements used in reading capable scanning Hall probe microscope is obtained. Also, the presence of via holes enables heat dissipation (cooling) and higher density (integration) during semiconductor operation.

また、前記ビアホールは直径３００ミクロン以下、深さ５００ミクロン以上の細孔に形成される場合は、単純な超硬合金微小径ドリルあるいはダイヤモンドドリルを用いて、通常よりも細径で長大な基板にも容易にビアホールを穿設でき、従来のもののような使用する装置の膨大化、高額な設備投資、要処理時間の増大や有機溶剤の廃棄物処理等による環境問題の虞れがない。 In addition, when the via hole is formed in a pore having a diameter of 300 microns or less and a depth of 500 microns or more, a simple cemented carbide micro-diameter drill or a diamond drill is used to form a substrate that is smaller and longer than usual. In addition, via holes can be easily drilled, and there is no fear of environmental problems due to the enormous number of devices used as in the prior art, expensive equipment investment, increased processing time required, and disposal of organic solvent waste.

さらに、前記ビアホールの断面形状が裏面側に開いたテーパ状に形成された場合は、表面側が小さな径であるにも拘らず、ビアホールの表面積および容積を大きく採れて抵抗が少なく、特に裏面側で低寄生インピーダンスの電極デバイスが得られて電導度をより向上させて、磁界分布観察のための磁気センサであるホール素子として使用する際の分解能および感度を向上させることが可能となる他、テーパ形状によって蒸着やメッキがし易くなる利点も得られる。 Furthermore, when the cross-sectional shape of the via hole is formed in a tapered shape opened to the back side, the surface side and the volume of the via hole can be taken large and the resistance is small, even though the front side is a small diameter, especially on the back side. An electrode device with low parasitic impedance can be obtained to improve the electrical conductivity and improve the resolution and sensitivity when used as a Hall element that is a magnetic sensor for magnetic field distribution observation. As a result, the advantage of facilitating vapor deposition and plating can be obtained.

さらにまた、前記テーパが異なった角度の少なくとも２段階テーパ形状に形成された場合は、２段階テーパ面を有するドリルにより、容易に２段階テーパ形状のビアホールを形成することができて、表面側が小さな径であるにも拘らず、ビアホールの表面積および容積がさらに大きく採れてより抵抗が少なく、裏面側で低寄生インピーダンスの電極デバイスが得られて電導度をより向上させて、ホール素子としての分解能および感度をさらに向上させることが可能となる。 Furthermore, when the taper is formed in at least a two-step tapered shape with different angles, a two-step tapered via hole can be easily formed by a drill having a two-step tapered surface, and the surface side is small. Regardless of the diameter, the surface area and volume of the via hole can be further increased, resulting in an electrode device with less resistance and low parasitic impedance on the back side, further improving the conductivity, resolution as a Hall element and The sensitivity can be further improved.

また、前記化合物半導体が、ＧａＡｓ（ガリウム・砒素）系あるいはＩｎＰ（インジウム・りん酸）系基板材料から構成された場合は、機能性素子としての化合物半導体基板に直接に孔の穿設加工が行える。 Further, when the compound semiconductor is made of a GaAs (gallium arsenide) or InP (indium / phosphoric acid) substrate material, a hole can be directly drilled in the compound semiconductor substrate as a functional element. .

さらに、前記メッキ、真空中蒸着による成膜等が、ＡｕＧｅ（金・ゲルマニウム）等の電極用金属によりビアホールの表面あるいは空隙を充填して埋め込む場合は、機械的に単純化された穿設加工により開けられたビアホール内を、電導度の高い金・ゲルマニウムの電極用金属により容易に導体化して寄生インピーダンスを低減化して裏面電極デバイスを得ることができる。 Further, when the plating, film formation by vacuum deposition, etc. is performed by filling the surface of the via hole or the gap with an electrode metal such as AuGe (gold / germanium), the mechanically simplified drilling process is used. The opened via hole can be easily made into a conductor by using a gold / germanium electrode metal having high conductivity to reduce the parasitic impedance, thereby obtaining a back electrode device.

以下、本発明の実施例を図面に基づいて説明する。図１〜図６は本発明の化合物半導体へのビアホール形成方法の第１実施例で、図１はホール素子の磁気センサとして使用される基板標本の平面図および断面図、図２はビアホールが穿設された直後の基板標本の平面および断面図、図３はスルーホールであるビアホールに導体化のためのメッキが施される状態を説明する基板標本の斜視図および断面図、図４は基板標本がチップホルダに設置されて磁気センサに構成される説明図、図５はドリルによるビアホールの穿設工程を示す斜視図、図６は穿設されたビアホールを含む断面図である。図７は本発明の化合物半導体へのビアホール形成方法の第２実施例を示す断面図である。 Embodiments of the present invention will be described below with reference to the drawings. 1 to 6 show a first embodiment of a method for forming a via hole in a compound semiconductor according to the present invention. FIG. 1 is a plan view and a sectional view of a substrate specimen used as a magnetic sensor for a hall element. FIG. FIG. 3 is a perspective view and a sectional view of a substrate specimen for explaining a state in which a via hole, which is a through hole, is plated to make a conductor. FIG. 4 is a substrate specimen. FIG. 5 is a perspective view showing a via hole drilling process using a drill, and FIG. 6 is a sectional view including the drilled via hole. FIG. 7 is a sectional view showing a second embodiment of the method for forming a via hole in a compound semiconductor according to the present invention.

本発明の化合物半導体へのビアホール形成方法の基本的な構成は、図１（および図５）に示すように、走査型ホール・プローブ顕微鏡等のホール素子に使用される化合物半導体素子（基板）１の表裏間を導体化するための化合物半導体１へのビアホール３の形成方法において、超硬合金微小径ドリルあるいはダイヤモンドドリル（２）を用いて化合物半導体１の表裏を貫通してビアホール３を穿設した後、メッキ、真空中蒸着による成膜６等により前記ビアホール３における化合物半導体１の表裏を導体化することを特徴とするものである。 As shown in FIG. 1 (and FIG. 5), the basic structure of the method for forming a via hole in a compound semiconductor according to the present invention is a compound semiconductor element (substrate) 1 used for a Hall element such as a scanning Hall / probe microscope. In a method for forming a via hole 3 in a compound semiconductor 1 for making a conductor between the front and back surfaces of the metal, a via hole 3 is drilled through the front and back of the compound semiconductor 1 using a cemented carbide fine drill or a diamond drill (2). After that, the front and back of the compound semiconductor 1 in the via hole 3 is made into a conductor by plating, film formation 6 by vacuum deposition, or the like.

実施例１について以下に詳述する。図５に示すように、２次元電子ガスエビ層を含んだＧａＡｓ（ガリウム・砒素）／ＡｌＧａＡｓヘテロ構造の資料である化合物半導体素子の基板１を加工機の台板４上に載置・固定し、超硬合金微小径ドリルあるいはダイヤモンドドリル２により基板１を穿孔する。図６に示すように、ドリル２は所定の角度を有するテーパ（円錐）状に形成されており、穿設されたビアホール３は上面（裏面１Ｂ）側に開いたテーパ孔として形成される。このようにして複数のビアホール３、３・・が形成された基板１を、図２に示すように、裏面１Ｂ側が下になるように裏返す。基板１の標本は、５ｍｍ角で、厚みが４５０μｍ、ビアホール３の表面１Ａ側の直径は２００μｍ、裏面１Ｂ側の直径は４５０μｍ（図３（Ａ）参照）である。 Example 1 will be described in detail below. As shown in FIG. 5, a substrate 1 of a compound semiconductor element, which is a GaAs (gallium arsenide) / AlGaAs heterostructure material including a two-dimensional electron gas shrimp layer, is placed and fixed on a base plate 4 of a processing machine. The substrate 1 is drilled with a cemented carbide fine drill or a diamond drill 2. As shown in FIG. 6, the drill 2 is formed in a tapered (conical) shape having a predetermined angle, and the drilled via hole 3 is formed as a tapered hole opened on the upper surface (back surface 1B) side. As shown in FIG. 2, the substrate 1 on which the plurality of via holes 3, 3,... Are formed is turned over so that the back surface 1B side faces down. The sample of the substrate 1 is 5 mm square, the thickness is 450 μm, the diameter of the via hole 3 on the surface 1A side is 200 μm, and the diameter on the back surface 1B side is 450 μm (see FIG. 3A).

図３（Ｂ）に示すように、穿設されたビアホール３の表面に、真空中蒸着やメッキ法によってＡｕＧｅ（金・ゲルマニウム）等の電極用金属のメッキ層７を被覆する。これにより、基板１の表面１Ａと裏面１Ｂとにそれぞれ設置される表面電極８および裏面電極９の間を電気的に導通状態とするものである。ビアホール３の表面にメッキ層７を施すものに代えて、図１に示すように、ビアホール３内をメッキ材６にて充填するように構成してもよい。 As shown in FIG. 3B, the surface of the drilled via hole 3 is covered with a plating layer 7 of an electrode metal such as AuGe (gold / germanium) by vacuum deposition or plating. As a result, the surface electrode 8 and the back electrode 9 installed on the front surface 1A and the back surface 1B of the substrate 1 are electrically connected. Instead of providing the plated layer 7 on the surface of the via hole 3, the via hole 3 may be filled with a plating material 6 as shown in FIG.

このように表面１Ａと裏面１Ｂとが電気的に導体化された化合物半導体素子からなる基板１を磁気センサを有するホール素子として構成するには、図１に示すように、光露光によりビアホール３の表面１Ａ側にメサ１０を形成する。次いで、オーミック電極１１を得るために４５０°Ｃで約５分間の加熱（電極用ＡｕＧｅ蒸着と加熱）を行う。次に、基板１におけるビアホール３内を真空中蒸着あるいはメッキ法でＡｕＧｅ等の電極用の金属で被覆ないし充填する。そして、オーミック電極１１にパッド１２の蒸着を行い、４つのオーミック電極１１を磁気検出部１４によって接続する。 In order to configure the substrate 1 made of a compound semiconductor element in which the front surface 1A and the back surface 1B are electrically conductive as described above as a Hall element having a magnetic sensor, as shown in FIG. A mesa 10 is formed on the surface 1A side. Next, in order to obtain the ohmic electrode 11, heating is performed at 450 ° C. for about 5 minutes (AuGe deposition for electrode and heating). Next, the inside of the via hole 3 in the substrate 1 is covered or filled with an electrode metal such as AuGe by vacuum deposition or plating. Then, the pad 12 is deposited on the ohmic electrode 11, and the four ohmic electrodes 11 are connected by the magnetic detection unit 14.

このように構成された表面１Ａと裏面１Ｂとが電気的に導体化された基板１（図４（Ａ）を、図４（Ｂ）（Ｃ）に示すように、チップホルダ５の上に設置してホール素子が完成する。ホール素子は走査型ホール・プローブ顕微鏡の対物側に取り付けられる。つまりは、表面１Ａ側が対物側となる。かくして、従来のもののようなボンディングワイヤ等に煩わされることなく、ホール素子をより被測定物すなわち試料表面に近接させることができて、顕微鏡の分解能および感度向上が図れる。のみならず、超硬合金微小径ドリルあるいはダイヤモンドドリルを用いて簡便に半導体の表裏を貫通してビアホールを穿設した後、メッキ、真空中蒸着による成膜等により前記ビアホールにおける化合物半導体の表裏を導体化することにより、寄生インピーダンスを効果的に低減化して特性を向上させ、試料の微細な磁区の読取りが可能な走査型ホール・プローブ顕微鏡に使用されるホール素子が得られる。 The substrate 1 (FIG. 4A) in which the front surface 1A and the back surface 1B thus configured are electrically conductive is placed on the chip holder 5 as shown in FIGS. 4B and 4C. Thus, the Hall element is mounted on the objective side of the scanning Hall probe microscope, that is, the surface 1A side becomes the objective side, so that it is not bothered by the bonding wire or the like as in the prior art. The Hall element can be brought closer to the object to be measured, that is, the sample surface, and the resolution and sensitivity of the microscope can be improved, as well as the front and back of the semiconductor using a cemented carbide micro drill or diamond drill. After penetrating a via hole, the surface of the compound semiconductor in the via hole is made into a conductor by plating, film formation by vacuum deposition, etc. -Impedance effectively improved reduced to characteristic, Hall element fine magnetic domains of the read of the sample is used to allow a scanning Hall probe microscope is obtained.

しかも前記ビアホールは裏面に開いたテーパ状に形成されていることによって、表面側が小さな径であるにも拘らず、ビアホールの表面積および容積を大きく採れて抵抗が少なく、特に裏面側で低寄生インピーダンスの電極デバイスが得られて電導度をより向上させて、磁界分布観察のための磁気センサであるホール素子として使用する際の分解能および感度を向上させることが可能となる他、テーパ形状によって蒸着やメッキがし易くなる利点も得られる。 In addition, since the via hole is formed in a tapered shape opened on the back surface, the surface area and volume of the via hole can be increased even though the surface side has a small diameter, and the resistance is low. In addition to improving the conductivity by obtaining an electrode device, it is possible to improve the resolution and sensitivity when used as a Hall element, which is a magnetic sensor for magnetic field distribution observation, and the taper shape allows vapor deposition and plating. The advantage that it is easy to remove is also obtained.

図７は本発明の化合物半導体へのビアホール形成方法の第２実施例で、図７（Ａ）に示すように、ＧａＡｓ（ガリウム・砒素）系あるいはＩｎＰ（インジウム・りん酸）系基板材料からなる化合物半導体の基板１を、２段階テーパ面２Ａ、２Ｂを有する超硬合金微小径ドリルあるいはダイヤモンドドリル２により穿設・加工するものである。このようにして加工された基板１を図７（Ｂ）に示す。したがって、ビアホール３はテーパが異なった角度の少なくとも（２段以上の多段に形成されてもよい）２段階テーパ形状３Ａ、３Ｂに形成されて稜線３Ｃを有する。これを図７（Ｃ）に示すように上下を逆にして表面１Ａ側に磁気検出部が設けられる。かくして、表面１Ａ側が小さな径であるにも拘らず、ビアホールの表面積および容積がさらに大きく採れてより抵抗が少なく、裏面１Ｂ側で低寄生インピーダンスの電極デバイスが得られて電導度をより向上させて、ホール素子としての分解能および感度をさらに向上させることが可能となる。なお、２段階テーパ面２Ａ、２Ｂを形成するのに、テーパ角度の大きなドリルで穿孔した後、テーパ角度の小さな（鋭角）ドリルでさらに穿孔してもよいことは言うまでもない。 FIG. 7 shows a second embodiment of a method for forming a via hole in a compound semiconductor according to the present invention. As shown in FIG. 7A, the via hole is formed of a GaAs (gallium arsenide) based or InP (indium phosphate) based substrate material. The compound semiconductor substrate 1 is drilled and processed with a cemented carbide micro-diameter drill or a diamond drill 2 having two-step tapered surfaces 2A and 2B. The substrate 1 processed in this way is shown in FIG. Therefore, the via hole 3 is formed in at least two-stage tapered shapes 3A and 3B (may be formed in two or more stages) having different angles, and has a ridge line 3C. As shown in FIG. 7C, the magnetic detector is provided on the surface 1A side upside down. Thus, even though the surface 1A side has a small diameter, the surface area and volume of the via hole can be further increased to reduce the resistance, and an electrode device with low parasitic impedance can be obtained on the back surface 1B side to further improve the conductivity. Further, the resolution and sensitivity as a Hall element can be further improved. Needless to say, in order to form the two-step tapered surfaces 2A and 2B, after drilling with a drill having a large taper angle, further drilling may be performed with a drill having a small taper angle (acute angle).

以上、本発明の実施例について説明してきたが、本発明の趣旨の範囲内にて、走査型ホール・プローブ顕微鏡等のホール素子の形状、形式、化合物半導体素子の材質（ＧａＡｓ系あるいはＩｎＰ系基板材料の他、高周波数化合物半導体である適宜の化合物半導体に適用が可能である）、ドリルの形状（テーパ角度、テーパの段数等）、形式（切削形態）および材質（超硬合金微小径ドリルあるいはダイヤモンドドリルの他、微小化が実現可能な適宜のドリルが採用され得る）、ビアホールの形状（０°を含めたテーパ角度、テーパの段数、好適には直径３００ミクロン以下、深さ５００ミクロン以上の細孔に形成されるが、表面あるいは裏面側の径、深さについては前記範囲を外れるものもドリルにて穿設は可能である）、断面形状（必ずしも円形でなくともよい））、ビアホール内のメッキ、真空中蒸着による成膜形態（ビアホール表面への単層あるいは多層のメッキ、蒸着、もしくはビアホール内への充填）およびその成膜方法（メッキ、真空中蒸着の他に接着等の適宜の成膜方法が採用され得る）ならびに成膜の種類（ＡｕＧｅ以外に適宜の電極用金属が採用可能である）等は適宜選定され得るし、前記実施例にて示された材質や諸元は例示的なもので、限定的に解釈されてはならない。 The embodiments of the present invention have been described above. Within the scope of the present invention, the shape and type of the Hall element such as a scanning Hall / probe microscope, the material of the compound semiconductor element (GaAs-based or InP-based substrate) In addition to materials, it can be applied to any suitable compound semiconductor that is a high-frequency compound semiconductor), drill shape (taper angle, number of taper stages, etc.), type (cutting form) and material (hard carbide micro-diameter drill or In addition to diamond drills, appropriate drills that can be miniaturized can be adopted), via hole shape (taper angle including 0 °, number of taper steps, preferably 300 microns or less in diameter and 500 microns or more in depth) It is formed in the pores, but the diameter and depth on the front or back side can also be drilled with drills that are outside the above range), cross-sectional shape (always) (It does not have to be circular)), plating in via holes, film formation by vacuum deposition (single layer or multilayer plating on the surface of via holes, vapor deposition, or filling into via holes) and film formation methods (plating, vacuum) In addition to intermediate vapor deposition, an appropriate film forming method such as adhesion can be adopted) and the kind of film formation (an appropriate electrode metal other than AuGe can be adopted) can be selected as appropriate. The materials and specifications shown here are exemplary and should not be construed as limiting.

本発明の化合物半導体へのビアホール形成方法の第１実施例を示し、ホール素子の磁気センサとして使用される基板標本の平面図および断面図である。BRIEF DESCRIPTION OF THE DRAWINGS The 1st Example of the via hole formation method to the compound semiconductor of this invention is shown, The top view and sectional drawing of the board | substrate sample used as a magnetic sensor of a Hall element. 同、ビアホールが穿設された直後の基板標本の平面および断面図である。FIG. 4 is a plan view and a cross-sectional view of a substrate specimen immediately after a via hole is formed. 同、スルーホールであるビアホールに導体化のためのメッキが施される状態を説明する基板標本の斜視図および断面図である。It is the perspective view and sectional drawing of a board | substrate sample explaining the state by which the plating for conductorization is given to the via hole which is a through hole. 同、基板標本がチップホルダに設置されて磁気センサに構成される説明図である。FIG. 3 is an explanatory diagram illustrating a magnetic sensor in which a substrate specimen is installed in a chip holder. 同、ドリルによるビアホールの穿設工程を示す斜視図である。It is a perspective view which shows the drilling process of the via hole by a drill similarly. 同、穿設されたビアホールを含む断面図である。FIG. 4 is a cross-sectional view including a drilled via hole. 本発明の化合物半導体へのビアホール形成方法の第２実施例を示す断面図である。It is sectional drawing which shows 2nd Example of the via hole formation method to the compound semiconductor of this invention. 従来の磁気センサを示す斜視図である。It is a perspective view which shows the conventional magnetic sensor.

Explanation of symbols

１化合物半導体素子（基板）
１Ａ表面
１Ｂ裏面
２ドリル（超硬合金微小径ドリル、ダイヤモンドドリル等）
３ビアホール
４加工機台板
５チップホルダ
６メッキ材
７メッキ層
８表面電極
９裏面電極
１０メサ（ＭＥＳＡ）
１１電極（ｏｈｍｉｃ）
１２パッド
１４磁気検出部
1 Compound semiconductor device (substrate)
1A Front 1B Back 2 Drill (Cemented carbide fine drill, diamond drill, etc.)
3 Via hole 4 Processing machine base plate 5 Chip holder 6 Plating material 7 Plating layer 8 Front electrode 9 Back electrode 10 Mesa (MESA)
11 electrodes (ohmic)
12 Pad 14 Magnetic detector

Claims

In a method for forming a via hole in a compound semiconductor for making a conductor between the front and back surfaces of a compound semiconductor element used in a Hall element such as a scanning Hall / probe microscope, a compound semiconductor using a cemented carbide micro-diameter drill or a diamond drill is used. A method for forming a via hole in a compound semiconductor, comprising forming a via hole through the front and back surfaces, and then converting the front and back surfaces of the compound semiconductor in the via hole into a conductor by plating, film formation by vacuum deposition, or the like.

2. The method for forming a via hole in a compound semiconductor according to claim 1, wherein the via hole is formed in a pore having a diameter of 300 microns or less and a depth of 500 microns or more.

The method for forming a via hole in a compound semiconductor according to claim 1 or 2, wherein the via hole has a cross-sectional shape formed in a tapered shape opened to the back surface side.

4. The method of forming a via hole in a compound semiconductor according to claim 3, wherein the taper is formed in at least a two-step taper shape with different angles.

5. The method for forming a via hole in a compound semiconductor according to claim 1, wherein the compound semiconductor is made of a GaAs (gallium arsenide) -based or InP (indium-phosphate) -based substrate material. .

6. The method according to claim 1, wherein the plating, the film formation by vacuum deposition, and the like are performed by filling a surface of a via hole or a gap with an electrode metal such as AuGe (gold / germanium). A method for forming a via hole in a compound semiconductor.