JP2005079277A - Field effect transistor - Google Patents
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Abstract
Description
本発明は、半導体集積回路を構成する電界効果トランジスタに係わり、特にソース・ドレインにショットキー接合を利用した電界効果トランジスタに関する。 The present invention relates to a field effect transistor constituting a semiconductor integrated circuit, and more particularly to a field effect transistor using a Schottky junction for a source and a drain.
シリコン超集積回路の高機能化には、その構成要素である電界効果トランジスタの高性能化が必須である。素子の高性能化に対する指導原理はスケーリングであり、これまで微細化により素子性能の向上を進めてきた。ところが、今後は微細化の限界が指摘されており、特に浅い接合形成は深刻で、国際半導体ロードマップによると65nm世代の10〜20nm接合(ドレイン・エクステンション部)の解は見えていない状況である。 In order to increase the functionality of silicon super-integrated circuits, it is essential to improve the performance of field effect transistors that are constituent elements thereof. The guiding principle for improving the performance of devices is scaling, and so far, device performance has been improved by miniaturization. However, the limits of miniaturization have been pointed out in the future, and the formation of shallow junctions is particularly serious, and according to the international semiconductor roadmap, the solution for the 10 nm to 20 nm junction (drain extension portion) of the 65 nm generation has not been seen. .
近年、従来のpn接合の代わりに、ソース・ドレインをショットキー接合にするMOSFETが提案されている(例えば非特許文献1参照)。この文献1では、金属でソース・ドレイン部の電極を形成するので、不純物の拡散は利用せず、極めて浅い接合が可能となる。また、金属自体の抵抗は極めて低いので寄生抵抗の低減が達成できる、イオン注入プロセスを省略できプロセスが簡便となる、など種々の利点があり、次世代の電界効果トランジスタとして期待されている。
しかしながら、この種の電界効果トランジスタにあっては次のような問題があった。即ち、ショットキー接合をソース・ドレインに有するMOSFETは、ソース端部に比較的大きなショットキー障壁が存在するため、電流駆動力の点で従来のMOSFETに劣っているのが現状である。電流駆動力の向上にはショットキー障壁の低減が必須であるが、最適なメタル材料は見つかっておらず、特にn型MOSFETに関してこの問題は顕著である。
However, this type of field effect transistor has the following problems. That is, a MOSFET having a Schottky junction at the source / drain has a relatively large Schottky barrier at the source end, and is currently inferior to a conventional MOSFET in terms of current driving capability. Although reduction of the Schottky barrier is indispensable for improving the current driving force, an optimal metal material has not been found, and this problem is particularly remarkable with respect to the n-type MOSFET.
このように従来、ショットキー接合をソース・ドレインに有するMOSFETは、浅い接合の限界を打破する非常に有望なトランジスタ構造であるが、ソース端部にショットキー障壁が存在するため、電流駆動力の点で従来MOSFETよりも劣ってしまう問題がある。 As described above, a MOSFET having a Schottky junction at its source / drain has a very promising transistor structure that breaks the limit of a shallow junction. However, since a Schottky barrier exists at the source end, There exists a problem which is inferior to conventional MOSFET by the point.
本発明は、上記事情を考慮して成されたもので、その目的とするところは、ソース・ドレインのショットキー接合を用いながら電流駆動力の向上をはかり得る電界効果トランジスタを提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a field effect transistor capable of improving current driving capability while using a source-drain Schottky junction. .
上記課題を解決するために本発明は、次のような構成を採用している。 In order to solve the above problems, the present invention adopts the following configuration.
即ち本発明は、絶縁層上に形成された、少なくとも表面部に格子歪みを有する半導体層と、前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体層のゲート電極直下のチャネル領域を挟むように前記絶縁層上に形成されたソース・ドレインとを具備した電界効果トランジスタであって、前記ソース・ドレインの少なくとも一方は、前記半導体層の前記ゲート直下の部分から前記絶縁層に至る部分まで、前記半導体層に対してショットキー接合を成していることを特徴とする。 That is, the present invention relates to a semiconductor layer formed on an insulating layer and having a lattice strain at least on a surface portion, a gate electrode formed on the semiconductor layer via a gate insulating film, and a portion immediately below the gate electrode of the semiconductor layer. A field effect transistor having a source / drain formed on the insulating layer so as to sandwich a channel region of the semiconductor layer, wherein at least one of the source / drain is insulated from a portion of the semiconductor layer immediately below the gate. A Schottky junction is formed to the semiconductor layer up to the layer.
ここで、本発明の望ましい実施態様としては次のものがあげられる。 Here, preferred embodiments of the present invention include the following.
(1) 半導体層は、格子緩和SiGe層上に歪みSiが形成されたものであること。 (1) The semiconductor layer is one in which strained Si is formed on a lattice-relaxed SiGe layer.
(2) ソース・ドレインの少なくとも一方は、金属若しくは金属シリサイド、又は金属とSiとGeの化合物であること。 (2) At least one of the source and the drain is a metal, a metal silicide, or a compound of a metal, Si, and Ge.
(3) 絶縁層は、金属又は半導体を含む化合物と、酸素又は酸素を含む化合物との気相反応で形成された応力性の堆積膜であり、該堆積膜上に形成される半導体層に格子歪みを与えるものであること。 (3) The insulating layer is a stressed deposited film formed by a gas phase reaction between a compound containing metal or semiconductor and oxygen or a compound containing oxygen, and a lattice is formed on the semiconductor layer formed on the deposited film. It must give distortion.
(4) ゲート絶縁膜は、金属又は半導体を含む化合物と、酸素又は酸素を含む化合物との気相反応で形成された応力性の堆積膜であり、該堆積膜上に形成される半導体層に格子歪みを与えるものであること。 (4) The gate insulating film is a stressed deposited film formed by a gas phase reaction between a compound containing metal or semiconductor and oxygen or a compound containing oxygen, and is formed on the semiconductor layer formed on the deposited film. It must give lattice distortion.
(5) 半導体層は、p型不純物が添加されたもので、nMOS形成基板であること。 (5) The semiconductor layer is an nMOS formation substrate to which p-type impurities are added.
(6) ソース・ドレインの上面は、半導体層の上面と同じ高さに形成されていること。 (6) The top surfaces of the source / drain are formed at the same height as the top surface of the semiconductor layer.
(7) ショットキー接合は、ゲート電極直下においてゲート電極の端部より僅かにゲート電極の内側に入り込んでいること。 (7) The Schottky junction should be slightly inside the gate electrode immediately below the end of the gate electrode immediately below the gate electrode.
(8) ショットキー接合面は、絶縁層側に対し表面側がゲート電極側に傾いていること。 (8) The Schottky junction surface must be inclined to the gate electrode side on the surface side with respect to the insulating layer side.
また本発明は、ショットキー接合を利用した電界効果トランジスタにおいて、絶縁層上に形成された、格子緩和SiGe層上に歪みSi層を形成してなるnMOS形成用の第1の半導体層と、前記絶縁層上に前記第1の半導体層と離間して形成された、Geを含む材料からなるpMOS形成用の第2の半導体層と、前記第1の半導体層上にゲート絶縁膜を介して形成された第1のゲート電極と、前記第2の半導体層上にゲート絶縁膜を介して形成された第2のゲート電極と、前記絶縁層上に前記第1の半導体層のゲート電極直下のチャネル領域を挟むように形成され、かつ該半導体層とショットキー接合を成すように形成された第1のソース・ドレインと、前記絶縁層上に前記第2の半導体層のゲート電極直下のチャネル領域を挟むように形成され、かつ該半導体層とショットキー接合を成すように形成された第2のソース・ドレインと、を具備してなることを特徴とする。 The present invention also provides a field effect transistor using a Schottky junction, a first semiconductor layer for forming an nMOS formed by forming a strained Si layer on a lattice-relaxed SiGe layer formed on an insulating layer, A second semiconductor layer for forming a pMOS made of a material containing Ge, formed on the insulating layer and spaced apart from the first semiconductor layer, and formed on the first semiconductor layer via a gate insulating film A first gate electrode formed, a second gate electrode formed on the second semiconductor layer with a gate insulating film interposed therebetween, and a channel immediately below the gate electrode of the first semiconductor layer on the insulating layer A first source / drain formed so as to sandwich the region and forming a Schottky junction with the semiconductor layer, and a channel region directly below the gate electrode of the second semiconductor layer on the insulating layer. Shaped to pinch It is, and is characterized by comprising anda second source-drain formed so as to form the semiconductor layer and the Schottky junction.
ここで、第2の半導体層はSiGe又はGeであり、第1のソース・ドレインはErシリサイド、又はErとSiとGeの化合物であり、前記第2のソース・ドレインはPtとSiとGeの化合物、又はジャーマナイドであることが望ましい。 Here, the second semiconductor layer is SiGe or Ge, the first source / drain is Er silicide or a compound of Er, Si, and Ge, and the second source / drain is made of Pt, Si, and Ge. Preferably it is a compound or germanide.
本発明によれば、チャネル部の半導体層に歪みを内包させることにより、従来のショットキーMOSFETに比べて、同じ金属材料を用いても低いショットキー障壁が実現可能となり、駆動力の向上をはかることができる。従って、次世代の浅接合素子として、ソース・ドレインにショットキー接合を有する高速の微細CMOSトランジスタを実現することが可能となる。 According to the present invention, by incorporating strain in the semiconductor layer of the channel portion, a low Schottky barrier can be realized even when the same metal material is used as compared with the conventional Schottky MOSFET, and driving force is improved. be able to. Therefore, a high-speed fine CMOS transistor having a Schottky junction in the source / drain can be realized as a next generation shallow junction element.
以下、本発明の詳細を図示の実施形態によって説明する。 The details of the present invention will be described below with reference to the illustrated embodiments.
(第1の実施形態)
図1は、本発明の第1の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。
(First embodiment)
FIG. 1 is a cross-sectional view showing the element structure of a field effect transistor according to the first embodiment of the present invention.
p型Si基板(図示せず)中にSi酸化膜11が埋め込まれ、Si酸化膜11上にトランジスタのチャネルとなる半導体層が形成された、いわゆるSOI構造となっている。nMOSのチャネルとなる半導体層は、格子歪みが緩和されたシリコン・ゲルマニウム(SiGe)層12と、その上に形成されたSi層13で構成され、厳密にはSi層13がトランジスタのチャネルとして働く。さらに、格子整合によりSi層13は格子歪みを内包している。歪みSi層13の上には、ゲート絶縁層14を介してゲート電極15が形成されている。一方、半導体層の両端にはソース・ドレイン16,17となる金属層が形成されている。ソース・ドレイン16,17になる金属層とチャネルになる歪みSi層13との界面には、金属/半導体接合、即ちショットキー接合が形成されている。
It has a so-called SOI structure in which a
ソース・ドレイン16,17となる金属層は、Ag,Al,Au,Cr,Cu,Hf,Mg,Mo,Ni,Pb,Pd,Pt,Ti,Wといった単体金属でも良いし、CoSi,CrSi,HfSi,IrSi,MnSi,MoSi,NiSi,PdSi,PtSi,RhSi,TaSi,TiSi,WSi,ZrSi,ErSi等のSi金属化合物(シリサイド)でも構わない。さらに、金属とSiとGeの化合物であっても構わない。シリサイドの成分比を含め、必要に応じて適宜、最良の材料を選択することができる。
The metal layer to be the source /
ゲート電極15は、多結晶Siの他、金属ゲートでも構わない。トランジスタのしきい値設計等を考慮し、最良の材料を選択することができる。ゲート絶縁層14は、Si酸化膜の他、高誘電率の絶縁層でも構わない。例えば、Si3N4 ,Al2O3 ,Ta2O5 ,TiO2 ,La2O5 ,CeO2 ,ZrO2 ,HfO2 ,SrTiO3 ,Pr2O3 等がある。また、ZrシリケートやHfシリケートのように、Si酸化物に金属イオンを混ぜた材料も有効である。トランジスタの世代を考慮し、最良の材料を選択することができる。
The
図2は、図1に示す電界効果トランジスタの効果を説明するための概念図であり、(a)は通常のSiと歪みSiにおけるバンド構造を示し、(b)(c)はショットキー障壁を示している。 2A and 2B are conceptual diagrams for explaining the effect of the field effect transistor shown in FIG. 1. FIG. 2A shows a band structure in normal Si and strained Si, and FIGS. 2B and 2C show Schottky barriers. Show.
良く知られているように、Siはバンド構造を有しており、図では価電子帯の端をEv、伝導帯の端をEcと表記している。バンド構造は歪みにより変調を受ける。SiGe上に成長されたSi層では、格子歪みを内包する場合、価電子帯,伝導帯ともエネルギー的に低くなるが、低下量は伝導帯の方が顕著である。真空準位と伝導帯Ecのエネルギー差を半導体の電子親和力と定義するので、歪みによりSiの電子親和力が増加することと同義となる。 As is well known, Si has a band structure, and in the figure, the end of the valence band is expressed as Ev, and the end of the conduction band is expressed as Ec. The band structure is modulated by distortion. In the Si layer grown on SiGe, when the lattice strain is included, both the valence band and the conduction band are energetically lower, but the amount of decrease is more remarkable in the conduction band. Since the energy difference between the vacuum level and the conduction band Ec is defined as the electron affinity of the semiconductor, it is synonymous with an increase in the electron affinity of Si due to strain.
一方、ショットキー障壁は金属の仕事関数と半導体の電子親和力の差で定義される。通常のSiの場合、図ではショットキー障壁をφbと表記している。一方、歪みSiの場合、伝導帯がΔEcだけ低下するので、電子親和力がΔEcだけ増加する。その結果、同じ金属を用いた場合でも、歪みSiでのショットキー障壁ψbはφb−ΔEcとなり、ΔEc分だけ減少する。このことは電子に対するショットキー障壁が低くなることを意味し、その分だけ電流駆動力の増大が期待できる。歪みSiの歪み量は、下地のSiGe層のGe濃度で決まる。Ge濃度を30%にすることで、伝導帯は約0.2eV下がる。これは、電子に対してショットキー障壁を0.2eV下げることに相当する。Ge濃度を適宜調整することにより、ショットキー障壁を所望の値にチューニングすることができる。 On the other hand, the Schottky barrier is defined by the difference between the work function of a metal and the electron affinity of a semiconductor. In the case of normal Si, the Schottky barrier is expressed as φb in the figure. On the other hand, in the case of strained Si, the conduction band decreases by ΔEc, so that the electron affinity increases by ΔEc. As a result, even when the same metal is used, the Schottky barrier ψb in the strained Si becomes φb−ΔEc, which is reduced by ΔEc. This means that the Schottky barrier against electrons is lowered, and an increase in current driving force can be expected. The strain amount of strained Si is determined by the Ge concentration of the underlying SiGe layer. By setting the Ge concentration to 30%, the conduction band decreases by about 0.2 eV. This corresponds to lowering the Schottky barrier by 0.2 eV with respect to electrons. By appropriately adjusting the Ge concentration, the Schottky barrier can be tuned to a desired value.
図3は、図1に示す電界効果トランジスタの効果を説明するためのシミュレーション計算結果である。 FIG. 3 is a simulation calculation result for explaining the effect of the field effect transistor shown in FIG.
ソース・ドレイン部の金属をErシリサイドとし、φb=0.3eVとした。一方、下地SiGeのGe濃度を30%とした歪みSiでは、ψb=φb−ΔEc=0.1eVとなる。図3は、ゲート長を0.1ミクロンとして、従来技術(通常のSi)と本実施形態(歪みSi)のゲート電圧−ドレイン電流特性をシミュレーション計算し、比較したものである。本実施形態では、ゲート電圧1Vにおいて、従来技術よりも1桁高いドレイン電流が得られており、高駆動電流の実現に向けて本実施形態が極めて有効であることが示された。 The source / drain metal was Er silicide, and φb = 0.3 eV. On the other hand, for strained Si in which the Ge concentration of the underlying SiGe is 30%, ψb = φb−ΔEc = 0.1 eV. FIG. 3 is a simulation comparison of the gate voltage-drain current characteristics of the prior art (normal Si) and the present embodiment (strained Si) with a gate length of 0.1 microns. In the present embodiment, a drain current that is an order of magnitude higher than that of the prior art is obtained at a gate voltage of 1 V, and it has been shown that this embodiment is extremely effective for realizing a high driving current.
図4は、本実施形態における電界効果トランジスタの製造方法を説明するための工程断面図である。 FIG. 4 is a process cross-sectional view for explaining the method of manufacturing the field effect transistor in the present embodiment.
まず、図4(a)に示すように、p型Si基板(図示せず)上にSi酸化膜(埋め込み絶縁層)11が埋め込まれ、その上に厚さ5nmのSiGe層12を結晶化したSOI基板を準備する。ここで、SiGe層12は格子歪みが十分に緩和されている。このような基板は、p型Si基板にSiGe層12をエピタキシャル成長で堆積した後に、酸素イオン注入とアニールで基板とSiGe層間にSi酸化膜11を形成する、いわゆるSIMOX法を使って実現することができる。また、表面を酸化した基板と、表面にSiGe層をエピタキシャル成長で堆積した基板を貼り合わせることでも実現できる。
First, as shown in FIG. 4A, a Si oxide film (buried insulating layer) 11 is buried on a p-type Si substrate (not shown), and a
次いで、図4(b)に示すように、SiGe層12上にエピタキシャル成長で厚さ5nmのSi層13を堆積させる。エピタキシャル温度や成長膜厚を適宜調整することにより、Si層13に格子歪みを内包させることができる。
Next, as shown in FIG. 4B, a
次いで、図4(c)に示すように、歪みSi層13を酸化してゲート絶縁層14を形成し、その上にゲート電極15となる多結晶Siを堆積する。必要に応じて、砒素或いはボロンのドーピングを行った後、リソグラフィ技術とエッチング技術を組み合わせて、所望のパターンにゲート電極15を加工する。ここで、ゲート長方向の長さは10〜20nmとした。
Next, as shown in FIG. 4C, the
次いで、ゲート電極15の両側の歪みSi層13上にエルビウム(Er)膜を堆積する。そして、このEr膜を下地のSiと反応させることで、図4(d)に示すように、ソース・ドレイン16,17となる領域にシリサイドを形成する。ここで、ゲート部とソース・ドレイン部のシリサイドが電気的に短絡しないよう必要に応じて、シリサイド加工前に側壁残し法等を用いてゲート側部に薄い絶縁層を形成することも可能である。
Next, an erbium (Er) film is deposited on the
このように本実施形態によれば、ソース・ドレインをショットキー接合にしたnMOSFETにおいて、チャネルとなるSi層13に歪みを持たせることにより、ショットキー障壁を低くして電流駆動力の劣化を解消することができる。
As described above, according to the present embodiment, in the nMOSFET having the Schottky junction between the source and the drain, the
これは、次のように説明される。即ち、格子緩和したSiGe層12上に形成された歪みSiチャネルの場合、伝導帯は下がり電子親和力は大きくなる。このため、金属部の仕事関数とSi部の電子親和力の差で決まるショットキー障壁は、Siに歪みを内包させることで小さくすることができる。例えば、SiGe層12のGe濃度を30%にすると、歪みSiチャネル伝導帯の低下分はおよそ0.2eVに達する。従って、金属の材料を変えることなく、チャネルのエンジニアリングによってショットキー障壁を容易に低減でき、ショットキー接合をソース/ドレインに有するMOSFETで高駆動電流が達成可能となる。
This is explained as follows. That is, in the case of a strained Si channel formed on the lattice-relaxed
(第2の実施形態)
図5は、本発明の第2の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
(Second Embodiment)
FIG. 5 is a sectional view showing the element structure of a field effect transistor according to the second embodiment of the present invention. The same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
本実施形態が先に説明した第1の実施形態と異なるのは、ソース・ドレイン16,17のショットキー接合部分のみである。即ち本実施形態では、ゲート直下の半導体層表面から絶縁層11に至るショットキー接合が、垂直に形成されるのではなく斜めに形成され、これによりチャネル領域がゲート電極15側で狭く絶縁層11側で広くなっている。
This embodiment differs from the first embodiment described above only in the Schottky junction portions of the source /
このような構成であれば、先の第1の実施形態と同様の効果が得られるのは勿論のこと、次のような効果も得られる。即ち、ショットキー接合面を傾斜させているので、ゲート直下のチャネル表面に電界を集中させることができ、これにより電流駆動力のより一層の向上をはかることができる。 With such a configuration, the following effects can be obtained as well as the same effects as those of the first embodiment. That is, since the Schottky junction surface is inclined, the electric field can be concentrated on the channel surface directly under the gate, and thereby the current driving force can be further improved.
(第3の実施形態)
図6は、本発明の第3の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
(Third embodiment)
FIG. 6 is a sectional view showing an element structure of a field effect transistor according to the third embodiment of the present invention. The same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
p型Si基板(図示せず)中に応力性の絶縁層21が埋め込まれ、この絶縁層21の上にトランジスタのチャネルとなる半導体層が形成された、いわゆるSOI構造となっている。チャネルとなる半導体層はSi層13のみで構成される。Si層13の上には、ゲート絶縁層14を介してゲート電極15が形成されている。
A so-called SOI structure is formed in which a stress-resistant insulating
ここで、応力性の絶縁層21としては、金属又は半導体を含む化合物と、酸素又は酸素を含む化合物との気相反応で形成された絶縁性の堆積膜が適切であり、詳細な技術は特開2003−45996号公報に開示されている。本実施形態では、TEOS(テトラエトキシシラン:Si(OC2H5)4)と酸素の気相反応にて、650℃,1Torrの条件で応力性の絶縁層21を形成した。このような条件で形成された絶縁層21は、堆積時に結合が疎な状態にあり、成膜後に厚さ方向に収縮するため、僅かにウェハーが上に反り凹状態になる。このため、Si層13の表面に引っ張り応力を与えると考えられる。
Here, as the stress-resistant insulating
一方、歪みSi層13の両端にはソース・ドレイン16,17となる金属層が形成されている。ソース・ドレイン16,17となる金属層と、チャネルとなる歪みSi層13との界面には金属/半導体接合、即ちショットキー接合が形成されている。
On the other hand, metal layers to be source / drains 16 and 17 are formed at both ends of the
このように本実施形態においては、応力性の絶縁層21の存在によりSi層13は歪みを内包するため、Si層13はバンド変調を受ける。従って、第1の実施形態と同様に、ショットキー障壁を下げる効果があり、電流駆動力の向上をはかることができる。
As described above, in this embodiment, the
(第4の実施形態)
図7は、本発明の第4の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
(Fourth embodiment)
FIG. 7 is a cross-sectional view showing the element structure of a field effect transistor according to the fourth embodiment of the present invention. The same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
p型Si基板(図示せず)中にSi酸化膜からなる絶縁層11が埋め込まれ、この絶縁層11上にトランジスタのチャネルとなる半導体層が形成された、いわゆるSOI構造となっている。チャネルとなる半導体層はSi層13のみで構成される。Si層13の上には、応力性のゲート絶縁層24を介してゲート電極15が形成されている。
A so-called SOI structure is formed in which an insulating
応力性のゲート絶縁層24としては、金属又は半導体を含む化合物と、酸素又は酸素を含む化合物との気相反応で形成された絶縁性の堆積膜が適切である。本実施形態では、例えばTEOS(テトラエトキシシラン:Si(OC2H5)4 )と酸素の気相反応にて650℃,1Torrの条件で応力性のゲート絶縁膜24を形成した。このような条件で形成された堆積膜は、堆積時に結合が疎な状態にあり、成膜後に厚さ方向に収縮するため、Si層13に歪みを与えると考えられる。
As the stress
一方、歪みSi層13の両端にはソース・ドレイン16,17となる金属層が形成されている。ソース・ドレイン16,17となる金属層と、チャネルとなる歪みSi層13との界面は金属/半導体接合、即ちショットキー接合が形成されている。
On the other hand, metal layers serving as source / drains 16 and 17 are formed at both ends of the
このように本実施形態においても、応力性のゲート絶縁層24の存在によりSi層13は歪みを内包させることができる。従って、第1の実施形態と同様に、ショットキー障壁を下げることができ、電流駆動力の向上をはかることができる。
Thus, also in this embodiment, the
なお、第3及び第4の実施形態を組み合わせ、Si層13の上下の絶縁膜を共に応力性の堆積膜とすることにより、Si層13により大きな歪みを与えることが可能となる。この場合、ショットキー障壁を更に下げることができ、電流駆動力の更なる向上をはかることが可能となる。
In addition, by combining the third and fourth embodiments and using the insulating films above and below the
(第5の実施形態)
図8は、本発明の第5の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。この実施形態は、同一基板上にnMOSトランジスタとpMOSトランジスタが形成された、いわゆるCMOS構造となっている。
(Fifth embodiment)
FIG. 8 is a sectional view showing an element structure of a field effect transistor according to the fifth embodiment of the present invention. The same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted. This embodiment has a so-called CMOS structure in which an nMOS transistor and a pMOS transistor are formed on the same substrate.
p型Si基板(図示せず)中にSi酸化膜からなる絶縁層11が埋め込まれ、この絶縁層11上にトランジスタのチャネルとなる半導体層が形成された、いわゆるSOI構造となっている。チャネルとなる半導体層は、格子歪みが緩和されたSiGe層12(32,42)とその上に形成されたSi層13(33,43)で構成され、厳密にはSi層13がトランジスタのチャネルとして働く。さらに、格子整合によりSi層13は格子歪みを内包している。
A so-called SOI structure is formed in which an insulating
ここで、nMOSを形成すべき歪みSi層13にはp型不純物が添加され、pMOSを形成すべき歪みSi層13にはn型不純物が添加されている。以下、p型不純物添加のSi層13を第1の歪みSi層33と記し、n型不純物添加のSi層13を第2の歪みSi層43と記す。
Here, a p-type impurity is added to the
第1の歪みSi層33上には、ゲート絶縁層34を介してゲート電極35が形成されている。一方、SiGe層32,Si層33からなる半導体層の両端には、ソース・ドレイン36,37となる金属層が形成されている。また、第2の歪みSi層43上には、ゲート絶縁層44を介してゲート電極45が形成されている。一方、SiGe層42,Si層43からなる半導体層の両端には、ソース・ドレイン46,47となる金属層が形成されている。
A
ここで、ソース・ドレインとして用いる金属層としては、nMOS部とpMOS部では異なる材料を用いる。即ち、nMOS部には電子に対するショットキー障壁が低い材料、例えばErSi、又はErSiGeを用いる。pMOS部には正孔に対するショットキー障壁が低い材料、例えばPtSi、又はErSiGeを用いる。なお、金属化合物の成分比は適宜調整するものとし、以後も構成元素のみを記述する。 Here, as the metal layer used as the source / drain, different materials are used in the nMOS portion and the pMOS portion. That is, a material having a low Schottky barrier against electrons, such as ErSi or ErSiGe, is used for the nMOS portion. A material having a low Schottky barrier against holes, for example, PtSi or ErSiGe is used for the pMOS portion. In addition, the component ratio of a metal compound shall be adjusted suitably, and only a structural element is described hereafter.
このような構成であれば、チャネルとなるSi層13(33,43)に歪みを内包させることにより、第1の実施形態で詳述したとおり、各トランジスタの電流駆動力が大幅に改善され、その結果、高速なCMOS動作が実現可能になる。 With such a configuration, by incorporating strain in the Si layer 13 (33, 43) serving as a channel, as described in detail in the first embodiment, the current drivability of each transistor is greatly improved. As a result, high-speed CMOS operation can be realized.
(第6の実施形態)
図9は、本発明の第6の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。この実施形態は、同一基板上にnMOSトランジスタとpMOSトランジスタが形成された、いわゆるCMOS構造となっている。
(Sixth embodiment)
FIG. 9 is a sectional view showing an element structure of a field effect transistor according to the sixth embodiment of the present invention. The same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted. This embodiment has a so-called CMOS structure in which an nMOS transistor and a pMOS transistor are formed on the same substrate.
p型Si基板(図示せず)中にSi酸化膜からなる絶縁層11が埋め込まれ、この絶縁層11上にトランジスタのチャネルとなる半導体層が形成された、いわゆるSOI構造となっている。
A so-called SOI structure is formed in which an insulating
nMOS部では、チャネルとなる半導体層は格子歪みが緩和されたSiGe層32と、その上に形成されたSi層33で構成され、厳密にはSi層33がトランジスタのチャネルとして働く。さらに、格子整合によりSi層33は格子歪みを内包している。歪みSi層33の上には、ゲート絶縁層34を介してゲート電極35が形成されている。一方、半導体層の両端にはソース・ドレイン36,37となる金属層が形成されている。金属層としては、電子に対するショットキー障壁が低い材料、例えばErSi又はErSiGeを用いる。このように、チャネルとなるSi層33に歪みを内包させることにより、第1の実施形態で詳述したとおり、nMOSトランジスタの電流駆動力が大幅に改善される。
In the nMOS portion, the semiconductor layer serving as a channel is composed of a
pMOS部では、チャネルとなる半導体層はSiGe層42のみで構成される。SiGe層42の上には、ゲート絶縁層44を介してゲート電極45が形成されている。一方、SiGe層42の両端にはソース・ドレイン46,47となる金属層が形成されている。金属層としては、正孔に対するショットキー障壁が低い材料、例えばPtSiGeを用いる。
In the pMOS portion, the semiconductor layer serving as a channel is composed of only the
本実施形態では、nMOS部に関しては第1の実施形態と同様であるが、pMOS部に関しては、チャネルに歪みSi層ではなくSiGe層42を用いる。正孔に対するショットキー障壁では、半導体部の価電子帯Evの位置が重要となる。第1の実施形態と同様の議論により、ショットキー障壁を下げるには、Evがエネルギー的に上昇することが好ましい。Siに比べSiGeの価電子帯はエネルギー的に高いので、pMOS動作としてはより高速性が実現できる。なお、SiGeに歪みを与えるとEvはエネルギー的に下がることになるので、SiGeに関してはむしろ歪みを与えない方が望ましい。
In this embodiment, the nMOS portion is the same as that in the first embodiment, but the pMOS portion uses the
このように本実施形態によれば、ソース・ドレインをショットキー接合にしたCMOSFETにおいて、nMOSに関しては歪みSi層33を用い、pMOSに関しては格子緩和SiGe層42を用いることにより、nMOS,pMOS共に電流駆動力の向上をはかることができ、先の第5の実施形態よりも高速なCMOS動作が実現可能になる。
As described above, according to the present embodiment, in the CMOSFET in which the source and the drain are Schottky junctions, the
図10は、図9で示した電界効果トランジスタの製造方法を示す断面図である。 FIG. 10 is a cross-sectional view illustrating a method of manufacturing the field effect transistor shown in FIG.
まず、図10(a)に示すように、p型Si基板(図示せず)上にSi酸化膜からなる絶縁膜11が埋め込まれ、その上にSiGe層12を結晶化した基板を準備する。続いて、SiGe層12上にエピタキシャル成長でSi層13を堆積させる。エピタキシャル温度や成長膜厚を適宜調整することにより、Si層13に格子歪みを内包させることができる。
First, as shown in FIG. 10A, an insulating
次いで、図10(b)に示すように、リソグラフィ技術とエッチング技術を組み合わせて、所望のパターンに半導体層を加工し、SiGe層12,Si層13を、nMOS側のSiGe層32,Si層33と、pMOS側のSiGe層42,Si層43に分離する。さらに、pMOS部では、リソグラフィ技術とエッチング技術を組み合わせて、表面のSi層43も除去する。
Next, as shown in FIG. 10B, the semiconductor layer is processed into a desired pattern by combining the lithography technique and the etching technique, and the
次いで、図10(c)に示すように、nMOS側では歪みSi層33上にゲート絶縁膜を介してゲート電極35を形成し、pMOS側ではSiGe層42上にゲート絶縁膜44を介してゲート電極45を形成する。具体的には、半導体層の表面にゲート絶縁層とゲート電極15となる多結晶Siを堆積し、必要に応じて砒素或いはボロンのドーピングを行った後、リソグラフィ技術とエッチング技術を組み合わせて、所望のパターンにゲート電極を加工する。
Next, as shown in FIG. 10C, the
次いで、図10(d)に示すように、nMOS部のみを開口し、エルビウム(Er)を堆積した後にSi又はSiGeと反応させることで、ソース・ドレイン36,37にErSi層又はErSiGe層を形成する。同様に、pMOS部のみを開口し、プラチナ(Pt)を堆積し、SiGeと反応させることで、ソース・ドレイン36,37にPtSiGe層を形成する。ここで、ゲート部とソース・ドレイン部のシリサイドが電気的に短絡しないよう、必要に応じてシリサイド加工前に、側壁残し法等を用いて、ゲート側部に薄い絶縁層を形成することも可能である。
Next, as shown in FIG. 10 (d), only the nMOS portion is opened, and after erbium (Er) is deposited, it is reacted with Si or SiGe to form an ErSi layer or an ErSiGe layer on the source /
(第7の実施形態)
図11は、本発明の第7の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。この実施形態は、同一基板上にnMOSトランジスタとpMOSトランジスタが形成された、いわゆるCMOS構造となっている。
(Seventh embodiment)
FIG. 11 is a sectional view showing an element structure of a field effect transistor according to the seventh embodiment of the present invention. The same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted. This embodiment has a so-called CMOS structure in which an nMOS transistor and a pMOS transistor are formed on the same substrate.
p型Si基板(図示せず)中にSi酸化膜からなる絶縁層11が埋め込まれ、この絶縁層11上にトランジスタのチャネルとなる半導体層が形成された、いわゆるSOI構造となっている。
A so-called SOI structure is formed in which an insulating
nMOS部では、チャネルとなる半導体層はSiGe層32と、その上に形成されたSi層33で構成され、厳密にはSi層33がトランジスタのチャネルとして働く。さらに、格子整合によりSi層33は格子歪みを内包している。歪みSi層33の上には、ゲート絶縁層34を介してゲート電極35が形成されている。一方、半導体層の両端にはソース・ドレイン36,37となる金属層が形成されている。この金属層としては、電子に対するショットキー障壁が低い材料、例えばErSi又はErSiGeを用いる。このように、チャネルとなるSi層33に歪みを内包させることにより、第1の実施形態で詳述したとおり、nMOSトランジスタの電流駆動力が大幅に改善される。
In the nMOS portion, a semiconductor layer to be a channel is composed of a
pMOS部では、チャネルとなる半導体層はSi層43のみで構成される。Si層43の上には、ゲート絶縁層44を介してゲート電極45が形成されている。一方、Si層43の両端にはソース・ドレイン46,47となる金属層が形成されている。この金属層としては、正孔に対するショットキー障壁が低い材料、例えばPtシリサイドを用いる。
In the pMOS portion, the semiconductor layer serving as a channel is composed of only the
本実施形態では、nMOS部に関しては第1の実施形態と同様であるが、pMOS部に関してはSi層43は歪みを内包していない。pMOS部に関しては、歪みを内包するより、価電子帯は僅かにエネルギー的に高いので、pMOS動作としてはより高速性が実現できる。
In the present embodiment, the nMOS portion is the same as that in the first embodiment, but the
(第8の実施形態)
図12は、本発明の第8の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。この実施形態は、同一基板上にnMOSトランジスタとpMOSトランジスタが形成された、いわゆるCMOS構造となっている。
(Eighth embodiment)
FIG. 12 is a sectional view showing an element structure of a field effect transistor according to the eighth embodiment of the present invention. The same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted. This embodiment has a so-called CMOS structure in which an nMOS transistor and a pMOS transistor are formed on the same substrate.
p型Si基板(明示せず)中にSi酸化膜からなる絶縁層11が埋め込まれ、この絶縁層11上にトランジスタのチャネルとなる半導体層が形成された、いわゆるSOI構造となっている。
A so-called SOI structure is formed in which an insulating
nMOS部では、チャネルとなる半導体層はSiGe層32と、その上に形成されたSi層33で構成され、厳密にはSi層33がトランジスタのチャネルとして働く。さらに、格子整合によりSi層33は格子歪みを内包している。歪みSi層33の上には、ゲート絶縁層34を介してゲート電極35が形成されている。一方、半導体層の両端にはソース・ドレイン36,37となる金属層が形成されている。この金属層としては、電子に対するショットキー障壁が低い材料、例えばErSi又はErSiGeを用いる。このように、チャネルとなるSi層33に歪みを内包させることにより、第1の実施形態で詳述したとおり、nMOSトランジスタの電流駆動力が大幅に改善される。
In the nMOS portion, a semiconductor layer to be a channel is composed of a
pMOS部では、チャネルとなる半導体層はゲルマニウム(Ge)層53のみで構成される。Ge層53の上には、ゲート絶縁層44を介してゲート電極45が形成されている。一方、Ge層53の両端にはソース・ドレイン46,47となる金属層が形成されている。この金属層としては、正孔に対するショットキー障壁が低い材料、例えばPtGe(Ptジャーマナイド)を用いる。
In the pMOS portion, the semiconductor layer serving as a channel is composed only of the germanium (Ge)
本実施形態では、nMOS部に関しては第1の実施形態と同様であるが、pMOS部に関しては、pMOS部に関してはチャネルに歪みSi層ではなくGe層53を用いる。Si,SiGeに比べてGeの価電子帯はエネルギー的に高いので、pMOS動作としてはより高速性が実現できる。さらに、第6の実施形態でも説明したように、Ge層53には歪みを与えないので、Evがエネルギー的に下がることによる電流駆動力の低下もない。
In this embodiment, the nMOS portion is the same as that of the first embodiment, but the pMOS portion uses a
従って本実施形態によれば、ソース・ドレインをショットキー接合にしたCMOSFETにおいて、nMOSに関しては歪みSi層33を用い、pMOSに関しては格子緩和Ge層42を用いることにより、nMOS,pMOS共に電流駆動力の向上をはかることができ、先の第6の実施形態よりも高速なCMOS動作が実現可能になる。
Therefore, according to the present embodiment, in the CMOSFET in which the source and drain are Schottky junctions, the
(変形例)
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、チャネル部を構成する半導体として歪みSiを用いたが、歪みSiに限らず他の半導体を用いることも可能である。さらに、半導体層としてSOI構造を採用しているが、通常のバルクSiをベースにすることも可能である。また、ソース・ドレインの両方に金属(純金属,シリサイド,金属とSiとGeの化合物を含む)を使っているが、必要に応じて、一方を金属、他方を不純物拡散層とするトランジスタ構造も可能である。
(Modification)
The present invention is not limited to the above-described embodiments. In the embodiment, strained Si is used as the semiconductor constituting the channel portion. However, the semiconductor is not limited to strained Si, and other semiconductors can be used. Furthermore, although the SOI structure is adopted as the semiconductor layer, it is also possible to use ordinary bulk Si as a base. Also, metal is used for both source and drain (including pure metal, silicide, compound of metal and Si and Ge), but if necessary, transistor structure with one as metal and the other as impurity diffusion layer Is possible.
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。 In addition, various modifications can be made without departing from the scope of the present invention.
11…埋め込み絶縁層
12,32,42…格子緩和SiGe層
13,33…歪みSi層
14,34,44…ゲート絶縁膜
15,35,45…ゲート電極
16,36,46…ソース
17,37,47…ドレイン
21…応力性の埋め込み絶縁層
24…応力性のゲート絶縁膜
43…格子緩和Si層
53…Ge層
DESCRIPTION OF
Claims (6)
前記ソース・ドレインの少なくとも一方は、前記半導体層の前記ゲート直下の部分から前記絶縁層に至る部分まで、前記半導体層に対してショットキー接合を成していることを特徴とする電界効果トランジスタ。 A semiconductor layer formed on the insulating layer and having a lattice distortion at least on a surface portion thereof, a gate electrode formed on the semiconductor layer via a gate insulating film, and a channel region directly below the gate electrode of the semiconductor layer are sandwiched A field effect transistor having a source and a drain formed on the insulating layer,
The field effect transistor according to claim 1, wherein at least one of the source / drain forms a Schottky junction with the semiconductor layer from a portion of the semiconductor layer directly under the gate to the insulating layer.
前記絶縁層上に前記第1の半導体層と離間して形成された、Geを含む材料からなるpMOS形成用の第2の半導体層と、
前記第1の半導体層上にゲート絶縁膜を介して形成された第1のゲート電極と、
前記第2の半導体層上にゲート絶縁膜を介して形成された第2のゲート電極と、
前記絶縁層上に前記第1のゲート電極直下のチャネル領域を挟むように形成され、かつ該半導体層とショットキー接合を成すように形成された第1のソース・ドレインと、
前記絶縁層上に前記第2のゲート電極直下のチャネル領域を挟むように形成され、かつ該半導体層とショットキー接合を成すように形成された第2のソース・ドレインと、
を具備してなることを特徴とする電界効果トランジスタ。 A first semiconductor layer for forming an nMOS formed by forming a strained Si layer on a lattice-relaxed SiGe layer formed on an insulating layer;
A second semiconductor layer for forming a pMOS made of a material containing Ge, formed on the insulating layer and spaced apart from the first semiconductor layer;
A first gate electrode formed on the first semiconductor layer via a gate insulating film;
A second gate electrode formed on the second semiconductor layer via a gate insulating film;
A first source / drain formed on the insulating layer so as to sandwich a channel region directly below the first gate electrode and formed to form a Schottky junction with the semiconductor layer;
A second source / drain formed on the insulating layer so as to sandwich a channel region immediately below the second gate electrode and formed to form a Schottky junction with the semiconductor layer;
A field effect transistor comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003306717A JP2005079277A (en) | 2003-08-29 | 2003-08-29 | Field effect transistor |
Publications (1)
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JP2005079277A true JP2005079277A (en) | 2005-03-24 |
Family
ID=34409733
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003306717A Pending JP2005079277A (en) | 2003-08-29 | 2003-08-29 | Field effect transistor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005079277A (en) |
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|
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|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060530 |