JP2005057027A

JP2005057027A - Semiconductor device and manufacturing method thereof

Info

Publication number: JP2005057027A
Application number: JP2003285619A
Authority: JP
Inventors: Hideki Otani; 秀樹大谷
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-08-04
Filing date: 2003-08-04
Publication date: 2005-03-03

Abstract

<P>PROBLEM TO BE SOLVED: To stabilize element characteristics by forming a diffusion layer including low concentration diffusion layers becoming a source and a drain on one side of a gate electrode. <P>SOLUTION: The gate electrode 13 is formed on a semiconductor substrate 11 through a gate insulating film 12. A first diffusion layer 15 is formed on the semiconductor substrate 11 on one side of the gate electrode 13 through a first low concentration diffusion layer 16. A second diffusion layer 17 is formed on the semiconductor substrate 11 on one side of the gate electrode 13 through a first low concentration diffusion layer 18 by separating it from the first diffusion layer 15 and the first low concentration diffusion layer 16. A diffusion layer separation region 21 is formed on the semiconductor substrate 11 so that it enters a partial lower side of the gate electrode 13 by separating the first diffusion layer 15 and the first low concentration diffusion layer 16, and separating the second diffusion layer 17 and the second low concentration diffusion layer 18. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特には微細化に適したＭＯＳ（Metal Oxide Semiconductor）型トランジスタの構造に係る半導体装置および半導体装置の製造方法に関するものである。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a semiconductor device and a method for manufacturing the semiconductor device related to a MOS (Metal Oxide Semiconductor) transistor structure suitable for miniaturization.

近年、半導体装置の高集積化および高機能化にともない、素子構造の微細化が急速に進展している。このような中、ＭＯＳ型の半導体装置は、ゲート電極の線幅の細線化により集積度の向上と処理速度の高速化が達成される。 In recent years, along with higher integration and higher functionality of semiconductor devices, miniaturization of element structures has rapidly progressed. Under such circumstances, in the MOS type semiconductor device, the integration degree and the processing speed are increased by reducing the line width of the gate electrode.

図１７に示すように、ＭＯＳ型の半導体装置（ＭＯＳトランジスタ１０１）は、シリコン基板１１１上にゲート絶縁膜１１２を介してゲート電極１１３が形成され、このゲート電極１１３の一方側における上記シリコン基板１１１にエクステンション部１１４を介してソース・ドレイン領域１１７が形成され、ゲート電極１１３の他方側における上記シリコン基板１１１にエクステンション１１５を介してソース・ドレイン領域１１８が形成されているものである。上記エクステンション部１１４、１１５はＬＤＤ拡散層またはエクステンション拡散層ともいう。なお、ゲート電極１１３の側壁にはエクステンション部１１４、１１５を形成するためのサイドウォールスペーサー１１６が形成されている（例えば、特許文献１参照。）。なお、図１７の（１）は平面レイアウト図を示し、（２）は平面レイアウト図中のＡ−Ａ線断面図を示す。 As shown in FIG. 17, in a MOS type semiconductor device (MOS transistor 101), a gate electrode 113 is formed on a silicon substrate 111 through a gate insulating film 112, and the silicon substrate 111 on one side of the gate electrode 113 is formed. A source / drain region 117 is formed through the extension 114, and a source / drain region 118 is formed through the extension 115 on the silicon substrate 111 on the other side of the gate electrode 113. The extension portions 114 and 115 are also referred to as LDD diffusion layers or extension diffusion layers. Note that sidewall spacers 116 for forming the extension portions 114 and 115 are formed on the sidewalls of the gate electrode 113 (see, for example, Patent Document 1). Note that (1) in FIG. 17 is a plan layout view, and (2) is a cross-sectional view taken along line AA in the plan layout view.

このようなＭＯＳ型トランジスタ１０１は、ゲート電極１１３の細線化にともないエクステンション部（ＬＤＤ拡散層またはエクステンション拡散層ともいう）１１４、１１５を形成するためのイオン注入に際し、ゲート電極１１３下方への不純物の拡散幅ｘ１を抑えることで、エクステンション部１１４，１１５とシリコン基板との接合間距離（ＰＮ接合間距離）Ｌを所定値に保つ必要が生じる。このため、イオン注入における注入エネルギーが低エネルギー化される傾向にある。 In such a MOS transistor 101, when the gate electrode 113 is thinned, ion implantation for forming extension portions (also referred to as LDD diffusion layers or extension diffusion layers) 114 and 115 causes impurity impurities below the gate electrode 113 to be formed. By suppressing the diffusion width x1, it is necessary to maintain the junction distance (distance between PN junctions) L between the extension portions 114 and 115 and the silicon substrate at a predetermined value. For this reason, the implantation energy in ion implantation tends to be reduced.

しかしながら、イオン注入が低エネルギー化されると、不純物の拡散幅ｘ１の減少とともに、エクステンション部１１４、１１５の拡散深さｄも減少する。ここで、イオン注入における注入エネルギー毎の、ゲート絶縁膜１１２表面から深さ方向における不純物の濃度分布を、図１８によって説明する。図１８では、不純物濃度の最大値（ピーク値）が同じになるように模式的に示してある。図１８に示すように、注入エネルギーの低下にしたがい、シリコン基板１１１表面のゲート絶縁膜１１２側に不純物濃度のピークの深さが移動し、拡散深さｄが減少することがわかる。そして、イオン注入の低エネルギー化が進むことにより、不純物の多くがゲート絶縁膜１１２に導入されている状態となる。 However, when the ion implantation is reduced in energy, the diffusion depth d of the extension portions 114 and 115 also decreases as the impurity diffusion width x1 decreases. Here, the concentration distribution of impurities in the depth direction from the surface of the gate insulating film 112 for each implantation energy in ion implantation will be described with reference to FIG. In FIG. 18, the maximum value (peak value) of the impurity concentration is schematically shown so as to be the same. As shown in FIG. 18, as the implantation energy decreases, the peak depth of the impurity concentration moves toward the gate insulating film 112 side of the surface of the silicon substrate 111, and the diffusion depth d decreases. As the energy of ion implantation is reduced, most of the impurities are introduced into the gate insulating film 112.

このため、ゲート絶縁膜１１２中に導入された不純物はＭＯＳトランジスタの素子特性には関与しないので、エクステンション部１１４、１１５内の不純物濃度を確保できなくなるといった問題があった。また、イオン注入の低エネルギー化により、注入不純物が注入表面（ゲート絶縁膜１１２の表面）を削りながら跳ね返る現象、いわゆるスパッタ現象も起こり、エクステンション部１１４、１１５内の不純物濃度が確保できなくなるという問題もある。そして、このような問題により、シリコン基板１１１中に導入される不純物量が予定量の８０％〜５０％程度に減ってしまい、エクステンション部１１４、１１５内の不純物濃度を確保できなくなる要因となっている。 For this reason, since the impurity introduced into the gate insulating film 112 does not contribute to the element characteristics of the MOS transistor, there is a problem that the impurity concentration in the extension portions 114 and 115 cannot be secured. In addition, due to the low energy of ion implantation, a phenomenon in which implanted impurities rebound while scraping the implantation surface (the surface of the gate insulating film 112), that is, a so-called sputtering phenomenon occurs, and the impurity concentration in the extension portions 114 and 115 cannot be secured. There is also. Due to such a problem, the amount of impurities introduced into the silicon substrate 111 is reduced to about 80% to 50% of the predetermined amount, and it becomes impossible to secure the impurity concentration in the extension portions 114 and 115. Yes.

さらに、不純物濃度のピークがゲート絶縁膜１１２側に移動することにより、ゲート絶縁膜１１２の膜厚のばらつきに対して、エクステンション部１１４、１１５内の不純物濃度が敏感に追従するようになる。同時に、低エネルギーのイオン注入では、元々の不純物の拡散深さが浅いため、ゲート絶縁膜１１２の膜厚のばらつきに対して、ＰＮ接合間距離Ｌが敏感に追従するようになる。 Further, when the peak of the impurity concentration moves to the gate insulating film 112 side, the impurity concentration in the extension portions 114 and 115 becomes sensitive to the variation in the film thickness of the gate insulating film 112. At the same time, in low-energy ion implantation, the original impurity diffusion depth is shallow, so that the PN junction distance L follows the variation in the film thickness of the gate insulating film 112 sensitively.

特開２００２−８３９５９号公報JP 2002-83959 A

解決しようとする問題点は、ＭＯＳ型の半導体装置（ＭＯＳ型トランジスタ）およびその製造方法においては、上述したＭＯＳ型の半導体装置の微細化が進展することにより、エクステンション部の不純物濃度が確保できなかったり、エクステンション部間のＰＮ接合間距離Ｌ（いわゆるゲート長）が不安定になったりすることで、素子特性を安定化させることが困難となっている点である。 The problem to be solved is that in the MOS type semiconductor device (MOS type transistor) and the manufacturing method thereof, the impurity concentration in the extension portion cannot be secured due to the progress of miniaturization of the MOS type semiconductor device described above. Or the PN junction distance L between the extension portions (so-called gate length) becomes unstable, making it difficult to stabilize the device characteristics.

本発明に係る半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の一方側の前記半導体基板に形成された第１拡散層と、前記ゲート電極の一方側の前記半導体基板に前記第１拡散層と離間して形成された第２拡散層と、前記第１拡散層よりも濃度が低いもので前記第１拡散層の前記ゲート電極側の前記半導体基板に形成された第１低濃度拡散層と、前記第２拡散層よりも濃度が低いもので前記第２拡散層の前記ゲート電極側の前記半導体基板に形成された第２低濃度拡散層と、前記第１拡散層および前記第１低濃度拡散層と、前記第２拡散層および前記第２低濃度拡散層との間を分離するもので、前記ゲート電極の一部下部側に入り込むように、前記半導体基板に形成された拡散層分離領域とを備えたことを最も主要な特徴とする。 A semiconductor device according to the present invention includes a gate electrode formed on a semiconductor substrate via a gate insulating film, a first diffusion layer formed on the semiconductor substrate on one side of the gate electrode, and one of the gate electrodes A second diffusion layer formed on the semiconductor substrate on the side spaced apart from the first diffusion layer, and the semiconductor substrate on the gate electrode side of the first diffusion layer having a lower concentration than the first diffusion layer A first low-concentration diffusion layer formed on the first diffusion layer, a second low-concentration diffusion layer formed on the semiconductor substrate on the gate electrode side of the second diffusion layer and having a lower concentration than the second diffusion layer, Separating between the first diffusion layer and the first low-concentration diffusion layer, and the second diffusion layer and the second low-concentration diffusion layer, so as to enter a part lower side of the gate electrode, A diffusion layer isolation region formed on the semiconductor substrate. The most important feature that was.

本発明に係る第１の半導体装置の製造方法は、半導体基板に拡散層分離領域を形成する工程と、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記拡散層分離領域上に一部がかかるようにゲート電極を形成する工程と、前記ゲート電極の一方側の前記半導体基板に、前記ゲート電極および前記拡散層分離領域をマスクにして前記第１低濃度拡散層と、前記拡散層分離領域により前記第１低濃度拡散層と分離されるように第２低濃度拡散層とを形成する工程と、前記ゲート電極の側部にサイドウォールスペーサーを形成する工程と、前記ゲート電極の一方側の前記半導体基板に、前記ゲート電極、前記サイドウォールスペーサーおよび前記拡散層分離領域をマスクにして、前記ゲート電極側に前記第１低濃度拡散層を介して前記第１低濃度拡散層よりも濃度の高い第１拡散層を形成するとともに、前記拡散層分離領域により前記第１拡散層と分離されるもので前記ゲート電極側に前記第２低濃度拡散層を介して前記第２低濃度拡散層よりも濃度の高い第２拡散層を形成する工程と備えたことを最も主要な特徴とする。 The first semiconductor device manufacturing method according to the present invention includes a step of forming a diffusion layer isolation region on a semiconductor substrate, a step of forming a gate insulating film on the semiconductor substrate, and the diffusion layer isolation on the gate insulating film. Forming a gate electrode so as to partially cover the region; and forming the first low-concentration diffusion layer on the semiconductor substrate on one side of the gate electrode using the gate electrode and the diffusion layer isolation region as a mask. Forming a second low-concentration diffusion layer so as to be separated from the first low-concentration diffusion layer by the diffusion layer isolation region, forming a sidewall spacer on a side portion of the gate electrode, With the gate electrode, the sidewall spacer and the diffusion layer isolation region as a mask on the semiconductor substrate on one side of the gate electrode, the first low concentration diffusion layer is interposed on the gate electrode side. Forming a first diffusion layer having a higher concentration than the first low-concentration diffusion layer, and being separated from the first diffusion layer by the diffusion layer isolation region, the second low-concentration diffusion on the gate electrode side And a step of forming a second diffusion layer having a higher concentration than the second low-concentration diffusion layer through the layer.

本発明に係る第２の半導体装置の製造方法は、半導体基板に複数の拡散層分離領域をそれぞれ離間した状態に形成する工程と、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記各拡散層分離領域上に一部がかかるようにゲート電極を形成する工程と、前記ゲート電極および前記各拡散層分離領域をマスクにして、前記ゲート電極の一方側の前記半導体基板に、前記第１低濃度拡散層と、前記拡散層分離領域により前記第１低濃度拡散層と分離されるように第２低濃度拡散層とを形成する工程と、前記ゲート電極の側部にサイドウォールスペーサーを形成する工程と、前記ゲート電極、前記サイドウォールスペーサーおよび前記拡散層分離領域をマスクにして、前記ゲート電極の一方側の前記半導体基板に、前記ゲート電極側に前記第１低濃度拡散層を介して前記第１低濃度拡散層よりも濃度の高い第１拡散層を形成するとともに、前記拡散層分離領域により前記第１拡散層と分離されるもので前記ゲート電極側に前記第２低濃度拡散層を介して前記第２低濃度拡散層よりも濃度の高い第２拡散層を形成する工程とを備え、前記第１低濃度拡散と前記第２低濃度拡散層とを形成するに際し、隣接する前記第１低濃度拡散と前記第２低濃度拡散層とを共通化して一つの拡散層で形成するとともに、前記第１拡散と前記第２拡散層とを形成するに際し、隣接する前記第１拡散と前記第２拡散層とを共通化して一つの拡散層で形成することを最も主要な特徴とする。 A second method for manufacturing a semiconductor device according to the present invention includes a step of forming a plurality of diffusion layer isolation regions on a semiconductor substrate, a step of forming a gate insulating film on the semiconductor substrate, and the gate insulation. Forming a gate electrode on the film so as to partially cover each diffusion layer isolation region; and using the gate electrode and each diffusion layer isolation region as a mask, the semiconductor on one side of the gate electrode Forming a first low concentration diffusion layer on a substrate and a second low concentration diffusion layer so as to be separated from the first low concentration diffusion layer by the diffusion layer isolation region; and a side portion of the gate electrode Forming a sidewall spacer on the semiconductor substrate on one side of the gate electrode using the gate electrode, the sidewall spacer and the diffusion layer isolation region as a mask. A first diffusion layer having a concentration higher than that of the first low concentration diffusion layer is formed on the first electrode via the first low concentration diffusion layer, and is separated from the first diffusion layer by the diffusion layer isolation region. Forming a second diffusion layer having a higher concentration than the second low concentration diffusion layer on the gate electrode side through the second low concentration diffusion layer, and the first low concentration diffusion and the first In forming the two low-concentration diffusion layers, the adjacent first low-concentration diffusion and the second low-concentration diffusion layer are formed in a single diffusion layer, and the first diffusion and the second diffusion are formed. When forming a layer, the most important feature is that the adjacent first diffusion layer and the second diffusion layer are formed in a single diffusion layer.

本発明に係る第３の半導体装置の製造方法は、半導体基板に第１拡散層分離領域と第２拡散層分離領域とを離間した状態に形成する工程と、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記第１拡散層分離領域と前記第２拡散層分離領域とが対向する側の前記第１拡散層分離領域の一部上と前記第２拡散層分離領域の一部上にかかるようにゲート電極を形成する工程と、前記ゲート電極および前記第１、第２拡散層分離領域をマスクにして、前記ゲート電極の一方側の前記半導体基板に、前記第１低濃度拡散層と、前記第１拡散層分離領域により前記第１低濃度拡散層と分離されるように第２低濃度拡散層とを形成するとともに、前記ゲート電極の他方側の前記半導体基板に、前記第３低濃度拡散層と、前記第２拡散層分離領域により前記第３低濃度拡散層と分離されるように第４低濃度拡散層とを形成する工程と、前記ゲート電極の側部にサイドウォールスペーサーを形成する工程と、前記ゲート電極、前記サイドウォールスペーサーおよび前記拡散層分離領域をマスクにして、前記ゲート電極の一方側の前記半導体基板に、前記ゲート電極側に前記第１低濃度拡散層を介して前記第１低濃度拡散層よりも濃度の高い第１拡散層を形成し、前記拡散層分離領域により前記第１拡散層と分離されるもので前記ゲート電極側に前記第２低濃度拡散層を介して前記第２低濃度拡散層よりも濃度の高い第２拡散層を形成するとともに、前記ゲート電極の他方側の前記半導体基板に、前記ゲート電極側に前記第３低濃度拡散層を介して前記第３低濃度拡散層よりも濃度の高い第３拡散層を形成し、前記拡散層分離領域により前記第３拡散層と分離されるもので前記ゲート電極側に前記第４低濃度拡散層を介して前記第４低濃度拡散層よりも濃度の高い第４拡散層を形成する工程とを備えたことを最も主要な特徴とする。 A third method for manufacturing a semiconductor device according to the present invention includes a step of forming a first diffusion layer isolation region and a second diffusion layer isolation region in a semiconductor substrate in a separated state, and forming a gate insulating film on the semiconductor substrate. And on the gate insulating film, a part of the first diffusion layer isolation region on the side of the first diffusion layer isolation region and the second diffusion layer isolation region facing each other, and the second diffusion layer isolation. Forming a gate electrode over a part of the region, and using the gate electrode and the first and second diffusion layer isolation regions as a mask, forming the first electrode on the semiconductor substrate on one side of the gate electrode; Forming a first low concentration diffusion layer and a second low concentration diffusion layer so as to be separated from the first low concentration diffusion layer by the first diffusion layer isolation region; and the semiconductor substrate on the other side of the gate electrode The third low-concentration diffusion layer, and the second Forming a fourth low-concentration diffusion layer so as to be separated from the third low-concentration diffusion layer by a diffusion layer separation region, forming a side wall spacer on a side portion of the gate electrode, and the gate electrode Using the sidewall spacer and the diffusion layer isolation region as a mask, the first low concentration diffusion layer is formed on the semiconductor substrate on one side of the gate electrode and the first low concentration diffusion layer on the gate electrode side. A first diffusion layer having a higher concentration than the first diffusion layer is separated from the first diffusion layer by the diffusion layer isolation region, and the second low concentration diffusion layer is formed on the gate electrode side via the second low concentration diffusion layer. A second diffusion layer having a higher concentration than the diffusion layer is formed, and the third low concentration diffusion layer is formed on the semiconductor substrate on the other side of the gate electrode via the third low concentration diffusion layer on the gate electrode side. Than A third diffusion layer having a high concentration is formed, and is separated from the third diffusion layer by the diffusion layer isolation region. The fourth low concentration diffusion layer is disposed on the gate electrode side via the fourth low concentration diffusion layer. And a step of forming a fourth diffusion layer having a higher concentration.

本発明に係る第４の半導体装置の製造方法は、半導体基板に複数の拡散層分離領域をそれぞれ離間した状態に複数列形成する工程と、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記拡散層分離領域の列の第１拡散層分離領域の列と第２拡散層分離領域の列の２列において前記各拡散層分離領域上に一部がかかるようにゲート電極を形成する工程と、前記ゲート電極および前記各拡散層分離領域をマスクにして、前記ゲート電極の一方側の前記半導体基板に、前記第１低濃度拡散層と、前記第１拡散層分離領域により前記第１低濃度拡散層と分離されるように第２低濃度拡散層とを形成するとともに、前記ゲート電極の他方側の前記半導体基板に、前記第３低濃度拡散層と、前記第２拡散層分離領域により前記第３低濃度拡散層と分離されるように第４低濃度拡散層とを形成する工程と、前記ゲート電極の側部にサイドウォールスペーサーを形成する工程と、前記ゲート電極、前記サイドウォールスペーサーおよび前記拡散層分離領域をマスクにして、前記ゲート電極の一方側の前記半導体基板に、前記ゲート電極側に前記第１低濃度拡散層を介して前記第１低濃度拡散層よりも濃度の高い第１拡散層と、前記拡散層分離領域により前記第１拡散層と分離されるもので前記ゲート電極側に前記第２低濃度拡散層を介して前記第２低濃度拡散層よりも濃度の高い第２拡散層とを形成するとともに、前記ゲート電極の他方側の前記半導体基板に、前記ゲート電極側に前記第３低濃度拡散層を介して前記第３低濃度拡散層よりも濃度の高い第３拡散層と、前記拡散層分離領域により前記第３拡散層と分離されるもので前記ゲート電極側に前記第４低濃度拡散層を介して前記第４低濃度拡散層よりも濃度の高い第４拡散層とを形成する工程とを備え、前記第１低濃度拡散と前記第２低濃度拡散層とを形成するに際し、隣接する前記第１低濃度拡散と前記第２低濃度拡散層とを共通化して一つの拡散層で形成し、前記第３低濃度拡散と前記第４低濃度拡散層とを形成するに際し、隣接する前記第３低濃度拡散と前記第４低濃度拡散層とを共通化して一つの拡散層で形成し、前記第１拡散と前記第２拡散層とを形成するに際し、隣接する前記第１拡散と前記第２拡散層とを共通化して一つの拡散層で形成するとともに、前記第３拡散と前記第４拡散層とを形成するに際し、隣接する前記第３拡散と前記第４拡散層とを共通化して一つの拡散層で形成することを最も主要な特徴とする。 A fourth method of manufacturing a semiconductor device according to the present invention includes a step of forming a plurality of diffusion layer isolation regions in a state of being separated from each other on a semiconductor substrate, a step of forming a gate insulating film on the semiconductor substrate, A gate is formed on the gate insulating film so as to partially cover each diffusion layer isolation region in two columns of the first diffusion layer isolation region and the second diffusion layer isolation region in the diffusion layer isolation region column. Forming the electrode; and using the gate electrode and each diffusion layer isolation region as a mask, the first low-concentration diffusion layer and the first diffusion layer isolation region on the semiconductor substrate on one side of the gate electrode Forming a second low concentration diffusion layer so as to be separated from the first low concentration diffusion layer, and forming the third low concentration diffusion layer and the second low concentration diffusion layer on the semiconductor substrate on the other side of the gate electrode. The diffusion layer separation region causes the first Forming a fourth low-concentration diffusion layer so as to be separated from the low-concentration diffusion layer, forming a sidewall spacer on the side of the gate electrode, the gate electrode, the sidewall spacer, and the diffusion A first diffusion having a higher concentration than the first low-concentration diffusion layer on the gate electrode side through the first low-concentration diffusion layer on the semiconductor substrate on one side of the gate electrode, using the layer separation region as a mask And a second diffusion having a concentration higher than that of the second low-concentration diffusion layer on the gate electrode side through the second low-concentration diffusion layer. The second diffusion layer is separated from the first diffusion layer by the diffusion layer isolation region. A third diffusion layer having a higher concentration than the third low-concentration diffusion layer on the gate electrode side via the third low-concentration diffusion layer on the semiconductor substrate on the other side of the gate electrode And said A fourth diffusion layer having a concentration higher than that of the fourth low-concentration diffusion layer is formed on the gate electrode side through the fourth low-concentration diffusion layer. And forming the first low-concentration diffusion and the second low-concentration diffusion layer by sharing the adjacent first low-concentration diffusion and the second low-concentration diffusion layer into one diffusion. When forming the third low-concentration diffusion and the fourth low-concentration diffusion layer, the third low-concentration diffusion and the fourth low-concentration diffusion layer that are adjacent to each other are used in common as one diffusion layer. When the first diffusion and the second diffusion layer are formed, the first diffusion and the second diffusion layer adjacent to each other are formed in a single diffusion layer, and the third diffusion is formed. And the fourth diffusion layer, the adjacent third diffusion and fourth diffusion layer are formed. The most important feature is to form a single diffusion layer in common with the diffusion layer.

本発明の半導体装置およびその製造方法は、基本的には、ゲート電極の一方側の半導体基板に、拡散層分離領域を挟んで電気的に分離される二つの拡散層（例えば第１拡散層と第２拡散層）とを形成するとともに、各拡散層よりも濃度が低いもので各拡散層のゲート電極側の半導体基板にそれぞれ低濃度拡散層（例えば第１低濃度拡散層、第２低濃度拡散層）を形成したため、低濃度拡散層の半導体基板面方向の広がりを大きくでき、半導体基板における不純物を深さ方向に拡大させることが可能になるという利点がある。この結果、各拡散層における不純物濃度および各低濃度拡散層間の距離（ＰＮ接合間距離）が安定し、安定な素子特性を有する半導体装置を得ることができる。 The semiconductor device and the method for manufacturing the same according to the present invention basically includes two diffusion layers (for example, a first diffusion layer and a first diffusion layer) electrically separated from a semiconductor substrate on one side of a gate electrode with a diffusion layer isolation region interposed therebetween. A second diffusion layer) and a low concentration diffusion layer (for example, a first low concentration diffusion layer and a second low concentration concentration) on the semiconductor substrate on the gate electrode side of each diffusion layer. Since the diffusion layer) is formed, the spread of the low concentration diffusion layer in the semiconductor substrate surface direction can be increased, and there is an advantage that impurities in the semiconductor substrate can be expanded in the depth direction. As a result, the impurity concentration in each diffusion layer and the distance between each low concentration diffusion layer (distance between PN junctions) are stable, and a semiconductor device having stable element characteristics can be obtained.

ゲート電極下の拡散層における不純物濃度を安定的に確保でき、また各低濃度拡散層間の距離（ＰＮ接合間距離）を安定化させることが可能で、これにより安定な素子特性を有する半導体装置、およびこのような半導体装置を得ることができる製造方法を提供するという目的を、基本的構成として、ゲート電極の一方側の半導体基板にソース・ドレインとなる低濃度拡散層を含む拡散層を、ゲート電極の一方側下方に一部が入り込むように形成される拡散層分離領域により隔てて形成することで、従来の半導体装置および半導体装置の製造方法と比較し、製造工程に負荷をかけることなく容易に実現した。 A semiconductor device that can stably secure the impurity concentration in the diffusion layer under the gate electrode and can stabilize the distance between the low-concentration diffusion layers (distance between PN junctions), thereby having stable element characteristics, The purpose of providing a manufacturing method capable of obtaining such a semiconductor device is to use a diffusion layer including a low-concentration diffusion layer serving as a source / drain on a semiconductor substrate on one side of a gate electrode as a basic configuration. Compared to conventional semiconductor devices and semiconductor device manufacturing methods, by forming them separated by diffusion layer isolation regions that are formed so that a part of the electrodes enter one lower side of the electrodes, it is easy to apply without burdening the manufacturing process. Realized.

本発明の半導体装置に係る第１実施例を、図１の説明図によって説明する。図１は、（１）に平面レイアウト図を示し、（２）に平面レイアウト図におけるＡ−Ａ線断面図、（３）に平面レイアウト図におけるＢ−Ｂ線断面図を示す。 A first embodiment of the semiconductor device of the present invention will be described with reference to FIG. FIG. 1 shows a plane layout diagram in (1), (2) a cross-sectional view along line AA in the plane layout diagram, and (3) a cross-sectional view along line BB in the plane layout diagram.

図１に示すように、半導体基板１１上にゲート絶縁膜１２を介してゲート電極１３が形成されている。上記半導体基板１１は、例えばシリコン基板、化合物半導体基板等のＭＯＳ型トランジスタを形成するのに用いる通常の半導体基板からなり、上記ゲート絶縁膜１２は、酸化シリコン膜の単層膜、酸窒化シリコン膜の単層膜、酸化シリコン膜と窒化シリコン膜との積層膜、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜との積層膜等からなる。またゲート電極１３は、ポリシリコン電極、金属電極、ポリサイド電極等、種々の材料を用いることができる。 As shown in FIG. 1, a gate electrode 13 is formed on a semiconductor substrate 11 via a gate insulating film 12. The semiconductor substrate 11 is an ordinary semiconductor substrate used for forming a MOS transistor such as a silicon substrate or a compound semiconductor substrate, and the gate insulating film 12 is a single layer film of a silicon oxide film or a silicon oxynitride film. A single layer film, a laminated film of a silicon oxide film and a silicon nitride film, a laminated film of a silicon oxide film, a silicon nitride film, and a silicon oxide film. The gate electrode 13 can be made of various materials such as a polysilicon electrode, a metal electrode, and a polycide electrode.

上記ゲート電極１３の一方側の上記半導体基板１１には、ソース・ドレイン拡散層となる第１拡散層１５がゲート電極１３側に第１低濃度拡散層１６を介して形成され、また、上記ゲート電極１３の一方側の上記半導体基板１１には、第１拡散層１５および第１低濃度拡散層１６と離間して、ソース・ドレイン拡散層となる第２拡散層１７がゲート電極１３側に第２低濃度拡散層１８を介して形成されている。上記第１低濃度拡散層１６は第１拡散層１５よりも不純物濃度が低い拡散層からなり、上記第２低濃度拡散層１８は第２拡散層１７よりも不純物濃度が低い拡散層からなる。さらに、上記第１拡散層１５および上記第１低濃度拡散層１６と、上記第２拡散層１７および上記第２低濃度拡散層１８との間を分離するもので、ゲート電極１３の一部下部側に入り込むように、上記半導体基板１１には拡散層分離領域２１が形成されている。 In the semiconductor substrate 11 on one side of the gate electrode 13, a first diffusion layer 15 serving as a source / drain diffusion layer is formed on the gate electrode 13 side via a first low-concentration diffusion layer 16, and the gate On the semiconductor substrate 11 on one side of the electrode 13, a second diffusion layer 17, which is a source / drain diffusion layer, is separated from the first diffusion layer 15 and the first low-concentration diffusion layer 16. 2 It is formed through the low concentration diffusion layer 18. The first low-concentration diffusion layer 16 is a diffusion layer having an impurity concentration lower than that of the first diffusion layer 15, and the second low-concentration diffusion layer 18 is a diffusion layer having an impurity concentration lower than that of the second diffusion layer 17. Further, the first diffusion layer 15 and the first low-concentration diffusion layer 16 are separated from the second diffusion layer 17 and the second low-concentration diffusion layer 18. A diffusion layer isolation region 21 is formed in the semiconductor substrate 11 so as to enter the side.

なお、ゲート電極１３の側壁には、上記第１、第２低濃度拡散層１６、１８を形成するためのサイドウォールスペーサー４１が形成されている。このサイドウォールスペーサー４１は第１、第２拡散層１５、１７を形成する側一方のみに形成できれば十分であるので、ゲート電極１３に対して第１、第２拡散層１５、１７と反対側には形成しなくとも差し支えは無い。 A sidewall spacer 41 for forming the first and second low concentration diffusion layers 16 and 18 is formed on the side wall of the gate electrode 13. Since it is sufficient that the sidewall spacer 41 can be formed only on one side on which the first and second diffusion layers 15 and 17 are formed, the side wall spacer 41 is on the opposite side of the gate electrode 13 from the first and second diffusion layers 15 and 17. There is no problem even if it is not formed.

上記拡散層分離領域２１がゲート電極１３の一方側に入り込む長さｘ５は、上記第１低濃度拡散層１６および第２低濃度拡散層１８がゲート電極１３の一方側に入り込む長さｘ３と同等もしくは同等以上であることが好ましく、上記拡散層分離領域２１のように矩形状の場合、ｘ５＝ｘ３であることがより好ましい。また、拡散層分離領域２１の幅ｘ６が、半導体基板１１との第１低濃度拡散層１６の接合部と第２低濃度拡散層１８の接合部との距離（以下、ＰＮ接合間距離という）Ｌと同等の場合は、ゲート電極１３下部に入り込む拡散層分離領域２１の長さｘ５と不純物拡散後の第１低濃度拡散層１６、第２低濃度拡散層１８のゲート電極１３下部への広がりｘ３がほぼ同じになる。 The length x5 at which the diffusion layer isolation region 21 enters one side of the gate electrode 13 is equal to the length x3 at which the first low concentration diffusion layer 16 and the second low concentration diffusion layer 18 enter one side of the gate electrode 13. Or it is preferable that it is equal or more, and in the case of a rectangular shape like the diffusion layer separation region 21, it is more preferable that x5 = x3. The width x6 of the diffusion layer isolation region 21 is the distance between the junction of the first low-concentration diffusion layer 16 and the junction of the second low-concentration diffusion layer 18 with the semiconductor substrate 11 (hereinafter referred to as the PN junction distance). In the case of being equivalent to L, the length x5 of the diffusion layer isolation region 21 entering the lower portion of the gate electrode 13 and the extension of the first low concentration diffusion layer 16 and the second low concentration diffusion layer 18 after impurity diffusion to the lower portion of the gate electrode 13 x3 is almost the same.

また、上記拡散層分離領域２１は、第１拡散層１５、第１低濃度拡散層１６、第２拡散層１７および第２低濃度拡散層１８よりも深く形成されている必要がある。拡散層分離領域２１の深さは、第１拡散層１５と第２拡散層１７とを確実に分離するために、第１拡散層１５および第２拡散層１７の深さの例えば４倍〜５倍程度とすればよい。 The diffusion layer isolation region 21 needs to be formed deeper than the first diffusion layer 15, the first low concentration diffusion layer 16, the second diffusion layer 17, and the second low concentration diffusion layer 18. The depth of the diffusion layer isolation region 21 is, for example, 4 to 5 times the depth of the first diffusion layer 15 and the second diffusion layer 17 in order to reliably separate the first diffusion layer 15 and the second diffusion layer 17. It may be about double.

上記本発明の第１実施例に係る半導体装置１は、基本的には、ゲート電極１３の一方側の半導体基板１１に、拡散層分離領域２１を挟んで電気的に分離される第１拡散層１５と第２拡散層１７とを形成するとともに、第１、第２拡散層１５、１７よりも濃度が低いもので第１、第２拡散層１５、１７のゲート電極１３側の半導体基板１１に、それぞれ第１低濃度拡散層１６、第２低濃度拡散層１８を形成したことから、所定のＰＮ接合間距離Ｌを得るための第１、第２低濃度拡散層１６、１８のゲート電極１３下に入り込む長さｘ３を大きくできるので、半導体基板１１における不純物の濃度分布を深さ方向に拡大させることが可能になるという利点がある。この結果、第１、第２拡散層１５、１７における不純物濃度および第１、第２低濃度拡散層１６、１８のＰＮ接合間距離Ｌが安定し、安定な素子特性を有する半導体装置を得ることができる。 The semiconductor device 1 according to the first embodiment of the present invention basically includes the first diffusion layer electrically isolated from the semiconductor substrate 11 on one side of the gate electrode 13 with the diffusion layer isolation region 21 interposed therebetween. 15 and the second diffusion layer 17 are formed on the semiconductor substrate 11 on the gate electrode 13 side of the first and second diffusion layers 15, 17 having a lower concentration than the first and second diffusion layers 15, 17. Since the first low-concentration diffusion layer 16 and the second low-concentration diffusion layer 18 are formed, respectively, the gate electrodes 13 of the first and second low-concentration diffusion layers 16 and 18 for obtaining a predetermined inter-PN junction distance L. Since the length x3 entering below can be increased, there is an advantage that the concentration distribution of impurities in the semiconductor substrate 11 can be expanded in the depth direction. As a result, the impurity concentration in the first and second diffusion layers 15 and 17 and the PN junction distance L between the first and second low concentration diffusion layers 16 and 18 are stabilized, and a semiconductor device having stable element characteristics is obtained. Can do.

また、ＰＮ接合間距離Ｌは、拡散層分離領域２１の幅ｘ６や形状、および拡散層分離領域２１のゲート電極１３下へ入り込む長さｘ５や形状によって固定できる。例えば、所望のＰＮ接合間距離Ｌと拡散層分離領域２１の幅ｘ６を同じにし、さらに第１、第２低濃度拡散層１６、１８の拡散幅ｘ３と拡散層分離領域２１のゲート電極１３下へ入り込む長さｘ５を同じにすると、従来構造のＭＯＳトランジスタと同じＰＮ接合間距離Ｌを確保することが可能である。 The PN junction distance L can be fixed by the width x6 and shape of the diffusion layer isolation region 21 and the length x5 and shape of the diffusion layer isolation region 21 entering the gate electrode 13 below. For example, the desired inter-PN junction distance L and the width x6 of the diffusion layer isolation region 21 are made the same, and further, the diffusion width x3 of the first and second low-concentration diffusion layers 16 and 18 and the gate electrode 13 below the diffusion layer isolation region 21 If the length x5 that penetrates is made the same, the same PN junction distance L as that of the MOS transistor having the conventional structure can be secured.

したがって、本発明の半導体装置１は、第１、第２低濃度拡散層１６、１８を形成する際に、イオン注入を用いた場合そのイオン注入エネルギーを低エネルギー化させることなく、拡散層分離領域２１の幅や形状、および拡散層分離領域２１のゲート電極１３下へ入り込む長さｘ５や形状を調整することにより、従来と同じＰＮ接合間距離Ｌを確保することが可能になる。さらに、第１、第２低濃度拡散層１６、１８を形成するイオン注入においては、所定のＰＮ接合間距離Ｌを得るための不純物の広がりｘ３を広げることができるため、不純物が広がり易い軽い注入イオンを用いて、ＰＮ接合間距離Ｌが良好に制御された第１、第２低濃度拡散層１６、１８を形成することができる。このため、半導体基板１１にシリコン基板を用いた場合、シリコンと同程度の大きさのリンイオン（Ｐ⁺）を注入イオンとして用いることが可能になり、イオン注入による半導体基板１１の歪みを抑えることができる。 Therefore, in the semiconductor device 1 of the present invention, when the first and second low-concentration diffusion layers 16 and 18 are formed, when ion implantation is used, the diffusion layer isolation region is not reduced without reducing the ion implantation energy. By adjusting the width and shape of 21 and the length x5 and shape of the diffusion layer isolation region 21 entering the gate electrode 13, it is possible to ensure the same PN junction distance L as in the prior art. Further, in the ion implantation for forming the first and second low-concentration diffusion layers 16 and 18, since the impurity spread x3 for obtaining a predetermined distance PN between the PN junctions can be widened, the light implantation in which the impurities easily spread is possible. By using ions, the first and second low-concentration diffusion layers 16 and 18 in which the distance L between PN junctions is well controlled can be formed. For this reason, when a silicon substrate is used as the semiconductor substrate 11, phosphorus ions (P ⁺ ) having the same size as that of silicon can be used as implanted ions, and distortion of the semiconductor substrate 11 due to ion implantation can be suppressed. it can.

またゲート電極１３の幅は、従来、ＰＮ接合間距離Ｌと両側に形成される低濃度拡散層の長さｘ３の２倍、すなわちＬ＋２・ｘ３が必要であったが、本発明の半導体装置１では、ゲート電極１３の幅はＬ＋２・ｘ３よりも狭く形成することができ、ｘ３より少し広い例えば１．５・ｘ３程度とすることができる。また、第１、第２拡散層１５、１７の幅は、コンタクトが取れる大きさであればよく、従来の拡散層（ソース・ドレイン）よりも縮小することが可能である。 Conventionally, the width of the gate electrode 13 needs to be twice the distance L between the PN junctions and the length x3 of the low-concentration diffusion layer formed on both sides, that is, L + 2 · x3. In this case, the width of the gate electrode 13 can be formed narrower than L + 2 · x3, and can be a little wider than x3, for example, about 1.5 · x3. Further, the widths of the first and second diffusion layers 15 and 17 may be of a size that allows contact, and can be reduced as compared with the conventional diffusion layers (source / drain).

次に、本発明の半導体装置に係る第２実施例を、図２の説明図によって説明する。図２は、（１）に平面レイアウト図を示し、（２）に平面レイアウトにおけるＣ−Ｃ線断面図、（３）に平面レイアウト図におけるＤ−Ｄ線断面図を示す。 Next, a second embodiment of the semiconductor device according to the present invention will be described with reference to FIG. FIG. 2 shows a plane layout diagram in (1), (2) a cross-sectional view along line CC in the plane layout, and (3) a cross-sectional view along line DD in the plane layout diagram.

図２に示すように、半導体基板１１上にゲート絶縁膜１２を介してゲート電極１３が形成されている。上記半導体基板１１は、例えばシリコン基板、化合物半導体基板等のＭＯＳ型トランジスタを形成するのに用いる通常の半導体基板からなり、上記ゲート絶縁膜１２は、酸化シリコン膜の単層膜、酸窒化シリコン膜の単層膜、酸化シリコン膜と窒化シリコン膜との積層膜、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜との積層膜等からなる。またゲート電極１３は、ポリシリコン電極、金属電極、ポリサイド電極等、種々の材料を用いることができる。 As shown in FIG. 2, a gate electrode 13 is formed on a semiconductor substrate 11 with a gate insulating film 12 interposed. The semiconductor substrate 11 is an ordinary semiconductor substrate used for forming a MOS transistor such as a silicon substrate or a compound semiconductor substrate, and the gate insulating film 12 is a single layer film of a silicon oxide film or a silicon oxynitride film. A single layer film, a laminated film of a silicon oxide film and a silicon nitride film, a laminated film of a silicon oxide film, a silicon nitride film, and a silicon oxide film. The gate electrode 13 can be made of various materials such as a polysilicon electrode, a metal electrode, and a polycide electrode.

そして、ゲート長方向（図面矢印ア方向）に、第１拡散層１５と第１低濃度拡散層１６、拡散層分離領域２１および第２拡散層１７と第２低濃度拡散層１８が繰り返し連続して形成されている。その隣接する第１拡散層１５と第２拡散層１７とは共通化され一つの拡散層で形成されているとともに、隣接する第１低濃度拡散１６と第２低濃度拡散層１８とは共通化され一つの拡散層で形成されている。図面では、一つのトランジスタを構成する拡散層（低濃度拡散層も含む）を分離する拡散層分離領域２１が３つの事例を示したが、拡散層分離領域が２つであっても４つ以上であってもよい。 The first diffusion layer 15 and the first low-concentration diffusion layer 16, the diffusion layer isolation region 21, the second diffusion layer 17 and the second low-concentration diffusion layer 18 are continuously repeated in the gate length direction (in the direction of arrow A). Is formed. The adjacent first diffusion layer 15 and the second diffusion layer 17 are made common and formed by one diffusion layer, and the adjacent first low concentration diffusion 16 and the second low concentration diffusion layer 18 are made common. And formed of one diffusion layer. The drawing shows three examples of the diffusion layer isolation region 21 that isolates the diffusion layer (including the low-concentration diffusion layer) constituting one transistor. However, even if there are two diffusion layer isolation regions, four or more diffusion layer isolation regions are shown. It may be.

上記本発明の第２実施例に係る半導体装置２は、ゲート電極１３の一方側に、第１拡散層１５と第１低濃度拡散層１６、拡散層分離領域２１および第２拡散層１７と第２低濃度拡散層１８が繰り返し連続して形成されている以外、基本的には、前記第１実施例の半導体装置と同様である。この第２実施例の半導体装置２は、前記第１実施例の半導体装置１と比較して、駆動時の電流量を、ソース・ドレイン領域となる第１、第２拡散層１５、１７の数に比例して多くすることが可能となる。また、前記第１実施例の半導体装置１と同様なる作用・効果を得ることもできる。 In the semiconductor device 2 according to the second embodiment of the present invention, the first diffusion layer 15 and the first low-concentration diffusion layer 16, the diffusion layer isolation region 21, the second diffusion layer 17 and the first diffusion layer 15 are formed on one side of the gate electrode 13. 2 Basically the same as the semiconductor device of the first embodiment, except that the low concentration diffusion layer 18 is formed repeatedly and continuously. Compared with the semiconductor device 1 of the first embodiment, the semiconductor device 2 of the second embodiment has a current amount during driving that is equal to the number of first and second diffusion layers 15 and 17 serving as source / drain regions. It becomes possible to increase in proportion to. Also, the same operation and effect as the semiconductor device 1 of the first embodiment can be obtained.

本発明の半導体装置に係る第３実施例を、図３の説明図によって説明する。図３は、（１）に平面レイアウト図を示し、（２）に平面レイアウトにおけるＥ−Ｅ線断面図、（３）に平面レイアウト図におけるＦ−Ｆ線断面図を示す。 A third embodiment of the semiconductor device according to the present invention will be described with reference to FIG. 3A is a plan layout view, FIG. 3B is a cross-sectional view taken along the line EE in the plane layout, and FIG. 3C is a cross-sectional view taken along the line FF in the plan layout view.

図３に示すように、半導体基板１１上にゲート絶縁膜１２を介してゲート電極１３が形成されている。上記半導体基板１１は、例えばシリコン基板、化合物半導体基板等のＭＯＳ型トランジスタを形成するのに用いる通常の半導体基板からなり、上記ゲート絶縁膜１２は、酸化シリコン膜の単層膜、酸窒化シリコン膜の単層膜、酸化シリコン膜と窒化シリコン膜との積層膜、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜との積層膜等からなる。またゲート電極１３は、ポリシリコン電極、金属電極、ポリサイド電極等、種々の材料を用いることができる。 As shown in FIG. 3, a gate electrode 13 is formed on a semiconductor substrate 11 with a gate insulating film 12 interposed. The semiconductor substrate 11 is an ordinary semiconductor substrate used for forming a MOS transistor such as a silicon substrate or a compound semiconductor substrate, and the gate insulating film 12 is a single layer film of a silicon oxide film or a silicon oxynitride film. A single layer film, a laminated film of a silicon oxide film and a silicon nitride film, a laminated film of a silicon oxide film, a silicon nitride film, and a silicon oxide film. The gate electrode 13 can be made of various materials such as a polysilicon electrode, a metal electrode, and a polycide electrode.

上記ゲート電極１３の一方側の上記半導体基板１１には、ソース・ドレイン拡散層となる第１拡散層１５がゲート電極１３側に第１低濃度拡散層１６を介して形成され、また、上記ゲート電極１３の一方側の上記半導体基板１１には、第１拡散層１５および第１低濃度拡散層１６と離間して、ソース・ドレイン拡散層となる第２拡散層１７がゲート電極１３側に第２低濃度拡散層１８を介して形成されている。上記第１低濃度拡散層１６は第１拡散層１５よりも不純物濃度が低い拡散層からなり、上記第２低濃度拡散層１８は第２拡散層１７よりも不純物濃度が低い拡散層からなる。さらに、上記第１拡散層１５および上記第１低濃度拡散層１６と、上記第２拡散層１７および上記第２低濃度拡散層１８との間を分離するもので、ゲート電極１３の一部下部側に入り込むように、上記半導体基板１１には第１拡散層分離領域２２が形成されている。 In the semiconductor substrate 11 on one side of the gate electrode 13, a first diffusion layer 15 serving as a source / drain diffusion layer is formed on the gate electrode 13 side via a first low-concentration diffusion layer 16, and the gate On the semiconductor substrate 11 on one side of the electrode 13, a second diffusion layer 17, which is a source / drain diffusion layer, is separated from the first diffusion layer 15 and the first low-concentration diffusion layer 16. 2 It is formed through the low concentration diffusion layer 18. The first low-concentration diffusion layer 16 is a diffusion layer having an impurity concentration lower than that of the first diffusion layer 15, and the second low-concentration diffusion layer 18 is a diffusion layer having an impurity concentration lower than that of the second diffusion layer 17. Further, the first diffusion layer 15 and the first low-concentration diffusion layer 16 are separated from the second diffusion layer 17 and the second low-concentration diffusion layer 18. A first diffusion layer isolation region 22 is formed in the semiconductor substrate 11 so as to enter the side.

また、上記ゲート電極１３の他方側の上記半導体基板１１には、第３拡散層２５がゲート電極１３側に第３低濃度拡散層２６を介して形成され、また、上記ゲート電極１３の他方側の上記半導体基板１１には、第３拡散層２５および第３低濃度拡散層２６と離間して、第４拡散層２７がゲート電極１３側に第４低濃度拡散層２８を介して形成されている。上記第３低濃度拡散層２６は第３拡散層２５よりも不純物濃度が低い拡散層からなり、上記第４低濃度拡散層２８は第４拡散層２７よりも不純物濃度が低い拡散層からなる。さらに、上記第３拡散層２５および上記第３低濃度拡散層２６と、上記第４拡散層２７および上記第４低濃度拡散層２８との間を分離するもので、ゲート電極１３の一部下部側に入り込むように、上記半導体基板１１には第２拡散層分離領域３２が形成されている。 In addition, a third diffusion layer 25 is formed on the semiconductor substrate 11 on the other side of the gate electrode 13 via a third low-concentration diffusion layer 26 on the gate electrode 13 side, and the other side of the gate electrode 13 In the semiconductor substrate 11, the fourth diffusion layer 27 is formed on the gate electrode 13 side through the fourth low concentration diffusion layer 28 so as to be separated from the third diffusion layer 25 and the third low concentration diffusion layer 26. Yes. The third low concentration diffusion layer 26 is a diffusion layer having an impurity concentration lower than that of the third diffusion layer 25, and the fourth low concentration diffusion layer 28 is a diffusion layer having an impurity concentration lower than that of the fourth diffusion layer 27. Further, the third diffusion layer 25 and the third low-concentration diffusion layer 26 are separated from the fourth diffusion layer 27 and the fourth low-concentration diffusion layer 28. A second diffusion layer isolation region 32 is formed in the semiconductor substrate 11 so as to enter the side.

なお、ゲート電極１３の側壁には、上記第１、第２低濃度拡散層１６、１８および第３、第４低濃度拡散層２６、２８を形成するためのサイドウォールスペーサー４１が形成されている。 A sidewall spacer 41 for forming the first and second low concentration diffusion layers 16 and 18 and the third and fourth low concentration diffusion layers 26 and 28 is formed on the side wall of the gate electrode 13. .

上記第１拡散層分離領域２２がゲート電極１３の一方側に入り込む長さｘ５１は、上記第１低濃度拡散層１６および第２低濃度拡散層１８がゲート電極１３の一方側に入り込む長さｘ３１と同等もしくは同等以上であることが好ましく、上記第１拡散層分離領域２２のように矩形状の場合、ｘ５＝ｘ３であることがより好ましい。同様に、第２拡散層分離領域３２がゲート電極１３の他方側に入り込む長さｘ５２は、上記第３低濃度拡散層２６および第４低濃度拡散層２８がゲート電極１３の他方側に入り込む長さｘ３２と同等もしくは同等以上であることが好ましく、上記第２拡散層分離領域３２のように矩形状の場合、ｘ５＝ｘ３であることがより好ましい。また、ｘ３１、ｘ３２、ｘ５１、ｘ５２は同等とすることができる。 The length x51 where the first diffusion layer isolation region 22 enters one side of the gate electrode 13 is the length x31 where the first low concentration diffusion layer 16 and the second low concentration diffusion layer 18 enter one side of the gate electrode 13. It is preferable that x5 = x3 in the case of a rectangular shape like the first diffusion layer isolation region 22. Similarly, the length x52 at which the second diffusion layer isolation region 32 enters the other side of the gate electrode 13 is the length at which the third low concentration diffusion layer 26 and the fourth low concentration diffusion layer 28 enter the other side of the gate electrode 13. It is preferably equal to or greater than or equal to x32, and in the case of a rectangular shape like the second diffusion layer separation region 32, it is more preferable that x5 = x3. Moreover, x31, x32, x51, x52 can be made equivalent.

さらに、第１拡散層分離領域２２の幅ｘ６が、半導体基板１１との第１低濃度拡散層１６の接合部と第２低濃度拡散層１８の接合部との距離（以下、ＰＮ接合間距離という）Ｌと同等の場合は、ゲート電極１３下部に入り込む拡散層分離領域２２の長さｘ５１と不純物拡散後の第１低濃度拡散層１６、第２低濃度拡散層１８のゲート電極１３下部への広がりｘ３１がほぼ同じになる。同様に、第２拡散層分離領域３２の幅ｘ６が、半導体基板１１との第３低濃度拡散層２６の接合部と第４低濃度拡散層２８の接合部との距離（以下、ＰＮ接合間距離という）Ｌと同等の場合は、ゲート電極１３下部に入り込む第２拡散層分離領域３２の長さｘ５２と不純物拡散後の第３低濃度拡散層２６、第４低濃度拡散層２８のゲート電極１３下部への広がりｘ３２がほぼ同じになる。 Furthermore, the width x6 of the first diffusion layer isolation region 22 is the distance between the junction of the first low-concentration diffusion layer 16 and the junction of the second low-concentration diffusion layer 18 with the semiconductor substrate 11 (hereinafter referred to as the PN junction distance). In the case equivalent to L, the length x51 of the diffusion layer isolation region 22 entering the lower part of the gate electrode 13 and the first low-concentration diffusion layer 16 and the second low-concentration diffusion layer 18 after the impurity diffusion to the lower part of the gate electrode 13 The spread x31 is substantially the same. Similarly, the width x6 of the second diffusion layer isolation region 32 is the distance between the junction of the third low-concentration diffusion layer 26 and the junction of the fourth low-concentration diffusion layer 28 with the semiconductor substrate 11 (hereinafter referred to as the PN junction). In the case of L), the length x52 of the second diffusion layer isolation region 32 entering the lower portion of the gate electrode 13 and the gate electrodes of the third low concentration diffusion layer 26 and the fourth low concentration diffusion layer 28 after impurity diffusion. 13 The spread x32 to the bottom is almost the same.

また、上記第１拡散層分離領域２２は、第１拡散層１５、第１低濃度拡散層１６、第２拡散層１７および第２低濃度拡散層１８よりも深く形成されている必要があり、同様に、上記第２拡散層分離領域３２は、第３拡散層２５、第３低濃度拡散層２６、第４拡散層２７および第４低濃度拡散層２８よりも深く形成されている必要がある。上記第１拡散層分離領域２２の深さは、第１拡散層１５と第２拡散層１７とを確実に分離するために、第１拡散層１５および第２拡散層１７の深さの例えば４倍〜５倍程度とすればよく、同様に、第２拡散層分離領域３２の深さは、第３拡散層２５と第４拡散層２７とを確実に分離するために、第３拡散層２５および第４拡散層２７の深さの例えば４倍〜５倍程度とすればよい。 The first diffusion layer isolation region 22 must be formed deeper than the first diffusion layer 15, the first low concentration diffusion layer 16, the second diffusion layer 17, and the second low concentration diffusion layer 18. Similarly, the second diffusion layer isolation region 32 needs to be formed deeper than the third diffusion layer 25, the third low concentration diffusion layer 26, the fourth diffusion layer 27, and the fourth low concentration diffusion layer 28. . The depth of the first diffusion layer isolation region 22 is, for example, 4 times the depth of the first diffusion layer 15 and the second diffusion layer 17 in order to reliably separate the first diffusion layer 15 and the second diffusion layer 17. Similarly, the depth of the second diffusion layer isolation region 32 is set to be about 3 to 5 times in order to reliably separate the third diffusion layer 25 and the fourth diffusion layer 27 from each other. The depth of the fourth diffusion layer 27 may be about 4 to 5 times, for example.

また、第１低濃度拡散層１６と第３低濃度拡散層２６、第２低濃度拡散層１８と第４低濃度拡散層２８、および第１拡散層分離領域２２と第２拡散層分離領域３２は、ゲート電極１３下に半導体基板１１に形成されるチャネル領域を挟んで対向する位置に形成されていてもよく、またずれて形成されていてもよい。 Also, the first low concentration diffusion layer 16 and the third low concentration diffusion layer 26, the second low concentration diffusion layer 18 and the fourth low concentration diffusion layer 28, and the first diffusion layer isolation region 22 and the second diffusion layer isolation region 32. May be formed at positions facing each other across the channel region formed in the semiconductor substrate 11 under the gate electrode 13 or may be formed in a shifted manner.

上記本発明の第３実施例に係る半導体装置３は、ゲート電極１３の一方側に、第１拡散層１５と第１低濃度拡散層１６、拡散層分離領域２２および第２拡散層１７と第２低濃度拡散層１８が形成され、ゲート電極１３の他方側に、第３拡散層２５と第３低濃度拡散層２６、拡散層分離領域３２および第４拡散層２７と第４低濃度拡散層２８が形成されていることから、この第３実施例の半導体装置３は、前記第１実施例の半導体装置１と比較して、駆動時の電流量がソース・ドレイン領域となる拡散層（第１、第２、第３、第４拡散層１５、１７、２５、２７）の数が２倍になるので、駆動時の電流量を約２倍にすることが可能となる。 In the semiconductor device 3 according to the third embodiment of the present invention, the first diffusion layer 15 and the first low concentration diffusion layer 16, the diffusion layer isolation region 22, the second diffusion layer 17 and the first diffusion layer 15 are formed on one side of the gate electrode 13. 2 on the other side of the gate electrode 13, the third diffusion layer 25 and the third low concentration diffusion layer 26, the diffusion layer isolation region 32, the fourth diffusion layer 27 and the fourth low concentration diffusion layer are formed. 28 is formed, the semiconductor device 3 according to the third embodiment has a diffusion layer (a first layer) in which the amount of current during driving becomes a source / drain region as compared with the semiconductor device 1 according to the first embodiment. Since the number of the first, second, third, and fourth diffusion layers 15, 17, 25, and 27) is doubled, the amount of current during driving can be doubled.

また、ゲート電極１３の幅は、従来、ＰＮ接合間距離Ｌと両側に形成される低濃度拡散層の長さｘ３の２倍、すなわちＬ＋２・ｘ３が必要であったが、本発明の半導体装置１では、ゲート電極１３の幅はＬ＋２・ｘ３よりも狭く形成することができ、ｘ３より少し広い例えば１．５・ｘ３程度とすることができる。また、第１、第２拡散層１５、１７の幅のコンタクトが取れる大きさであればよく、従来の拡散層（ソース・ドレイン）よりも縮小することが可能である。さらに、前記第１実施例の半導体装置１と同様なる作用・効果を得ることもできる。 Conventionally, the width of the gate electrode 13 is required to be twice the distance L between the PN junctions and the length x3 of the low-concentration diffusion layer formed on both sides, that is, L + 2 · x3. 1, the width of the gate electrode 13 can be formed narrower than L + 2 · x3, and can be a little wider than x3, for example, about 1.5 · x3. Further, it is sufficient that the contact width of the first and second diffusion layers 15 and 17 is sufficient, and the size can be reduced as compared with the conventional diffusion layers (source / drain). Furthermore, the same operation and effect as the semiconductor device 1 of the first embodiment can be obtained.

次に、本発明の半導体装置に係る第４実施例を、図４の説明図によって説明する。図４は、（１）に平面レイアウト図を示し、（２）に平面レイアウトにおけるＧ−Ｇ線断面図、（３）に平面レイアウト図におけるＨ−Ｈ線断面図を示す。 Next, a fourth embodiment of the semiconductor device according to the present invention will be described with reference to FIG. 4A is a plan layout view, FIG. 4B is a cross-sectional view taken along the line GG in the plane layout, and FIG. 4C is a cross-sectional view taken along the line HH in the plan layout view.

図４に示すように、半導体基板１１上にゲート絶縁膜１２を介してゲート電極１３が形成されている。上記半導体基板１１は、例えばシリコン基板、化合物半導体基板等のＭＯＳ型トランジスタを形成するのに用いる通常の半導体基板からなり、上記ゲート絶縁膜１２は、酸化シリコン膜の単層膜、酸窒化シリコン膜の単層膜、酸化シリコン膜と窒化シリコン膜との積層膜、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜との積層膜等からなる。またゲート電極１３は、ポリシリコン電極、金属電極、ポリサイド電極等、種々の材料を用いることができる。 As shown in FIG. 4, a gate electrode 13 is formed on a semiconductor substrate 11 with a gate insulating film 12 interposed. The semiconductor substrate 11 is an ordinary semiconductor substrate used for forming a MOS transistor such as a silicon substrate or a compound semiconductor substrate, and the gate insulating film 12 is a single layer film of a silicon oxide film or a silicon oxynitride film. A single layer film, a laminated film of a silicon oxide film and a silicon nitride film, a laminated film of a silicon oxide film, a silicon nitride film, and a silicon oxide film. The gate electrode 13 can be made of various materials such as a polysilicon electrode, a metal electrode, and a polycide electrode.

そして、ゲート長方向に、第１拡散層１５と第１低濃度拡散層１６、拡散層分離領域２１および第２拡散層１７と第２低濃度拡散層１８が繰り返し連続して形成されている。その隣接する第１拡散層１５と第２拡散層１７とは共通化され一つの拡散層で形成されているとともに、隣接する第１低濃度拡散１６と第２低濃度拡散層１８とは共通化され一つの拡散層で形成されている。 In the gate length direction, the first diffusion layer 15 and the first low concentration diffusion layer 16, the diffusion layer isolation region 21, the second diffusion layer 17 and the second low concentration diffusion layer 18 are repeatedly and continuously formed. The adjacent first diffusion layer 15 and the second diffusion layer 17 are made common and formed by one diffusion layer, and the adjacent first low concentration diffusion 16 and the second low concentration diffusion layer 18 are made common. And formed of one diffusion layer.

また、上記ゲート電極１３の他方側の上記半導体基板１１には、ソース・ドレイン拡散層となる第３拡散層２５がゲート電極１３側に第３低濃度拡散層２６を介して形成され、また、上記ゲート電極１３の他方側の上記半導体基板１１には、第３拡散層２５および第３低濃度拡散層２６と離間して、ソース・ドレイン拡散層となる第４拡散層２７がゲート電極１３側に第４低濃度拡散層２８を介して形成されている。上記第３低濃度拡散層２６は第３拡散層２５よりも不純物濃度が低い拡散層からなり、上記第４低濃度拡散層２８は第４拡散層２７よりも不純物濃度が低い拡散層からなる。さらに、上記第３拡散層２５および上記第３低濃度拡散層２６と、上記第４拡散層２７および上記第４低濃度拡散層２８との間を分離するもので、ゲート電極１３の一部下部側に入り込むように、上記半導体基板１１には第２拡散層分離領域３２が形成されている。 The semiconductor substrate 11 on the other side of the gate electrode 13 has a third diffusion layer 25 serving as a source / drain diffusion layer formed on the gate electrode 13 side via a third low-concentration diffusion layer 26. The semiconductor substrate 11 on the other side of the gate electrode 13 has a fourth diffusion layer 27 that is separated from the third diffusion layer 25 and the third low-concentration diffusion layer 26 and serves as a source / drain diffusion layer on the gate electrode 13 side. The fourth low-concentration diffusion layer 28 is formed. The third low concentration diffusion layer 26 is a diffusion layer having an impurity concentration lower than that of the third diffusion layer 25, and the fourth low concentration diffusion layer 28 is a diffusion layer having an impurity concentration lower than that of the fourth diffusion layer 27. Further, the third diffusion layer 25 and the third low-concentration diffusion layer 26 are separated from the fourth diffusion layer 27 and the fourth low-concentration diffusion layer 28. A second diffusion layer isolation region 32 is formed in the semiconductor substrate 11 so as to enter the side.

そして、ゲート長方向に、第３拡散層２５と第３低濃度拡散層２６、第２拡散層分離領域３２および第３拡散層２７と第４低濃度拡散層２８が繰り返し連続して形成されている。その隣接する第３拡散層２５と第４拡散層２７とは共通化され一つの拡散層で形成されているとともに、隣接する第３低濃度拡散２６と第４低濃度拡散層２８とは共通化され一つの拡散層で形成されている。 Then, the third diffusion layer 25 and the third low concentration diffusion layer 26, the second diffusion layer isolation region 32, the third diffusion layer 27 and the fourth low concentration diffusion layer 28 are repeatedly and continuously formed in the gate length direction. Yes. The adjacent third diffusion layer 25 and the fourth diffusion layer 27 are made common and formed as one diffusion layer, and the adjacent third low concentration diffusion 26 and the fourth low concentration diffusion layer 28 are made common. And formed of one diffusion layer.

図面では、一つのトランジスタを構成する拡散層（低濃度拡散層も含む）を分離する第１、第２拡散層分離領域２２、３２がそれぞれ３つの事例を示したが、第１、第２拡散層分離領域２２、３２がそれぞれ２つであってもそれぞれ４つ以上であってもよい。 In the drawing, the first and second diffusion layer isolation regions 22 and 32 for isolating the diffusion layer (including the low-concentration diffusion layer) constituting one transistor are shown as three examples. The number of layer separation regions 22 and 32 may be two or four or more.

上記第１拡散層分離領域２２がゲート電極１３の一方側に入り込む長さｘ５１は、上記第１低濃度拡散層１６および第２低濃度拡散層１８がゲート電極１３の一方側に入り込む長さｘ３１と同等もしくは同等以上であることが好ましく、上記第１拡散層分離領域２２のように矩形状の場合、ｘ５１＝ｘ３１であることがより好ましい。同様に、第２拡散層分離領域３２がゲート電極１３の他方側に入り込む長さｘ５２は、上記第３低濃度拡散層２６および第４低濃度拡散層２８がゲート電極１３の他方側に入り込む長さｘ３２と同等もしくは同等以上であることが好ましく、上記第２拡散層分離領域３２のように矩形状の場合、ｘ５２＝ｘ３２であることがより好ましい。また、ｘ３１、ｘ３２、ｘ５１、ｘ５２は同等とすることができる。 The length x51 where the first diffusion layer isolation region 22 enters one side of the gate electrode 13 is the length x31 where the first low concentration diffusion layer 16 and the second low concentration diffusion layer 18 enter one side of the gate electrode 13. It is preferable that x51 = x31 in the case of a rectangular shape like the first diffusion layer isolation region 22. Similarly, the length x52 at which the second diffusion layer isolation region 32 enters the other side of the gate electrode 13 is the length at which the third low concentration diffusion layer 26 and the fourth low concentration diffusion layer 28 enter the other side of the gate electrode 13. It is preferably equal to or greater than or equal to x32, and in the case of a rectangular shape like the second diffusion layer isolation region 32, it is more preferable that x52 = x32. Moreover, x31, x32, x51, x52 can be made equivalent.

また、上記第１拡散層分離領域２２は、第１拡散層１５、第１低濃度拡散層１６、第２拡散層１７および第２低濃度拡散層１８よりも深く形成されている必要があり、また、上記第２拡散層分離領域３２は、第３拡散層２５、第３低濃度拡散層２６、第４拡散層２７および第４低濃度拡散層２８よりも深く形成されている必要がある。上記第１拡散層分離領域２２の深さは、第１拡散層１５と第２拡散層１７とを確実に分離するために、第１拡散層１５および第２拡散層１７の深さの例えば４倍〜５倍程度とすればよく、第２拡散層分離領域３２の深さは、第３拡散層２５と第４拡散層２７とを確実に分離するために、第３拡散層２５および第４拡散層２７の深さの例えば４倍〜５倍程度とすればよく。 The first diffusion layer isolation region 22 must be formed deeper than the first diffusion layer 15, the first low concentration diffusion layer 16, the second diffusion layer 17, and the second low concentration diffusion layer 18. The second diffusion layer isolation region 32 needs to be formed deeper than the third diffusion layer 25, the third low concentration diffusion layer 26, the fourth diffusion layer 27, and the fourth low concentration diffusion layer 28. The depth of the first diffusion layer isolation region 22 is, for example, 4 times the depth of the first diffusion layer 15 and the second diffusion layer 17 in order to reliably separate the first diffusion layer 15 and the second diffusion layer 17. The depth of the second diffusion layer isolation region 32 may be about 5 to 5 times, so that the third diffusion layer 25 and the fourth diffusion layer 27 can be reliably separated from each other. For example, the depth of the diffusion layer 27 may be about 4 to 5 times.

また、第１低濃度拡散層１６と第３低濃度拡散層２６、第２低濃度拡散層１８と第４低濃度拡散層２８、および第１拡散層分離領域２２と第２拡散層分離領域３２は、ゲート電極１３下に半導体基板１１に形成されるチャネル領域を挟んで、図示したように互いに対向する位置に形成されているが、ずれた位置に形成されていてもよい。 Also, the first low concentration diffusion layer 16 and the third low concentration diffusion layer 26, the second low concentration diffusion layer 18 and the fourth low concentration diffusion layer 28, and the first diffusion layer isolation region 22 and the second diffusion layer isolation region 32. Are formed at positions facing each other as illustrated with the channel region formed on the semiconductor substrate 11 sandwiched between the gate electrodes 13 but may be formed at positions shifted from each other.

上記本発明の第４実施例に係る半導体装置４は、ゲート電極１３の一方側に、第１拡散層１５と第１低濃度拡散層１６、第１拡散層分離領域２２および第２拡散層１７と第２低濃度拡散層１８が繰り返し連続して形成され、ゲート電極１３の他方側に、第３拡散層２５と第３低濃度拡散層２６、第２拡散層分離領域３２および第４拡散層２７と第４低濃度拡散層２８が繰り返し連続して形成されている以外、基本的には、前記第３実施例の半導体装置３と同様である。この第４実施例の半導体装置４は、前記第３実施例の半導体装置３と比較して、駆動時の電流量がソース・ドレイン領域となる第１、第２、第３、第４拡散層１５、１７、２５、２７の数に比例して多くすることが可能となる。また、前記第１、第２、第３実施例の半導体装置１、２、３と同様なる作用・効果を得ることもできる。 In the semiconductor device 4 according to the fourth embodiment of the present invention, the first diffusion layer 15, the first low concentration diffusion layer 16, the first diffusion layer isolation region 22, and the second diffusion layer 17 are formed on one side of the gate electrode 13. And the second low concentration diffusion layer 18 are repeatedly and continuously formed, and on the other side of the gate electrode 13, the third diffusion layer 25, the third low concentration diffusion layer 26, the second diffusion layer isolation region 32, and the fourth diffusion layer are formed. The semiconductor device 3 is basically the same as the semiconductor device 3 of the third embodiment except that the layer 27 and the fourth low concentration diffusion layer 28 are continuously formed repeatedly. Compared with the semiconductor device 3 of the third embodiment, the semiconductor device 4 of the fourth embodiment has first, second, third, and fourth diffusion layers in which the amount of current during driving becomes a source / drain region. It becomes possible to increase in proportion to the number of 15, 17, 25, 27. Also, the same operation and effect as the semiconductor devices 1, 2, and 3 of the first, second, and third embodiments can be obtained.

次に、上記拡散層分離領域の実施例を図５により説明する。ここでは代表して上記第１実施例を一例として説明するが、他の第２、第３、第４実施例においても、図５により説明する拡散層分離領域を適用することができる。 Next, an example of the diffusion layer isolation region will be described with reference to FIG. Here, the first embodiment will be described as an example, but the diffusion layer isolation region described with reference to FIG. 5 can also be applied to the other second, third, and fourth embodiments.

図５（１）に示すように、拡散層分離領域２１は、ゲート電極１３側に向かって先細りとなる略台形状であってもよく、また図５（２）に示すように、拡散層分離領域２１は、ゲート電極１３側に向かって先細りとなる略三角形状であってもよい。上記拡散層分離領域２１のゲート電極１３の下部に入り込む端部形状は、例えば、図５（１）に示すように台形状であってもよく、図５（２）に示すように三角形状であってもよく、図５（３）に示すように、半円形状であってもよい。いま、低濃度拡散層１６、１８がゲート電極１３下方に入り込む長さをｘ３、拡散層分離領域２１がゲート電極１３下方に入り込む長さをｘ５とすると、先細り形状の場合、特に、台形状や半円形状の場合にはｘ５≧ｘ３であることが好ましく、さらにはｘ５＝ｘ３であることがより好ましい。また、三角形状の場合には、ｘ５＞ｘ３である必要がある。 As shown in FIG. 5 (1), the diffusion layer isolation region 21 may have a substantially trapezoidal shape that tapers toward the gate electrode 13 side. Also, as shown in FIG. The region 21 may have a substantially triangular shape that tapers toward the gate electrode 13 side. The end shape of the diffusion layer isolation region 21 entering the lower portion of the gate electrode 13 may be, for example, a trapezoidal shape as shown in FIG. 5 (1) or a triangular shape as shown in FIG. 5 (2). It may be, and may be a semicircular shape as shown in FIG. Now, assuming that the length that the low concentration diffusion layers 16 and 18 enter below the gate electrode 13 is x3 and the length that the diffusion layer isolation region 21 enters below the gate electrode 13 is x5, in the case of a tapered shape, In the case of a semicircular shape, x5 ≧ x3 is preferable, and x5 = x3 is more preferable. In the case of a triangular shape, it is necessary that x5> x3.

次に、本発明の半導体装置の製造方法に係る第１実施例を、図６および図７によって説明する。なお、図面に記載した各構成部品には、前記半導体装置の第１実施例の構成部品と同様なものには同一符号を付与した。 Next, a first embodiment of the method for manufacturing a semiconductor device according to the present invention will be described with reference to FIGS. Note that the same reference numerals are given to the components described in the drawings that are the same as those in the first embodiment of the semiconductor device.

図６（１）の平面レイアウト図およびこの平面レイアウト図中のａ−ａ断面図に示すように、半導体基板１１に、隣接する素子のアクティブ領域間を分離する素子分離領域２０およびこの素子分離領域２０に連続するもので後にアクティブ領域に形成されるトランジスタの拡散層を分離する拡散層分離領域２１を形成する。いま、一つの素子、すなわち、半導体装置（ＭＯＳトランジスタ）が形成されるアクティブ領域１１ａに着目する。本発明のアクティブ領域１１ａは平面レイアウト的に見て略コ字形状になるように形成される。このため、平面レイアウト的に見て矩形のアクティブ領域１１ａが形成されるように素子分離領域２０を形成するとともに、矩形のアクティブ領域１１ａ側に突き出して３辺が囲まれるようにかつ素子分離領域２０に連続して接続するように拡散層分離領域２１を形成する。このように、素子分離領域２０および拡散層分離領域２１を形成することにより、平面レイアウト的に見て略コ字形状のアクティブ領域１１ａを形成することができる。 As shown in the plane layout diagram of FIG. 6A and the aa sectional view in the plane layout diagram, an element isolation region 20 that isolates between active regions of adjacent elements on the semiconductor substrate 11 and the element isolation region. A diffusion layer isolation region 21 that separates the diffusion layer of a transistor that is continuous with the transistor 20 and will be formed later in the active region is formed. Now, attention is focused on an active region 11a where one element, that is, a semiconductor device (MOS transistor) is formed. The active region 11a of the present invention is formed so as to have a substantially U-shape when viewed in plan layout. For this reason, the element isolation region 20 is formed so that the rectangular active region 11a is formed in a plan layout, and the element isolation region 20 protrudes toward the rectangular active region 11a and is surrounded by three sides. Diffusion layer isolation region 21 is formed so as to be continuously connected to each other. As described above, by forming the element isolation region 20 and the diffusion layer isolation region 21, it is possible to form the substantially U-shaped active region 11a in plan layout.

上記素子分離領域２０および拡散層分離領域２１は、例えば、半導体基板１１に通常のトレンチアイソレーション（溝分離）の製造技術により形成されることが好ましい。上記素子分離領域２０および拡散層分離領域２１は、後に形成される第１拡散層、第１低濃度拡散層、第２拡散層および第２低濃度拡散層よりも深く形成される必要がある。その深さは、第１拡散層と第２拡散層とを確実に分離するために、第１拡散層および第２拡散層の深さの例えば４倍〜５倍程度とすればよい。 The element isolation region 20 and the diffusion layer isolation region 21 are preferably formed on the semiconductor substrate 11 by a normal trench isolation (groove isolation) manufacturing technique, for example. The element isolation region 20 and the diffusion layer isolation region 21 need to be formed deeper than the first diffusion layer, the first low concentration diffusion layer, the second diffusion layer, and the second low concentration diffusion layer that are formed later. The depth may be, for example, about 4 to 5 times the depth of the first diffusion layer and the second diffusion layer in order to reliably separate the first diffusion layer and the second diffusion layer.

次いで、図６（２）の平面レイアウト図およびこの平面レイアウト図中のｂ−ｂ線断面図に示すように、半導体基板１１上にゲート絶縁膜１２を形成する。上記半導体基板１１は、例えばシリコン基板、化合物半導体基板等のＭＯＳ型トランジスタを形成するのに用いる通常の半導体基板を用いる。ここでは、一例として、シリコン基板を用いた場合を説明する。このゲート絶縁膜１２は、通常のＭＯＳトランジスタのゲート絶縁膜と同様な方法にて形成される。例えば、上記ゲート絶縁膜１２は、酸化シリコン膜の単層膜、酸窒化シリコン膜の単層膜、酸化シリコン膜と窒化シリコン膜との積層膜、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜との積層膜等からなる。 Next, as shown in the plan layout diagram of FIG. 6B and the cross-sectional view taken along the line bb in this plan layout diagram, the gate insulating film 12 is formed on the semiconductor substrate 11. The semiconductor substrate 11 is an ordinary semiconductor substrate used for forming MOS transistors such as a silicon substrate and a compound semiconductor substrate. Here, as an example, a case where a silicon substrate is used will be described. This gate insulating film 12 is formed by the same method as the gate insulating film of a normal MOS transistor. For example, the gate insulating film 12 includes a single layer film of a silicon oxide film, a single layer film of a silicon oxynitride film, a stacked film of a silicon oxide film and a silicon nitride film, a silicon oxide film, a silicon nitride film, and a silicon oxide film. And the like.

次いで、図６（３）の平面レイアウト図およびこの平面レイアウト図中のｃ−ｃ線断面図に示すように、上記ゲート絶縁膜１２上にゲート電極を形成するための電極形成膜を形成した後、レジスト膜を形成し、リソグラフィー技術によりこのレジスト膜をゲート電極マスクパターンに加工した後、エッチング技術により上記電極形成膜を加工してゲート電極１３を得る。その際、ゲート電極１３は、上記アクティブ領域１１aに３辺が囲まれる拡散層分離領域２１の一端部２１ａ上に一部がかかるように形成される。上記ゲート電極１３には、ポリシリコン電極、金属電極、ポリサイド電極等、種々の材料を用いることができる。ポリシリコン電極もしくは金属電極とする場合には、電極形成膜をポリシリコンもしくはゲート電極を形成するための金属膜とすればよく、ポリサイド電極とする場合には、ポリシリコン電極を形成した後、ゲート電極１３上部をシリサイド化してポリサイド構造を得ることができる。なお、図６（３）の平面レイアウト図および図７の平面レイアウト図ではゲート絶縁膜の図示は省略した。 Next, after forming an electrode formation film for forming a gate electrode on the gate insulating film 12, as shown in the plane layout diagram of FIG. 6 (3) and the sectional view taken along the line cc in the plane layout diagram. Then, after forming a resist film and processing the resist film into a gate electrode mask pattern by lithography, the electrode forming film is processed by etching to obtain the gate electrode 13. At that time, the gate electrode 13 is formed so as to partially cover the one end portion 21a of the diffusion layer isolation region 21 whose three sides are surrounded by the active region 11a. Various materials such as a polysilicon electrode, a metal electrode, and a polycide electrode can be used for the gate electrode 13. In the case of a polysilicon electrode or a metal electrode, the electrode forming film may be a polysilicon or a metal film for forming a gate electrode. In the case of a polycide electrode, the gate is formed after forming the polysilicon electrode. A polycide structure can be obtained by siliciding the upper portion of the electrode 13. Note that the gate insulating film is not shown in the plan layout diagram of FIG. 6C and the plan layout diagram of FIG.

次いで、図７（４）の平面レイアウト図およびこの平面レイアウト図中のｄ−ｄ線断面図に示すように、ゲート電極１３、素子分離領域２０および拡散層分離領域２１をマスクにして、例えばイオン注入法により拡散層を形成するための不純物を半導体基板１１（アクティブ領域１１a）に導入することで、上記ゲート電極１３の一方側の半導体基板１１（アクティブ領域１１a）に、第１低濃度拡散層１６と、拡散層分離領域２１により第１低濃度拡散層１６と分離される第２低濃度拡散層１８とを形成する。例えば、ｎ型トランジスタを形成する場合には、イオン注入するｎ型不純物として、リンを用いる。もしくは、ヒ素、アンチモン等を用いることもできる。 Next, as shown in the plane layout diagram of FIG. 7 (4) and the sectional view taken along the line dd in this plane layout diagram, for example, ions are formed using the gate electrode 13, the element isolation region 20 and the diffusion layer isolation region 21 as a mask. By introducing an impurity for forming a diffusion layer into the semiconductor substrate 11 (active region 11a) by implantation, the first low-concentration diffusion layer is formed on the semiconductor substrate 11 (active region 11a) on one side of the gate electrode 13. 16 and a second low concentration diffusion layer 18 separated from the first low concentration diffusion layer 16 by the diffusion layer isolation region 21. For example, when an n-type transistor is formed, phosphorus is used as an n-type impurity for ion implantation. Alternatively, arsenic, antimony, or the like can be used.

このプロセスでは、第１低濃度拡散層１６と第２低濃度拡散層１８とが同様に形成される。そして、上記第１低濃度拡散層１６および第２低濃度拡散層１８は、ゲート電極１３の一方側に入り込むように形成される。ここで、上記拡散層分離領域２１がゲート電極１３の一方側に入り込む長さｘ５は、上記第１低濃度拡散層１６および第２低濃度拡散層１８がゲート電極１３の一方側に入り込む長さｘ３と同等もしくは同等以上となることが好ましく、上記拡散層分離領域２１のように矩形状の場合、ｘ５＝ｘ３であることがより好ましい。したがって、上記イオン注入は、ｘ５とｘ３との関係が好ましくなるように、注入エネルギーが設定される。 In this process, the first low concentration diffusion layer 16 and the second low concentration diffusion layer 18 are formed in the same manner. The first low concentration diffusion layer 16 and the second low concentration diffusion layer 18 are formed so as to enter one side of the gate electrode 13. Here, the length x5 that the diffusion layer isolation region 21 enters one side of the gate electrode 13 is the length that the first low concentration diffusion layer 16 and the second low concentration diffusion layer 18 enter one side of the gate electrode 13. It is preferably equal to or greater than or equal to x3. In the case of a rectangular shape like the diffusion layer separation region 21, it is more preferable that x5 = x3. Therefore, in the ion implantation, the implantation energy is set so that the relationship between x5 and x3 is preferable.

それによって、第１、第２低濃度拡散層１６、１８の不純物量を安定して確保でき、かつ、不純物拡散後に、ゲート電極１３下の拡散層分離領域２１の長さｘ５を超えて横方向に広がらず、所定の半導体基板１１との第１低濃度拡散層１６の接合部と第２低濃度拡散層１８の接合部との距離（以下、ＰＮ接合間距離Ｌという）が得られるようになる。 As a result, the amount of impurities in the first and second low-concentration diffusion layers 16 and 18 can be secured stably, and after the impurity diffusion, the lateral direction exceeds the length x5 of the diffusion layer isolation region 21 under the gate electrode 13. The distance between the junction of the first low-concentration diffusion layer 16 and the junction of the second low-concentration diffusion layer 18 with the predetermined semiconductor substrate 11 (hereinafter referred to as a PN junction distance L) is obtained. Become.

また拡散層分離領域２１の幅ｘ６が、ＰＮ接合間距離Ｌと同等の場合は、ゲート電極１３下部に入り込む拡散層分離領域２１の長さｘ５と不純物拡散後の第１低濃度拡散層１６、第２低濃度拡散層１８のゲート電極１３下部への広がりｘ３がほぼ同じになる。 When the width x6 of the diffusion layer isolation region 21 is equal to the PN junction distance L, the length x5 of the diffusion layer isolation region 21 entering the lower portion of the gate electrode 13 and the first low-concentration diffusion layer 16 after impurity diffusion, The extension x3 of the second low-concentration diffusion layer 18 to the lower portion of the gate electrode 13 is substantially the same.

次いで、図７（５）の平面レイアウト図およびこの平面レイアウト図中のｅ−ｅ線断面図に示すように、上記ゲート電極１３の側部にサイドウォールスペーサー４１を形成する。このサイドウォールスペーサー４１を形成する工程は、まず、半導体基板１１上にゲート電極１３を被覆する絶縁膜を、例えば酸化シリコン膜で形成する。その後、この絶縁膜をエッチバックして、ゲート電極１３の側壁に絶縁膜を残すことで形成される。なお、サイドウォールスペーサー４１を形成する際のエッチングによって、ゲート絶縁膜１２はサイドウォールスペーサー４１と同種の材料からなる場合にはゲート電極１３およびサイドウォールスペーサー４１に被覆されていない部分が除去される。 Next, as shown in the plan layout diagram of FIG. 7 (5) and the cross-sectional view taken along the line ee in this plan layout diagram, sidewall spacers 41 are formed on the side portions of the gate electrode 13. In the step of forming the sidewall spacer 41, first, an insulating film that covers the gate electrode 13 is formed on the semiconductor substrate 11 with, for example, a silicon oxide film. Thereafter, the insulating film is etched back to leave the insulating film on the side wall of the gate electrode 13. Note that, when the gate insulating film 12 is made of the same kind of material as the sidewall spacer 41, the gate electrode 13 and the portion not covered with the sidewall spacer 41 are removed by etching when the sidewall spacer 41 is formed. .

次いで、図７（６）の平面レイアウト図およびこの平面レイアウト図中のｆ−ｆ線断面図に示すように、ゲート電極１３、サイドウォールスペーサー４１、素子分離領域２０および拡散層分離領域２１をマスクにして、例えばイオン注入法により拡散層を形成するための不純物を半導体基板１１（アクティブ領域１１a）に導入することで、上記ゲート電極１３の一方側の半導体基板１１（アクティブ領域１１a）に、ゲート電極１３側に第１低濃度拡散層１６を介して第１拡散層１５を形成する。それとともに、拡散層分離領域２１により第１拡散層１５と分離されるもので、ゲート電極１３側に第２低濃度拡散層１８を介して第２拡散層１７を形成する。 Next, as shown in the plan layout diagram of FIG. 7 (6) and the cross-sectional view taken along the line ff in this plan layout diagram, the gate electrode 13, the sidewall spacer 41, the element isolation region 20 and the diffusion layer isolation region 21 are masked. Thus, for example, an impurity for forming a diffusion layer is introduced into the semiconductor substrate 11 (active region 11a) by an ion implantation method, whereby the gate of the semiconductor substrate 11 (active region 11a) on one side of the gate electrode 13 is added to the gate. A first diffusion layer 15 is formed on the electrode 13 side through a first low-concentration diffusion layer 16. At the same time, it is separated from the first diffusion layer 15 by the diffusion layer isolation region 21, and the second diffusion layer 17 is formed on the gate electrode 13 side via the second low concentration diffusion layer 18.

このプロセスでは、第１拡散層１５と第２拡散層１７とが同様に形成される。例えば、ｎ型トランジスタを形成する場合には、イオン注入するｎ型不純物として、リンを用いる。もしくは、ヒ素、アンチモン等を用いることもできる。 In this process, the first diffusion layer 15 and the second diffusion layer 17 are formed in the same manner. For example, when an n-type transistor is formed, phosphorus is used as an n-type impurity for ion implantation. Alternatively, arsenic, antimony, or the like can be used.

上記本発明の第１実施例に係る半導体装置の製造方法は、基本的には、ゲート電極１３の一方側の半導体基板１１に、拡散層分離領域２１を挟んで電気的に分離される第１拡散層１５と第２拡散層１７とを形成するとともに、第１、第２拡散層１５、１７よりも濃度が低いもので第１、第２拡散層１５、１７のゲート電極１３側の半導体基板１１に、それぞれ第１低濃度拡散層１６、第２低濃度拡散層１８を形成することから、所定のＰＮ接合間距離Ｌを得るための第１、第２低濃度拡散層１６、１８のゲート電極１３下に入り込む長さｘ３を大きくできるので、半導体基板１１における不純物の濃度分布を深さ方向に拡大させることが可能になるという利点がある。この結果、第１、第２拡散層１５、１７における不純物濃度および第１、第２低濃度拡散層１６、１８のＰＮ接合間距離Ｌを安定的に形成し、安定な素子特性を有する半導体装置を製造することができる。 In the method of manufacturing a semiconductor device according to the first embodiment of the present invention, basically, the semiconductor substrate 11 on one side of the gate electrode 13 is electrically isolated by sandwiching the diffusion layer isolation region 21 therebetween. The semiconductor substrate on the gate electrode 13 side of the first and second diffusion layers 15 and 17 is formed with the diffusion layer 15 and the second diffusion layer 17 and having a lower concentration than the first and second diffusion layers 15 and 17. 11, the first low-concentration diffusion layer 16 and the second low-concentration diffusion layer 18 are respectively formed, so that the gates of the first and second low-concentration diffusion layers 16 and 18 for obtaining a predetermined inter-PN junction distance L are formed. Since the length x3 entering under the electrode 13 can be increased, there is an advantage that the impurity concentration distribution in the semiconductor substrate 11 can be expanded in the depth direction. As a result, the semiconductor device having stable element characteristics in which the impurity concentration in the first and second diffusion layers 15 and 17 and the PN junction distance L between the first and second low concentration diffusion layers 16 and 18 are stably formed. Can be manufactured.

したがって、本発明の半導体装置の製造方法では、第１、第２低濃度拡散層１６、１８を形成する際に、イオン注入を用いた場合そのイオン注入エネルギーを低エネルギー化させることなく、拡散層分離領域２１の幅や形状、および拡散層分離領域２１のゲート電極１３下へ入り込む長さｘ５や形状を調整することにより、従来と同じＰＮ接合間距離Ｌを確保することが可能になる。さらに、第１、第２低濃度拡散層１６、１８を形成するイオン注入においては、所定のＰＮ接合間距離Ｌを得るための不純物の広がりｘ３を広げることができるため、不純物が広がり易い軽い注入イオンを用いて、ＰＮ接合間距離Ｌが良好に制御された第１、第２低濃度拡散層１６、１８を形成することができる。このため、半導体基板１１にシリコン基板を用いた場合、シリコンと同程度の大きさのリンイオン（Ｐ⁺）を注入イオンとして用いることが可能になり、イオン注入による半導体基板１１の歪みを抑えることができる。 Therefore, in the method of manufacturing a semiconductor device according to the present invention, when the first and second low-concentration diffusion layers 16 and 18 are formed, if ion implantation is used, the diffusion layer is not reduced without reducing the ion implantation energy. By adjusting the width and shape of the isolation region 21 and the length x5 and shape of the diffusion layer isolation region 21 that enter the gate electrode 13, it is possible to ensure the same PN junction distance L as in the prior art. Further, in the ion implantation for forming the first and second low-concentration diffusion layers 16 and 18, since the impurity spread x3 for obtaining a predetermined distance PN between the PN junctions can be widened, the light implantation in which the impurities easily spread is possible. By using ions, the first and second low-concentration diffusion layers 16 and 18 in which the distance L between PN junctions is well controlled can be formed. For this reason, when a silicon substrate is used as the semiconductor substrate 11, phosphorus ions (P ⁺ ) having the same size as that of silicon can be used as implanted ions, and distortion of the semiconductor substrate 11 due to ion implantation can be suppressed. it can.

次に、本発明の半導体装置の製造方法に係る第２実施例を、図８〜図１０によって説明する。なお、図面に記載した各構成部品には、前記半導体装置の第２実施例の構成部品と同様なものには同一符号を付与した。 Next, a second embodiment of the method for manufacturing a semiconductor device according to the present invention will be described with reference to FIGS. It should be noted that the same reference numerals are given to the components described in the drawings that are the same as those in the second embodiment of the semiconductor device.

図８（１）の平面レイアウト図およびこの平面レイアウト図中のａ−ａ線断面図に示すように、半導体基板１１に、隣接する素子のアクティブ領域間を分離する素子分離領域２０およびこの素子分離領域２０に連続するもので後にアクティブ領域に形成されるトランジスタの拡散層を分離する拡散層分離領域２１を形成する。いま、二つの隣接する素子（半導体装置１０、例えばＭＯＳトランジスタ）が形成されるアクティブ領域１１ａに着目する。本発明のアクティブ領域１１ａは、平面レイアウト的に見て略コ字形状のものが連続的に形成されたものとなるので、いわゆる、櫛歯形状となる。このため、平面レイアウト的に見て矩形のアクティブ領域１１ａが形成されるように素子分離領域２０を形成するとともに、矩形のアクティブ領域１１ａ側に突き出して３辺が囲まれるようにかつ素子分離領域２０に連続して接続するように拡散層分離領域２１を同一側に離間した状態で複数（図面では一例として三つ）形成する。このように、素子分離領域２０および複数の拡散層分離領域２１を形成することにより、平面レイアウト的に見て略コ字形状のアクティブ領域１１ａを連続的に複数形成することと同等になる。 As shown in the plane layout diagram of FIG. 8A and the cross-sectional view taken along the line aa in the plane layout diagram, the element isolation region 20 that isolates the active regions of adjacent elements on the semiconductor substrate 11 and the element isolation. A diffusion layer isolation region 21 that is continuous with the region 20 and isolates a diffusion layer of a transistor to be formed later in the active region is formed. Attention is now focused on the active region 11a in which two adjacent elements (semiconductor device 10, for example, a MOS transistor) are formed. The active region 11a of the present invention has a so-called comb-teeth shape because the substantially U-shaped one is continuously formed when viewed in plan layout. For this reason, the element isolation region 20 is formed so that the rectangular active region 11a is formed in a plan layout, and the element isolation region 20 protrudes toward the rectangular active region 11a and is surrounded by three sides. A plurality of diffusion layer isolation regions 21 (three as an example in the drawing) are formed in a state of being separated on the same side so as to be continuously connected to each other. In this manner, forming the element isolation region 20 and the plurality of diffusion layer isolation regions 21 is equivalent to continuously forming a plurality of substantially U-shaped active regions 11a in plan layout.

上記素子分離領域２０および複数の拡散層分離領域２１は、例えば、半導体基板１１に通常のトレンチアイソレーション（溝分離）の製造技術により形成されることが好ましい。上記素子分離領域２０および複数の拡散層分離領域２１は、後に形成される第１拡散層、第１低濃度拡散層、第２拡散層および第２低濃度拡散層よりも深く形成される必要がある。その深さは、第１拡散層と第２拡散層とを確実に分離するために、第１拡散層および第２拡散層の深さの例えば４倍〜５倍程度とすればよい。 The element isolation region 20 and the plurality of diffusion layer isolation regions 21 are preferably formed on the semiconductor substrate 11 by a normal trench isolation (groove isolation) manufacturing technique, for example. The element isolation region 20 and the plurality of diffusion layer isolation regions 21 need to be formed deeper than the first diffusion layer, the first low concentration diffusion layer, the second diffusion layer, and the second low concentration diffusion layer that are formed later. is there. The depth may be, for example, about 4 to 5 times the depth of the first diffusion layer and the second diffusion layer in order to reliably separate the first diffusion layer and the second diffusion layer.

次いで、図８（２）の断面図に示すように、半導体基板１１上にゲート絶縁膜１２を形成する。上記半導体基板１１は、例えばシリコン基板、化合物半導体基板等のＭＯＳ型トランジスタを形成するのに用いる通常の半導体基板を用いる。ここでは、一例として、シリコン基板を用いた場合を説明する。このゲート絶縁膜１２は、通常のＭＯＳトランジスタのゲート絶縁膜と同様な方法にて形成される。例えば、上記ゲート絶縁膜１２は、酸化シリコン膜の単層膜、酸窒化シリコン膜の単層膜、酸化シリコン膜と窒化シリコン膜との積層膜、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜との積層膜等からなる。 Next, as shown in the cross-sectional view of FIG. 8B, a gate insulating film 12 is formed on the semiconductor substrate 11. The semiconductor substrate 11 is an ordinary semiconductor substrate used for forming MOS transistors such as a silicon substrate and a compound semiconductor substrate. Here, as an example, a case where a silicon substrate is used will be described. This gate insulating film 12 is formed by the same method as the gate insulating film of a normal MOS transistor. For example, the gate insulating film 12 includes a single layer film of a silicon oxide film, a single layer film of a silicon oxynitride film, a stacked film of a silicon oxide film and a silicon nitride film, a silicon oxide film, a silicon nitride film, and a silicon oxide film. And the like.

次いで、図９（３）の平面レイアウト図に示すように、上記ゲート絶縁膜１２〔前記図８の（２）参照〕上にゲート電極を形成するための電極形成膜を形成した後、レジスト膜を形成し、リソグラフィー技術によりこのレジスト膜をゲート電極マスクパターンに加工した後、エッチング技術により上記電極形成膜を加工してゲート電極１３を得る。その際、ゲート電極１３は、上記アクティブ領域１１aに３辺が囲まれる各拡散層分離領域２１の一端部２１ａ上に一部がかかるように形成される。上記ゲート電極１３には、ポリシリコン電極、金属電極、ポリサイド電極等、種々の材料を用いることができる。ポリシリコン電極もしくは金属電極とする場合には、電極形成膜をポリシリコンもしくはゲート電極を形成するための金属膜とすればよく、ポリサイド電極とする場合には、ポリシリコン電極を形成した後、ゲート電極１３上部をシリサイド化してポリサイド構造を得ることができる。なお、図９および図１０の平面レイアウト図ではゲート絶縁膜の図示は省略した。 Next, as shown in the plan layout diagram of FIG. 9 (3), after forming an electrode forming film for forming a gate electrode on the gate insulating film 12 (see FIG. 8 (2)), a resist film is formed. After the resist film is processed into a gate electrode mask pattern by a lithography technique, the electrode forming film is processed by an etching technique to obtain the gate electrode 13. At that time, the gate electrode 13 is formed so as to partially cover the one end portion 21a of each diffusion layer isolation region 21 surrounded by three sides of the active region 11a. Various materials such as a polysilicon electrode, a metal electrode, and a polycide electrode can be used for the gate electrode 13. In the case of a polysilicon electrode or a metal electrode, the electrode forming film may be a polysilicon or a metal film for forming a gate electrode. In the case of a polycide electrode, the gate is formed after forming the polysilicon electrode. A polycide structure can be obtained by siliciding the upper portion of the electrode 13. Note that the gate insulating film is not shown in the plan layout diagrams of FIGS.

次いで、図９（４）の平面レイアウト図およびこの平面レイアウト図中のｄ−ｄ線断面図に示すように、ゲート電極１３、素子分離領域２０および各拡散層分離領域２１をマスクにして、例えばイオン注入法により拡散層を形成するための不純物を半導体基板１１（アクティブ領域１１a）に導入することで、上記ゲート電極１３の一方側の半導体基板１１（各アクティブ領域１１a）に、第１低濃度拡散層１６と、各拡散層分離領域２１により第１低濃度拡散層１６と分離される第２低濃度拡散層１８とを形成する。ここでは、第１低濃度拡散１６と第２低濃度拡散層１８とを形成するに際し、隣接する第１低濃度拡散１６と第２低濃度拡散層１８とを共通化して一つの拡散層で形成する。例えば、ｎ型トランジスタを形成する場合には、イオン注入するｎ型不純物として、リンを用いる。もしくは、ヒ素、アンチモン等を用いることもできる。 Next, as shown in the plane layout diagram of FIG. 9 (4) and the sectional view taken along the line dd in this plane layout diagram, the gate electrode 13, the element isolation region 20 and each diffusion layer isolation region 21 are used as masks, for example. By introducing an impurity for forming a diffusion layer by ion implantation into the semiconductor substrate 11 (active region 11a), a first low concentration is introduced into the semiconductor substrate 11 (each active region 11a) on one side of the gate electrode 13. A diffusion layer 16 and a second low concentration diffusion layer 18 separated from the first low concentration diffusion layer 16 by each diffusion layer isolation region 21 are formed. Here, when the first low-concentration diffusion 16 and the second low-concentration diffusion layer 18 are formed, the adjacent first low-concentration diffusion 16 and the second low-concentration diffusion layer 18 are formed in a single diffusion layer. To do. For example, when an n-type transistor is formed, phosphorus is used as an n-type impurity for ion implantation. Alternatively, arsenic, antimony, or the like can be used.

このプロセスでは、各第１低濃度拡散層１６と各第２低濃度拡散層１８とが同様に形成される。そして、各第１低濃度拡散層１６および各第２低濃度拡散層１８は、ゲート電極１３の一方側に入り込むように形成される。ここで、上記拡散層分離領域２１がゲート電極１３の一方側に入り込む長さｘ５は、各第１低濃度拡散層１６および各第２低濃度拡散層１８がゲート電極１３の一方側に入り込む長さｘ３と同等もしくは同等以上となることが好ましく、上記拡散層分離領域２１のように矩形状の場合、ｘ５＝ｘ３であることがより好ましい。したがって、上記イオン注入は、ｘ５とｘ３との関係が好ましくなるように、注入エネルギーが設定される。 In this process, each first low-concentration diffusion layer 16 and each second low-concentration diffusion layer 18 are formed in the same manner. Each first low-concentration diffusion layer 16 and each second low-concentration diffusion layer 18 are formed so as to enter one side of the gate electrode 13. Here, the length x5 at which the diffusion layer isolation region 21 enters one side of the gate electrode 13 is such that each first low concentration diffusion layer 16 and each second low concentration diffusion layer 18 enter one side of the gate electrode 13. It is preferable that the thickness x3 is equal to or greater than x3. In the case where the diffusion layer isolation region 21 has a rectangular shape, x5 = x3 is more preferable. Therefore, in the ion implantation, the implantation energy is set so that the relationship between x5 and x3 is preferable.

次いで、図１０（５）の平面レイアウト図に示すように、上記ゲート電極１３の側部にサイドウォールスペーサー４１を形成する。このサイドウォールスペーサー４１を形成する工程は、まず、半導体基板１１上にゲート電極１３を被覆する絶縁膜を、例えば酸化シリコン膜で形成する。その後、この絶縁膜をエッチバックして、ゲート電極１３の側壁に絶縁膜を残すことで形成される。なお、サイドウォールスペーサー４１を形成する際のエッチングによって、ゲート絶縁膜１２はサイドウォールスペーサー４１と同種の材料からなる場合にはゲート電極１３およびサイドウォールスペーサー４１に被覆されていない部分が除去される。 Next, as shown in the plan layout view of FIG. 10 (5), sidewall spacers 41 are formed on the sides of the gate electrode 13. In the step of forming the sidewall spacer 41, first, an insulating film that covers the gate electrode 13 is formed on the semiconductor substrate 11 with, for example, a silicon oxide film. Thereafter, the insulating film is etched back to leave the insulating film on the side wall of the gate electrode 13. Note that, when the gate insulating film 12 is made of the same kind of material as the sidewall spacer 41, the gate electrode 13 and the portion not covered with the sidewall spacer 41 are removed by etching when the sidewall spacer 41 is formed. .

次いで、図１０（６）の平面レイアウト図およびこの平面レイアウト図中のｆ−ｆ線断面図に示すように、ゲート電極１３、サイドウォールスペーサー４１、素子分離領域２０および拡散層分離領域２１をマスクにして、例えばイオン注入法により拡散層を形成するための不純物を半導体基板１１（アクティブ領域１１a）に導入することで、上記ゲート電極１３の一方側の半導体基板１１（アクティブ領域１１a）に、ゲート電極１３側に第１低濃度拡散層１６を介して第１拡散層１５を形成するとともに、拡散層分離領域２１により第１拡散層１５と分離される第２拡散層１７をゲート電極１３側に第２低濃度拡散層１８を介して形成する。上記第１拡散１５と第２拡散層１７とを形成するに際し、隣接する第１拡散１５と第２拡散層１７とを共通化して一つの拡散層で形成する。 Next, as shown in the plan layout diagram of FIG. 10 (6) and the cross-sectional view taken along the line ff in this plan layout diagram, the gate electrode 13, the sidewall spacer 41, the element isolation region 20, and the diffusion layer isolation region 21 are masked. Thus, for example, an impurity for forming a diffusion layer is introduced into the semiconductor substrate 11 (active region 11a) by an ion implantation method, whereby the gate of the semiconductor substrate 11 (active region 11a) on one side of the gate electrode 13 is added to the gate. The first diffusion layer 15 is formed on the electrode 13 side via the first low-concentration diffusion layer 16, and the second diffusion layer 17 separated from the first diffusion layer 15 by the diffusion layer isolation region 21 is provided on the gate electrode 13 side. It is formed via the second low concentration diffusion layer 18. When the first diffusion 15 and the second diffusion layer 17 are formed, the first diffusion 15 and the second diffusion layer 17 that are adjacent to each other are formed in a single diffusion layer.

上記本発明の第２実施例に係る半導体装置の製造方法は、ゲート電極１３の一方側に、第１拡散層１５と第１低濃度拡散層１６、拡散層分離領域２１および第２拡散層１７と第２低濃度拡散層１８が繰り返し連続して形成する以外、基本的には、前記第１実施例の半導体装置の製造方法と同様である。この第２実施例の半導体装置の製造方法は、前記第１実施例の半導体装置の製造方法と比較して、製造される半導体装置の駆動時の電流量がソース・ドレイン領域となる第１、第２拡散層１５、１７の数に比例して多くすることが可能となる。また、前記第１実施例の半導体装置の製造方法と同様なる作用・効果を得ることもできる。 In the method of manufacturing a semiconductor device according to the second embodiment of the present invention, the first diffusion layer 15, the first low concentration diffusion layer 16, the diffusion layer isolation region 21, and the second diffusion layer 17 are formed on one side of the gate electrode 13. And the second low-concentration diffusion layer 18 are formed in the same manner as the semiconductor device manufacturing method of the first embodiment except that the second low-concentration diffusion layer 18 is repeatedly and continuously formed. In the semiconductor device manufacturing method of the second embodiment, compared to the semiconductor device manufacturing method of the first embodiment, the amount of current during driving of the semiconductor device to be manufactured becomes a source / drain region. The number can be increased in proportion to the number of second diffusion layers 15 and 17. In addition, it is possible to obtain the same operations and effects as those of the semiconductor device manufacturing method of the first embodiment.

次に、本発明の半導体装置の製造方法に係る第３実施例を、図１１〜図１３によって説明する。なお、図面に記載した各構成部品には、前記半導体装置の第１実施例の構成部品と同様なものには同一符号を付与した。 Next, a third embodiment of the method for manufacturing a semiconductor device according to the present invention will be described with reference to FIGS. Note that the same reference numerals are given to the components described in the drawings that are the same as those in the first embodiment of the semiconductor device.

図１１（１）の平面レイアウト図およびこの平面レイアウト図中のａ−ａ断面図に示すように、半導体基板１１に、隣接する素子のアクティブ領域間を分離する素子分離領域２０およびこの素子分離領域２０に連続するもので後にアクティブ領域に形成されるトランジスタの拡散層を分離する第１拡散層分離領域２２、第２拡散層分離領域３２を形成する。 As shown in the plane layout diagram of FIG. 11A and the aa sectional view in the plane layout diagram, the element isolation region 20 for isolating the active regions of adjacent elements and the element isolation region on the semiconductor substrate 11 A first diffusion layer isolation region 22 and a second diffusion layer isolation region 32 are formed, which are continuous to 20 and separate a diffusion layer of a transistor to be formed later in the active region.

いま、二つの隣接する素子（半導体装置１０、例えばＭＯＳトランジスタ）が形成されるアクティブ領域１１ａに着目する。本発明のアクティブ領域１１ａは平面レイアウト的に見て略コ字形状のものが対象に形成されていて略Ｈ字形状となる。このため、平面レイアウト的に見て矩形のアクティブ領域１１ａが形成されるように素子分離領域２０を形成するとともに、矩形のアクティブ領域１１ａ側に突き出して３辺が囲まれるようにかつ素子分離領域２０に連続して接続するように第１拡散層分離領域２２と第２拡散層分離領域３２とを離間した状態で対向するように形成する。このように、素子分離領域２０および複数の第１、第２拡散層分離領域２２、３２を形成することにより、平面レイアウト的に見て略コ字形状のアクティブ領域１１ａを連続的に複数形成することと同等になる。 Attention is now focused on the active region 11a in which two adjacent elements (semiconductor device 10, for example, a MOS transistor) are formed. The active region 11a of the present invention is formed in a substantially U-shape when viewed in plan layout, and has a substantially H-shape. For this reason, the element isolation region 20 is formed so that the rectangular active region 11a is formed in a plan layout, and the element isolation region 20 protrudes toward the rectangular active region 11a and is surrounded by three sides. The first diffusion layer isolation region 22 and the second diffusion layer isolation region 32 are formed so as to face each other in a separated state so as to be continuously connected to each other. In this way, by forming the element isolation region 20 and the plurality of first and second diffusion layer isolation regions 22 and 32, a plurality of substantially U-shaped active regions 11a are continuously formed in plan view. It becomes equivalent to that.

上記素子分離領域２０および第１、第２拡散層分離領域２２、３２は、例えば、半導体基板１１に通常のトレンチアイソレーション（溝分離）の製造技術により形成されることが好ましい。上記素子分離領域２０および第１、第２拡散層分離領域２２、３２は、後に形成される第１拡散層、第１低濃度拡散層、第２拡散層、第２低濃度拡散層、第３拡散層、第３低濃度拡散層、第４拡散層および第４低濃度拡散層よりも深く形成される必要がある。その深さは、第１拡散層と第２拡散層と、および第３拡散層と第４拡散層とを確実に分離するために、第１拡散層、第２、第３および第４拡散層の深さの例えば４倍〜５倍程度とすればよい。 The element isolation region 20 and the first and second diffusion layer isolation regions 22 and 32 are preferably formed in the semiconductor substrate 11 by a normal trench isolation (groove isolation) manufacturing technique, for example. The element isolation region 20 and the first and second diffusion layer isolation regions 22 and 32 include a first diffusion layer, a first low concentration diffusion layer, a second diffusion layer, a second low concentration diffusion layer, and a third layer to be formed later. The diffusion layer, the third low concentration diffusion layer, the fourth diffusion layer, and the fourth low concentration diffusion layer need to be formed deeper. The depth is such that the first diffusion layer, the second diffusion layer, the fourth diffusion layer and the fourth diffusion layer are separated in order to reliably separate the first diffusion layer, the second diffusion layer, and the third diffusion layer from the fourth diffusion layer. For example, the depth may be about 4 to 5 times.

次いで、図１１（２）の平面レイアウト図およびこの平面レイアウト図中のｂ−ｂ線断面図に示すように、半導体基板１１上にゲート絶縁膜１２を形成する。上記半導体基板１１は、例えばシリコン基板、化合物半導体基板等のＭＯＳ型トランジスタを形成するのに用いる通常の半導体基板を用いる。ここでは、一例として、シリコン基板を用いた場合を説明する。このゲート絶縁膜１２は、通常のＭＯＳトランジスタのゲート絶縁膜と同様な方法にて形成される。例えば、上記ゲート絶縁膜１２は、酸化シリコン膜の単層膜、酸窒化シリコン膜の単層膜、酸化シリコン膜と窒化シリコン膜との積層膜、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜との積層膜等からなる。 Next, as shown in the plan layout diagram of FIG. 11B and the cross-sectional view taken along the line bb in this plan layout diagram, a gate insulating film 12 is formed on the semiconductor substrate 11. The semiconductor substrate 11 is an ordinary semiconductor substrate used for forming MOS transistors such as a silicon substrate and a compound semiconductor substrate. Here, as an example, a case where a silicon substrate is used will be described. This gate insulating film 12 is formed by the same method as the gate insulating film of a normal MOS transistor. For example, the gate insulating film 12 includes a single layer film of a silicon oxide film, a single layer film of a silicon oxynitride film, a stacked film of a silicon oxide film and a silicon nitride film, a silicon oxide film, a silicon nitride film, and a silicon oxide film. And the like.

次いで、図１２（３）の平面レイアウト図およびこの平面レイアウト図中のｃ−ｃ線断面図に示すように、上記ゲート絶縁膜１２上にゲート電極を形成するための電極形成膜を形成した後、レジスト膜を形成し、リソグラフィー技術によりこのレジスト膜をゲート電極マスクパターンに加工した後、エッチング技術により上記電極形成膜を加工してゲート電極１３を得る。その際、ゲート電極１３は、第１、第２拡散層分離領域２２、３２の各対向する側の一端部２２ａ、３２ａ上に一部がかかるように形成される。なお、図１２（３）の平面レイアウト図および図１３の平面レイアウト図ではゲート絶縁膜の図示は省略した。 Next, after forming an electrode formation film for forming a gate electrode on the gate insulating film 12, as shown in the plane layout diagram of FIG. 12 (3) and the sectional view taken along the line cc in this plane layout diagram. Then, after forming a resist film and processing the resist film into a gate electrode mask pattern by lithography, the electrode forming film is processed by etching to obtain the gate electrode 13. At that time, the gate electrode 13 is formed so as to partially cover the one end portions 22 a and 32 a on the opposite sides of the first and second diffusion layer isolation regions 22 and 32. Note that the gate insulating film is not shown in the plan layout diagram of FIG. 12C and the plan layout diagram of FIG.

上記ゲート電極１３には、ポリシリコン電極、金属電極、ポリサイド電極等、種々の材料を用いることができる。ポリシリコン電極もしくは金属電極とする場合には、電極形成膜をポリシリコンもしくはゲート電極を形成するための金属膜とすればよく、ポリサイド電極とする場合には、ポリシリコン電極を形成した後、ゲート電極１３上部をシリサイド化してポリサイド構造を得ることができる。 Various materials such as a polysilicon electrode, a metal electrode, and a polycide electrode can be used for the gate electrode 13. In the case of a polysilicon electrode or a metal electrode, the electrode forming film may be a polysilicon or a metal film for forming a gate electrode. In the case of a polycide electrode, the gate is formed after forming the polysilicon electrode. A polycide structure can be obtained by siliciding the upper portion of the electrode 13.

次いで、図１２（４）の平面レイアウト図およびこの平面レイアウト図中のｄ−ｄ線断面図に示すように、ゲート電極１３、素子分離領域２０および第１、第２拡散層分離領域２２、３２をマスクにして、例えばイオン注入法により拡散層を形成するための不純物を半導体基板１１（アクティブ領域１１a）に導入することで、上記ゲート電極１３の一方側の半導体基板１１（各アクティブ領域１１a）に、第１低濃度拡散層１６と、各拡散層分離領域２１により第１低濃度拡散層１６と分離される第２低濃度拡散層１８とを形成する。それとともに、上記ゲート電極１３の他方側の半導体基板１１（各アクティブ領域１１a）に、第３低濃度拡散層２６と、第２拡散層分離領域３２により第３低濃度拡散層２６と分離される第４低濃度拡散層２８とを形成する。 Next, as shown in the plan layout diagram of FIG. 12 (4) and the sectional view taken along the line dd in this plan layout diagram, the gate electrode 13, the element isolation region 20, and the first and second diffusion layer isolation regions 22, 32 are shown. As a mask, an impurity for forming a diffusion layer is introduced into the semiconductor substrate 11 (active region 11a) by, for example, an ion implantation method, so that the semiconductor substrate 11 (each active region 11a) on one side of the gate electrode 13 is introduced. In addition, the first low concentration diffusion layer 16 and the second low concentration diffusion layer 18 separated from the first low concentration diffusion layer 16 by each diffusion layer isolation region 21 are formed. At the same time, the semiconductor substrate 11 (each active region 11 a) on the other side of the gate electrode 13 is separated from the third low concentration diffusion layer 26 by the third low concentration diffusion layer 26 and the second diffusion layer isolation region 32. A fourth low concentration diffusion layer 28 is formed.

上記イオン注入では、例えばｎ型トランジスタを形成する場合にはｎ型不純物としてリンを用いる。もしくは、ヒ素、アンチモン等を用いることもできる。 In the ion implantation, for example, when forming an n-type transistor, phosphorus is used as an n-type impurity. Alternatively, arsenic, antimony, or the like can be used.

このプロセスでは、第１低濃度拡散層１６と第２低濃度拡散層１８と第３低濃度拡散２６と第４低濃度拡散層２８とが同様に形成される。そして、上記第１低濃度拡散層１６および第２低濃度拡散層１８は、ゲート電極１３の一方側に入り込むように形成され、上記第３低濃度拡散層２６および第４低濃度拡散層２８は、ゲート電極１３の他方側に入り込むように形成される。ここで、上記第１拡散層分離領域２２がゲート電極１３の一方側に入り込む長さｘ５１は、上記第１低濃度拡散層１６および第２低濃度拡散層１８がゲート電極１３の一方側に入り込む長さｘ３１と同等もしくは同等以上となることが好ましく、また、上記第２拡散層分離領域３２がゲート電極１３の他方側に入り込む長さｘ５２は、上記第３低濃度拡散層２６および第４低濃度拡散層２８がゲート電極１３の他方側に入り込む長さｘ３２と同等もしくは同等以上となることが好ましく、上記第１、第２拡散層分離領域２２、３２のように矩形状の場合、ｘ５１＝ｘ３１、ｘ５２＝ｘ３２であることがより好ましい。したがって、上記イオン注入は、ｘ５１とｘ３１との関係およびｘ５２とｘ３２との関係が好ましくなるように、注入エネルギーが設定される。 In this process, the first low concentration diffusion layer 16, the second low concentration diffusion layer 18, the third low concentration diffusion layer 26, and the fourth low concentration diffusion layer 28 are formed in the same manner. The first low concentration diffusion layer 16 and the second low concentration diffusion layer 18 are formed so as to enter one side of the gate electrode 13, and the third low concentration diffusion layer 26 and the fourth low concentration diffusion layer 28 are The gate electrode 13 is formed so as to enter the other side. Here, the length x51 where the first diffusion layer isolation region 22 enters one side of the gate electrode 13 is such that the first low concentration diffusion layer 16 and the second low concentration diffusion layer 18 enter one side of the gate electrode 13. The length x31 is preferably equal to or greater than or equal to the length x31, and the length x52 at which the second diffusion layer isolation region 32 enters the other side of the gate electrode 13 is the third low-concentration diffusion layer 26 and the fourth low-density diffusion layer 26. It is preferable that the concentration diffusion layer 28 is equal to or longer than the length x32 entering the other side of the gate electrode 13, and in the case of a rectangular shape like the first and second diffusion layer isolation regions 22 and 32, x51 = It is more preferable that x31 and x52 = x32. Therefore, in the ion implantation, the implantation energy is set so that the relationship between x51 and x31 and the relationship between x52 and x32 are preferable.

それによって、第１、第２低濃度拡散層１６、１８および第３、第４低濃度拡散層２６、２８の不純物量を安定して確保でき、かつ、不純物拡散後に、ゲート電極１３下の第１、第２拡散層分離領域２２、３２の長さｘ５１、ｘ５２を超えて横方向に広がらず、ＰＮ接合間距離Ｌが安定的に得られるようになる。 Thereby, the amount of impurities in the first and second low-concentration diffusion layers 16 and 18 and the third and fourth low-concentration diffusion layers 26 and 28 can be stably secured, and after the impurity diffusion, the first amount under the gate electrode 13 is secured. 1. It does not spread in the lateral direction beyond the lengths x51 and x52 of the first and second diffusion layer isolation regions 22 and 32, and the distance L between PN junctions can be obtained stably.

また第１、第２拡散層分離領域２２、３２の幅ｘ６が、ＰＮ接合間距離Ｌと同等の場合は、ゲート電極１３下部に入り込む第１、第２拡散層分離領域２２、３２のそれぞれの長さｘ５と不純物拡散後の第１低濃度拡散層１６、第２低濃度拡散層１８のゲート電極１３下部への広がりｘ３がほぼ同じになる。 When the width x6 of the first and second diffusion layer isolation regions 22 and 32 is equal to the PN junction distance L, each of the first and second diffusion layer isolation regions 22 and 32 entering the lower portion of the gate electrode 13 is used. The length x5 and the extension x3 of the first low-concentration diffusion layer 16 and the second low-concentration diffusion layer 18 after impurity diffusion to the lower portion of the gate electrode 13 are substantially the same.

次いで、図１３（５）の平面レイアウト図およびこの平面レイアウト図中のｅ−ｅ線断面図に示すように、上記ゲート電極１３の側部にサイドウォールスペーサー４１を形成する。このサイドウォールスペーサー４１を形成する工程は、まず、半導体基板１１上にゲート電極１３を被覆する絶縁膜を、例えば酸化シリコン膜で形成する。その後、この絶縁膜をエッチバックして、ゲート電極１３の側壁に絶縁膜を残すことで形成される。なお、サイドウォールスペーサー４１を形成する際のエッチングによって、ゲート絶縁膜１２はサイドウォールスペーサー４１と同種の材料からなる場合にはゲート電極１３およびサイドウォールスペーサー４１に被覆されていない部分が除去される。 Next, as shown in the plan layout diagram of FIG. 13 (5) and the cross-sectional view taken along the line ee in this plan layout diagram, sidewall spacers 41 are formed on the side portions of the gate electrode 13. In the step of forming the sidewall spacer 41, first, an insulating film that covers the gate electrode 13 is formed on the semiconductor substrate 11 with, for example, a silicon oxide film. Thereafter, the insulating film is etched back to leave the insulating film on the side wall of the gate electrode 13. Note that, when the gate insulating film 12 is made of the same kind of material as the sidewall spacer 41, the gate electrode 13 and the portion not covered with the sidewall spacer 41 are removed by etching when the sidewall spacer 41 is formed. .

次いで、図１３（６）の平面レイアウト図およびこの平面レイアウト図中のｆ−ｆ線断面図に示すように、ゲート電極１３、サイドウォールスペーサー４１および第１、第２拡散層分離領域２２、３２をマスクにして、例えばイオン注入法により拡散層を形成するための不純物を半導体基板１１（アクティブ領域１１a）に導入することで、上記ゲート電極１３の一方側の半導体基板１１（アクティブ領域１１a）に、ゲート電極１３側に第１低濃度拡散層１６を介して第１低濃度拡散層１６よりも濃度の高い第１拡散層１５を形成するとともに、第１拡散層分離領域２２により第１拡散層１５と分離されるもので、ゲート電極１３側に第２低濃度拡散層１８を介して第２低濃度拡散層１８よりも濃度の高い第２拡散層１７を形成する。それとともに、上記ゲート電極１３の他方側の半導体基板１１（アクティブ領域１１a）に、ゲート電極１３側に第３低濃度拡散層２６を介して第３低濃度拡散層２６よりも濃度の高い第３拡散層２５を形成するとともに、第２拡散層分離領域３２により第３拡散層２５と分離されるもので、ゲート電極１３側に第４低濃度拡散層２８を介して第４低濃度拡散層２８よりも濃度の高い第４拡散層２７を形成する。 Next, as shown in the plan layout diagram of FIG. 13 (6) and the cross-sectional view taken along the line ff in this plan layout diagram, the gate electrode 13, the sidewall spacer 41, and the first and second diffusion layer isolation regions 22 and 32. As a mask, an impurity for forming a diffusion layer is introduced into the semiconductor substrate 11 (active region 11a) by, for example, ion implantation, so that the semiconductor substrate 11 (active region 11a) on one side of the gate electrode 13 is introduced. The first diffusion layer 15 having a higher concentration than the first low concentration diffusion layer 16 is formed on the gate electrode 13 side via the first low concentration diffusion layer 16, and the first diffusion layer is separated by the first diffusion layer isolation region 22. The second diffusion layer 17 having a higher concentration than the second low concentration diffusion layer 18 is formed on the gate electrode 13 side through the second low concentration diffusion layer 18. At the same time, the third semiconductor substrate 11 (active region 11a) on the other side of the gate electrode 13 has a third concentration higher than that of the third low concentration diffusion layer 26 on the gate electrode 13 side through the third low concentration diffusion layer 26. The diffusion layer 25 is formed and separated from the third diffusion layer 25 by the second diffusion layer isolation region 32, and the fourth low concentration diffusion layer 28 is disposed on the gate electrode 13 side via the fourth low concentration diffusion layer 28. A fourth diffusion layer 27 having a higher concentration is formed.

このプロセスでは、第１、第２、第３、第４拡散層１５、１７、２５、２７が同様に形成される。例えば、ｎ型トランジスタを形成する場合には、イオン注入するｎ型不純物として、リンを用いる。もしくは、ヒ素、アンチモン等を用いることもできる。 In this process, the first, second, third, and fourth diffusion layers 15, 17, 25, and 27 are similarly formed. For example, when an n-type transistor is formed, phosphorus is used as an n-type impurity for ion implantation. Alternatively, arsenic, antimony, or the like can be used.

上記本発明の第３実施例に係る半導体装置の製造方法は、ゲート電極１３の一方側に、第１拡散層１５と第１低濃度拡散層１６、拡散層分離領域２２および第２拡散層１７と第２低濃度拡散層１８を形成し、ゲート電極１３の他方側に、第３拡散層２５と第３低濃度拡散層２６、拡散層分離領域３２および第４拡散層２７と第４低濃度拡散層２８を形成することから、この第３実施例の半導体装置の製造方法は、前記第１実施例の半導体装置の製造方法と比較して、駆動時の電流量がソース・ドレイン領域となる拡散層（第１、第２、第３、第４拡散層１５、１７、２５、２７）の数が２倍になるので、駆動時の電流量を約２倍にすることが可能となる。また、前記第１実施例の半導体装置１と同様なる作用・効果を得ることもできる。 In the semiconductor device manufacturing method according to the third embodiment of the present invention, the first diffusion layer 15 and the first low concentration diffusion layer 16, the diffusion layer isolation region 22, and the second diffusion layer 17 are formed on one side of the gate electrode 13. And the second low concentration diffusion layer 18 are formed, and on the other side of the gate electrode 13, the third diffusion layer 25, the third low concentration diffusion layer 26, the diffusion layer isolation region 32, the fourth diffusion layer 27, and the fourth low concentration diffusion layer are formed. Since the diffusion layer 28 is formed, the method of manufacturing the semiconductor device according to the third embodiment has a current amount during driving to be the source / drain regions as compared with the method of manufacturing the semiconductor device according to the first embodiment. Since the number of diffusion layers (first, second, third and fourth diffusion layers 15, 17, 25, 27) is doubled, the amount of current during driving can be doubled. Also, the same operation and effect as the semiconductor device 1 of the first embodiment can be obtained.

次に、本発明の半導体装置の製造方法に係る第４実施例を、図１４〜図１６によって説明する。なお、図面に記載した各構成部品には、前記半導体装置の第４実施例の構成部品と同様なものには同一符号を付与した。 Next, a fourth embodiment of the method for manufacturing a semiconductor device according to the present invention will be described with reference to FIGS. It should be noted that the same reference numerals are given to the same components as those in the fourth embodiment of the semiconductor device described above.

図１４（１）の平面レイアウト図およびこの平面レイアウト図中のａ−ａ断面図に示すように、半導体基板１１に、素子のアクティブ領域を分離して区画する素子分離領域２０およびこの素子分離領域２０に連続するもので後にアクティブ領域に形成されるトランジスタの拡散層を分離する第１拡散層分離領域２２、第２拡散層分離領域３２を形成する。本発明のアクティブ領域１１ａは平面レイアウト的に見て略Ｈ字形状のものが連続的に形成されたものとなるので、両側においていわゆる櫛歯形状となる。このため、平面レイアウト的に見て矩形のアクティブ領域１１ａが形成されるように素子分離領域２０を形成するとともに、矩形のアクティブ領域１１ａ側に突き出して３辺が囲まれるようにかつ素子分離領域２０の一方側に連続して接続するように複数の第１拡散層分離領域２２を離間した状態で形成するとともに、矩形のアクティブ領域１１ａ側に突き出して３辺が囲まれるようにかつ素子分離領域２０の他方側に連続して接続するように複数の第２拡散層分離領域３２を離間した状態で形成する。このように、素子分離領域２０および複数の第１、第２拡散層分離領域２２、３２を形成することにより、平面レイアウト的に見て略Ｈ字形状のアクティブ領域１１ａを連続的に複数形成することと同等になる。 As shown in the plane layout diagram of FIG. 14A and the aa cross-sectional view in the plane layout diagram, an element isolation region 20 for isolating and partitioning an active region of elements on the semiconductor substrate 11 and the element isolation region A first diffusion layer isolation region 22 and a second diffusion layer isolation region 32 are formed, which are continuous to 20 and separate a diffusion layer of a transistor to be formed later in the active region. Since the active region 11a according to the present invention has a substantially H-shape formed continuously in plan view, it has a so-called comb-tooth shape on both sides. For this reason, the element isolation region 20 is formed so that the rectangular active region 11a is formed in a plan layout, and the element isolation region 20 protrudes toward the rectangular active region 11a and is surrounded by three sides. The plurality of first diffusion layer isolation regions 22 are formed in a separated state so as to be continuously connected to one side of the element, and projecting toward the rectangular active region 11a side so as to be surrounded by three sides and the element isolation region 20 A plurality of second diffusion layer separation regions 32 are formed in a separated state so as to be continuously connected to the other side of the first diffusion layer. In this way, by forming the element isolation region 20 and the plurality of first and second diffusion layer isolation regions 22 and 32, a plurality of substantially H-shaped active regions 11a in a plan layout are continuously formed. It becomes equivalent to that.

次いで、図１４（２）の断面図に示すように、半導体基板１１上にゲート絶縁膜１２を形成する。上記半導体基板１１は、例えばシリコン基板、化合物半導体基板等のＭＯＳ型トランジスタを形成するのに用いる通常の半導体基板を用いる。ここでは、一例として、シリコン基板を用いた場合を説明する。このゲート絶縁膜１２は、通常のＭＯＳトランジスタのゲート絶縁膜と同様な方法にて形成される。例えば、上記ゲート絶縁膜１２は、酸化シリコン膜の単層膜、酸窒化シリコン膜の単層膜、酸化シリコン膜と窒化シリコン膜との積層膜、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜との積層膜等からなる。 Next, as shown in the cross-sectional view of FIG. 14 (2), a gate insulating film 12 is formed on the semiconductor substrate 11. The semiconductor substrate 11 is an ordinary semiconductor substrate used for forming MOS transistors such as a silicon substrate and a compound semiconductor substrate. Here, as an example, a case where a silicon substrate is used will be described. This gate insulating film 12 is formed by the same method as the gate insulating film of a normal MOS transistor. For example, the gate insulating film 12 includes a single layer film of a silicon oxide film, a single layer film of a silicon oxynitride film, a stacked film of a silicon oxide film and a silicon nitride film, a silicon oxide film, a silicon nitride film, and a silicon oxide film. And the like.

次いで、図１５（３）の平面レイアウト図およびこの平面レイアウト図中のｃ−ｃ線断面図に示すように、上記ゲート絶縁膜１２上にゲート電極を形成するための電極形成膜を形成した後、レジスト膜を形成し、リソグラフィー技術によりこのレジスト膜をゲート電極マスクパターンに加工した後、エッチング技術により上記電極形成膜を加工してゲート電極１３を得る。その際、ゲート電極１３は、上記アクティブ領域１１aに３辺が囲まれる各第１、第２拡散層分離領域２２、３２の対向する側に一端部２２ａ、３２ａ上に一部がかかるように形成される。上記ゲート電極１３には、ポリシリコン電極、金属電極、ポリサイド電極等、種々の材料を用いることができる。ポリシリコン電極もしくは金属電極とする場合には、電極形成膜をポリシリコンもしくはゲート電極を形成するための金属膜とすればよく、ポリサイド電極とする場合には、ポリシリコン電極を形成した後、ゲート電極１３上部をシリサイド化してポリサイド構造を得ることができる。なお、図１５（３）の平面レイアウト図および図１６の平面レイアウト図ではゲート絶縁膜の図示は省略した。なお、図１５（３）以降の平面レイアウト図ではゲート絶縁膜および素子分離領域の図示は省略した。 Next, after forming an electrode formation film for forming a gate electrode on the gate insulating film 12, as shown in the plane layout diagram of FIG. 15 (3) and the sectional view taken along the line cc in the plane layout diagram. Then, after forming a resist film and processing this resist film into a gate electrode mask pattern by a lithography technique, the electrode forming film is processed by an etching technique to obtain the gate electrode 13. At this time, the gate electrode 13 is formed so that a part of the gate electrode 13 is placed on one end 22a, 32a on the opposite side of each of the first and second diffusion layer isolation regions 22, 32 surrounded by the active region 11a. Is done. Various materials such as a polysilicon electrode, a metal electrode, and a polycide electrode can be used for the gate electrode 13. In the case of a polysilicon electrode or a metal electrode, the electrode forming film may be a polysilicon or a metal film for forming a gate electrode. In the case of a polycide electrode, the gate is formed after forming the polysilicon electrode. A polycide structure can be obtained by siliciding the upper portion of the electrode 13. Note that the gate insulating film is not shown in the plan layout diagram of FIG. 15C and the plan layout diagram of FIG. Note that the gate insulating film and the element isolation region are not shown in the planar layout diagrams after FIG.

次いで、図１５（４）の平面レイアウト図およびこの平面レイアウト図中のｄ−ｄ線断面図に示すように、ゲート電極１３、素子分離領域（図示せず）および各第１、第２拡散層分離領域２２、３２をマスクにして、例えばイオン注入法により拡散層を形成するための不純物を半導体基板１１（アクティブ領域１１a）に導入することで、上記ゲート電極１３の一方側の半導体基板１１（各アクティブ領域１１a）に、第１低濃度拡散層１６と、各拡散層分離領域２１により第１低濃度拡散層１６と分離される第２低濃度拡散層１８とを形成する。ここでは、第１低濃度拡散１６と第２低濃度拡散層１８とを形成するに際し、隣接する第１低濃度拡散１６と第２低濃度拡散層１８とを共通化して一つの拡散層で形成するとともに、第３低濃度拡散２６と第４低濃度拡散層２８とを形成するに際し、隣接する第３低濃度拡散２６と第４低濃度拡散層２８とを共通化して一つの拡散層で形成する。 Next, as shown in the plane layout diagram of FIG. 15 (4) and the sectional view taken along the line dd in this plane layout diagram, the gate electrode 13, the element isolation region (not shown), and the first and second diffusion layers. By using the isolation regions 22 and 32 as a mask, an impurity for forming a diffusion layer is introduced into the semiconductor substrate 11 (active region 11a) by, for example, ion implantation, so that the semiconductor substrate 11 (one side of the gate electrode 13) ( In each active region 11a), a first low concentration diffusion layer 16 and a second low concentration diffusion layer 18 separated from the first low concentration diffusion layer 16 by each diffusion layer isolation region 21 are formed. Here, when the first low-concentration diffusion 16 and the second low-concentration diffusion layer 18 are formed, the adjacent first low-concentration diffusion 16 and the second low-concentration diffusion layer 18 are formed in a single diffusion layer. At the same time, when the third low concentration diffusion 26 and the fourth low concentration diffusion layer 28 are formed, the adjacent third low concentration diffusion 26 and the fourth low concentration diffusion layer 28 are made common to form a single diffusion layer. To do.

例えば、ｎ型トランジスタを形成する場合には、上記イオン注入するｎ型不純物として、リンを用いる。もしくは、ヒ素、アンチモン等を用いることもできる。 For example, when an n-type transistor is formed, phosphorus is used as the n-type impurity for ion implantation. Alternatively, arsenic, antimony, or the like can be used.

このプロセスでは、各第１低濃度拡散層１６と各第２低濃度拡散層１８とが同様に形成され、各第３低濃度拡散層２６と各第４低濃度拡散層２８とが同様に形成される。そして、各第１低濃度拡散層１６および各第２低濃度拡散層１８は、ゲート電極１３の一方側下方に入り込むように形成され、各第３低濃度拡散層２６および各第４低濃度拡散層２８は、ゲート電極１３の他方側下方に入り込むように形成される。 In this process, each first low-concentration diffusion layer 16 and each second low-concentration diffusion layer 18 are formed in the same manner, and each third low-concentration diffusion layer 26 and each fourth low-concentration diffusion layer 28 are formed in the same manner. Is done. The first low-concentration diffusion layers 16 and the second low-concentration diffusion layers 18 are formed so as to enter under one side of the gate electrode 13, and the third low-concentration diffusion layers 26 and the fourth low-concentration diffusion layers are formed. The layer 28 is formed so as to enter under the other side of the gate electrode 13.

ここで、上記各第１拡散層分離領域２２がゲート電極１３の一方側下方に入り込む長さｘ５１は、各第１低濃度拡散層１６、各第２低濃度拡散層１８がゲート電極１３の一方側下方に入り込む長さｘ３１と同等もしくは同等以上となることが好ましく、また上記各第２拡散層分離領域３２がゲート電極１３の他方側下方に入り込む長さｘ５２は、各第３低濃度拡散層２６、各第４低濃度拡散層２８がゲート電極１３の他方側下方に入り込む長さｘ３２と同等もしくは同等以上となることが好ましい。そして、上記各第１、第２拡散層分離領域２２、３２のように矩形状の場合、ｘ５１＝ｘ３１、ｘ５２＝ｘ３２であることがより好ましく、またｘ３１、ｘ３２、ｘ５１、ｘ５２は同等とすることができる。したがって、上記イオン注入では、ｘ５１とｘ３１との関係、ｘ５２とｘ３２との関係が好ましくなるように、注入エネルギーが設定される。 Here, the length x51 in which each of the first diffusion layer isolation regions 22 enters below one side of the gate electrode 13 is such that each of the first low concentration diffusion layers 16 and each of the second low concentration diffusion layers 18 is one of the gate electrodes 13. It is preferable that the length x52 is equal to or greater than or equal to the length x31 that enters the lower side of the side, and the length x52 that the second diffusion layer isolation region 32 enters the lower side of the other side of the gate electrode 13 is the third low-concentration diffusion layer. 26. It is preferable that each fourth low-concentration diffusion layer 28 is equal to or longer than the length x32 that enters the lower side of the other side of the gate electrode 13. In the case of a rectangular shape such as the first and second diffusion layer isolation regions 22 and 32, x51 = x31 and x52 = x32 are more preferable, and x31, x32, x51, and x52 are equal. be able to. Therefore, in the ion implantation, the implantation energy is set so that the relationship between x51 and x31 and the relationship between x52 and x32 are preferable.

それによって、第１、第２、第３、第４低濃度拡散層１６、１８、２６、２８の不純物量を安定して確保でき、かつ、不純物拡散後に、ゲート電極１３下の各第１、第２拡散層分離領域２２、３２の長さｘ５１、ｘ５２を超えて横方向に広がらず、所定のＰＮ接合間距離Ｌが得られるようになる。 Thereby, the amount of impurities in the first, second, third, and fourth low-concentration diffusion layers 16, 18, 26, and 28 can be stably secured, and after the impurity diffusion, each of the first, The predetermined diffusion distance L between the PN junctions can be obtained without extending in the lateral direction beyond the lengths x51 and x52 of the second diffusion layer isolation regions 22 and 32.

また各第１、第２拡散層分離領域２２、３２の幅ｘ６が、ＰＮ接合間距離Ｌと同等の場合は、ゲート電極１３下方に入り込む各第１、第２拡散層分離領域２２、３２の長さｘ５１、ｘ５２と不純物拡散後の第１、第２、第３、第４低濃度拡散層１６、１８、２６、２８のゲート電極１３下方への広がりｘ３１、ｘ３２がほぼ同じになる。 Further, when the width x6 of each of the first and second diffusion layer isolation regions 22 and 32 is equal to the distance PN between the PN junctions, the first and second diffusion layer isolation regions 22 and 32 that enter under the gate electrode 13 are provided. The lengths x51, x52 and the first, second, third, and fourth low-concentration diffusion layers 16, 18, 26, and 28 after impurity diffusion have substantially the same spreads x31 and x32 below the gate electrode 13.

次いで、図１６（５）の平面レイアウト図およびこの平面レイアウト図中のｅ−ｅ線断面図に示すように、上記ゲート電極１３の側部にサイドウォールスペーサー４１を形成する。このサイドウォールスペーサー４１を形成する工程は、まず、半導体基板１１上にゲート電極１３を被覆する絶縁膜を、例えば酸化シリコン膜で形成する。その後、この絶縁膜をエッチバックして、ゲート電極１３の側壁に絶縁膜を残すことで形成される。なお、サイドウォールスペーサー４１を形成する際のエッチングによって、ゲート絶縁膜１２はサイドウォールスペーサー４１と同種の材料からなる場合にはゲート電極１３およびサイドウォールスペーサー４１に被覆されていない部分が除去される。 Next, as shown in the plan layout diagram of FIG. 16 (5) and the cross-sectional view taken along the line ee in this plan layout diagram, sidewall spacers 41 are formed on the side portions of the gate electrode 13. In the step of forming the sidewall spacer 41, first, an insulating film that covers the gate electrode 13 is formed on the semiconductor substrate 11 with, for example, a silicon oxide film. Thereafter, the insulating film is etched back to leave the insulating film on the side wall of the gate electrode 13. Note that, when the gate insulating film 12 is made of the same kind of material as that of the sidewall spacer 41, the gate electrode 13 and the portion not covered with the sidewall spacer 41 are removed by etching when forming the sidewall spacer 41. .

次いで、図１６（６）の平面レイアウト図およびこの平面レイアウト図中のｆ−ｆ線断面図に示すように、ゲート電極１３、サイドウォールスペーサー４１、第１拡散層分離領域２２および第２拡散層分離領域３２をマスクにして、例えばイオン注入法により拡散層を形成するための不純物を半導体基板１１（アクティブ領域１１a）に導入することで、上記ゲート電極１３の一方側の半導体基板１１（アクティブ領域１１a）に、ゲート電極１３側に第１低濃度拡散層１６を介して、第１低濃度拡散層１６よりも濃度が高い第１拡散層１５を形成する。それとともに、第１拡散層分離領域２２により第１拡散層１５と分離され、ゲート電極１３側に第２低濃度拡散層１８を介して、第２低濃度拡散層１８よりも濃度が高い第２拡散層１７を形成する。同時に、上記ゲート電極１３の他方側の半導体基板１１（アクティブ領域１１a）に、ゲート電極１３側に第３低濃度拡散層２６を介して、第３低濃度拡散層２６よりも濃度が高い第３拡散層２５を形成する。それとともに、第２拡散層分離領域３２により第３拡散層２５と分離され、ゲート電極１３側に第４低濃度拡散層２８を介して、第４低濃度拡散層２８よりも濃度が高い第４拡散層２７を形成する。上記第１拡散１５と第２拡散層１７とを形成するに際し、隣接する第１拡散１５と第２拡散層１７とを共通化して一つの拡散層で形成する。また、上記第３拡散２５と第４拡散層２７とを形成するに際し、隣接する第３拡散２５と第４拡散層２７とを共通化して一つの拡散層で形成する。 Next, as shown in the plan layout diagram of FIG. 16 (6) and the cross-sectional view taken along the line ff in this plan layout diagram, the gate electrode 13, the sidewall spacer 41, the first diffusion layer isolation region 22, and the second diffusion layer By using the isolation region 32 as a mask, an impurity for forming a diffusion layer is introduced into the semiconductor substrate 11 (active region 11a) by, for example, ion implantation, so that the semiconductor substrate 11 (active region) on one side of the gate electrode 13 is introduced. 11a), the first diffusion layer 15 having a higher concentration than the first low concentration diffusion layer 16 is formed on the gate electrode 13 side through the first low concentration diffusion layer 16. At the same time, the second diffusion layer 18 is separated from the first diffusion layer 15 by the first diffusion layer isolation region 22 and has a higher concentration than the second low concentration diffusion layer 18 via the second low concentration diffusion layer 18 on the gate electrode 13 side. A diffusion layer 17 is formed. At the same time, a third concentration higher than that of the third low concentration diffusion layer 26 is formed on the semiconductor substrate 11 (active region 11a) on the other side of the gate electrode 13 via the third low concentration diffusion layer 26 on the gate electrode 13 side. A diffusion layer 25 is formed. At the same time, the third diffusion layer 25 is separated from the third diffusion layer 25 by the second diffusion layer isolation region 32, and the fourth concentration is higher than that of the fourth low concentration diffusion layer 28 via the fourth low concentration diffusion layer 28 on the gate electrode 13 side. A diffusion layer 27 is formed. When the first diffusion 15 and the second diffusion layer 17 are formed, the first diffusion 15 and the second diffusion layer 17 that are adjacent to each other are formed in a single diffusion layer. Further, when the third diffusion 25 and the fourth diffusion layer 27 are formed, the adjacent third diffusion 25 and the fourth diffusion layer 27 are made common to form a single diffusion layer.

このプロセスでは、第１拡散層１５と第２拡散層１７と第３拡散層２５と第４拡散層２７とが同様に形成される。例えば、ｎ型トランジスタを形成する場合には、イオン注入するｎ型不純物として、リンを用いる。もしくは、ヒ素、アンチモン等を用いることもできる。 In this process, the first diffusion layer 15, the second diffusion layer 17, the third diffusion layer 25, and the fourth diffusion layer 27 are formed in the same manner. For example, when an n-type transistor is formed, phosphorus is used as an n-type impurity for ion implantation. Alternatively, arsenic, antimony, or the like can be used.

上記本発明の第４実施例に係る半導体装置の製造方法は、ゲート電極１３の一方側に、第１拡散層１５と第１低濃度拡散層１６、第１拡散層分離領域２２および第２拡散層１７と第２低濃度拡散層１８が繰り返し連続して形成し、ゲート電極１３の他方側に、第３拡散層２５と第３低濃度拡散層２６、第２拡散層分離領域３２および第４拡散層２７と第４低濃度拡散層２８が繰り返し連続して形成する以外、基本的には、前記第３実施例の半導体装置の製造方法と同様である。この第４実施例の半導体装置の製造方法は、前記第３実施例の半導体装置の製造方法と比較して、製造される半導体装置（ＭＯＳ型トランジスタ）の駆動時の電流量がソース・ドレイン領域となる第１、第２、第３、第４拡散層１５、１７、２５、２７の数に比例して多くすることが可能となる。また、前記第１実施例の半導体装置１と同様なる作用・効果を得ることもできる。 In the method of manufacturing a semiconductor device according to the fourth embodiment of the present invention, the first diffusion layer 15, the first low concentration diffusion layer 16, the first diffusion layer isolation region 22, and the second diffusion are formed on one side of the gate electrode 13. The layer 17 and the second low-concentration diffusion layer 18 are repeatedly and continuously formed. On the other side of the gate electrode 13, the third diffusion layer 25, the third low-concentration diffusion layer 26, the second diffusion layer isolation region 32, and the fourth The method is basically the same as the method of manufacturing the semiconductor device of the third embodiment except that the diffusion layer 27 and the fourth low concentration diffusion layer 28 are repeatedly and continuously formed. In the semiconductor device manufacturing method of the fourth embodiment, the amount of current when driving the manufactured semiconductor device (MOS transistor) is larger than that of the semiconductor device manufacturing method of the third embodiment. It becomes possible to increase in proportion to the number of first, second, third, and fourth diffusion layers 15, 17, 25, 27. Further, the same operation and effect as the semiconductor device 1 of the first embodiment can be obtained.

上記各実施例において、上記説明したように、各拡散層および各低濃度拡散層は、素子分離領域、各拡散層分離領域、ゲート電極等をマスクに用いてイオン注入により形成されるが、例えば、素子分離領域でアクティブ領域が区画されない場合には、半導体基板上に各拡散層を区画するレジストマスクを形成して、このレジストマスクと各拡散層分離領域とをマスクに用いて、各拡散層を形成することもできる。また、半導体基板上に各低濃度拡散層を区画するレジストマスクを形成して、このレジストマスクと各拡散層分離領域とをマスクに用いて、各低濃度拡散層を形成することもできる。 In each of the above-described embodiments, as described above, each diffusion layer and each low-concentration diffusion layer are formed by ion implantation using an element isolation region, each diffusion layer isolation region, a gate electrode, and the like as a mask. When the active region is not partitioned in the element isolation region, a resist mask for partitioning each diffusion layer is formed on the semiconductor substrate, and each diffusion layer is formed using the resist mask and each diffusion layer isolation region as a mask. Can also be formed. It is also possible to form a resist mask for partitioning each low concentration diffusion layer on the semiconductor substrate, and to form each low concentration diffusion layer using this resist mask and each diffusion layer isolation region as a mask.

本発明の半導体装置および半導体装置の製造方法においては、低濃度拡散層を設けず、その低濃度拡散層の部分も拡散層（ソース・ドレイン）で形成された、いわゆるシングルドレイン構造の半導体装置および半導体装置の製造方法にも適用することができる。また、上記半導体装置としては、ｎ型のＭＯＳトランジスタを一例として説明したが、ｎ型のＭＯＳトランジスタで使用した導電型のｐ型とｎ型とを入れ替えてイオン注入エネルギー等のプロセス条件を調整ことにより、ｐ型のＭＯＳトランジスタにも本発明の構成を適用することができる。 In the semiconductor device and the method for manufacturing the semiconductor device of the present invention, a semiconductor device having a so-called single drain structure in which a low concentration diffusion layer is not provided and a portion of the low concentration diffusion layer is formed of a diffusion layer (source / drain) The present invention can also be applied to a method for manufacturing a semiconductor device. In addition, although the n-type MOS transistor has been described as an example of the semiconductor device, the process conditions such as ion implantation energy can be adjusted by switching the p-type and n-type conductivity used in the n-type MOS transistor. Thus, the configuration of the present invention can also be applied to a p-type MOS transistor.

前記半導体装置の製造方法における各実施例においては、各拡散層分離領域は平面レイアウト的に見て矩形状に形成したが、前記図５によって説明した拡散層分離領域の形態を取ることもできる。 In each embodiment of the semiconductor device manufacturing method, each diffusion layer isolation region is formed in a rectangular shape in plan layout, but may take the form of the diffusion layer isolation region described with reference to FIG.

本発明の半導体装置およびその製造方法は、高集積化されるメモリ回路のＭＯＳ型トランジスタ、高集積化されるロジック回路のＭＯＳ型トランジスタ、表示装置の駆動回路、半導体装置の周辺回路のＭＯＳ型トランジスタ等の用途に適用できる。 A semiconductor device and a manufacturing method thereof according to the present invention include a highly integrated memory circuit MOS transistor, a highly integrated logic circuit MOS transistor, a display device driving circuit, and a semiconductor device peripheral circuit MOS transistor. It can be applied to such uses.

本発明の半導体装置に係る第１実施例を示した説明図である。It is explanatory drawing which showed 1st Example based on the semiconductor device of this invention. 本発明の半導体装置に係る第２実施例を示した説明図である。It is explanatory drawing which showed 2nd Example based on the semiconductor device of this invention. 本発明の半導体装置に係る第３実施例を示した説明図である。It is explanatory drawing which showed 3rd Example based on the semiconductor device of this invention. 本発明の半導体装置に係る第４実施例を示した説明図である。It is explanatory drawing which showed the 4th Example which concerns on the semiconductor device of this invention. 本発明の半導体装置に係る変形例を示した説明図である。It is explanatory drawing which showed the modification concerning the semiconductor device of this invention. 本発明の半導体装置の製造方法に係る第１実施例を示した説明図である。It is explanatory drawing which showed 1st Example which concerns on the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法に係る第１実施例を示した説明図である。It is explanatory drawing which showed 1st Example which concerns on the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法に係る第２実施例を示した説明図である。It is explanatory drawing which showed 2nd Example which concerns on the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法に係る第２実施例を示した説明図である。It is explanatory drawing which showed 2nd Example which concerns on the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法に係る第２実施例を示した説明図である。It is explanatory drawing which showed 2nd Example which concerns on the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法に係る第３実施例を示した説明図である。It is explanatory drawing which showed 3rd Example concerning the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法に係る第３実施例を示した説明図である。It is explanatory drawing which showed 3rd Example concerning the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法に係る第３実施例を示した説明図である。It is explanatory drawing which showed 3rd Example concerning the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法に係る第４実施例を示した説明図である。It is explanatory drawing which showed the 4th Example which concerns on the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法に係る第４実施例を示した説明図である。It is explanatory drawing which showed the 4th Example which concerns on the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法に係る第４実施例を示した説明図である。It is explanatory drawing which showed the 4th Example which concerns on the manufacturing method of the semiconductor device of this invention. 従来の半導体装置としてＭＯＳ型トランジスタを示した説明図である。It is explanatory drawing which showed the MOS type transistor as the conventional semiconductor device. 従来のＭＯＳ型トランジスタにおけるイオン注入エネルギーと不純物深さの関係を示した説明図である。It is explanatory drawing which showed the relationship between the ion implantation energy and impurity depth in the conventional MOS type transistor.

Explanation of symbols

１…半導体装置、１１…半導体基板、１２…ゲート絶縁膜１２…ゲート電極、１５…第１拡散層、１６…第１低濃度拡散層、１７…第２拡散層、１８…第２低濃度拡散層、２１…拡散層分離領域 DESCRIPTION OF SYMBOLS 1 ... Semiconductor device, 11 ... Semiconductor substrate, 12 ... Gate insulating film 12 ... Gate electrode, 15 ... 1st diffusion layer, 16 ... 1st low concentration diffusion layer, 17 ... 2nd diffusion layer, 18 ... 2nd low concentration diffusion Layer, 21 ... diffusion layer separation region

Claims

A gate electrode formed on a semiconductor substrate via a gate insulating film;
A first diffusion layer formed on the semiconductor substrate on one side of the gate electrode;
A second diffusion layer formed on the semiconductor substrate on one side of the gate electrode and spaced apart from the first diffusion layer;
A first low-concentration diffusion layer formed on the semiconductor substrate on the gate electrode side of the first diffusion layer, the concentration of which is lower than that of the first diffusion layer;
A second low-concentration diffusion layer formed on the semiconductor substrate on the gate electrode side of the second diffusion layer and having a lower concentration than the second diffusion layer;
Separating between the first diffusion layer and the first low-concentration diffusion layer, and the second diffusion layer and the second low-concentration diffusion layer, so as to enter a part lower side of the gate electrode, And a diffusion layer / diffusion layer isolation region formed on the semiconductor substrate.

The first low-concentration diffusion layer and the second low-concentration diffusion layer are formed so as to enter one side of the gate electrode, and the length into which the first low-concentration diffusion layer and the second low-concentration diffusion layer enter is below the gate electrode. The semiconductor device according to claim 1, wherein the semiconductor device is equivalent to a length.

The diffusion layer diffusion layer isolation region is formed deeper than the first diffusion layer, the first low concentration diffusion layer, the second diffusion layer, and the second low concentration diffusion layer. 1. The semiconductor device according to 1.

The first diffusion layer, the first low-concentration diffusion layer, the diffusion layer diffusion layer isolation region, and the second diffusion layer and the second low-concentration diffusion layer are repeatedly formed in the gate length direction of the semiconductor device. It has been
The adjacent first diffusion layer and the second diffusion layer are made common and formed by one diffusion layer,
2. The semiconductor device according to claim 1, wherein the first low-concentration diffusion and the second low-concentration diffusion layer adjacent to each other are formed in a single diffusion layer.

The first low-concentration diffusion layer and the second low-concentration diffusion layer are formed so as to enter one side of the gate electrode, and the length into which the first low-concentration diffusion layer and the second low-concentration diffusion layer enter is below the gate electrode. The semiconductor device according to claim 4, which is equivalent to a length.

The diffusion layer diffusion layer isolation region is formed deeper than the first diffusion layer, the first low concentration diffusion layer, the second diffusion layer, and the second low concentration diffusion layer. 4. The semiconductor device according to 4.

A third diffusion layer formed on the semiconductor substrate on the other side of the gate electrode;
A fourth diffusion layer formed apart from the third diffusion layer on the semiconductor substrate on the other side of the gate electrode;
A third low-concentration diffusion layer formed on the semiconductor substrate on the gate electrode side of the third diffusion layer and having a lower concentration than the third diffusion layer;
A fourth low-concentration diffusion layer formed on the semiconductor substrate on the gate electrode side of the fourth diffusion layer and having a lower concentration than the fourth diffusion layer;
The third diffusion layer and the third low-concentration diffusion layer are separated from the fourth diffusion layer and the fourth low-concentration diffusion layer, and are separated from the first diffusion layer diffusion layer separation region. 2. The semiconductor device according to claim 1, further comprising: a second diffusion layer diffusion layer isolation region formed in the semiconductor substrate so as to enter a part of the other side of the other side of the gate electrode.

The first low-concentration diffusion layer and the second low-concentration diffusion layer are formed so as to enter one side of the gate electrode, and the length of the entrance is determined by the first diffusion layer diffusion layer isolation region below the gate electrode. The semiconductor device according to claim 7, wherein the semiconductor device has a length equivalent to the length of the semiconductor device.

The third low-concentration diffusion layer and the fourth low-concentration diffusion layer are formed so as to enter the other side of the gate electrode, and the length of the insertion is determined by the second diffusion layer diffusion layer isolation region below the gate electrode. The semiconductor device according to claim 7, wherein the semiconductor device has a length equivalent to the length of the semiconductor device.

The first diffusion layer diffusion layer isolation region is formed deeper than the first diffusion layer, the first low concentration diffusion layer, the second diffusion layer, and the second low concentration diffusion layer. The semiconductor device according to claim 7.

The second diffusion layer diffusion layer isolation region is formed deeper than the third diffusion layer, the third low concentration diffusion layer, the fourth diffusion layer, and the fourth low concentration diffusion layer. The semiconductor device according to claim 7.

The first low concentration diffusion layer and the third low concentration diffusion layer, the second low concentration diffusion layer and the fourth low concentration diffusion layer, the first diffusion layer diffusion layer isolation region, and the second diffusion layer diffusion layer The semiconductor device according to claim 7, wherein the isolation region is formed at a position facing the channel region formed in the semiconductor substrate under the gate electrode.

The first diffusion layer, the first low-concentration diffusion layer, the diffusion layer diffusion layer isolation region, and the second diffusion layer and the second low-concentration diffusion layer are repeatedly formed in the gate length direction of the semiconductor device. In addition, the third diffusion layer, the third low concentration diffusion layer, the diffusion layer diffusion layer isolation region, and the fourth diffusion layer and the fourth low concentration diffusion layer are formed repeatedly and continuously. Because
The adjacent first diffusion layer and the second diffusion layer are shared and formed by one diffusion layer,
The adjacent first low-concentration diffusion layer and the second low-concentration diffusion layer are shared and formed by one diffusion layer,
The third diffusion layer and the fourth diffusion layer adjacent to each other are made common and formed by one diffusion layer,
The semiconductor device according to claim 7, wherein the adjacent third low-concentration diffusion and the fourth low-concentration diffusion layer are shared and formed by one diffusion layer.

The first low-concentration diffusion layer and the second low-concentration diffusion layer are formed so as to enter one side of the gate electrode, and the length of the entrance is determined by the first diffusion layer diffusion layer isolation region below the gate electrode. The semiconductor device according to claim 13, wherein the semiconductor device has a length equivalent to the length of the semiconductor device.

The third low-concentration diffusion layer and the fourth low-concentration diffusion layer are formed so as to enter the other side of the gate electrode, and the length of the insertion is determined by the second diffusion layer diffusion layer isolation region below the gate electrode. The semiconductor device according to claim 13, wherein the semiconductor device has a length equivalent to the length of the semiconductor device.

The first diffusion layer diffusion layer isolation region is formed deeper than the first diffusion layer, the first low concentration diffusion layer, the second diffusion layer, and the second low concentration diffusion layer. The semiconductor device according to claim 13.

The second diffusion layer diffusion layer isolation region is formed deeper than the third diffusion layer, the third low concentration diffusion layer, the fourth diffusion layer, and the fourth low concentration diffusion layer. The semiconductor device according to claim 13.

The first low concentration diffusion layer and the third low concentration diffusion layer, the second low concentration diffusion layer and the fourth low concentration diffusion layer, the first diffusion layer diffusion layer isolation region, and the second diffusion layer diffusion layer The semiconductor device according to claim 13, wherein the isolation region is formed at a position facing the channel region formed in the semiconductor substrate under the gate electrode.

Forming a diffusion layer diffusion layer isolation region in a semiconductor substrate;
Forming a gate insulating film on the semiconductor substrate;
Forming a gate electrode on the gate insulating film so as to partially cover the diffusion layer diffusion layer isolation region;
The first low concentration diffusion layer is formed on the semiconductor substrate on one side of the gate electrode by using the gate electrode and the diffusion layer diffusion layer isolation region as a mask, and the diffusion layer diffusion layer isolation region. Forming a second low-concentration diffusion layer so as to be separated from the layer;
Forming a sidewall spacer on the side of the gate electrode;
Using the gate electrode, the sidewall spacer, and the diffusion layer diffusion layer isolation region as a mask, the semiconductor substrate on one side of the gate electrode is masked through the first low concentration diffusion layer from the gate electrode side. A first diffusion layer having a higher concentration than the first low-concentration diffusion layer, and separated from the first diffusion layer by the diffusion layer diffusion layer isolation region; the second low-concentration diffusion layer from the gate electrode side; Forming a second diffusion layer having a concentration higher than that of the second low-concentration diffusion layer via the semiconductor device.

The first low-concentration diffusion layer and the second low-concentration diffusion layer are formed so as to enter one side of the gate electrode, and the length into which the first low-concentration diffusion layer and the second low-concentration diffusion layer enter is below the gate electrode. The method for manufacturing a semiconductor device according to claim 19, wherein the method is equivalent to a length.

The diffusion layer diffusion layer isolation region is formed deeper than the first diffusion layer, the first low concentration diffusion layer, the second diffusion layer, and the second low concentration diffusion layer. The manufacturing method of the semiconductor device of description.

Forming a plurality of diffusion layer diffusion layer isolation regions in a semiconductor substrate in a state of being separated from each other;
Forming a gate insulating film on the semiconductor substrate;
Forming a gate electrode on the gate insulating film so as to partially cover each diffusion layer diffusion layer isolation region;
Using the gate electrode and each diffusion layer diffusion layer isolation region as a mask, the first low concentration diffusion layer and the diffusion layer diffusion layer isolation region form the first low concentration diffusion layer on the semiconductor substrate on one side of the gate electrode. Forming a second low concentration diffusion layer so as to be separated from the concentration diffusion layer;
Forming a sidewall spacer on the side of the gate electrode;
Using the gate electrode, the sidewall spacer, and the diffusion layer diffusion layer isolation region as a mask, the semiconductor substrate on one side of the gate electrode and the first low concentration diffusion layer on the gate electrode side through the first low concentration diffusion layer. Forming a first diffusion layer having a concentration higher than that of the first low concentration diffusion layer, and separating the first diffusion layer from the first diffusion layer by the diffusion layer diffusion layer isolation region; Forming a second diffusion layer having a concentration higher than that of the second low-concentration diffusion layer via
When forming the first low-concentration diffusion and the second low-concentration diffusion layer, the adjacent first low-concentration diffusion and the second low-concentration diffusion layer are formed in one diffusion layer,
When forming the first diffusion and the second diffusion layer, the adjacent first diffusion and the second diffusion layer are formed in common and formed as one diffusion layer. .

Each of the first low-concentration diffusion layers and each of the second low-concentration diffusion layers is formed so as to enter one side of the gate electrode, and the length of the entrance is determined by the diffusion layer diffusion layer isolation region below the gate electrode. 23. The method of manufacturing a semiconductor device according to claim 22, wherein the semiconductor device is formed to have the same length as that of the semiconductor device.

Forming a first diffusion layer diffusion layer isolation region and a second diffusion layer isolation region in a semiconductor substrate in a separated state;
Forming a gate insulating film on the semiconductor substrate;
On the gate insulating film, on a part of the first diffusion layer isolation region on the side where the first diffusion layer isolation region and the second diffusion layer isolation region face each other and a part of the second diffusion layer isolation region Forming a gate electrode over the top;
Using the gate electrode and the first and second diffusion layer isolation regions as a mask, the first low concentration diffusion layer and the first diffusion layer isolation region are formed on the semiconductor substrate on one side of the gate electrode. Forming a second low-concentration diffusion layer so as to be separated from the low-concentration diffusion layer; and separating the third low-concentration diffusion layer and the second diffusion layer on the semiconductor substrate on the other side of the gate electrode. Forming a fourth low concentration diffusion layer so as to be separated from the third low concentration diffusion layer by a region;
Forming a sidewall spacer on the side of the gate electrode;
Using the gate electrode, the sidewall spacer, and the diffusion layer isolation region as a mask, the first low concentration diffusion layer is formed on the semiconductor substrate on one side of the gate electrode via the first low-concentration diffusion layer. A first diffusion layer having a higher concentration than the concentration diffusion layer is formed, and is separated from the first diffusion layer by the diffusion layer isolation region. The first diffusion layer is formed on the gate electrode side via the second low concentration diffusion layer. Forming a second diffusion layer having a concentration higher than that of the second low-concentration diffusion layer, and forming the third low-concentration diffusion layer on the other side of the gate electrode via the third low-concentration diffusion layer on the gate electrode side. A third diffusion layer having a higher concentration than the concentration diffusion layer is formed, and is separated from the third diffusion layer by the diffusion layer isolation region. The third diffusion layer is formed on the gate electrode side via the fourth low concentration diffusion layer. 4 From low concentration diffusion layer The method of manufacturing a semiconductor device characterized by comprising a step of forming a high density fourth diffusion layer.

Each of the first low-concentration diffusion layers and each of the second low-concentration diffusion layers is formed so as to enter one side of the gate electrode, and the length of the intrusion is such that each diffusion layer isolation region is below the gate electrode. It is formed in the same length as entering,
Each of the third low-concentration diffusion layers and each of the fourth low-concentration diffusion layers is formed so as to enter one side of the gate electrode, and the length of the intrusion is such that each diffusion layer isolation region is below the gate electrode. 26. The method of manufacturing a semiconductor device according to claim 25, wherein the semiconductor device is formed to have an equivalent length.

The first diffusion layer isolation regions are formed deeper than the first diffusion layers, the first low concentration diffusion layers, the second diffusion layers, and the second low concentration diffusion layers. The second diffusion layer isolation region is formed deeper than each of the third diffusion layers, each of the third low concentration diffusion layers, each of the fourth diffusion layers, and each of the fourth low concentration diffusion layers. 26. A method for manufacturing a semiconductor device according to claim 25.

A step of forming a plurality of diffusion layer isolation regions in a semiconductor substrate in a state of being separated from each other;
Forming a gate insulating film on the semiconductor substrate;
A part of each of the diffusion layer isolation regions in the two rows of the first diffusion layer isolation region and the second diffusion layer isolation region in the column of the diffusion layer isolation region is formed on the gate insulating film. Forming a gate electrode;
Using the gate electrode and each diffusion layer isolation region as a mask, the first low concentration diffusion layer is formed on the semiconductor substrate on one side of the gate electrode by the first low concentration diffusion layer and the first diffusion layer isolation region. A second low-concentration diffusion layer is formed so as to be separated from the layer, and the third low-concentration diffusion layer and the second diffusion layer isolation region are formed on the semiconductor substrate on the other side of the gate electrode. Forming a fourth low concentration diffusion layer so as to be separated from the three low concentration diffusion layers;
Forming a sidewall spacer on the side of the gate electrode;
Using the gate electrode, the sidewall spacer, and the diffusion layer isolation region as a mask, the first low concentration diffusion layer is formed on the semiconductor substrate on one side of the gate electrode via the first low-concentration diffusion layer. A first diffusion layer having a concentration higher than that of the concentration diffusion layer; and the first diffusion layer separated by the diffusion layer isolation region; and the second low concentration diffusion layer via the second low concentration diffusion layer on the gate electrode side. Forming a second diffusion layer having a concentration higher than that of the concentration diffusion layer, and forming the third low concentration on the semiconductor substrate on the other side of the gate electrode via the third low concentration diffusion layer on the gate electrode side. A third diffusion layer having a concentration higher than that of the diffusion layer; and the third diffusion layer separated from the third diffusion layer by the diffusion layer isolation region; and the fourth low concentration through the fourth low concentration diffusion layer on the gate electrode side. Higher concentration than the diffusion layer And forming a fourth diffusion layer,
When forming the first low-concentration diffusion and the second low-concentration diffusion layer, the adjacent first low-concentration diffusion and the second low-concentration diffusion layer are formed in a single diffusion layer.
When forming the third low concentration diffusion and the fourth low concentration diffusion layer, the adjacent third low concentration diffusion and the fourth low concentration diffusion layer are made common to form a single diffusion layer,
In forming the first diffusion and the second diffusion layer, the adjacent first diffusion and the second diffusion layer are made common and formed as one diffusion layer,
In forming the third diffusion and the fourth diffusion layer, the adjacent third diffusion and the fourth diffusion layer are made common to form a single diffusion layer. .

The first low-concentration diffusion layer and the second low-concentration diffusion layer are formed so as to enter one side of the gate electrode, and the length into which the first low-concentration diffusion layer enters is below the gate electrode. The method for manufacturing a semiconductor device according to claim 28, wherein the method is equivalent to a length.

The third low-concentration diffusion layer and the fourth low-concentration diffusion layer are formed so as to enter the other side of the gate electrode, and the length into which the third low-concentration diffusion layer enters is that the second diffusion layer isolation region enters under the gate electrode. The method for manufacturing a semiconductor device according to claim 28, wherein the method is equivalent to a length.

29. The first diffusion layer isolation region is formed deeper than the first diffusion layer, the first low concentration diffusion layer, the second diffusion layer, and the second low concentration diffusion layer. The manufacturing method of the semiconductor device of description.

The second diffusion layer isolation region is formed deeper than the third diffusion layer, the third low concentration diffusion layer, the fourth diffusion layer, and the fourth low concentration diffusion layer. The manufacturing method of the semiconductor device of description.

The first low-concentration diffusion layer and the third low-concentration diffusion layer, the second low-concentration diffusion layer and the fourth low-concentration diffusion layer, and the first diffusion layer isolation region and the second diffusion layer isolation region are: 29. The method of manufacturing a semiconductor device according to claim 28, wherein the semiconductor device is formed at a position opposite to each other across the channel region formed in the semiconductor substrate under the gate electrode.