JP2005043420A - Pattern forming method and method for manufacturing semiconductor device - Google Patents
Pattern forming method and method for manufacturing semiconductor device Download PDFInfo
- Publication number
- JP2005043420A JP2005043420A JP2003199942A JP2003199942A JP2005043420A JP 2005043420 A JP2005043420 A JP 2005043420A JP 2003199942 A JP2003199942 A JP 2003199942A JP 2003199942 A JP2003199942 A JP 2003199942A JP 2005043420 A JP2005043420 A JP 2005043420A
- Authority
- JP
- Japan
- Prior art keywords
- film
- resist film
- resist
- pattern
- mask layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Photosensitive Polymer And Photoresist Processing (AREA)
- Drying Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
Description
【０００１】
【発明の属する技術分野】
本発明は、基板上に形成されたレジスト膜の反転パターンを用いてパターニングを行うパターン形成方法、及びこのパターン形成方法を用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、情報通信技術の飛躍的発展に伴い、社会生活のあらゆる分野において情報化が進展している。その基盤を支えるのが半導体装置であり、その高機能化に対する要求はとどまる所を知らない。半導体装置の高速化、高集積化、低消費電力化に対して微細化は極めて有効な手段である。微細化のキーテクノロジーであるリソグラフィ技術については、露光装置、レジスト等の研究開発が鋭意進められてきたが、その困難度は加速度的に増しつつある。
【０００３】
微細化の進行に伴いレジスト膜厚の薄膜化が進んでいる。一般に、レジストパターンのアスペクト比（レジストパターン高さ÷レジストパターン寸法）が３を超えると、リンス時のパターン倒壊が起こりやすくなると言われているため、微細パターンを形成するためにはレジストの薄膜化が必要である。とりわけ、Ｆ２リソグラフィおよび低加速ＥＢリソグラフィにおいては、高透明なレジストを開発することの困難さや電子線のレジスト中の透過距離の短さから、アスペクト比から必要とされる膜厚よりも、さらに薄い膜厚のレジストを用いる必要がある。
【０００４】
薄膜化に際して問題となるのが、レジストのドライエッチング耐性との両立である。レジスト膜厚が薄くなると、レジストパターンをマスクとして被加工膜を直接加工することが困難になる。
【０００５】
この問題を解決する方法として多層レジストプロセスがある。多層レジストプロセスにはいくつか種類があるが、ここでは、反転マスクプロセスを例に挙げる（特許文献１）。反転マスクプロセスは、レジストに対しドライエッチング耐性を全く要求しないため、レジスト開発において解像性のみを追求することができる。また、反転マスクプロセスによって得られる最終的なパターンは、レジストパターンを凹凸反転させたパターンであることから、これまでのパターン転写方法では形成の困難なパターンを容易に形成することが可能である。
【０００６】
我々は、半導体製造に用いられるレイヤーに含まれるパターン、エッチングマスク材料の物性および半導体装置製造プロセスの精度を総合的に勘案しつつ、塗布平坦化に関するシミュレーションおよび実験を行った結果、半導体装置の製造に用いられるレイヤーのほとんどで、特許文献１に示された従来技術をそのまま適用するだけでは破綻をきたすという結論に至った。すなわち、大きなレジスト残しパターンまたは大きなレジスト抜きパターンであった個所でパターンが目論見どおり形成できないのである。
【０００７】
【特許文献１】
特開平５−２６７２５３
【０００８】
【発明が解決しようとする課題】
反転マスクプロセスには、大きなレジスト残しパターンまたは大きなレジスト抜きパターンであった個所でパターンが目論見どおり形成できないという問題がある。
【０００９】
本発明の目的は、反転マスクプロセスを用いて、所定のパターンを作成することができるパターン形成方法、及びこのパターン形成方法を用いた半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の一例に係わるパターン形成方法は、被加工膜上にレジスト膜を形成する工程と、前記レジスト膜をパターニングする工程と、前記被加工膜上に前記レジスト膜を覆うマスク層を回転塗布法を用いて形成する工程と、前記マスク層の表面を後退させて、前記レジスト膜の上面を露出させる工程と、前記レジスト膜上面の露出後、前記レジスト膜を除去する工程と、前記マスク層をマスクにして前記被加工膜をエッチングする工程とを含み、前記レジスト膜のパターンが形成されている領域において、前記レジスト膜の被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、前記レジスト膜の被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）との関係が、
【数５】
【００１１】
本発明の一例に係わるパターン形成方法は、被加工膜上に第１のレジスト膜を形成する工程と、前記第１のレジスト膜をパターニングする工程と、前記被加工膜上にパターニングされた第１のレジスト膜を覆うマスク層を回転塗布法を用いて形成する工程と、前記マスク層の表面を後退させて、前記第１のレジスト膜の上面を露出させる工程と、前記第１のレジスト膜の上面の露出後、前記被加工膜上に前記マスク層を覆う第２のレジスト膜を形成する工程と、前記第２のレジスト膜をパターニングする工程と、パターニングされた前記第２のレジスト膜をマスクとして前記マスク層をエッチングする工程と、前記マスク層のエッチング後、第１及び第２のレジスト膜を除去する工程と、第１及び第２のレジスト膜の除去後または除去と同時に、エッチングされた前記マスク層をマスクとして前記被加工膜をパターニングする工程とを含むことを特徴とする。
【００１２】
本発明の一例に係わるパターン形成方法は、被加工膜上に第１のレジスト膜を形成する工程と、前記第１のレジスト膜をパターニングする工程と、前記被加工膜上に前記第１のレジスト膜を覆うマスク層を回転塗布法を用いて形成する工程と、前記被加工膜上に前記マスク層を覆う第２のレジスト膜を形成する工程と、前記第２のレジスト膜をパターニングする工程と、パターニングされた第２のレジスト膜をマスクとして前記マスク層をエッチングする工程と、前記マスク層のエッチング後、前記第２のレジスト膜を除去する工程と、第２のレジスト膜の除去後、前記マスク層の表面を後退させて、第１のレジスト膜の上面を露出させる工程と、露出した第１のレジスト膜を除去する工程と、露出した第１のレジスト膜の除去後または除去と同時に、エッチングされた前記マスク層をマスクとして前記被加工膜をパターニングする工程とを含むことを特徴とする。
【００１３】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
（第１の実施形態）
図１は本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図である。
図１（ａ）に示すように、基板１上に被加工膜としてＴＥＯＳ膜２を膜厚５００ｎｍで形成する。ＴＥＯＳ膜２上に下層膜としてポリアセナフチレン膜３を膜厚５００ｎｍで回転塗布後にベークして形成する。ポリアセナフチレン膜３上にレジスト膜５を膜厚１２５ｎｍで回転塗布しプリベークする。レジスト膜５は化学増幅型ＡｒＦポジレジストである。
【００１４】
図１（ｂ）に示すように、レジスト膜５をＡｒＦ露光装置にて露光し、その後、ＰＥＢおよび現像を行うことによりレジストパターンを得る。
【００１５】
レジスト膜５のパターンは、被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、式（１）の関係を常に満たしている。
【００１６】
【数６】
式（１）は、後ほど行われるマスク層の除去工程の終了後に、レジスト膜５のパターンが形成された際に抜きであった全ての領域でマスク層の残膜が存在し、かつレジスト膜５のパターンが形成された際に残しであった全ての領域でマスク層の残膜が存在しないようにすることを可能にするためにレジストパターンに課される必要条件である。式（１）の導出過程は、後で説明する。
【００１８】
図１（ｃ）に示すように、マスク層として水溶性シリコーン膜６をベタ膜で膜厚５００ｎｍとなるように回転塗布法で形成する。
【００１９】
図１（ｄ）に示すように、水溶性シリコーン膜６をＣＦ４／Ｏ２混合ガスのプラズマによりエッチバックする。レジスト膜５のパターンが形成された際に抜きであった全ての領域で水溶性シリコーン膜６の残膜が存在し、かつレジスト膜５のパターンが形成された際に残しであった全ての領域で水溶性シリコーン膜６の膜の残膜が存在していない。また、レジスト膜５のパターンが形成された際に抜きであった領域における水溶性シリコーン膜６の膜厚は、５００ｎｍのポリアセナフチレン膜３を加工するのに最低限必要な５０ｎｍを常に上回っている。
【００２０】
図１（ｅ）に示すように、酸素プラズマでレジスト膜５を除去し、ポリアセナフチレン膜３をパターニングする。図１（ｆ）に示すように、ポリアセナフチレン膜３のパターンをマスクとしてＴＥＯＳ膜２を加工する。図１（ｇ）に示すように、酸素プラズマでポリアセナフチレン膜３をアッシングし、所望のＴＥＯＳ膜２のパターンを得ることができる。
【００２１】
式（１）の導出過程を以下に説明する。式（１）は、「後ほど行われるマスク層の除去工程の終了後に、レジスト膜５のパターンが形成された際に抜きであった全ての領域でマスク層の残膜が存在し、かつレジスト膜５のパターンが形成された際に残しであった全ての領域でマスク層の残膜が存在しないようにする（以下、全面頭出しと呼ぶ）ために、レジストパターンに課される必要条件」を表している。以下、この条件を０とする。条件０は、段差基板上に液体を回転塗布した際の液面プロファイルを計算する方法に関する文献１に基づいて以下のように求めた。Ｐ． Ｙ． Ｗｕ ａｎｄ Ｆ． Ｃ． Ｃｈｏｕ， Ｊ． Ｅｌｅｃｔｒｏｃｈｅｍ． Ｓｏｃ．， １４６， ３８１９ （１９９９）
段差基板上に溶液を回転塗布した際の液面プロファイルは、次の無次元化した式で表される。
【００２２】
【数７】
ここで、個々の変数の意味は次の通りである。
【００２４】
ｔ：時刻
ｒ：回転中心からの距離
ｒ０：着目するパターンの中心座標 （回転中心が原点）
ｗ：着目するパターンの幅
ｈ （ｒ， ｔ） ：塗布材料の膜厚
ｈｆ：ｔ＝∞における完全フラット基板上の塗布膜の膜厚
η：溶液の粘度
ρ：溶液の密度
ν：溶液の動粘度 （≡η／ρ）
ｓ （ｒ， ｔ） ：基板のプロファイル
ω：ウエハ回転の角速度
γ：溶液の表面張力
ここで、着目すべき変数としてΩ２が挙げられる。Ω２は段差被覆性に関する支配的パラメータである。Ω２が小さいほど段差被覆性が向上する。つまり、溶液の液面が平坦になり、反転マスクプロセスの適用において望ましい状態になる。
【００２５】
本実施形態において全面頭出しを行うためには、“適用が想定されるレジスト膜の膜厚範囲、マスク層厚範囲、エッチングマスク材料の物性値の範囲およびプロセス条件の範囲を考慮した際、最もエッチバック深さのマージンが大きくなる場合（最も制限の緩い場合）において、全面頭出しが可能であるためにレジストパターンがある条件２を満たす”ことが必要である。
【００２６】
最もプロセスマージンが大きくなる場合のパラメータとして、以下の値を用いた。
【００２７】
ｒ０：３．０ｃｍ
ｈｆ：１．０μｍ
ρ：０．８ｇ／ｃｍ３
ω：２π×１０００ｒａｄ
γ：６０ｄｙｎ／ｃｍ
ｄ：０．３μｍ
ただし、
ｄ：レジスト膜の高さ
である。
【００２８】
条件２を満たすためには、“エッチングマスク材料塗布後において、最も広いレジスト残しパターンであった個所の中央におけるエッチングマスク材料の表面の高さと、最も広いレジスト抜きパターンであった個所の中央におけるエッチングマスク材料の表面の高さの差が、レジストパターンの高さよりも小さくなる”という、条件３を満たすことが必要である。
【００２９】
本実施形態においては、「最も広いレジスト残しパターンであった個所」の定義として、「レジスト膜のパターンより選択される、レジスト膜の被覆率が９０％以上となる最大の正方形領域」とした。なぜなら、広い残しパターンに微細なスリットやホールが周期的に挿入されているようなパターンは、段差基板塗布の観点からは実質的にまとめて一つの大きな残しパターンとして扱うことが適当だからである。シミュレーションを行った結果、９０％という水準は適切な水準であることを確認した。また、「最も広いレジスト抜きパターンであった個所」の定義として、「レジスト膜のパターンより選択される、レジスト膜の被覆率が１０％以下となる最大の正方形領域」とした。なぜなら、広い抜きパターンに微細なラインやピラーが周期的に挿入されているようなパターンは、段差基板塗布の観点からは実質的にまとめて一つの大きな抜きパターンとして扱うことが適当だからである。シミュレーションを行った結果、１０％という水準は適切な水準であることを確認した。
【００３０】
さらに、条件３を満たすためには、「最も広いレジスト残しパターンの周囲にレジスト抜きパターンが全くない場合におけるパターン中央におけるエッチングマスク材料の表面の高さと、最も広いレジスト抜きパターンの周囲にレジスト残しパターンが全くない場合におけるパターン中央におけるエッチングマスク材料の表面の高さの差が、レジストパターンの高さよりも小さい」という条件４を満たすことが必要である。
【００３１】
ここで、レジスト膜のパターンより選択される、レジスト膜の被覆率が９０％以上となる最大の正方形領域の一辺の長さをｙμｍ、レジスト膜のパターンより選択される、レジスト膜の被覆率が１０％以下となる最大の正方形領域の一辺の長さをｘμｍとすると、条件４を満たすｙとｘの集合が求められる。この集合を近似式で表したのが式（１）である。該集合の境界線（実線）とフィット式（破線）を図２に示す。なお、境界線は、条件４を満たすｙとｘの集合をシミュレーションで求めた結果である。
したがって、全面頭出しをするためには、レジスト膜のパターンは式（１）を常に満たしている必要がある。
【００３２】
（第２の実施の形態）
第１の実施形態で説明した方法だけでは、素子パターンを形成することが出来ない。本実施形態では、素子パターンを形成する方法を説明する。
【００３３】
リソグラフィによるパターン形成を２度行い、そのうち１回目はレジスト膜のパターン被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、式（１）の関係を常に満たす領域を含むようにする。２回目は通常のリソグラフィ技術を用いてパターニングする。
【００３４】
図３，図４は、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図である。
図３（ａ）に示すように、基板上に膜厚５００ｎｍのＴＥＯＳ膜２，膜厚５００ｎｍのポリアセナフチレン膜３，第１のレジスト膜５，及び膜厚５００ｎｍの水溶性シリコーン膜６を形成し、水溶性シリコーン膜６をＣＦ４／Ｏ２混合ガスのプラズマによりエッチバックする。レジスト膜５のパターンが形成された際に抜きであった全ての領域で水溶性シリコーン膜６の残膜が存在し、かつレジスト膜５のパターンが形成された際に残しであった全ての領域で水溶性シリコーン膜６の膜の残膜が存在していない。また、レジスト膜５のパターンが形成された際に抜きであった領域における水溶性シリコーン膜６の膜厚は、５００ｎｍのポリアセナフチレン膜３を加工するのに最低限必要な５０ｎｍを常に上回っている。この処理は、第１の実施形態で図１（ａ）〜図１（ｄ）を参照して説明した処理と同様なので、説明を省略する。なお、本実施形態では、第１の実施形態と同じく、第１のレジスト膜５のパターンは、被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、レジストパターン被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、式（１）の関係を満たしていた。
【００３５】
図３（ｂ）に示すように、基板１上に反射防止材料を含む溶液を塗布した後、プリベークして、膜厚８５ｎｍの第２の反射防止膜７を形成する。
【００３６】
図３（ｃ）に示すように、第２の反射防止膜７上に、レジスト剤を回転塗布した後、プリベークして膜厚３００ｎｍのポジ型の第２のレジスト膜８を形成する。第２のレジスト膜８は、ポジ型のＡｒＦレジストである。さらに、第２のレジスト膜８を露光および現像し、第２のレジスト膜８のパターンを得る。第２のレジスト膜８のパターンは任意のパターンを形成することが可能である。
【００３７】
図３（ｄ）に示すように、第２のレジスト膜８のパターンをマスクとして第２の反射防止膜７、水溶性シリコーン膜６及び第１のレジスト膜５を加工する。図４（ｅ）に示すように、基板１全面に光照射し、ポジ型の第２のレジスト膜８を現像除去する。
【００３８】
図４（ｆ）に示すように、酸素プラズマを照射して第２の反射防止膜７及び第１のレジスト膜５を除去する。引き続き酸素プラズマを照射して、ポリアセナフチレン膜３をパターニングする。ポリアセナフチレン膜３のパターニングは、水溶性シリコーン膜６をマスクとして行われる。一般に、酸素プラズマを用いた条件では、水溶性シリコーン膜６等のシリコン原子含有材料のエッチングレートは、反射防止膜やレジスト膜のエッチングレートよりもずっと遅くなる。
【００３９】
図４（ｇ）に示すように、ポリアセナフチレン膜３のパターンをマスクとしてＴＥＯＳ膜２を加工する。図４（ｈ）に示すように、酸素プラズマでポリアセナフチレン膜３をアッシングして除去する。以上の工程により、所望のパターンのＴＥＯＳ膜２を得ることができる。
【００４０】
なお、第１のレジスト膜５のパターン被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、第１のレジスト膜５のパターン被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、式（１）の関係を常に満たしている必要はない。第１のレジスト膜５と第２のレジスト膜８との積層領域において、第１のレジスト膜５のパターンが、式（１）の関係を常に満たしていれば良い。第１のレジスト膜５のパターン被覆率が式（１）の関係を満たしてない領域における第１のレジスト膜５周囲の水溶性シリコーン膜６は、第２のレジスト膜をマスクに用いた水溶性シリコーン膜６のパターニング時に除去される。
【００４１】
又、第１のレジスト膜のパターンと第２のレジスト膜のパターンとを組み合わせて、通常のリソグラフィでは露光マージンの点で形成が困難であったパターンを容易に形成することが可能になる。具体的な例を一つ挙げる。第１のレジスト膜がＬＳパターンを含み、当該ＬＳパターンに垂直に交差するＬＳパターンを第２のレジスト膜として積層する場合を考える。図５を参照して、本発明の第２の実施形態に係わる半導体装置の製造工程の変形例を説明する。なお、以下の実施形態では、図３（ａ）〜図４（ｈ）に対応させて説明する。
【００４２】
図５（ａ）に示すように、Ｌ／Ｓパターンを含む第１のレジスト膜５のパターンを形成する（図３（ａ）を参照した工程に対応）。水溶性シリコーン膜６を成膜した後、第１のレジスト膜５の上面を露出させる。次いで、図５（ｂ）に示すように、第２の反射防止膜７を形成した後、第１のレジスト膜のＬ／Ｓパターンに略直交するＬ／Ｓパターンを有する第２のレジスト膜８のパターンを形成する（図３（ｃ）を参照した工程に対応）。図５（ｃ）に示すように、第２のレジスト膜８をマスクに第２の反射防止膜７及び水溶性シリコーン膜６をエッチングする（図３（ｄ）を参照した工程に対応）。図５（ｄ）に示すように、第２のレジスト膜８を除去する（図４（ｅ）を参照した工程に対応）。図５（ｅ）に示すように、酸素プラズマを照射して第２の反射防止膜７及び第１のレジスト膜５を除去する（図４（ｆ）を参照した工程に対応）。図５（ｆ）に示すように、水溶性シリコーン膜６及びポリアセナフチレン膜３をマスクにＴＥＯＳ膜２を加工した後、水溶性シリコーン膜６及びポリアセナフチレン膜３を除去する（図４（ｇ），（ｈ）を参照した工程に対応）。
【００４３】
以上の工程で、二つのレジスト膜を組み合わせることによって、一般的に露光マージンの小さい密なピラーパターンを形成することができる。
【００４４】
（第３の実施形態）
本変形例は、第２の実施の形態と基本的なプロセスは同じで、第１のレジスト膜のパターンに対して、溶剤耐性を持たせるための処理をさらに行うことを特徴とする。
【００４５】
図６，図７は、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図である。
図６（ａ）に示すように、第２の実施形態と同様に、基板上に膜厚５００ｎｍのＴＥＯＳ膜２，膜厚５００ｎｍのポリアセナフチレン膜３，第１のレジスト膜５，及び膜厚５００ｎｍの水溶性シリコーン膜６を形成する。
【００４６】
図６（ｂ）に示すように、レジスト膜５に対して電子線を照射してＥＢキュア処理を行い、改質されたレジスト膜１５を得る。改質された第１のレジスト膜１５は、有機溶剤に対して耐性を有する。
【００４７】
図６（ｃ）に示すように、回転塗布法によりベタ膜で膜厚５００ｎｍのＳＯＧ膜（マスク層）１６を形成する。ＳＯＧ膜の溶液は有機溶剤を用いている。改質前の第１のレジスト膜５に対して、有機溶剤を含むＳＯＧ膜の溶液を塗布すると、第１のレジスト膜５のパターンが崩れてしまう。本実施形態の場合、ＥＢキュア処理により改質された第１のレジスト膜１５に対して、ＳＯＧ膜の溶液を塗布しているので、第１のレジスト膜１５のパターンが崩れることを抑制することができる。
【００４８】
図６（ｄ）に示すように、水溶性シリコーン膜６をＣＦ４／Ｏ２混合ガスのプラズマによりエッチバックする。第１のレジスト膜５のパターンが形成された際に抜きであった全ての領域でＳＯＧ膜１６の残膜が存在し、かつ第１のレジストパターンが形成された際に残しであった全ての領域でＳＯＧ膜１６の残膜が存在していない。また、第１のレジスト膜５のパターンが形成された際に抜きであった領域におけるＳＯＧ膜１６の膜厚は、膜厚５００ｎｍのポリアセナフチレン膜３を加工するのに最低限必要な５０ｎｍを常に上回っている。
【００４９】
図７（ｅ）に示すように、膜厚８５ｎｍの第２の反射防止膜７及び第２のレジスト膜８のパターンを形成する。第２のレジスト膜８は、ポジ型のＡｒＦレジストである。そして、第２のレジスト膜８のパターンをマスクとして、第２の反射防止膜７およびＳＯＧ膜１６を加工する。
【００５０】
図７（ｆ）に示すように、ウエハ全面に光照射し、第２のレジスト膜８を現像除去する。図７（ｇ）に示すように、酸素プラズマで第２の反射防止膜７を除去しポリアセナフチレン膜３をパターニングする。一般に、酸素プラズマを用いた条件では、水溶性シリコーン膜６等のシリコン原子含有材料のエッチングレートは、反射防止膜やＳＯＧ膜のエッチングレートよりもずっと遅くなる。
【００５１】
図７（ｈ）に示すように、ポリアセナフチレン膜３のパターンをマスクとしてＴＥＯＳ膜２を加工する。図７（ｋ）に示すように、酸素プラズマでポリアセナフチレン膜３のパターンをアッシングし、所望のＴＥＯＳ膜２のパターンを得ることができる。
【００５２】
なお、第１のレジスト膜５のパターン被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、第１のレジスト膜５のパターン被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、式（１）の関係を常に満たしている必要はない。第１のレジスト膜５と第２のレジスト膜８との積層領域において、第１のレジスト膜５のパターン被覆率が、式（１）の関係を常に満たしていれば良い。第１のレジスト膜５のパターン被覆率が、式（１）の関係を満たしてない領域における第１のレジスト膜５周囲のＳＯＧ膜１６は、第２のレジスト膜８をマスクに用いたＳＯＧ膜１６のパターニング時に除去される。
【００５３】
本実施形態によれば、マスク層の溶剤が有機溶剤であり、そのまま第１のレジストパターン上に塗布すると、通常はレジストパターンが崩れてしまうような材料であっても、これを用いることができる。
【００５４】
本実施形態では、溶剤耐性を持たせるための処理として電子線照射を用いたが、本発明の実施はこれに限定されるものではない。例えば、光照射、イオン照射、ラジカル照射を用いることが可能である。
【００５５】
本実施形態では、マスク層としてＳＯＧ膜を用いたが、本発明の実施はこれに限定されるものではない。下層膜に対するエッチング耐性を有する材料が使用可能である。例えば、様々なシリコン原子含有材料や金属原子含有材料を使用することができる。
【００５６】
（第４の実施形態）
本変形例は、第２の実施の形態と基本的なプロセスは同じで、第１のレジスト膜の下に第１の反射防止膜を形成することを特徴とする。
図８，図９は、本発明の第４の実施形態に係わる半導体装置の製造工程を示す断面図である。
図８（ａ）に示すように、基板１上に被加工膜としてＴＥＯＳ膜２を膜厚５００ｎｍで形成し、その上に下層膜としてスパッタ法により膜厚３００ｎｍのカーボン膜２３を形成する。カーボン膜２３上に膜厚８５ｎｍの第１の反射防止膜４を形成する。第１の反射防止膜４上に第１のレジスト膜５を形成する。
【００５７】
図８（ｂ）に示すように、第１のレジスト膜５をＡｒＦ露光装置にて露光した後、ＰＥＢおよび現像を行うことにより第１のレジスト膜５のパターンを得る。
【００５８】
第１のレジスト膜５のパターンは、被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、式（１）の関係を満たしている領域が存在する。
【００５９】
図８（ｃ）に示すように、回転塗布により、膜厚５００ｎｍ上に水溶性シリコーン膜６を形成した後、水溶性シリコーン膜６をＣＦ４／Ｏ２混合ガスのプラズマによりエッチバックする。水溶性シリコーン膜６上に膜厚８５ｎｍの第２の反射防止膜７を形成する。
【００６０】
図８（ｄ）に示すように、第２のレジスト膜８として膜厚３００ｎｍのポジ型のＡｒＦレジストを形成する。さらに、第２のレジスト膜８を露光および現像し、第２のレジスト膜８のパターンを得る。第２のレジスト膜８のパターンをマスクとして第２の反射防止膜７および水溶性シリコーン膜６を加工する。図９（ｅ）に示すように、ウエハ全面に光照射し、第２のレジスト膜８を現像除去する。
【００６１】
図９（ｆ）に示すように、酸素プラズマで第２の反射防止膜７を除去しカーボン膜２３をパターニングする。一般に、酸素プラズマを用いた条件では、水溶性シリコーン等のシリコン原子含有材料のエッチングレートは、反射防止膜やカーボン膜のエッチングレートよりもずっと遅くなる。
【００６２】
図９（ｇ）に示すように、カーボン膜２３をマスクとしてＴＥＯＳ膜２を加工する。図９（ｈ）に示すように、酸素プラズマでカーボン膜２３のパターンをアッシングし、所望のＴＥＯＳ膜２のパターンを得ることができる。
【００６３】
なお、第１のレジスト膜５のパターン被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、第１のレジスト膜５のパターン被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、式（１）の関係を常に満たしている必要はない。第１のレジスト膜５と第２のレジスト膜８との積層領域において、第１のレジスト膜５のパターンが式（１）の関係を常に満たしていれば良い。第１のレジスト膜５のパターンが、式（１）の関係を満たしてない領域における第１のレジスト膜５周囲の水溶性シリコーン膜６は、第２のレジスト膜をマスクに用いた水溶性シリコーン膜６のパターニング時に除去される。
【００６４】
本実施形態によれば、下層膜の反射率が大きい場合にも、高い精度で第１のレジスト膜５のパターニングを行うことが可能になる。
【００６５】
本実施形態では、下層膜としてスパッタ法で形成されたカーボン膜を用いた例を示したが、本発明の実施は、形成方法並びに下層膜の種類によって限られるものではない。例えば、ＣＶＤ法で形成されたカーボン膜などの使用が可能である。また、第１の実施形態において示した下層膜の使用ももちろん可能である。
【００６６】
（第５の実施形態）
本変形例は、第２の実施の形態と基本的なプロセスは同じで、第１のレジスト膜の下に第１の反射防止膜を形成することを特徴とする。
図１０，図１１は、本発明の第５の実施形態に係わる半導体装置の製造工程を示す断面図である。
図１０（ａ）に示すように、基板１上に被加工膜としてＡｌ膜１２を膜厚２５０ｎｍ形成し、その上に下層膜としてスパッタ法により膜厚１００ｎｍのシリコン窒化膜３３を形成する。シリコン窒化膜３３上に膜厚８５ｎｍの第１の反射防止膜４を形成する。第１の反射防止膜４上に第１のレジスト膜２５を塗布形成する。なお、本実施形態において、第１のレジスト膜２５はＳｉ含有レジストである。
【００６７】
図１０（ｂ）に示すように、第１のレジスト膜２５をＡｒＦ露光装置にて露光した後、ＰＥＢおよび現像を行うことにより第１のレジスト膜２５のパターンを得る。レジスト膜５のパターンは、被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、式（１）の関係を満たしている領域が存在する。第１のレジスト膜２５に対して電子線を照射してＥＢキュア処理を行い、改質された第１のレジスト膜２５を得る。改質された第１のレジスト膜２５は、有機溶剤に対して耐性を有する。
【００６８】
図１０（ｃ）に示すように、回転塗布により、膜厚５００ｎｍでポリアセナフチレン膜２６を形成した後、ポリアセナフチレン膜２６を酸素プラズマによりエッチバックする。
【００６９】
図１０（ｄ）に示すように、第２のレジスト膜２８としてポジ型のＳｉ含有レジストを形成する。さらに、第２のレジスト膜２８を露光および現像し、第２のレジスト膜２８のパターンを得る。第２のレジスト膜２８のパターンをマスクとしてポリアセナフチレン膜２６をエッチングする。図１１（ｅ）に示すように、ウエハ全面に光照射し、第２のレジスト膜２８を現像除去する。
【００７０】
図１１（ｆ）に示すように、フルオロカーボンガスプラズマを供給し、第１のレジスト膜２５の除去及びポリアセナフチレン膜２６をパターニングを行う。図１１（ｇ）に示すように、Ｃｌ２とＢＣｌ３のプラズマを供給して、シリコン窒化膜３３をマスクとしてＡｌ膜１２を加工する。図１１（ｈ）に示すように、酸素プラズマでシリコン窒化膜３３のパターンをアッシングし、所望のＡｌ膜１２のパターンを得ることができる。
【００７１】
なお、第１のレジスト膜２５のパターン被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、第１のレジスト膜５のパターン被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、式（１）の関係を満たしていない領域があっても良い。第１のレジスト膜２５と第２のレジスト膜２８との積層領域において、第１のレジスト膜２５のパターンが、式（１）の関係を常に満たしていれば良い。第１のレジスト膜２５のパターンが式（１）の関係を満たしてない領域における第１のレジスト膜２５周囲のポリアセナフチレン膜２６は、第２のレジスト膜２８をマスクに用いたポリアセナフチレン膜２６のパターニング時に除去される。
【００７２】
本実施形態によれば、下層膜の反射率が大きい場合にも、高い精度で第１のレジスト膜２５のパターニングを行うことが可能になる。
【００７３】
本実施形態では、下層膜としてシリコン窒化膜を用いた例を示したが、実施形態は、形成方法並びに下層膜の種類によって限られるものではない。例えば、ＳｉＯ２ 膜，アモルファスシリコン膜などの使用が可能である。また、第１の実施形態において示した下層膜の使用ももちろん可能である。
【００７４】
本実施形態では、マスク層としてポリアセナフチレン膜を用いたが、本発明の実施はこれに限定されるものではない。下層膜に対するエッチング耐性を有する材料が使用可能である。例えば、ノボラック樹脂膜、ポリイミド膜、ポリアリーレン膜、ポリアリーレンエーテル膜を使用することができる。
【００７５】
（第６の実施形態）
本実施形態では、第４の実施形態と基本的なプロセスは同じで、下層膜を用いずに、被加工膜の加工をおこなう方法を説明する。
図１２，図１３は、本発明の第６の実施形態に係わる半導体装置の製造工程を示す断面図である。
【００７６】
図１２（ａ）に示すように、基板１上に膜厚５００ｎｍのＴＥＯＳ膜２、膜厚８５ｎｍの第１の反射防止膜４、及び膜厚１２５ｎｍの第１のレジスト膜５を形成する。
【００７７】
図１２（ｂ）に示すように、第１のレジスト膜５をＡｒＦ露光装置にて露光した後、ＰＥＢ及び現像を行うことにより第１のレジスト膜５のパターンを得る。さらに、第１のレジスト膜５のパターンに電子線を照射し、改質された第１のレジスト膜１５を得る。
【００７８】
レジスト膜５のパターンは、被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、式（１）の関係を常に満たしている領域を含む。
【００７９】
図１２（ｃ）に示すように、マスク層としてチタニア（酸化チタン）膜３６をベタ膜で膜厚５００ｎｍとなるように形成する。チタニア膜はゾルゲル法によって形成する。
【００８０】
図１２（ｄ）に示すように、チタニア膜３６をＣｌガスのプラズマによりエッチバックする。第１のレジスト膜１５のパターンが形成された際に抜きであった全ての領域でチタニア膜３６の残膜が存在し、かつ第１のレジスト膜１５のパターンが形成された際に残しであった全ての領域でチタニア膜３６の残膜が存在していない。また、第１のレジスト膜１５のパターンが形成された際に抜きであった領域におけるチタニア膜３６の膜厚は、膜厚５００ｎｍのポリアセナフチレン膜３を加工するのに最低限必要な５０ｎｍを常に上回っている。
【００８１】
図１２（ｅ）に示すように、膜厚８５ｎｍの第２の反射防止膜７を形成する。第２の反射防止膜７上に膜厚３００ｎｍの第２のレジスト膜８を形成する。第２のレジスト膜８は、ポジ型のＡｒＦレジストである。さらに、第２のレジスト膜８を露光および現像し、第２のレジスト膜８のパターンを得る。
【００８２】
図１３（ｆ）に示すように、第２のレジスト膜８のパターンをマスクとして第２の反射防止膜７およびチタニア膜３６を加工する。図１３（ｇ）に示すように、ウエハ全面に光照射し、第２のレジスト膜８を現像除去する。
【００８３】
図１３（ｈ）に示すように、酸素プラズマで第２の反射防止膜７を除去してから、第１の反射防止膜４をパターニングする。一般に、酸素プラズマを用いた条件では、チタニア膜３６のエッチングレートは、反射防止膜やカーボン膜のエッチングレートよりもずっと遅くなる。
【００８４】
図１３（ｉ）に示すように、チタニア膜３６をマスクとしてＴＥＯＳ膜２を加工する。図１３（ｊ）に示すように、Ｃｌガスのプラズマでチタニア膜３６及び第１の反射防止膜４を除去する。
【００８５】
本実施形態に示したように、マスク層のパターンを用いて、被加工膜を直接加工することが可能な場合は、必ずしも下層膜を用いる必要はない。
【００８６】
本実施形態では、第１の反射防止膜を形成したが、第１のレジストパターンの形成方法によっては、第１の反射防止膜の形成を省略することが可能である。例えば、第１のレジストパターンの形成を電子線にて行う場合には反射防止膜は必ずしも必要ではない。
【００８７】
本実施形態では、マスク層としてチタニア膜を用いたが、実施形態としてはこれに限定されるものではない。被加工膜に対するエッチング耐性を有する材料であれば使用することが可能である。例えば、様々なシリコン原子含有材料や金属原子含有材料を使用することができる。また、エッチングマスク材料が第１のレジストパターンを崩さないような材料である場合には、溶剤に対する耐性を持たせる処理を省略することが可能である。
【００８８】
なお、第１のレジスト膜５のパターンが式（１）の関係を常に満たしている必要はない。第１のレジスト膜５と第２のレジスト膜８との積層領域において、第１のレジスト膜５のパターンが、式（１）の関係を常に満たしていれば良い。第１のレジスト膜５のパターンが、式（１）の関係を満たしてない領域における第１のレジスト膜５周囲のチタニア膜３６は、第２のレジスト膜をマスクに用いたチタニア膜３６のパターニング時に除去される。
【００８９】
（第７の実施形態）
図１４，図１５は、本発明の第７の実施形態に係わる半導体装置の製造工程を示す断面図である。
図１４（ａ）に示すように、基板上に膜厚５００ｎｍのＴＥＯＳ膜２，膜厚５００ｎｍのポリアセナフチレン膜３，第１のレジスト膜５，及び膜厚５００ｎｍの水溶性シリコーン膜６を形成する。この処理は、第１の実施形態で図１（ａ）〜図１（ｄ）を参照して説明した処理と同様なので、説明を省略する。図１４（ｂ）に示すように、膜厚１００ｎｍのＳＯＧ膜９と膜厚８５ｎｍの第２の反射防止膜７を順次形成する。
【００９０】
図１４（ｃ）に示すように、第２の反射防止膜７上に、レジスト剤を回転塗布した後、プリベークして膜厚３００ｎｍのポジ型の第２のレジスト膜８を形成する。第２のレジスト膜８は、ポジ型のＡｒＦレジストである。さらに、第２のレジスト膜８を露光および現像し、第２のレジスト膜８のパターンを得る。
【００９１】
図１４（ｄ）に示すように、第２のレジスト膜８のパターンをマスクとして第２の反射防止膜７を加工する。図１５（ｅ）に示すように、ウエハ全面に光照射し、第２のレジスト膜８及び露出する第１のレジスト膜５を現像除去する。
【００９２】
図１５（ｆ）に示すように、酸素プラズマでポリアセナフチレン膜３をパターニングする。パターニング時、ＳＯＧ膜及び水溶性シリコーン膜がマスクとなる。なお、パターニング時、反射防止膜が全て除去されても、下層にＳＯＧ膜９があるので、ＳＯＧ膜９下の第１のレジスト膜が除去されることはない。
【００９３】
図１５（ｇ）に示すように、反射防止膜、第１のレジスト膜及び水溶性シリコーン膜を除去する。ポリアセナフチレン膜３をマスクにＴＥＯＳ膜２を加工する。図１５（ｈ）に示すように、酸素プラズマでポリアセナフチレン膜３のパターンをアッシングし、所望のＴＥＯＳ膜２のパターンを得ることができる。
【００９４】
本実施形態にて用いたＳＯＧ膜は、下層膜、下層膜を用いない場合には被加工膜に対してエッチング選択性を有するものであれば何を用いてもよい。本実施形態においては、珪素および金属元素から選ばれる１種類以上の元素を含有する材料を用いることができる。
【００９５】
又、第１のレジスト膜のパターンと第２のレジスト膜のパターンとを組み合わせて、通常のリソグラフィでは露光マージンの点で形成が困難であったパターンを容易に形成することが可能になる。具体的な例を一つ挙げる。第１のレジスト膜がＬＳパターンを含み、当該ＬＳパターンに垂直に交差するＬＳパターンを第２のレジスト膜として積層する場合を考える。図１６を参照して、本発明の第７の実施形態に係わる半導体装置の製造工程の変形例を説明する。なお、以下の実施形態では、図１４（ａ）〜図１５（ｈ）に対応させて説明する。
【００９６】
図１６（ａ）に示すように、Ｌ／Ｓパターンを含む第１のレジスト膜５のパターンを形成する（図１４（ａ）を参照した工程に対応）。水溶性シリコーン膜６を成膜した後、第１のレジスト膜５の上面を露出させる。次いで、図１６（ｂ）に示すように、ＳＯＧ膜９及び第２の反射防止膜７を形成した後、第１のレジスト膜のＬ／Ｓパターンに略直交するＬ／Ｓパターンを有する第２のレジスト膜８のパターンを形成する（図１４（ｂ），（ｃ）を参照した工程に対応）。図１６（ｃ）に示すように、第２のレジスト膜８をマスクに第２の反射防止膜７及びＳＯＧ膜９をエッチングする（図１４（ｄ）を参照した工程に対応）。図１６（ｄ）に示すように、第２のレジスト膜８を除去する（図１５（ｅ）を参照した工程に対応）。図１６（ｅ）に示すように、酸素プラズマを照射して第２の反射防止膜７及びＳＯＧ膜９で覆われていない領域の第１のレジスト膜５を除去する（図１５（ｆ）を参照した工程に対応）。図１６（ｆ）に示すように、ＳＯＧ膜９及びポリアセナフチレン膜３をマスクにＴＥＯＳ膜２を加工した後、水溶性シリコーン膜６及びポリアセナフチレン膜３を除去する（図１５（ｇ），（ｈ）を参照した工程に対応）。以上の示した工程で一般的に露光マージンの小さい密なホールパターンを形成することができる。
【００９７】
（第８の実施形態）
図１７，図１８は、本発明の第８の実施形態に係わる半導体装置の製造工程を示す断面図である。
図１７（ａ）に示すように、基板上に膜厚５００ｎｍのＴＥＯＳ膜２，膜厚５００ｎｍのポリアセナフチレン膜３，第１のレジスト膜５，及び膜厚５００ｎｍの水溶性シリコーン膜６を形成する。この処理は、第１の実施形態で図１（ａ），図１（ｂ）を参照して説明した処理と同様なので、説明を省略する。
【００９８】
図１７（ｂ）に示すように、水溶性シリコーン膜６をＣＦ４／Ｏ２混合ガスのプラズマによりエッチバックする。エッチバック深さは、第１の実施形態の場合よりも１００ｎｍ前後少なめにする。なお、水溶性シリコーン膜６の形成時、膜厚を２００ｎｍ程度にすることによっても、図１７（ｂ）に示した構造を形成することができる。
【００９９】
図１７（ｃ）に示すように、第２の反射防止膜７を膜厚８５ｎｍで塗布し、プリベークする。これにより、第７の実施形態の図１４（ｂ）と実質的に同一の状態となる。
【０１００】
図１７（ｄ）に示すように、第２のレジスト膜８としてポジ型のＡｒＦレジストを３００ｎｍの厚さで回転塗布しプリベークする。さらに、第２のレジスト膜８を露光および現像し、第２のレジスト膜８のパターンを得る。
【０１０１】
図１８（ｅ）に示すように、第２のレジスト膜８のパターンをマスクとして第２の反射防止膜７および水溶性シリコーン膜６を加工する。エッチング加工深さは、第１のレジスト膜５が抜きで、かつ、第２のレジスト膜８が抜きであった個所において、水溶性シリコーン膜６の膜厚が、膜厚５００ｎｍのポリアセナフチレン膜３を加工するのに最低限必要な５０ｎｍを常に上回るように設定する。
【０１０２】
図１８（ｆ）に示すように、ウエハ全面に光照射し、第２のレジスト膜８及び露出する第１のレジスト膜５を現像除去する。図１８（ｇ）に示すように、酸素プラズマで第２の反射防止膜７を除去しポリアセナフチレン膜３をパターニングする。
【０１０３】
図１８（ｈ）に示すように、ポリアセナフチレン膜３のパターンをマスクとしてＴＥＯＳ膜２を加工する。図１８（ｉ）に示すように、酸素プラズマでポリアセナフチレン膜３をアッシングし、所望のＴＥＯＳ膜２のパターンを得ることができる。
【０１０４】
（第９の実施の形態）
図１９〜図２１は、本発明の第９の実施形態に係わる半導体装置の製造工程を示す断面図である。
図１９（ａ）に示すように、基板１上に被加工膜として膜厚５００ｎｍのＴＥＯＳ膜２を形成する。ＴＥＯＳ膜２上に下層膜として膜厚５００ｎｍのポリアセナフチレン膜３を回転塗布後にベークして形成する。ポリアセナフチレン膜３上にレジスト膜５を膜厚１２５ｎｍで回転塗布しプリベークする。第１のレジスト膜５は化学増幅型ＡｒＦポジレジストである。
【０１０５】
図１９（ｂ）に示すように、レジスト膜５をＡｒＦ露光装置にて露光し、その後、ＰＥＢおよび現像を行うことにより第１のレジスト膜５のパターンを得る。第１のレジスト膜５のパターンは、領域Ｒ１、領域Ｒ２、領域Ｒ３を有する。領域Ｒ２において、第１のレジスト膜５のパターンは、被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、式（１）の関係を常に満たす。領域Ｒ１，Ｒ３の第１のレジスト膜５のパターンは、式（１）の関係を満たさない。領域Ｒ１において第１のレジスト膜５のパターンは、大きな残しパターンである。領域Ｒ３において第１のレジスト膜５のパターンは、微細なラインアンドスペースパターンや孤立ラインである。
【０１０６】
領域Ｒ１における第１のレジスト膜５上面上の水溶性シリコーン膜６の膜厚は、領域Ｒ２における第１のレジスト膜５上面上の水溶性シリコーン膜６の膜厚より厚く形成される。領域Ｒ３における第１のレジスト膜５上面上の水溶性シリコーン膜６の膜厚は、領域Ｒ２における第１のレジスト膜５上面上の水溶性シリコーン膜６の膜厚より薄く形成される。
【０１０７】
図１９（ｄ）に示すように、水溶性シリコーン膜６上に膜厚２００ｎｍの第２のレジスト膜８を形成する。第２のレジスト膜８は、溶液を回転塗布した後、プリベークして形成される。第２のレジスト膜８は、ポジ型のｉ線レジストである。さらに、第２のレジスト膜８を露光および現像し、第２のレジスト膜８のパターンを得る。第２のレジスト膜８のパターンは、第１のレジスト膜５のパターンにおいて大きな残しであった個所が抜きとなっている必要がある。
【０１０８】
図２０（ｅ）に示すように、第２のレジスト膜８をマスクとして水溶性シリコーン膜６をＣＦ４／Ｏ２混合ガスのプラズマによりエッチングする。水溶性シリコーン膜６を加工した深さは、おおよそ５０ｎｍである。領域Ｒ１では、第１のレジスト膜５上に水溶性シリコーン膜６が残存し、領域Ｒ３では第１のレジスト膜５の上面が露出する。
【０１０９】
図２０（ｆ）に示すように、残った第２のレジスト膜８及び領域Ｒ３の第１のレジスト膜５をＯ２ プラズマで除去する。
【０１１０】
図２０（ｇ）に示すように、水溶性シリコーン膜６をＣＦ４／Ｏ２混合ガスのプラズマによりエッチバックする。領域Ｒ３では、水溶性シリコーン膜６が除去される。また、領域Ｒ３では、第１のレジスト膜５の上面が露出し、パターン間に水溶性シリコーン膜６が残存する。水溶性シリコーン膜６が残っていた個所においては、その膜厚は膜厚５００ｎｍのポリアセナフチレン膜３を加工するのに最低限必要な５０ｎｍを常に上回っている。
【０１１１】
図２０（ｈ）に示すように、酸素プラズマでポリアセナフチレン膜３をパターニングする。図２１（ｉ）に示すように、ポリアセナフチレン膜３のパターンをマスクとしてＴＥＯＳ膜２を加工する。
【０１１２】
図２１（ｊ）に示すように、酸素プラズマでポリアセナフチレン膜３のパターンをアッシングし、除去する。以上の工程により、所望のＴＥＯＳ膜２のパターンを得ることができる。
【０１１３】
本実施形態においては、第１のレジスト膜に対応する第１の反射防止膜は用いていないが、第１の反射防止膜を用いても本発明を何ら逸脱しない。本実施形態においては、第２のレジスト膜に対応する第２の反射防止膜は用いていないが、第２の反射防止膜を用いても本発明を何ら逸脱するものではない。
【０１１４】
（第９の実施の形態）
図２２，図２３は、本発明の第１０の実施形態に係わる半導体装置の製造工程を示す断面図である。
第９の実施形態で図１９（ａ）〜図１９（ｃ）を参照して説明した工程を行い、図２２（ａ）に示す構造を形成する。第１のレジスト膜５のパターンは、領域Ｒ１、領域Ｒ２、領域Ｒ３を有する。領域Ｒ２において、第１のレジスト膜５のパターンは、被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、式（１）の関係を常に満たす。領域Ｒ１，Ｒ３の第１のレジスト膜５のパターンは、式（１）の関係を満たさない。領域Ｒ１において第１のレジスト膜５のパターンは、大きな残しパターンである。領域Ｒ３において第１のレジスト膜５のパターンは、専ら孤立ラインパターンである。
【０１１５】
領域Ｒ１における第１のレジスト膜５上面上の水溶性シリコーン膜６の膜厚は、領域Ｒ２における第１のレジスト膜５上面上の水溶性シリコーン膜６の膜厚より厚く形成される。領域Ｒ３における第１のレジスト膜５上面上の水溶性シリコーン膜６の膜厚は、領域Ｒ２における第１のレジスト膜５上面上の水溶性シリコーン膜６の膜厚より薄く形成される。
【０１１６】
図２２（ｂ）に示すように、水溶性シリコーン膜６をＣＦ４／Ｏ２混合ガスのプラズマによりエッチバックする。領域Ｒ１において、第１のレジスト膜５上に水溶性シリコーン膜６が残存する。領域Ｒ２，Ｒ３において、第１のレジスト膜５の上面が露出している。
【０１１７】
図２２（ｃ）に示すように、第９の実施形態と同様に、領域Ｒ２に第２のレジスト膜８を形成する。図２３（ｄ）に示すように、第２のレジスト膜８をマスクとして水溶性シリコーン膜６をＣＦ４／Ｏ２混合ガスのプラズマによりエッチングする。水溶性シリコーン膜６を加工した深さは、おおよそ５０ｎｍである。ここで、領域Ｒ１において、第１のレジスト膜５の上面が露出する。
【０１１８】
図２３（ｅ）に示すように、シンナー処理により、第２のレジスト膜８の残膜を除去する。図２３（ｆ）に示すように、Ｏ２ プラズマにより第１のレジスト膜５を除去する。引き続きＯ２ プラズマによりポリアセナフチレン膜３のパターニングを行う。
【０１１９】
図２３（ｇ）に示すように、ポリアセナフチレン膜３のパターンをマスクとしてＴＥＯＳ膜２を加工する。図２３（ｈ）に示すように、酸素プラズマで水溶性シリコーン膜６のパターンをアッシングする。以上説明した工程により所望のＴＥＯＳ膜２のパターンを得ることができる。
【０１２０】
本実施形態においては、第１のレジスト膜に対応する第１の反射防止膜は用いていないが、第１の反射防止膜を用いても本発明の実施は可能であり、本発明の範囲を何ら逸脱するものではない。本実施形態においては、第２のレジスト膜に対応する第２の反射防止膜は用いていないが、第２の反射防止膜を用いても本発明の実施は可能であり、本発明の範囲を何ら逸脱するものではない。
【０１２１】
（変形例）
各実施形態では、被加工膜としてＴＥＯＳ膜を用いた例を示したが、本発明の実施は、被加工膜の種類によって限られるものではない。例えば、ポリシリコン膜、アルミニウム膜を始め、様々な金属膜、半導体膜、絶縁体膜の利用が可能である。
【０１２２】
各実施形態では、下層膜としてポリアセナフチレン膜を用いた例を示したが、本発明の実施は、下層膜の種類によって限られるものではない。例えば、ノボラック樹脂膜、ポリイミド膜、ポリアリーレン膜、ポリアリーレンエーテル膜などの使用が可能である。
【０１２３】
各実施形態では、レジスト膜５，８にＡｒＦレジスト、ｉ線用レジストを用いたが、これに限定されるものではない。レジスト膜５，８として、ＡｒＦレジスト、ｇ線用レジスト、ｉ線用レジスト、ＫｒＦ用レジスト、Ｆ２用レジスト、電子線用レジスト、Ｘ線用レジスト、ＥＵＶ用レジスト、インプリントリソグラフィ用レジストなどと、以上それぞれに対応する露光装置を用いることが可能である。
【０１２４】
各実施形態では、マスク層として水溶性シリコーン膜６を用いたが、本発明の実施はこれに限定されるものではない。レジスト膜５を完全に消失させてしまう材料でなければ、本発明の実施に使用することができる。例えば、レジスト膜５を溶解させない溶媒を用いたＳＯＧ膜を用いることが可能である。
【０１２５】
各実施形態では、エッチバック方法としてＲＩＥを用いたが、本発明の実施はこれに限定されるものではない。例えば、エッチングマスク材料として放射線感受性ポリシラン、放射線感受性ポリゲルマン、放射線感受性ポリスタナン、放射線感受性ポリシラザン、放射線感受性ポリシロキサン、放射線感受性ポリカルボシラン、放射線感受性ジシラニレン−π−電子系ポリマー、それら各化合物の２種類以上の共重合体、ベンゼン環の置換基に珪素原子を含有するノボラック樹脂、およびベンゼン環の置換基に珪素原子を含有するポリヒドロキシスチレン樹脂、または、これら各化合物のいずれかと放射線感受性物質との混合物を用いても良い。ここにあげた材料の場合、エッチバックのかわりに、エネルギー線（光線、電子線、またはイオンビーム）の照射によりエッチングマスク材料を感光させた後、レジスト膜のパターン間にエッチングマスク材料が残るような現像処理を行えば良い。このエッチングマスク材料を残す方法は、本発明者が特願２００２−１２２８６２で出願している。レジスト膜のパターンを完全に消失させてしまう材料でない必要がある。
【０１２６】
第２，３実施形態において、第２のレジスト膜８を除去した後、第２の反射防止膜７を除去してポリアセナフチレン膜３をパターニングする例を示した。しかし、例えば酸素プラズマを用いて、第２のレジスト膜８および第２の反射防止膜７の除去と、ポリアセナフチレン膜３とのパターニングを一括して行うことも可能である。
【０１２７】
第４の実施形態において、第２のレジスト膜８を除去してから、第２の反射防止膜７を除去しカーボン膜２３をパターニングする例を示した。しかし、例えば酸素プラズマを用いて、第２のレジスト膜８および第２の反射防止膜７の除去と、カーボン膜２３のパターニングを一括して行うことも可能である。
【０１２８】
第１０の実施形態において、第２のレジスト膜８の残膜の除去と、第１のレジスト膜の除去及びポリアセナフチレン膜３のパターニングとを個別に行ったが、一連の処理で行うことも可能である。例えば、Ｏ２プラズマを用いれば、第２のレジスト膜８の残膜の除去と、第１のレジスト膜の除去及びポリアセナフチレン膜３のパターニングとを一連の処理で処理することが可能である。
【０１２９】
マスク層（水溶性シリコーン膜６，ＳＯＧ膜１６）の表面を後退させる際、ウェットエッチング法、ドライエッチング法、化学機械研磨法を用いる或いは、二つ以上の方法を組み合わせれば良い。マスク層（水溶性シリコーン膜６，ＳＯＧ膜１６）の表面を後退させる際、前記マスク層と前記第１のレジスト膜との後退速度が近い加工条件を用いることが好ましい。特に化学機械研磨を用いる場合は、マスク材料の段差を低減することが可能であるので、数１〜数７に示す式の制限を緩めることができる。
【０１３０】
なお、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【０１３１】
【発明の効果】
以上説明したように本発明によれば、反転マスクプロセスを用いて、所定のパターンを作成することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２】レジストパターンに課せられる必要条件を示す図。
【図３】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図４】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図５】第２の実施形態に係わる半導体装置の製造工程の変形例を示す断面図。
【図６】第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図７】第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図８】第４の実施形態に係わる半導体装置の製造工程を示す断面図。
【図９】第４の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１０】第５の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１１】第５の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１２】第６の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１３】第６の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１４】第７の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１５】第７の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１６】第７の実施形態に係わる半導体装置の製造工程の変形例を示す断面図。
【図１７】第８の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１８】第８の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１９】第９の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２０】第９の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２１】第９の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２２】第１０の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２３】第１０の実施形態に係わる半導体装置の製造工程を示す断面図。
【符号の説明】
１…基板，２…ＴＥＯＳ膜，３…ポリアセナフチレン膜，４…第１の反射防止膜，５…（第１の）レジスト膜，６…水溶性シリコーン膜，７…第２の反射防止膜，８…第２のレジスト膜，１５…レジスト膜，１５…第１のレジスト膜，１６…ＳＯＧ膜，２３…カーボン膜，３６…チタニア膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a pattern forming method for performing patterning using a reverse pattern of a resist film formed on a substrate, and a method for manufacturing a semiconductor device using the pattern forming method.
[0002]
[Prior art]
In recent years, with the rapid development of information communication technology, computerization has progressed in every field of social life. A semiconductor device supports the foundation, and the demand for higher functionality is unknown. Miniaturization is an extremely effective means for increasing the speed, integration, and power consumption of semiconductor devices. With regard to lithography technology, which is a key technology for miniaturization, research and development of exposure apparatuses, resists, and the like have been eagerly advanced, but the difficulty level is increasing at an accelerating rate.
[0003]
With the progress of miniaturization, the resist film thickness has been reduced. Generally, it is said that when the aspect ratio of the resist pattern (resist pattern height / resist pattern dimension) exceeds 3, pattern collapse during rinsing is likely to occur. is required. In particular, F2In lithography and low-acceleration EB lithography, because of the difficulty in developing highly transparent resists and the short transmission distance of electron beams in resists, film thicknesses that are even thinner than required from the aspect ratio It is necessary to use a resist.
[0004]
A problem in thinning the film is compatibility with resist dry etching resistance. When the resist film thickness becomes thin, it becomes difficult to directly process the film to be processed using the resist pattern as a mask.
[0005]
There is a multilayer resist process as a method for solving this problem. There are several types of multi-layer resist processes. Here, a reversal mask process is taken as an example (Patent Document 1). Since the reverse mask process does not require any dry etching resistance to the resist, only resolution can be pursued in resist development. Further, since the final pattern obtained by the reversal mask process is a pattern obtained by reversing the resist pattern, it is possible to easily form a pattern that is difficult to form by the conventional pattern transfer method.
[0006]
As a result of conducting simulations and experiments on coating planarization while comprehensively considering the pattern contained in the layers used for semiconductor manufacturing, the physical properties of the etching mask material, and the accuracy of the semiconductor device manufacturing process, the results of semiconductor device manufacturing It was concluded that most of the layers used in the above would fail just by applying the prior art disclosed in
[0007]
[Patent Document 1]
JP-A-5-267253
[0008]
[Problems to be solved by the invention]
In the reversal mask process, there is a problem that a pattern cannot be formed as intended in a place where a large resist remaining pattern or a large resist removal pattern is present.
[0009]
An object of the present invention is to provide a pattern forming method capable of forming a predetermined pattern by using an inversion mask process, and a semiconductor device manufacturing method using the pattern forming method.
[0010]
[Means for Solving the Problems]
A pattern forming method according to an example of the present invention includes a step of forming a resist film on a film to be processed, a step of patterning the resist film, and a spin coating method on a mask layer that covers the resist film on the film to be processed. A step of retreating the surface of the mask layer to expose the upper surface of the resist film, a step of removing the resist film after the upper surface of the resist film is exposed, and the mask layer. Etching the film to be processed using a mask, and in the region where the resist film pattern is formed, the length y of one side of the maximum square region where the coverage of the resist film is 90% or more (Μm) and the length x (μm) of one side of the maximum square region where the coverage of the resist film is 10% or less,
[Equation 5]
[0011]
A pattern forming method according to an example of the present invention includes a step of forming a first resist film on a film to be processed, a step of patterning the first resist film, and a first pattern patterned on the film to be processed. Forming a mask layer covering the resist film using a spin coating method, retreating the surface of the mask layer to expose the upper surface of the first resist film, and After the upper surface is exposed, a step of forming a second resist film covering the mask layer on the film to be processed, a step of patterning the second resist film, and a mask of the patterned second resist film Etching the mask layer, removing the first and second resist films after etching the mask layer, and after or simultaneously with removing the first and second resist films Characterized in that it comprises a step of patterning the film to be processed and the mask layer is etched as a mask.
[0012]
A pattern forming method according to an example of the present invention includes a step of forming a first resist film on a film to be processed, a step of patterning the first resist film, and the first resist on the film to be processed. Forming a mask layer covering the film using a spin coating method, forming a second resist film covering the mask layer on the film to be processed, and patterning the second resist film; Etching the mask layer using the patterned second resist film as a mask; removing the second resist film after etching the mask layer; and removing the second resist film; Retreating the surface of the mask layer to expose the upper surface of the first resist film, removing the exposed first resist film, and after or after removing the exposed first resist film At the same time, characterized in that it comprises a step of patterning the film to be processed and the mask layer is etched as a mask.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
(First embodiment)
FIG. 1 is a sectional view showing a manufacturing process of a semiconductor device according to the first embodiment of the present invention.
As shown in FIG. 1A, a TEOS
[0014]
As shown in FIG. 1B, a resist pattern is obtained by exposing the
[0015]
The pattern of the
[0016]
[Formula 6]
Equation (1) indicates that, after the mask layer removal step performed later, the mask layer residual film exists in all the regions that were removed when the pattern of the resist
[0018]
As shown in FIG. 1C, a water-
[0019]
As shown in FIG. 1 (d), the water-
[0020]
As shown in FIG. 1E, the resist
[0021]
The process of deriving equation (1) will be described below. The expression (1) indicates that “the residual film of the mask layer is present in all the regions that were removed when the pattern of the resist
The liquid level profile when the solution is spin-coated on the stepped substrate is expressed by the following dimensionless expression.
[0022]
[Expression 7]
Here, the meaning of each variable is as follows.
[0024]
t: Time
r: Distance from the rotation center
r0: Center coordinates of the pattern of interest (rotation center is the origin)
w: width of the pattern of interest
h (r, t): film thickness of coating material
hf: Film thickness of coating film on complete flat substrate at t = ∞
η: Solution viscosity
ρ: Density of the solution
ν: Kinematic viscosity of the solution (≡η / ρ)
s (r, t): substrate profile
ω: Angular velocity of wafer rotation
γ: surface tension of the solution
Where Ω2Is mentioned. Ω2Is the dominant parameter for step coverage. Ω2The smaller the is, the better the step coverage. That is, the liquid level of the solution becomes flat, which is desirable in the application of the reversal mask process.
[0025]
In the present embodiment, in order to perform full cueing, “when considering a resist film thickness range, a mask layer thickness range, a physical property value range of an etching mask material, and a process condition range, When the etch back depth margin becomes large (when the restriction is the least restrictive), it is necessary to satisfy the
[0026]
The following values were used as parameters when the process margin was the largest.
[0027]
r0: 3.0cm
hf: 1.0 μm
ρ: 0.8 g / cm3
ω: 2π × 1000 rad
γ: 60 dyn / cm
d: 0.3 μm
However,
d: Height of resist film
It is.
[0028]
In order to satisfy the
[0029]
In the present embodiment, the definition of “the portion where the resist remaining pattern was the widest” is defined as “the maximum square region selected from the resist film pattern and having a resist film coverage of 90% or more”. This is because a pattern in which fine slits or holes are periodically inserted in a wide residual pattern is appropriate to be treated as one large residual pattern from the viewpoint of coating a stepped substrate. As a result of simulation, it was confirmed that the level of 90% was an appropriate level. Further, the definition of “the place where the resist removal pattern was the widest” was defined as “the largest square region selected from the resist film pattern and having a resist film coverage of 10% or less”. This is because a pattern in which fine lines and pillars are periodically inserted in a wide blanking pattern is suitable to be treated as one large blanking pattern from the viewpoint of stepped substrate coating. As a result of simulation, it was confirmed that the level of 10% was an appropriate level.
[0030]
Furthermore, in order to satisfy the
[0031]
Here, the length of one side of the maximum square region selected from the pattern of the resist film and having a resist film coverage of 90% or more is y μm, and the resist film coverage is selected from the resist film pattern. Assuming that the length of one side of the maximum square area that is 10% or less is x μm, a set of y and x satisfying the
Therefore, in order to cue the entire surface, the pattern of the resist film must always satisfy the formula (1).
[0032]
(Second Embodiment)
An element pattern cannot be formed only by the method described in the first embodiment. In the present embodiment, a method for forming an element pattern will be described.
[0033]
Lithographic pattern formation is performed twice, the first of which is the maximum length y (μm) of one side of the maximum square area where the pattern coverage of the resist film is 90% or more, and the maximum coverage that is 10% or less. The relationship of the length x (μm) of one side of the square region is made to include a region that always satisfies the relationship of Expression (1). The second patterning is performed using a normal lithography technique.
[0034]
3 and 4 are cross-sectional views showing a manufacturing process of a semiconductor device according to the second embodiment of the present invention.
As shown in FIG. 3A, a
[0035]
As shown in FIG. 3B, a solution containing an antireflection material is applied on the
[0036]
As shown in FIG. 3C, a resist agent is spin-coated on the
[0037]
As shown in FIG. 3D, the
[0038]
As shown in FIG. 4F, the
[0039]
As shown in FIG. 4G, the
[0040]
The length y (μm) of one side of the maximum square area where the pattern coverage of the first resist
[0041]
Further, by combining the pattern of the first resist film and the pattern of the second resist film, it becomes possible to easily form a pattern that is difficult to form in terms of exposure margin in normal lithography. Here is a specific example. Consider a case in which the first resist film includes an LS pattern, and an LS pattern perpendicular to the LS pattern is stacked as the second resist film. With reference to FIG. 5, a modification of the manufacturing process of the semiconductor device according to the second embodiment of the present invention will be described. In the following embodiments, description will be made in correspondence with FIGS. 3 (a) to 4 (h).
[0042]
As shown in FIG. 5A, a pattern of the first resist
[0043]
By combining the two resist films in the above steps, a dense pillar pattern with a generally small exposure margin can be formed.
[0044]
(Third embodiment)
This modified example is characterized in that the basic process is the same as that of the second embodiment, and a process for imparting solvent resistance is further performed on the pattern of the first resist film.
[0045]
6 and 7 are cross-sectional views showing the manufacturing steps of the semiconductor device according to the third embodiment of the present invention.
As shown in FIG. 6A, as in the second embodiment, a
[0046]
As shown in FIG. 6B, the resist
[0047]
As shown in FIG. 6C, an SOG film (mask layer) 16 having a solid film thickness of 500 nm is formed by spin coating. The SOG film solution uses an organic solvent. If a solution of an SOG film containing an organic solvent is applied to the first resist
[0048]
As shown in FIG. 6 (d), the water-
[0049]
As shown in FIG. 7E, a pattern of the
[0050]
As shown in FIG. 7F, the entire surface of the wafer is irradiated with light, and the second resist
[0051]
As shown in FIG. 7H, the
[0052]
The length y (μm) of one side of the maximum square area where the pattern coverage of the first resist
[0053]
According to the present embodiment, the solvent of the mask layer is an organic solvent, and even if it is a material that would normally collapse the resist pattern when applied directly onto the first resist pattern, it can be used. .
[0054]
In this embodiment, electron beam irradiation is used as a process for imparting solvent resistance, but the implementation of the present invention is not limited to this. For example, light irradiation, ion irradiation, or radical irradiation can be used.
[0055]
In the present embodiment, the SOG film is used as the mask layer, but the implementation of the present invention is not limited to this. A material having etching resistance to the lower layer film can be used. For example, various silicon atom-containing materials and metal atom-containing materials can be used.
[0056]
(Fourth embodiment)
This modification has the same basic process as that of the second embodiment, and is characterized in that a first antireflection film is formed under the first resist film.
8 and 9 are cross-sectional views showing the manufacturing steps of the semiconductor device according to the fourth embodiment of the present invention.
As shown in FIG. 8A, a
[0057]
As shown in FIG. 8B, after the first resist
[0058]
The pattern of the first resist
[0059]
As shown in FIG. 8C, after the water-
[0060]
As shown in FIG. 8D, a positive ArF resist having a film thickness of 300 nm is formed as the second resist
[0061]
As shown in FIG. 9F, the
[0062]
As shown in FIG. 9G, the
[0063]
The length y (μm) of one side of the maximum square area where the pattern coverage of the first resist
[0064]
According to the present embodiment, the first resist
[0065]
In the present embodiment, an example in which a carbon film formed by a sputtering method is used as the lower layer film is shown, but the implementation of the present invention is not limited by the formation method and the type of the lower layer film. For example, a carbon film formed by a CVD method can be used. Of course, it is possible to use the lower layer film shown in the first embodiment.
[0066]
(Fifth embodiment)
This modification has the same basic process as that of the second embodiment, and is characterized in that a first antireflection film is formed under the first resist film.
10 and 11 are cross-sectional views showing the manufacturing steps of the semiconductor device according to the fifth embodiment of the present invention.
As shown in FIG. 10A, an
[0067]
As shown in FIG. 10B, after the first resist
[0068]
As shown in FIG. 10C, after the
[0069]
As shown in FIG. 10D, a positive Si-containing resist is formed as the second resist
[0070]
As shown in FIG. 11F, fluorocarbon gas plasma is supplied to remove the first resist
[0071]
The length y (μm) of one side of the maximum square area where the pattern coverage of the first resist
[0072]
According to the present embodiment, the first resist
[0073]
In the present embodiment, an example in which a silicon nitride film is used as the lower layer film has been shown, but the embodiment is not limited by the formation method and the type of the lower layer film. For example, SiO2A film, an amorphous silicon film or the like can be used. Of course, it is possible to use the lower layer film shown in the first embodiment.
[0074]
In this embodiment, a polyacenaphthylene film is used as the mask layer, but the implementation of the present invention is not limited to this. A material having etching resistance to the lower layer film can be used. For example, a novolac resin film, a polyimide film, a polyarylene film, or a polyarylene ether film can be used.
[0075]
(Sixth embodiment)
In the present embodiment, a basic process is the same as that of the fourth embodiment, and a method of processing a film to be processed without using a lower layer film will be described.
12 and 13 are cross-sectional views showing the manufacturing steps of the semiconductor device according to the sixth embodiment of the present invention.
[0076]
As shown in FIG. 12A, a
[0077]
As shown in FIG. 12B, after the first resist
[0078]
The pattern of the resist
[0079]
As shown in FIG. 12C, a titania (titanium oxide)
[0080]
As shown in FIG. 12D, the
[0081]
As shown in FIG. 12E, a
[0082]
As shown in FIG. 13F, the
[0083]
As shown in FIG. 13H, the
[0084]
As shown in FIG. 13I, the
[0085]
As shown in this embodiment, when the film to be processed can be directly processed using the mask layer pattern, the lower layer film is not necessarily used.
[0086]
In the present embodiment, the first antireflection film is formed. However, depending on the method of forming the first resist pattern, the formation of the first antireflection film can be omitted. For example, when the first resist pattern is formed with an electron beam, the antireflection film is not always necessary.
[0087]
In the present embodiment, a titania film is used as a mask layer, but the embodiment is not limited thereto. Any material having etching resistance to the film to be processed can be used. For example, various silicon atom-containing materials and metal atom-containing materials can be used. Further, in the case where the etching mask material is a material that does not break the first resist pattern, it is possible to omit the process for imparting resistance to the solvent.
[0088]
Note that the pattern of the first resist
[0089]
(Seventh embodiment)
14 and 15 are cross-sectional views showing the manufacturing steps of the semiconductor device according to the seventh embodiment of the present invention.
As shown in FIG. 14A, a
[0090]
As shown in FIG. 14C, a resist agent is spin-coated on the
[0091]
As shown in FIG. 14D, the
[0092]
As shown in FIG. 15F, the
[0093]
As shown in FIG. 15G, the antireflection film, the first resist film, and the water-soluble silicone film are removed. The
[0094]
The SOG film used in the present embodiment may be any film as long as it has etching selectivity with respect to the film to be processed when the lower film and the lower film are not used. In the present embodiment, a material containing one or more elements selected from silicon and metal elements can be used.
[0095]
Further, by combining the pattern of the first resist film and the pattern of the second resist film, it becomes possible to easily form a pattern that is difficult to form in terms of exposure margin in normal lithography. Here is a specific example. Consider a case in which the first resist film includes an LS pattern, and an LS pattern perpendicular to the LS pattern is stacked as the second resist film. With reference to FIG. 16, a modification of the manufacturing process of the semiconductor device according to the seventh embodiment of the present invention will be described. In the following embodiments, description will be made in correspondence with FIGS. 14 (a) to 15 (h).
[0096]
As shown in FIG. 16A, the pattern of the first resist
[0097]
(Eighth embodiment)
17 and 18 are cross-sectional views showing the manufacturing steps of the semiconductor device according to the eighth embodiment of the present invention.
As shown in FIG. 17A, a
[0098]
As shown in FIG. 17B, the water-
[0099]
As shown in FIG. 17C, the
[0100]
As shown in FIG. 17D, a positive type ArF resist is spin-coated at a thickness of 300 nm as the second resist
[0101]
As shown in FIG. 18E, the
[0102]
As shown in FIG. 18F, the entire surface of the wafer is irradiated with light, and the second resist
[0103]
As shown in FIG. 18H, the
[0104]
(Ninth embodiment)
19 to 21 are cross-sectional views showing a manufacturing process of a semiconductor device according to the ninth embodiment of the present invention.
As shown in FIG. 19A, a
[0105]
As shown in FIG. 19B, the resist
[0106]
The film thickness of the water-
[0107]
As shown in FIG. 19D, a second resist
[0108]
As shown in FIG. 20 (e), the water-
[0109]
As shown in FIG. 20F, the remaining second resist
[0110]
As shown in FIG. 20 (g), the water-
[0111]
As shown in FIG. 20H, the
[0112]
As shown in FIG. 21J, the pattern of the
[0113]
In the present embodiment, the first antireflection film corresponding to the first resist film is not used, but the use of the first antireflection film does not depart from the present invention. In the present embodiment, the second antireflection film corresponding to the second resist film is not used, but the use of the second antireflection film does not depart from the present invention.
[0114]
(Ninth embodiment)
22 and 23 are cross-sectional views showing a manufacturing process of a semiconductor device according to the tenth embodiment of the present invention.
The process described with reference to FIGS. 19A to 19C in the ninth embodiment is performed to form the structure shown in FIG. The pattern of the first resist
[0115]
The film thickness of the water-
[0116]
As shown in FIG. 22 (b), the water-
[0117]
As shown in FIG. 22C, the second resist
[0118]
As shown in FIG. 23E, the remaining film of the second resist
[0119]
As shown in FIG. 23G, the
[0120]
In the present embodiment, the first antireflection film corresponding to the first resist film is not used, but the present invention can be implemented even if the first antireflection film is used. There is no departure. In the present embodiment, the second antireflection film corresponding to the second resist film is not used, but the present invention can be implemented even if the second antireflection film is used. There is no departure.
[0121]
(Modification)
In each embodiment, an example in which a TEOS film is used as a film to be processed has been described. However, implementation of the present invention is not limited to the type of film to be processed. For example, various metal films, semiconductor films, and insulator films including a polysilicon film and an aluminum film can be used.
[0122]
In each embodiment, an example in which a polyacenaphthylene film is used as the lower layer film has been shown, but the implementation of the present invention is not limited by the type of the lower layer film. For example, a novolac resin film, a polyimide film, a polyarylene film, a polyarylene ether film, or the like can be used.
[0123]
In each embodiment, the ArF resist and the i-line resist are used for the resist
[0124]
In each embodiment, although the water-soluble silicone film |
[0125]
In each embodiment, RIE is used as an etch back method, but the implementation of the present invention is not limited to this. For example, there are two types of etching mask materials: radiation-sensitive polysilane, radiation-sensitive polygermane, radiation-sensitive polystannane, radiation-sensitive polysilazane, radiation-sensitive polysiloxane, radiation-sensitive polycarbosilane, radiation-sensitive disilanylene-π-electron polymer, and their respective compounds. The above copolymer, a novolak resin containing a silicon atom as a substituent on the benzene ring, a polyhydroxystyrene resin containing a silicon atom as a substituent on the benzene ring, or any of these compounds and a radiation-sensitive substance Mixtures may be used. In the case of the materials listed here, the etching mask material remains exposed between the resist film patterns after the etching mask material is exposed by irradiation with energy rays (light rays, electron beams, or ion beams) instead of etching back. Development processing may be performed. The inventor has applied for a method for leaving the etching mask material in Japanese Patent Application No. 2002-122862. The material must not be a material that completely erases the resist film pattern.
[0126]
In the second and third embodiments, an example is shown in which after the second resist
[0127]
In the fourth embodiment, the second resist
[0128]
In the tenth embodiment, the removal of the remaining film of the second resist
[0129]
When the surface of the mask layer (water-
[0130]
In addition, this invention is not limited to the said embodiment, In the range which does not deviate from the summary, it can change and implement variously.
[0131]
【The invention's effect】
As described above, according to the present invention, a predetermined pattern can be created by using an inversion mask process.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a manufacturing process of a semiconductor device according to a first embodiment.
FIG. 2 is a diagram showing necessary conditions imposed on a resist pattern.
FIG. 3 is a cross-sectional view showing a manufacturing process of a semiconductor device according to a second embodiment.
FIG. 4 is a cross-sectional view showing a manufacturing process of a semiconductor device according to a second embodiment.
FIG. 5 is a cross-sectional view showing a modification of the manufacturing process of the semiconductor device according to the second embodiment.
FIG. 6 is a cross-sectional view showing a manufacturing process of a semiconductor device according to a third embodiment.
7 is a cross-sectional view showing a manufacturing process of a semiconductor device according to a third embodiment; FIG.
FIG. 8 is a cross-sectional view showing a manufacturing process of a semiconductor device according to a fourth embodiment.
FIG. 9 is a cross-sectional view showing a manufacturing process of a semiconductor device according to the fourth embodiment.
FIG. 10 is a cross-sectional view showing a manufacturing process of a semiconductor device according to a fifth embodiment.
FIG. 11 is a cross-sectional view showing a manufacturing process of a semiconductor device according to a fifth embodiment.
FIG. 12 is a cross-sectional view showing a manufacturing process of a semiconductor device according to the sixth embodiment.
FIG. 13 is a cross-sectional view showing a manufacturing process of a semiconductor device according to the sixth embodiment.
FIG. 14 is a cross-sectional view showing a manufacturing process of a semiconductor device according to a seventh embodiment.
FIG. 15 is a cross-sectional view showing a manufacturing process of a semiconductor device according to a seventh embodiment.
FIG. 16 is a sectional view showing a modification of the manufacturing process of the semiconductor device according to the seventh embodiment.
FIG. 17 is a cross-sectional view showing the manufacturing process of the semiconductor device according to the eighth embodiment.
FIG. 18 is a cross-sectional view showing the manufacturing process of the semiconductor device according to the eighth embodiment.
FIG. 19 is a cross-sectional view showing the manufacturing process of the semiconductor device according to the ninth embodiment.
FIG. 20 is a cross-sectional view showing a manufacturing process of a semiconductor device according to the ninth embodiment.
FIG. 21 is a cross-sectional view showing the manufacturing process of the semiconductor device according to the ninth embodiment.
FIG. 22 is a cross-sectional view showing the manufacturing process of the semiconductor device according to the tenth embodiment.
FIG. 23 is a cross-sectional view showing the manufacturing process of the semiconductor device according to the tenth embodiment;
[Explanation of symbols]
DESCRIPTION OF
Claims (19)
前記第１のレジスト膜をパターニングする工程と、
前記被加工膜上に前記第１のレジスト膜を覆うマスク層を回転塗布法を用いて形成する工程と、
前記マスク層の表面を後退させて、前記第１のレジスト膜の上面を露出させる工程と、
前記第１のレジスト膜上面の露出後、前記第１のレジスト膜を除去する工程と、
前記マスク層をマスクにして前記被加工膜をエッチングする工程とを含み、
前記第１のレジスト膜のパターンが形成されている領域において、前記レジスト膜の被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、前記レジスト膜の被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）との関係が、
Patterning the first resist film;
Forming a mask layer covering the first resist film on the film to be processed using a spin coating method;
Retreating the surface of the mask layer to expose the upper surface of the first resist film;
Removing the first resist film after exposing the upper surface of the first resist film;
Etching the film to be processed using the mask layer as a mask,
In the region where the pattern of the first resist film is formed, the length y (μm) of one side of the maximum square region where the coverage of the resist film is 90% or more, and the coverage of the resist film is The relationship with the length x (μm) of one side of the maximum square area that is 10% or less is
前記第１のレジスト膜をパターニングする工程と、
前記被加工膜上にパターニングされた第１のレジスト膜を覆うマスク層を回転塗布法を用いて形成する工程と、
前記マスク層の表面を後退させて、前記第１のレジスト膜の上面を露出させる工程と、
前記第１のレジスト膜の上面の露出後、前記被加工膜上に前記マスク層を覆う第２のレジスト膜を形成する工程と、
前記第２のレジスト膜をパターニングする工程と、
パターニングされた前記第２のレジスト膜をマスクとして前記マスク層をエッチングする工程と、
前記マスク層のエッチング後、第１及び第２のレジスト膜を除去する工程と、
第１及び第２のレジスト膜の除去後または除去と同時に、エッチングされた前記マスク層をマスクとして前記被加工膜をパターニングする工程とを含むことを特徴とするパターン形成方法。Forming a first resist film on the film to be processed;
Patterning the first resist film;
Forming a mask layer covering the patterned first resist film on the film to be processed using a spin coating method;
Retreating the surface of the mask layer to expose the upper surface of the first resist film;
Forming a second resist film covering the mask layer on the film to be processed after exposing the upper surface of the first resist film;
Patterning the second resist film;
Etching the mask layer using the patterned second resist film as a mask;
Removing the first and second resist films after etching the mask layer;
And a step of patterning the film to be processed using the etched mask layer as a mask after or simultaneously with the removal of the first and second resist films.
第１のレジスト膜の被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、第１のレジスト膜の被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、
The length y (μm) of one side of the largest square region where the coverage of the first resist film is 90% or more and the length of one side of the largest square region where the coverage of the first resist film is 10% or less. The relationship of length x (μm) is
第２のレジスト膜のパターニングは、前記厚膜領域の前記マスク層上に第２のレジスト膜が形成されないようにし、
前記マスク層の後退は、前記積層領域の第１のレジスト膜の上面を露出させ、前記厚膜領域の第１のレジスト膜の上面を露出させず、
前記マスク層のエッチングは、前記厚膜領域の第１のレジスト膜の上面を露出させることを特徴とする請求項３に記載のパターン形成方法。A laminated region of the first resist film and the second resist film, and a thick film region in which the film thickness of the mask layer is formed thicker than the film thickness of the mask layer in the laminated region are set,
The patterning of the second resist film prevents the second resist film from being formed on the mask layer in the thick film region,
The recession of the mask layer exposes the upper surface of the first resist film in the stacked region, does not expose the upper surface of the first resist film in the thick film region,
The pattern forming method according to claim 3, wherein the etching of the mask layer exposes an upper surface of the first resist film in the thick film region.
前記第１のレジスト膜をパターニングする工程と、
前記被加工膜上に前記第１のレジスト膜を覆うマスク層を回転塗布法を用いて形成する工程と、
前記被加工膜上に前記マスク層を覆う第２のレジスト膜を形成する工程と、
前記第２のレジスト膜をパターニングする工程と、
パターニングされた第２のレジスト膜をマスクとして前記マスク層をエッチングする工程と、
前記マスク層のエッチング後、前記第２のレジスト膜を除去する工程と、
第２のレジスト膜の除去後、前記マスク層の表面を後退させて、第１のレジスト膜の上面を露出させる工程と、
露出した第１のレジスト膜を除去する工程と、
露出した第１のレジスト膜の除去後または除去と同時に、エッチングされた前記マスク層をマスクとして前記被加工膜をパターニングする工程とを含むことを特徴とするパターン形成方法。Forming a first resist film on the film to be processed;
Patterning the first resist film;
Forming a mask layer covering the first resist film on the film to be processed using a spin coating method;
Forming a second resist film covering the mask layer on the film to be processed;
Patterning the second resist film;
Etching the mask layer using the patterned second resist film as a mask;
Removing the second resist film after etching the mask layer;
After removing the second resist film, retreating the surface of the mask layer to expose the upper surface of the first resist film;
Removing the exposed first resist film;
Patterning the processed film using the etched mask layer as a mask after or simultaneously with the removal of the exposed first resist film.
第１のレジスト膜の被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、第１のレジスト膜の被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、
The length y (μm) of one side of the largest square region where the coverage of the first resist film is 90% or more and the length of one side of the largest square region where the coverage of the first resist film is 10% or less. The relationship of length x (μm) is
第２のレジスト膜のパターニングは、前記厚膜領域の前記マスク層上に第２のレジスト膜が形成されないようにすることを特徴とする請求項７に記載のパターン形成方法。A laminated region of the first resist film and the second resist film, and a thick film region in which the film thickness of the mask layer is formed thicker than the film thickness of the mask layer in the laminated region are set,
The pattern forming method according to claim 7, wherein the second resist film is patterned such that the second resist film is not formed on the mask layer in the thick film region.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003199942A JP3884415B2 (en) | 2003-07-22 | 2003-07-22 | Pattern forming method and semiconductor device manufacturing method |
| TW093112661A TWI281690B (en) | 2003-05-09 | 2004-05-05 | Pattern forming method, and manufacturing method for semiconductor using the same |
| US10/839,184 US20040265745A1 (en) | 2003-05-09 | 2004-05-06 | Pattern forming method |
| CNB2004100347314A CN1282219C (en) | 2003-05-09 | 2004-05-09 | Pattern forming method and method for manufacturing seniconductor applying said method |
| KR1020040032654A KR100547065B1 (en) | 2003-05-09 | 2004-05-10 | Pattern Forming Method and Manufacturing Method of Semiconductor Device Using the Same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003199942A JP3884415B2 (en) | 2003-07-22 | 2003-07-22 | Pattern forming method and semiconductor device manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005043420A true JP2005043420A (en) | 2005-02-17 |
| JP3884415B2 JP3884415B2 (en) | 2007-02-21 |
Family
ID=34260551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003199942A Expired - Fee Related JP3884415B2 (en) | 2003-05-09 | 2003-07-22 | Pattern forming method and semiconductor device manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3884415B2 (en) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278622A (en) * | 2005-03-29 | 2006-10-12 | Tdk Corp | Method of forming irregular pattern and method of manufacturing information storage medium |
| JP2007287951A (en) * | 2006-04-18 | 2007-11-01 | Canon Inc | Substrate processing method, and production method of member having pattern region |
| JP2009038085A (en) * | 2007-07-31 | 2009-02-19 | Canon Inc | Forming method of pattern |
| JP2009135462A (en) * | 2007-11-30 | 2009-06-18 | Taiwan Semiconductor Manufacturing Co Ltd | Double patterning method by lithography |
| JP2011022547A (en) * | 2009-06-17 | 2011-02-03 | Sumitomo Electric Ind Ltd | Method of forming diffraction grating |
| KR20110118781A (en) * | 2009-02-10 | 2011-11-01 | 에이제트 일렉트로닉 머트리얼즈 유에스에이 코프. | A hardmask process for forming a reverse tone image using polysilazane |
| US8048616B2 (en) | 2008-03-12 | 2011-11-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Double patterning strategy for contact hole and trench in photolithography |
| US8101341B2 (en) | 2009-01-15 | 2012-01-24 | Shin-Etsu Chemical Co., Ltd. | Patterning process |
| US8105764B2 (en) | 2007-09-25 | 2012-01-31 | Shin-Etsu Chemical Co., Ltd. | Patterning process |
| US8129100B2 (en) | 2008-04-04 | 2012-03-06 | Shin-Etsu Chemical Co., Ltd. | Double patterning process |
| US8129099B2 (en) | 2008-02-14 | 2012-03-06 | Shin-Etsu Chemical Co., Ltd. | Double patterning process |
| US8192921B2 (en) | 2009-01-15 | 2012-06-05 | Shin-Etsu Chemical Co., Ltd. | Patterning process |
| US8198016B2 (en) | 2008-05-15 | 2012-06-12 | Shin-Etsu Chemical Co., Ltd. | Patterning process |
| US8216774B2 (en) | 2009-02-12 | 2012-07-10 | Shin-Etsu Chemical Co., Ltd. | Patterning process |
| US8597873B2 (en) | 2011-11-28 | 2013-12-03 | Kabushiki Kaisha Toshiba | Method for pattern formation |
| KR20140103857A (en) | 2013-02-18 | 2014-08-27 | 신에쓰 가가꾸 고교 가부시끼가이샤 | Pattern forming process, and pattern reversal film forming material |
| US9201304B2 (en) | 2013-02-18 | 2015-12-01 | Shin-Etsu Chemical Co., Ltd. | Pattern forming process |
| KR20170056457A (en) * | 2015-11-13 | 2017-05-23 | 캐논 가부시끼가이샤 | Method of reverse tone patterning |
-
2003
- 2003-07-22 JP JP2003199942A patent/JP3884415B2/en not_active Expired - Fee Related
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278622A (en) * | 2005-03-29 | 2006-10-12 | Tdk Corp | Method of forming irregular pattern and method of manufacturing information storage medium |
| JP2007287951A (en) * | 2006-04-18 | 2007-11-01 | Canon Inc | Substrate processing method, and production method of member having pattern region |
| JP2009038085A (en) * | 2007-07-31 | 2009-02-19 | Canon Inc | Forming method of pattern |
| US8105764B2 (en) | 2007-09-25 | 2012-01-31 | Shin-Etsu Chemical Co., Ltd. | Patterning process |
| JP2009135462A (en) * | 2007-11-30 | 2009-06-18 | Taiwan Semiconductor Manufacturing Co Ltd | Double patterning method by lithography |
| US7935477B2 (en) | 2007-11-30 | 2011-05-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Double patterning strategy for contact hole and trench |
| US8129099B2 (en) | 2008-02-14 | 2012-03-06 | Shin-Etsu Chemical Co., Ltd. | Double patterning process |
| US8048616B2 (en) | 2008-03-12 | 2011-11-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Double patterning strategy for contact hole and trench in photolithography |
| US8129100B2 (en) | 2008-04-04 | 2012-03-06 | Shin-Etsu Chemical Co., Ltd. | Double patterning process |
| US8198016B2 (en) | 2008-05-15 | 2012-06-12 | Shin-Etsu Chemical Co., Ltd. | Patterning process |
| US8192921B2 (en) | 2009-01-15 | 2012-06-05 | Shin-Etsu Chemical Co., Ltd. | Patterning process |
| US8101341B2 (en) | 2009-01-15 | 2012-01-24 | Shin-Etsu Chemical Co., Ltd. | Patterning process |
| KR20110118781A (en) * | 2009-02-10 | 2011-11-01 | 에이제트 일렉트로닉 머트리얼즈 유에스에이 코프. | A hardmask process for forming a reverse tone image using polysilazane |
| KR101628423B1 (en) * | 2009-02-10 | 2016-06-08 | 메르크 파텐트 게엠베하 | A hardmask process for forming a reverse tone image using polysilazane |
| US8216774B2 (en) | 2009-02-12 | 2012-07-10 | Shin-Etsu Chemical Co., Ltd. | Patterning process |
| JP2011022547A (en) * | 2009-06-17 | 2011-02-03 | Sumitomo Electric Ind Ltd | Method of forming diffraction grating |
| US8597873B2 (en) | 2011-11-28 | 2013-12-03 | Kabushiki Kaisha Toshiba | Method for pattern formation |
| KR20140103857A (en) | 2013-02-18 | 2014-08-27 | 신에쓰 가가꾸 고교 가부시끼가이샤 | Pattern forming process, and pattern reversal film forming material |
| US9052603B2 (en) | 2013-02-18 | 2015-06-09 | Shin-Etsu Chemical Co., Ltd. | Pattern forming process |
| US9201304B2 (en) | 2013-02-18 | 2015-12-01 | Shin-Etsu Chemical Co., Ltd. | Pattern forming process |
| KR20170056457A (en) * | 2015-11-13 | 2017-05-23 | 캐논 가부시끼가이샤 | Method of reverse tone patterning |
| JP2017098546A (en) * | 2015-11-13 | 2017-06-01 | キヤノン株式会社 | Method of inversion gradation patterning |
| US10211051B2 (en) | 2015-11-13 | 2019-02-19 | Canon Kabushiki Kaisha | Method of reverse tone patterning |
| KR102098438B1 (en) | 2015-11-13 | 2020-05-29 | 캐논 가부시끼가이샤 | Method of reverse tone patterning |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3884415B2 (en) | 2007-02-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6726826B2 (en) | Negative tone developer compatible photoresist composition and method of use | |
| JP3884415B2 (en) | Pattern forming method and semiconductor device manufacturing method | |
| KR100547065B1 (en) | Pattern Forming Method and Manufacturing Method of Semiconductor Device Using the Same | |
| CN107112212B (en) | Patterning substrates using grafted polymeric materials | |
| US9418862B2 (en) | Method for integrated circuit patterning | |
| TWI452419B (en) | Fine pattern mask, process for producing the same, and process for forming fine pattern by using the same | |
| CN108780739B (en) | Pre-patterned lithographic template, process based on radiation patterning using the template, and process for forming the template | |
| TWI582830B (en) | Euv resist etch durability improvement and pattern collapse mitigation | |
| TW200939300A (en) | Double patterning strategy for contact hole and trench in photolithography | |
| CN106325002B (en) | Photoetching technique develop ingredient and be used for the patterned method of photoetching technique | |
| KR20070070036A (en) | Method of manufacturing semiconductor device | |
| TWI397108B (en) | Method for double patterning a developable anti-reflective coating | |
| KR20170120516A (en) | Method for forming organic film and method for manufacturing substrate for semiconductor apparatus | |
| US8334090B2 (en) | Mixed lithography with dual resist and a single pattern transfer | |
| JP2021503715A (en) | A method for patterning a resist layer on an amorphous silicon hardmask in a semiconductor device, a method for increasing resist adhesion of an amorphous silicon hardmask, and a structure. | |
| JPH0529205A (en) | Microscopic pattern forming material and pattern forming method | |
| JP2001092152A (en) | Method for manufacturing semiconductor device | |
| JPH05315244A (en) | Manufacture of semiconductor device | |
| CN107068547A (en) | The manufacture method of semiconductor device | |
| JPH05217875A (en) | Fine pattern forming material and pattern formation | |
| JPH0229655A (en) | Resist pattern forming method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060125 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060411 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060607 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061114 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061116 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101124 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101124 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111124 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121124 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131124 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |