JP2005033869A

JP2005033869A - Rush current suppressing circuit

Info

Publication number: JP2005033869A
Application number: JP2003193604A
Authority: JP
Inventors: Seiji Matsuda; 省二松田
Original assignee: Alps Electric Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 2003-07-08
Filing date: 2003-07-08
Publication date: 2005-02-03

Abstract

<P>PROBLEM TO BE SOLVED: To provide a rush current suppressing circuit capable of suppressing a rush current conveniently and properly. <P>SOLUTION: The rush current suppressing circuit arranged to suppress a rush current flowing into the side being controlled through control of an FET has a capacitor 11 between the gate-source or gate-drain of the FET 3. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【産業上の利用分野】
本発明は、突入電流抑制回路に係り、特に、ＦＥＴの制御によって、被供給側への突入電流の流入を抑制するのに好適な突入電流抑制回路に関する。
【０００２】
【従来の技術】
従来から、電源電流を被供給側に供給する際に、半導体スイッチのオン／オフ制御を用いて電流の供給量を制御するようになっていた。
【０００３】
図２は、このようなオン／オフ制御を行う電源開閉回路を示したものであり、この回路１は、電池等の所定の電圧の電源２を有している。
【０００４】
前記電源２の正極側には、半導体スイッチの一例としてのエンハンスメント形のＭＯＳ形ＦＥＴ等のＦＥＴ３がソースを介して接続されており、このＦＥＴ３のドレインは、ＤＣ／ＤＣコンバータ４を介して図示しない被供給側の負荷に接続されるようになっている。
【０００５】
前記電源２の正極と、前記ＦＥＴ３とのゲートとの間には、抵抗５が接続されている。そして、前記電源２から被供給側に供給される電圧は、前記抵抗５によって分圧されて前記ゲートにゲート電圧として印加されるようになっている。
【０００６】
前記ＦＥＴ３のゲートと、前記電源２の負極との間には、ゲート電圧を制御する制御部６が配設されており、この制御部６は、ゲート電圧制御用トランジスタ１６と、このゲート電圧制御用トランジスタ１６に対するベース電流の供給制御を行う制御回路２６とを有している。
【０００７】
そして、前記制御部６のゲート電圧制御用トランジスタ１６のオン動作によって、前記ゲートに対して電源２からゲート電圧が印加されるようになっている。
【０００８】
なお、図３は、図２の回路構成に加えて、さらに、ゲート電圧制御用トランジスタ１６のコレクタとＦＥＴ３のゲートとの間に他の抵抗７を接続したものである。
【０００９】
そして、このような回路の動作原理について説明すると、まず、初期状態において、前記ゲート電圧制御用トランジスタ１６はオフの状態になっている。このとき、ソース−ドレイン間を導通させるチャンネルは形成されておらず、ＦＥＴ３はオフの状態になっている。従って、電源２側から被供給側に電流は流れない。
【００１０】
次に、ゲート電圧制御用トランジスタ１６をオンにすると、ゲート部分に生じる静電誘導を介してソース−ドレイン間にチャンネルが形成され、ＦＥＴ３がオンの状態になる。これによって、電源２側から被供給側に電流が流れることとなる。
【００１１】
このように、ＦＥＴ３に対する電圧の供給制御を行ってＦＥＴ３をオン／オフ制御することによって、電源２からの非供給側への電流の供給を制御するようになっている。
【００１２】
【特許文献１】
特開平１１−６９６２４号公報
【００１３】
【発明が解決しようとする課題】
しかし、図４に示すように、ＦＥＴ３と被供給側との間に、大容量のコンデンサ８が接続されている場合等においては、ＦＥＴ３のオン動作が急峻なことによって被供給側に突入電流が流入してしまい、ＦＥＴ３をはじめとした回路構成を破壊してしまうといった問題が生じていた。
【００１４】
このような突入電流を抑制することを目的として、これまでにも、例えば、特許文献１に記載の発明をはじめとして様々な提案がなされてきたが、簡易な回路構成によって、突入電流を有効に抑制することができる回路については、未だに有効な提案がなされていないのが実情であった。
【００１５】
本発明は、このような問題点に鑑みなされたもので、突入電流を簡便かつ適正に抑制することのできる突入電流抑制回路を提供することを目的とするものである。
【００１６】
【課題を解決するための手段】
前記目的を達成するため本発明に係る突入電流抑制回路の特徴は、被供給側に電流を供給する電源の下流側に、前記被供給側への電流の供給を制御するＦＥＴを有し、このＦＥＴのゲート側に、このゲートに対するゲート電圧の供給を制御する制御部が接続され、前記ＦＥＴの制御によって前記被供給側への突入電流の流入を抑制するようにされた突入電流抑制回路であって、前記ＦＥＴのゲート−ソース間またはゲート−ドレイン間に静電容量を有している点にある。
【００１７】
そして、このような構成によれば、静電容量によって、ＦＥＴのゲート電圧の変動速度を低減させることによってＦＥＴによるオン動作を緩やかにすることができ、この結果として、簡易な構成によって被供給側への突入電流の流入を有効に抑制することが可能となる。
【００１８】
また、本発明に係る突入電流抑制回路の特徴は、前記ＦＥＴのゲートと前記制御部との間に、抵抗を直列に接続した点にある。
【００１９】
そして、このような構成によれば、ＦＥＴのゲート電圧の変動速度を前記抵抗からなる簡易な構成によってさらに有効に低減することができ、被供給側への突入電流の流入をさらに有効に抑制することが可能となる。
【００２０】
さらに、本発明に係る突入電流抑制回路の特徴は、前記ゲート側に供給される電圧を分圧することによって前記ゲートに印加される電圧を低減するための抵抗を有している点にある。
【００２１】
そして、このような構成によれば、前記抵抗からなる簡易な構成によって、ＦＥＴのゲート電圧の変動速度をさらに有効に低減することができ、突入電流の流入をさらに有効に抑制することが可能となる。
【００２２】
【発明の実施の形態】
以下、本発明に係る突入電流抑制回路の実施形態について、図１を参照して説明する。
【００２３】
なお、従来と基本的構成の同一もしくはこれに類する箇所については、同一の符号を用いて説明する。
【００２４】
図１に示すように、本実施形態における突入電流抑制回路１０は、電源２の下流側に、被供給側への電流の供給を制御するＦＥＴ３（図１においてはｐチャンネル）を有し、このＦＥＴ３のゲート側に、ゲート電圧を制御する制御部としてのゲート電圧制御用トランジスタ１６が接続されている点で図２の回路１と同様である。
【００２５】
ただし、本実施形態における突入電流抑制回路１０は、前記ＦＥＴ３のゲート−ソース間に大容量の静電容量１１を有している。
【００２６】
この静電容量１１は、実際に回路構成としてゲート−ソース間に接続されたコンデンサであってもよいし、また、ゲート自身が有している静電容量であってもよい。
【００２７】
従って、静電容量によってゲート電圧の変動（上昇）速度を低減することができるため、ＦＥＴ３によるオン動作を緩やかにすることができる。
【００２８】
この結果、簡易な構成によって突入電流の発生を有効に抑制することができるようになっている。
【００２９】
また、本実施形態においては、前記ＦＥＴ３のゲートと前記ゲート電圧制御用トランジスタ１６との間に、第１抵抗１２が直列に接続されている。
【００３０】
従って、前記静電容量１１と前記第１抵抗１２とからなるＲＣ回路の時定数によって、ＦＥＴ３のゲート電圧の変動速度を簡易な構成によってさらに有効に低減することができ、被供給側への突入電流の流入をさらに有効に抑制することができるようになっている。
【００３１】
さらに、本実施形態においては、前記電源２から前記ゲート側に供給される電圧を分圧することによって前記ゲートに印加される電圧を低減するための第２抵抗１３および第３抵抗１４からなる一対の抵抗１３，１４を有している。
【００３２】
前記第２抵抗１３は、前記電源２の正極と前記第１抵抗１２との間に接続され、前記第２抵抗は、前記第１抵抗と前記ゲート電圧制御用トランジスタとの間に接続されている。
【００３３】
これにより、ＦＥＴ３のゲート電圧の変動速度を簡易な構成によってさらに有効に低減することができ、突入電流の流入をさらに有効に抑制することができるようになっている。
【００３４】
次に、本実施形態の作用について説明する。
【００３５】
なお、初期状態において、前記ゲート電圧制御用トランジスタ１６および前記ＦＥＴ３はオフの状態になっているものとする。
【００３６】
このとき、ＦＥＴ３には、ソース−ドレイン間に電流を通すためのチャンネルが形成されておらず、電源２から被供給側に電流は流れていない。
【００３７】
そして、初期状態から、前記ゲート電圧制御用トランジスタ１６をオンにすると、前記電源２から前記ＦＥＴ３のゲートに電源電圧が供給されようとする。
【００３８】
このとき、静電容量１１による電荷の蓄積が完了するまでは、ゲート電圧は印加されないため、ＦＥＴ３はすぐにはオン状態にはならない。
【００３９】
また、前記静電容量１１と前記第１抵抗１２とからなるＲＣ回路によって、ゲート電圧の上昇がさらに遅延される。
【００４０】
さらに、前記電源２から印加される電圧は、前記第２抵抗１３と前記第３抵抗１４とによって分圧されるため、ゲートに印加される電圧の振幅が低減され、ゲート電位の上昇をさらに抑制する。
【００４１】
これによって、ゲート電圧の変動速度を低減してＦＥＴ３のオン動作が緩やかに行われる。
【００４２】
したがって、被供給側には突入電流が十分に低減された状態でソース電流が適正に供給される。
【００４３】
なお、本発明は前記実施形態のものに限定されるものではなく、必要に応じて種々変更することが可能である。
【００４４】
例えば、本発明は、ｐチャンネル形のみならず、ｎチャンネル形のＦＥＴにも適用できるものである。
【００４５】
さらに、本発明は、ＭＯＳ形ＦＥＴのみならず、接合ゲート形ＦＥＴにも適用し得るものである。
【００４６】
【発明の効果】
以上述べたように本発明に係る突入電流抑制回路によれば、簡易な構成によって被供給側への突入電流の流入を有効に抑制することができる。
【図面の簡単な説明】
【図１】本発明に係る突入電流抑制回路の実施形態を示す電気回路図
【図２】従来の電源開閉回路の一例を示す電気回路図
【図３】従来の電源開閉回路の図２の他の一例を示す電気回路図
【図４】従来の問題点を示した電気回路図
【符号の説明】
２電源
３ＦＥＴ
６制御部
１０突入電流抑制回路
１１静電容量
１２第１抵抗
１３第２抵抗
１４第３抵抗
１６ゲート電圧制御用トランジスタ
２６制御回路[0001]
[Industrial application fields]
The present invention relates to an inrush current suppression circuit, and more particularly to an inrush current suppression circuit suitable for suppressing inflow of an inrush current to a supplied side by controlling an FET.
[0002]
[Prior art]
Conventionally, when the power supply current is supplied to the supply target side, the supply amount of the current has been controlled using on / off control of the semiconductor switch.
[0003]
FIG. 2 shows a power supply switching circuit that performs such on / off control. The circuit 1 includes a power supply 2 having a predetermined voltage such as a battery.
[0004]
An FET 3 such as an enhancement type MOS FET as an example of a semiconductor switch is connected to the positive side of the power supply 2 via a source, and the drain of the FET 3 is not shown via a DC / DC converter 4. It is connected to the load on the supply side.
[0005]
A resistor 5 is connected between the positive electrode of the power source 2 and the gate of the FET 3. The voltage supplied from the power source 2 to the supply side is divided by the resistor 5 and applied to the gate as a gate voltage.
[0006]
Between the gate of the FET 3 and the negative electrode of the power source 2, a control unit 6 for controlling the gate voltage is disposed. The control unit 6 includes a gate voltage control transistor 16 and the gate voltage control. And a control circuit 26 that controls the supply of base current to the transistor 16.
[0007]
The gate voltage is applied from the power supply 2 to the gate by turning on the gate voltage control transistor 16 of the control unit 6.
[0008]
In addition to the circuit configuration of FIG. 2, FIG. 3 further shows another resistor 7 connected between the collector of the gate voltage control transistor 16 and the gate of the FET 3.
[0009]
The operation principle of such a circuit will be described. First, in the initial state, the gate voltage control transistor 16 is turned off. At this time, a channel for conducting between the source and the drain is not formed, and the FET 3 is in an OFF state. Therefore, no current flows from the power source 2 side to the supplied side.
[0010]
Next, when the gate voltage control transistor 16 is turned on, a channel is formed between the source and the drain through electrostatic induction generated in the gate portion, and the FET 3 is turned on. As a result, a current flows from the power source 2 side to the supplied side.
[0011]
As described above, the supply of current from the power supply 2 to the non-supply side is controlled by controlling the supply of voltage to the FET 3 and controlling the FET 3 to turn on / off.
[0012]
[Patent Document 1]
Japanese Patent Laid-Open No. 11-69624 [0013]
[Problems to be solved by the invention]
However, as shown in FIG. 4, when a large-capacitance capacitor 8 is connected between the FET 3 and the supplied side, the on-state of the FET 3 is steep so that an inrush current is generated on the supplied side. This causes a problem that the circuit configuration including the FET 3 is destroyed.
[0014]
For the purpose of suppressing such an inrush current, various proposals have been made so far, for example, the invention described in Patent Document 1, but the inrush current is effectively made effective by a simple circuit configuration. In fact, no effective proposal has been made for circuits that can be suppressed.
[0015]
The present invention has been made in view of such problems, and an object of the present invention is to provide an inrush current suppressing circuit that can easily and appropriately suppress an inrush current.
[0016]
[Means for Solving the Problems]
In order to achieve the above object, the inrush current suppressing circuit according to the present invention is characterized in that an FET for controlling the supply of current to the supplied side is provided on the downstream side of the power supply for supplying current to the supplied side. A control unit for controlling supply of a gate voltage to the gate is connected to the gate side of the FET, and is an inrush current suppression circuit configured to suppress the inrush current flow to the supplied side by the control of the FET. The FET has a capacitance between the gate and the source or between the gate and the drain of the FET.
[0017]
According to such a configuration, the on-operation by the FET can be moderated by reducing the fluctuation speed of the gate voltage of the FET due to the capacitance, and as a result, the supply side can be realized by a simple configuration. It is possible to effectively suppress the inflow of inrush current into the.
[0018]
The inrush current suppressing circuit according to the present invention is characterized in that a resistor is connected in series between the gate of the FET and the control unit.
[0019]
According to such a configuration, the fluctuation speed of the gate voltage of the FET can be further effectively reduced by the simple configuration including the resistor, and the inrush current flowing into the supplied side is further effectively suppressed. It becomes possible.
[0020]
Further, the inrush current suppressing circuit according to the present invention is characterized in that it has a resistor for reducing the voltage applied to the gate by dividing the voltage supplied to the gate side.
[0021]
According to such a configuration, the fluctuation speed of the gate voltage of the FET can be further effectively reduced by the simple configuration including the resistor, and the inrush current can be further effectively suppressed. Become.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of an inrush current suppression circuit according to the present invention will be described with reference to FIG.
[0023]
Note that portions having the same or similar basic configuration as those in the related art will be described using the same reference numerals.
[0024]
As shown in FIG. 1, the inrush current suppression circuit 10 in the present embodiment has an FET 3 (p channel in FIG. 1) that controls the supply of current to the supplied side on the downstream side of the power supply 2. 2 is the same as the circuit 1 in FIG. 2 in that a gate voltage control transistor 16 as a control unit for controlling the gate voltage is connected to the gate side of the FET 3.
[0025]
However, the inrush current suppression circuit 10 in this embodiment has a large capacitance 11 between the gate and source of the FET 3.
[0026]
The capacitance 11 may be a capacitor that is actually connected between the gate and the source as a circuit configuration, or may be a capacitance that the gate itself has.
[0027]
Accordingly, since the gate voltage fluctuation (rise) speed can be reduced by the capacitance, the ON operation by the FET 3 can be moderated.
[0028]
As a result, the generation of inrush current can be effectively suppressed with a simple configuration.
[0029]
In the present embodiment, the first resistor 12 is connected in series between the gate of the FET 3 and the gate voltage control transistor 16.
[0030]
Therefore, the fluctuation rate of the gate voltage of the FET 3 can be further effectively reduced by a simple configuration by the time constant of the RC circuit composed of the capacitance 11 and the first resistor 12, and the rush to the supplied side can be achieved. The inflow of current can be further effectively suppressed.
[0031]
Furthermore, in the present embodiment, a pair of second resistors 13 and a third resistor 14 for reducing the voltage applied to the gate by dividing the voltage supplied from the power source 2 to the gate side. Resistors 13 and 14 are provided.
[0032]
The second resistor 13 is connected between the positive electrode of the power source 2 and the first resistor 12, and the second resistor is connected between the first resistor and the gate voltage control transistor. .
[0033]
Thereby, the fluctuation speed of the gate voltage of the FET 3 can be further effectively reduced with a simple configuration, and the inrush current can be more effectively suppressed.
[0034]
Next, the operation of this embodiment will be described.
[0035]
In the initial state, it is assumed that the gate voltage control transistor 16 and the FET 3 are off.
[0036]
At this time, a channel for passing a current between the source and the drain is not formed in the FET 3, and no current flows from the power source 2 to the supplied side.
[0037]
When the gate voltage control transistor 16 is turned on from the initial state, a power supply voltage is supplied from the power supply 2 to the gate of the FET 3.
[0038]
At this time, the gate voltage is not applied until the charge accumulation by the capacitance 11 is completed, so the FET 3 is not immediately turned on.
[0039]
Further, the rise of the gate voltage is further delayed by the RC circuit including the capacitance 11 and the first resistor 12.
[0040]
Furthermore, since the voltage applied from the power source 2 is divided by the second resistor 13 and the third resistor 14, the amplitude of the voltage applied to the gate is reduced, and the rise of the gate potential is further suppressed. To do.
[0041]
As a result, the fluctuation speed of the gate voltage is reduced and the FET 3 is turned on gradually.
[0042]
Therefore, the source current is properly supplied to the supplied side in a state where the inrush current is sufficiently reduced.
[0043]
In addition, this invention is not limited to the thing of the said embodiment, A various change is possible as needed.
[0044]
For example, the present invention can be applied not only to a p-channel type but also to an n-channel type FET.
[0045]
Furthermore, the present invention can be applied not only to a MOS type FET but also to a junction gate type FET.
[0046]
【The invention's effect】
As described above, according to the inrush current suppression circuit of the present invention, the inflow of inrush current to the supplied side can be effectively suppressed with a simple configuration.
[Brief description of the drawings]
FIG. 1 is an electric circuit diagram showing an embodiment of an inrush current suppressing circuit according to the present invention. FIG. 2 is an electric circuit diagram showing an example of a conventional power switching circuit. FIG. [Fig. 4] Electric circuit diagram showing conventional problems [Explanation of symbols]
2 Power supply 3 FET
6 Control Unit 10 Inrush Current Suppression Circuit 11 Capacitance 12 First Resistance 13 Second Resistance 14 Third Resistance 16 Gate Voltage Control Transistor 26 Control Circuit

Claims

On the downstream side of the power source that supplies current to the supplied side, the FET has a FET that controls the supply of current to the supplied side, and a control unit that controls the gate voltage is connected to the gate side of the FET, An inrush current suppression circuit configured to suppress inflow of inrush current to the supplied side by controlling the FET,
An inrush current suppression circuit having a capacitance between the gate and source of the FET or between the gate and drain.

The inrush current suppression circuit according to claim 1, wherein a resistor is connected in series between the gate of the FET and the control unit.

The inrush current suppression circuit according to claim 1, further comprising a resistor for reducing the gate voltage by dividing the voltage supplied to the gate side.