【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅｄ Ｉｎｔｅｇｒａｔｉｏｎ）などに使用される半導体装置に関する。
【０００２】
【従来の技術】
従来の半導体装置たとえばＬＳＩは、スケーリング則によるＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｅｄ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ＦＥＴの微細化により、高速化および高集積化が進められてきた。この方法は、ＭＩＳ型ＦＥＴの各部分、たとえばＳｉＯ２からなるゲート絶縁膜の膜厚およびゲート長に対して、その長さ方向および横方向の寸法を同時に縮小して微細化し、素子の特性を正常に保ちつつ、性能向上を可能にしてきた。
【０００３】
従来の半導体装置、たとえばＭＩＳ型ＦＥＴでは、半導体基板上にＳｉＯ２からなるゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成している。ＳｉＯ２で形成したゲート絶縁膜は、膜厚が２ｎｍ以下になると、直接トンネル電流が流れ始めるため、ゲートリーク電流を抑制できず、消費電力が増大する。
【０００４】
このような問題を解決するために、ＳｉＯ２よりも誘電率の高い材料、たとえば比誘電率が３．９以上の高誘電体材料をゲート絶縁膜に使用する方法が考えられている。高誘電体材料を用いる場合、ＳｉＯ２換算膜厚を抑えながら、物理膜厚を稼いでリーク電流を抑える必要があり、高誘電体材料に関するいろいろな研究が行われている。
【０００５】
たとえば、シリコンデバイスでは、自然同位体での存在度（以下、自然同位体比という）よりも存在度の大きい高純度シリコン同位体（２８Ｓｉ）を基板に用いて、放熱効果を向上させる方法（特許文献１参照）、あるいは、自然同位体比よりも存在度の大きい高純度シリコン同位体（２８Ｓｉ）を製造する方法（特許文献２参照）などが提案されている。
【０００６】
【特許文献１】
特開２００２−８７９００号公報
【０００７】
【特許文献２】
特開２０００−３４５３４２号公報
【０００８】
【発明が解決しようとする課題】
従来の半導体装置、たとえばＭＩＳ型ＦＥＴでは、リーク電流を抑えるために、ゲート絶縁膜に高誘電体薄膜を用いる方法が提案されている。
【０００９】
高誘電体薄膜はＳｉＯ２膜よりも高誘電率であるという優位性があるものの、ＳｉＯ２膜にはない欠点がある。たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やエピタキシャル法によって、結晶性金属酸化物からなる高誘電体薄膜を形成する場合、次のような問題が発生する。
【００１０】
高誘電体薄膜は、同じ物理膜のＳｉＯ２膜に比較すると、半導体基板たとえばシリコン基板との間のキャリア注入障壁が小さく、リーク電流が増大する。
【００１１】
また、ＳｉＯ２膜は、熱酸化法によって欠陥の少ない膜を形成できる利点がある。これに対し、高誘電体薄膜は、シリコン基板上にデポジションで形成する際に、その界面や膜中に欠陥準位が発生しやすく、これら欠陥準位に起因するリーク電流が無視できない。
【００１２】
上記したように、高誘電体薄膜を用いる方法は、ＳｉＯ２膜を用いる方法に比べてリーク電流が大きくなる。そのため、消費電力が増大し、動作中に過剰なジュール熱が発生する。消費電力の増大はデバイスの信頼性や寿命などにも影響する。
【００１３】
ところで、高誘電体薄膜中に欠陥が発生する原因の１つに、高誘電体薄膜を構成する金属組成元素が自然同位体であることが挙げられている。自然同位体は、それを構成する原子どうしに質量のばらつきがあり、均一な膜を形成することが困難なためである。
【００１４】
たとえば自然同位体を用いてエピタキシャル法などで成膜すると、組成元素の不均一性によって、酸素欠損などの欠陥が発生し、リーク電流が増大する。また、膜中に固定電荷が生じ、キャリア移動度を低下させる。
【００１５】
一方、半導体装置に使用する半導体基板、たとえばシリコン基板を構成するシリコン元素も自然同位体で、表面の欠陥が成膜に影響を与える。たとえば界面準位が生成し、キャリア移動度を低下させる。したがって、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板のシリコン膜上に高誘電体ゲート絶縁膜を形成すると、デバイスの消費電力が増大し、ジュール熱の発生が顕著になり、信頼性が低下する。
【００１６】
ここで、高誘電体薄膜に使用する主な金属組成元素、たとえばＺｒ、Ｈｆ、Ｃｅ、および半導体基板に使用する半導体組成元素、たとえばＳｉについて、その同位体および質量、存在度（原子％）を（表１）に示す。（表１）に示すように、ＺｒやＨｆ、Ｃｅ、Ｓｉの同位体は原子どうしに質量のばらつきがある。
【００１７】
【表１】
【００１８】
ところで、シリコンデバイスでは、特許文献１に示すように、高純度シリコン同位体（２８Ｓｉ）を基板に利用し、放熱効果を高める方法が提案されている。しかし、特許文献１には、高誘電体ゲート絶縁膜を形成する場合に、その膜中に発生した欠陥による問題、たとえばリーク電流の増大や固定電荷の発生、界面準位、移動度の劣化などの問題は記載されていない。このような問題を解決する方法も記載されていない。
【００１９】
また、特許文献２には、高純度シリコン同位体（２８Ｓｉ）を製造する方法が記載されている。しかし特許文献２にも、特許文献１と同様、高誘電体ゲート絶縁膜を形成した場合に発生する問題については記載されていない。その解決方法も記載されていない。
【００２０】
本発明は、上記した欠点を解決し、リーク電流などが減少する薄膜構造部分をもつ半導体装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板上に形成した半導体薄膜と、この半導体薄膜上に形成した高誘電体薄膜とを具備し、前記半導体薄膜を構成する組成元素および前記高誘電体薄膜を構成する組成元素の少なくとも１つが複数の同位体を有し、かつ、自然同位体での存在度が一番大きい少なくとも１つの同位体の存在度が、自然同位体における存在度よりも大きいことを特徴とする。
【００２２】
また、本発明の半導体装置は、半導体基板と、この半導体基板の表面に形成したチャネル領域と、このチャネル領域の一方の側に形成したソース領域と、前記チャネル領域の他方の側に形成したドレイン領域と、前記チャネル領域を覆うように形成した高誘電体ゲート絶縁膜と、この高誘電体ゲート絶縁膜上に形成したゲート電極とを具備し、前記半導体基板を構成する組成元素および前記高誘電体ゲート絶縁膜を構成する組成元素の少なくとも１つが複数の同位体を有し、かつ、自然同位体での存在度が一番大きい少なくとも１つの同位体の存在度が、自然同位体における存在度よりも大きいことを特徴とする。
【００２３】
また、本発明の半導体装置は、シリコン膜を有するＳＯＩ基板と、このＳＯＩ基板の表面に形成したチャネル領域と、このチャネル領域の一方の側に形成したソース領域と、前記チャネル領域の他方の側に形成したドレイン領域と、前記チャネル領域を覆うように形成した高誘電体ゲート絶縁膜と、この高誘電体ゲート絶縁膜上に形成したゲート電極とを具備し、前記ＳＯＩ基板のシリコン膜を構成するシリコン元素および前記高誘電体ゲート絶縁膜を構成する組成元素の少なくとも１つが複数の同位体を有し、かつ、自然同位体での存在度が一番大きい少なくとも１つの同位体の存在度が、自然同位体における存在度よりも大きいことを特徴とする。
【００２４】
【発明の実施の形態】
本発明の第１実施形態について図１の工程図を参照して説明する。
【００２５】
まず、図１（ａ）に示すように、半導体基板たとえばシリコン基板１１が用意される。この場合、たとえばＳｉ（１１１）面基板を、弗化水素（ＨＦ）あるいは弗化アンモニウム（ＮＨ４Ｆ）を含む液に浸漬して超純粋洗浄し、原子オーダーで平坦な（１１１）面に形成する。その後、乾燥し、たとえばプラズマＣＶＤ装置に装着する。
【００２６】
次に、図１（ｂ）に示すように、シリコン基板１１上に半導体薄膜、たとえばシリコン薄膜１２をＣＶＤ法で成膜する。この成膜は、原料ガスとして、２８Ｓｉ同位体濃縮フッ化シランガス（Ｓｉ２ Ｆ５ ）およびＡｒガス、Ｈ２ ガスを用い、２８Ｓｉ同位体濃縮シリコン結晶薄膜を、たとえば２μｍの厚さに堆積する。
【００２７】
シリコン薄膜１２を構成するシリコン元素は複数の同位体２８Ｓｉ、２９Ｓｉ、３０Ｓｉを有し、自然同位体比は、２８Ｓｉがほぼ９２％と一番大きくなっている。この場合、シリコン薄膜１２を構成する２８Ｓｉ同位体は、自然同位体比よりも大きい存在度をもち、たとえば９５％以上の高純度同位体になっている。
【００２８】
次に、図１（ｃ）に示すように、シリコン薄膜１２上に、スパッタ法などにより、比誘電率が３．９以上のＨｆＯ２からなる高誘電体薄膜、たとえば高誘電体絶縁膜１３を３ｎｍの厚さに堆積する。
【００２９】
高誘電体絶縁膜１３を構成する金属組成元素Ｈｆは、複数の同位体、１７４Ｈｆ、１７６Ｈｆ、１７７Ｈｆ、１７８Ｈｆ、１７９Ｈｆ、１８０Ｈｆを有し、自然同位体比は１８０Ｈｆがほぼ３５％と一番大きくなっている。高誘電体絶縁膜１３を形成する場合、自然同位体比が一番大きい１８０Ｈｆの存在度を自然同位体比の２倍以上、たとえば８０％以上の高純度１８０Ｈｆをターゲットにする。そして、酸素を含む雰囲気中で処理し、シリコン薄膜１２上にＨｆＯ２を３ｎｍの厚さに堆積する。
【００３０】
上記の半導体装置は、たとえばシリコン薄膜１２部分にチャネル領域が形成され、その両側にソース領域およびドレイン領域が形成される。また、高誘電体絶縁膜１３上にゲート電極を形成し、たとえばトランジスタ構造が構成される。
【００３１】
上記した実施形態によれば、シリコン薄膜１２は、２８Ｓｉ同位体が自然同位体比よりも大きい２８Ｓｉ同位体濃縮フッ化シランガスをもとに成膜した高純度シリコン同位体２８Ｓｉで構成されている。また、高誘電体絶縁膜１３は、高純度１８０Ｈｆターゲットをもとに成膜した高純度１８０Ｈｆの酸化物で構成されている。
【００３２】
この場合、シリコン元素およびＨｆ元素をそれぞれ構成する同位体どうしの質量のばらつきが小さくなり、シリコン薄膜１２および高誘電体絶縁膜１３が均一に形成され、欠陥準位の少ない界面が実現する。したがって、トランジスタなどの半導体装置に組み立てた場合、膜内の酸素欠損が少なくなり、リーク電流が減少し、ジュール熱の発生が抑えられる。
【００３３】
上記の実施形態は、シリコン基板１１として（１１１）単結晶シリコンを使用している。シリコン基板１１には、所定のシリコン基板上に、シリコンをエピタキシャル成長させた（１１１）単結晶シリコンを用いることもできる。
【００３４】
また、シリコン基板１１の前処理で、弗化水素（ＨＦ）または弗化アンモニウム（ＮＨ４Ｆ）液を用いたウェット処理により、その表面を原子オーダーに平坦化している。しかし、シリコン基板１１が（１００）面など他の面方位の場合、あるいは、半導体基板がシリコン以外の半導体の場合は、平坦化などの前処理をドライ処理で行うこともできる。
【００３５】
シリコン薄膜１２の堆積も、ＣＶＤ以外の方法、たとえばＥＢ蒸着法やＭＢ法を用いることができる。高誘電体絶縁膜１３の堆積も、スパッタ法に限らず、ＣＶＤ法やＭＢＥ法などを用いることもできる。
【００３６】
また、高誘電体絶縁膜１３は、その金属組成元素としてＨｆを使用し、高純度１８０Ｈｆ同位体の金属酸化膜で形成している。しかし、高誘電体絶縁膜１３は、高純度１８０Ｈｆ同位体を含むシリケート膜で形成することもできる。また、金属酸化膜を形成する金属組成元素には、Ｈｆ以外の同位体、たとえばＺｒやＣｅ、Ｓｒ、Ｔａ、Ｔｉ、Ｓｎ、Ｓｃ、Ｙ、Ｂａ、Ｌａ、Ｇｄなどを用いることもできる。
【００３７】
次に、本発明の第２実施形態について図２の工程図を参照して説明する。
【００３８】
まず、図２（ａ）に示すように、一般に市販されている半導体基板、たとえばシリコン基板２１が用意される。シリコン基板２１を構成するシリコン元素は、自然同位体比の一番大きい２８Ｓｉが、自然同位体比よりも大きな存在度をもち、いわゆる高純度シリコン同位体になっている。シリコン基板２１は、その後、たとえばボロン（Ｂ）ドープでｐ型基板に形成され、あるいは、リン（Ｐ）ドープでｎ型基板に形成される。
【００３９】
次に、図２（ｂ）に示すように、たとえばＬＯＣＯＳ法により素子分離層２２が形成される。
【００４０】
次に、図２（ｃ）に示すように、シリコン基板２１上にＳｉ３Ｎ４マスク２３を形成する。その後、Ｓｉ３Ｎ４マスク２３を利用して不純物イオン注入法により、ソース領域２４およびドレイン領域２５を形成する。シリコン基板２１がｐ型の場合は、ソース領域２４やドレイン領域２５にＰ（リン）をドープし、ｎ型の場合はＢ（ボロン）をドープする。
【００４１】
次に、図２（ｄ）に示すようにＳｉ３Ｎ４マスク２３を除去する。その後、熱酸化およびそれに続くドライエッチングによりＳｉＯ２マスク２６を形成する。その後、ＳｉＯ２マスク２６の開口部に、スパッタ法によりＨｆＯ２の高誘電体薄膜、たとえば高誘電体ゲート絶縁膜２７を３ｎｍの厚みに堆積する。
【００４２】
高誘電体ゲート絶縁膜２７を堆積する場合、ターゲットとして、自然同位体比が一番大きく、かつ、その存在度が自然同位体比よりも大きい、いわゆる高純度１８０Ｈｆが用いられる。
【００４３】
次に、図２（ｅ）に示すように、ゲート電極となるＲｕ膜２８を、たとえばスパッタ法で２００ｎｍの厚さに堆積する。その後、レジストを堆積し、ゲート電極となる部分にレジスト２９を残す。その後、反応性イオンエッチング法によりＲｕ膜２８をエッチングし、レジスト２９下方の点線部分Ｄにゲート電極３０ （図２（ｆ）参照）を形成し、それ以外のＲｕ膜２８を除去する。
【００４４】
次に、ＣＶＤ法により第１ＳｉＯ２を堆積し、反応性イオンエッチング法により、図２（ｆ）に示すように、ゲート電極３０の側壁部分に第１ＳｉＯ２膜３１を残す。その後、ＣＶＤ法により第２ＳｉＯ２膜３２を堆積する。
【００４５】
次に、図２（ｇ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術により第２のＳｉＯ２膜３２を平坦化する。このとき、たとえばゲート電極３０の上面を露出させる。
【００４６】
次に、図２（ｈ）に示すように、ソース領域２４およびドレイン領域２５の上方に、それぞれコンタクト孔３３を形成する。
【００４７】
次に、図２（ｉ）に示すように、コンタクト孔３３にコンタクト電極となるＡｌ金属膜３４を、たとえばスパッタ法で形成する。
【００４８】
上記した実施形態によれば、シリコン基板２１が高純度シリコン同位体２８Ｓｉから形成されている。また、高誘電体ゲート絶縁膜２７は、その金属組成元素たとえばＨｆが、高純度１８０Ｈｆターゲットを用いて成膜した高純度同位体１８０Ｈｆで形成されている。したがって、シリコン基板２１および高誘電体ゲート絶縁膜２７が均一化し、絶縁膜中の酸素欠損や界面準位が減少する。その結果、リーク電流が小さくなり、チャンネルにおけるキャリア移動度が上昇する。
【００４９】
図２の場合、高誘電体ゲート絶縁膜２７は、その金属組成元素としてＨｆを使用し、高純度１８０Ｈｆ同位体の金属酸化膜で形成している。しかし、金属酸化膜を形成する金属組成元素には、Ｈｆ以外の高純度同位体、たとえばＺｒやＣｅ、Ｓｒ、Ｔａ、Ｔｉなどを用いることもできる。
【００５０】
次に、本発明の第３実施形態について図３の工程図を参照して説明する。
【００５１】
図３（ａ）に示すように、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板４０が用意される。ＳＯＩ基板４０は、シリコン支持ウエハー４１上にＳｉＯ２からなる絶縁膜４２が形成され、絶縁膜４２上にシリコン薄膜４３が形成されている。シリコン薄膜４３は、自然同位体比が一番大きい同位体２８Ｓｉの存在度が、自然同位体比よりも大きい、いわゆる高純度同位体になっている。
【００５２】
その後、シリコン薄膜４３は、ボロン（Ｂ）ドープによりｐ型基板に形成され、あるいは、リン（Ｐ）ドープによりｎ型基板に形成される。
【００５３】
次に、図３（ｂ）に示すように、たとえばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により素子分離層４４を形成する。
【００５４】
次に、図３（ｃ）に示すように、図２（ｃ）と同様の工程で、まず、ＥＢリソグラフィーによりＳｉ３Ｎ４マスク４５を形成する。その後、イオン注入法によりソース領域４６およびドレイン領域４７を形成する。このとき、シリコン薄膜４３がｐ型の場合はＰ（リン）をドープし、ｎ型の場合はＢ（ボロン）をドープする。
【００５５】
次に、図３（ｄ）に示すように、図２（ｄ）と同様の工程で、Ｓｉ３Ｎ４マスク４５を除去し、熱酸化およびそれに続くドライエッチングによりＳｉＯ２マスク４８を形成する。その後、ＳｉＯ２マスク４８の開口部に高誘電体薄膜、たとえばエピタキシャルＺｒＯ２高誘電体ゲート絶縁膜４９を堆積する。この場合、高誘電体ゲート絶縁膜４９を構成する金属組成元素にＺｒが使用されている。そして、たとえばＭＢＥ法を用い、自然同位体比が一番大きい９０Ｚｒの存在度が自然同位体比よりも大きい、たとえば９０％以上の高純度同位体に形成される。
【００５６】
次に、図３（ｅ）に示すように、ゲート電極となるＲｕ膜５０を、たとえばスパッタ法で２００ｎｍの厚さに堆積する。その後、レジストを堆積し、ゲート電極となる部分にレジスト５１を残す。その後、反応性イオンエッチング法によりＲｕ膜５０をエッチングし、レジスト５１下方の点線部分Ｄにゲート電極５２ （図３（ｆ）参照）を形成し、それ以外のＲｕ膜５０を除去する。
【００５７】
次に、ＣＶＤ法により第１ＳｉＯ２を堆積し、反応性イオンエッチング法により、図３（ｆ）に示すように、ゲート電極５２の側壁部分に第１ＳｉＯ２膜５３を残す。その後、ＣＶＤ法により第２ＳｉＯ２膜５４を堆積する。
【００５８】
次に、図３（ｇ）に示すように、ＣＭＰ技術により第２ＳｉＯ２膜５４を平坦化する。このとき、ゲート電極５２の上面を露出させる。
【００５９】
次に、図３（ｈ）に示すように、ソース領域４６およびドレイン領域４７の上方にコンタクト孔５５を形成する。
【００６０】
次に、図３（ｉ）に示すように、コンタクト孔５５にコンタクト電極となるＡｌ金属膜５６を、たとえばスパッタ法で形成する。
【００６１】
図３の場合、ＳＯＩ基板のシリコン薄膜４３が、自然同位体比の一番大きい同位体２８Ｓｉの存在度が、自然同位体比よりも大きい、いわゆる高純度同位体になっている。また、高誘電体ゲート絶縁膜４９の金属組成元素、たとえばＺｒも、自然同位体比の一番大きい９０Ｚｒの存在度が自然同位体比よりも大きい、いわゆる高純度同位体になっている。
【００６２】
したがって、酸素欠損に起因するリーク電流が減少し、また結晶構造のフォノン散乱が抑制され、ジュール熱の発生が抑えられる。また、ＳＯＩ基板と高誘電体ゲート絶縁膜体を組み合わせた構造をもつＭＩＳＦＥＴ装置の場合は、省消費電力および高チャネル移動度が実現される。
【００６３】
図３では、エピタキシャル高誘電体ゲート絶縁膜をＭＢＥ法で形成しているが、ＭＯＣＶＤ法などを用いることもできる。また、高誘電体ゲート絶縁膜をＺｒの酸化膜ＺｒＯ２で構成している。しかし、高誘電体ゲート絶縁膜の酸化膜を構成する金属組成元素には、Ｚｒ以外に、ＨｆやＰｂ、Ｌａ、Ｃｅ、Ｔｉ、Ｓｒ、Ｍｇ、Ｔａなどの金属、あるいは、これら金属元素の複数を組み合わせた多元素同位体組成を用いることもできる。
【００６４】
上記の実施形態では、半導体薄膜としてシリコンを使用している。しかし、半導体薄膜には、それ以外の単元素半導体または化合物半導体を用いることもできる。高誘電体薄膜についても、金属酸化膜に限らず、多元素高誘電体膜たとえば金属シリケート膜などを用いることもできる。
【００６５】
また、半導体薄膜や高誘電体薄膜を成膜する場合、同位体組成比を制御した原料を使用し、ＣＶＤ法やＭＢＥ法などが利用される。しかし、自然同位体を用いたイオンビームデポジション法（ＩＢＤ）法を利用することもでき、その他の成膜方法も適宜選択できる。
【００６６】
また、上記の実施形態では、半導体基板や半導体薄膜、高誘電体薄膜を構成する組成元素にそれぞれ同位体を使用し、同時に、自然同位体比が一番大きい各同位体の存在度を自然同位体比よりも大きくしている。しかし、半導体基板や半導体薄膜、高誘電体絶縁膜のいずれか１つの組成元素に同位体を使用し、自然同位体比が一番大きい同位体の存在度を自然同位体比よりも大きくした場合も、効果は低下するものの、リーク電流の減少などの効果は得られる。
【００６７】
また、半導体基板や半導体薄膜、高誘電体絶縁膜の各組成元素に１つあるいは複数の同位体がある場合、そのすべての同位体元素に対して、自然同位体比が一番大きい同位体の存在度を自然同位体比よりも大きくしてもよく、また、いずれか１つあるいは２つ以上の同位体元素に対して、自然同位体比が一番大きい同位体の存在度を自然同位体比よりも大きくしてもよい。
【００６８】
上記した構成によれば、酸素欠損やリーク電流、界面準位が減少し、また、チャネルのキャリア移動度が向上する半導体装置が得られる。
【００６９】
【発明の効果】
本発明によれば、リーク電流などが減少する薄膜構造部分をもつ半導体装置を実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態を説明する工程図である。
【図２】本発明の他の実施形態を説明する工程図である。
【図３】本発明の他の実施形態を説明する工程図である。
【符号の説明】
１１…シリコン基板
１２…シリコン薄膜
１３…高誘電体絶縁膜
２１…シリコン基板
２２…素子分離層
２３…Ｓｉ３Ｎ４マスク
２４…ソース領域
２５…ドレイン領域
２６…ＳｉＯ２膜マスク
２７…高誘電体ゲート絶縁膜
２８…Ｒｕ膜
２９…レジスト
３０…ゲート電極
３１…第１ＳｉＯ２膜
３２…第２ＳｉＯ２膜
３３…コンタクト孔
３４…Ａｌ金属膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device used for LSI (Large Scaled Integration) or the like.
[0002]
[Prior art]
2. Description of the Related Art Conventional semiconductor devices such as LSIs have been increased in speed and integration due to miniaturization of MIS (Metal-Insulated-Semiconductor) FETs based on scaling rules. This method simultaneously reduces the length and lateral dimensions of each part of the MIS-type FET, for example, the thickness and gate length of the gate insulating film made of SiO 2 and refines the device characteristics. It has been possible to improve performance while maintaining normal.
[0003]
In a conventional semiconductor device, for example, a MIS type FET, a gate insulating film made of SiO 2 is formed on a semiconductor substrate, and a gate electrode is formed on the gate insulating film. When the gate insulating film formed of SiO 2 has a thickness of 2 nm or less, a tunnel current starts to flow directly, so that the gate leakage current cannot be suppressed and power consumption increases.
[0004]
In order to solve such a problem, a method is considered in which a material having a higher dielectric constant than SiO 2 , for example, a high dielectric material having a relative dielectric constant of 3.9 or more is used for the gate insulating film. In the case of using a high dielectric material, it is necessary to increase the physical film thickness and suppress the leakage current while suppressing the SiO 2 equivalent film thickness, and various studies on the high dielectric material have been conducted.
[0005]
For example, in a silicon device, a high-purity silicon isotope ( 28 Si) having a larger abundance than a natural isotope abundance (hereinafter referred to as a natural isotope ratio) is used as a substrate to improve the heat dissipation effect ( Patent Document 1) or a method for producing high-purity silicon isotope ( 28 Si) having a higher abundance than the natural isotope ratio (see Patent Document 2) has been proposed.
[0006]
[Patent Document 1]
Japanese Patent Laid-Open No. 2002-87900
[Patent Document 2]
Japanese Patent Laid-Open No. 2000-345342
[Problems to be solved by the invention]
In a conventional semiconductor device, for example, a MIS FET, a method using a high dielectric thin film as a gate insulating film has been proposed in order to suppress leakage current.
[0009]
Although the high dielectric thin film is superior in that a high dielectric constant than SiO 2 film, there is no disadvantage in the SiO 2 film. For example, when a high dielectric thin film made of a crystalline metal oxide is formed by a CVD (Chemical Vapor Deposition) method or an epitaxial method, the following problems occur.
[0010]
The high dielectric thin film has a smaller carrier injection barrier between the semiconductor substrate, for example, the silicon substrate, and the leakage current, as compared with the SiO 2 film having the same physical film.
[0011]
In addition, the SiO 2 film has an advantage that a film with few defects can be formed by a thermal oxidation method. On the other hand, when a high dielectric thin film is formed on a silicon substrate by deposition, defect levels are likely to be generated at the interface and in the film, and the leakage current due to these defect levels cannot be ignored.
[0012]
As described above, the method using a high dielectric thin film has a larger leakage current than the method using a SiO 2 film. Therefore, power consumption increases and excessive Joule heat is generated during operation. The increase in power consumption also affects device reliability and lifetime.
[0013]
By the way, one of the causes of defects in the high dielectric thin film is that the metal composition element constituting the high dielectric thin film is a natural isotope. This is because the natural isotope has a variation in mass among atoms constituting it, and it is difficult to form a uniform film.
[0014]
For example, when a natural isotope is used to form a film by an epitaxial method or the like, defects such as oxygen vacancies are generated due to the heterogeneity of composition elements, and a leakage current increases. Further, a fixed charge is generated in the film, and the carrier mobility is lowered.
[0015]
On the other hand, a semiconductor substrate used for a semiconductor device, for example, a silicon element constituting a silicon substrate is also a natural isotope, and surface defects affect film formation. For example, interface states are generated and carrier mobility is lowered. Therefore, when a high dielectric gate insulating film is formed on a silicon film of an SOI (Silicon on Insulator) substrate, the power consumption of the device increases, the generation of Joule heat becomes significant, and the reliability decreases.
[0016]
Here, the main metal composition elements used for the high dielectric thin film, such as Zr, Hf, Ce, and the semiconductor composition element used for the semiconductor substrate, such as Si, are the isotopes, masses, and abundances (atomic%). (Table 1). As shown in (Table 1), the isotopes of Zr, Hf, Ce, and Si have mass variations among atoms.
[0017]
[Table 1]
[0018]
By the way, in the silicon device, as shown in Patent Document 1, a method has been proposed in which a high-purity silicon isotope ( 28 Si) is used for a substrate to enhance a heat dissipation effect. However, in Patent Document 1, when a high dielectric gate insulating film is formed, problems due to defects generated in the film, for example, an increase in leakage current, generation of fixed charges, interface state, mobility deterioration, etc. The problem is not described. There is no description on how to solve such a problem.
[0019]
Patent Document 2 describes a method for producing a high-purity silicon isotope ( 28 Si). However, Patent Document 2 does not describe a problem that occurs when a high dielectric gate insulating film is formed, as in Patent Document 1. The solution is not described.
[0020]
An object of the present invention is to provide a semiconductor device having a thin film structure portion in which the above-described drawbacks are solved and leakage current is reduced.
[0021]
[Means for Solving the Problems]
The semiconductor device of the present invention comprises a semiconductor thin film formed on a semiconductor substrate and a high dielectric thin film formed on the semiconductor thin film, and constitutes a composition element constituting the semiconductor thin film and the high dielectric thin film. At least one of the composition elements has a plurality of isotopes, and the abundance of at least one isotope having the largest abundance in natural isotopes is greater than the abundance in natural isotopes, To do.
[0022]
The semiconductor device of the present invention includes a semiconductor substrate, a channel region formed on the surface of the semiconductor substrate, a source region formed on one side of the channel region, and a drain formed on the other side of the channel region. A high-dielectric gate insulating film formed so as to cover the channel region, and a gate electrode formed on the high-dielectric gate insulating film, and the composition element constituting the semiconductor substrate and the high dielectric At least one of the composition elements constituting the body gate insulating film has a plurality of isotopes, and the abundance of at least one isotope having the largest abundance in the natural isotope is the abundance in the natural isotope. It is characterized by being larger than.
[0023]
The semiconductor device of the present invention includes an SOI substrate having a silicon film, a channel region formed on the surface of the SOI substrate, a source region formed on one side of the channel region, and the other side of the channel region. Forming a silicon film of the SOI substrate, comprising: a drain region formed on the gate electrode; a high dielectric gate insulating film formed so as to cover the channel region; and a gate electrode formed on the high dielectric gate insulating film. At least one of the silicon element and the composition element constituting the high dielectric gate insulating film has a plurality of isotopes, and the abundance of at least one isotope having the largest abundance in natural isotopes It is characterized by a greater than abundance in natural isotopes.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
A first embodiment of the present invention will be described with reference to the process diagram of FIG.
[0025]
First, as shown in FIG. 1A, a semiconductor substrate such as a silicon substrate 11 is prepared. In this case, for example, an Si (111) surface substrate is immersed in a liquid containing hydrogen fluoride (HF) or ammonium fluoride (NH 4 F) and is subjected to ultrapure cleaning to form a flat (111) surface on the atomic order. To do. Thereafter, it is dried and attached to, for example, a plasma CVD apparatus.
[0026]
Next, as shown in FIG. 1B, a semiconductor thin film, for example, a silicon thin film 12 is formed on the silicon substrate 11 by a CVD method. This film formation, as a source gas, 28 Si isotope enrichment fluoride silane gas (Si 2 F 5) and Ar gas, using of H2 gas, the 28 Si isotope enrichment silicon crystal thin film is deposited for example in a thickness of 2μm .
[0027]
The silicon element composing the silicon thin film 12 has a plurality of isotopes 28 Si, 29 Si, and 30 Si, and the natural isotope ratio is the largest at about 28 % for 28 Si. In this case, the 28 Si isotope constituting the silicon thin film 12 has a higher abundance than the natural isotope ratio, and is a high-purity isotope of, for example, 95% or more.
[0028]
Next, as shown in FIG. 1C, a high dielectric thin film made of HfO 2 having a relative dielectric constant of 3.9 or more, for example, a high dielectric insulating film 13 is formed on the silicon thin film 12 by sputtering or the like. Deposit to a thickness of 3 nm.
[0029]
The metal composition element Hf constituting the high dielectric insulating film 13 has a plurality of isotopes, 174 Hf, 176 Hf, 177 Hf, 178 Hf, 179 Hf, 180 Hf, and the natural isotope ratio is almost 180 Hf. It is the largest at 35%. When the high dielectric insulating film 13 is formed, the presence of 180 Hf having the largest natural isotope ratio is set to a high purity 180 Hf with a natural isotope ratio of 2 times or more, for example, 80% or more. Then, treatment is performed in an atmosphere containing oxygen, and HfO 2 is deposited on the silicon thin film 12 to a thickness of 3 nm.
[0030]
In the above semiconductor device, for example, a channel region is formed in the silicon thin film 12 portion, and a source region and a drain region are formed on both sides thereof. Further, a gate electrode is formed on the high dielectric insulating film 13 to constitute, for example, a transistor structure.
[0031]
According to the above embodiment, the silicon thin film 12 is composed of a 28 Si isotope purity silicon isotope 28 Si was deposited on the basis of 28 Si isotope enrichment fluoride silane greater than the natural isotopic ing. The high dielectric insulating film 13 is made of a high purity 180 Hf oxide formed based on a high purity 180 Hf target.
[0032]
In this case, the variation in mass between the isotopes constituting the silicon element and the Hf element is reduced, the silicon thin film 12 and the high dielectric insulating film 13 are formed uniformly, and an interface with few defect levels is realized. Therefore, when assembled in a semiconductor device such as a transistor, oxygen vacancies in the film are reduced, leakage current is reduced, and generation of Joule heat is suppressed.
[0033]
In the above embodiment, (111) single crystal silicon is used as the silicon substrate 11. As the silicon substrate 11, (111) single crystal silicon obtained by epitaxially growing silicon on a predetermined silicon substrate can also be used.
[0034]
Further, in the pretreatment of the silicon substrate 11, the surface thereof is flattened to the atomic order by wet treatment using hydrogen fluoride (HF) or ammonium fluoride (NH 4 F) liquid. However, when the silicon substrate 11 has another plane orientation such as the (100) plane, or when the semiconductor substrate is a semiconductor other than silicon, pretreatment such as planarization can be performed by dry processing.
[0035]
For the deposition of the silicon thin film 12, a method other than CVD, for example, EB vapor deposition or MB method can be used. The deposition of the high dielectric insulating film 13 is not limited to the sputtering method, and a CVD method, an MBE method, or the like can also be used.
[0036]
Further, the high dielectric insulating film 13 uses Hf as its metal composition element and is formed of a metal oxide film of high purity 180 Hf isotope. However, the high dielectric insulating film 13 can also be formed of a silicate film containing a high purity 180 Hf isotope. Further, isotopes other than Hf, for example, Zr, Ce, Sr, Ta, Ti, Sn, Sc, Y, Ba, La, Gd, etc. can be used as the metal composition element forming the metal oxide film.
[0037]
Next, a second embodiment of the present invention will be described with reference to the process diagram of FIG.
[0038]
First, as shown in FIG. 2A, a commercially available semiconductor substrate, for example, a silicon substrate 21 is prepared. As the silicon element constituting the silicon substrate 21, 28 Si having the largest natural isotope ratio has a greater abundance than the natural isotope ratio, and is a so-called high-purity silicon isotope. Thereafter, the silicon substrate 21 is formed on the p-type substrate by boron (B) doping or the n-type substrate by phosphorus (P) doping, for example.
[0039]
Next, as shown in FIG. 2B, the element isolation layer 22 is formed by, for example, the LOCOS method.
[0040]
Next, as shown in FIG. 2C, a Si 3 N 4 mask 23 is formed on the silicon substrate 21. Thereafter, the source region 24 and the drain region 25 are formed by impurity ion implantation using the Si 3 N 4 mask 23. When the silicon substrate 21 is p-type, the source region 24 and the drain region 25 are doped with P (phosphorus), and when it is n-type, B (boron) is doped.
[0041]
Next, the Si 3 N 4 mask 23 is removed as shown in FIG. Thereafter, a SiO 2 mask 26 is formed by thermal oxidation and subsequent dry etching. Thereafter, a high dielectric thin film of HfO 2, for example, a high dielectric gate insulating film 27 is deposited in a thickness of 3 nm on the opening of the SiO 2 mask 26 by sputtering.
[0042]
When depositing the high dielectric gate insulating film 27, a so-called high-purity 180Hf having the largest natural isotope ratio and a greater abundance than the natural isotope ratio is used as a target.
[0043]
Next, as shown in FIG. 2E, a Ru film 28 to be a gate electrode is deposited to a thickness of 200 nm by, for example, sputtering. Thereafter, a resist is deposited, and the resist 29 is left in a portion to be a gate electrode. Thereafter, the Ru film 28 is etched by a reactive ion etching method to form a gate electrode 30 (see FIG. 2F) in the dotted line portion D below the resist 29, and the other Ru film 28 is removed.
[0044]
Next, the first SiO 2 is deposited by the CVD method, and the first SiO 2 film 31 is left on the side wall portion of the gate electrode 30 by the reactive ion etching method as shown in FIG. Thereafter, a second SiO 2 film 32 is deposited by the CVD method.
[0045]
Next, as shown in FIG. 2G, the second SiO 2 film 32 is planarized by a CMP (Chemical Mechanical Polishing) technique. At this time, for example, the upper surface of the gate electrode 30 is exposed.
[0046]
Next, as shown in FIG. 2H, contact holes 33 are formed above the source region 24 and the drain region 25, respectively.
[0047]
Next, as shown in FIG. 2I, an Al metal film 34 to be a contact electrode is formed in the contact hole 33 by, for example, a sputtering method.
[0048]
According to the above-described embodiment, the silicon substrate 21 is formed from the high purity silicon isotope 28 Si. The high dielectric gate insulating film 27 is formed of a high purity isotope 180 Hf whose metal composition element, for example, Hf is formed using a high purity 180 Hf target. Accordingly, the silicon substrate 21 and the high dielectric gate insulating film 27 are made uniform, and oxygen vacancies and interface states in the insulating film are reduced. As a result, the leakage current is reduced and the carrier mobility in the channel is increased.
[0049]
In the case of FIG. 2, the high dielectric gate insulating film 27 uses Hf as its metal composition element and is formed of a metal oxide film of high purity 180 Hf isotope. However, high purity isotopes other than Hf, such as Zr, Ce, Sr, Ta, Ti, etc., can also be used as the metal composition element forming the metal oxide film.
[0050]
Next, a third embodiment of the present invention will be described with reference to the process diagram of FIG.
[0051]
As shown in FIG. 3A, an SOI (Silicon on Insulator) substrate 40 is prepared. In the SOI substrate 40, an insulating film 42 made of SiO 2 is formed on a silicon support wafer 41, and a silicon thin film 43 is formed on the insulating film 42. The silicon thin film 43 is a so-called high purity isotope in which the abundance of the isotope 28 Si having the largest natural isotope ratio is larger than the natural isotope ratio.
[0052]
Thereafter, the silicon thin film 43 is formed on the p-type substrate by boron (B) doping, or formed on the n-type substrate by phosphorus (P) doping.
[0053]
Next, as shown in FIG. 3B, the element isolation layer 44 is formed by, for example, an STI (Shallow Trench Isolation) method.
[0054]
Next, as shown in FIG. 3C, in the same process as in FIG. 2C, first, an Si 3 N 4 mask 45 is formed by EB lithography. Thereafter, the source region 46 and the drain region 47 are formed by ion implantation. At this time, when the silicon thin film 43 is p-type, it is doped with P (phosphorus), and when it is n-type, it is doped with B (boron).
[0055]
Next, as shown in FIG. 3D, the Si 3 N 4 mask 45 is removed in the same process as in FIG. 2D, and a SiO 2 mask 48 is formed by thermal oxidation and subsequent dry etching. Thereafter, a high dielectric thin film, for example, an epitaxial ZrO 2 high dielectric gate insulating film 49 is deposited in the opening of the SiO 2 mask 48. In this case, Zr is used as the metal composition element constituting the high dielectric gate insulating film 49. Then, for example, by using the MBE method, the abundance of 90 Zr having the largest natural isotope ratio is larger than the natural isotope ratio, for example, 90% or more of high purity isotopes are formed.
[0056]
Next, as shown in FIG. 3E, a Ru film 50 to be a gate electrode is deposited to a thickness of 200 nm by, for example, sputtering. Thereafter, a resist is deposited, and the resist 51 is left in a portion to be a gate electrode. Thereafter, the Ru film 50 is etched by reactive ion etching to form a gate electrode 52 (see FIG. 3F) in the dotted line portion D below the resist 51, and the other Ru film 50 is removed.
[0057]
Next, the first SiO 2 is deposited by the CVD method, and the first SiO 2 film 53 is left on the side wall portion of the gate electrode 52 by the reactive ion etching method as shown in FIG. Thereafter, a second SiO 2 film 54 is deposited by the CVD method.
[0058]
Next, as shown in FIG. 3G, the second SiO 2 film 54 is planarized by the CMP technique. At this time, the upper surface of the gate electrode 52 is exposed.
[0059]
Next, as shown in FIG. 3H, contact holes 55 are formed above the source region 46 and the drain region 47.
[0060]
Next, as shown in FIG. 3I, an Al metal film 56 to be a contact electrode is formed in the contact hole 55 by, for example, a sputtering method.
[0061]
In the case of FIG. 3, the silicon thin film 43 of the SOI substrate is a so-called high purity isotope in which the abundance of the isotope 28 Si having the largest natural isotope ratio is larger than the natural isotope ratio. Further, the metal composition element of the high dielectric gate insulating film 49, for example, Zr, is also a so-called high purity isotope in which the abundance of 90 Zr having the largest natural isotope ratio is larger than the natural isotope ratio.
[0062]
Accordingly, leakage current due to oxygen deficiency is reduced, phonon scattering of the crystal structure is suppressed, and generation of Joule heat is suppressed. In the case of a MISFET device having a structure in which an SOI substrate and a high dielectric gate insulating film are combined, power saving and high channel mobility are realized.
[0063]
In FIG. 3, the epitaxial high dielectric gate insulating film is formed by the MBE method, but an MOCVD method or the like can also be used. The high dielectric gate insulating film is composed of a Zr oxide film ZrO 2 . However, the metal composition elements constituting the oxide film of the high dielectric gate insulating film include, in addition to Zr, metals such as Hf, Pb, La, Ce, Ti, Sr, Mg, Ta, or a plurality of these metal elements. A multi-element isotope composition combining these can also be used.
[0064]
In the above embodiment, silicon is used as the semiconductor thin film. However, other single element semiconductors or compound semiconductors can be used for the semiconductor thin film. The high dielectric thin film is not limited to a metal oxide film, and a multi-element high dielectric film such as a metal silicate film can also be used.
[0065]
Further, when a semiconductor thin film or a high dielectric thin film is formed, a raw material with a controlled isotope composition ratio is used, and a CVD method, an MBE method, or the like is used. However, an ion beam deposition method (IBD) method using natural isotopes can also be used, and other film forming methods can be appropriately selected.
[0066]
In the above-described embodiments, isotopes are used as the constituent elements constituting the semiconductor substrate, the semiconductor thin film, and the high dielectric thin film, and at the same time, the abundance of each isotope having the largest natural isotope ratio is determined. It is larger than the body ratio. However, when an isotope is used for any one of the constituent elements of the semiconductor substrate, semiconductor thin film, and high dielectric insulating film, and the abundance of the isotope having the largest natural isotope ratio is made larger than the natural isotope ratio. However, although the effect is reduced, effects such as a reduction in leakage current can be obtained.
[0067]
In addition, when there are one or more isotopes for each element of the semiconductor substrate, semiconductor thin film, and high dielectric insulating film, the isotope having the largest natural isotope ratio for all of the isotopes. The abundance may be greater than the natural isotope ratio, and for any one or more isotope elements, the abundance of the isotope with the largest natural isotope ratio is the natural isotope. It may be larger than the ratio.
[0068]
According to the above configuration, a semiconductor device in which oxygen vacancies, leakage current, and interface states are reduced, and channel carrier mobility is improved can be obtained.
[0069]
【The invention's effect】
According to the present invention, it is possible to realize a semiconductor device having a thin film structure portion in which leakage current and the like are reduced.
[Brief description of the drawings]
FIG. 1 is a process diagram illustrating an embodiment of the present invention.
FIG. 2 is a process diagram illustrating another embodiment of the present invention.
FIG. 3 is a process diagram for explaining another embodiment of the present invention.
[Explanation of symbols]
11 ... silicon substrate 12 ... silicon film 13 ... high dielectric insulating film 21 ... silicon substrate 22 ... isolation layer 23 ... Si 3 N 4 mask 24 ... source region 25 ... drain region 26 ... SiO 2 film mask 27 ... high dielectric Gate insulating film 28 ... Ru film 29 ... Resist 30 ... Gate electrode 31 ... First SiO 2 film 32 ... Second SiO 2 film 33 ... Contact hole 34 ... Al metal film
