JP2005018258A

JP2005018258A - Printed circuit board design device, method and computer program, and recording medium with the program recorded

Info

Publication number: JP2005018258A
Application number: JP2003179925A
Authority: JP
Inventors: Masamichi Naka; 政道中
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-06-24
Filing date: 2003-06-24
Publication date: 2005-01-20

Abstract

<P>PROBLEM TO BE SOLVED: To provide a printed circuit board design device that decides a layout order of printed circuit boards so as to minimize the number of connections between the printed circuit boards in printed circuit board design for stacking a plurality of printed circuit boards. <P>SOLUTION: A graph generation part 22 generates a graph wherein functional blocks including parts are vertices, connections between different functional blocks are branches and numbers of connections between functional blocks are branch weights. A graph search part 23 refers to the graph generated by the graph generation part 22 to sequentially search for unsearched vertices with the heaviest weight, starting with the vertex whose functional block is an external interface. A layout order decision part 24 then sets the search order by the graph search part 23 as a layer layout order in printed circuit board stacking. The layout order of printed circuit boards can be thus decided so as to minimize the number of connections between the printed circuit boards. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路を構成する半導体チップおよび受動部品を実装したプリント基板を積層構造に実装する技術に関し、特に、機能ブロックを各プリント基板に割付ける順序を自動的に決定するプリント基板設計装置、その方法、そのコンピュータ・プログラムおよびそのプログラムを記録した記録媒体に関する。
【０００２】
【従来の技術】
近年、携帯電話や携帯情報端末が急速に普及しているが、その理由の１つとして機器の飛躍的な小型化を挙げることができる。その背景として、従来複数のＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）で構成されていたシステムや機能を１つの半導体素子に集約するＳＯＣ（ＳｙｓｔｅｍＯｎＣｈｉｐ）化の技術の進歩がある。
【０００３】
一方、必要な複数の半導体素子を組合わせ、プリント基板に直接搭載して１パッケージ化したＳＩＰ（ＳｙｓｔｅｍＩｎＰａｃｋａｇｅ）が注目を集めつつある。中でも、大規模な論理回路の実装面積を小さくする手法として、半導体素子を実装した複数のプリント基板を、はんだ電極を介して積層する手法を挙げることができる。
【０００４】
図１７は、はんだ電極を介してプリント基板を積層する手法を説明するための図である。図１７に示すように、配線パターンを設けた回路基板１３１に電子部品を実装し、はんだ電極１３４を位置合わせして回路基板１３２を積層する。そして、はんだ電極１３４を介して回路基板１３２の上にさらに回路基板１３３を積層する。
【０００５】
この手法によれば、実装面積を小さくするだけでなく、プリント基板を介して半導体チップを接続するため、アーキテクチャの変更の際に、半導体チップの設計変更が不要となり、開発期間が短くなるという効果がある。
【０００６】
また、プリント基板を介さずに半導体チップを積層する方法として、半導体集積回路を分割して、複数チップ上にフリップチップ実装によって半導体集積回路を積層し、これら複数のチップをバンプによって配線する、チップオンチップの設計手法がある。この手法によれば、半導体チップ自身の設計を最適化するため、半導体チップの小型化が行なえるという効果がある。これに関連する技術として、特開２０００−１１４３８６号公報に開示された発明がある。
【０００７】
図１８は、特開２０００−１１４３８６号公報に開示された半導体集積回路におけるチップオンチップの構造を示す断面図である。この半導体集積回路は、ベースチップ１４１と、ベースチップ１４１上にフリップして実装される第２チップ１４２と、ベースチップ１４１と第２チップ１４２とを接続するバンプ１４３とを含む。ベースチップ１４１および第２チップ１４２を一括して配置配線することによって、ベースチップ１４１および第２チップ１４２への最適な回路分割と配線工程でバンプ１４３の最適な位置とを決定することで、集積度向上を可能にするものである。
【０００８】
ベースチップ１４１と第２チップ１４２とを別々のプロセスで製造するため、たとえば、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）の専用プロセスで第２チップ１４２を製造し、ベースチップ１４１をＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスで製造することによって、ＤＲＡＭとＣＭＯＳとの混在プロセスを使用することなく、低コストで高性能なＤＲＡＭを搭載したチップを設計することができる。したがって、異なる複数のプロセスを用いたシステムを、容易に設計することが可能となる。
【０００９】
図１９（ａ）は、特開２０００−１１４３８６号公報に開示された半導体集積回路の設計手順を説明するためのフローチャートである。まず、論理回路設計が行なわれ（Ｓ１６１）、設計された回路の分割が行なわれる（Ｓ１６２）。分割された論理回路が搭載される基板のはんだ電極の位置決めが行なわれる（Ｓ１６３）。そして、ベース基板の配置配線が行なわれる（Ｓ１７４）と共に、第２基板の配置配線が行なわれる（Ｓ１７５）。ステップＳ１７４およびＳ１７５は、同時に行なうことが可能である。
【００１０】
図１９（ｂ）は、特開２０００−１１４３８６号公報に開示された半導体集積回路の他の設計手順を説明するためのフローチャートである。まず、論理回路設計が行なわれ（Ｓ１６１）、設計された回路の分割が行なわれる（Ｓ１６２）。次に、分割された論理回路が搭載される基板のうち、第２基板の配置配線が行なわれ（Ｓ１６５）、その第２基板のはんだ電極の位置決めが行なわれる（Ｓ１６３）。そして、はんだ電極の位置に合わせてベース基板の配置配線が行なわれる（Ｓ１６４）。
【００１１】
【特許文献１】
特開２０００−１１４３８６号公報
【００１２】
【発明が解決しようとする課題】
上述した図１９（ａ）および図１９（ｂ）に示す設計手順によれば、ベース回路をベース基板に実装し、それ以外の回路を第２基板に実装するという簡単な設計方法であるため、ＳＩＰが大規模化した場合には設計が不可能になるといった問題点がある。また、不適切な層割付けを行なうと基板間の信号線の数が増え、冗長配線が増えることになって、信号遅延やノイズの発生原因ともなる。さらには、はんだ電極に割付ける電源／グランド数が減少するため、動作が不安定になるといった問題点もある。
【００１３】
また、プリント基板を介さずに半導体チップを積層するため、この技術をプリント基板を介して半導体チップを積層する手法に適用することはできない。
【００１４】
本発明は、上記問題点を解決するためになされたものであり、第１の目的は、複数のプリント基板を積層するプリント基板設計において、プリント基板間の接続本数が最小となるようにプリント基板の割付け順序を決定するプリント基板設計装置、その方法、そのコンピュータ・プログラムおよびそのプログラムを記録した記録媒体を提供することである。
【００１５】
第２の目的は、複数のプリント基板を積層するプリント基板設計において、プリント基板の小型化を図ることが可能なプリント基板設計装置を提供することである。
【００１６】
【課題を解決するための手段】
本発明のある局面に従えば、部品を実装した基板をはんだ電極を介して積層するプリント基板の設計を行なうプリント基板設計装置であって、部品を含んだ機能ブロックを頂点とし、異なる機能ブロック間の接続を枝とし、機能ブロック間の接続本数を枝の重みとするグラフを生成するためのグラフ生成手段と、グラフ生成手段によって生成されたグラフにおける機能ブロック間の枝の重みを所定の規則にしたがって順次検索するためのグラフ検索手段と、グラフ検索手段による検索順序を、プリント基板の積層時における層割付け順序とするための割付け順序決定手段とを含む。
【００１７】
グラフ検索手段が、グラフ生成手段によって生成されたグラフにおける機能ブロック間の枝の重みを所定の規則にしたがって順次検索するので、プリント基板間の接続本数が最小となるようにプリント基板の割付け順序を決定することが可能となる。
【００１８】
好ましくは、グラフ検索手段は、外部とのインタフェースとなる機能ブロックを検索開始の頂点とし、グラフ生成手段によって生成されたグラフを参照して未検索で最大の重みを持つ頂点を順次検索する。
【００１９】
したがって、プリント基板の割付け順序を適切に決定することが可能となる。好ましくは、プリント基板設計装置はさらに、各機能ブロックに含まれる部品の実装面積の総和を求め、実装面積の総和が基準値以下となるように部品を移動して機能ブロックを変更するための機能ブロック変更手段を含む。
【００２０】
したがって、プリント基板の小型化を図ることが可能となる。
本発明の別の局面に従えば、部品を実装した基板をはんだ電極を介して積層するプリント基板の設計方法であって、部品を含んだ機能ブロックを頂点とし、異なる機能ブロック間の接続を枝とし、機能ブロック間の接続本数を枝の重みとするグラフを生成するステップと、生成されたグラフにおける機能ブロック間の枝の重みを所定の規則にしたがって順次検索するステップと、検索による検索順序を、プリント基板の積層時における層割付け順序とするステップとを含む。
【００２１】
生成されたグラフにおける機能ブロック間の枝の重みを所定の規則にしたがって順次検索するので、プリント基板間の接続本数が最小となるようにプリント基板の割付け順序を決定することが可能となる。
【００２２】
本発明のさらに別の局面に従えば、部品を実装した基板をはんだ電極を介して積層するプリント基板の設計方法をコンピュータに実行させるためのコンピュータ・プログラムであって、プリント基板設計方法は、部品を含んだ機能ブロックを頂点とし、異なる機能ブロック間の接続を枝とし、機能ブロック間の接続本数を枝の重みとするグラフを生成するステップと、生成されたグラフにおける機能ブロック間の枝の重みを所定の規則にしたがって順次検索するステップと、検索による検索順序を、プリント基板の積層時における層割付け順序とするステップとを含む。
【００２３】
生成されたグラフにおける機能ブロック間の枝の重みを所定の規則にしたがって順次検索するので、プリント基板間の接続本数が最小となるようにプリント基板の割付け順序を決定することが可能となる。
【００２４】
本発明のさらに別の局面に従えば、部品を実装した基板をはんだ電極を介して積層するプリント基板の設計方法をコンピュータに実行させるためのプログラムを記録したコンピュータで読取り可能な記録媒体であって、プリント基板設計方法は、部品を含んだ機能ブロックを頂点とし、異なる機能ブロック間の接続を枝とし、機能ブロック間の接続本数を枝の重みとするグラフを生成するステップと、生成されたグラフにおける機能ブロック間の枝の重みを所定の規則にしたがって順次検索するステップと、検索による検索順序を、プリント基板の積層時における層割付け順序とするステップとを含む。
【００２５】
生成されたグラフにおける機能ブロック間の枝の重みを所定の規則にしたがって順次検索するので、プリント基板間の接続本数が最小となるようにプリント基板の割付け順序を決定することが可能となる。
【００２６】
【発明の実施の形態】
（第１の実施の形態）
図１は、本発明の第１の実施の形態におけるプリント基板の設計手順を説明するためのフローチャートである。まず、まず、論理回路設計が行なわれ（Ｓ１６１）、設計された回路の分割が行なわれる（Ｓ１６２）。次に、分割された論理回路の層割付を行ない（Ｓ１０）、それぞれの論理回路が搭載される基板のはんだ電極の位置決めが行なわれる（Ｓ１６３）。そして、第１〜第ｎ基板の配置配線が行なわれる（Ｓ１１〜Ｓ１３）。なお、ステップＳ１１〜Ｓ１３は、同時に行なうことが可能である。本発明の第１の実施の形態におけるプリント基板設計装置は、主としてステップＳ１０に関するものである。
【００２７】
図２は、本発明の第１の実施の形態におけるプリント基板設計装置の構成を示すブロック図である。このプリント基板設計装置は、コンピュータ本体１、ディスプレイ装置２、ＦＤ（ＦｌｅｘｉｂｌｅＤｉｓｋ）４が装着されるＦＤドライブ３、キーボード５、マウス６、ＣＤ−ＲＯＭ（ＣｏｍｐａｃｔＤｉｓｃ−ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）８が装着されるＣＤ−ＲＯＭ装置７、およびネットワーク通信装置９を含む。
【００２８】
プリント基板設計プログラムは、ＦＤ４またはＣＤ−ＲＯＭ８等の記録媒体によって供給される。プリント基板設計プログラムがコンピュータ本体１によって実行されることによって、プリント基板の設計が行なわれる。また、プリント基板設計プログラムは他のコンピュータよりネットワーク通信装置９を経由し、コンピュータ本体１に供給されてもよい。
【００２９】
図２に示すコンピュータ本体１は、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）１０、ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）１１、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）１２およびハードディスク１３を含む。ＣＰＵ１０は、ディスプレイ装置２、ＦＤドライブ３、キーボード５、マウス６、ＣＤ−ＲＯＭ装置７、ネットワーク通信装置９、ＲＯＭ１１、ＲＡＭ１２またはハードディスク１３との間でデータを入出力しながら処理を行う。
【００３０】
ＦＤ４またはＣＤ−ＲＯＭ８に記録されたプリント基板設計プログラムは、ＣＰＵ１０によりＦＤドライブ３またはＣＤ−ＲＯＭ装置７を介してハードディスク１３に格納される。ＣＰＵ１０は、ハードディスク１３から適宜プリント基板設計プログラムをＲＡＭ１２にロードして実行することによって、プリント基板の設計が行なわれる。
【００３１】
図３は、本発明の第１の実施の形態におけるプリント基板設計装置の機能的構成を示すブロック図である。このプリント基板設計装置は、ネットリスト情報および各部品の機能ブロック情報を入力する情報入力部２１と、機能ブロック名を頂点とするグラフを生成するグラフ生成部２２と、グラフ生成部２２によって生成されたグラフを検索するグラフ検索部２３と、グラフ検索部２３による検索結果に応じて、機能ブロックを積層構造のプリント基板の各層に割付ける順序を決定する割付け順序決定部２４とを含む。
【００３２】
図４は、本発明の第１の実施の形態におけるプリント基板設計装置の処理手順を説明するためのフローチャートである。最初に、処理手順を大まかに説明した後、具体例を挙げて処理手順を詳細に説明する。まず、情報入力部２１は、回路図入力システムで入力されたネットリスト情報および各部品の機能ブロック情報を入力する（Ｓ１０１）。
【００３３】
図５は、ネットリスト情報の一例を示す図である。ネットリスト情報とは、図５に示すように、ネット名称ごとに、信号線または電源／グランドを識別するための属性情報と、各ネットを構成している部品名称およびピン名称とをリスト上に記載したものである。
【００３４】
図６は、機能ブロック情報の一例を示す図である。機能ブロック情報とは、図６に示すように、部品名称と、その部品が属する機能ブロック名称とをテーブル上に記載したものである。
【００３５】
次に、グラフ生成部２２は、情報入力部２１に入力されたネットリスト情報と、機能ブロック情報とを参照して、ネットリストの各ネットを構成している部品を求め、その部品が属する機能ブロック名を求める。そして、同一ネット名称内に異なる機能ブロック名が存在する場合には、機能ブロック名を頂点とするグラフを生成し、その枝の重みを増加させる（Ｓ１０２）。
【００３６】
次に、グラフ検索部２３は、グラフ生成部２２によって生成された重み付きグラフを検索するにあたり、検索する頂点の番号を格納するスタックポインタＳＰと、検索した頂点の個数を示すＩをそれぞれ０に初期化する（Ｓ１０３）。
【００３７】
次に、グラフ検索部２３は、外部とのインタフェースとなる機能ブロックＦＵＮＣ（０）を、配列ＳＴＡＣＫ（ＳＰ）およびＰＡＴＨ（ＳＰ）のそれぞれに格納する（Ｓ１０４）。ここで、ＳＴＡＣＫは検索の状態を記憶する配列を示し、ＰＡＴＨは割付け状態を記憶する配列を示す。
【００３８】
次に、グラフ検索部２３は、頂点を表わす変数ｎｏｄｅに、ＳＴＡＣＫ（ＳＰ）を代入する（Ｓ１０５）。そして、ｎｏｄｅによって表わされる頂点に接続する頂点で、未検索の頂点の中に、ＭＡＸＡＤＪ（ｎｏｄｅ）が存在するか否かを判定する（Ｓ１０６）。ここで、ＭＡＸＡＤＪ（ｎｏｄｅ）は、ｎｏｄｅによって表わされる頂点と接続関係がある頂点の中で、最大の重みを持つ頂点を求める関数を示している。
【００３９】
ＭＡＸＡＤＪ（ｎｏｄｅ）がない場合には（Ｓ１０６，Ｎｏ）、ＳＰを１だけデクリメントし（Ｓ１０７）、ステップＳ１０５に戻って以降の処理を繰返す。
【００４０】
また、ＭＡＸＡＤＪ（ｎｏｄｅ）がある場合には（Ｓ１０６，Ｙｅｓ）、ｎｏｄｅにＭＡＸＡＤＪ（ｎｏｄｅ）の値を代入する（Ｓ１０８）。そして、スタックポインタＳＰと検索した頂点の個数Ｉとを、それぞれ１だけインクリメントする（Ｓ１０９）。
【００４１】
次に、グラフ検索部２３は、ＳＴＡＣＫ（ＳＰ）およびＰＡＴＨ（Ｉ）に、ｎｏｄｅを代入する（Ｓ１１０）。割付け順序決定部２４は、ＰＡＴＨに格納された順番に、機能ブロックを積層構造のプリント基板の各層に割付ける。
【００４２】
次に、検索した頂点の個数Ｉと機能ブロック数とが等しいか否かを判定する（Ｓ１１１）。検索した頂点の個数Ｉと機能ブロック数とが等しければ（Ｓ１１１，Ｙｅｓ）、処理を終了する。また、検索した頂点の個数と機能ブロック数とが等しくなければ（Ｓ１１１，Ｎｏ）、ステップＳ１０６に戻って以降の処理を繰返す。
【００４３】
このように、外部インタフェースを有する機能ブロックを、検索を開始する頂点とし、未検索の最大重みを持つ頂点を逐次検索することによって得られるＰＡＴＨに格納された順番に、機能ブロックを積層構造のプリント基板の各層に割付けることで、積層構造のプリント基板間の接続数を最小化する。
【００４４】
図７は、グラフ検索部２３によって検索される機能ブロックのデータ構造の一例を示す図である。図７に示すように、ノード名称毎に、検索が行なわれたか否かを示す検索フラグと、隣接ノード名称と、そのノードとの接続数とが格納されている。
【００４５】
図８は、部品の接続関係と、機能ブロック情報とを示す図である。図８において、機能ブロックＦＵＮＣ０にピンなどの外部インタフェースＰ１が含まれる。機能ブロックＦＵＮＣ１に半導体チップＩＣ１と、受動部品Ｒ１〜Ｒ３およびＣ１とが含まれる。機能ブロックＦＵＮＣ２に半導体チップＩＣ２およびＩＣ３が含まれる。機能ブロックＦＵＮＣ３に半導体チップＩＣ４と、受動部品Ｌ１およびＬ２とが含まれる。
【００４６】
次に、図８に示す部品の接続関係および機能ブロック情報を参照しながら、図４に示すフローチャートの説明を行なう。まず、情報入力部２１は、図８に示す回路図に対応するネットリスト情報と、機能ブロック情報とを入力する（Ｓ１０１）。グラフ生成部２２は、情報入力部２１に入力されたネットリスト情報および機能ブロック情報とを参照して、重み付きグラフを生成する（Ｓ１０２）。
【００４７】
図９（ａ）は、図８に示す回路図に対応する重み付きグラフを示す図である。図９（ａ）に示すように、機能ブロック名称を頂点とし、機能ブロック間に接続される枝とそれに付される数字によって、機能ブロック間の接続とその接続本数とを示している。たとえば、ＦＵＮＣ０に接続しているのは、ＦＵＮＣ１とＦＵＮＣ２とであり、それぞれの接続本数が４と１とであることを示している。
【００４８】
次に、グラフ検索部２３は、スタックポインタＳＰおよび検索した頂点の個数Ｉをそれぞれ０に初期化し（Ｓ１０３）、外部インタフェースＰ１を有する機能ブロックＦＵＮＣ０を、配列ＳＴＡＣＫ（ＳＰ）およびＰＡＴＨ（ＳＰ）のそれぞれに代入する（Ｓ１０４）。
【００４９】
次に、グラフ検索部２３は、ｎｏｄｅ＝ＦＵＮＣ０とし（Ｓ１０５）、ＦＵＮＣ０に接続し、未検索の重みが最大の頂点が存在するか否かを判定する（Ｓ１０６）。図９（ａ）に示すように、ＦＵＮＣ０に隣接し、未検索の頂点としてＦＵＮＣ１とＦＵＮＣ２とが存在するが、最大の重みを持つ頂点はＦＵＮＣ１であるので、ＭＡＸＡＤＪ（ｎｏｄｅ）＝ＦＵＮＣ１となる。
【００５０】
次に、ｎｏｄｅ＝ＦＵＮＣ１となり（Ｓ１０８）、Ｉ＝１，ＳＰ＝１となる（Ｓ１０９）。そして、ＳＴＡＣＫ（１）＝ＦＵＮＣ１，ＰＡＴＨ（１）＝ＦＵＮＣ１となる（Ｓ１１０）。
【００５１】
（Ｉ＝１）≠（機能ブロック数−１＝３）であるので（Ｓ１１１，Ｎｏ）、ステップＳ１０６に戻ってＦＵＮＣ１に隣接し、未検索の最大の重みを持つ頂点があるか否かが判定される。図９（ｂ）に示すように、ＦＵＮＣ１に隣接し、未検索の頂点としてＦＵＮＣ２とＦＵＮＣ３とが存在するが、最大の重みを持つ頂点はＦＵＮＣ２であるので、ＭＡＸＡＤＪ（ｎｏｄｅ）＝ＦＵＮＣ２となる。
【００５２】
次に、ｎｏｄｅ＝ＦＵＮＣ２となり（Ｓ１０８）、Ｉ＝２，ＳＰ＝２となる（Ｓ１０９）。そして、ＳＴＡＣＫ（２）＝ＦＵＮＣ２，ＰＡＴＨ（２）＝ＦＵＮＣ２となる（Ｓ１１０）。
【００５３】
（Ｉ＝２）≠（機能ブロック数−１＝３）であるので（Ｓ１１１，Ｎｏ）、ステップＳ１０６に戻ってＦＵＮＣ２に隣接し、未検索の最大の重みを持つ頂点があるか否かが判定される。図９（ｃ）に示すように、ＦＵＮＣ２に隣接し、未検索の頂点としてＦＵＮＣ３が存在するので、ＭＡＸＡＤＪ（ｎｏｄｅ）＝ＦＵＮＣ３となる。
【００５４】
次に、ｎｏｄｅ＝ＦＵＮＣ３となり（Ｓ１０８）、Ｉ＝３，ＳＰ＝３となる（Ｓ１０９）。そして、ＳＴＡＣＫ（３）＝ＦＵＮＣ３，ＰＡＴＨ（３）＝ＦＵＮＣ３となる（Ｓ１１０）。
【００５５】
（Ｉ＝３）≠（機能ブロック数−１＝３）であるので（Ｓ１１１，Ｙｅｓ）、処理を終了する。すなわち、図９（ｄ）に示すように、ＦＵＮＣ０とＦＵＮＣ１との間の枝、ＦＵＮＣ１とＦＵＮＣ２との間の枝およびＦＵＮＣ２とＦＵＮＣ３との間の枝が検索された後、処理を終了する。
【００５６】
以上の処理によって、ＰＡＴＨの配列には、ＰＡＴＨ（０）＝ＦＵＮＣ０，ＰＡＴＨ（１）＝ＦＵＮＣ１，ＰＡＴＨ（２）＝ＦＵＮＣ２，ＰＡＴＨ（３）＝ＦＵＮＣ３が格納される。したがって、割付け順序決定部２４は、機能ブロックの割付け順序を、ＦＵＮＣ０→ＦＵＮＣ１→ＦＵＮＣ２→ＦＵＮＣ３と決定する。
【００５７】
図１０は、機能ブロックの割付け順序によって決定されたプリント基板の積層構造を示す図である。外部インタフェース（ＦＵＮＣ０）の上に、半導体チップＩＣ１と、受動部品Ｒ１〜Ｒ３およびＣ１とを実装した第１のプリント基板（ＦＵＮＣ１）が積層される。第１のプリント基板の上に、半導体チップＩＣ２およびＩＣ３が実装された第２のプリント基板が積層される。さらに、第２のプリント基板の上に、半導体チップＩＣ４と、受動部品Ｌ１およびＬ２とを実装した第３のプリント基板が積層される。
【００５８】
以上説明したように、本発明の第１の実施の形態におけるプリント基板設計装置によれば、グラフ検索部２３が、重み付きグラフを参照して未検索で最大の重みを持つ頂点を順次検索し、その順番をプリント基板の割付け順序とするようにしたので、積層するプリント基板間の接続本数を最小とすることができる。したがって、冗長な配線がなくなり、信号遅延を最小限にすることが可能となる。
【００５９】
また、はんだ電極の数を少なくできるので、空き端子をグランド端子に割り付けることができ、ノイズに強いプリント基板の設計が可能となる。
【００６０】
（第２の実施の形態）
本発明の第２の実施の形態におけるプリント基板設計装置の構成は、図２に示す第１の実施の形態におけるプリント基板設計装置の構成と同様である。したがって、重複する構成および機能の詳細な説明は繰返さない。
【００６１】
図１１は、本発明の第２の実施の形態におけるプリント基板設計装置の機能的構成を示すブロック図である。このプリント基板設計装置は、図３に示す第１の実施の形態におけるプリント基板設計装置と比較して、情報入力部２１とグラフ生成部２２との間に、部品実装面積に応じて機能ブロックに含まれる部品を移動する機能ブロック変更部２５が追加された点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。
【００６２】
図１２は、本発明の第２の実施の形態におけるプリント基板設計装置の処理手順を説明するためのフローチャートである。この処理手順は、図４に示すフローチャートのステップＳ１０１に置換される。最初に、処理手順を大まかに説明した後、具体例を挙げて処理手順を詳細に説明する。
【００６３】
まず、情報入力部２１は、回路図入力システムで入力されたネットリスト情報、機能ブロック情報、部品実装面積情報、実装面積基準値Ｓ０およびネットリストを無視した変更回数ＭＡＸを入力する（Ｓ２０１）。
【００６４】
図１３は、機能ブロック情報および部品実装面積情報の一例を示す図である。機能ブロック情報は、図６と同様に部品名称と、その部品が属する機能ブロック名称とをテーブル上に記載したものである。また、部品実装面積情報とは、パッドを含めた各部品の最大外形サイズをテーブル上に記載したものである。
【００６５】
次に、機能ブロック変更部２５は、図１３に示すテーブルを参照して、機能ブロック毎に実装面積の総和ＳＡ（Ｉ）を求める（Ｓ２０２）。そして、機能ブロック毎の実装面積の総和ＳＡ（Ｉ）が、実装面積基準値Ｓ０以下であるか否かを判定する（Ｓ２０３）。機能ブロックの実装面積の総和ＳＡ（Ｉ）が、全て実装面積基準値Ｓ０以下であれば（Ｓ２０３，Ｙｅｓ）、処理を終了する。
【００６６】
また、機能ブロックの実装面積の総和ＳＡ（Ｉ）の中で、実装面積基準値Ｓ０よりも大きいものがあれば（Ｓ２０３，Ｎｏ）、実装面積の総和が最大の機能ブロックＶ（Ｉ）を求める（Ｓ２０４）。そして、機能ブロックＶ（Ｉ）と隣接する機能ブロックＶ（ｊ）に対応するネットから、機能ブロックＶ（Ｉ）およびＶ（ｊ）の両方に接続される部品Ｐを移動対象の部品に選定する（Ｓ２０５）。
【００６７】
次に、部品Ｐを機能ブロックＶ（ｊ）に移動させた後の機能ブロックＶ（ｊ）の実装面積の総和ＳＡ（ｊ）が、実装面積基準値Ｓ０よりも大きいか否かが判定される（Ｓ２０６）。実装面積基準値Ｓ０よりも大きければ（Ｓ２０６，Ｙｅｓ）、部品Ｐの機能ブロック名称を最小面積機能ブロックに変更し（Ｓ２０７）、Ｃｏｕｎｔを１だけインクリメントし（Ｓ２０８）、ステップＳ２１０へ進む。
【００６８】
また、部品Ｐを移動させた後の機能ブロックＶ（ｊ）の実装面積の総和ＳＡ（ｊ）が実装面積基準値Ｓ０以下であれば（Ｓ２０６，Ｎｏ）、部品Ｐの機能ブロック名称をＶ（ｊ）に変更する（Ｓ２０９）。
【００６９】
ステップＳ２１０おいて、機能ブロック変更部２５は、機能ブロックの実装面積の総和ＳＡ（Ｉ）が全て実装面積基準値Ｓ０以下であるか、Ｃｏｕｎｔがネットリストを無視した変更回数ＭＡＸよりも大きい場合には（Ｓ２１０，Ｙｅｓ）、処理を終了する。また、機能ブロックの実装面積の総和ＳＡ（Ｉ）の中で実装面積基準値Ｓ０よりも大きいものがあり、かつＣｏｕｎｔがネットリストを無視した変更回数ＭＡＸ以下であれば（Ｓ２１０，Ｎｏ）、ステップＳ２０４に戻って以降の処理を繰返す。
【００７０】
次に、図８に示す部品の接続関係と、図１３に示す機能ブロック情報および部品実装面積情報とを参照しながら、図１２に示すフローチャートの説明を行なう。まず、情報入力部２１は、図８に示す回路図に対応するネットリスト情報、機能ブロック情報、部品実装面積情報、実装面積基準値Ｓ０（１００ｍｍ^２）および変更回数ＭＡＸ（１０回）を入力する（Ｓ２０１）。そして、機能ブロック変更部２５は、機能ブロック毎の実装面積の総和ＳＡ（Ｉ）を求める。
【００７１】
図１４は、図８に示す機能ブロック毎の部品実装面積の総和を示す図である。図１４（ａ）は、図８に示す回路図と同様である。また、図１４（ｂ）は、図１４（ａ）に示す機能ブロック毎の部品実装面積の総和を示している。
【００７２】
機能ブロック変更部２５は、機能ブロックＦＵＮＣ０〜ＦＵＮＣ３の実装面積の総和ＳＡ（Ｉ）と、実装面積基準値Ｓ０（１００ｍｍ^２）とを比較し、機能ブロックＦＵＮＣ１の実装面積の総和が実装面積基準値Ｓ０を超えているので（Ｓ２０３，Ｎｏ）、実装面積の総和が最大の機能ブロックＦＵＮＣ１が求められる（Ｓ２０４）。
【００７３】
次に、機能ブロックＦＵＮＣ１に接続する機能ブロックはＦＵＮＣ２とＦＵＮＣ０とであり、実装面積が最小の機能ブロックがＦＵＮＣ２であるので、機能ブロックＶ（ｊ）＝ＦＵＮＣ２となる。機能ブロック変更部２５は、ネットリストを参照して、機能ブロックＦＵＮＣ１に存在する部品の中で、そのネットに接続している部品の機能ブロック名称がＦＵＮＣ２である部品を求めると、｛Ｒ１，Ｒ２，Ｒ３｝が候補となる。まず、機能ブロックを変更する部品として、Ｒ３が選択される（Ｓ２０５）。
【００７４】
Ｒ３の実装面積とＦＵＮＣ２の実装面積との和が８５ｍｍ^２となることから、Ｒ３の機能ブロックをＦＵＮＣ２に変更する（Ｓ２０９）。
【００７５】
図１５は、Ｒ３を移動した後の機能ブロックと、そのときの部品実装面積の総和とを示す図である。図１５（ａ）に示すように、受動部品Ｒ３が機能ブロックＦＵＮＣ１からＦＵＮＣ２へ移動される。また、図１５（ｂ）に示すように、ＦＵＮＣ１の部品実装面積の総和が１０５ｍｍ^２となり、ＦＵＮＣ２の部品実装面積の総和が８５ｍｍ^２となる。
【００７６】
ＦＵＮＣ１の実装面積の総和が１０５ｍｍ^２となるので（Ｓ２１０，Ｎｏ）、ステップＳ２０４へ戻る。
【００７７】
実装面積の総和が最大の機能ブロックＦＵＮＣ１が求められる（Ｓ２０４）。機能ブロックＦＵＮＣ１に接続する機能ブロックはＦＵＮＣ２とＦＵＮＣ０とであり、実装面積が最小の機能ブロックがＦＵＮＣ２であるので、機能ブロックＶ（ｊ）＝ＦＵＮＣ２となる。
【００７８】
機能ブロック変更部２５は、ネットリストを参照して、機能ブロックＦＵＮＣ１に存在する部品の中で、そのネットに接続している部品の機能ブロック名称がＦＵＮＣ２である部品を求めると、｛Ｒ１，Ｒ２｝が候補となる。機能ブロックを変更する部品として、Ｒ２が選択される（Ｓ２０５）。
【００７９】
Ｒ２の実装面積とＦＵＮＣ２の実装面積との和が９０ｍｍ^２となることから、Ｒ２の機能ブロックをＦＵＮＣ２に変更する（Ｓ２０９）。
【００８０】
図１６は、Ｒ２を移動した後の機能ブロックと、そのときの部品実装面積の総和とを示す図である。図１６（ａ）に示すように、受動部品Ｒ２が機能ブロックＦＵＮＣ１からＦＵＮＣ２へ移動される。また、図１６（ｂ）に示すように、ＦＵＮＣ１の部品実装面積の総和が１００ｍｍ^２となり、ＦＵＮＣ２の部品実装面積の総和が９０ｍｍ^２となる。
【００８１】
ＦＵＮＣ１の実装面積の総和が１００ｍｍ^２となるので（Ｓ２１０，Ｙｅｓ）、処理が終了する。
【００８２】
以上説明したように、本実施の形態におけるプリント基板設計装置によれば、実装面積の総和が最大の機能ブロックに含まれる部品を、当該機能ブロックに接続する機能ブロック中の最小面積機能ブロックへ移動するようにしたので、各機能ブロックの面積を、指定した基準値以内の面積とすることができ、プリント基板の小型化を図ることが可能となった。
【００８３】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８４】
【発明の効果】
本発明のある局面によれば、グラフ検索手段が、グラフ生成手段によって生成されたグラフにおける機能ブロック間の枝の重みを所定の規則にしたがって順次検索するので、プリント基板間の接続本数が最小となるようにプリント基板の割付け順序を決定することが可能となった。
【００８５】
また、グラフ検索手段が、外部とのインタフェースとなる機能ブロックを検索開始の頂点とし、グラフ生成手段によって生成されたグラフを参照して未検索で最大の重みを持つ頂点を順次検索するので、プリント基板の割付け順序を適切に決定することが可能となった。
【００８６】
また、機能ブロック変更手段が、各機能ブロックに含まれる部品の実装面積の総和を求め、実装面積の総和が基準値以下となるように部品を移動して機能ブロックを変更するので、プリント基板の小型化を図ることが可能となった。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるプリント基板の設計手順を説明するためのフローチャートである。
【図２】本発明の第１の実施の形態におけるプリント基板設計装置の構成を示すブロック図である。
【図３】本発明の第１の実施の形態におけるプリント基板設計装置の機能的構成を示すブロック図である。
【図４】本発明の第１の実施の形態におけるプリント基板設計装置の処理手順を説明するためのフローチャートである。
【図５】ネットリスト情報の一例を示す図である。
【図６】機能ブロック情報の一例を示す図である。
【図７】グラフ検索部２３によって検索される機能ブロックのデータ構造の一例を示す図である。
【図８】部品の接続関係と、機能ブロック情報とを示す図である。
【図９】図８に示す回路図に対応する重み付きグラフを示す図である。
【図１０】機能ブロックの割付け順序によって決定されたプリント基板の積層構造を示す図である。
【図１１】本発明の第２の実施の形態におけるプリント基板設計装置の機能的構成を示すブロック図である。
【図１２】本発明の第２の実施の形態におけるプリント基板設計装置の処理手順を説明するためのフローチャートである。
【図１３】機能ブロック情報および部品実装面積情報の一例を示す図である。
【図１４】図８に示す機能ブロック毎の部品実装面積の総和を示す図である。
【図１５】Ｒ３を移動した後の機能ブロックと、そのときの部品実装面積の総和とを示す図である。
【図１６】Ｒ２を移動した後の機能ブロックと、そのときの部品実装面積の総和とを示す図である。
【図１７】はんだ電極を介してプリント基板を積層する手法を説明するための図である。
【図１８】特開２０００−１１４３８６号公報に開示された半導体集積回路におけるチップオンチップの構造を示す断面図である。
【図１９】特開２０００−１１４３８６号公報に開示された半導体集積回路の設計手順を説明するためのフローチャートである。
【符号の説明】
１コンピュータ本体、２ディスプレイ装置、３ＦＤドライブ、４ＦＤ、５キーボード、６マウス、７ＣＤ−ＲＯＭ装置、８ＣＤ−ＲＯＭ、９ネットワーク通信装置、１０ＣＰＵ、１１ＲＯＭ、１２ＲＡＭ、１３ハードディスク、２１情報入力部、２２グラフ生成部、２３グラフ検索部、２４割付け順序決定部、２５機能ブロック変更部。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a technology for mounting a printed circuit board on which a semiconductor chip and a passive component constituting a semiconductor integrated circuit are mounted in a laminated structure, and more particularly, a printed circuit board design that automatically determines the order in which functional blocks are assigned to each printed circuit board. The present invention relates to an apparatus, a method thereof, a computer program thereof, and a recording medium on which the program is recorded.
[0002]
[Prior art]
In recent years, mobile phones and personal digital assistants are rapidly spreading, and one of the reasons is the dramatic downsizing of devices. As the background, there is an advance in SOC (System On Chip) technology that consolidates systems and functions that have conventionally been constituted by a plurality of ICs (Integrated Circuits) into one semiconductor element.
[0003]
On the other hand, SIP (System In Package), in which a plurality of necessary semiconductor elements are combined and directly mounted on a printed circuit board, is drawing attention. In particular, as a technique for reducing the mounting area of a large-scale logic circuit, a technique of stacking a plurality of printed circuit boards on which semiconductor elements are mounted via solder electrodes can be given.
[0004]
FIG. 17 is a diagram for explaining a method of stacking printed circuit boards via solder electrodes. As shown in FIG. 17, an electronic component is mounted on a circuit board 131 provided with a wiring pattern, and the circuit board 132 is laminated by aligning the solder electrodes 134. Then, a circuit board 133 is further laminated on the circuit board 132 via the solder electrodes 134.
[0005]
According to this method, not only the mounting area is reduced, but also the semiconductor chip is connected via the printed circuit board. Therefore, when the architecture is changed, the design change of the semiconductor chip is not required, and the development period is shortened. There is.
[0006]
Further, as a method of stacking semiconductor chips without using a printed circuit board, a semiconductor integrated circuit is divided, a semiconductor integrated circuit is stacked by flip chip mounting on a plurality of chips, and the plurality of chips are wired by bumps. There is an on-chip design method. According to this method, the semiconductor chip itself can be miniaturized in order to optimize the design of the semiconductor chip itself. As a technology related to this, there is an invention disclosed in Japanese Patent Laid-Open No. 2000-114386.
[0007]
FIG. 18 is a cross-sectional view showing the structure of a chip-on-chip in a semiconductor integrated circuit disclosed in Japanese Patent Application Laid-Open No. 2000-114386. This semiconductor integrated circuit includes a base chip 141, a second chip 142 flipped and mounted on the base chip 141, and a bump 143 that connects the base chip 141 and the second chip 142. By arranging and wiring the base chip 141 and the second chip 142 in a lump, the optimum circuit division to the base chip 141 and the second chip 142 and the optimum position of the bump 143 in the wiring process are determined, thereby integrating the chip. It is possible to improve the degree.
[0008]
In order to manufacture the base chip 141 and the second chip 142 by separate processes, for example, the second chip 142 is manufactured by a dedicated process of DRAM (Dynamic Random Access Memory), and the base chip 141 is manufactured by a CMOS (Complementary Metal Oxide Semiconductor). By manufacturing by a process, it is possible to design a chip mounted with a high-performance DRAM at low cost without using a mixed process of DRAM and CMOS. Therefore, a system using a plurality of different processes can be easily designed.
[0009]
FIG. 19A is a flowchart for explaining a design procedure of a semiconductor integrated circuit disclosed in Japanese Patent Laid-Open No. 2000-114386. First, logic circuit design is performed (S161), and the designed circuit is divided (S162). Positioning of the solder electrodes on the board on which the divided logic circuit is mounted is performed (S163). Then, the placement and wiring of the base substrate is performed (S174), and the placement and wiring of the second substrate is performed (S175). Steps S174 and S175 can be performed simultaneously.
[0010]
FIG. 19B is a flowchart for explaining another design procedure of the semiconductor integrated circuit disclosed in Japanese Unexamined Patent Publication No. 2000-114386. First, logic circuit design is performed (S161), and the designed circuit is divided (S162). Next, among the substrates on which the divided logic circuits are mounted, the placement and wiring of the second substrate is performed (S165), and the solder electrodes of the second substrate are positioned (S163). Then, the placement and wiring of the base substrate is performed in accordance with the position of the solder electrode (S164).
[0011]
[Patent Document 1]
JP 2000-114386 A
[0012]
[Problems to be solved by the invention]
According to the design procedure shown in FIG. 19A and FIG. 19B described above, it is a simple design method in which the base circuit is mounted on the base substrate and the other circuits are mounted on the second substrate. There is a problem that the design becomes impossible when the SIP is scaled up. In addition, improper layer assignment increases the number of signal lines between the substrates and increases the number of redundant wirings, which may cause signal delay and noise. Furthermore, since the number of power sources / grounds assigned to the solder electrodes is reduced, there is a problem that the operation becomes unstable.
[0013]
In addition, since semiconductor chips are stacked without using a printed circuit board, this technique cannot be applied to a technique for stacking semiconductor chips through a printed circuit board.
[0014]
The present invention has been made to solve the above-mentioned problems, and a first object is to design a printed circuit board so that the number of connections between printed circuit boards is minimized in a printed circuit board design in which a plurality of printed circuit boards are stacked. A printed circuit board design apparatus, a method thereof, a computer program thereof, and a recording medium on which the program is recorded are determined.
[0015]
The second object is to provide a printed circuit board design apparatus capable of downsizing the printed circuit board in the printed circuit board design in which a plurality of printed circuit boards are stacked.
[0016]
[Means for Solving the Problems]
According to an aspect of the present invention, there is provided a printed circuit board design apparatus for designing a printed circuit board in which a substrate on which a component is mounted is stacked via a solder electrode, and the functional block including the component is a vertex, and between different functional blocks. The graph generation means for generating a graph with the number of connections as the branch and the number of connections between the functional blocks as the weight of the branch, and the weight of the branch between the functional blocks in the graph generated by the graph generation means in accordance with a predetermined rule Accordingly, it includes a graph search means for sequentially searching, and an allocation order determination means for setting the search order by the graph search means to be a layer allocation order when the printed circuit boards are stacked.
[0017]
Since the graph search means sequentially searches the weights of the branches between the functional blocks in the graph generated by the graph generation means in accordance with a predetermined rule, the layout order of the printed circuit boards is set so that the number of connections between the printed circuit boards is minimized. It becomes possible to decide.
[0018]
Preferably, the graph search means sequentially searches for a vertex having the maximum weight without search with reference to the graph generated by the graph generation means with the function block serving as an interface with the outside as a vertex of search start.
[0019]
Therefore, it is possible to appropriately determine the order of assignment of the printed circuit boards. Preferably, the printed circuit board design apparatus further obtains the sum of the mounting areas of the components included in each functional block, and moves the components so that the sum of the mounting areas is equal to or less than a reference value to change the functional block. Includes block changing means.
[0020]
Therefore, the printed circuit board can be reduced in size.
According to another aspect of the present invention, there is provided a printed circuit board design method in which a board on which a component is mounted is laminated via a solder electrode, wherein a functional block including the part is a vertex and a connection between different functional blocks is branched. A step of generating a graph in which the number of connections between functional blocks is the weight of the branch, a step of sequentially searching the weight of the branch between the functional blocks in the generated graph according to a predetermined rule, and a search order by the search And a step of setting the layer allocation order when the printed circuit boards are stacked.
[0021]
Since the branch weights between the functional blocks in the generated graph are sequentially searched according to a predetermined rule, it is possible to determine the order of assignment of the printed circuit boards so that the number of connections between the printed circuit boards is minimized.
[0022]
According to still another aspect of the present invention, there is provided a computer program for causing a computer to execute a printed circuit board design method for laminating a substrate on which a component is mounted via a solder electrode. Generating a graph in which a function block including a vertex is used, a connection between different function blocks is a branch, and the number of connections between function blocks is a branch weight, and a branch weight between the function blocks in the generated graph Are sequentially searched according to a predetermined rule, and a search order by the search is set as a layer allocation order when the printed circuit boards are stacked.
[0023]
Since the branch weights between the functional blocks in the generated graph are sequentially searched according to a predetermined rule, it is possible to determine the order of assignment of the printed circuit boards so that the number of connections between the printed circuit boards is minimized.
[0024]
According to still another aspect of the present invention, there is provided a computer-readable recording medium storing a program for causing a computer to execute a printed circuit board design method for laminating a board on which components are mounted via solder electrodes. The printed circuit board design method includes a step of generating a graph in which a functional block including a component is a vertex, a connection between different functional blocks is a branch, and the number of connections between the functional blocks is a weight of the branch, and the generated graph The step of sequentially searching for the weights of the branches between the functional blocks in accordance with a predetermined rule, and the step of setting the search order by the search as the layer allocation order when the printed circuit boards are stacked are included.
[0025]
Since the branch weights between the functional blocks in the generated graph are sequentially searched according to a predetermined rule, it is possible to determine the order of assignment of the printed circuit boards so that the number of connections between the printed circuit boards is minimized.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 is a flowchart for explaining a printed circuit board design procedure according to the first embodiment of the present invention. First, logic circuit design is performed (S161), and the designed circuit is divided (S162). Next, layer assignment of the divided logic circuits is performed (S10), and the solder electrodes of the board on which the respective logic circuits are mounted are positioned (S163). Then, the placement and wiring of the first to nth substrates is performed (S11 to S13). Steps S11 to S13 can be performed simultaneously. The printed circuit board design apparatus according to the first embodiment of the present invention mainly relates to step S10.
[0027]
FIG. 2 is a block diagram showing the configuration of the printed circuit board design apparatus according to the first embodiment of the present invention. This printed circuit board design apparatus is equipped with a computer main body 1, a display device 2, an FD drive 3 on which an FD (Flexible Disk) 4 is mounted, a keyboard 5, a mouse 6, and a CD-ROM (Compact Disc-Read Only Memory) 8. CD-ROM device 7 and network communication device 9 are included.
[0028]
The printed circuit board design program is supplied by a recording medium such as FD4 or CD-ROM8. The printed circuit board design program is executed by the computer main body 1 to design the printed circuit board. Further, the printed circuit board design program may be supplied from the other computer to the computer main body 1 via the network communication device 9.
[0029]
A computer main body 1 shown in FIG. 2 includes a CPU (Central Processing Unit) 10, a ROM (Read Only Memory) 11, a RAM (Random Access Memory) 12, and a hard disk 13. The CPU 10 performs processing while inputting / outputting data to / from the display device 2, FD drive 3, keyboard 5, mouse 6, CD-ROM device 7, network communication device 9, ROM 11, RAM 12 or hard disk 13.
[0030]
The printed circuit board design program recorded on the FD 4 or the CD-ROM 8 is stored in the hard disk 13 by the CPU 10 via the FD drive 3 or the CD-ROM device 7. The CPU 10 loads the printed circuit board design program from the hard disk 13 to the RAM 12 and executes it, thereby designing the printed circuit board.
[0031]
FIG. 3 is a block diagram showing a functional configuration of the printed circuit board design apparatus according to the first embodiment of the present invention. The printed circuit board design apparatus is generated by an information input unit 21 that inputs netlist information and functional block information of each component, a graph generation unit 22 that generates a graph having the functional block name as a vertex, and a graph generation unit 22. A graph search unit 23 for searching the graph, and an allocation order determination unit 24 for determining the order in which the functional blocks are allocated to each layer of the printed circuit board having a laminated structure according to the search result by the graph search unit 23.
[0032]
FIG. 4 is a flowchart for explaining the processing procedure of the printed circuit board design apparatus according to the first embodiment of the present invention. First, the processing procedure is roughly described, and then the processing procedure is described in detail with a specific example. First, the information input unit 21 inputs netlist information and functional block information of each component input by the circuit diagram input system (S101).
[0033]
FIG. 5 is a diagram illustrating an example of netlist information. As shown in FIG. 5, the net list information includes attribute information for identifying a signal line or power supply / ground for each net name, and the names of parts and pins constituting each net on the list. It is described.
[0034]
FIG. 6 is a diagram illustrating an example of functional block information. As shown in FIG. 6, the functional block information is a name of a part and a name of a functional block to which the part belongs on a table.
[0035]
Next, the graph generation unit 22 refers to the net list information input to the information input unit 21 and the function block information, obtains components constituting each net of the net list, and functions to which the components belong. Find the block name. If different function block names exist in the same net name, a graph having the function block name as a vertex is generated, and the weight of the branch is increased (S102).
[0036]
Next, when searching for the weighted graph generated by the graph generation unit 22, the graph search unit 23 sets the stack pointer SP for storing the number of vertices to be searched and I indicating the number of searched vertices to 0, respectively. Initialization is performed (S103).
[0037]
Next, the graph search unit 23 stores the function block FUNC (0) serving as an interface with the outside in each of the arrays STACK (SP) and PATH (SP) (S104). Here, STACK indicates an array for storing a search state, and PATH indicates an array for storing an allocation state.
[0038]
Next, the graph search unit 23 substitutes STACK (SP) for the variable node representing the vertex (S105). Then, it is determined whether or not MAXADJ (node) is present among the unsearched vertices connected to the vertex represented by node (S106). Here, MAXADJ (node) indicates a function for obtaining a vertex having the maximum weight among the vertices connected to the vertex represented by node.
[0039]
When there is no MAXADJ (node) (S106, No), SP is decremented by 1 (S107), and the process returns to step S105 to repeat the subsequent processing.
[0040]
When there is MAXADJ (node) (S106, Yes), the value of MAXADJ (node) is substituted for node (S108). Then, the stack pointer SP and the number I of searched vertices are each incremented by 1 (S109).
[0041]
Next, the graph search unit 23 substitutes node for STACK (SP) and PATH (I) (S110). The allocation order determination unit 24 allocates functional blocks to each layer of the printed circuit board having a laminated structure in the order stored in the PATH.
[0042]
Next, it is determined whether or not the number I of searched vertices is equal to the number of functional blocks (S111). If the number I of searched vertices is equal to the number of functional blocks (S111, Yes), the process is terminated. If the number of retrieved vertices is not equal to the number of functional blocks (S111, No), the process returns to step S106 and the subsequent processing is repeated.
[0043]
As described above, the functional block having the external interface is set as a vertex for starting the search, and the functional blocks are printed in the order in which they are stored in the PATH obtained by sequentially searching the vertex having the unsearched maximum weight. By assigning to each layer of the board, the number of connections between printed boards having a laminated structure is minimized.
[0044]
FIG. 7 is a diagram illustrating an example of the data structure of the functional block searched by the graph search unit 23. As shown in FIG. 7, for each node name, a search flag indicating whether or not a search has been performed, an adjacent node name, and the number of connections with the node are stored.
[0045]
FIG. 8 is a diagram showing the connection relation of components and functional block information. In FIG. 8, the functional block FUNC0 includes an external interface P1 such as a pin. The functional block FUNC1 includes a semiconductor chip IC1 and passive components R1 to R3 and C1. The functional block FUNC2 includes semiconductor chips IC2 and IC3. The functional block FUNC3 includes a semiconductor chip IC4 and passive components L1 and L2.
[0046]
Next, the flowchart shown in FIG. 4 will be described with reference to the component connection relation and functional block information shown in FIG. First, the information input unit 21 inputs netlist information and functional block information corresponding to the circuit diagram shown in FIG. 8 (S101). The graph generation unit 22 generates a weighted graph with reference to the netlist information and functional block information input to the information input unit 21 (S102).
[0047]
FIG. 9A shows a weighted graph corresponding to the circuit diagram shown in FIG. As shown in FIG. 9A, the function block name is the apex, and the connections between the function blocks and the number of connections are indicated by the branches connected between the function blocks and the numbers attached thereto. For example, FUNC0 and FUNC2 are connected to FUNC0, and the numbers of connections are 4 and 1, respectively.
[0048]
Next, the graph search unit 23 initializes the stack pointer SP and the number I of searched vertices to 0 (S103), and sets the function block FUNC0 having the external interface P1 to the arrays STACK (SP) and PATH (SP). Substitute for each (S104).
[0049]
Next, the graph search unit 23 sets node = FUNC0 (S105), and determines whether there is a vertex that is connected to FUNC0 and has a maximum unsearched weight (S106). As shown in FIG. 9A, although FUNC1 and FUNC2 exist as vertices that are adjacent to FUNC0 and have not been searched, the vertex having the maximum weight is FUNC1, and therefore MAXADJ (node) = FUNC1.
[0050]
Next, node = FUNC1 (S108), and I = 1 and SP = 1 (S109). Then, STACK (1) = FUNC1, PATH (1) = FUNC1 (S110).
[0051]
Since (I = 1) ≠ (number of functional blocks−1 = 3) (S111, No), the process returns to step S106 to determine whether or not there is a vertex adjacent to FUNC1 and having an unsearched maximum weight. Is done. As shown in FIG. 9B, although FUNC2 and FUNC3 exist as vertices that are adjacent to FUNC1 and have not been searched yet, the vertex having the maximum weight is FUNC2, and therefore MAXADJ (node) = FUNC2.
[0052]
Next, node = FUNC2 (S108), and I = 2 and SP = 2 (S109). Then, STACK (2) = FUNC2 and PATH (2) = FUNC2 are satisfied (S110).
[0053]
Since (I = 2) ≠ (number of functional blocks−1 = 3) (S111, No), the process returns to step S106 to determine whether or not there is a vertex adjacent to FUNC2 and having the largest unsearched weight. Is done. As shown in FIG. 9C, since FUNC3 exists as an unsearched vertex adjacent to FUNC2, MAXADJ (node) = FUNC3.
[0054]
Next, node = FUNC3 (S108), and I = 3, SP = 3 (S109). Then, STACK (3) = FUNC3, PATH (3) = FUNC3 (S110).
[0055]
Since (I = 3) ≠ (number of functional blocks−1 = 3) (S111, Yes), the process is terminated. That is, as shown in FIG. 9 (d), after the branch between FUNC0 and FUNC1, the branch between FUNC1 and FUNC2, and the branch between FUNC2 and FUNC3 are searched, the process ends.
[0056]
By the above processing, PATH (0) = FUNC0, PATH (1) = FUNC1, PATH (2) = FUNC2, PATH (3) = FUNC3 is stored in the PATH array. Therefore, the allocation order determination unit 24 determines the allocation order of the functional blocks as FUNC0 → FUNC1 → FUNC2 → FUNC3.
[0057]
FIG. 10 is a diagram illustrating a stacked structure of printed circuit boards determined by the functional block allocation order. A first printed circuit board (FUNC1) on which the semiconductor chip IC1 and the passive components R1 to R3 and C1 are mounted is stacked on the external interface (FUNC0). A second printed circuit board on which the semiconductor chips IC2 and IC3 are mounted is stacked on the first printed circuit board. Further, a third printed circuit board on which the semiconductor chip IC4 and the passive components L1 and L2 are mounted is stacked on the second printed circuit board.
[0058]
As described above, according to the printed circuit board design device in the first exemplary embodiment of the present invention, the graph search unit 23 sequentially searches for vertices that have not been searched and have the maximum weight with reference to the weighted graph. Since the order is the layout order of the printed circuit boards, the number of connections between the printed circuit boards to be stacked can be minimized. Therefore, redundant wiring is eliminated and signal delay can be minimized.
[0059]
In addition, since the number of solder electrodes can be reduced, an empty terminal can be assigned to a ground terminal, and a printed circuit board that is resistant to noise can be designed.
[0060]
(Second Embodiment)
The configuration of the printed circuit board design apparatus in the second embodiment of the present invention is the same as the configuration of the printed circuit board design apparatus in the first embodiment shown in FIG. Therefore, detailed description of overlapping configurations and functions will not be repeated.
[0061]
FIG. 11 is a block diagram showing a functional configuration of the printed circuit board design apparatus according to the second embodiment of the present invention. Compared with the printed circuit board design apparatus in the first embodiment shown in FIG. 3, this printed circuit board design apparatus has a functional block between the information input unit 21 and the graph generation unit 22 according to the component mounting area. The only difference is that a functional block changing unit 25 for moving the included parts is added. Therefore, detailed description of overlapping configurations and functions will not be repeated.
[0062]
FIG. 12 is a flowchart for explaining the processing procedure of the printed circuit board design apparatus according to the second embodiment of the present invention. This processing procedure is replaced with step S101 in the flowchart shown in FIG. First, the processing procedure is roughly described, and then the processing procedure is described in detail with a specific example.
[0063]
First, the information input unit 21 inputs netlist information, functional block information, component mounting area information, mounting area reference value S0, and the number of changes MAX ignoring the netlist input by the circuit diagram input system (S201).
[0064]
FIG. 13 is a diagram illustrating an example of functional block information and component mounting area information. In the functional block information, the part name and the name of the functional block to which the part belongs are described on the table as in FIG. Further, the component mounting area information is a table in which the maximum external size of each component including the pad is described on a table.
[0065]
Next, the functional block changing unit 25 refers to the table shown in FIG. 13 to determine the total mounting area SA (I) for each functional block (S202). Then, it is determined whether or not the total SA (I) of the mounting areas for each functional block is equal to or smaller than the mounting area reference value S0 (S203). If the total SA (I) of the functional block mounting areas is all equal to or smaller than the mounting area reference value S0 (S203, Yes), the process ends.
[0066]
In addition, if there is a larger total mounting area reference value S0 among the total mounting area SA (I) of the functional blocks (S203, No), the functional block V (I) having the maximum total mounting area is obtained. (S204). Then, from the net corresponding to the functional block V (j) adjacent to the functional block V (I), the component P connected to both of the functional blocks V (I) and V (j) is selected as the component to be moved. (S205).
[0067]
Next, it is determined whether or not the total mounting area SA (j) of the functional block V (j) after the component P is moved to the functional block V (j) is larger than the mounting area reference value S0. (S206). If it is larger than the mounting area reference value S0 (S206, Yes), the function block name of the component P is changed to the minimum area function block (S207), Count is incremented by 1 (S208), and the process proceeds to step S210.
[0068]
If the total mounting area SA (j) of the functional block V (j) after moving the component P is equal to or smaller than the mounting area reference value S0 (No in S206), the functional block name of the component P is set to V ( j) (S209).
[0069]
In step S210, the functional block changing unit 25 determines that the total sum SA (I) of the functional block mounting areas is less than or equal to the mounting area reference value S0 or that the count is larger than the number of changes MAX ignoring the netlist. (S210, Yes), the process ends. Further, if there is a total SA (I) of the functional block mounting areas that is larger than the mounting area reference value S0, and Count is less than or equal to the number of changes MAX ignoring the netlist (S210, No), step Returning to S204, the subsequent processing is repeated.
[0070]
Next, the flowchart shown in FIG. 12 will be described with reference to the component connection relationship shown in FIG. 8 and the functional block information and component mounting area information shown in FIG. First, the information input unit 21 has netlist information, functional block information, component mounting area information, and mounting area reference value S0 (100 mm) corresponding to the circuit diagram shown in FIG. ² ) And the number of changes MAX (10 times) are input (S201). Then, the functional block changing unit 25 obtains the total mounting area SA (I) for each functional block.
[0071]
FIG. 14 is a diagram showing the total of component mounting areas for each functional block shown in FIG. FIG. 14A is the same as the circuit diagram shown in FIG. FIG. 14B shows the sum of the component mounting areas for each functional block shown in FIG.
[0072]
The functional block changing unit 25 includes a total SA (I) of mounting areas of the functional blocks FUNC0 to FUNC3 and a mounting area reference value S0 (100 mm). ² ) And the sum of the mounting areas of the functional block FUNC1 exceeds the mounting area reference value S0 (S203, No), the function block FUNC1 having the maximum mounting area is obtained (S204).
[0073]
Next, the functional blocks connected to the functional block FUNC1 are FUNC2 and FUNC0, and the functional block with the smallest mounting area is FUNC2. Therefore, the functional block V (j) = FUNC2. When the functional block changing unit 25 refers to the net list and finds a part whose functional block name is FUNC2 among the parts existing in the functional block FUNC1, {R1, R2 , R3} are candidates. First, R3 is selected as a component for changing the functional block (S205).
[0074]
The sum of the mounting area of R3 and the mounting area of FUNC2 is 85mm ² Therefore, the functional block of R3 is changed to FUNC2 (S209).
[0075]
FIG. 15 is a diagram illustrating a functional block after moving R3 and a total of component mounting areas at that time. As shown in FIG. 15A, the passive component R3 is moved from the functional block FUNC1 to FUNC2. Further, as shown in FIG. 15B, the sum of the component mounting areas of FUNC1 is 105 mm. ² The total component mounting area of FUNC2 is 85mm ² It becomes.
[0076]
The total mounting area of FUNC1 is 105mm ² (S210, No), the process returns to step S204.
[0077]
A functional block FUNC1 having the largest total mounting area is obtained (S204). The functional blocks connected to the functional block FUNC1 are FUNC2 and FUNC0, and the functional block with the smallest mounting area is FUNC2. Therefore, the functional block V (j) = FUNC2.
[0078]
When the functional block changing unit 25 refers to the net list and finds a part whose functional block name is FUNC2 among the parts existing in the functional block FUNC1, {R1, R2 } Is a candidate. R2 is selected as a part for changing the functional block (S205).
[0079]
The sum of the mounting area of R2 and the mounting area of FUNC2 is 90mm ² Therefore, the functional block of R2 is changed to FUNC2 (S209).
[0080]
FIG. 16 is a diagram illustrating the functional block after moving R2 and the sum of the component mounting areas at that time. As shown in FIG. 16A, the passive component R2 is moved from the functional block FUNC1 to FUNC2. In addition, as shown in FIG. 16B, the total component mounting area of FUNC1 is 100 mm. ² The total component mounting area of FUNC2 is 90mm ² It becomes.
[0081]
The total mounting area of FUNC1 is 100mm ² (S210, Yes), the process ends.
[0082]
As described above, according to the printed circuit board design apparatus of the present embodiment, the components included in the functional block having the largest total mounting area are moved to the smallest area functional block in the functional block connected to the functional block. As a result, the area of each functional block can be made within the specified reference value, and the printed circuit board can be miniaturized.
[0083]
The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
[0084]
【The invention's effect】
According to an aspect of the present invention, the graph search unit sequentially searches the weights of the branches between the functional blocks in the graph generated by the graph generation unit according to a predetermined rule, so that the number of connections between the printed circuit boards is minimized. Thus, it is possible to determine the order in which the printed circuit boards are allocated.
[0085]
Also, the graph search means uses the function block that is the interface with the outside as the search start vertex, and sequentially searches for the vertex with the highest weight that has not been searched with reference to the graph generated by the graph generation means. It became possible to appropriately determine the order of board allocation.
[0086]
In addition, the function block changing means calculates the sum of the mounting areas of the parts included in each function block, and changes the function block by moving the parts so that the sum of the mounting areas is below the reference value. It became possible to reduce the size.
[Brief description of the drawings]
FIG. 1 is a flowchart for explaining a printed circuit board design procedure according to a first embodiment of the present invention;
FIG. 2 is a block diagram showing a configuration of the printed circuit board design apparatus according to the first embodiment of the present invention.
FIG. 3 is a block diagram showing a functional configuration of the printed circuit board design apparatus according to the first embodiment of the present invention.
FIG. 4 is a flowchart for explaining a processing procedure of the printed circuit board design apparatus according to the first embodiment of the present invention.
FIG. 5 is a diagram illustrating an example of netlist information.
FIG. 6 is a diagram illustrating an example of functional block information.
7 is a diagram illustrating an example of a data structure of a functional block searched by a graph search unit 23. FIG.
FIG. 8 is a diagram illustrating a connection relation of components and functional block information.
FIG. 9 is a diagram showing a weighted graph corresponding to the circuit diagram shown in FIG. 8;
FIG. 10 is a diagram illustrating a laminated structure of printed circuit boards determined by the functional block allocation order.
FIG. 11 is a block diagram showing a functional configuration of a printed circuit board design apparatus according to a second embodiment of the present invention.
FIG. 12 is a flowchart for explaining a processing procedure of the printed circuit board design apparatus according to the second embodiment of the present invention;
FIG. 13 is a diagram illustrating an example of functional block information and component mounting area information.
14 is a diagram showing a total of component mounting areas for each functional block shown in FIG.
FIG. 15 is a diagram showing a functional block after moving R3 and a total of component mounting areas at that time.
FIG. 16 is a diagram showing a functional block after moving R2 and a total of component mounting areas at that time;
FIG. 17 is a diagram for explaining a method of laminating a printed circuit board via solder electrodes.
18 is a cross-sectional view showing the structure of a chip-on-chip in a semiconductor integrated circuit disclosed in Japanese Patent Application Laid-Open No. 2000-114386.
FIG. 19 is a flowchart for explaining a design procedure of a semiconductor integrated circuit disclosed in Japanese Patent Application Laid-Open No. 2000-114386.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Computer main body, 2 Display apparatus, 3 FD drive, 4 FD, 5 Keyboard, 6 Mouse, 7 CD-ROM apparatus, 8 CD-ROM, 9 Network communication apparatus, 10 CPU, 11 ROM, 12 RAM, 13 Hard disk, 21 Information input unit, 22 graph generation unit, 23 graph search unit, 24 allocation order determination unit, 25 functional block change unit.

Claims

A printed circuit board design apparatus for designing a printed circuit board for laminating a board on which components are mounted via solder electrodes,
A graph generating means for generating a graph having a functional block including a component as a vertex, a connection between different functional blocks as a branch, and a connection number between the functional blocks as a weight of the branch;
Graph search means for sequentially searching the weights of branches between functional blocks in the graph generated by the graph generation means according to a predetermined rule;
A printed circuit board design apparatus comprising: an allocation order determination means for setting a search order by the graph search means to be a layer allocation order when the printed circuit boards are stacked.

The graph search means uses a function block serving as an interface with the outside as a search start vertex, and sequentially searches for a vertex that has not been searched and has a maximum weight with reference to the graph generated by the graph generation means. 1. The printed circuit board design apparatus according to 1.

The printed circuit board design apparatus further obtains a total of the mounting areas of the components included in each functional block, and moves the components so that the total of the mounting areas is equal to or less than a reference value to change the functional block. The printed circuit board design apparatus according to claim 1, further comprising a changing unit.

A printed circuit board design method for laminating a board on which components are mounted via solder electrodes,
Generating a graph in which a functional block including a component is a vertex, a connection between different functional blocks is a branch, and the number of connections between the functional blocks is a weight of the branch;
Sequentially searching for weights of branches between functional blocks in the generated graph according to a predetermined rule;
A method of designing a printed circuit board, wherein the retrieval order by the retrieval is a layer assignment order when the printed circuit boards are stacked.

A computer program for causing a computer to execute a printed circuit board design method for laminating a board on which components are mounted via solder electrodes,
The printed circuit board design method includes generating a graph with functional blocks including parts as vertices, connections between different functional blocks as branches, and the number of connections between the functional blocks as branch weights;
Sequentially searching for weights of branches between functional blocks in the generated graph according to a predetermined rule;
And a step of setting the search order by the search as a layer assignment order when the printed circuit boards are stacked.

A computer-readable recording medium storing a program for causing a computer to execute a printed circuit board design method for laminating a board on which components are mounted via solder electrodes,
The printed circuit board design method includes generating a graph with functional blocks including parts as vertices, connections between different functional blocks as branches, and the number of connections between the functional blocks as branch weights;
Sequentially searching for weights of branches between functional blocks in the generated graph according to a predetermined rule;
And a step of setting the search order by the search as a layer allocation order when the printed circuit boards are stacked.