JP2005012087A - Semiconductor device - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
この発明は、MOS(Metal Oxide Semiconductor)型半導体装置に係わり、特にMOS型半導体装置の素子分離領域の構成に関する。
【0002】
【従来の技術】
MOSトランジスタの電流駆動能力等の性能を向上するために、半導体基板に歪みSi層を備え、この歪みSi層にMOSトランジスタを形成する開発が進められている。
【0003】
この歪みSi層は、Siに引っ張り歪みを印加することで、Siのバンド構造を変化させている。歪みSi層の形成方法としては、Siに十分大きな歪みを加えるために、Siより格子定数の大きい例えばSiGe層を半導体基板に形成し、この上にSi層を結晶成長させることで歪みSiを形成する。このように形成された歪みSi層に、例えばMOSトランジスタを形成した場合、キャリアとしての電子或いはホールの移動度を高めることができる。
【0004】
例えば、上記歪みSi層にゲート長が20〜30[nm]のMOSトランジスタを形成した場合、電流駆動能力の向上率は20〜30%と言われている(非特許文献1、非特許文献2参照)。
【0005】
【非特許文献1】
K.Rim et al.,VLSI Symp.,2001年,p.59
【0006】
【非特許文献2】
K.Rim et al.,VLSI Symp.,2002年,p.98
【0007】
【発明が解決しようとする課題】
ところが、Siに替えて歪みSiを用いる場合、例えばSi層とSiGe層との整合性が悪いことにより欠陥や転移が発生してしまう。さらに、製造工程において半導体基板に熱処理を行うと、歪んでいたSiの格子結晶が元に戻ってしまうという問題がある。
【0008】
本発明は、上記のような事情に鑑みてなされたもので、簡単かつ低コストで半導体基板に引っ張り歪みを発生させることができ、これにより上記半導体基板に形成される素子の性能の向上が可能な半導体装置を提供することを目的とする。
【0009】
【課題を解決するための手段】
上記目的を達成するために本発明は、半導体基板と、前記半導体基板内に形成され、ゲート電極を有するソース/ドレイン領域としての素子領域と、前記素子領域の周囲に形成され、熱膨張係数が前記素子領域の熱膨張係数より大きい絶縁体材料からなる素子分離領域とを具備することを特徴とする。
【0010】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【0011】
(第1の実施形態)
図1は、本発明の第1の実施形態における半導体基板に形成されたMOSトランジスタの主要部を示す平面図である。なお、上記半導体基板は、例えばSOI(Silicon On Insulator)基板により構成される。図2は、図1に示したSOI基板における2−2線に沿った方向の断面図である。
【0012】
SOI基板は、Si基板4、SiO2などの絶縁体層5、Si層6を積層して形成される。このSOI基板は、例えばSIMOX(Separation by Implanted OXygen)により形成される。
【0013】
SOI基板のSi層6内に絶縁体層5に達するトレンチTRを形成し、このトレンチTR内に絶縁体材料としてSiNを埋め込んで素子分離領域1を形成する。この素子分離領域1は、例えばSiNをプラズマCVD(Chemical Vapor Deposition)により形成する。これにより素子分離領域1の内側に素子領域2が形成される。この素子領域2にはMOSトランジスタが形成される。
【0014】
すなわち、素子領域2には、ゲート絶縁膜7を介して例えばポリシリコンからなるゲート電極3が形成される。ゲート電極3の両側には、側壁が形成されている。さらに、ゲート電極3の両側には、ソース及びドレイン領域S/Dが形成される。これらソース及びドレイン領域S/Dは、素子領域内に例えば不純物イオンを注入することにより形成される。また、ソース及びドレイン領域には、コンタクトとなる電極(図示せず)が形成され、この電極に図示せぬ配線が接続される。また、素子分離領域1の外側には、例えば他の素子領域6が形成される。図2は、完全空乏型のトランジスタを示しているが、素子領域に形成されるトランジスタは、これに限らず、部分空乏型であってもよい。
【0015】
素子分離領域1の材料SiNは、素子領域2の材料Siより熱膨張係数が大きい。このため、例えば熱処理によりトレンチにSiNを埋め込んだ後、半導体基板の温度が室温まで低下すると、素子分離領域1は素子領域2に比べてより大きく収縮する。このため、素子領域2には、素子分離領域1から引っ張り方向の応力が生じる。
【0016】
以上詳述したように第1の実施形態では、SOI基板のSi層に、Siよりも熱膨張係数が大きいSiNを用いて素子分離領域を形成している。
【0017】
したがって本実施形態によれば、素子領域2に対して、素子分離領域1から引っ張り方向の応力を生じさせることができる。よって、素子領域2が伸張することで、素子領域2aに形成されたMOSトランジスタのキャリアの移動度を向上させることができる。
【0018】
(第2の実施形態)
第2の実施形態は、素子分離領域を、素子領域に接する第1の層と、この第1の層の内側に形成された第2の層との2層で構成する。第1の層には、絶縁性の材料を用い、上記第2の層には金属等の熱膨張係数が大きい材料を用いて半導体装置を形成する。
【0019】
図3は、本発明の第2の実施形態における半導体基板に形成されたMOSトランジスタの主要部を示す平面図である。上記半導体基板は、例えばSOI基板により構成される。図4は、図1に示したSOI基板における4−4線に沿った方向の断面図である。なお、SOI基板の構成と、素子領域に形成されるMOSトランジスタの構成とは、上記第1の実施形態で示した構成と同様であるため説明は省略する。
【0020】
SOI基板のSi層6a内に絶縁体層5に達するトレンチTRを形成し、このトレンチTR内に素子分離領域を形成する。この素子分離領域は、素子領域2aに接する第1の層と、この第1の層の内側の第2の層との2層で構成される。素子領域2aに接する第1の層は、例えば絶縁性材料としてのSiNにより形成される。このSiN層10は、例えばプラズマCVD、或いはLP−CVD(Low Presure − Chemical Vapor Deposition)により形成される。
【0021】
SiN層10の内側に第2の層としての例えば金属層11が形成される。この金属層11は、例えばAl、Cu、TiN、Ti、W、TaN、Co、Ni等の金属系の材料により形成される。
【0022】
素子分離領域を構成するSiN層10及び金属層11は、素子領域2aの材料Siより熱膨張係数が大きい。このため、例えば熱処理によりSiN層10及び金属層11を埋め込んだ後、半導体基板の温度が室温まで低下すると、SiN層10及び金属層11は素子領域2aに比べてより大きく収縮する。このため、素子領域2aには、素子分離領域から引っ張り方向の応力が生じる。
【0023】
したがって本実施形態によれば、素子領域2aに対して、素子分離領域を形成するSiN層10から引っ張り方向の応力を生じさせることができる。よって、素子領域2aが伸張することで、素子領域2aに形成されたMOSトランジスタのキャリアの移動度を向上させることができる。
【0024】
さらに、素子分離領域に素子領域の材料より熱膨張係数が大きい金属層11を形成し、この金属層11の収縮により、素子領域2aに対して引っ張り方向の応力を生じさせている。よって、素子領域2aが伸張することで、素子領域2aに形成されたMOSトランジスタのキャリアの移動度を向上させることができる。
【0025】
上記第2の実施形態では、SiN層10の内側に金属系の材料を用いて第2の層を形成している。しかし、第2の層はこれに限らず、例えばサリサイド系のTiSi、TiSi2、CoSi、CoSi2、NiSi、NiSi2で構成してもよい。すなわち、素子領域2aの材料であるSiより熱膨張係数が大きい材料であれば同様に適用可能である。
【0026】
また上記第2の実施形態では、素子領域2aに接する第1の層にSiNを用いている。しかし、絶縁材料として、例えばTEOS等のSiO2を用いてもよい。
【0027】
さらに、上記第1、第2の実施形態において、素子領域に形成されるトランジスタの導電型は、Pチャネル、Nチャネルのいずれでもよく、PチャネルMOSトランジスタ、NチャネルMOSトランジスタの電流駆動能力を向上させることができる。
【0028】
さらに、上記第1、第2の実施形態において、半導体基板としてSOI基板を用いる場合について説明している。しかし、半導体基板としてバルクを用いてもよい。この場合、トレンチの深さを変えることで素子領域に発生させる引っ張り方向の応力を変化させることができる。
【0029】
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能なことは勿論である。
【0030】
【発明の効果】
以上詳述したようにこの発明によれば、簡単かつ低コストで半導体基板に引っ張り歪みを発生させることができ、これにより上記半導体基板に形成される素子の性能の向上が可能な半導体装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態における半導体基板に形成されたMOSトランジスタの主要部を示す平面図。
【図2】図1に示したSOI基板における2−2線に沿った方向の断面図。
【図3】本発明の第2の実施形態における半導体基板に形成されたMOSトランジスタの主要部を示す平面図。
【図4】図3に示したSOI基板における4−4線に沿った方向の断面図。
【符号の説明】
1…素子分離領域、2,2a…素子領域、3,3a…ゲート電極、4,4a…Si基板、5,5a…絶縁体層、6,6a…他の素子領域、7,7a…ゲート絶縁膜、10…SiN層、11…金属層、TR…トレンチ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a MOS (Metal Oxide Semiconductor) type semiconductor device, and more particularly to a configuration of an element isolation region of a MOS type semiconductor device.
[0002]
[Prior art]
In order to improve the performance of the MOS transistor, such as current drive capability, a development is underway in which a strained Si layer is provided on a semiconductor substrate and a MOS transistor is formed on the strained Si layer.
[0003]
The strained Si layer changes the Si band structure by applying tensile strain to Si. As a method for forming a strained Si layer, in order to apply a sufficiently large strain to Si, for example, a SiGe layer having a lattice constant larger than that of Si is formed on a semiconductor substrate, and a Si layer is grown on this to form strained Si. To do. When, for example, a MOS transistor is formed in the strained Si layer thus formed, the mobility of electrons or holes as carriers can be increased.
[0004]
For example, when a MOS transistor having a gate length of 20 to 30 [nm] is formed in the strained Si layer, the improvement rate of current driving capability is said to be 20 to 30% (Non-Patent
[0005]
[Non-Patent Document 1]
K. Rim et al. , VLSI Symp. , 2001, p. 59
[0006]
[Non-Patent Document 2]
K. Rim et al. , VLSI Symp. , 2002, p. 98
[0007]
[Problems to be solved by the invention]
However, when strained Si is used instead of Si, for example, defects and transition occur due to poor matching between the Si layer and the SiGe layer. Furthermore, when the semiconductor substrate is heat-treated in the manufacturing process, there is a problem that the strained Si lattice crystal is restored.
[0008]
The present invention has been made in view of the above circumstances, and can generate tensile strain in a semiconductor substrate easily and at low cost, thereby improving the performance of an element formed on the semiconductor substrate. An object of the present invention is to provide a simple semiconductor device.
[0009]
[Means for Solving the Problems]
To achieve the above object, the present invention provides a semiconductor substrate, an element region formed in the semiconductor substrate as a source / drain region having a gate electrode, and formed around the element region, and has a thermal expansion coefficient. And an element isolation region made of an insulating material larger than the thermal expansion coefficient of the element region.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0011]
(First embodiment)
FIG. 1 is a plan view showing a main part of a MOS transistor formed on a semiconductor substrate in the first embodiment of the present invention. The semiconductor substrate is constituted by, for example, an SOI (Silicon On Insulator) substrate. FIG. 2 is a cross-sectional view of the SOI substrate shown in FIG. 1 in the direction along line 2-2.
[0012]
The SOI substrate is formed by laminating an
[0013]
A trench TR reaching the
[0014]
That is, a
[0015]
The material SiN of the
[0016]
As described above in detail, in the first embodiment, the element isolation region is formed in the Si layer of the SOI substrate using SiN having a thermal expansion coefficient larger than that of Si.
[0017]
Therefore, according to the present embodiment, stress in the pulling direction from the
[0018]
(Second Embodiment)
In the second embodiment, the element isolation region is composed of two layers: a first layer in contact with the element region and a second layer formed inside the first layer. An insulating material is used for the first layer, and a semiconductor device is formed using a material having a large coefficient of thermal expansion such as a metal for the second layer.
[0019]
FIG. 3 is a plan view showing the main part of the MOS transistor formed on the semiconductor substrate according to the second embodiment of the present invention. The semiconductor substrate is composed of, for example, an SOI substrate. 4 is a cross-sectional view in the direction along line 4-4 of the SOI substrate shown in FIG. Note that the configuration of the SOI substrate and the configuration of the MOS transistor formed in the element region are the same as the configuration shown in the first embodiment, and a description thereof will be omitted.
[0020]
A trench TR reaching the
[0021]
For example, a
[0022]
The
[0023]
Therefore, according to this embodiment, stress in the tensile direction can be generated from the
[0024]
Furthermore, a
[0025]
In the second embodiment, the second layer is formed using a metal material inside the
[0026]
In the second embodiment, SiN is used for the first layer in contact with the
[0027]
Furthermore, in the first and second embodiments, the conductivity type of the transistor formed in the element region may be either P-channel or N-channel, and the current drive capability of the P-channel MOS transistor and N-channel MOS transistor is improved. Can be made.
[0028]
Furthermore, in the first and second embodiments, the case where an SOI substrate is used as the semiconductor substrate has been described. However, a bulk may be used as the semiconductor substrate. In this case, the tensile stress generated in the element region can be changed by changing the depth of the trench.
[0029]
The present invention is not limited to the above-described embodiment, and it is needless to say that various modifications can be made without departing from the scope of the present invention.
[0030]
【The invention's effect】
As described above in detail, according to the present invention, there is provided a semiconductor device capable of generating tensile strain in a semiconductor substrate easily and at low cost, and thereby improving the performance of elements formed on the semiconductor substrate. can do.
[Brief description of the drawings]
FIG. 1 is a plan view showing a main part of a MOS transistor formed on a semiconductor substrate according to a first embodiment of the present invention.
2 is a cross-sectional view in the direction along line 2-2 in the SOI substrate shown in FIG. 1;
FIG. 3 is a plan view showing a main part of a MOS transistor formed on a semiconductor substrate according to a second embodiment of the present invention.
4 is a cross-sectional view in the direction along line 4-4 in the SOI substrate shown in FIG. 3;
[Explanation of symbols]
DESCRIPTION OF
Claims (12)
前記半導体基板の素子領域の周囲に形成され、熱膨張係数が前記素子領域の熱膨張係数より大きい絶縁体材料からなる素子分離領域と
を具備することを特徴とする半導体装置。A semiconductor substrate;
A semiconductor device comprising: an element isolation region formed around an element region of the semiconductor substrate and made of an insulating material having a thermal expansion coefficient larger than that of the element region.
前記半導体基板の素子領域の周囲に形成され、前記素子領域に接する面に絶縁体からなる第1の層を有し、前記第1の層の内側に熱膨張係数が前記素子領域の熱膨張係数より大きい伝導体材料からなる第2の層を有する素子分離領域と
を具備することを特徴とする半導体装置。A semiconductor substrate;
The semiconductor substrate has a first layer formed of an insulator on a surface in contact with the element region, the thermal expansion coefficient of the element region being within the first layer. And a device isolation region having a second layer made of a larger conductor material.
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