JP2005005801A

JP2005005801A - Pll circuit

Info

Publication number: JP2005005801A
Application number: JP2003164186A
Authority: JP
Inventors: Koji Takinami; 浩二滝波; Hisashi Adachi; 寿史足立; Yukio Hiraoka; 幸生平岡
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-06-09
Filing date: 2003-06-09
Publication date: 2005-01-06

Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem that a PLL circuit having a voltage-controlled oscillator becomes susceptible to the influence of noise from the outside because reduction in power source voltage narrows a variable range of a frequency control voltage. <P>SOLUTION: This PLL circuit is provided with a differential control signal generator 2 for outputting three differential control signals, and a voltage-controlled oscillator for changing an oscillation frequency according to the differential control signals outputted from the section 2 to output a local oscillation signal fo. The voltage-controlled oscillator 1 includes variable capacitance circuits 115, 116 and 117 for varying capacitive values corresponding to potential differences ΔA, ΔB and ΔC in differential control signals to be inputted, an inductor 101 connected in parallel to the variable capacitance circuits, and a negative resistance circuit 100 connected in parallel to the variable capacitance circuits and the inductor 101. The potential differences ΔA, ΔB and ΔC have intervals of Vd. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に適したＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄｌｏｏｐ）回路に関し、より特定的には、低電圧時であっても外部からの雑音の影響を抑圧することができるＰＬＬ回路に関する。
【０００２】
【従来の技術】
電圧制御発振器は、無線通信機において、局部発振信号を発生させるための回路として広く用いられている。
【０００３】
図１３は、従来の電圧制御発振器６００の構成例を示す回路図である。図１３において、電圧制御発振器６００は、電源端子５００と、電流源５０１と、発振トランジスタ５０２ａ，５０２ｂと、可変容量素子５０３ａ，５０３ｂと、インダクタ５０４ａ，５０４ｂと、周波数制御端子５０５とを含む。なお、図１３において、バイアス回路は省略されている。
【０００４】
図１３において、インダクタ５０４ａ，５０４ｂおよび可変容量素子５０３ａ，５０３ｂは、並列共振回路を構成する。可変容量素子５０３ａ，５０３ｂの容量値は、両端に加わる電位差に応じて変化する。したがって、周波数制御端子５０５に周波数制御電圧を印加することによって、可変容量素子の容量値を制御することができ、結果、並列共振回路の共振周波数も制御することができる。
【０００５】
電圧制御発振器６００は、並列共振回路の共振周波数近傍で発振する。したがって、周波数制御電圧を調整することによって、電圧制御発振器６００の発振周波数を所望の周波数に設定することができる。
【０００６】
発振トランジスタ５０２ａ，５０２ｂは、増幅回路として機能し、負性抵抗を発生して共振回路の寄生抵抗成分による損失をキャンセルし、発振条件を満足させるために設けられている。
【０００７】
図１４（ａ）は、図１３に示した電圧制御発振器６００を用いたＰＬＬ回路の構成を示すブロック図である。図１４（ａ）において、ＰＬＬ回路は、電圧制御発振器６００と、位相比較器６０１と、ループフィルタ（図上、ＬＰＦと記す）６０２と、基準信号入力端子６０３と、分周器６０４とを備える。
【０００８】
電圧制御発振器６００内の並列共振回路の両端から出力される信号は、分周器６０４に入力される。分周器６０４は、電圧制御発振器６０３からの出力信号を分周して、周波数がｆｃ（Ｈｚ）の帰還信号ｆｃとして出力する。位相比較器６０１は、周波数がｆｒ（Ｈｚ）の基準信号ｆｒと帰還信号ｆｃとの位相を排他的論理和（ＥＸＯＲ）を用いて比較し、比較結果に応じた信号を出力する。ループフィルタ６０２は、位相比較器６０１からの信号の低周波成分のみを抽出し、周波数制御電圧として、電圧制御発振器６００の周波数制御端子５０５に入力する。
【０００９】
図１４（ｂ）は、位相比較器６０１から出力される信号の電圧波形を示す図である。図１４（ｃ）は、ループフィルタ６０２から出力される信号の電圧波形を示す図である。このように、ＰＬＬ回路では、基準信号ｆｒと電圧制御発振器６００からの局部発振信号を分周した帰還信号ｆｃとの位相が比較され、両者の位相差に応じた周波数制御電圧がループフィルタ６０２から出力され、電圧制御発振器６００に入力され、電圧制御発振器６００から周波数制御電圧に応じた局部発振信号が出力されることとなる。
【００１０】
しかし、上記従来の電圧制御発振器には、電源電圧が低くなった場合に周波数制御電圧の可変範囲が狭くなり、外部からの雑音に対して弱くなるという問題があった。
【００１１】
以下、この理由について説明する。図１５（ａ）は、従来の電圧制御発振器６００において、周波数制御電圧Ｖｔに対する可変容量素子の容量値の変化を示す図である。図１５（ｂ）は、従来の電圧制御発振器６００において、周波数制御電圧Ｖｔの変化に対する発振周波数の変化を示す図である。
【００１２】
周波数制御電圧Ｖｔが０（Ｖ）から電源電圧Ｖｄｄ（Ｖ）付近までの間、可変容量素子の容量値が変化する。したがって、電圧制御発振器は、この間、発振周波数を制御することができる。電源電圧が低下すると、可変容量素子の容量値の変化範囲は狭くなるので、周波数制御電圧の可変範囲も狭くなる。システムで使用する周波数帯域幅は決まっているので、周波数制御電圧の可変範囲が狭くなると、周波数制御電圧に対する発振周波数の変化量（感度）を大きくする必要がある。感度を大きくすると、電圧制御発振器の発振周波数は、周波数制御電圧に重畳する外部からの雑音に反応して敏感に変化することとなる。結果、電圧制御発振器の位相雑音特性が劣化したり、発振周波数が揺らいだりする。特に近年、携帯電話に代表される無線通信機では、小型化によって、回路ブロック間における干渉が増加している。その上、回路の低電圧化が進んでいるため、電圧制御発振器には、低電圧化かつ耐雑音性能の両方が求められる。
【００１３】
図１６は、周波数制御端子に重畳する雑音の影響を抑えることができる従来の電圧制御発振器７００の構成例を示す回路図である（例えば、非特許文献１参照）。図１６において、図１３に示した電圧制御発振器６００と同様の部分については、同一の参照符号を付し、説明を省略する。
【００１４】
図１６において、電圧制御発振器７００は、電源端子５００と、電流源５０１と、発振トランジスタ５０２ａ，５０２ｂと、可変容量素子５０３ａ，５０３ｂと、インダクタ５０４ａ，５０４ｂと、周波数制御端子６００ａ，６００ｂと、ＤＣカットコンデンサ６０１ａ，６０１ｂと、高周波素子抵抗６０３，６０４，６０５とを含む。
【００１５】
電圧制御発振器７００において、可変容量素子５０３ａ，５０３ｂの両端の電位差は、２つの周波数制御端子６００ａ，６００ｂに加えられる信号の電位差によって定まる。電圧制御発振器７００において、周波数制御端子６００ａ，６００ｂに雑音が重畳した場合、雑音が原因で発生する制御電圧の変動方向は、周波数制御端子６００ａと周波数制御端子６００ｂとでは、同方向となる。したがって、雑音が重畳したとしても、可変容量素子５０３ａ，５０３ｂの両端の電位差は変わらない。結果、電圧制御発振器７００は、発振周波数の変動を抑えることができる。
【００１６】
電圧制御発振器７００では、２つの周波数制御端子の電位差ΔＶｔに基づいて、可変容量が定まり、当該可変容量に応じて発振周波数が定まる。したがって、電圧制御発振器７００における周波数制御電圧は、電源電圧の２倍（すなわち、−Ｖｄｄから＋Ｖｄｄまで）にまで拡大して変化することとなる。
【００１７】
【特許文献１】
特開２００１−３５２２１８号公報
【非特許文献１】
デバンヤンムケルジー、ジシュヌバタチャジー、およびジョイラスカー（ＤｅｂａｎｊａｎＭｕｋｈｅｒｉｊｅｅ、ＪｉｓｈｎｕＢｈａｔｔａｃｈａｒｊｅｅａｎｄＪｏｙＬａｓｋａｒ）著、「アディファレンシャリーチューンドシーモスエルシーブイシーオーフォーローボルテイジフルレイト１０Ｇｂ／ｓシーディーアールサーキット（ＡＤｉｆｆｅｒａｎｔｉａｌｌｙ−ｔｕｎｅｄＣＭＯＳＬＣＶＣＯｆｏｒＬｏｗ−ＶｏｌｔａｇｅＦｕｌｌ−Ｒａｔｅ１０Ｇｂ／ｓＣＤＲＣｉｒｃｕｉｔ）」、２００２アイイーイーイーエムアイティーエスダイジェスト（２００２ＩＥＥＥＭＴＴ−ＳＤｉｇｅｓｔ）、米国、２００２年６月、ｐｐ．７０７−７１０
【００１８】
【発明が解決しようとする課題】
しかし、図１６に示した従来の電圧制御発振器７００では、周波数制御電圧の可変範囲が電源電圧の２倍になるものの、実際、有効に使用できる可変範囲は周波数制御端子が１つの場合と実質上変わらない。
【００１９】
なぜなら、可変容量素子の容量が変化する電圧範囲は、限られているからである。図１７は、従来の電圧制御発振器７００において、可変容量素子として、半導体集積回路上で広く用いられるＭＯＳ容量を使用した場合の周波数制御電圧ΔＶｔに対する容量値の変化を示す図である。図１７に示すように、従来の電圧制御発振器７００では、周波数制御電圧の可変範囲が電源電圧の２倍になっているが、実際に容量が変化する領域はＶｅｆｆの範囲に限られてしまうことが分かる。この実際に容量が変化する領域の幅は、図１５（ａ）に示した容量が変化する領域の幅と実質上同じである。したがって、実際、有効に使用できる周波数制御電圧の可変範囲は、周波数制御端子が１つの場合と実質上変わらない。
【００２０】
それゆえ、本発明の目的は、電源電圧が低かったとしても周波数制御電圧の可変範囲を広範囲にすることができ、かつ外部からの雑音の影響を受けにくい電圧制御発振器を有するＰＬＬ回路を提供することである。
【００２１】
【課題を解決するための手段および発明の効果】
第１の発明は、局部発振信号を出力するＰＬＬ回路であって、
それぞれは入力される基準信号と帰還信号との位相差に対応して電位差が変化するが、相互には電位差が異なっているような複数の差動制御信号を生成して出力する差動制御信号生成部と、
差動制御信号生成部が出力する複数の差動制御信号に応じて発振周波数を変化させて局部発振信号を出力する電圧制御発振器とを備え、
電圧制御発振器は、
差動制御信号毎に設けられており、入力される差動制御信号における電位差に応じて容量値が変化し、それぞれが並列に接続されている複数の可変容量回路と、
各可変容量回路に対して並列に接続されるインダクタ回路と、
各可変容量回路およびインダクタ回路に対して並列に接続される負性抵抗回路とを含む。
【００２２】
上記第１の発明によれば、それぞれの電位差が相異なる複数の差動制御信号が可変容量回路に入力されるので、各可変容量回路の合計容量が広い制御電圧範囲に渡って滑らかに変化することとなる。したがって、広い制御電圧範囲に渡って滑らかな周波数変化を有するＰＬＬ回路が提供されることとなる。これにより、低電圧化した場合であっても外部からの雑音に強い電圧制御発振器が提供されることとなる。
【００２３】
第２の発明は、第１の発明において、複数の差動制御信号における電位差は、段階的なものとなっている。
【００２４】
上記第２の発明によれば、複数の差動制御信号における電位差が段階的なものとなるので、各可変容量回路の合計容量がより広い制御電圧範囲に渡って滑らかに変化することとなる。したがって、より広い制御電圧範囲に渡って滑らかな周波数変化を有するＰＬＬ回路が提供されることとなり、雑音にさらに強い電圧制御発振器を提供することができる。
【００２５】
第３の発明は、第１または第２の発明において、可変容量回路は、ｎ（ｎは２以上）個あって、
電圧制御発振器が出力する局部発振信号の周波数を分周して帰還信号として出力する分周器をさらに備え、
差動制御信号生成部は、
基準信号に基づく信号と帰還信号との位相を比較して、排他的論理和および否定排他的論理和による差動信号を出力するｎ個の位相比較器と、
位相比較器に対応して設けられており、対応する位相比較器から出力される差動信号の低周波成分を抽出して差動制御信号として出力するｎ個のループフィルタと、
基準信号の位相を調整することによって、各位相比較器に入力すべき基準信号に基づく信号として、位相がそれぞれ異なっている信号を出力する移相部とを含む。
【００２６】
上記第３の発明によれば、位相比較器に入力する基準信号の位相をずらすことによって、ループフィルタが出力する差動制御信号の電位差が調整されることとなる。結果、差動制御信号生成部は、異なる電位差を有する差動制御信号を生成することができる。
【００２７】
第４の発明は、第１または第２の発明において、可変容量回路は、ｎ（ｎは２以上）個あって、
電圧制御発振器が出力する局部発振信号の周波数を分周して帰還信号として出力する分周器をさらに備え、
差動制御信号生成部は、
基準信号と帰還信号に基づく信号との位相を比較して、排他的論理和および否定排他的論理和による差動信号を出力するｎ個の位相比較器と、
位相比較器に対応して設けられており、対応する位相比較器から出力される差動信号の低周波成分を抽出して差動制御信号として出力するｎ個のループフィルタと、
帰還信号の位相を調整することによって、各位相比較器に入力すべき帰還信号に基づく信号として、位相がそれぞれ異なっている信号を出力する移相部とを含む。
【００２８】
上記第４の発明によれば、位相比較器に入力する帰還信号の位相をずらすことによって、ループフィルタが出力する差動制御信号の電位差が調整されることとなる。結果、差動制御信号生成部は、異なる電位差を有する差動制御信号を生成することができる。
【００２９】
第５の発明は、第１または第２の発明において、可変容量回路は、ｎ（ｎは２以上）個あって、
電圧制御発振器が出力する局部発振信号の周波数を分周して帰還信号として出力する分周器をさらに備え、
差動制御信号生成部は、
基準信号に基づく信号と帰還信号に基づく信号との位相を比較して、排他的論理和および否定排他的論理和による差動信号を出力するｎ個の位相比較器と、
位相比較器に対応して設けられており、対応する位相比較器から出力される差動信号の低周波成分を抽出して差動制御信号として出力するｎ個のループフィルタと、
基準信号の位相を調整することによって、各位相比較器に入力すべき基準信号に基づく信号を出力する第１の移相部と、
帰還信号の位相を調整することによって、各位相比較器に入力すべき帰還信号に基づく信号を出力する第２の移相部とを含む。
【００３０】
上記第５の発明によれば、位相比較器に入力する基準信号および帰還信号の位相をずらすことによって、ループフィルタが出力する差動制御信号の電位差が調整されることとなる。結果、差動制御信号生成部は、異なる電位差を有する差動制御信号を生成することができる。
【００３１】
第６の発明は、第１または第２の発明において、電圧制御発振器が出力する局部発振信号の周波数を分周して帰還信号として出力する分周器をさらに備え、
差動制御信号生成部は、
基準信号と帰還信号との位相を比較して、排他的論理和および否定排他的論理和による差動信号を出力する位相比較器と、
位相比較器から出力される差動信号から低周波成分を抽出して出力するループフィルタと、
ループフィルタから出力される差動信号に基づいて、相異なる電位差を有する差動制御信号を出力して、可変容量回路に入力するオフセット電圧発生回路とを含む。
【００３２】
上記第６の発明によれば、差動制御信号生成部は、一つの位相比較器と一つのループフィルタと一つのオフセット電圧発生回路とから構成されることとなるので、回路規模が小さいＰＬＬ回路を提供することができる。
【００３３】
第７の発明は、第６の発明において、ループフィルタから出力される差動信号は、第１の信号と第２の信号との組であって、
オフセット電圧発生回路は、第１の信号と第２の信号との組を第１の差動制御信号として出力し、第１の信号の電圧をｎチャネルＭＯＳトランジスタによって一定電圧だけ下げた信号と第２の信号との組を第２の差動制御信号として出力し、第２の信号の電圧をｎチャネルＭＯＳトランジスタによって一定電圧だけ下げた信号と第１の信号との組を第３の差動制御信号として出力する。
【００３４】
上記第７の発明によれば、オフセット電圧発生回路が簡易なものとなる。
【００３５】
第８の発明は、第６の発明において、ループフィルタから出力される差動信号は、第１の信号と第２の信号との組であって、
オフセット電圧発生回路は、第１の信号と第２の信号との組を第１の差動制御信号として出力し、第１の信号の電圧をｐチャネルＭＯＳトランジスタによって一定電圧だけ上げた信号と第２の信号との組を第２の差動制御信号として出力し、第２の信号の電圧をｐチャネルＭＯＳトランジスタによって一定電圧だけ上げた信号と第１の信号との組を第３の差動制御信号として出力する。
【００３６】
上記第８の発明によれば、オフセット電圧発生回路が簡易なものとなる。
【００３７】
第９の発明は、第１〜８の発明のいずれかのＰＬＬ回路を送信回路および／または受信回路に具備する通信機器である。
【００３８】
上記第９の発明によれば、雑音に強い通信機器が提供されることとなる。
【００３９】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＰＬＬ回路の構成を示すブロック図である。図１において、ＰＬＬ回路は、電圧制御発振器１と、差動制御信号生成部２と、分周器３とを備える。
【００４０】
分周器３は、電圧制御発振器１から出力される局部発振信号ｆｏの周波数を１／Ｎ（Ｎ：分周比）にして帰還信号ｆｃとして、出力する。差動制御信号生成部２は、水晶発振器（図示せず）等から出力される基準信号ｆｒ１と帰還信号ｆｃとの位相差に対応してそれぞれの電位差が変化するが、相互には電位差が異なっているような二つの信号の組からなる差動の制御信号（以下、差動制御信号という）を生成して出力する。電圧制御発振器１は、差動制御信号生成部２から出力される差動制御信号における二つの信号の電位差に応じた局部発振信号ｆｏを出力する。後述するように、本実施形態では、差動制御信号として、第１〜第３の差動制御信号が用いられる。
【００４１】
図２は、電圧制御発振器１の構成を示す回路図である。図２において、電圧制御発振器１は、負性抵抗回路１００と、インダクタ１０１と、可変容量素子１０３，１０４，１０５と、第１の周波数制御端子１１０ａ，１１０ｂと、第２の周波数制御端子１１１ａ，１１１ｂと、第３の周波数制御端子１１２ａ，１１２ｂと、ＤＣカットコンデンサ１０６ａ，１０６ｂ，１０７ａ，１０７ｂ，１０８ａ，１０８ｂとを含む。
【００４２】
可変容量素子１０３は、ＤＣカットコンデンサ１０６ａとＤＣカットコンデンサ１０６ｂとの間に直列に接続されている。可変容量素子１０３およびＤＣカットコンデンサ１０６ａ，１０６ｂによって、可変容量回路１１５が構成される。
【００４３】
可変容量素子１０４は、ＤＣカットコンデンサ１０７ａとＤＣカットコンデンサ１０７ｂとの間に直列に接続されている。可変容量素子１０４およびＤＣカットコンデンサ１０７ａ，１０７ｂによって、可変容量回路１１６が構成される。
【００４４】
可変容量素子１０５は、ＤＣカットコンデンサ１０８ａとＤＣカットコンデンサ１０８ｂとの間に直列に接続されている。可変容量素子１０５およびＤＣカットコンデンサ１０８ａ，１０８ｂによって、可変容量回路１１７が構成される。
【００４５】
各可変容量回路１１５，１１６，１１７とインダクタ１０１とが並列に接続されることによって、並列共振回路が構成される。負性抵抗回路１００は、各可変容量回路１１５，１１６，１１７と並列に接続される。負性抵抗回路１００は、並列共振回路の寄生抵抗成分による損失をキャンセルし発振条件を満足させるためのものである。
【００４６】
可変容量回路１１５における第１の周波数制御端子１１０ａ，１１０ｂには、差動制御信号生成部２から出力される差動制御信号が入力する。当該差動制御信号における電位差が変わると、可変容量回路１１５全体の容量値が変わる。このことは、可変容量回路１１６，１１７についても同様である。また、可変容量回路１１５の第１の周波数制御端子１１０ａ，１１０ｂに入力する差動制御信号を第１の差動制御信号といい、可変容量回路１１６の第２の周波数制御端子１１１ａ，１１１ｂに入力する差動制御信号を第２の差動制御信号といい、可変容量回路１１７の第３の周波数制御端子１１２ａ，１１２ｂに入力する差動制御信号を第３の差動制御信号ということにする。
【００４７】
各差動制御信号における電位差が変わると、並列共振回路の共振周波数も変わる。電圧制御発振器１は並列共振回路の共振周波数近傍で発振するので、各可変容量回路に入力する差動制御信号における電位差を制御することで、電圧制御発振器１の発振周波数を所望の周波数に設定することができる。
【００４８】
いま、第１の周波数制御端子１１０ａ，１１０ｂに入力される第１の差動制御信号における電位差をΔＡとし、第２の周波数制御端子１１１ａ，１１１ｂに入力される第２の差動制御信号における電位差をΔＢとし、第３の周波数制御端子１１２ａ，１１２ｂに入力される第３の差動制御信号における電位差をΔＣとする。
【００４９】
図３（ａ）は、両端の電位差に対する可変容量素子１０３，１０４，１０５の容量値の変化を示す図である。一般に、半導体集積回路で使用される可変容量素子は非線形特性を有しているので、図３（ａ）に示すように、制御電圧範囲（＋Ｖｄｄ〜−Ｖｄｄ）の内、限られた範囲（大体、図上ΔＡからΔＣまでの範囲）でのみ容量値が変化する。
【００５０】
電圧制御発振器１において、３つの可変容量素子１０３，１０４，１０５に加わる電位差ΔＡ，ΔＢ，ΔＣには、常に、それぞれＶｄだけの差があるものとする。すなわち、各可変容量素子１０３，１０４，１０５に加わる電位差は、常に、ΔＡ＝ΔＢ−Ｖｄ、ΔＣ＝ΔＢ＋Ｖｄの関係にある。このとき、各可変容量素子１０３，１０４，１０５は、図３（ａ）に示すように、与えられた電位差Ｖｄに応じて異なる容量値を有することとなる。
【００５１】
図３（ｂ）は、ΔＢを基準にした場合の可変容量回路１１５，１１６，１１７のそれぞれの容量値を破線１３６，１３６，１３７で示す図である。図３（ｃ）は、可変容量回路１１５，１１６，１１７の容量値を合計した並列共振回路全体の容量値を示す図である。図３では、ΔＢを基準にした場合の合計容量を示している。並列に接続された容量性素子の合計容量はこれらの容量値の合計となるので、図３（ｃ）の実線で示すように、並列共振回路全体の容量値は、制御電圧範囲（＋Ｖｄｄ〜−Ｖｄｄ）に渡って、広く滑らかに変化することとなる。結果、電圧制御発振器１は、電源電圧の２倍の制御電圧範囲（＋Ｖｄｄ〜−Ｖｄｄ）に渡って発振周波数を制御することができる。
【００５２】
図４は、３つの電位差ΔＡ，ΔＢ，ΔＣを生成するための差動制御信号生成部２の構成を示すブロック図である。図４において、差動制御信号生成部２は、基準信号入力端子２００と、帰還信号入力端子２０１と、第１の差動制御信号出力端子２０２ａ，２０２ｂと、第２の差動制御信号出力端子２０３ａ，２０３ｂと、第３の差動制御信号出力端子２０４ａ，２０４ｂと、位相比較器２１０，２１１，２１２と、ループフィルタ２１３，２１４，２１５と、移相器２１６，２１７とを含む。
【００５３】
基準信号入力端子２００は、基準信号ｆｒ１を入力するための端子である。帰還信号入力端子２０１は、分周器３からの帰還信号ｆｃを入力するための端子である。移相器２１６は、基準信号ｆｒ１の位相をφだけ遅らせて、基準信号ｆｒ２として出力する。移相器２１７は、基準信号ｆｒ２の位相をφだけ遅らせて基準信号ｆｒ３として出力する。遅延量φの値については、後述する。
【００５４】
第１の差動制御信号出力端子２０２ａ，２０２ｂは、第１の周波数制御端子１１０ａ，１１０ｂと対応する。第２の差動制御信号出力端子２０３ａ，２０３ｂは、第２の周波数制御端子１１１ａ，１１１ｂと対応する。第３の差動制御信号出力端子２０４ａ，２０４ｂは、第３の周波数制御端子１１２ａ，１１２ｂと対応する。
【００５５】
位相比較器２１０，２１１，２１２は、入力される二つの信号の排他的論理和（ＥＸＯＲ）および否定排他的論理和（ＥＸＮＯＲ）を出力するための位相比較器である。位相比較器２１０は、基準信号ｆｒ１と信号ｆｃとの排他的論理和（ＥＸＯＲ）および否定排他的論理和（ＥＸＮＯＲ）を出力する。位相比較器２１１は、基準信号ｆｒ２と信号ｆｃとの排他的論理和（ＥＸＯＲ）および否定排他的論理和（ＥＸＮＯＲ）を出力する。位相比較器２１２は、基準信号ｆｒ３と信号ｆｃとの排他的論理和（ＥＸＯＲ）および否定排他的論理和（ＥＸＮＯＲ）を出力する。
【００５６】
ループフィルタ２１３，２１４，２１５は、それぞれ、位相比較器２１０，２１１，２１２から出力される信号の低周波成分のみを抽出し、排他的論理和に対応する信号および否定排他的論理和に対応する信号からなる差動信号を、第１，第２および第３の差動制御信号として出力する。
【００５７】
以下、第１の実施形態に係るＰＬＬ回路の動作について説明する。
電圧制御発振器１から出力される発振信号ｆｏは、分周器３によって分周され、帰還信号ｆｃとして出力され、位相比較器２１０，２１１，２１２に入力される。基準信号ｆｒ１は、位相比較器２１０および移相器２１６に入力される。移相器２１６は、基準信号ｆｒ１の位相をφだけ遅延させて、基準信号ｆｒ２として、位相比較器２１１および移相器２１７に入力する。さらに、移相器２１７は、基準信号ｆｒ２の位相をさらにφだけ遅延させて、基準信号ｆｒ３として、位相比較器２１２に入力する。
【００５８】
図５は、帰還信号ｆｃおよび基準信号ｆｒ１，ｆｒ２，ｆｒ３の電圧波形の一例を示すと共にこれらの信号の時間関係を示す図である。図５に示すように、基準信号ｆｒ２の位相は、基準信号ｆｒ１の位相からφだけ遅れている。また、基準信号ｆｒ３に位相は、基準信号ｆｒ２の位相からφだけ、すなわち、基準信号ｆｒ１の位相から２φだけ遅れている。
【００５９】
位相比較器２１０は、基準信号ｆｒ１と帰還信号ｆｃとの位相を比較して、排他的論理和と否定排他的論理和とを出力する。図６（ａ）は、図５に示す基準信号ｆｒ１と帰還信号ｆｃとが入力された場合の位相比較器２１０からの出力信号の電圧波形を示す図である。図６（ａ）において、上段が排他的論理和（ＥＸＯＲ）を示し、下段が否定排他的論理和（ＥＸＮＯＲ）を示す（以下、同様）。位相比較器２１０から出力される信号は、ループフィルタ２１３で低周波成分のみが抽出される。ループフィルタ２１３は、位相差がΔＡである第１の差動制御信号を第１の差動制御信号出力端子２０２ａ，２０２ｂから出力する。図７（ａ）は、図６（ａ）に示す位相比較器２１０からの出力信号が入力された場合のループフィルタ２１３から出力される第１の差動制御信号の電圧波形を示す図である。図７（ａ）において、実線が第１の差動制御信号ので電圧波形を示し、点線が図６（ａ）に示した位相比較器２１０からの出力信号を示す（以下、同様）。
【００６０】
図６（ａ）に示すように、位相比較器２１０から出力される排他的論理和に対応する出力信号は、ローレベルの期間がハイレベルの期間に比べて長くなる。したがって、図７（ａ）に示すように、ループフィルタ２１３から出力される排他的論理和に対応する信号の電圧レベルは、位相比較器２１０から出力される排他的論理和に対応する出力信号におけるローレベル側に近づくこととなる。また、図６（ａ）に示すように、位相比較器２１０から出力される否定排他的論理和に対応する出力信号は、ハイレベルの期間がローレベルの期間に比べて長くなる。したがって、図７（ａ）に示すように、ループフィルタ２１３から出力される否定排他的論理和に対応する信号の電圧レベルは、位相比較器２１０から出力される否定排他的論理和に対応する出力信号におけるハイレベル側に近づくこととなる。
【００６１】
位相比較器２１１は、基準信号ｆｒ２と帰還信号ｆｃとの位相を比較して、排他的論理和と否定排他的論理和とを出力する。図６（ｂ）は、図５に示す基準信号ｆｒ２と帰還信号ｆｃとが入力された場合の位相比較器２１１からの出力信号の電圧波形を示す図である。位相比較器２１１から出力される信号は、ループフィルタ２１４で低周波成分のみが抽出される。ループフィルタ２１４は、位相差がΔＢである第２の差動制御信号を第２の差動制御信号出力端子２０３ａ，２０３ｂから出力する。図７（ｂ）は、図６（ｂ）に示す位相比較器２１１からの出力信号が入力された場合のループフィルタ２１４から出力される第２の差動制御信号の電圧波形を示す図である。
【００６２】
図６（ｂ）に示すように、位相比較器２１１から出力される排他的論理和に対応する出力信号は、ローレベルの期間とハイレベルの期間とがほぼ同じである。したがって、図７（ｂ）に示すように、ループフィルタ２１４から出力される排他的論理和に対応する信号の電圧レベルは、位相比較器２１１から出力される排他的論理和に対応する出力信号におけるローレベルとハイレベルとの中間となる。また、図６（ｂ）に示すように、位相比較器２１１から出力される否定排他的論理和に示す対応する出力信号は、ハイレベルの期間とローレベルの期間とがほぼ同じである。したがって、図７（ｂ）に示すように、ループフィルタ２１４から出力される否定排他的論理和に対応する信号の電圧レベルは、位相比較器２１１から出力される否定排他的論理和に対応する出力信号におけるローレベルとハイレベルとの中間となる。
【００６３】
位相比較器２１２は、基準信号ｆｒ３と帰還信号ｆｃとの位相を比較して、排他的論理和と否定排他的論理和とを出力する。図６（ｃ）は、図５に示す基準信号ｆｒ３と帰還信号ｆｃとが入力された場合の位相比較器２１２からの出力信号の電圧波形を示す図である。位相比較器２１２から出力される信号は、ループフィルタ２１５で低周波成分のみが抽出される。ループフィルタ２１５は、位相差がΔＣである第３の差動制御信号を第３の差動制御信号出力端子２０４ａ，２０４ｂから出力する。図７（ｃ）は、図６（ｃ）に示す位相比較器２１２からの出力信号が入力された場合のループフィルタ２１５から出力される第３の差動制御信号の電圧波形を示す図である。
【００６４】
図６（ｃ）に示すように、位相比較器２１２から出力される排他的論理和に対応する出力信号は、ハイレベルの期間がローレベルの期間に比べて長くなる。したがって、図７（ｃ）に示すように、ループフィルタ２１５から出力される排他的論理和に対応する信号の電圧レベルは、位相比較器２１２から出力される排他的論理和に対応する出力信号におけるハイレベル側に近づくこととなる。また、図６（ｃ）に示すように、位相比較器２１０から出力される否定排他的論理和に対応する出力信号は、ローレベルの期間がハイレベルの期間に比べて長くなる。したがって、図７（ｃ）に示すように、ループフィルタ２１５から出力される否定排他的論理和に対応する信号の電圧レベルは、位相比較器２１０から出力される否定排他的論理和に対応する出力信号におけるローレベル側に近づくこととなる。
【００６５】
上記のように、差動制御信号生成部２は、移相器２１６，２１７の遅延量φに応じて、位相比較器２１１，２１２から出力される信号におけるハイレベルの期間およびローレベルの期間を変えることができる。結果、差動制御信号生成部２は、ループフィルタ２１４，２１５から出力される信号の電位差を変えることができる。したがって、遅延量φは、ループフィルタ２１４，２１５から出力される信号の電位差がそれぞれＶｄ間隔となるように選択されればよい。
【００６６】
このように、電位差ΔＡ，ΔＢ，ΔＣを有する第１〜第３の差動制御信号を可変容量素子１０３〜１０５の両端に加えることで、広い制御電圧範囲に渡って滑らかな周波数変化を有するＰＬＬ回路を提供することができる。周波数制御電圧の可変範囲を電源電圧の２倍まで広げることで、低電圧化した場合であっても、外部からの雑音に強い電圧制御発振器を提供することができる。
【００６７】
なお、図４では、３つの位相比較器を用いる例を示したが、２つまたは４つ以上の位相比較器を用いる場合にも、同様の構成を採用することができる。具体的には、２つの位相比較器を用いる場合、移相器２１７を省略すればよい。また、４つ以上の位相比較器を用いる場合、移相器２１７の後段にさらにφだけ位相をずらす移相器を設けるようにすればよい。なお、移相器２１６，２１７を一つにまとめて移相部としてもよい。
【００６８】
なお、上記実施形態では、基準信号ｆｒ１に位相差を加える構成をとることとしたが、帰還信号ｆｃに位相差を加える構成をとることとしてもよい。また、基準信号ｆｒ１と帰還信号ｆｃとの両方に位相差を加える構成をとることとしてもよい。
【００６９】
図８は、帰還信号ｆｃに位相差を加える差動制御信号生成部の構成を示すブロック図である。図８に示すように、移相器２１６によって帰還信号ｆｃの位相にφだけ遅延が加えられた信号が位相比較器２１１に入力され、移相器２１７によってさらにφだけ遅延が加えられた信号が位相比較器２１２に入力される。このようにしても、各位相比較器から出力される信号のハイレベルの期間およびローレベルの期間が調整されるので、各ループフィルタから出力される差動制御信号の電位差が調整されることとなる。
【００７０】
なお、図８では、３つの位相比較器を用いる例を示したが、２つまたは４つ以上の位相比較器を用いる場合にも、同様の構成を採用することができる。具体的には、２つの位相比較器を用いる場合、移相器２１７を省略すればよい。また、４つ以上の位相比較器を用いる場合、移相器２１７の後段にさらにφだけ位相をずらす移相器を設けるようにすればよい。
【００７１】
図９は、基準信号ｆｒ１と帰還信号ｆｃとの両方に位相差を加える周波数制御電圧生成回路の構成を示すブロック図である。図９に示すように、移相器２１６によって基準信号ｆｒ１の位相にφだけ遅延が加えられた信号が位相比較器２１１，２１２に入力される。一方、移相器２１８によって帰還信号ｆｃの位相に２φだけ遅延が加えられた信号が位相比較器２１２に入力される。このようにしても、各位相比較器から出力される信号のハイレベルの期間およびローレベルの期間が調整されるので、各ループフィルタから出力される差動制御信号の電位差が調整されることとなる。
【００７２】
なお、図９では、３つの位相比較器を用いる例を示したが、２つまたは４つ以上の位相比較器を用いる場合にも、同様の構成を採用することができる。具体的には、２つの位相比較器を用いる場合、移相器２１８を省略すればよい。また、３つの位相比較器を用いる場合、移相器２１７の後段にさらにφだけ位相をずらす移相器を設け、位相比較器２１２の後段に設けられる２つの位相比較器にさらにφだけ位相がずれた基準信号および移相器２１８から出力される２φだけ位相がずれた基準信号を入力させるとよい。また、４つの位相比較器を用いる場合、さらに、２φだけ位相をずらす移相器を設けて、４段目の位相比較器に、２φだけ位相がずれている基準信号と４φだけ位相がずれている基準信号とが入力されるようにすればよい。５つ以上の位相比較器を用いる場合も同様である。なお、基準信号の位相をずらす移相器をまとめて第１の移相部とし、帰還信号の位相をずらす移相器をまとめて第２の移相部としてもよい。
【００７３】
なお、図４，８，９に示した構成を組み合わせることによって差動制御信号生成部を構成するようにしてもよい。
【００７４】
なお、上記実施形態では、遅延量φが常に一定であるとしたが、３つの差動制御信号の電位差がΔＡ，ΔＢ，ΔＣの関係を満たすものであれば、遅延量φは必ずしも常に一定である必要はない。
【００７５】
（第２の実施形態）
第２の実施形態において、ＰＬＬ回路の全体構成は、第１の実施形態の場合と同様であるので、図１を援用することとする。図１０は、本発明の第２の実施形態に係るＰＬＬ回路内の差動制御信号生成部２の構成を示すブロック図である。図１０において、差動制御信号生成部２は、基準信号入力端子２００と、帰還信号入力端子２０１と、位相比較器２１０と、ループフィルタ２１３と、オフセット電圧発生回路２２０と、第１の差動制御信号出力端子２０２ａ，２０２ｂと、第２の差動制御信号出力端子２０３ａ，２０３ｂと、第３の差動制御信号出力端子２０４ａ，２０４ｂとを含む。図１０において、第１の実施形態に係る差動制御信号生成部２と同様の機能を有する部分については、同一の参照符号を付し説明を省略することとする。
【００７６】
オフセット電圧発生回路２２０は、ループフィルタ２１３から入力される電位差がΔＡの差動信号に基づいて、電位差がΔＡ，ΔＢ，ΔＣの第１〜第３の差動制御信号を生成して出力する。第１〜第３の差動制御信号は、電圧制御発振器１における可変容量回路１１５，１１６，１１７にそれぞれ入力される。ループフィルタ２１３から出力される電位差がΔＡの差動信号をフィルタ出力差動信号ということにする。
【００７７】
図１１は、オフセット電圧発生回路２２０の内部構成の一例を示す回路図である。図１１において、オフセット電圧発生回路２２０は、フィルタ出力差動信号を入力するための入力端子３００ａ，３００ｂと、電源端子３０１ａ，３０１ｂと、ｎチャネルＭＯＳトランジスタ３０２ａ，３０２ｂと、抵抗３０３ａ，３０３ｂと、第１の差動制御信号出力端子２０２ａ，２０２ｂと、第２の差動制御信号出力端子２０３ａ，２０３ｂと、第３の差動制御信号出力端子２０４ａ，２０４ｂとを有する。フィルタ出力差動信号は、入力端子３００ａに入力される第１の信号と入力端子３００ｂに入力される第２の信号との組からなる。
【００７８】
入力端子３００ａと第１の差動制御信号出力端子２０２ａとは接続されている。入力端子３００ａと第１の差動制御信号出力端子２０２ａとの間には、ｎチャネルＭＯＳトランジスタ３０２ａのゲートが接続されている。ｎチャネルＭＯＳトランジスタ３０２ａのゲートの接続点と第１の差動制御信号出力端子２０２ａとの間には、第３の差動制御信号出力端子２０４ａが接続されている。
【００７９】
入力端子３００ｂと第１の差動制御信号出力端子２０２ｂとは接続されている。入力端子３００ｂと第１の差動制御信号出力端子２０２ｂとの間には、ｎチャネルＭＯＳトランジスタ３０２ｂのゲートが接続されている。ｎチャネルＭＯＳトランジスタ３０２ｂのゲートの接続点と第１の差動制御信号出力端子２０２ｂとの間には、第２の差動制御信号出力端子２０３ｂが接続されている。
【００８０】
ｎチャネルＭＯＳトランジスタ３０２ａのドレインには、電源端子３０１ａが接続されている。ｎチャネルＭＯＳトランジスタ３０２ａのソースには、抵抗３０３ａが接続されている。抵抗３０３ａは、接地されている。ｎチャネルＭＯＳトランジスタ３０２ａのソースと抵抗３０３ａとの間には、第２の差動制御信号出力端子２０３ａが接続されている。
【００８１】
ｎチャネルＭＯＳトランジスタ３０２ｂのドレインには、電源端子３０１ｂが接続されている。ｎチャネルＭＯＳトランジスタ３０２ｂのソースには、抵抗３０３ｂが接続されている。抵抗３０３ｂは、接地されている。ｎチャネルＭＯＳトランジスタ３０２ｂのソースと抵抗３０３ｂとの間には、第３の差動制御信号出力端子２０４ｂが接続されている。
【００８２】
第２の実施形態に係るオフセット電圧発生回路２２０において、入力端子３００ａには、電位がＶｔ１の第１の信号が入力され、入力端子３００ｂには、電位がＶｔ２の第２の信号が入力されると想定する。また、ｎチャネルＭＯＳトランジスタ３０２ａ，３０２ｂのゲート・ソース間電圧Ｖｄｓは、ドレイン電流変動に対して一定電圧Ｖｄに近似していると想定する。
【００８３】
このような想定の下、ｎチャネルＭＯＳトランジスタ３０２ａによって、第２の差動制御信号出力端子２０３ａの電位はＶｔ１−Ｖｄとなる。また、ｎチャネルＭＯＳトランジスタ３０２ｂによって、第３の差動制御信号出力端子２０４ｂの電位はＶｔ２−Ｖｄとなる。第１の差動制御信号出力端子２０２ａの電位は、Ｖｔ１となる。第１の差動制御信号出力端子２０２ｂの電位は、Ｖｔ２となる。第２の差動制御信号出力端子２０３ｂの電位は、Ｖｔ２となる。第３の差動制御信号出力端子２０４ａの電位は、Ｖｔ１となる。
【００８４】
すなわち、第１の差動制御信号出力端子２０２ａ，２０２ｂから出力される信号の電位差をΔＡとし、第２の差動制御信号出力端子２０３ａ，２０３ｂから出力される信号の電位差をΔＢとし、第３の差動制御信号出力端子２０４ａ，２０４ｂから出力される信号の電位差をΔＣとすれば、
ΔＡ＝Ｖｔ１−Ｖｔ２
ΔＢ＝（Ｖｔ１−Ｖｄ）−Ｖｔ２＝ΔＡ−Ｖｄ
ΔＣ＝Ｖｔ１−（Ｖｔ２−Ｖｄ）＝ΔＡ＋Ｖｄ
となる。したがって、ΔＡ、ΔＢ、ΔＣは、一定の電位差Ｖｄを有することが分かる。
【００８５】
これらの電位差ΔＡ、ΔＢ、ΔＣを図２に示した３つの可変容量素子１０３，１０４，１０５の両端に与えることによって、広い制御電圧範囲に渡って、滑らかな周波数変化を有するＰＬＬ回路が実現される。
【００８６】
このように、第２の実施形態に係るＰＬＬ回路では、位相比較器とループフィルタとが一組含まれるだけであるので、第１の実施形態に係るＰＬＬ回路に比べて回路規模を小さくすることができる。
【００８７】
なお、第２の実施形態では、ｎチャネルＭＯＳトランジスタを用いることとしたが、ｐチャネルＭＯＳトランジスタを用いることとしてもよい。図１２は、ｐチャネルＭＯＳトランジスタを用いた場合のオフセット電圧発生回路２２０の構成の一例を示す回路図である。図１２に示すように、ｐチャネルＭＯＳトランジスタ３１０ａのゲートは、入力端子３００ａと第１の差動制御信号出力端子２０２ａとの間に接続されている。ｐチャネルＭＯＳトランジスタ３１０ａのドレインには、抵抗３０３ａと電源端子３０１ａとが直列に接続されている。ｐチャネルＭＯＳトランジスタ３１０ａのドレインと抵抗３０３ａとの間に、第２の差動制御信号出力端子２０３ａが接続されている。ｐチャネルＭＯＳトランジスタ３１０ａのソースは、接地されている。ｐチャネルＭＯＳトランジスタ３１０ｂのゲートは、入力端子３００ｂと第１の差動制御信号出力端子２０２ｂとの間に接続されている。ｐチャネルＭＯＳトランジスタ３１０ｂのドレインには、抵抗３０３ｂと電源端子３０１ｂとが直列に接続されている。ｐチャネルＭＯＳトランジスタ３１０ｂのドレインと抵抗３０３ｂとの間に、第３の差動制御信号出力端子２０４ｂが接続されている。ｐチャネルＭＯＳトランジスタ３１０ｂのソースは、接地されている。その他の接続関係については、図１１の場合と同様である。
【００８８】
図１２に示すオフセット電圧発生回路２２０においても、ゲート・ソース間電圧がＶｄであると想定する。
この場合、
ΔＡ＝Ｖｔ１−Ｖｔ２
ΔＢ＝（Ｖｔ１＋Ｖｄ）−Ｖｔ２＝ΔＡ＋Ｖｄ
ΔＣ＝Ｖｔ１−（Ｖｔ２＋Ｖｄ）＝ΔＡ−Ｖｄ
となる。したがって、オフセット電圧発生回路は、一定の電位差Ｖｄを有する３つの差動制御信号を出力することとなる。
【００８９】
なお、ｎチャネルＭＯＳトランジスタまたはｐチャネルＭＯＳトランジスタの変わりに、ダイオードなど他の素子を用いてもよい。
【００９０】
なお、第１および第２の実施形態では、並列に接続される可変容量回路が３つの場合を例示したが、可変容量回路は、２つであってもよいし、４つ以上であってもよい。いずれの場合であったとしても、少なくとも２つの差動制御信号において、各差動制御信号における電位差が、それぞれ相異なるものとなっていればよい。また、より好ましくは、上記実施形態で示したように、各差動制御信号における電位差が全て相違しており、電位差を大きい順に並べた場合、Ｖｄの間隔で均等に並ぶように電位差が段階的に設定されているとよい。これにより、広い制御電圧範囲に渡って滑らかな周波数変化を有するＰＬＬ回路を提供することができる。
【００９１】
なお、可変容量回路１１５〜１１７では、入力される差動制御信号における電位差に応じて容量値が定まればよいので、各可変容量回路が複数の可変容量素子から構成されていてもよい。
【００９２】
以上のように、本発明は、入力される差動制御信号における電位差に応じて容量値を変化させる複数の可変容量回路を並列に接続すると共に、差動制御信号における電位差に段階的な差をもたせることによって、電源電圧の２倍の周波数制御電圧範囲に渡って滑らかに周波数が変化するＰＬＬ回路を提供する。結果、低電圧動作時であっても、外部からの雑音の影響を受け難いＰＬＬ回路が提供されることとなる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＰＬＬ回路の構成を示すブロック図である。
【図２】電圧制御発振器１の構成を示す回路図である。
【図３】（ａ）は、両端の電位差に対する可変容量素子１０３，１０４，１０５の容量値の変化を示す図である。
（ｂ）は、ΔＢを基準にした場合の可変容量回路１１５，１１６，１１７のそれぞれの容量値を破線１３６，１３６，１３７で示す図である。
（ｃ）は、可変容量回路１１５，１１６，１１７の容量値を合計した並列共振回路全体の容量値を示す図である。
【図４】３つの電位差ΔＡ，ΔＢ，ΔＣを生成するための差動制御信号生成部２の構成を示すブロック図である。
【図５】帰還信号ｆｃおよび基準信号ｆｒ１，ｆｒ２，ｆｒ３の電圧波形の一例を示すと共にこれらの信号の時間関係を示す図である。
【図６】位相比較器２１０，２１１，２１２からの出力信号の電圧波形を示す図である。
【図７】ループフィルタ２１３，２１４，２１５から出力される第１の差動制御信号の電圧波形を示す図である。
【図８】帰還信号ｆｃに位相差を加える差動制御信号生成部の構成を示すブロック図である。
【図９】基準信号ｆｒ１と帰還信号ｆｃとの両方に位相差を加える周波数制御電圧生成回路の構成を示すブロック図である。
【図１０】本発明の第２の実施形態に係るＰＬＬ回路内の差動制御信号生成部２の構成を示すブロック図である。
【図１１】オフセット電圧発生回路２２０の内部構成の一例を示す回路図である。
【図１２】ｐチャネルＭＯＳトランジスタを用いた場合のオフセット電圧発生回路２２０の構成の一例を示す回路図である。
【図１３】従来の電圧制御発振器６００の構成例を示す回路図である。
【図１４】（ａ）は、図１３に示した電圧制御発振器６００を用いたＰＬＬ回路の構成を示すブロック図である。
（ｂ）は、位相比較器６０１から出力される信号の電圧波形を示す図である。
（ｃ）は、ループフィルタ６０２から出力される信号の電圧波形を示す図である。
【図１５】（ａ）は、従来の電圧制御発振器６００において、周波数制御電圧Ｖｔに対する可変容量素子の容量値の変化を示す図である。
（ｂ）は、従来の電圧制御発振器６００において、周波数制御電圧Ｖｔの変化に対する発振周波数の変化を示す図である。
【図１６】周波数制御端子に重畳する雑音の影響を抑えることができる従来の電圧制御発振器７００の構成例を示す回路図である。
【図１７】従来の電圧制御発振器７００において、可変容量素子として、半導体集積回路上で広く用いられるＭＯＳ容量を使用した場合の周波数制御電圧ΔＶｔに対する容量値の変化を示す図である。
【符号の説明】
１電圧制御発振器
２差動制御信号生成部
３分周器
１００負性抵抗回路
１０１インダクタ
１０３，１０４，１０５可変容量素子
１０６ａ，１０６ｂ，１０７ａ，１０７ｂ，１０８ａ，１０８ｂＤＣカットコンデンサ
１１０ａ，１１０ｂ第１の周波数制御端子
１１１ａ，１１１ｂ第２の周波数制御端子
１１２ａ，１１２ｂ第３の周波数制御端子
１１５，１１６，１１７可変容量回路
２１０，２１１，２１２位相比較器
２１３、２１４，２１５ループフィルタ
２１６，２１７，２１８移相器
２２０オフセット電圧発生回路
３０２ａ，３０２ｂｎチャネルＭＯＳトランジスタ
３０３ａ，３０３ｂｐチャネルＭＯＳトランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a PLL (phase-locked loop) circuit suitable for a semiconductor integrated circuit, and more particularly to a PLL circuit capable of suppressing the influence of external noise even at a low voltage.
[0002]
[Prior art]
A voltage controlled oscillator is widely used as a circuit for generating a local oscillation signal in a wireless communication device.
[0003]
FIG. 13 is a circuit diagram showing a configuration example of a conventional voltage controlled oscillator 600. As shown in FIG. In FIG. 13, voltage controlled oscillator 600 includes a power supply terminal 500, a current source 501, oscillation transistors 502a and 502b, variable capacitance elements 503a and 503b, inductors 504a and 504b, and a frequency control terminal 505. In FIG. 13, the bias circuit is omitted.
[0004]
In FIG. 13, inductors 504a and 504b and variable capacitance elements 503a and 503b constitute a parallel resonance circuit. The capacitance values of the variable capacitance elements 503a and 503b change according to the potential difference applied to both ends. Therefore, by applying a frequency control voltage to the frequency control terminal 505, the capacitance value of the variable capacitance element can be controlled, and as a result, the resonance frequency of the parallel resonance circuit can also be controlled.
[0005]
The voltage controlled oscillator 600 oscillates near the resonance frequency of the parallel resonance circuit. Therefore, the oscillation frequency of the voltage controlled oscillator 600 can be set to a desired frequency by adjusting the frequency control voltage.
[0006]
The oscillation transistors 502a and 502b function as an amplifying circuit, are provided to generate a negative resistance, cancel a loss due to a parasitic resistance component of the resonance circuit, and satisfy an oscillation condition.
[0007]
FIG. 14A is a block diagram showing a configuration of a PLL circuit using the voltage controlled oscillator 600 shown in FIG. 14A, the PLL circuit includes a voltage controlled oscillator 600, a phase comparator 601, a loop filter (denoted as LPF in the drawing) 602, a reference signal input terminal 603, and a frequency divider 604. .
[0008]
Signals output from both ends of the parallel resonant circuit in the voltage controlled oscillator 600 are input to the frequency divider 604. The frequency divider 604 divides the output signal from the voltage controlled oscillator 603 and outputs it as a feedback signal fc having a frequency of fc (Hz). The phase comparator 601 compares the phases of the reference signal fr having the frequency fr (Hz) and the feedback signal fc using an exclusive OR (EXOR), and outputs a signal corresponding to the comparison result. The loop filter 602 extracts only the low frequency component of the signal from the phase comparator 601 and inputs it as a frequency control voltage to the frequency control terminal 505 of the voltage controlled oscillator 600.
[0009]
FIG. 14B is a diagram illustrating a voltage waveform of a signal output from the phase comparator 601. FIG. 14C is a diagram illustrating a voltage waveform of a signal output from the loop filter 602. As described above, in the PLL circuit, the phases of the reference signal fr and the feedback signal fc obtained by dividing the local oscillation signal from the voltage controlled oscillator 600 are compared, and the frequency control voltage corresponding to the phase difference between the two is obtained from the loop filter 602. It is output and input to the voltage controlled oscillator 600, and a local oscillation signal corresponding to the frequency control voltage is output from the voltage controlled oscillator 600.
[0010]
However, the conventional voltage-controlled oscillator has a problem that when the power supply voltage is lowered, the variable range of the frequency control voltage is narrowed and weakened against external noise.
[0011]
Hereinafter, this reason will be described. FIG. 15A is a diagram showing a change in the capacitance value of the variable capacitance element with respect to the frequency control voltage Vt in the conventional voltage controlled oscillator 600. FIG. 15B is a diagram illustrating a change in the oscillation frequency with respect to a change in the frequency control voltage Vt in the conventional voltage controlled oscillator 600.
[0012]
The capacitance value of the variable capacitance element changes while the frequency control voltage Vt is between 0 (V) and the vicinity of the power supply voltage Vdd (V). Therefore, the voltage controlled oscillator can control the oscillation frequency during this period. When the power supply voltage is lowered, the change range of the capacitance value of the variable capacitance element is narrowed, so that the variable range of the frequency control voltage is also narrowed. Since the frequency bandwidth used in the system is determined, when the variable range of the frequency control voltage is narrowed, it is necessary to increase the amount of change (sensitivity) of the oscillation frequency with respect to the frequency control voltage. When the sensitivity is increased, the oscillation frequency of the voltage controlled oscillator changes sensitively in response to external noise superimposed on the frequency control voltage. As a result, the phase noise characteristic of the voltage controlled oscillator is deteriorated, and the oscillation frequency fluctuates. Particularly in recent years, in wireless communication devices represented by mobile phones, interference between circuit blocks has increased due to miniaturization. In addition, since the voltage of circuits has been reduced, voltage controlled oscillators are required to have both low voltage and noise resistance.
[0013]
FIG. 16 is a circuit diagram showing a configuration example of a conventional voltage-controlled oscillator 700 that can suppress the influence of noise superimposed on the frequency control terminal (see, for example, Non-Patent Document 1). 16, the same parts as those of the voltage controlled oscillator 600 shown in FIG. 13 are denoted by the same reference numerals, and the description thereof is omitted.
[0014]
In FIG. 16, a voltage controlled oscillator 700 includes a power supply terminal 500, a current source 501, oscillation transistors 502a and 502b, variable capacitance elements 503a and 503b, inductors 504a and 504b, frequency control terminals 600a and 600b, DC Cut capacitors 601a and 601b and high-frequency element resistors 603, 604 and 605 are included.
[0015]
In the voltage controlled oscillator 700, the potential difference between both ends of the variable capacitance elements 503a and 503b is determined by the potential difference between the signals applied to the two frequency control terminals 600a and 600b. In the voltage controlled oscillator 700, when noise is superimposed on the frequency control terminals 600a and 600b, the direction of fluctuation of the control voltage generated due to the noise is the same in the frequency control terminal 600a and the frequency control terminal 600b. Therefore, even if noise is superimposed, the potential difference between both ends of the variable capacitance elements 503a and 503b does not change. As a result, the voltage controlled oscillator 700 can suppress fluctuations in the oscillation frequency.
[0016]
In the voltage controlled oscillator 700, a variable capacitor is determined based on the potential difference ΔVt between the two frequency control terminals, and the oscillation frequency is determined according to the variable capacitor. Therefore, the frequency control voltage in the voltage controlled oscillator 700 changes to double the power supply voltage (that is, from −Vdd to + Vdd).
[0017]
[Patent Document 1]
JP 2001-352218 A
[Non-Patent Document 1]
By Debanyan Mukherjee and Jishnu Bhatchacharjee and Joy Laskar, “A differentially tuned D Voltage Full-Rate 10 Gb / s CDR Circuit) ”, 2002 IEEE MTT-S Digest, USA, June 2002, pp. 11-28. 707-710
[0018]
[Problems to be solved by the invention]
However, in the conventional voltage controlled oscillator 700 shown in FIG. 16, although the variable range of the frequency control voltage is twice the power supply voltage, the variable range that can be used effectively is substantially the same as the case where there is one frequency control terminal. does not change.
[0019]
This is because the voltage range in which the capacitance of the variable capacitance element changes is limited. FIG. 17 is a diagram showing a change in capacitance value with respect to the frequency control voltage ΔVt when a MOS capacitor widely used on a semiconductor integrated circuit is used as a variable capacitance element in a conventional voltage controlled oscillator 700. As shown in FIG. 17, in the conventional voltage controlled oscillator 700, the variable range of the frequency control voltage is twice the power supply voltage, but the region where the capacitance actually changes is limited to the range of Veff. I understand. The width of the region where the capacitance actually changes is substantially the same as the width of the region where the capacitance changes shown in FIG. Therefore, in practice, the variable range of the frequency control voltage that can be used effectively is substantially the same as that of a single frequency control terminal.
[0020]
SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a PLL circuit having a voltage controlled oscillator that can widen the variable range of the frequency control voltage even if the power supply voltage is low and is not easily affected by external noise. That is.
[0021]
[Means for Solving the Problems and Effects of the Invention]
A first invention is a PLL circuit that outputs a local oscillation signal,
Each differential control signal that generates and outputs a plurality of differential control signals whose potential difference changes according to the phase difference between the input reference signal and the feedback signal, but the potential difference is different from each other. A generator,
A voltage controlled oscillator that outputs a local oscillation signal by changing an oscillation frequency according to a plurality of differential control signals output by the differential control signal generation unit;
Voltage controlled oscillator
Provided for each differential control signal, the capacitance value changes according to the potential difference in the input differential control signal, a plurality of variable capacitance circuits each connected in parallel,
An inductor circuit connected in parallel to each variable capacitance circuit;
A negative resistance circuit connected in parallel to each variable capacitance circuit and inductor circuit.
[0022]
According to the first aspect, since a plurality of differential control signals having different potential differences are input to the variable capacitance circuit, the total capacitance of each variable capacitance circuit changes smoothly over a wide control voltage range. It will be. Therefore, a PLL circuit having a smooth frequency change over a wide control voltage range is provided. This provides a voltage controlled oscillator that is resistant to external noise even when the voltage is lowered.
[0023]
In a second aspect based on the first aspect, the potential difference in the plurality of differential control signals is stepwise.
[0024]
According to the second aspect of the invention, since the potential difference among the plurality of differential control signals becomes stepwise, the total capacitance of each variable capacitance circuit changes smoothly over a wider control voltage range. Therefore, a PLL circuit having a smooth frequency change over a wider control voltage range is provided, and a voltage-controlled oscillator that is more resistant to noise can be provided.
[0025]
According to a third invention, in the first or second invention, there are n (n is 2 or more) variable capacitance circuits,
A frequency divider that further divides the frequency of the local oscillation signal output from the voltage controlled oscillator and outputs it as a feedback signal;
The differential control signal generator
N phase comparators that compare the phase of the signal based on the reference signal and the feedback signal and output a differential signal based on exclusive OR and negative exclusive OR;
N loop filters provided corresponding to the phase comparators, for extracting the low frequency components of the differential signals output from the corresponding phase comparators and outputting them as differential control signals;
By adjusting the phase of the reference signal, a phase shift unit that outputs signals having different phases as signals based on the reference signal to be input to each phase comparator is included.
[0026]
According to the third aspect, the potential difference of the differential control signal output from the loop filter is adjusted by shifting the phase of the reference signal input to the phase comparator. As a result, the differential control signal generation unit can generate differential control signals having different potential differences.
[0027]
According to a fourth invention, in the first or second invention, there are n (n is 2 or more) variable capacitance circuits,
A frequency divider that further divides the frequency of the local oscillation signal output from the voltage controlled oscillator and outputs it as a feedback signal;
The differential control signal generator
N phase comparators that compare the phases of the reference signal and the signal based on the feedback signal and output a differential signal based on exclusive OR and negative exclusive OR;
N loop filters provided corresponding to the phase comparators, for extracting the low frequency components of the differential signals output from the corresponding phase comparators and outputting them as differential control signals;
By adjusting the phase of the feedback signal, a phase shift unit that outputs signals having different phases as signals based on the feedback signal to be input to each phase comparator is included.
[0028]
According to the fourth aspect, the potential difference of the differential control signal output from the loop filter is adjusted by shifting the phase of the feedback signal input to the phase comparator. As a result, the differential control signal generation unit can generate differential control signals having different potential differences.
[0029]
According to a fifth invention, in the first or second invention, there are n (n is 2 or more) variable capacitance circuits,
A frequency divider that further divides the frequency of the local oscillation signal output from the voltage controlled oscillator and outputs it as a feedback signal;
The differential control signal generator
N phase comparators that compare the phases of the signal based on the reference signal and the signal based on the feedback signal and output a differential signal based on exclusive OR and negative exclusive OR;
N loop filters provided corresponding to the phase comparators, for extracting the low frequency components of the differential signals output from the corresponding phase comparators and outputting them as differential control signals;
A first phase shifter that outputs a signal based on the reference signal to be input to each phase comparator by adjusting the phase of the reference signal;
And a second phase shifter that outputs a signal based on the feedback signal to be input to each phase comparator by adjusting the phase of the feedback signal.
[0030]
According to the fifth aspect, the potential difference between the differential control signals output from the loop filter is adjusted by shifting the phases of the reference signal and the feedback signal input to the phase comparator. As a result, the differential control signal generation unit can generate differential control signals having different potential differences.
[0031]
A sixth invention further comprises a frequency divider that divides the frequency of the local oscillation signal output from the voltage controlled oscillator and outputs the frequency as a feedback signal in the first or second invention,
The differential control signal generator
A phase comparator that compares the phase of the reference signal and the feedback signal and outputs a differential signal by exclusive OR and negative exclusive OR;
A loop filter that extracts and outputs a low frequency component from the differential signal output from the phase comparator;
An offset voltage generation circuit that outputs a differential control signal having a different potential difference based on the differential signal output from the loop filter and inputs the differential control signal to the variable capacitance circuit.
[0032]
According to the sixth aspect of the invention, the differential control signal generation unit is composed of one phase comparator, one loop filter, and one offset voltage generation circuit. Can be provided.
[0033]
In a seventh aspect based on the sixth aspect, the differential signal output from the loop filter is a set of the first signal and the second signal,
The offset voltage generation circuit outputs a set of the first signal and the second signal as a first differential control signal, and a signal obtained by lowering the voltage of the first signal by a constant voltage by the n-channel MOS transistor and the first signal 2 is output as the second differential control signal, and the set of the first signal and the signal obtained by lowering the voltage of the second signal by a constant voltage by the n-channel MOS transistor is used as the third differential control signal. Output as a control signal.
[0034]
According to the seventh aspect, the offset voltage generation circuit is simplified.
[0035]
In an eighth aspect based on the sixth aspect, the differential signal output from the loop filter is a set of the first signal and the second signal,
The offset voltage generation circuit outputs a set of the first signal and the second signal as a first differential control signal, and a signal obtained by raising the voltage of the first signal by a constant voltage by the p-channel MOS transistor and the first signal 2 is output as the second differential control signal, and the set of the first signal and the signal obtained by raising the voltage of the second signal by a constant voltage by the p-channel MOS transistor is the third differential signal. Output as a control signal.
[0036]
According to the eighth aspect, the offset voltage generation circuit is simplified.
[0037]
A ninth invention is a communication device including the PLL circuit according to any one of the first to eighth inventions in a transmission circuit and / or a reception circuit.
[0038]
According to the ninth aspect, a communication device resistant to noise is provided.
[0039]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 is a block diagram showing a configuration of a PLL circuit according to the first embodiment of the present invention. In FIG. 1, the PLL circuit includes a voltage controlled oscillator 1, a differential control signal generation unit 2, and a frequency divider 3.
[0040]
The frequency divider 3 sets the frequency of the local oscillation signal fo output from the voltage controlled oscillator 1 to 1 / N (N: frequency division ratio) and outputs it as a feedback signal fc. The differential control signal generator 2 changes the potential difference corresponding to the phase difference between the reference signal fr1 and the feedback signal fc output from a crystal oscillator (not shown) or the like, but the potential difference is different from each other. A differential control signal (hereinafter referred to as a differential control signal) consisting of a pair of two signals is generated and output. The voltage controlled oscillator 1 outputs a local oscillation signal fo corresponding to a potential difference between two signals in the differential control signal output from the differential control signal generation unit 2. As will be described later, in the present embodiment, first to third differential control signals are used as differential control signals.
[0041]
FIG. 2 is a circuit diagram showing a configuration of the voltage controlled oscillator 1. In FIG. 2, the voltage controlled oscillator 1 includes a negative resistance circuit 100, an inductor 101, variable capacitance elements 103, 104, 105, first frequency control terminals 110a, 110b, and second frequency control terminals 111a, 111b, third frequency control terminals 112a, 112b, and DC cut capacitors 106a, 106b, 107a, 107b, 108a, 108b.
[0042]
The variable capacitance element 103 is connected in series between the DC cut capacitor 106a and the DC cut capacitor 106b. A variable capacitance circuit 115 is configured by the variable capacitance element 103 and the DC cut capacitors 106a and 106b.
[0043]
The variable capacitance element 104 is connected in series between the DC cut capacitor 107a and the DC cut capacitor 107b. A variable capacitance circuit 116 is configured by the variable capacitance element 104 and the DC cut capacitors 107a and 107b.
[0044]
The variable capacitance element 105 is connected in series between the DC cut capacitor 108a and the DC cut capacitor 108b. The variable capacitance circuit 117 is configured by the variable capacitance element 105 and the DC cut capacitors 108a and 108b.
[0045]
Each variable capacitance circuit 115, 116, 117 and the inductor 101 are connected in parallel to constitute a parallel resonance circuit. The negative resistance circuit 100 is connected in parallel with each variable capacitance circuit 115, 116, 117. The negative resistance circuit 100 is for canceling the loss due to the parasitic resistance component of the parallel resonant circuit and satisfying the oscillation condition.
[0046]
The differential control signal output from the differential control signal generation unit 2 is input to the first frequency control terminals 110 a and 110 b in the variable capacitance circuit 115. When the potential difference in the differential control signal changes, the capacitance value of the entire variable capacitance circuit 115 changes. The same applies to the variable capacitance circuits 116 and 117. The differential control signal input to the first frequency control terminals 110a and 110b of the variable capacitance circuit 115 is referred to as a first differential control signal and is input to the second frequency control terminals 111a and 111b of the variable capacitance circuit 116. This differential control signal is called a second differential control signal, and the differential control signal input to the third frequency control terminals 112a and 112b of the variable capacitance circuit 117 is called a third differential control signal.
[0047]
When the potential difference in each differential control signal changes, the resonance frequency of the parallel resonance circuit also changes. Since the voltage controlled oscillator 1 oscillates in the vicinity of the resonant frequency of the parallel resonant circuit, the oscillation frequency of the voltage controlled oscillator 1 is set to a desired frequency by controlling the potential difference in the differential control signal input to each variable capacitance circuit. be able to.
[0048]
Now, the potential difference in the first differential control signal input to the first frequency control terminals 110a and 110b is ΔA, and the potential difference in the second differential control signal input to the second frequency control terminals 111a and 111b. Is ΔB, and a potential difference in the third differential control signal input to the third frequency control terminals 112a and 112b is ΔC.
[0049]
FIG. 3A is a diagram illustrating changes in capacitance values of the variable capacitance elements 103, 104, and 105 with respect to a potential difference between both ends. In general, a variable capacitance element used in a semiconductor integrated circuit has a non-linear characteristic. Therefore, as shown in FIG. 3A, a limited range (generally, within a control voltage range (+ Vdd to −Vdd)). In the figure, the capacitance value changes only in the range from ΔA to ΔC).
[0050]
In the voltage controlled oscillator 1, it is assumed that the potential differences ΔA, ΔB, and ΔC applied to the three variable capacitance elements 103, 104, and 105 always have a difference of Vd. That is, the potential difference applied to each variable capacitance element 103, 104, 105 is always in the relationship of ΔA = ΔB−Vd, ΔC = ΔB + Vd. At this time, as shown in FIG. 3A, the variable capacitance elements 103, 104, and 105 have different capacitance values according to the given potential difference Vd.
[0051]
FIG. 3B is a diagram showing the respective capacitance values of the variable capacitance circuits 115, 116, and 117 with reference to ΔB by broken lines 136, 136, and 137. FIG. 3C is a diagram illustrating the capacitance value of the entire parallel resonant circuit obtained by summing the capacitance values of the variable capacitance circuits 115, 116, and 117. FIG. 3 shows the total capacity based on ΔB. Since the total capacitance of the capacitive elements connected in parallel is the sum of these capacitance values, as shown by the solid line in FIG. 3C, the capacitance value of the entire parallel resonant circuit is within the control voltage range (+ Vdd˜− Vdd) changes widely and smoothly. As a result, the voltage controlled oscillator 1 can control the oscillation frequency over a control voltage range (+ Vdd to −Vdd) twice the power supply voltage.
[0052]
FIG. 4 is a block diagram showing a configuration of the differential control signal generation unit 2 for generating three potential differences ΔA, ΔB, and ΔC. In FIG. 4, the differential control signal generator 2 includes a reference signal input terminal 200, a feedback signal input terminal 201, first differential control signal output terminals 202a and 202b, and a second differential control signal output terminal. 203a, 203b, third differential control signal output terminals 204a, 204b, phase comparators 210, 211, 212, loop filters 213, 214, 215, and phase shifters 216, 217.
[0053]
The reference signal input terminal 200 is a terminal for inputting the reference signal fr1. The feedback signal input terminal 201 is a terminal for inputting the feedback signal fc from the frequency divider 3. The phase shifter 216 delays the phase of the reference signal fr1 by φ and outputs it as the reference signal fr2. The phase shifter 217 delays the phase of the reference signal fr2 by φ and outputs it as the reference signal fr3. The value of the delay amount φ will be described later.
[0054]
The first differential control signal output terminals 202a and 202b correspond to the first frequency control terminals 110a and 110b. The second differential control signal output terminals 203a and 203b correspond to the second frequency control terminals 111a and 111b. The third differential control signal output terminals 204a and 204b correspond to the third frequency control terminals 112a and 112b.
[0055]
The phase comparators 210, 211, and 212 are phase comparators for outputting an exclusive OR (EXOR) and a negative exclusive OR (EXNOR) of two input signals. The phase comparator 210 outputs an exclusive OR (EXOR) and a negative exclusive OR (EXNOR) of the reference signal fr1 and the signal fc. The phase comparator 211 outputs an exclusive OR (EXOR) and a negative exclusive OR (EXNOR) of the reference signal fr2 and the signal fc. The phase comparator 212 outputs an exclusive OR (EXOR) and a negative exclusive OR (EXNOR) of the reference signal fr3 and the signal fc.
[0056]
The loop filters 213, 214, and 215 extract only the low frequency components of the signals output from the phase comparators 210, 211, and 212, respectively, and correspond to the signal corresponding to the exclusive OR and the negative exclusive OR. A differential signal consisting of the signal is output as the first, second and third differential control signals.
[0057]
The operation of the PLL circuit according to the first embodiment will be described below.
The oscillation signal fo output from the voltage controlled oscillator 1 is frequency-divided by the frequency divider 3, output as a feedback signal fc, and input to the phase comparators 210, 211, and 212. The reference signal fr1 is input to the phase comparator 210 and the phase shifter 216. The phase shifter 216 delays the phase of the reference signal fr1 by φ and inputs it to the phase comparator 211 and the phase shifter 217 as the reference signal fr2. Further, the phase shifter 217 further delays the phase of the reference signal fr2 by φ and inputs it as the reference signal fr3 to the phase comparator 212.
[0058]
FIG. 5 is a diagram illustrating an example of voltage waveforms of the feedback signal fc and the reference signals fr1, fr2, and fr3 and a time relationship between these signals. As shown in FIG. 5, the phase of the reference signal fr2 is delayed by φ from the phase of the reference signal fr1. The phase of the reference signal fr3 is delayed by φ from the phase of the reference signal fr2, that is, 2φ from the phase of the reference signal fr1.
[0059]
The phase comparator 210 compares the phases of the reference signal fr1 and the feedback signal fc, and outputs an exclusive OR and a negative exclusive OR. FIG. 6A is a diagram illustrating a voltage waveform of an output signal from the phase comparator 210 when the reference signal fr1 and the feedback signal fc illustrated in FIG. 5 are input. In FIG. 6A, the upper part shows exclusive OR (EXOR), and the lower part shows negative exclusive OR (EXNOR) (the same applies hereinafter). From the signal output from the phase comparator 210, only the low frequency component is extracted by the loop filter 213. The loop filter 213 outputs a first differential control signal having a phase difference ΔA from the first differential control signal output terminals 202a and 202b. FIG. 7A is a diagram showing a voltage waveform of the first differential control signal output from the loop filter 213 when the output signal from the phase comparator 210 shown in FIG. 6A is input. . In FIG. 7A, the solid line indicates the voltage waveform because of the first differential control signal, and the dotted line indicates the output signal from the phase comparator 210 shown in FIG. 6A (hereinafter the same).
[0060]
As shown in FIG. 6A, the output signal corresponding to the exclusive OR output from the phase comparator 210 is longer in the low level period than in the high level period. Therefore, as shown in FIG. 7A, the voltage level of the signal corresponding to the exclusive OR output from the loop filter 213 is equal to the output signal corresponding to the exclusive OR output from the phase comparator 210. It will approach the low level side. Further, as shown in FIG. 6A, the output signal corresponding to the negative exclusive OR output from the phase comparator 210 is longer in the high level period than in the low level period. Therefore, as shown in FIG. 7A, the voltage level of the signal corresponding to the negative exclusive OR output from the loop filter 213 is the output corresponding to the negative exclusive OR output from the phase comparator 210. It approaches the high level side of the signal.
[0061]
The phase comparator 211 compares the phases of the reference signal fr2 and the feedback signal fc, and outputs an exclusive OR and a negative exclusive OR. FIG. 6B is a diagram illustrating a voltage waveform of an output signal from the phase comparator 211 when the reference signal fr2 and the feedback signal fc illustrated in FIG. 5 are input. From the signal output from the phase comparator 211, only the low frequency component is extracted by the loop filter 214. The loop filter 214 outputs a second differential control signal having a phase difference ΔB from the second differential control signal output terminals 203a and 203b. FIG. 7B is a diagram illustrating a voltage waveform of the second differential control signal output from the loop filter 214 when the output signal from the phase comparator 211 illustrated in FIG. 6B is input. .
[0062]
As shown in FIG. 6B, the low-level period and the high-level period of the output signal corresponding to the exclusive OR output from the phase comparator 211 are substantially the same. Therefore, as shown in FIG. 7B, the voltage level of the signal corresponding to the exclusive OR output from the loop filter 214 is equal to the output signal corresponding to the exclusive OR output from the phase comparator 211. It is intermediate between low level and high level. Further, as shown in FIG. 6B, the corresponding output signal indicated by the negative exclusive OR output from the phase comparator 211 has substantially the same high level period and low level period. Therefore, as shown in FIG. 7B, the voltage level of the signal corresponding to the negative exclusive OR output from the loop filter 214 is the output corresponding to the negative exclusive OR output from the phase comparator 211. It is intermediate between a low level and a high level in the signal.
[0063]
The phase comparator 212 compares the phases of the reference signal fr3 and the feedback signal fc, and outputs an exclusive OR and a negative exclusive OR. FIG. 6C is a diagram illustrating a voltage waveform of an output signal from the phase comparator 212 when the reference signal fr3 and the feedback signal fc illustrated in FIG. 5 are input. From the signal output from the phase comparator 212, only the low frequency component is extracted by the loop filter 215. The loop filter 215 outputs a third differential control signal having a phase difference of ΔC from the third differential control signal output terminals 204a and 204b. FIG. 7C is a diagram illustrating a voltage waveform of the third differential control signal output from the loop filter 215 when the output signal from the phase comparator 212 illustrated in FIG. 6C is input. .
[0064]
As shown in FIG. 6C, the output signal corresponding to the exclusive OR output from the phase comparator 212 is longer in the high level period than in the low level period. Therefore, as shown in FIG. 7C, the voltage level of the signal corresponding to the exclusive OR output from the loop filter 215 is equal to the output signal corresponding to the exclusive OR output from the phase comparator 212. It will approach the high level side. Further, as shown in FIG. 6C, the output signal corresponding to the negative exclusive OR output from the phase comparator 210 is longer in the low level period than in the high level period. Accordingly, as shown in FIG. 7C, the voltage level of the signal corresponding to the negative exclusive OR output from the loop filter 215 is the output corresponding to the negative exclusive OR output from the phase comparator 210. It approaches the low level side of the signal.
[0065]
As described above, the differential control signal generation unit 2 determines the high level period and the low level period in the signals output from the phase comparators 211 and 212 according to the delay amount φ of the phase shifters 216 and 217. Can be changed. As a result, the differential control signal generation unit 2 can change the potential difference between the signals output from the loop filters 214 and 215. Therefore, the delay amount φ may be selected so that the potential difference between the signals output from the loop filters 214 and 215 is equal to the Vd interval.
[0066]
In this way, by adding the first to third differential control signals having the potential differences ΔA, ΔB, and ΔC to both ends of the variable capacitance elements 103 to 105, a PLL having a smooth frequency change over a wide control voltage range. A circuit can be provided. By extending the variable range of the frequency control voltage to twice the power supply voltage, a voltage controlled oscillator that is resistant to external noise can be provided even when the voltage is lowered.
[0067]
Although FIG. 4 shows an example in which three phase comparators are used, the same configuration can be adopted when two or four or more phase comparators are used. Specifically, when two phase comparators are used, the phase shifter 217 may be omitted. When four or more phase comparators are used, a phase shifter that shifts the phase by φ may be provided after the phase shifter 217. Note that the phase shifters 216 and 217 may be combined into a single phase shift unit.
[0068]
In the above-described embodiment, the phase difference is added to the reference signal fr1, but the phase difference may be added to the feedback signal fc. Further, a configuration may be adopted in which a phase difference is added to both the reference signal fr1 and the feedback signal fc.
[0069]
FIG. 8 is a block diagram illustrating a configuration of a differential control signal generation unit that adds a phase difference to the feedback signal fc. As shown in FIG. 8, a signal obtained by delaying the phase of the feedback signal fc by φ by the phase shifter 216 is input to the phase comparator 211, and a signal further delayed by φ by the phase shifter 217 is input. Input to the phase comparator 212. Even in this case, since the high level period and low level period of the signal output from each phase comparator are adjusted, the potential difference of the differential control signal output from each loop filter is adjusted. Become.
[0070]
Although FIG. 8 shows an example in which three phase comparators are used, the same configuration can be adopted when two or four or more phase comparators are used. Specifically, when two phase comparators are used, the phase shifter 217 may be omitted. When four or more phase comparators are used, a phase shifter that shifts the phase by φ may be provided after the phase shifter 217.
[0071]
FIG. 9 is a block diagram illustrating a configuration of a frequency control voltage generation circuit that adds a phase difference to both the reference signal fr1 and the feedback signal fc. As shown in FIG. 9, a signal obtained by adding a delay by φ to the phase of the reference signal fr <b> 1 by the phase shifter 216 is input to the phase comparators 211 and 212. On the other hand, a signal obtained by adding a delay of 2φ to the phase of the feedback signal fc by the phase shifter 218 is input to the phase comparator 212. Even in this case, since the high level period and low level period of the signal output from each phase comparator are adjusted, the potential difference of the differential control signal output from each loop filter is adjusted. Become.
[0072]
Although FIG. 9 shows an example in which three phase comparators are used, the same configuration can be adopted when two or four or more phase comparators are used. Specifically, when two phase comparators are used, the phase shifter 218 may be omitted. Further, when three phase comparators are used, a phase shifter that shifts the phase by φ is further provided at the subsequent stage of the phase shifter 217, and the phase by φ is further added to the two phase comparators that are provided at the subsequent stage of the phase comparator 212. The shifted reference signal and the reference signal whose phase is shifted by 2φ output from the phase shifter 218 may be input. In addition, when four phase comparators are used, a phase shifter that shifts the phase by 2φ is further provided, and the reference signal whose phase is shifted by 2φ and the phase that is shifted by 4φ are added to the fourth phase comparator. The reference signal may be input. The same applies when using five or more phase comparators. Note that phase shifters that shift the phase of the reference signal may be collectively used as the first phase shifter, and phase shifters that shift the phase of the feedback signal may be collectively used as the second phase shifter.
[0073]
The differential control signal generation unit may be configured by combining the configurations shown in FIGS.
[0074]
In the above embodiment, the delay amount φ is always constant. However, if the potential difference between the three differential control signals satisfies the relationship of ΔA, ΔB, and ΔC, the delay amount φ is always constant. There is no need.
[0075]
(Second Embodiment)
In the second embodiment, the overall configuration of the PLL circuit is the same as in the case of the first embodiment, and FIG. FIG. 10 is a block diagram showing a configuration of the differential control signal generator 2 in the PLL circuit according to the second embodiment of the present invention. In FIG. 10, the differential control signal generation unit 2 includes a reference signal input terminal 200, a feedback signal input terminal 201, a phase comparator 210, a loop filter 213, an offset voltage generation circuit 220, and a first differential. Control signal output terminals 202a and 202b, second differential control signal output terminals 203a and 203b, and third differential control signal output terminals 204a and 204b are included. In FIG. 10, parts having the same functions as those of the differential control signal generation unit 2 according to the first embodiment are denoted by the same reference numerals and description thereof is omitted.
[0076]
The offset voltage generation circuit 220 generates and outputs first to third differential control signals having potential differences ΔA, ΔB, and ΔC based on the differential signal having the potential difference ΔA input from the loop filter 213. The first to third differential control signals are input to the variable capacitance circuits 115, 116, and 117 in the voltage controlled oscillator 1, respectively. A differential signal having a potential difference ΔA output from the loop filter 213 is referred to as a filter output differential signal.
[0077]
FIG. 11 is a circuit diagram showing an example of the internal configuration of the offset voltage generation circuit 220. In FIG. 11, an offset voltage generation circuit 220 includes input terminals 300a and 300b for inputting a filter output differential signal, power supply terminals 301a and 301b, n-channel MOS transistors 302a and 302b, resistors 303a and 303b, First differential control signal output terminals 202a and 202b, second differential control signal output terminals 203a and 203b, and third differential control signal output terminals 204a and 204b are provided. The filter output differential signal consists of a set of a first signal input to the input terminal 300a and a second signal input to the input terminal 300b.
[0078]
The input terminal 300a and the first differential control signal output terminal 202a are connected. The gate of the n-channel MOS transistor 302a is connected between the input terminal 300a and the first differential control signal output terminal 202a. A third differential control signal output terminal 204a is connected between the connection point of the gate of the n-channel MOS transistor 302a and the first differential control signal output terminal 202a.
[0079]
The input terminal 300b and the first differential control signal output terminal 202b are connected. A gate of an n-channel MOS transistor 302b is connected between the input terminal 300b and the first differential control signal output terminal 202b. A second differential control signal output terminal 203b is connected between the connection point of the gate of the n-channel MOS transistor 302b and the first differential control signal output terminal 202b.
[0080]
A power supply terminal 301a is connected to the drain of the n-channel MOS transistor 302a. A resistor 303a is connected to the source of the n-channel MOS transistor 302a. The resistor 303a is grounded. A second differential control signal output terminal 203a is connected between the source of the n-channel MOS transistor 302a and the resistor 303a.
[0081]
A power supply terminal 301b is connected to the drain of the n-channel MOS transistor 302b. A resistor 303b is connected to the source of the n-channel MOS transistor 302b. The resistor 303b is grounded. A third differential control signal output terminal 204b is connected between the source of the n-channel MOS transistor 302b and the resistor 303b.
[0082]
In the offset voltage generation circuit 220 according to the second embodiment, a first signal having a potential of Vt1 is input to the input terminal 300a, and a second signal having a potential of Vt2 is input to the input terminal 300b. Assume that Further, it is assumed that the gate-source voltage Vds of the n-channel MOS transistors 302a and 302b approximates the constant voltage Vd with respect to the drain current fluctuation.
[0083]
Under such an assumption, the potential of the second differential control signal output terminal 203a becomes Vt1-Vd by the n-channel MOS transistor 302a. Further, the potential of the third differential control signal output terminal 204b becomes Vt2-Vd by the n-channel MOS transistor 302b. The potential of the first differential control signal output terminal 202a is Vt1. The potential of the first differential control signal output terminal 202b is Vt2. The potential of the second differential control signal output terminal 203b is Vt2. The potential of the third differential control signal output terminal 204a is Vt1.
[0084]
That is, the potential difference between the signals output from the first differential control signal output terminals 202a and 202b is ΔA, the potential difference between the signals output from the second differential control signal output terminals 203a and 203b is ΔB, and the third If the potential difference between the signals output from the differential control signal output terminals 204a and 204b is ΔC,
ΔA = Vt1−Vt2
ΔB = (Vt1−Vd) −Vt2 = ΔA−Vd
ΔC = Vt1− (Vt2−Vd) = ΔA + Vd
It becomes. Therefore, it can be seen that ΔA, ΔB, and ΔC have a constant potential difference Vd.
[0085]
By applying these potential differences ΔA, ΔB, and ΔC to both ends of the three variable capacitance elements 103, 104, and 105 shown in FIG. 2, a PLL circuit having a smooth frequency change over a wide control voltage range is realized. The
[0086]
Thus, since the PLL circuit according to the second embodiment includes only one set of the phase comparator and the loop filter, the circuit scale can be reduced as compared with the PLL circuit according to the first embodiment. Can do.
[0087]
In the second embodiment, an n-channel MOS transistor is used. However, a p-channel MOS transistor may be used. FIG. 12 is a circuit diagram showing an example of the configuration of the offset voltage generation circuit 220 when a p-channel MOS transistor is used. As shown in FIG. 12, the gate of the p-channel MOS transistor 310a is connected between the input terminal 300a and the first differential control signal output terminal 202a. A resistor 303a and a power supply terminal 301a are connected in series to the drain of the p-channel MOS transistor 310a. A second differential control signal output terminal 203a is connected between the drain of the p-channel MOS transistor 310a and the resistor 303a. The source of the p-channel MOS transistor 310a is grounded. The gate of the p-channel MOS transistor 310b is connected between the input terminal 300b and the first differential control signal output terminal 202b. A resistor 303b and a power supply terminal 301b are connected in series to the drain of the p-channel MOS transistor 310b. A third differential control signal output terminal 204b is connected between the drain of the p-channel MOS transistor 310b and the resistor 303b. The source of the p-channel MOS transistor 310b is grounded. Other connection relationships are the same as in the case of FIG.
[0088]
Also in the offset voltage generation circuit 220 shown in FIG. 12, it is assumed that the gate-source voltage is Vd.
in this case,
ΔA = Vt1−Vt2
ΔB = (Vt1 + Vd) −Vt2 = ΔA + Vd
ΔC = Vt1− (Vt2 + Vd) = ΔA−Vd
It becomes. Therefore, the offset voltage generation circuit outputs three differential control signals having a constant potential difference Vd.
[0089]
Other elements such as a diode may be used instead of the n-channel MOS transistor or the p-channel MOS transistor.
[0090]
In the first and second embodiments, the case where there are three variable capacitance circuits connected in parallel is exemplified. However, the number of variable capacitance circuits may be two, or four or more. Good. In any case, it is sufficient that the potential difference in each differential control signal is different from each other in at least two differential control signals. More preferably, as shown in the above embodiment, the potential differences in the differential control signals are all different, and when the potential differences are arranged in descending order, the potential differences are stepwise so that they are evenly arranged at intervals of Vd. It is good to be set to. Thereby, a PLL circuit having a smooth frequency change over a wide control voltage range can be provided.
[0091]
In the variable capacitance circuits 115 to 117, the capacitance value only needs to be determined in accordance with the potential difference in the input differential control signal. Therefore, each variable capacitance circuit may be composed of a plurality of variable capacitance elements.
[0092]
As described above, according to the present invention, a plurality of variable capacitance circuits that change the capacitance value according to the potential difference in the input differential control signal are connected in parallel, and a stepwise difference is added to the potential difference in the differential control signal. By providing, a PLL circuit is provided in which the frequency changes smoothly over a frequency control voltage range that is twice the power supply voltage. As a result, it is possible to provide a PLL circuit that is hardly affected by external noise even during low voltage operation.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a PLL circuit according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing a configuration of the voltage controlled oscillator 1;
FIG. 3A is a diagram showing changes in capacitance values of variable capacitance elements 103, 104, and 105 with respect to a potential difference between both ends;
(B) is a diagram showing the respective capacitance values of the variable capacitance circuits 115, 116, 117 when ΔB is used as a reference, by broken lines 136, 136, 137.
(C) is a figure which shows the capacitance value of the whole parallel resonant circuit which totaled the capacitance value of the variable capacitance circuits 115,116,117.
FIG. 4 is a block diagram illustrating a configuration of a differential control signal generation unit 2 for generating three potential differences ΔA, ΔB, and ΔC.
FIG. 5 is a diagram illustrating an example of voltage waveforms of a feedback signal fc and reference signals fr1, fr2, and fr3 and a time relationship between these signals.
6 is a diagram showing voltage waveforms of output signals from phase comparators 210, 211, and 212. FIG.
7 is a diagram illustrating a voltage waveform of a first differential control signal output from loop filters 213, 214, and 215. FIG.
FIG. 8 is a block diagram illustrating a configuration of a differential control signal generation unit that adds a phase difference to a feedback signal fc.
FIG. 9 is a block diagram illustrating a configuration of a frequency control voltage generation circuit that adds a phase difference to both the reference signal fr1 and the feedback signal fc.
FIG. 10 is a block diagram showing a configuration of a differential control signal generation unit 2 in a PLL circuit according to a second embodiment of the present invention.
11 is a circuit diagram showing an example of an internal configuration of an offset voltage generation circuit 220. FIG.
12 is a circuit diagram showing an example of a configuration of an offset voltage generation circuit 220 when a p-channel MOS transistor is used. FIG.
13 is a circuit diagram showing a configuration example of a conventional voltage controlled oscillator 600. FIG.
14A is a block diagram showing a configuration of a PLL circuit using the voltage controlled oscillator 600 shown in FIG.
FIG. 7B is a diagram illustrating a voltage waveform of a signal output from the phase comparator 601.
(C) is a diagram showing a voltage waveform of a signal output from the loop filter 602. FIG.
15A is a diagram showing a change in capacitance value of a variable capacitance element with respect to a frequency control voltage Vt in a conventional voltage controlled oscillator 600. FIG.
(B) is a figure which shows the change of the oscillation frequency with respect to the change of the frequency control voltage Vt in the conventional voltage controlled oscillator 600. FIG.
FIG. 16 is a circuit diagram showing a configuration example of a conventional voltage controlled oscillator 700 capable of suppressing the influence of noise superimposed on a frequency control terminal.
17 is a diagram showing a change in capacitance value with respect to a frequency control voltage ΔVt when a MOS capacitor widely used on a semiconductor integrated circuit is used as a variable capacitance element in a conventional voltage controlled oscillator 700. FIG.
[Explanation of symbols]
1 Voltage controlled oscillator
2 Differential control signal generator
3 frequency divider
100 Negative resistance circuit
101 inductor
103, 104, 105 variable capacitance element
106a, 106b, 107a, 107b, 108a, 108b DC cut capacitor
110a, 110b first frequency control terminal
111a, 111b Second frequency control terminal
112a, 112b Third frequency control terminal
115, 116, 117 Variable capacitance circuit
210, 211, 212 Phase comparator
213, 214, 215 Loop filter
216, 217, 218 Phase shifter
220 Offset voltage generation circuit
302a, 302b n-channel MOS transistor
303a, 303b p-channel MOS transistors

Claims

A PLL circuit that outputs a local oscillation signal,
Each differential control signal that generates and outputs a plurality of differential control signals whose potential difference changes according to the phase difference between the input reference signal and the feedback signal, but the potential difference is different from each other. A generator,
A voltage controlled oscillator that outputs a local oscillation signal by changing an oscillation frequency according to the plurality of differential control signals output by the differential control signal generation unit;
The voltage controlled oscillator is:
A plurality of variable capacitance circuits provided for each of the differential control signals, the capacitance value changing according to the potential difference in the input differential control signal, each connected in parallel;
An inductor circuit connected in parallel to each of the variable capacitance circuits;
And a negative resistance circuit connected in parallel to each of the variable capacitance circuit and the inductor circuit.

The PLL circuit according to claim 1, wherein potential differences among the plurality of differential control signals are stepwise.

There are n (n is 2 or more) variable capacitance circuits,
A frequency divider that divides the frequency of the local oscillation signal output by the voltage controlled oscillator and outputs the frequency as the feedback signal;
The differential control signal generator is
N phase comparators that compare the phases of the signal based on the reference signal and the feedback signal and output a differential signal based on exclusive OR and negative exclusive OR;
N loop filters which are provided corresponding to the phase comparators, extract low frequency components of the differential signals output from the corresponding phase comparators and output as the differential control signals;
A phase shift unit that outputs signals having different phases as signals based on the reference signal to be input to each phase comparator by adjusting the phase of the reference signal. PLL circuit described in 1.

There are n (n is 2 or more) variable capacitance circuits,
A frequency divider that divides the frequency of the local oscillation signal output by the voltage controlled oscillator and outputs the frequency as the feedback signal;
The differential control signal generator is
N phase comparators that compare the phases of the reference signal and the signal based on the feedback signal and output a differential signal based on exclusive OR and negative exclusive OR;
N loop filters which are provided corresponding to the phase comparators, extract low frequency components of the differential signals output from the corresponding phase comparators and output as the differential control signals;
3. A phase shift unit that outputs signals having different phases as signals based on the feedback signals to be input to the phase comparators by adjusting the phase of the feedback signals. PLL circuit described in 1.

There are n (n is 2 or more) variable capacitance circuits,
A frequency divider that divides the frequency of the local oscillation signal output by the voltage controlled oscillator and outputs the frequency as the feedback signal;
The differential control signal generator is
N phase comparators that compare the phases of the signal based on the reference signal and the signal based on the feedback signal and output a differential signal based on exclusive OR and negative exclusive OR;
N loop filters which are provided corresponding to the phase comparators, extract low frequency components of the differential signals output from the corresponding phase comparators and output as the differential control signals;
A first phase shifter that outputs a signal based on the reference signal to be input to each of the phase comparators by adjusting the phase of the reference signal;
The PLL circuit according to claim 1, further comprising: a second phase shift unit that outputs a signal based on the feedback signal to be input to each of the phase comparators by adjusting a phase of the feedback signal.

A frequency divider that divides the frequency of the local oscillation signal output by the voltage controlled oscillator and outputs the frequency as the feedback signal;
The differential control signal generator is
A phase comparator that compares the phases of the reference signal and the feedback signal and outputs a differential signal by exclusive OR and negative exclusive OR;
A loop filter that extracts and outputs a low frequency component from the differential signal output from the phase comparator;
An offset voltage generation circuit that outputs the differential control signal having different potential differences based on a differential signal output from the loop filter and inputs the differential control signal to the variable capacitance circuit. The PLL circuit described.

The differential signal output from the loop filter is a set of a first signal and a second signal,
The offset voltage generation circuit outputs a set of the first signal and the second signal as a first differential control signal, and reduces the voltage of the first signal by a constant voltage by an n-channel MOS transistor. A set of a signal and the second signal is output as a second differential control signal, and a set of the first signal and a signal obtained by lowering the voltage of the second signal by a constant voltage by an n-channel MOS transistor 7 is output as a third differential control signal.

The differential signal output from the loop filter is a set of a first signal and a second signal,
The offset voltage generation circuit outputs a set of the first signal and the second signal as a first differential control signal, and raises the voltage of the first signal by a constant voltage by a p-channel MOS transistor. A set of a signal and the second signal is output as a second differential control signal, and a set of the signal obtained by raising the voltage of the second signal by a constant voltage by a p-channel MOS transistor and the first signal 7 is output as a third differential control signal.

A communication device comprising the PLL circuit according to claim 1 in a transmission circuit and / or a reception circuit.