JP2004519970A - イーサネット・システム - Google Patents
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Abstract
４線式または８線式の伝送チャンネルの代わりに一対の信号線を用いてＬＡＮカードとスイッチング・ハブとの間の高速データ通信を可能にするイーサネット・システムであって，ＬＡＮカードとスイッチング・ハブとの間に位置し，一対の信号線で接続される第１及び第２変換制御器を含む。これらの第１及び第２変換制御器は各々，第１及び第２物理層インターフェース（ＰＨＹ）と，これらの両物理層インターフェース間に位置し，両物理層インターフェースに格納されるリンク・モード，データ伝送速度，デュプレックス・モード，及び自動識別（ＡＮ）状態を設定する，メディア独立インターフェース制御器（ＭＩＩＣ）と，両物理層インターフェース間に位置し，データ及び制御信号を両物理層インターフェースに伝送して，一対の信号線を通じて第１変換制御器と第２変換制御器との間で生じるデータ衝突を防ぐ変換制御ロジックとを備える。
Description
【０００１】
技術分野
本発明は，イーサネット・システムに関し，特に，４線式あるいは８線式の伝送チャンネルの代わりに，２線式の伝送チャンネルを通じてＬＡＮカードとスイッチング・ハブとの間の高速データ通信を具現するシステムに関する。
【０００２】
背景技術
図１は，ＩＥＥＥ８０２．３標準に準拠した通常のイーサネット・システムの概略的なブロック図である。同図の如く，このイーサネット・システムは，例えばパソコン等に取り付けられる少なくとも一つのＬＡＮカード１０と，スイッチング・ハブ２０と，シールドなしツイストペア（Ｕｎｓｈｉｅｌｄｅｄ ｔｗｉｓｔｅｄ−ｐａｉｒ：ＵＴＰ）ケーブル３０とを備える。このＬＡＮカード１０は，４線または８線の物理的な信号線やワイヤで構成されるＵＴＰケーブル３０を通じてスイッチング・ハブ２０に接続される。一般に，ＵＴＰケーブル３０において，８つの信号線のうち，１，２，３及び６番目の４つの信号線は，２つの出力端子ＴＸ＋及びＴＸ−，２つの入力端子ＲＸ＋及びＲＸ−として，イーサネット・パケットの交換に用いられ，残りの４つの信号線は入出力信号線の基準電圧として用いられる。一方，４線の伝送チャンネルを採用するイーサネット・システムは，ＵＴＰケーブルの４つの信号線のみを用いる。
【０００３】
通常のデータ交換の前に，ＬＡＮカード１０とスイッチング・ハブ２０とはＵＴＰケーブル３０における１，２，３及び６番目の信号線を通じて，ノーマル・リンク・パルス（Ｎｏｒｍａｌ Ｌｉｎｋ Ｐｕｌｓｅ：ＮＬＰ）の交換を行って，リンク・ステータス・チェックを行う。このようなリンク・ステータス・チェックによって，各リンク・パートナーが互いに接続されているか，または正常動作を行っているかが確認される。ここで，ＬＡＮカード１０はスイッチング・ハブ２０のリンク・パートナーと見なし，同様にスイッチング・ハブ２０はＬＡＮカード１０のリンク・パートナーと見なす。このリンク・ステータス・チェックの結果，正常と判定されれば，イーサネット・システムはこれらのリンク・パートナー間のイーサネット・パケットの交換のためにアクティブ状態になる。続いて，ＬＡＮカード１０とスイッチング・ハブ２０は連携してＵＴＰケーブル３０の１，２，３及び６番目の信号線を通じて，いわゆる自動識別（Ａｕｔｏ Ｎｅｇｏｔｉａｔｉｏｎ：ＡＮ）を行うことによって，自身と対応するリンク・パートナーとの間の最適なデータ伝送速度（例えば，１０Ｍｂｐｓ，または，１００Ｍｂｐｓ），動作モード（例えば，ハーフ・デュプレックス・モード，または，フル・デュプレックス・モード）などを選択する。
【０００４】
一方，数メガｂｐｓの高速データ通信に対する要求の増加によって，新築された建物のみならず，アパート，オフィス，ホテル等，既に建てられた建物に対して高速データ通信を提供するために様々な方案が提案されていた。一例として，専用回線は良い解決策と考えられる。しかしながら，この専用回線は供給数が制限され，その設置も困難な場合があり，とりわけ高価という不都合がある。この対策として，既存のアナログ電話回線を使って高速データ通信を実現する技術が提案されている。その一つは，非対称ディジタル加入者線（Ａｓｙｍｍｅｔｒｉｃ Ｄｉｇｉｔａｌ Ｓｕｂｓｃｒｉｂｅｒ Ｌｉｎｅ：ＡＤＳＬ）システムであり，他の一つは，４つの信号線を用いるイーサネット・システムである。ＡＤＳＬシステムはＤＳＬモデムを用い，イーサネット・システムはＬＡＮカード及びスイッチング・ハブを用いる。図１は，一般的なイーサネット・システムを示す。
【０００５】
これら両システムは，通常５６Ｋｂｐｓの既存のモデムに比べて数十倍速い速度をサポートするが，これら両システムにはそれぞれ長所短所がある。中でも，ＤＳＬモデムはイーサネット・システムに比べて遥かに高価である。
【０００６】
従って，イーサネット・システムが２つの信号線だけで具現可能であれば，各家庭でも容易に高速のデータ通信が可能になる。
【０００７】
発明の開示
そこで，本発明の主な目的は，イーサネット・システムで２つの伝送チャンネルを用いるだけで，システム性能の低下をもたらすことなく，高速のデータ通信が可能にするシステムを提供することにある。
【０００８】
上記の目的を達成するために，本発明の好適な実施例によれば，各々が物理層インターフェースを有し，互いにリンク・パートナーの関係を有する，ＬＡＮカードとスイッチング・ハブとの間のデータ通信を行うイーサネット・システムであって：
ＬＡＮカードとスイッチング・ハブとの間に位置し，各々に対応するリンク・パートナーとのデータ通信を仲介する第１及び第２変換制御器と；
第１変換制御器と第２変換制御器との間を接続する一対の信号線とを含み，
第１及び第２変換制御器が，ＬＡＮカード及びスイッチング・ハブの各々に対応するリンク・パートナーのサブリンク・パートナーとして見なされ，各々一対の信号線を通じてリンク・パートナー間のデータ通信を行い，第１及び第２変換制御器の各々が：
シールドなしツイストペア（ＵＴＰ）ケーブルを通じてそれに対応するリンク・パートナーに接続される第１物理層インターフェースと，出力端子ＴＸ＋及び入力端子ＲＸ＋が一対の信号線中の一方に接続され，出力端子ＴＸ−及び入力端子ＲＸ−が一対の信号線中の他方に接続される，２つの出力端子ＴＸ＋，ＴＸ−及び２つの入力端子ＲＸ＋，ＲＸ−を有する第２物理層インターフェースと；ここで，第１及び第２変換制御器の各々は，特定の値を格納するための基本レジスタ及び補助レジスタを備え，
第１物理層インターフェースと第２物理層インターフェースとの間に位置し，第１物理層インターフェース及び第２物理層インターフェースに格納されるべきリンク・モード，データ伝送速度，デュプレックス・モード，及び，自動識別（ＡＮ）状態を設定するメディア独立インターフェース制御器（ＭＩＩＣ）と；
第１物理層インターフェースと第２物理層インターフェースとの間に位置し，データ及び制御信号を第１及び第２物理層インターフェースに伝送して，一対の信号線を通じて第１変換制御器と第２変換制御器との間で生じるデータ衝突を防ぐ変換制御ロジックとを備えることを特徴とするイーサネット・システムが提供される。
【０００９】
発明を実施するための最良な形態
本発明は，４線式や８線式の伝送チャンネルの代わりに，２線式の伝送チャンネルを用いてイーサネット・システムで高速データ通信を具現するシステムを提供する。
【００１０】
以下，本発明の好適な実施例に対して添付図面を参照しながら詳しく説明する。
【００１１】
図２は，本発明の好適な実施例によるイーサネット・システムのブロック図である。
【００１２】
本実施例のイーサネット・システムは同図のように，少なくとも一つのＬＡＮカード２１０と，スイッチング・ハブ２２０と，１組の第１及び第２変換制御器２３０及び２４０と，４／８ワイヤのＵＴＰケーブル２５０及び２６０と，一対の２ワイヤ信号線よりなるＵＴＰケーブルまたは電話線２７０とから構成される。ＬＡＮカード２１０は第１変換制御器２３０に接続され，この第１変換制御器２３０は第２変換制御器２４０に接続され，この第２変換制御器２４０はスイッチング・ハブ２２０に接続される。４／８ワイヤのＵＴＰケーブル２５０を介してＬＡＮカード２１０は第１変換制御器２３０に接続され，４／８ワイヤのＵＴＰケーブル２６０を介して第２変換制御器２４０はスイッチング・ハブ２２０に接続される。これに対して，一対の２ワイヤ信号線よりなるＵＴＰケーブルまたは電話線２７０は，第１変換制御器２３０をスイッチング・ハブ２２０に接続され，説明の便宜上，ＬＡＮカード２１０はスイッチング・ハブ２２０のリンク・パートナーとなり，スイッチング・ハブ２２０はＬＡＮカード２１０のリンク・パートナーとなると仮定し，逆に，第１及び第２変換制御器２３０及び２４０の各々はその対応するリンク・パートナーのサブリンク・パートナーの関係を有すると仮定する。
【００１３】
図２においては，説明の簡略上，単に二つのＬＡＮカード２１０がスイッチング・ハブ２２０に接続されているように示されているが，実質的に，このスイッチング・ハブ２２０は多数のＬＡＮカードを受け入れることができる多重端子を備えていることは容易に理解できる。
【００１４】
ＬＡＮカード２１０は，例えば，パソコン内に組み込まれている通常のネットワーク・インターフェース・カードであって，基本的に物理層インターフェース（ＰＨＹ）（図示せず）を有する。また，ＬＡＮカード２１０は，例えば，ＩＥＥＥ８０２．３標準規格に準拠した物理層インターフェースの制御のための媒体アクセス制御器（ＭＡＣ）（図示せず）を組み込んでいる。
【００１５】
一方，スイッチング・ハブ２２０は，ＬＡＮカード２１０または外部のルータ（図示せず）からのイーサネット・パケットを受取り，他方，その受取ったイーサネット・パケットをＬＡＮカード２１０または外部のルータに送信する。このイーサネット・パケットの交換のため，スイッチング・ハブ２２０は物理層インターフェース（図示せず）とこれを制御するスイッチング制御器（図示せず）とを備えている。
【００１６】
上述の物理層インターフェース，ＭＡＣ及びスイッチング制御器の詳細は，パク・キュホ（Ｋｙｕ−Ｈｏ Ｐａｒｋ）及びチェ・ヒョンジン（Ｈｙｕｎ−Ｊｉｎ Ｃｈｏｉ）により，２００１年１０月１日に出願された，米国特許出願第０９／９６９，２５９号，発明の名称「ＴＷＯ−ＷＩＲＥ ＥＴＨＥＲＮＥＴ ＳＹＳＴＥＭ ＦＯＲ ＤＩＧＩＴＡＬ ＳＵＢＳＣＲＩＢＥＲ ＬＩＮＥ ＣＯＭＭＵＮＩＣＡＴＩＯＮＳ」に開示され，参考文献としてこの明細書に組み込まれる。
【００１７】
図３Ａ及び図３Ｂを含む図３は，図２中の第１及び第２変換制御器２３０及び２４０の詳細なブロック図である。
【００１８】
同図の如く，第１及び第２変換制御器２３０及び２４０の各々は，一組の第１及び第２物理層インターフェース３１０及び３２０；そして，３５０及び３６０を備える。これらの第１及び第２変換制御器２３０及び２４０の各々は，実際に，上述のＬＡＮカード２１０における物理層インターフェースと同一の機能を実行し，ＩＥＥＥ８０２．３標準規格に準拠したメディア独立インターフェース（Ｍｅｄｉａ Ｉｎｄｅｐｅｎｄａｎｔ Ｉｎｔｅｒｆａｃｅ：ＭＩＩ）を用いる。
【００１９】
第１及び第２変換制御器２３０及び２４０における第１物理層インターフェース３１０及び３５０は，各々，２ワイヤＵＴＰケーブルまたは２ワイヤ電話線の一対の第１及び第２信号線３７２及び３７４によって互いに接続され，これによってリンク・パートナー２１０及び２２０間のデータ通信が行われる。これに関連して，第１物理層インターフェース３１０，または３５０における出力端子ＴＸ＋及び入力端子ＲＸ＋は組合わせられて第１信号線３７２に接続され，第１物理層インターフェース３１０及び３５０における出力端子ＴＸ−及び入力端子ＲＸ−は組合わせられて第２信号線３７４に接続される。一方，第２物理層インターフェース３２０及び３６０は，各々，それに対応するリンク・パートナー，即ち，ＬＡＮカード２１０及びスイッチング・ハブ２２０に対して４／８ワイヤのＵＴＰケーブル２５０及び２６０を通じて接続される。
【００２０】
さらに，変換制御器２３０及び２４０における第１物理層インターフェース３１０及び３２０と；第２物理層インターフェース３５０及び３６０とは，各々，図４Ａ及び図４Ｂに詳細に示す，ＩＥＥＥ８０２．３標準に準拠した基本レジスタ４１０及び補助レジスタ４２０を有している。
【００２１】
図４Ａ及び図４Ｂを参照すると，基本レジスタ４１０は，リンク・パートナー間の自動識別（Ａｕｔｏ−Ｎｅｇｏｔｉｔａｔｉｏｎ：ＡＮ）機能の実行可否を判定する値を格納するためのＡＮ設定セクター４１２，特定のデータ伝送速度を選択するための速度選択セクター４１４，イーサネット・パケットのリンク・パートナー２１０及び２２０間の伝送時，デュプレックス・モードをセットするために用いられる特定の値を格納するためのデュプレックス・モード・セクター４１６などを備える。これらのセクター４１２，４１４及び４１６に格納されている値は，予め決められたデフォルト値によって初期化される。
【００２２】
一方，補助レジスタ４２０は，リンク・パートナー２１０及び２２０間で伝送されるノーマル・リンク・パルス（ＮＬＰ）信号のチェック可否を判定するために用いられる特定の値を格納する，リンク通過設定セクター４２２を備える。このリンク通過設定セクター４２２に格納されている値は，予め決められたデフォルト値によって初期化される。
【００２３】
図３を再び参照すると，第１及び第２変換制御器２３０及び２４０は，各々，第１物理層インターフェース３１０と第２物理層インターフェース３２０との間；及び，第１物理層インターフェース３５０と第２物理層インターフェース３６０との間に各々配置され，レジスタ４１０及び４２０を特定の値でセットするメディア独立インターフェース制御器（ＭＩＩＣ）３３０及び３７０と，一対の信号線３７２及び３７４を通じて，サブリンク・パートナー２３０と２４０との間，ひいてはリンク・パートナー２１０と２２０との間におけるデータ伝送制御及びデータ衝突防止を行う変換制御ロジック３４０及び３８０とをさらに備えている。
【００２４】
本実施例によれば，ＬＡＮカード２１０及びスイッチング・ハブ２２０は，一対の信号線３７２及び３７４によって接続された第１及び第２変換制御器２３０及び２４０を通じて互いに接続されているため，ＬＡＮカード２１０とスイッチング・ハブ２２０との間のデータ通信は適切なインターフェース制御器なしに遮断されるおそれがある。これを考えて，ＭＩＩＣ３３０及び３７０の各々は，第１及び第２物理層インターフェース３１０及び３２０；及び，３５０及び３６０におけるレジスタ４１０及び４２０を特定の値でセットする一連のプロセスを行うことで，一対の信号線３７２及び３７４を通じてＬＡＮカード２１０とスイッチング・ハブ２２０との間でイーサネット・パケットの伝送を行う。
【００２５】
そのＭＩＩＣ３３０及び３７０の詳細動作は次の通りである。第１及び第２変換制御器２３０及び２４０の構成は実質的に同一なので，説明の便宜上，第１変換制御器２３０のＭＩＩＣ３３０を取り上げて説明する。
【００２６】
本実施例によれば，ＭＩＩＣ３３０は，図３中のＭＤＣ（Ｍａｎａｇｅｍｅｎｔ Ｄａｔａ Ｃｌｏｃｋ）及びＭＤＩＯ（Ｍａｎａｇｅｍｅｎｔ Ｄａｔａ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子を通じて，例えば図５Ａに示したようなＭＤＣ信号及びＭＤＩＯ信号を第２物理層インターフェース３２０に供給することによって，基本レジスタ４１０におけるＡＮ設定セクター４１２を「ＡＮアクティブ」状態にセットし，速度選択セクター４１４を「１０Ｍｂｐｓまたは１００Ｍｂｐｓ」にセットし，デュプレックス・モード・セクター４１６を「ハーフ・デュプレックス・モード」にセットする。これに関連して，サブリンク・パートナー２３０と２４０との間のデータ伝送は，フル・デュプレックス・モードでは両方向または単方向に，ハーフ・デュプレックス・モードでは交互に行われる。
【００２７】
その後，基本レジスタ４１０にセットされたデータ伝送速度及びデュプレックス・モードの状態は，ＡＮプロセスによって，ＬＡＮカード２１０（図示せず）の物理層インターフェースとスイッチング・ハブ２２０（図示せず）の物理層インターフェースとに通知され，基本レジスタ４１０にセットされた値と同じ値を有することになる。
【００２８】
従って，第２物理層インターフェース３２０のデュプレックス・モードはハーフ・デュプレックス・モードにセットされるので，ＬＡＮカード２１０がＵＴＰケーブル２５０を通じてイーサネット・パケットを受信するとき，イーサネット・パケットの送信を不能にすることによって，サブリンク・パートナー２３０と２４０との間のデータ衝突を防止することになる。
【００２９】
一方，第１変換制御器２３０の第１物理層インターフェース３１０は，リンク・パートナーの第２変換制御器２４０の第１物理層インターフェース３５０とＮＬＰ信号を送受信することによって，第１物理層インターフェース３５０がそれに接続されているか，または正常動作を行っているかをチェックするためのリンク・ステータス検査プロセスを行う。
【００３０】
しかし，第１及び第２変換制御器２３０及び２４０の入力端子ＲＸ＋（または，ＲＸ−）及び出力端子ＴＸ＋（または，ＴＸ−）は，図３に示したように，一つの信号線３７２（または，３７４）に結ばれているので，第１物理層インターフェース３１０は，自身が送るＮＬＰ信号とリンク・パートナーの第１物理層インターフェース３５０が送るＮＬＰ信号とを共に受けるようになって，これを第２変換制御器２４０の第１物理層インターフェース３５０からのＮＬＰ信号として誤って認識するおそれがある。このため，第１物理層インターフェース３１０がその端子ＲＸ＋（ＲＸ−）を通じて入力されるＮＬＰ信号をチェックするだけでは，リンク・ステータス検査プロセスをうまく行うことが困難である。
【００３１】
また，前述のように，第１物理層インターフェース３１０及び３５０の入力／出力端子ＲＸ＋及びＴＸ＋（または，ＲＸ−及びＴＸ−）が一つの信号線３７２（または，３７４）を通じて互いに接続されるので，第１変換制御器２３０の第１物理層インターフェース３１０は，自身が送るＡＮ信号を再び受けるようになって，これを第２変換制御器２４０の第１物理層インターフェース３５０からのＡＮ信号として誤って認識するおそれがある。このため，そのＡＮプロセスの結果だけで，サブリンク・パートナー２３０と２４０との間の最大データ伝送速度，及び，デュプレックス・モードを判断するということは適切でない。
【００３２】
従って，本実施例によれば，ＭＩＩＣ３３０は図３中のＭＤＣ及びＭＤＩＯ端子を通じて図５Ｂに示したようなＭＤＣ及びＭＤＩＯ信号を第１物理層インターフェース３１０に供給することによって，リンク通過設定セクター４２２が常に「リンク通過」状態を表す値を有するように設ける。その結果，第１変換制御器２３０の第１物理層インターフェース３１０は，第２変換制御器２４０の第１物理層インターフェース３５０からのＮＬＰ信号をチェックすることなく，そのリンク・パートナーの第１物理層インターフェース３５０が接続されて正常動作しているかを判断することができる。従って，サブリンク・パートナー２３０と２４０との間のリンクが，これらのパートナー間の接続及び正常動作の如何に拘らず，常にアクティブ状態にあることになる。
【００３３】
また，本実施例によれば，ＭＩＩＣ３３０は，図３中の第１物理層インターフェース３１０のＭＤＣ及びＭＤＩＯ端子を通じて図５Ｃに示したようなＭＤＣ及びＭＤＩＯ信号を第１物理層インターフェース３１０に供給することによって，ＡＮ設定セクター４１２を「ＡＮ非アクティブ」状態に，速度選択セクター４１４を「１０Ｍｂｐｓまたは１００Ｍｂｐｓ」に，デュプレックス・モード・セクター４１６を「フル・デュプレックス・モード」にセットする。
【００３４】
このようにして，ＬＡＮカード２１０からのイーサネット・パケットは，ＵＴＰケーブル２５０を通じて第１変換制御器２３０に伝送され，続いて信号線３７２を通じて第２変換制御器２４０に伝送された後，最後にＵＴＰケーブル２６０を通じてスイッチング・ハブ２２０に伝送される。これに対して，スイッチング・ハブ２２０からのイーサネット・パケットは，上述の経路の逆でＵＴＰケーブル２６０，第２変換制御器２４０，信号線３７４，第１変換制御器２３０，ＵＴＰケーブル２５０を介してＬＡＮカード２１０に伝送される。
【００３５】
前述のように，第１物理層インターフェース３１０と第２物理層インターフェース３２０との間に設けられるＭＩＩＣ３３０の主な機能は，基本レジスタ４１０及び補助レジスタ４２０のセッティングにある。このため，ＭＩＩＣ３３０（または，３７０）によって，本実施例は一対の信号線３７２及び３７４を用いて，リンク・パートナー２１０と２２０との間，ひいてはサブリンク・パートナー２３０と２４０との間のデータ通信を達成することができる。
【００３６】
図６Ａに示すように，ＭＩＩＣ３３０（または，３７０）は，図６Ｂに示したような制御フローを行う有限状態マシン（ＦＳＭ）と，物理層インターフェース３１０及び３２０（または，３５０及び３６０）のレジスタ４１０及び４２０を設定するための特定値データを格納する第１及び第２データＲＯＭ６３０及び６２０と，アドレス・カウンター６４０とを備えている。図６Ｂに示したように，初期状態にて，ＭＩＩＣ３３０はロジック・ハイ，または，状態’１’のプリアンブル信号を３２クロック間，ＭＤＩＯ端子を通じて第１物理層インターフェース３１０及び第２物理層インターフェース３２０に伝送する。その後，ＭＩＩＣ３３０はアドレス・カウンター６４０と第１及び第２データＲＯＭ６３０及び６２０とを各々イネーブルさせ，ＣＥ（カウンタ・イネーブル）信号及びＯＥ（出力イネーブル）信号を供給する。このＣＥ信号に応じて，アドレス・カウンター６４０は，第１及び第２データＲＯＭ６３０及び６２０にアドレス信号供給して，これらのデータＲＯＭ６２０及び６３０に格納されている特定値が第１物理層インターフェース３１０及び第２物理層インターフェース３２０のレジスタ４１０及び４２０に伝送されるようにする。その後，伝送ビット数がチェックされる。データ伝送の完了後，ＭＤＩＯ端子からの全出力が消去される。これによって，第１物理層インターフェース３１０及び第２物理層インターフェース３２０のレジスタ４１０及び４２０は初期化される。
【００３７】
一方，図３を再び参照すると，第１変換制御器２３０（または，２４０）は，第１物理層インターフェース３１０（または，３５０）と第２物理層インターフェース３２０（または，３６０）との間に位置し，データの衝突を防ぐ仕組みを提供する変換制御ロジック３４０（または，３８０）をさらに備える。
【００３８】
第１変換制御器２３０の変換制御ロジック３４０の構成及び動作は，第２変換制御器２４０の変換制御ロジック３８０と実質的に同じなので，説明の便宜上，変換制御ロジック３４０のみを取り上げて説明する。
【００３９】
先ず，前述のように，第１及び第２変換制御器２３０及び２４０の第１物理層インターフェース３１０及び３５０は対応するＭＩＩＣ３３０及び３７０によってフル・デュプレックス・モードにセットされているため，これらはイーサネット・パケットを互いに同時に伝送することができる。即ち，第１物理層インターフェース３１０はそのサブリンク・パートナー３５０からイーサネット・パケットを受け取っている間にも，イーサネット・パケットをそのリンク・パートナー３５０に送信することができ，その逆も同様である。二対の信号線を用いる従来では，入力線と出力線が分かれているため，データ伝送の際データ衝突は発生しない。しかし，一対の信号線３７２及び３７４を用いる本実施例では，受信データ及び送信データが同じ信号線上で互いに衝突するようになって，送信データの損失をもたらすおそれがある。
【００４０】
そのデータ衝突に加えて，ＬＡＮカード２１０とスイッチング・ハブ２２０とを仲介する第１変換制御器２３０と第２変換制御器２４０との間で，入出力線が一対の信号線３７２及び３７４を通じて一つに接続されているため，ループバック現象という問題が生じる。即ち，そのループバック現象によって，第１変換制御器２３０または第２変換制御器２４０はデータの送信時，自身がそのリンク・パートナーに送ったイーサネット・パケットを受け返すようになる。これによって，ＬＡＮカード２１０やスイッチング・ハブ２２０は自身がそのリンク・パートナーに向けて送ったイーサネット・パケットを，そのリンク・パートナーから到来するイーサネット・パケットとして誤って認識するようになる。
【００４１】
従って，前述のように，そのようなデータ衝突を防ぐために，ＭＩＩＣ３３０は第２物理層インターフェース３２０をハーフ・デュプレックス・モードにセットすることによって，サブリンク・パートナー間のデータ衝突が無いようにする。
【００４２】
また，第２に，そのループバック現象を防ぐために，変換制御ロジック３４０はデータの送信時，入力端子ＲＸ＋を通じて第２物理層インターフェース３２０にループバックされるイーサネット・パケットを取捨てる。このようなループバックの取捨は，第１物理層インターフェース３１０から第１物理層インターフェース３５０へのデータ送信の際，ロジック・ハイ，または，状態’１’を維持する受信データ有効信号ＲＸＤＶの特性を用いて得られ，この場合，変換制御ロジック３４０は，受信データ有効信号ＲＸＤＶをインターセプトすることによって，第２物理層インターフェース３２０が第１物理層インターフェース３１０からルーフバックされるイーサネット・パケットを受信することを防ぐ。
【００４３】
以下，図７Ａ及びＢを参照して，図３中の変換制御ロジック３４０（または，３８０）の詳細を説明する。図７Ａに示されるように，変換制御ロジック３４０（または，３８０）はメモリ７１０，第１データ受信ロジック（ＦＤＲＬ）７２０及び第２データ受信ロジック（ＳＤＲＬ）７３０から構成されている。メモリ７１０は，受信したイーサネット・パケットを送信する前に，これをバッファリングするのに用いられる。詳記すると，データ衝突の発生時，メモリ７１０に格納されているイーサネット・パケットを伝送することで，イーサネット・パケットの損失を防ぐ。即ち，第１データ受信ロジック７２０が第１物理層インターフェース３１０からイーサネット・パケットを受信している間，第２データ受信ロジック７３０がイーサネット・パケットを第１物理層インターフェース３１０に送信しようという試みが発生したとき，第１物理層インターフェース３１０はデータ衝突を検知し，この衝突を知らせる「ＣＯＬ」信号を発生する。この際，メモリ７１０に格納されていたイーサネット・パケットはデータ送信時にデータ衝突によって損失されたから，第２データ受信ロジック７３０はイーサネット・パケットの送信を所定の時間分遅延させてから，メモリ７１０に格納されているイーサネット・パケットを再び送信し，これによって，データ衝突によるイーサネット・パケットの損失を最小化する。また，第１及び第２データ受信ロジック７２０及び７３０の各々は，受信したイーサネット・パケットを「プリアンブル信号」と共に対応する第１物理層インターフェース３１０及び第２物理層インターフェース３２０に供給して，プリアンブル信号をその元の長さに復元する。
【００４４】
第１データ受信ロジック７２０は第１物理層インターフェース３１０からのイーサネット・パケットを受信し，そのイーサネット・パケットを第２物理層インターフェース３２０に送信し，第２データ受信ロジック７３０は第２物理層インターフェース３２０からのイーサネット・パケットを受信し，そのイーサネット・パケットを第１物理層インターフェース３１０に送信する。これらの第１及び第２データ受信ロジック７２０及び７３０によって行われる動作は実質的に相同なので，以下では図７Ｃを参照して，第１データ受信ロジック７２０の動作のみに対して説明する。
【００４５】
第１データ受信ロジック７２０が初めてリセットになって開始を行うと，まず第２データ受信ロジック７３０が現在バッファリング中であるか否かをチェックする。バッファリング中と判定されれば，第１データ受信ロジック７２０は対応する第２物理層インターフェース３２０にガーベッジ・データを送信して，ＬＡＮカード２１０がイーサネット・パケットを送信しないようにする。一方，第２データ受信ロジック７３０がバッファリング中でない場合，第１データ受信ロジック７２０が現在第１物理層インターフェース３１０からイーサネット・パケットを受信しているか否かがチェックされる。第１データ受信ロジック７２０が第１物理層インターフェース３１０からイーサネット・パケットを受信すると，その受信したイーサネット・パケットをメモリ７１０に格納してデータ・バッファリングを始める。このデータ・バッファリングが完了すると，第１データ受信ロジック７２０はメモリ７１０内にバッファリングされたイーサネット・パケットを第２物理層インターフェース３２０に送信し始める。送信途中，データ衝突が生じると，第１データ受信ロジック７２０はジャム信号を発生して，そのイーサネット・パケットの再送信を開始する。このデータ再送信が成功すると，第１データ受信ロジック７２０はまた初期状態に戻って，第１物理層インターフェース３１０からのイーサネット・パケットの受信待機に入る。
【００４６】
第１及び第２データ受信ロジック７２０及び７３０の構成は実質的に同じなので，以下では図７Ｂを参照して，第１データ受信ロジック７２０の構成のみに対して説明する。
【００４７】
第１データ受信ロジック７２０は，有限状態マシン（ＦＳＭ）７４０，このＦＳＭ７４０とメモリ７１０（図７Ａ参照）との間のインターフェースと，メモリ読取りモード時メモリ７１０のアドレス指定とを行うリード・アドレス・カウンタ７４２と，メモリ書込み時メモリ７１０のアドレス指定を行うライト・アドレス・カウンタ７４４と，第１物理層インターフェース３１０の端子ＲＸＤ［３．．．０］を通じて受取ったイーサネット・パケットを一時格納し，メモリ７１０に格納するライト・データ・ラッチ７４６と，第２物理層インターフェース３２０の端子ＴＸＤ［３．．．０］に伝送されるべきイーサネット・パケットを一時格納するリード・データ・ラッチ７４８とを備え，ここで，信号ＯＥは，メモリ７１０のリード動作をアクティブさせるために用いられ，信号ＷＥは，メモリ７１０のライト動作をイネーブルさせるために用いられ，信号Ｌｏｃｋは，第２データ受信ロジック７３０のデータ・バッファリングを禁じる共に，第１データ受信ロジック７２０のデータ・バッファリング及びデータ送信を可能にするために用いられる。
【００４８】
表１は，１０Ｍｂｐｓのデータ伝送速度及びフル・デュプレックス・モードの条件下で，ＦＴＰ（ファイル伝送プロトコル）を用いて１６０メガバイトのデータを伝送するとき，二対の信号線を用いる従来例に対して，本発明の好適な実施例による性能を比較した結果の例である。
【００４９】
【表１】
【００５０】
表１から分かるように，ＭＩＩＣ及び変換制御ロジックを共に採用する本実施例のイーサネット・システムにおいて，一対の信号線を用いたデータ通信は，二対の信号線を用いる従来例に比べて，実質的に同様な性能を示している。
【００５１】
本実施例において，第１及び第２変換制御器２３０及び２４０は，各々，例えばＩＥＥＥ８０２．３標準に準拠した一組の第１及び第２物理層インターフェース３１０及び３２０；３５０及び３６０，ＭＩＩＣ３３０；３６０と，変換制御ロジック３４０；３８０とから構成されている。第１及び第２変換制御器２３０及び２４０は，各々，両方が一対の信号線３７２及び３７４を用いて通信することを条件で，ＬＡＮカード２１０とスイッチング・ハブ２２０との間のデータ通信をハーフ・デュプレックス・モードにイネーブルさせる。
【００５２】
図８は，図３中の変換制御器２３０及び２４０のいずれかを代置し得る，アナログ変換制御器８００を示すブロック図である。
【００５３】
このアナログ変換制御器８００は，ＬＡＮカード２１０またはスイッチング・ハブ２２０から伝送されたデータを検出する伝送データ検出器８１０と，その伝送データを増幅する伝送データ増幅器８２０と，スイッチング・ハブ２２０またはＬＡＮカード２１０から受信した受信データを増幅する受信データ増幅器８３０と，受信データ増幅器８３０の出力を検出する受信データ検出器８４０とを備えている。一方のリンク・パートナーから他方のリンク・パートナーへのデータ伝送の際，伝送データ検出器８１０はその伝送データを検出し，ロジック・ハイを生成して，受信データ増幅器８３０を状態オフにする。これに対して，データ受信の際には，受信データ検出器８４０はその受信データを検出し，ロジック・ハイを生成して，伝送データ増幅器８２０を状態オフにする。伝送データ検出器８１０及び受信データ検出器８４０が各々ロジック・ローを生成する場合，対応する受信データ増幅器８３０及び８２０は各々状態オンになって正常動作する。アナログ変換制御器８００は，図７Ａに示すようなデータ・バッファリング用のメモリ７１０を備えないことを除いては，第１及び第２変換制御器２３０及び２４０と同様に動作する。第１及び第２変換制御器２３０及び２４０のいずれか一方をアナログ変換制御器８００に取り替えると，他方がバッファリング動作を行うことになる。
【００５４】
一方，一組の第１及び第２物理層インターフェース３１０及び３２０，３５０及び３６０は各々相異なる周波数にて動作することができる。本実施例のイーサネット・システムがなければ，例えば，ＬＡＮカード２１０と第１変換制御器２３０との間のデータ通信は１０ＭＨｚにて，第１変換制御器２３０と第２変換制御器２４０との間のデータ通信は２．５ＭＨｚにて，第２変換制御器２４０とスイッチング・ハブ２２０との間のデータ通信は１０ＭＨｚにて行う。この場合，通常，相異なる周波数にて動作する第１物理層インターフェースと第２物理層インターフェースとの間ではエラーが発生する。
【００５５】
しかしながら，本実施例のイーサネット・システムにおいては，前述のデータ・バッファリングを適用して，第１変換制御器２３０，または第２変換制御器２４０の変換制御ロジック３４０，または３８０が所定量のデータをメモリ（図示せず）に格納した後，これをそのリンク・パートナーに伝送することによって，ＬＡＮカード２１０とスイッチング・ハブ２２０との間のデータ通信を何らかのエラー無しに可能にすることができる。例えば，ＬＡＮカード２１０から第１変換制御器２３０へ１０ＭＨｚにてデータ伝送が行われる間，２．５ＭＨｚにて第１変換制御器２３０から一対の信号線を通じて第２変換制御器２４０へデータ伝送が行われる場合，第１変換制御器２３０の変換制御ロジック３４０は，１０ＭＨｚにて到来するデータをメモリに一時格納した後，２．５ＭＨｚにて読取って第２変換制御器２４０に送る。こうして，第１変換制御器２３０と第２変換制御器２４０との間のデータ通信の周波数が，ＬＡＮカード２１０と第１変換制御器２３０との間，及び第２変換制御器２４０とスイッチング・ハブ２２０との間のデータ通信の周波数より低い場合にも，ＬＡＮカード２１０とスイッチング・ハブ２２０との間のデータ通信を行うことができる。第１変換制御器２３０と第２変換制御器２４０との間の周波数を下げる主な理由は，ＬＡＮカード２１０とスイッチング・ハブ２２０との間の通信距離を長くするためである。
【００５６】
しかしながら，実際には，一組の物理層インターフェース３１０及び３２０；３５０及び３６０が各々相異なる基本周波数にて動作すると，データ衝突の完全防止は保証することができない。
【００５７】
例えば，第２物理層インターフェース３２０から２．５ＭＨｚ速度にて受信されたデータがメモリに格納されている間，ＬＡＮカード２１０は，ＵＴＰケーブル２５０が使用中でないため，１０ＭＨｚ速度にてデータをそのリンク・パートナー２２０に伝送しようと試み，データ衝突をもたらすおそれがある。
【００５８】
このため，第２物理層インターフェース３２０がデータ受信の間，変換制御ロジック３４０は第１物理層インターフェース３１０にデータ伝送遅延指令を発して，データの衝突を防ぐ。
【００５９】
以上，本発明の好適な実施例について説明したが，当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において，各種の変更例または修正例を想定しうる。
【図面の簡単な説明】
図面の簡単な説明
本発明の上記及びその他の目的及び特徴は，以下の好適な実施例に関連する添付図面によって明らかにされる。
【図１】
図１は，従来のイーサネット・システムのブロック図であり，
【図２】
図２は，本実施例によるイーサネット・システムのブロック図を示し，
【図３】
図３は，図３Ａと図３Ｂを含み，図２に示すイーサネット・システムの詳細なブロック図であり，
【図４】
図４Ａ及び図４Ｂは，物理層インターフェースの基本レジスタと補助レジスタとの構成を各々示す図であり，
【図５】
図５Ａ〜図５Ｃは，本実施例のイーサネット・システムの動作時に発生する信号のタイミングを描き，
【図６】
図６Ａ及び図６Ｂは，各々図３中のＭＩＩＣの詳細なブロック図と，その動作を各々説明するための流れ図であり，
【図７】
図７Ａ〜図７Ｃは，各々図３中の変換制御ロジックの詳細なブロック図と，その動作を各々説明するための流れ図であり，
【図８】
図８は，他の実施例によって，図７中の第１及び第２変換制御器のいずれかを示すブロック図である。
技術分野
本発明は，イーサネット・システムに関し，特に，４線式あるいは８線式の伝送チャンネルの代わりに，２線式の伝送チャンネルを通じてＬＡＮカードとスイッチング・ハブとの間の高速データ通信を具現するシステムに関する。
【０００２】
背景技術
図１は，ＩＥＥＥ８０２．３標準に準拠した通常のイーサネット・システムの概略的なブロック図である。同図の如く，このイーサネット・システムは，例えばパソコン等に取り付けられる少なくとも一つのＬＡＮカード１０と，スイッチング・ハブ２０と，シールドなしツイストペア（Ｕｎｓｈｉｅｌｄｅｄ ｔｗｉｓｔｅｄ−ｐａｉｒ：ＵＴＰ）ケーブル３０とを備える。このＬＡＮカード１０は，４線または８線の物理的な信号線やワイヤで構成されるＵＴＰケーブル３０を通じてスイッチング・ハブ２０に接続される。一般に，ＵＴＰケーブル３０において，８つの信号線のうち，１，２，３及び６番目の４つの信号線は，２つの出力端子ＴＸ＋及びＴＸ−，２つの入力端子ＲＸ＋及びＲＸ−として，イーサネット・パケットの交換に用いられ，残りの４つの信号線は入出力信号線の基準電圧として用いられる。一方，４線の伝送チャンネルを採用するイーサネット・システムは，ＵＴＰケーブルの４つの信号線のみを用いる。
【０００３】
通常のデータ交換の前に，ＬＡＮカード１０とスイッチング・ハブ２０とはＵＴＰケーブル３０における１，２，３及び６番目の信号線を通じて，ノーマル・リンク・パルス（Ｎｏｒｍａｌ Ｌｉｎｋ Ｐｕｌｓｅ：ＮＬＰ）の交換を行って，リンク・ステータス・チェックを行う。このようなリンク・ステータス・チェックによって，各リンク・パートナーが互いに接続されているか，または正常動作を行っているかが確認される。ここで，ＬＡＮカード１０はスイッチング・ハブ２０のリンク・パートナーと見なし，同様にスイッチング・ハブ２０はＬＡＮカード１０のリンク・パートナーと見なす。このリンク・ステータス・チェックの結果，正常と判定されれば，イーサネット・システムはこれらのリンク・パートナー間のイーサネット・パケットの交換のためにアクティブ状態になる。続いて，ＬＡＮカード１０とスイッチング・ハブ２０は連携してＵＴＰケーブル３０の１，２，３及び６番目の信号線を通じて，いわゆる自動識別（Ａｕｔｏ Ｎｅｇｏｔｉａｔｉｏｎ：ＡＮ）を行うことによって，自身と対応するリンク・パートナーとの間の最適なデータ伝送速度（例えば，１０Ｍｂｐｓ，または，１００Ｍｂｐｓ），動作モード（例えば，ハーフ・デュプレックス・モード，または，フル・デュプレックス・モード）などを選択する。
【０００４】
一方，数メガｂｐｓの高速データ通信に対する要求の増加によって，新築された建物のみならず，アパート，オフィス，ホテル等，既に建てられた建物に対して高速データ通信を提供するために様々な方案が提案されていた。一例として，専用回線は良い解決策と考えられる。しかしながら，この専用回線は供給数が制限され，その設置も困難な場合があり，とりわけ高価という不都合がある。この対策として，既存のアナログ電話回線を使って高速データ通信を実現する技術が提案されている。その一つは，非対称ディジタル加入者線（Ａｓｙｍｍｅｔｒｉｃ Ｄｉｇｉｔａｌ Ｓｕｂｓｃｒｉｂｅｒ Ｌｉｎｅ：ＡＤＳＬ）システムであり，他の一つは，４つの信号線を用いるイーサネット・システムである。ＡＤＳＬシステムはＤＳＬモデムを用い，イーサネット・システムはＬＡＮカード及びスイッチング・ハブを用いる。図１は，一般的なイーサネット・システムを示す。
【０００５】
これら両システムは，通常５６Ｋｂｐｓの既存のモデムに比べて数十倍速い速度をサポートするが，これら両システムにはそれぞれ長所短所がある。中でも，ＤＳＬモデムはイーサネット・システムに比べて遥かに高価である。
【０００６】
従って，イーサネット・システムが２つの信号線だけで具現可能であれば，各家庭でも容易に高速のデータ通信が可能になる。
【０００７】
発明の開示
そこで，本発明の主な目的は，イーサネット・システムで２つの伝送チャンネルを用いるだけで，システム性能の低下をもたらすことなく，高速のデータ通信が可能にするシステムを提供することにある。
【０００８】
上記の目的を達成するために，本発明の好適な実施例によれば，各々が物理層インターフェースを有し，互いにリンク・パートナーの関係を有する，ＬＡＮカードとスイッチング・ハブとの間のデータ通信を行うイーサネット・システムであって：
ＬＡＮカードとスイッチング・ハブとの間に位置し，各々に対応するリンク・パートナーとのデータ通信を仲介する第１及び第２変換制御器と；
第１変換制御器と第２変換制御器との間を接続する一対の信号線とを含み，
第１及び第２変換制御器が，ＬＡＮカード及びスイッチング・ハブの各々に対応するリンク・パートナーのサブリンク・パートナーとして見なされ，各々一対の信号線を通じてリンク・パートナー間のデータ通信を行い，第１及び第２変換制御器の各々が：
シールドなしツイストペア（ＵＴＰ）ケーブルを通じてそれに対応するリンク・パートナーに接続される第１物理層インターフェースと，出力端子ＴＸ＋及び入力端子ＲＸ＋が一対の信号線中の一方に接続され，出力端子ＴＸ−及び入力端子ＲＸ−が一対の信号線中の他方に接続される，２つの出力端子ＴＸ＋，ＴＸ−及び２つの入力端子ＲＸ＋，ＲＸ−を有する第２物理層インターフェースと；ここで，第１及び第２変換制御器の各々は，特定の値を格納するための基本レジスタ及び補助レジスタを備え，
第１物理層インターフェースと第２物理層インターフェースとの間に位置し，第１物理層インターフェース及び第２物理層インターフェースに格納されるべきリンク・モード，データ伝送速度，デュプレックス・モード，及び，自動識別（ＡＮ）状態を設定するメディア独立インターフェース制御器（ＭＩＩＣ）と；
第１物理層インターフェースと第２物理層インターフェースとの間に位置し，データ及び制御信号を第１及び第２物理層インターフェースに伝送して，一対の信号線を通じて第１変換制御器と第２変換制御器との間で生じるデータ衝突を防ぐ変換制御ロジックとを備えることを特徴とするイーサネット・システムが提供される。
【０００９】
発明を実施するための最良な形態
本発明は，４線式や８線式の伝送チャンネルの代わりに，２線式の伝送チャンネルを用いてイーサネット・システムで高速データ通信を具現するシステムを提供する。
【００１０】
以下，本発明の好適な実施例に対して添付図面を参照しながら詳しく説明する。
【００１１】
図２は，本発明の好適な実施例によるイーサネット・システムのブロック図である。
【００１２】
本実施例のイーサネット・システムは同図のように，少なくとも一つのＬＡＮカード２１０と，スイッチング・ハブ２２０と，１組の第１及び第２変換制御器２３０及び２４０と，４／８ワイヤのＵＴＰケーブル２５０及び２６０と，一対の２ワイヤ信号線よりなるＵＴＰケーブルまたは電話線２７０とから構成される。ＬＡＮカード２１０は第１変換制御器２３０に接続され，この第１変換制御器２３０は第２変換制御器２４０に接続され，この第２変換制御器２４０はスイッチング・ハブ２２０に接続される。４／８ワイヤのＵＴＰケーブル２５０を介してＬＡＮカード２１０は第１変換制御器２３０に接続され，４／８ワイヤのＵＴＰケーブル２６０を介して第２変換制御器２４０はスイッチング・ハブ２２０に接続される。これに対して，一対の２ワイヤ信号線よりなるＵＴＰケーブルまたは電話線２７０は，第１変換制御器２３０をスイッチング・ハブ２２０に接続され，説明の便宜上，ＬＡＮカード２１０はスイッチング・ハブ２２０のリンク・パートナーとなり，スイッチング・ハブ２２０はＬＡＮカード２１０のリンク・パートナーとなると仮定し，逆に，第１及び第２変換制御器２３０及び２４０の各々はその対応するリンク・パートナーのサブリンク・パートナーの関係を有すると仮定する。
【００１３】
図２においては，説明の簡略上，単に二つのＬＡＮカード２１０がスイッチング・ハブ２２０に接続されているように示されているが，実質的に，このスイッチング・ハブ２２０は多数のＬＡＮカードを受け入れることができる多重端子を備えていることは容易に理解できる。
【００１４】
ＬＡＮカード２１０は，例えば，パソコン内に組み込まれている通常のネットワーク・インターフェース・カードであって，基本的に物理層インターフェース（ＰＨＹ）（図示せず）を有する。また，ＬＡＮカード２１０は，例えば，ＩＥＥＥ８０２．３標準規格に準拠した物理層インターフェースの制御のための媒体アクセス制御器（ＭＡＣ）（図示せず）を組み込んでいる。
【００１５】
一方，スイッチング・ハブ２２０は，ＬＡＮカード２１０または外部のルータ（図示せず）からのイーサネット・パケットを受取り，他方，その受取ったイーサネット・パケットをＬＡＮカード２１０または外部のルータに送信する。このイーサネット・パケットの交換のため，スイッチング・ハブ２２０は物理層インターフェース（図示せず）とこれを制御するスイッチング制御器（図示せず）とを備えている。
【００１６】
上述の物理層インターフェース，ＭＡＣ及びスイッチング制御器の詳細は，パク・キュホ（Ｋｙｕ−Ｈｏ Ｐａｒｋ）及びチェ・ヒョンジン（Ｈｙｕｎ−Ｊｉｎ Ｃｈｏｉ）により，２００１年１０月１日に出願された，米国特許出願第０９／９６９，２５９号，発明の名称「ＴＷＯ−ＷＩＲＥ ＥＴＨＥＲＮＥＴ ＳＹＳＴＥＭ ＦＯＲ ＤＩＧＩＴＡＬ ＳＵＢＳＣＲＩＢＥＲ ＬＩＮＥ ＣＯＭＭＵＮＩＣＡＴＩＯＮＳ」に開示され，参考文献としてこの明細書に組み込まれる。
【００１７】
図３Ａ及び図３Ｂを含む図３は，図２中の第１及び第２変換制御器２３０及び２４０の詳細なブロック図である。
【００１８】
同図の如く，第１及び第２変換制御器２３０及び２４０の各々は，一組の第１及び第２物理層インターフェース３１０及び３２０；そして，３５０及び３６０を備える。これらの第１及び第２変換制御器２３０及び２４０の各々は，実際に，上述のＬＡＮカード２１０における物理層インターフェースと同一の機能を実行し，ＩＥＥＥ８０２．３標準規格に準拠したメディア独立インターフェース（Ｍｅｄｉａ Ｉｎｄｅｐｅｎｄａｎｔ Ｉｎｔｅｒｆａｃｅ：ＭＩＩ）を用いる。
【００１９】
第１及び第２変換制御器２３０及び２４０における第１物理層インターフェース３１０及び３５０は，各々，２ワイヤＵＴＰケーブルまたは２ワイヤ電話線の一対の第１及び第２信号線３７２及び３７４によって互いに接続され，これによってリンク・パートナー２１０及び２２０間のデータ通信が行われる。これに関連して，第１物理層インターフェース３１０，または３５０における出力端子ＴＸ＋及び入力端子ＲＸ＋は組合わせられて第１信号線３７２に接続され，第１物理層インターフェース３１０及び３５０における出力端子ＴＸ−及び入力端子ＲＸ−は組合わせられて第２信号線３７４に接続される。一方，第２物理層インターフェース３２０及び３６０は，各々，それに対応するリンク・パートナー，即ち，ＬＡＮカード２１０及びスイッチング・ハブ２２０に対して４／８ワイヤのＵＴＰケーブル２５０及び２６０を通じて接続される。
【００２０】
さらに，変換制御器２３０及び２４０における第１物理層インターフェース３１０及び３２０と；第２物理層インターフェース３５０及び３６０とは，各々，図４Ａ及び図４Ｂに詳細に示す，ＩＥＥＥ８０２．３標準に準拠した基本レジスタ４１０及び補助レジスタ４２０を有している。
【００２１】
図４Ａ及び図４Ｂを参照すると，基本レジスタ４１０は，リンク・パートナー間の自動識別（Ａｕｔｏ−Ｎｅｇｏｔｉｔａｔｉｏｎ：ＡＮ）機能の実行可否を判定する値を格納するためのＡＮ設定セクター４１２，特定のデータ伝送速度を選択するための速度選択セクター４１４，イーサネット・パケットのリンク・パートナー２１０及び２２０間の伝送時，デュプレックス・モードをセットするために用いられる特定の値を格納するためのデュプレックス・モード・セクター４１６などを備える。これらのセクター４１２，４１４及び４１６に格納されている値は，予め決められたデフォルト値によって初期化される。
【００２２】
一方，補助レジスタ４２０は，リンク・パートナー２１０及び２２０間で伝送されるノーマル・リンク・パルス（ＮＬＰ）信号のチェック可否を判定するために用いられる特定の値を格納する，リンク通過設定セクター４２２を備える。このリンク通過設定セクター４２２に格納されている値は，予め決められたデフォルト値によって初期化される。
【００２３】
図３を再び参照すると，第１及び第２変換制御器２３０及び２４０は，各々，第１物理層インターフェース３１０と第２物理層インターフェース３２０との間；及び，第１物理層インターフェース３５０と第２物理層インターフェース３６０との間に各々配置され，レジスタ４１０及び４２０を特定の値でセットするメディア独立インターフェース制御器（ＭＩＩＣ）３３０及び３７０と，一対の信号線３７２及び３７４を通じて，サブリンク・パートナー２３０と２４０との間，ひいてはリンク・パートナー２１０と２２０との間におけるデータ伝送制御及びデータ衝突防止を行う変換制御ロジック３４０及び３８０とをさらに備えている。
【００２４】
本実施例によれば，ＬＡＮカード２１０及びスイッチング・ハブ２２０は，一対の信号線３７２及び３７４によって接続された第１及び第２変換制御器２３０及び２４０を通じて互いに接続されているため，ＬＡＮカード２１０とスイッチング・ハブ２２０との間のデータ通信は適切なインターフェース制御器なしに遮断されるおそれがある。これを考えて，ＭＩＩＣ３３０及び３７０の各々は，第１及び第２物理層インターフェース３１０及び３２０；及び，３５０及び３６０におけるレジスタ４１０及び４２０を特定の値でセットする一連のプロセスを行うことで，一対の信号線３７２及び３７４を通じてＬＡＮカード２１０とスイッチング・ハブ２２０との間でイーサネット・パケットの伝送を行う。
【００２５】
そのＭＩＩＣ３３０及び３７０の詳細動作は次の通りである。第１及び第２変換制御器２３０及び２４０の構成は実質的に同一なので，説明の便宜上，第１変換制御器２３０のＭＩＩＣ３３０を取り上げて説明する。
【００２６】
本実施例によれば，ＭＩＩＣ３３０は，図３中のＭＤＣ（Ｍａｎａｇｅｍｅｎｔ Ｄａｔａ Ｃｌｏｃｋ）及びＭＤＩＯ（Ｍａｎａｇｅｍｅｎｔ Ｄａｔａ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子を通じて，例えば図５Ａに示したようなＭＤＣ信号及びＭＤＩＯ信号を第２物理層インターフェース３２０に供給することによって，基本レジスタ４１０におけるＡＮ設定セクター４１２を「ＡＮアクティブ」状態にセットし，速度選択セクター４１４を「１０Ｍｂｐｓまたは１００Ｍｂｐｓ」にセットし，デュプレックス・モード・セクター４１６を「ハーフ・デュプレックス・モード」にセットする。これに関連して，サブリンク・パートナー２３０と２４０との間のデータ伝送は，フル・デュプレックス・モードでは両方向または単方向に，ハーフ・デュプレックス・モードでは交互に行われる。
【００２７】
その後，基本レジスタ４１０にセットされたデータ伝送速度及びデュプレックス・モードの状態は，ＡＮプロセスによって，ＬＡＮカード２１０（図示せず）の物理層インターフェースとスイッチング・ハブ２２０（図示せず）の物理層インターフェースとに通知され，基本レジスタ４１０にセットされた値と同じ値を有することになる。
【００２８】
従って，第２物理層インターフェース３２０のデュプレックス・モードはハーフ・デュプレックス・モードにセットされるので，ＬＡＮカード２１０がＵＴＰケーブル２５０を通じてイーサネット・パケットを受信するとき，イーサネット・パケットの送信を不能にすることによって，サブリンク・パートナー２３０と２４０との間のデータ衝突を防止することになる。
【００２９】
一方，第１変換制御器２３０の第１物理層インターフェース３１０は，リンク・パートナーの第２変換制御器２４０の第１物理層インターフェース３５０とＮＬＰ信号を送受信することによって，第１物理層インターフェース３５０がそれに接続されているか，または正常動作を行っているかをチェックするためのリンク・ステータス検査プロセスを行う。
【００３０】
しかし，第１及び第２変換制御器２３０及び２４０の入力端子ＲＸ＋（または，ＲＸ−）及び出力端子ＴＸ＋（または，ＴＸ−）は，図３に示したように，一つの信号線３７２（または，３７４）に結ばれているので，第１物理層インターフェース３１０は，自身が送るＮＬＰ信号とリンク・パートナーの第１物理層インターフェース３５０が送るＮＬＰ信号とを共に受けるようになって，これを第２変換制御器２４０の第１物理層インターフェース３５０からのＮＬＰ信号として誤って認識するおそれがある。このため，第１物理層インターフェース３１０がその端子ＲＸ＋（ＲＸ−）を通じて入力されるＮＬＰ信号をチェックするだけでは，リンク・ステータス検査プロセスをうまく行うことが困難である。
【００３１】
また，前述のように，第１物理層インターフェース３１０及び３５０の入力／出力端子ＲＸ＋及びＴＸ＋（または，ＲＸ−及びＴＸ−）が一つの信号線３７２（または，３７４）を通じて互いに接続されるので，第１変換制御器２３０の第１物理層インターフェース３１０は，自身が送るＡＮ信号を再び受けるようになって，これを第２変換制御器２４０の第１物理層インターフェース３５０からのＡＮ信号として誤って認識するおそれがある。このため，そのＡＮプロセスの結果だけで，サブリンク・パートナー２３０と２４０との間の最大データ伝送速度，及び，デュプレックス・モードを判断するということは適切でない。
【００３２】
従って，本実施例によれば，ＭＩＩＣ３３０は図３中のＭＤＣ及びＭＤＩＯ端子を通じて図５Ｂに示したようなＭＤＣ及びＭＤＩＯ信号を第１物理層インターフェース３１０に供給することによって，リンク通過設定セクター４２２が常に「リンク通過」状態を表す値を有するように設ける。その結果，第１変換制御器２３０の第１物理層インターフェース３１０は，第２変換制御器２４０の第１物理層インターフェース３５０からのＮＬＰ信号をチェックすることなく，そのリンク・パートナーの第１物理層インターフェース３５０が接続されて正常動作しているかを判断することができる。従って，サブリンク・パートナー２３０と２４０との間のリンクが，これらのパートナー間の接続及び正常動作の如何に拘らず，常にアクティブ状態にあることになる。
【００３３】
また，本実施例によれば，ＭＩＩＣ３３０は，図３中の第１物理層インターフェース３１０のＭＤＣ及びＭＤＩＯ端子を通じて図５Ｃに示したようなＭＤＣ及びＭＤＩＯ信号を第１物理層インターフェース３１０に供給することによって，ＡＮ設定セクター４１２を「ＡＮ非アクティブ」状態に，速度選択セクター４１４を「１０Ｍｂｐｓまたは１００Ｍｂｐｓ」に，デュプレックス・モード・セクター４１６を「フル・デュプレックス・モード」にセットする。
【００３４】
このようにして，ＬＡＮカード２１０からのイーサネット・パケットは，ＵＴＰケーブル２５０を通じて第１変換制御器２３０に伝送され，続いて信号線３７２を通じて第２変換制御器２４０に伝送された後，最後にＵＴＰケーブル２６０を通じてスイッチング・ハブ２２０に伝送される。これに対して，スイッチング・ハブ２２０からのイーサネット・パケットは，上述の経路の逆でＵＴＰケーブル２６０，第２変換制御器２４０，信号線３７４，第１変換制御器２３０，ＵＴＰケーブル２５０を介してＬＡＮカード２１０に伝送される。
【００３５】
前述のように，第１物理層インターフェース３１０と第２物理層インターフェース３２０との間に設けられるＭＩＩＣ３３０の主な機能は，基本レジスタ４１０及び補助レジスタ４２０のセッティングにある。このため，ＭＩＩＣ３３０（または，３７０）によって，本実施例は一対の信号線３７２及び３７４を用いて，リンク・パートナー２１０と２２０との間，ひいてはサブリンク・パートナー２３０と２４０との間のデータ通信を達成することができる。
【００３６】
図６Ａに示すように，ＭＩＩＣ３３０（または，３７０）は，図６Ｂに示したような制御フローを行う有限状態マシン（ＦＳＭ）と，物理層インターフェース３１０及び３２０（または，３５０及び３６０）のレジスタ４１０及び４２０を設定するための特定値データを格納する第１及び第２データＲＯＭ６３０及び６２０と，アドレス・カウンター６４０とを備えている。図６Ｂに示したように，初期状態にて，ＭＩＩＣ３３０はロジック・ハイ，または，状態’１’のプリアンブル信号を３２クロック間，ＭＤＩＯ端子を通じて第１物理層インターフェース３１０及び第２物理層インターフェース３２０に伝送する。その後，ＭＩＩＣ３３０はアドレス・カウンター６４０と第１及び第２データＲＯＭ６３０及び６２０とを各々イネーブルさせ，ＣＥ（カウンタ・イネーブル）信号及びＯＥ（出力イネーブル）信号を供給する。このＣＥ信号に応じて，アドレス・カウンター６４０は，第１及び第２データＲＯＭ６３０及び６２０にアドレス信号供給して，これらのデータＲＯＭ６２０及び６３０に格納されている特定値が第１物理層インターフェース３１０及び第２物理層インターフェース３２０のレジスタ４１０及び４２０に伝送されるようにする。その後，伝送ビット数がチェックされる。データ伝送の完了後，ＭＤＩＯ端子からの全出力が消去される。これによって，第１物理層インターフェース３１０及び第２物理層インターフェース３２０のレジスタ４１０及び４２０は初期化される。
【００３７】
一方，図３を再び参照すると，第１変換制御器２３０（または，２４０）は，第１物理層インターフェース３１０（または，３５０）と第２物理層インターフェース３２０（または，３６０）との間に位置し，データの衝突を防ぐ仕組みを提供する変換制御ロジック３４０（または，３８０）をさらに備える。
【００３８】
第１変換制御器２３０の変換制御ロジック３４０の構成及び動作は，第２変換制御器２４０の変換制御ロジック３８０と実質的に同じなので，説明の便宜上，変換制御ロジック３４０のみを取り上げて説明する。
【００３９】
先ず，前述のように，第１及び第２変換制御器２３０及び２４０の第１物理層インターフェース３１０及び３５０は対応するＭＩＩＣ３３０及び３７０によってフル・デュプレックス・モードにセットされているため，これらはイーサネット・パケットを互いに同時に伝送することができる。即ち，第１物理層インターフェース３１０はそのサブリンク・パートナー３５０からイーサネット・パケットを受け取っている間にも，イーサネット・パケットをそのリンク・パートナー３５０に送信することができ，その逆も同様である。二対の信号線を用いる従来では，入力線と出力線が分かれているため，データ伝送の際データ衝突は発生しない。しかし，一対の信号線３７２及び３７４を用いる本実施例では，受信データ及び送信データが同じ信号線上で互いに衝突するようになって，送信データの損失をもたらすおそれがある。
【００４０】
そのデータ衝突に加えて，ＬＡＮカード２１０とスイッチング・ハブ２２０とを仲介する第１変換制御器２３０と第２変換制御器２４０との間で，入出力線が一対の信号線３７２及び３７４を通じて一つに接続されているため，ループバック現象という問題が生じる。即ち，そのループバック現象によって，第１変換制御器２３０または第２変換制御器２４０はデータの送信時，自身がそのリンク・パートナーに送ったイーサネット・パケットを受け返すようになる。これによって，ＬＡＮカード２１０やスイッチング・ハブ２２０は自身がそのリンク・パートナーに向けて送ったイーサネット・パケットを，そのリンク・パートナーから到来するイーサネット・パケットとして誤って認識するようになる。
【００４１】
従って，前述のように，そのようなデータ衝突を防ぐために，ＭＩＩＣ３３０は第２物理層インターフェース３２０をハーフ・デュプレックス・モードにセットすることによって，サブリンク・パートナー間のデータ衝突が無いようにする。
【００４２】
また，第２に，そのループバック現象を防ぐために，変換制御ロジック３４０はデータの送信時，入力端子ＲＸ＋を通じて第２物理層インターフェース３２０にループバックされるイーサネット・パケットを取捨てる。このようなループバックの取捨は，第１物理層インターフェース３１０から第１物理層インターフェース３５０へのデータ送信の際，ロジック・ハイ，または，状態’１’を維持する受信データ有効信号ＲＸＤＶの特性を用いて得られ，この場合，変換制御ロジック３４０は，受信データ有効信号ＲＸＤＶをインターセプトすることによって，第２物理層インターフェース３２０が第１物理層インターフェース３１０からルーフバックされるイーサネット・パケットを受信することを防ぐ。
【００４３】
以下，図７Ａ及びＢを参照して，図３中の変換制御ロジック３４０（または，３８０）の詳細を説明する。図７Ａに示されるように，変換制御ロジック３４０（または，３８０）はメモリ７１０，第１データ受信ロジック（ＦＤＲＬ）７２０及び第２データ受信ロジック（ＳＤＲＬ）７３０から構成されている。メモリ７１０は，受信したイーサネット・パケットを送信する前に，これをバッファリングするのに用いられる。詳記すると，データ衝突の発生時，メモリ７１０に格納されているイーサネット・パケットを伝送することで，イーサネット・パケットの損失を防ぐ。即ち，第１データ受信ロジック７２０が第１物理層インターフェース３１０からイーサネット・パケットを受信している間，第２データ受信ロジック７３０がイーサネット・パケットを第１物理層インターフェース３１０に送信しようという試みが発生したとき，第１物理層インターフェース３１０はデータ衝突を検知し，この衝突を知らせる「ＣＯＬ」信号を発生する。この際，メモリ７１０に格納されていたイーサネット・パケットはデータ送信時にデータ衝突によって損失されたから，第２データ受信ロジック７３０はイーサネット・パケットの送信を所定の時間分遅延させてから，メモリ７１０に格納されているイーサネット・パケットを再び送信し，これによって，データ衝突によるイーサネット・パケットの損失を最小化する。また，第１及び第２データ受信ロジック７２０及び７３０の各々は，受信したイーサネット・パケットを「プリアンブル信号」と共に対応する第１物理層インターフェース３１０及び第２物理層インターフェース３２０に供給して，プリアンブル信号をその元の長さに復元する。
【００４４】
第１データ受信ロジック７２０は第１物理層インターフェース３１０からのイーサネット・パケットを受信し，そのイーサネット・パケットを第２物理層インターフェース３２０に送信し，第２データ受信ロジック７３０は第２物理層インターフェース３２０からのイーサネット・パケットを受信し，そのイーサネット・パケットを第１物理層インターフェース３１０に送信する。これらの第１及び第２データ受信ロジック７２０及び７３０によって行われる動作は実質的に相同なので，以下では図７Ｃを参照して，第１データ受信ロジック７２０の動作のみに対して説明する。
【００４５】
第１データ受信ロジック７２０が初めてリセットになって開始を行うと，まず第２データ受信ロジック７３０が現在バッファリング中であるか否かをチェックする。バッファリング中と判定されれば，第１データ受信ロジック７２０は対応する第２物理層インターフェース３２０にガーベッジ・データを送信して，ＬＡＮカード２１０がイーサネット・パケットを送信しないようにする。一方，第２データ受信ロジック７３０がバッファリング中でない場合，第１データ受信ロジック７２０が現在第１物理層インターフェース３１０からイーサネット・パケットを受信しているか否かがチェックされる。第１データ受信ロジック７２０が第１物理層インターフェース３１０からイーサネット・パケットを受信すると，その受信したイーサネット・パケットをメモリ７１０に格納してデータ・バッファリングを始める。このデータ・バッファリングが完了すると，第１データ受信ロジック７２０はメモリ７１０内にバッファリングされたイーサネット・パケットを第２物理層インターフェース３２０に送信し始める。送信途中，データ衝突が生じると，第１データ受信ロジック７２０はジャム信号を発生して，そのイーサネット・パケットの再送信を開始する。このデータ再送信が成功すると，第１データ受信ロジック７２０はまた初期状態に戻って，第１物理層インターフェース３１０からのイーサネット・パケットの受信待機に入る。
【００４６】
第１及び第２データ受信ロジック７２０及び７３０の構成は実質的に同じなので，以下では図７Ｂを参照して，第１データ受信ロジック７２０の構成のみに対して説明する。
【００４７】
第１データ受信ロジック７２０は，有限状態マシン（ＦＳＭ）７４０，このＦＳＭ７４０とメモリ７１０（図７Ａ参照）との間のインターフェースと，メモリ読取りモード時メモリ７１０のアドレス指定とを行うリード・アドレス・カウンタ７４２と，メモリ書込み時メモリ７１０のアドレス指定を行うライト・アドレス・カウンタ７４４と，第１物理層インターフェース３１０の端子ＲＸＤ［３．．．０］を通じて受取ったイーサネット・パケットを一時格納し，メモリ７１０に格納するライト・データ・ラッチ７４６と，第２物理層インターフェース３２０の端子ＴＸＤ［３．．．０］に伝送されるべきイーサネット・パケットを一時格納するリード・データ・ラッチ７４８とを備え，ここで，信号ＯＥは，メモリ７１０のリード動作をアクティブさせるために用いられ，信号ＷＥは，メモリ７１０のライト動作をイネーブルさせるために用いられ，信号Ｌｏｃｋは，第２データ受信ロジック７３０のデータ・バッファリングを禁じる共に，第１データ受信ロジック７２０のデータ・バッファリング及びデータ送信を可能にするために用いられる。
【００４８】
表１は，１０Ｍｂｐｓのデータ伝送速度及びフル・デュプレックス・モードの条件下で，ＦＴＰ（ファイル伝送プロトコル）を用いて１６０メガバイトのデータを伝送するとき，二対の信号線を用いる従来例に対して，本発明の好適な実施例による性能を比較した結果の例である。
【００４９】
【表１】
表１から分かるように，ＭＩＩＣ及び変換制御ロジックを共に採用する本実施例のイーサネット・システムにおいて，一対の信号線を用いたデータ通信は，二対の信号線を用いる従来例に比べて，実質的に同様な性能を示している。
【００５１】
本実施例において，第１及び第２変換制御器２３０及び２４０は，各々，例えばＩＥＥＥ８０２．３標準に準拠した一組の第１及び第２物理層インターフェース３１０及び３２０；３５０及び３６０，ＭＩＩＣ３３０；３６０と，変換制御ロジック３４０；３８０とから構成されている。第１及び第２変換制御器２３０及び２４０は，各々，両方が一対の信号線３７２及び３７４を用いて通信することを条件で，ＬＡＮカード２１０とスイッチング・ハブ２２０との間のデータ通信をハーフ・デュプレックス・モードにイネーブルさせる。
【００５２】
図８は，図３中の変換制御器２３０及び２４０のいずれかを代置し得る，アナログ変換制御器８００を示すブロック図である。
【００５３】
このアナログ変換制御器８００は，ＬＡＮカード２１０またはスイッチング・ハブ２２０から伝送されたデータを検出する伝送データ検出器８１０と，その伝送データを増幅する伝送データ増幅器８２０と，スイッチング・ハブ２２０またはＬＡＮカード２１０から受信した受信データを増幅する受信データ増幅器８３０と，受信データ増幅器８３０の出力を検出する受信データ検出器８４０とを備えている。一方のリンク・パートナーから他方のリンク・パートナーへのデータ伝送の際，伝送データ検出器８１０はその伝送データを検出し，ロジック・ハイを生成して，受信データ増幅器８３０を状態オフにする。これに対して，データ受信の際には，受信データ検出器８４０はその受信データを検出し，ロジック・ハイを生成して，伝送データ増幅器８２０を状態オフにする。伝送データ検出器８１０及び受信データ検出器８４０が各々ロジック・ローを生成する場合，対応する受信データ増幅器８３０及び８２０は各々状態オンになって正常動作する。アナログ変換制御器８００は，図７Ａに示すようなデータ・バッファリング用のメモリ７１０を備えないことを除いては，第１及び第２変換制御器２３０及び２４０と同様に動作する。第１及び第２変換制御器２３０及び２４０のいずれか一方をアナログ変換制御器８００に取り替えると，他方がバッファリング動作を行うことになる。
【００５４】
一方，一組の第１及び第２物理層インターフェース３１０及び３２０，３５０及び３６０は各々相異なる周波数にて動作することができる。本実施例のイーサネット・システムがなければ，例えば，ＬＡＮカード２１０と第１変換制御器２３０との間のデータ通信は１０ＭＨｚにて，第１変換制御器２３０と第２変換制御器２４０との間のデータ通信は２．５ＭＨｚにて，第２変換制御器２４０とスイッチング・ハブ２２０との間のデータ通信は１０ＭＨｚにて行う。この場合，通常，相異なる周波数にて動作する第１物理層インターフェースと第２物理層インターフェースとの間ではエラーが発生する。
【００５５】
しかしながら，本実施例のイーサネット・システムにおいては，前述のデータ・バッファリングを適用して，第１変換制御器２３０，または第２変換制御器２４０の変換制御ロジック３４０，または３８０が所定量のデータをメモリ（図示せず）に格納した後，これをそのリンク・パートナーに伝送することによって，ＬＡＮカード２１０とスイッチング・ハブ２２０との間のデータ通信を何らかのエラー無しに可能にすることができる。例えば，ＬＡＮカード２１０から第１変換制御器２３０へ１０ＭＨｚにてデータ伝送が行われる間，２．５ＭＨｚにて第１変換制御器２３０から一対の信号線を通じて第２変換制御器２４０へデータ伝送が行われる場合，第１変換制御器２３０の変換制御ロジック３４０は，１０ＭＨｚにて到来するデータをメモリに一時格納した後，２．５ＭＨｚにて読取って第２変換制御器２４０に送る。こうして，第１変換制御器２３０と第２変換制御器２４０との間のデータ通信の周波数が，ＬＡＮカード２１０と第１変換制御器２３０との間，及び第２変換制御器２４０とスイッチング・ハブ２２０との間のデータ通信の周波数より低い場合にも，ＬＡＮカード２１０とスイッチング・ハブ２２０との間のデータ通信を行うことができる。第１変換制御器２３０と第２変換制御器２４０との間の周波数を下げる主な理由は，ＬＡＮカード２１０とスイッチング・ハブ２２０との間の通信距離を長くするためである。
【００５６】
しかしながら，実際には，一組の物理層インターフェース３１０及び３２０；３５０及び３６０が各々相異なる基本周波数にて動作すると，データ衝突の完全防止は保証することができない。
【００５７】
例えば，第２物理層インターフェース３２０から２．５ＭＨｚ速度にて受信されたデータがメモリに格納されている間，ＬＡＮカード２１０は，ＵＴＰケーブル２５０が使用中でないため，１０ＭＨｚ速度にてデータをそのリンク・パートナー２２０に伝送しようと試み，データ衝突をもたらすおそれがある。
【００５８】
このため，第２物理層インターフェース３２０がデータ受信の間，変換制御ロジック３４０は第１物理層インターフェース３１０にデータ伝送遅延指令を発して，データの衝突を防ぐ。
【００５９】
以上，本発明の好適な実施例について説明したが，当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において，各種の変更例または修正例を想定しうる。
【図面の簡単な説明】
図面の簡単な説明
本発明の上記及びその他の目的及び特徴は，以下の好適な実施例に関連する添付図面によって明らかにされる。
【図１】
図１は，従来のイーサネット・システムのブロック図であり，
【図２】
図２は，本実施例によるイーサネット・システムのブロック図を示し，
【図３】
図３は，図３Ａと図３Ｂを含み，図２に示すイーサネット・システムの詳細なブロック図であり，
【図４】
図４Ａ及び図４Ｂは，物理層インターフェースの基本レジスタと補助レジスタとの構成を各々示す図であり，
【図５】
図５Ａ〜図５Ｃは，本実施例のイーサネット・システムの動作時に発生する信号のタイミングを描き，
【図６】
図６Ａ及び図６Ｂは，各々図３中のＭＩＩＣの詳細なブロック図と，その動作を各々説明するための流れ図であり，
【図７】
図７Ａ〜図７Ｃは，各々図３中の変換制御ロジックの詳細なブロック図と，その動作を各々説明するための流れ図であり，
【図８】
図８は，他の実施例によって，図７中の第１及び第２変換制御器のいずれかを示すブロック図である。
Claims (12)
- 各々が物理層インターフェースを有し，互いにリンク・パートナーの関係を有する，ＬＡＮカードとスイッチング・ハブとの間のデータ通信を行うイーサネット・システムであって，
前記ＬＡＮカードと前記スイッチング・ハブとの間に位置し，各々に対応するリンク・パートナーとのデータ通信を仲介する第１及び第２変換制御器と，
前記第１変換制御器と前記第２変換制御器との間を接続する一対の信号線とを含み，
前記第１及び第２変換制御器が，前記ＬＡＮカード及び前記スイッチング・ハブの各々に対応するリンク・パートナーのサブリンク・パートナーとして見なされ，各々前記一対の信号線を通じて前記リンク・パートナー間のデータ通信を行い，前記第１及び第２変換制御器の各々が，
シールドなしツイストペア（ＵＴＰ）ケーブルを通じてそれに対応するリンク・パートナーに接続される第１物理層インターフェースと，出力端子ＴＸ＋及び入力端子ＲＸ＋が前記一対の信号線中の一方に接続され，出力端子ＴＸ−及び入力端子ＲＸ−が前記一対の信号線中の他方に接続され，前記２つの出力端子ＴＸ＋，ＴＸ−及び前記２つの入力端子ＲＸ＋，ＲＸ−を有する第２物理層インターフェースと，
前記第１物理層インターフェースと前記第２物理層インターフェースとの間に位置し，前記第１物理層インターフェース及び前記第２物理層インターフェースに格納されるべきリンク・モード，データ伝送速度，デュプレックス・モード，及び，自動識別（Ａｕｔｏ Ｎｅｇｏｔｉａｔｉｏｎ：ＡＮ）状態を設定するメディア独立インターフェース制御器（Ｍｅｄｉａ Ｉｎｄｅｐｅｎｄａｎｔ Ｉｎｔｅｒｆａｃｅ Ｃｏｎｔｒｏｌｌｅｒ：ＭＩＩＣ）と，
前記第１物理層インターフェースと前記第２物理層インターフェースとの間に位置し，データ及び制御信号を前記第１及び第２物理層インターフェースに伝送して，前記一対の信号線を通じて前記第１変換制御器と前記第２変換制御器との間で生じるデータ衝突を防ぐ変換制御ロジックと，
を備えることを特徴とするイーサネット・システム。 - 前記ＭＩＩＣが，
前記第１物理層インターフェースの前記ＡＮ状態，前記データ伝送速度，前記デュプレックス・モードを，各々，ＡＮアクティブ状態，１０Ｍｂｐｓまたは１００Ｍｂｐｓ，及び，ハーフ・デュプレックス・モードとリンク通過モードにセットし，
前記第２物理層インターフェースの前記ＡＮ状態，前記データ伝送速度，前記デュプレックス・モードを，各々，ＡＮ非アクティブ状態，１０Ｍｂｐｓまたは１００Ｍｂｐｓ，及び，フル・デュプレックス・モードとリンク通過モードにセットすることを特徴とする請求項１に記載のイーサネット・システム。 - 前記ＭＩＩＣが，前記第１物理層インターフェースのうちの選択された一方からのデータが，他方をハーフ・デュプレックス・モードにセットすることで前記他方に伝送されることを中止し，前記一方の物理層インターフェースが前記他方の物理層インターフェースからデータを受信している間，前記一対の信号線を通じて，前記他方の物理層インターフェースにデータを伝送することによって生じるデータの衝突を防ぐことを特徴とする請求項２に記載のイーサネット・システム。
- 前記変換制御ロジックが，前記第２物理層インターフェースのうちの選択された一方が他方にデータを伝送するときにループバックされるデータを無視することによって，前記ループバックによるデータ衝突を防ぐことを特徴とする請求項１に記載のイーサネット・システム。
- 前記変換制御ロジックが，前記第２物理層インターフェースから受けた前記データを格納するメモリを備え，前記データ衝突の発生時に，前記メモリに格納されているデータを前記第１物理層インターフェースに伝送することによって，データ伝送速度の低下を最小化することを特徴とする請求項４記載のイーサネット・システム。
- 前記第１変換制御器または前記第２変換制御器が，前記リンク・パートナーから伝送されるべきデータを検出する伝送データ検出器と，前記伝送データを増幅する伝送データ増幅器と，前記リンク・パートナーから受信される受信データを増幅する受信データ増幅器と，前記受信データ増幅器の出力を検出する受信データ検出器とを備え，
前記伝送データ検出器が前記伝送データを検出すると，前記伝送データ検出器は前記受信データ増幅器を状態オフにし，前記受信データ検出器が前記受信データを検出すると，前記受信データ検出器は前記伝送データ増幅器を状態オフにすることを特徴とする請求項１乃至４のうちのいずれか１項に記載のイーサネット・システム。 - 前記ＭＩＩＣが，前記ＬＡＮカードと前記第１変換制御器との間，前記第１変換制御器と前記第２変換制御器との間，及び，前記第２変換制御器と前記スイッチング・ハブとの間のデータ通信に用いられる相異なる周波数にて，前記第１物理層インターフェースと前記第２物理層インターフェースとの間で伝送される前記データをバッファリングするメモリを，さらに備えることを特徴とする請求項１乃至４のうちのいずれか１項に記載のイーサネット・システム。
- 各々が物理層インターフェースを有し，互いにリンク・パートナーの関係を有する，ＬＡＮカードとスイッチング・ハブとの間のデータ通信を行うイーサネット・システムであって，
前記ＬＡＮカードと前記スイッチング・ハブとの間に位置し，各々に対応するリンク・パートナーとのデータ通信を仲介する第１及び第２変換制御器と，
前記第１変換制御器と前記第２変換制御器との間を接続する一対の信号線とを含み，
前記第１及び第２変換制御器が，各々に対応するリンク・パートナーのサブリンク・パートナーとして見なされ，前記第１及び第２変換制御器の各々が，
シールドなしツイストペア（ＵＴＰ）ケーブルを通じてそれに対応するリンク・パートナーに接続される第１物理層インターフェースと，出力端子ＴＸ＋及び入力端子ＲＸ＋が前記一対の信号線中の一方に接続され，出力端子ＴＸ−及び入力端子ＲＸ−が前記一対の信号線中の他方に接続され，前記２つの出力端子ＴＸ＋，ＴＸ−及び前記２つの入力端子ＲＸ＋，ＲＸ−を有する第２物理層インターフェースと；ここで，前記第１及び第２変換制御器の各々は，特定の値を格納するための基本レジスタ及び補助レジスタを備え，
前記第１物理層インターフェースと前記第２物理層インターフェースとの間に位置し，前記第１物理層インターフェース及び前記第２物理層インターフェースに格納されるべきリンク・モード，データ伝送速度，デュプレックス・モード，及び，自動識別（ＡＮ）状態を設定するメディア独立インターフェース制御器（ＭＩＩＣ）と；
前記第１物理層インターフェースと前記第２物理層インターフェースとの間に位置し，前記第１物理層インターフェースの一方から他方に伝送される前記データが，前記一方にルーフバックされることを防ぐ変換制御ロジックとを備えることを特徴とするイーサネット・システム。 - 前記ＭＩＩＣが，前記第１物理層インターフェースの前記基本レジスタを，ＡＮ非アクティブ状態，１０Ｍｂｐｓまたは１００Ｍｂｐｓのデータ伝送速度，及び，フル・デュプレックス・モードにセットし，前記第１物理層インターフェースの前記補助レジスタを，リンク通過モードに各々セットし；
前記第２物理層インターフェースの前記基本レジスタを，ＡＮアクティブ状態，及び，１０Ｍｂｐｓまたは１００Ｍｂｐｓのデータ伝送速度に，前記第２物理層インターフェースの前記補助レジスタを，リンク通過モードに各々セットすることを特徴とする請求項８に記載のイーサネット・システム。 - 前記ＭＩＩＣが，前記第１物理層インターフェースのうちの選択された一方からのデータが，他方の物理層インターフェースをハーフ・デュプレックス・モードにセットすることで，前記他方の物理層インターフェースに伝送されることを中止し，前記一方の物理層インターフェースが前記他方の物理層インターフェースからデータを受信している間，前記一対の信号線を通じて，前記他方の物理層インターフェースにデータを伝送することによって生じるデータの衝突を防ぐことを特徴とする請求項９に記載のイーサネット・システム。
- 前記変換制御ロジックが，前記第２物理層インターフェースのうちの選択された一方が他方にデータを伝送するときにループバックされるデータを無視することによって，前記ループバックによるデータ衝突を防ぐことを特徴とする請求項１０に記載のイーサネット・システム。
- 前記ＭＩＩＣが，前記ＬＡＮカードと前記第１変換制御器との間，前記第１変換制御器と前記第２変換制御器との間，及び，前記第２変換制御器と前記スイッチング・ハブとの間のデータ通信に用いられる相異なる周波数にて，前記第１物理層インターフェースと前記第２物理層インターフェースとの間で伝送される前記データをバッファリングするメモリを，さらに備えることを特徴とする請求項８乃至１１のうちのいずれか１項に記載のイーサネット・システム。
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