JP2004517543A5

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Publication number: JP2004517543A5
Application number: JP2002554970A
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Filing date: 2001-12-20
Publication date: 2005-01-20
Anticipated expiration: 2021-12-20

Claims

書換え可能ゲートアレイであって、
プログラム可能な相互接続構造と、
複数の論理モジュールとを有し、各々の前記論理モジュールが、
複数の入力リードおよび出力リードを有し、前記入力リードが前記論理モジュールより延在しまた前記プログラム可能相互接続構造へと延在する第１の組み合わせ論理回路と、
複数の入力リードおよび出力リードを有し、前記入力リードが前記論理モジュールより延在しまた前記プログラム可能相互接続構造へと延在する第２の組み合わせ論理回路と、
第１データ入力リード、第２デーダ入力リード、選択入力リード、および出力リードを有する第１のマルチプレクサであって、前記第１のデータ入力リードが前記論理モジュール内の前記第１の組み合わせ論理回路の前記出力リードへと接続され、前記第２のデータ入力リードが前記論理回路内の前記第２の組み合わせ論理回路の前記出力リードと接続され、前記出力リードが前記論理モジュールより延在し、また前記プログラム可能相互接続構造へと延在する第１のマルチプレクサと、
第１データ入力リード、第２データ入力リード、選択入力リード、および出力リードを有する第２のマルチプレクサであって、前記第２のマルチプレクサの前記第１のデータ入力リードが前記論理モジュール内の前記第２の組み合わせ論理回路の前記出力リードへと接続される第２のマルチプレクサと、
データ入力リード、クロック入力リード、およびデータ出力リードを有する第１の順次論理素子であって、前記順次論理素子の前記データ入力リードが前記第１のマルチプレクサの前記出力リードに接続され、前記データ出力リードが前記論理モジュールより延在しまた前記プログラム可能相互接続構造へと延在する第１の順次論理素子と、
データ入力リード、クロック入力リード、およびデータ出力リードを有する第２の順次論理素子であって、前記第２の順次論理素子の前記データ入力リードが前記第２のマルチプレクサの前記出力リードへと接続され、前記第２の順次論理素子の前記データ出力リードが前記論理モジュールより延在し、また前記プログラム可能内部接続構造へと延在する第２の順次論理素子とを有することを特徴とする書換え可能ゲートアレイ。
前記第１の組み合わせ論理回路が、５本の入力リードを有し、前記入力リードのうち４本が前記論理モジュールより延在し、また前記プログラム可能相互接続構造へと延在することを特徴とする請求項１に記載の書換え可能ゲートアレイ。
前記第１の組み合わせ論理回路が、
出力リードを有する第１の入力ＡＮＤゲートと、
出力リードを有する第２の入力ＡＮＤゲートと、
前記第１の２入力ＡＮＤゲートの前記出力リードに接続された第１のデータ入力リードと、前記第２の２入力ＡＮＤゲートの前記出力リードに接続された第２のデータ入力リードと、選択入力リード及び出力リードとを含む第３のマルチプレクサであって、前記出力リードが前記第１のマルチプレクサの前記データ入力リードに接続される第三のマルチプレクサとを有することを特徴とする請求項１に記載の書換え可能ゲートアレイ。
前記論理モジュールが更に、第１のデータ入力リード、第２のデータ入力リード、選択データ入力リードおよび出力リードを有する第４のマルチプレクサを有し、前記出力リードが前記第３のマルチプレクサの前記選択された入力リードへと接続されていることを特徴とする請求項３に記載の書換え可能ゲートアレイ。
前記論理モジュールが、更に前記第４のマルチプレクサの第１のデータ入力リードに接続された出力リードを有する第１の６入力ＡＮＤゲートを有することを特徴とする請求項４に記載の書換え可能ゲートアレイ。
前記論理モジュールが、更に複数の入力リードおよび出力リードを有する第３の組み合わせ論理回路を有し、前記入力リードは前記論理モジュールより延在しまた前記プログラム可能相互接続構造へと延在し、前記出力リードは前記第１の組み合わせ論理回路および前記第２の組み合わせ論理回路の前記入力リードと接続され、また前記論理モジュールより延在しまた前記プログラム可能相互接続構造へと延在することを特徴とする請求項１に記載の書換え可能ゲートアレイ。
前記論理モジュールが、更に複数の入力リードおよび出力リードを有する第４の組み合わせ論理回路を含み、前記入力リードが前記論理モジュールより延在しまた前記プログラム可能相互接続構造へと延在し、前記出力リードが前記第１のマルチプレクサの前記選択入力リードへと接続され、加えて前記論理モジュールより延在しまた前記プログラム可能相互接続構造へと延在することを特徴とする請求項６に記載の書換え可能ゲートアレイ。
前記第３の組み合わせ論理回路が第１の６入力ＡＮＤゲートであり、前記第４の組み合わせ論理回路が第２の６入力ＡＮＤゲートであることを特徴とする請求項７に記載の書換え可能ゲートアレイ。
前記第１の６入力ＡＮＤゲートの少なくとも１つの入力リードおよび前記第２の６入力ＡＮＤゲートの少なくとも１つの入力リードが、前記プログラム可能相互接続構造内のクロックバスへとプログラム可能に接続されることを特徴とする請求項８に記載の書換え可能ゲートアレイ。
前記第２のデータ入力リードおよび前記第２のマルチプレクサの前記選択入力リードが、前記論理モジュールより延在し、また前記プログラム可能相互接続構造へと延在することを特徴とする請求項１に記載の書換え可能ゲートアレイ。
プログラム可能な特定用途向けＩＣのためのロジックセルであって、前記ロジックセルが、
複数の入力リードおよび出力リードを有する組み合わせ論理回路と、
データ入力リード、クロック入力リード、およびデータ出力リードを有する第１の順次論理素子であって、前記第１の順次論理素子の前記データ入力リードが前記組み合わせ論理回路の前記出力リードへと選択的に接続されており、前記第１の順次論理素子の前記データ出力リードが前記論理モジュールより延在しまた前記プログラム可能相互接続構造へと延在する第１の順次論理素子と、
データ入力リード、クロック入力リード、およびデータ出力リードを有する第２の順次論理素子であって、前記第２の順次論理素子の前記データ入力リードが前記組み合わせ論理回路の前記出力リードに選択的に接続され、前記第２の順次論理素子の前記データ出力リードが前記論理モジュールより延在し、また前記プログラム可能相互接続構造へと延在する第２の順次論理素子を有することを特徴とするロジックセル。
更に、
前記組み合わせ論理回路の前記出力リードを前記第１の順次論理素子の前記データ入力リードへと選択的に接続させるための第１手段と、
前記組み合わせ論理回路の前記出力リードを前記第２の順次論理素子の前記データ入力リードへと選択的に接続させるための第２手段とを含む請求項１１に記載のロジックセル。
前記第１手段が第１マルチプレクサであり、前記第２手段が第２マルチプレクサであることを特徴とする請求項１２に記載のロジックセル。
プログラム可能デバイスであって、
プログラム可能相互接続構造と、
複数の論理モジュールとを有し、
前記論理モジュールの各々が少なくとも１つの出力リードと、少なくとも１つの出力リードおよび前記プログラム可能相互接続構造との間に接続されたドライバとを有し、前記ドライバが、
入力リードおよび出力リードを有するインバータであって、前記インバータの前記入力リードが前記論理モジュールの前記出力リードへと接続されているインバータと、
第１端子、第２端子、およびゲート端子を有する保護トランジスタであって、前記第１端子が前記インバータの前記出力リードへと接続され、前記第２端子が前記プログラム可能相互接続構造へと接続されている保護トランジスタと、
前記ゲートに接続された第１の電荷ポンプと、
前記第１の電荷ポンプおよび前記保護トランジスタの前記ゲート端子へと接続された第２の電荷ポンプとを有することを特徴とするプログラム可能デバイス。
前記保護トランジスタおよび前記インバータの間にトランジスタが配置されず、前記保護トランジスタおよび前記プログラム可能相互接続構造の間にトランジスタが配置されないことを特徴とする請求項１４に記載のプログラム可能デバイス。
プログラム可能デバイスであって、
論理セルのアレイと、
前記論理セルに接続されたプログラム可能相互接続構造と、
Ｉ／Ｏ回路とを有し、前記Ｉ／Ｏ回路が、
Ｉ／Ｏパッドと、
前記プログラム可能相互接続構造に接続された入力端子、及び前記Ｉ／Ｏパッドと前記プログラム可能相互接続構造とに接続された出力端子を有する出力レジスタとを有し、
前記Ｉ／Ｏ回路が更に、
前記前記出力レジスタの前記出力端子に接続された第１のデータ端子、前記出力レジスタの前記入力端子に直接接続された第２のデータ端子、及び前記Ｉ／Ｏパッドに接続されたアウトプット端子を有するマルチプレクサを含むことを特徴とするプログラム可能デバイス。
プログラム可能デバイスであって、
論理セルのアレイと、
前記論理セルに接続されたプログラム可能相互接続構造と、
Ｉ／Ｏ回路とを有し、前記Ｉ／Ｏ回路が、
Ｉ／Ｏパッドと、
前記プログラム可能相互接続構造に接続された入力端子、及び前記Ｉ／Ｏパッドと前記プログラム可能相互接続構造とに接続された出力端子を有する出力レジスタとを有し、
前記Ｉ／Ｏ回路が更に、
前記出力レジスタの前記出力端子に接続された入力端子、前記Ｉ／Ｏパッドに接続された出力端子、及びイネーブル端子を有するバッファと、
前記プログラム可能相互接続構造に直接接続された入力端子と前記バッファの前記イネーブル端子に接続された出力端子とを有する出力イネーブルレジスタとを含むことを特徴とするプログラム可能デバイス。
前記Ｉ／Ｏ回路が更に、
前記出力イネーブルレジスタの前記出力端子へと接続された第１のデータ端子、前記出力イネーブルレジスタの前記入力端子へと接続された第２のデータ端子、および前記バッファの前記入力端子へと接続された出力端子を有するマルチプレクサを含むことを特徴とする請求項１８に記載のプログラム可能デバイス。
プログラム可能デバイスであって、
論理セルのアレイと、
前記論理セルに接続されたプログラム可能相互接続構造と、
Ｉ／Ｏ回路とを有し、前記Ｉ／Ｏ回路が、
Ｉ／Ｏパッドと、
前記プログラム可能相互接続構造に接続された入力端子、及び前記Ｉ／Ｏパッドと前記プログラム可能相互接続構造とに接続された出力端子を有する出力レジスタとを有し、
前記Ｉ／Ｏ回路が更に、
調節可能なスルーレートを有するバッファを含み、前記バッファが前記出力レジスタの前記出力端子に接続された入力端子と、前記Ｉ／Ｏパッドへと接続された出力端子と、前記プログラム可能相互接続構造へと接続されたスルーレート制御端子とを有することを特徴とするプログラム可能デバイス。
前記バッファが、
前記出力レジスタの出力端子へと接続された入力端子と、前記Ｉ／Ｏパッドへと接続された出力端子とを有する少なくとも１つのインバータであって、抵抗素子を介して電圧源および大地電圧へと接続されているインバータと、
前記スルーレートコントロール端子へと接続された入力端子および出力端子を有する論理ゲートと、
前記少なくとも１つのインバータと前記大地電圧との間で前記抵抗素子と平行に配置された第１のトランジスタであって、前記論理ゲートの前記出力端子へと接続されたゲートを有し、前記抵抗素子より抵抗率が低い第１のトランジスタとを有することを特徴とする請求項１９に記載のプログラム可能デバイス。
前記バッファが更に、
前記出力レジスタの前記出力端子へと接続された入力端子と前記Ｉ／Ｏパッドへと接続された出力端子とを有する第２のインバータであって、第２の抵抗素子を介して電圧源へと接続され、また大地電圧へと接続される第２のインバータと、
前記第２の抵抗素子と平行に前記第２のインバータおよび前記電圧源の間に配置された第２のトランジスタであって、前記論理ゲートの前記出力端子へと接続されたゲートを有し、前記第２の抵抗素子と比較して抵抗率が低い第２のトランジスタとを含むことを特徴とする請求項２０に記載のプログラム可能デバイス。
前記抵抗素子が、前記第１のトランジスタと比較して小さな第３のトランジスタであり、前記第２の抵抗素子が前記第２のトランジスタと比較して小さな第４のトランジスタであり、前記第３のトランジスタおよび第４のトランジスタが前記バッファをイネーブルおよびディスエーブルすることを特徴とする請求項２１に記載のプログラム可能デバイス。
プログラム可能デバイスであって、
ロジックセルのアレイと、
前記ロジックセルに接続されたプログラム可能な相互接続構造と、
Ｉ／Ｏ回路とを有し、前記Ｉ／Ｏ回路が、
Ｉ／Ｏパッドと、
前記Ｉ／Ｏパッドへと接続された入力端子および前記プログラム可能相互接続構造へと接続された出力端子を有する入力レジスタと、
前記プログラム可能相互接続構造へと接続された入力端子と、前記Ｉ／Ｏパッドへと接続された出力端子とを有する出力レジスタと、
前記出力レジスタの前記出力端子および前記Ｉ／Ｏパッドの間に配置されたバッファであって、前記出力レジスタの前記出力端子に接続された入力端子および前記Ｉ／Ｏパッドに対し接続された出力端子、およびイネーブル端子を含むバッファと、
前記プログラム可能相互接続構造に接続された入力端子、および前記バッファの前記イネーブル端子に接続された出力端子を有する出力イネーブルレジスタとを含むことを特徴とするプログラム可能デバイス。
前記出力レジスタの前記出力端子が、また前記プログラム可能相互接続構造へと接続されることを特徴とする請求項２３に記載のプログラム可能デバイス。
前記Ｉ／Ｏ回路が更に、
調節可能なスルーレートを有するバッファを含み、前記バッファが前記出力レジスタの前記出力端子に接続された入力端子と、前記Ｉ／Ｏパッドへと接続された出力端子と、前記プログラム可能相互接続構造へと接続されたスルーレート制御端子とを有することを特徴とする請求項２３に記載のプログラム可能デバイス。
前記バッファが、
前記出力レジスタの出力端子へと接続された入力端子と、前記Ｉ／Ｏパッドへと接続された出力端子とを有する少なくとも１つのインバータであって、抵抗素子を介して電圧源および大地電圧へと接続されているインバータと、
前記スルーレートコントロール端子へと接続された入力端子および出力端子を有する論理ゲートと、
前記少なくとも１つのインバータと前記大地電圧との間で前記抵抗素子と平行に配置された第１のトランジスタであって、前記論理ゲートの前記出力端子へと接続されたゲートを有し、前記抵抗素子より抵抗率が低い第１のトランジスタとを有することを特徴とする請求項２５に記載のプログラム可能デバイス。
前記バッファが更に、
前記出力レジスタの前記出力端子へと接続された入力端子と前記Ｉ／Ｏパッドへと接続された出力端子とを有する第２のインバータであって、第２の抵抗素子を介して電圧源へと接続され、また大地電圧へと接続される第２のインバータと、
前記第２の抵抗素子と平行に前記第２のインバータおよび前記電圧源の間に配置された第２のトランジスタであって、前記論理ゲートの前記出力端子へと接続されたゲートを有し、前記第２の抵抗素子と比較して抵抗率が低い第２のトランジスタとを含むことを特徴とする請求項２６に記載のプログラム可能デバイス。
前記抵抗素子が前記第１のトランジスタより小さな第３のトランジスタであり、また前記第２の抵抗素子が前記第２のトランジスタより小さな第４のトランジスタであることを特徴とする請求項２７に記載のプログラム可能デバイス。
更に境界スキャン回路を有し、前記境界スキャン回路が前記入力レジスタ、前記出力レジスタ、及び前記Ｉ／Ｏ回路の前記出力イネーブルレジスタを用いることを特徴とする請求項２３に記載のプログラム可能デバイス。
前記入力レジスタがイネーブル端子を有し、前記出力イネーブルレジスタがイネーブル端子を有し、前記プログラム可能デバイスが更に、
前記入力レジスタの前記イネーブル端子にプログラム可能に接続され、前記出力イネーブルレジスタの前記イネーブル端子にプログラム可能に接続された少なくとも１つのＩ／Ｏ制御パッドを有することを特徴とする請求項２３に記載のプログラム可能デバイス。
前記入力レジスタがリセット端子を有し、前記出力イネーブルレジスタがリセット端子を有し、前記出力レジスタがリセット端子を有し、前記少なくとも１つのＩ／Ｏ制御パッドが前記入力レジスタ、前記出力イネーブルレジスタ、及び前記出力レジスタの前記リセット端子にプログラム可能に接続されることを特徴とする請求項３０に記載のプログラム可能デバイス。
前記入力レジスタがクロック端子を有し、前記出力イネーブルレジスタがクロック端子を有し、前記出力レジスタがクロック端子を有し、前記少なくとも１つのＩ／Ｏ制御パッドが前記入力レジスタ、前記出力イネーブルレジスタ、及び前記出力レジスタの前記クロック端子へとプログラム可能に接続されることを特徴とする請求項３０に記載のプログラム可能デバイス。
更に、配線クロックバスと、
前記少なくとも１つのＩ／Ｏ制御パッドへとプログラム可能に接続された第１のデータ端子と、前記配線クロックにプログラム可能に接続された第２のデータ端子と、前記入力レジスタ、前記出力レジスタ及び前記出力イネーブルレジスタの前記クロック端子へと接続された出力端子とを有するマルチプレクサを含むことを特徴とする請求項３２に記載のプログラム可能デバイス。
前記少なくとも１つのＩ／Ｏ制御パッドが、前記出力イネーブルレジスタの前記入力端子へとプログラム可能に接続されることを特徴とする請求項３０に記載のプログラム可能デバイス。
プログラム可能デバイスであって、
ロジックセルのアレイと、
前記ロジックセルに接続されたプログラム可能な相互接続構造と、
Ｉ／Ｏ回路とを有し、前記Ｉ／Ｏ回路が、
Ｉ／Ｏパッドと、
前記プログラム可能相互接続構造へ接続された入力端子及び出力端子を有する出力レジスタと、
調整可能なスルーレートを有するバッファであって、前記出力レジスタの前記出力端子へと接続された入力端子と、前記Ｉ／Ｏパッドへと接続された出力端子と、前記プログラム可能な相互接続構造へと接続されたスルーレートコントロール端子とを含むバッファとを有することを特徴とするプログラム可能デバイス。
前記バッファが、
前記出力レジスタの出力端子へと接続された入力端子と、前記Ｉ／Ｏパッドへと接続された出力端子とを有する少なくとも１つのインバータであって、抵抗素子を介して電圧源および大地電圧へと接続されているインバータと、
前記スルーレートコントロール端子へと接続された入力端子および出力端子を有する論理ゲートと、
前記少なくとも１つのインバータと前記大地電圧との間で前記抵抗素子と平行に配置された第１のトランジスタであって、前記論理ゲートの前記出力端子へと接続されたゲートを有し、前記抵抗素子より抵抗率が低い第１のトランジスタとを有することを特徴とする請求項３５に記載のプログラム可能デバイス。
前記バッファが更に、
前記出力レジスタの前記出力端子へと接続された入力端子と前記Ｉ／Ｏパッドへと接続された出力端子とを有する第２のインバータであって、第２の抵抗素子を介して電圧源へと接続され、また大地電圧へと接続される第２のインバータと、
前記第２の抵抗素子と平行に前記第２のインバータおよび前記電圧源の間に配置された第２のトランジスタであって、前記論理ゲートの前記出力端子へと接続されたゲートを有し、前記第２の抵抗素子と比較して抵抗率が低い第２のトランジスタとを含むことを特徴とする請求項３６に記載のプログラム可能デバイス。
前記抵抗素子が前記第１のトランジスタより小さな第３のトランジスタであり、前記第２の抵抗素子が前記第２のトランジスタより小さな第４のトランジスタであり、前記第３のトランジスタ及び前記第４のトランジスタが前記バッファをイネーブル及びディスエーブルすることを特徴とする請求項３７に記載のプログラム可能デバイス。
プログラム可能デバイスであって、
ロジックセルのアレイと、
前記ロジックセルに接続されたプログラム可能な相互接続構造と、
Ｉ／Ｏ回路とを有し、前記Ｉ／Ｏ回路が、
Ｉ／Ｏパッドと、
前記プログラム可能相互接続構造へ接続された入力ターミナル及び出力ターミナルを有する入力レジスタと、
前記Ｉ／Ｏパッドに接続された第１のデータ端子、第２のデータ端子、及び前記入力レジスタの前記入力端子に接続された出力端子とを有するマルチプレクサと、
前記Ｉ／Ｏパッドに接続された第１の入力端子、基準電圧源に接続された第２の入力端子、及び前記マルチプレクサの前記第２のデータ端子へと接続された出力端子とを有するディファレンシャルトランジスタを含むことを特徴とするプログラム可能デバイス。
前記ディファレンシャルトランジスタの前記第２の入力端子が、少なくとも２つの基準電圧源へとプログラム可能に接続され得ることを特徴とする請求項３９に記載のプログラム可能デバイス。
前記Ｉ／Ｏ回路が複数の電圧源にプログラム可能に接続されることを特徴とする請求項４０に記載のプログラム可能デバイス。
前記マルチプレクサが前記プログラム可能相互接続構造に接続された選択端子を有することを特徴とする請求項４０に記載のプログラム可能デバイス。
前記マルチプレクサの前記出力端子が、また前記プログラム可能相互接続構造に接続されることを特徴とする請求項３９に記載のプログラム可能デバイス。
書換え可能ゲートアレイであって、
１／４区分に分割されたロジックセルのアレイと、
クロックパッドと、
前記クロックパッドに接続されたクロックネットワークとを有し、前記クロックネットワークが各１／４区分のおよその中心へ向けて延在するクロックバスを有し、ロジックセルの前記アレイの各１／４区分を二等分することを特徴とする書換え可能ゲートアレイ。
前記クロックネットワークが、
前記クロックパッドに接続され、前記１／４区分の間で水平方向に延在する第１のクロックバスと、
各々が前記第１のクロックバスに接続され１／４区分の前記およその中心部に対し垂直な方向に延在する複数の第２のクロックバスと、
各々が１／４区分内に配置され、前記複数の第２のクロックバスの１つに接続され、前記１／４区分を二等分する水平方向に延在する複数の第３のクロックバスと、
前記第３のクロックバスの各々に接続された複数の第４のクロックバスであって、第４のクロックバスの第１の部分が第１の方向で前記第３のクロックバスより垂直に延在し、第４のクロックバスの第２の部分が前記第１の方向とは反対の第２の方向で前記第３のクロックバスより垂直に延在する第４のクロックバスとを有することを特徴とする請求項４４に記載の書換可能ゲートアレイ。
第４のクロックバスの前記第１の部分における各々のバスが、第１の複数のロジックセルにプログラム可能に接続されてもよく、第４のクロックバスの前記第２の部分における各々のバスが第２の複数のロジックセルにプログラム可能に接続されてもよいことを特徴とする請求項４５に記載の書換え可能ゲートアレイ。
前記第１の複数のロジックセル及び前記第２の複数のロジックセルが、同数のロジックセルを有することを特徴とする請求項４６に記載の書換え可能ゲートアレイ。
前記第２のクロックバスの各々が、前記第３のクロックバスの概ね中心で接続されることを特徴とする請求項４５に記載の書換え可能ゲートアレイ。
更に前記クロックパッドより前記第１のクロックバスへ延在する第５のクロックバスを含み、前記第５のクロックバスが前記第１のクロックバスの概ね中心に接続されることを特徴とする請求項４５に記載のプログラム可能ゲートアレイ。
更に、
前記第１のクロックバスに接続された入力端子、前記第４のクロックバスの１つに接続されたフィードバック端子、及び前記第１のクロックバスに平行な第２の第１クロックバスに接続された出力端子を有する位相同期ループ回路と、
各々が前記第２の第１クロックバスへと接続され前記複数の第２クロックバスの１つと平行である第２の複数の第２クロックバスと、
複数のマルチプレクサとを含み、各々のマルチプレクサが前記複数の第２のクロックバスの１つをレシーブする第１のデータ端子と、前記複数の第２のクロックバスの１つをレシーブする第２のデータ端子と、前記複数の第３クロックバスの１つに接続された出力端子とを有することを特徴とする請求項４４に記載の書換え可能ゲートアレイ。
前記位相同期ループ回路が、
前記第１のクロックバスに接続された入力端子及び出力端子を有する第１のプログラム可能１／ｎ回路と、
前記第１のプログラム可能１／ｎ回路の前記出力端子に接続された第１の入力端子と、第２の入力端子及び出力端子を有する位相検出器と、
前記位相検出器の前記出力端子に接続された入力端子及び出力端子を有するローパスフィルタと、
前記ローパスフィルタの前記出力端子に接続された入力端子及び出力端子を有する電圧制御発振器と、
前記電圧制御発振器の前記出力端子に接続された入力端子と、前記第１のクロックバスと平行で前記第２の第一クロックバスと接続された出力端子とを有する第２のプログラム可能１／ｎ回路と、
前記第４のクロックバスの前記１つに接続されたフィードバック端子及び前記位相検出器の前記第２の入力端子に接続された出力端子とを有する第３のプログラム可能１／ｎ回路とを有することを特徴とする請求項５０に記載の書換え可能ゲートアレイ。
第１のプログラム可能１／ｎ回路が、
第１のデータ端子、第２のデータ端子、第３のデータ端子、及び前記位相検出器の前記第１の入力端子に接続された出力端子とを有するマルチプレクサであって、前記第１のデータ端子が前記第１のクロックバスと接続されているマルチプレクサと、
１／２回路あって、前記第２のデータ端子が前記１／２回路を介して前記第１のクロックバスへと接続されている回路と、
１／４回路であって、前記第３のデータ端子が前記１／４回路を介して前記第１のクロックバスへと接続されている回路とを有する請求項５１に記載の書換え可能ゲートアレイ。
前記第３のプログラム可能１／ｎ回路であって、
第１のデータ端子、第２のデータ端子、第３のデータ端子、及び前記位相検出器の前記第２の入力端子へと接続された出力端子を有する第２のマルチプレクサであって、前記第１のデータ端子が前記第４のクロックバスの１つに接続されている第２のマルチプレクサと、
第２の１／２回路であって、前記第２のデータ端子が前記第２の１／２回路を介して前記第４のクロックバスの前記１つへと接続される第２の１／２回路と、
第２の１／４回路であって、前記第３のデータ端子が前記１／４回路を介して前記第４のクロックバスの前記１つに接続される第２の１／４回路とを有することを特徴とする請求項５２に記載の書換え可能ゲートアレイ。
前記第２のプログラム可能な１／４回路が、
第１のデータ端子、第２のデータ端子、及び前記第１のクロックバスと平行な前記第２の第１クロックバスに接続された出力端子を有するマルチプレクサであって、前記第１のゲート端子が前記電圧制御発振器の前記出力端子に接続されるマルチプレクサと、
１／２回路であって、前記第２のデータ端子が前記１／２回路を介して前記電圧制御発振器に接続される区分とを有することを特徴とする請求項５１に記載の書換え可能ゲートアレイ。
前記クロックパッドが専用クロックパッドであり、前記クロックネットワークが各１／４区分に対する専用のクロック信号を提供することを特徴とする請求項４４に記載の書換え可能ゲートアレイ。
書換え可能ゲートアレイであって、
ロジックセルのアレイと、
前記ロジックセルにプログラム可能に接続されたクロックネットワークであって、選択されたロジックセルにクロック信号を提供するクロックネットワークと、
前記クロックネットワークに接続された位相同期ループ回路とを有し、前記位相同期ループ回路は、
前記クロック信号を受信し、前記クロックネットワークに接続された入力端子及び出力端子を有する第１のプログラム可能な１／ｎ回路と、
前記第１のプログラム可能な１／ｎ回路の前記出力端子に接続された第１の入力端子と、第２の入力端子及び出力端子を有する位相検出器と、
前記位相検出器の前記出力端子に接続された入力端子及び出力端子を有するローパスフィルタと、
前記ローパスフィルタの前記出力端子に接続された入力端子及び出力端子を有する電圧制御発振器と、
前記電圧制御発振器の前記出力端子に接続された入力端子と、前記クロックネットワークに接続された出力端子とを有する第２のプログラム可能１／ｎ回路と、
前記クロックネットワークに接続されたフィードバック端子及び前記位相検出器の前記第２の入力端子に接続された出力端子とを有する第３のプログラム可能１／ｎ回路とを有することを特徴とする書換え可能ゲートアレイ。
前記第１のプログラム可能１／ｎ回路が、
第１のデータ端子、第２のデータ端子、第３のデータ端子、及び前記位相検出器の前記第１の入力端子に接続された出力端子とを有するマルチプレクサであって、前記第１のデータ端子が前記クロックネットワークと接続されているマルチプレクサと、
１／２回路であって、前記第２のデータ端子が前記１／２回路を介して前記クロックネットワークへ接続されている区分と、
１／４回路であって、前記第３のデータ端子が前記１／４回路を介して前記クロックネットワークへ接続されている区分とを有する請求項５６に記載の書換え可能ゲートアレイ。
前記第３のプログラム可能１／ｎ回路であって、
第１のデータ端子、第２のデータ端子、第３のデータ端子、及び前記位相検出器の前記第２の入力端子へと接続された出力端子を有する第２のマルチプレクサであって、前記第１のデータ端子が前記クロックネットワークに接続されている第２のマルチプレクサと、
第２の１／２回路であって、前記第２のデータ端子が前記第２の１／２回路を介して前記クロックネットワークへと接続される第２の１／２回路と、
第２の１／４回路であって、前記第３のデータ端子が前記１／４回路を介して前記クロックネットワークへと接続される第２の１／４回路とを有することを特徴とする請求項５６に記載の書換え可能ゲートアレイ。
前記第２のプログラム可能１／ｎ回路が、
第１のデータ端子、第２のデータ端子、及び前記第２のクロックネットワークに接続された出力端子を有するマルチプレクサであって、前記第１のゲート端子が前記電圧制御発振器の前記出力端子に接続されるマルチプレクサと、
１／２回路であって、前記第２のデータ端子が前記１／２回路を介して前記電圧制御発振器に接続される区分とを有することを特徴とする請求項５６に記載の書換え可能ゲートアレイ。
書換え可能ゲートアレイであって、
ロジックセルのアレイと、
前記ロジックセルの接続をプログラミングするアンチヒューズを有する配線リソースであって、前記ロジックセルのアレイ及び配線リソースが少なくとも第１のサブセクション及び第２のサブセクションに分割される配線リソースと、
各サブセクションに接続された複数の水平プログラミングセルであって、水平プログラミングセルの第１のセットが前記第１のサブセクションに接続され、水平プログラミングセルの第２のセットが前記第２のサブセクションに接続される水平プログラミングセルと、
複数の垂直プログラミングセルであって、垂直プログラミングセルの第１のセットが前記第１のサブセクションに接続され、垂直プログラミングセルの第２のセットが前記第２のサブセクションに接続される垂直プログラミングセルと、
複数の電源バスであって、電源バスの第１のセットが水平プログラミングセルの前記第１のセットに接続され、電源バスの第２のセットが水平プログラミングセルの前記第２のセットに接続され、電源バスの第３のセットが前記垂直プログラミングセルの第１のセットに接続され、電源バスの第４のセットが前記垂直プログラミングセルの第２のセットに接続される電源バスとを有する書換え可能ゲートアレイ
水平プログラミングセルの前記第１のセットが、前記第１のサブセクションを概ね二等分し、前記電源バスの前記第１のセットの第１サブセットが第１の方向にアンチヒューズをプログラムするのに用いられ、電源バスの前記第１のセットの第２サブセットが前記第１の方向とは反対向きの第２の方向にアンチヒューズをプログラムするのに用いられ、
水平方向プログラミングセルの前記第１のセットが前記第１のサブセクションを概ね二等分し、電源バスの前記第３のセットの第１サブセットが前記第１の方向と直交する第３の方向にアンチヒューズをプログラムするのに用いられ、電源バスの前記第３のセットの第２サブセットは前記第３の方向と反対向きの第４の方向にアンチヒューズをプログラムするのに用いられることを特徴とする請求項６０に記載の書換え可能ゲートアレイ。
８本の電源バスが存在し、また電源バスの第１のセットには４本の電源バスが存在し、電源バスの第２のセットには４本の電源バスが存在し、前記電源バスの第１のセット及び前記電源バスの第２のセットは少なくとも１つの異なった電源バスを有することを特徴とする請求項６０に記載の書換え可能ゲートアレイ。
電源バスの前記第３のセット内には４本の電源バスが存在し、電源バスの前記第４のセット内には４本の電源バスが存在し、電源バスの前記第３のセット及び第４のセットは少なくとも３つの異なる電源バスを有することを特徴とする請求項６２に記載の書換え可能ゲートアレイ。
電源バスの前記第１のセット及び第３のセットが少なくとも１つの異なった電源バスを有し、また電源バスの前記第２のセット及び第４のセットが少なくとも１つの異なった電源バスを有することを特徴とする請求項６３に記載の書換えゲートアレイ。
更に、
ロジックセルの前記アレイ及び配線リソースの第３のサブセクション及び第４のサブセクションと、
前記第３のサブセクションに接続された水平方向プログラミングセルの第３のセット、及び前記第４のサブセクションに接続された水平方向プログラミングセルの第４のセットと、
前記第３のサブセクションに接続された水平方向プログラミングセルの第３のセット、及び前記第４のサブセクションに接続された水平方向プログラミングセルの第４のセットと、
水平方向プログラミングセルの前記第３のセットに接続された電源バスの第５のセットと、水平方向プログラミングセルの前記第４のセットに接続された電源バスの第６のセットと、垂直プログラミングセルの前記第３のセットに接続された電源バスの第７のセットと、垂直プログラミングセルの前記第４のセットに接続された電源バスの第８のセットとを有する請求項６２に記載の書換え可能ゲートアレイ。
水平方向プログラミングセル及び垂直方向プログラミングセルの各々のセットが、ロジックセル及び配線リソースのサブセクションを概ね二等分することを特徴とする請求項６５に記載の書換え可能ゲートアレイ。
書換え可能ゲートアレイであって、
１／４区分に分割されたロジックセルのアレイと、
各１／４区分に接続され、また二等分する水平方向プログラミングセルのセットと、
各１／４区分に接続され、また二等分する垂直プログラミングセルのセットであって、一対の水平プログラミングセル及び垂直プログラミングセルが更に各１／４区分を１／４区分を更に４分割した区分に分割する垂直プログラミングセルと、
複数の電源バスとを有し、水平プログラミングセルの各セット及び垂直プログラミングセルの各セットが電源バスの異なるセットに接続されることを特徴とする書換え可能ゲートアレイ。
８本の電源バスが存在し、水平プログラミングセルの各々のセット及び垂直プログラミングセルの各々のセットが、４本の電源バスの異なるセットに接続されることを特徴とする請求項６７に記載の書換え可能ゲートアレイ。
水平プログラミングセルの各々のセットが、少なくとも１つの異なる電源バスを有する電源バスの異なるセットに接続されることを特徴とする請求項６８に記載の書換え可能ゲートアレイ。
垂直プログラミングセルの各々のセットが、少なくとも１つの異なる電源バスを有する電源バスの異なるセットに接続されることを特徴とする請求項６８に記載の書換え可能ゲートアレイ。
水平プログラミングセルの各々のセットが第１の方向で電源バスの第１のサブセットを提供し、第１の方向と逆の第２の方向で電源バスの第２サブセットを提供することを特徴とする請求項６８に記載の書換え可能ゲートアレイ。
前記第１のサブセットが２本の電源バスを有し、前記第２のサブセットが異なる２本の電源バスを有することを特徴とする請求項７１に記載の書換え可能ゲートアレイ。
垂直プログラミングセルの各々のセットが前記第１の方向と直行する第３の方向で電源バスの第３サブセットを提供し、前記第３の方向とは反対の第４の方向で電源バスの第４サブセットを提供することを特徴とする請求項７１に記載の書換え可能ゲートアレイ。
前記第３のサブセットが２本の電源バスを有し、前記第４のサブセットが異なる２本の電源バスを有することを特徴とする請求項７３に記載の書換え可能ゲートアレイ。
プログラム可能デバイスであって、
少なくとも１つのアンチヒューズと、
前記アンチヒューズにスイッチング可能に接続された高電圧プログラミング源と、
前記アンチヒューズにスイッチング可能に接続された低電圧プログラミング源と、
前記高電圧プログラミング源と前記アンチヒューズとの間に配置された第１のＮＭＯＳトランジスタと、
前記高電圧プログラミング源及び前記アンチヒューズの間に配置された第１のＰＭＯＳトランジスタであって、前記第１のＮＭＯＳトランジスタと平行なＰＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタ及び前記第１のＰＭＯＳトランジスタに接続された制御回路であって、前記第１のＮＭＯＳトランジスタ及び前記第１のＰＭＯＳトランジスタを概ね同時にスイッチングし、オン、オフさせる制御回路を有するプログラム可能デバイス。
更に、
前記高電圧プログラミング源と前記アンチヒューズとの間に配置された第２のＮＭＯＳトランジスタと、
前記高電圧プログラミング源及び前記アンチヒューズの間に配置された第２のＰＭＯＳトランジスタであって、前記第１のＮＭＯＳトランジスタと平行なＰＭＯＳトランジスタと、
前記第２のＮＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタに接続された制御回路であって、前記第２のＮＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタを概ね同時にスイッチングし、オン、オフさせる制御回路を有することを特徴とする請求項７０に記載のプログラム可能デバイス。
前記制御回路が、前記高電圧プログラミング源によって提供された電圧と概ね等しい、前記第１のＮＭＯＳトランジスタにおけるゲート電圧を提供することを特徴とする請求項７０に記載のプログラミング可能デバイス。
更に、前記高電圧プログラミング源及び前記アンチヒューズの間に直列に配置された複数のＮＭＯＳトランジスタと、各々が対応するＮＭＯＳトランジスタと並列関係をなす複数のＰＭＯＳトランジスタを含むことを特徴とする請求項７０に記載のプログラミング可能デバイス。
更に、前記低電圧プログラミング源及び前記アンチヒューズの間に直列に配置された複数のＮＭＯＳトランジスタと、各々が対応するＮＭＯＳトランジスタと並列関係をなす複数のＰＭＯＳトランジスタを含むことを特徴とする請求項７０に記載のプログラミング可能デバイス。
プログラム可能デバイス内でアンチヒューズをプログラミングする方法であって、
第１のＮチャネルトランジスタを介して、前記アンチヒューズを高電圧プログラミング源へスイッチング可能に接続させる過程と、
前記第１のＮチャネルトランジスタに平行な第１のＰチャネルトランジスタを介して、前記アンチヒューズを前記高電圧プログラミング源へとスイッチング可能に接続する過程と、
第２のＮチャネルトランジスタを介して、前記アンチヒューズを低電圧プログラミング源へとスイッチング可能に接続する過程と、
前記第１のＮチャネルトランジスタと平行な第２のＰチャネルトランジスタを介して、前記アンチヒューズを前記低電圧プログラミング源へとスイッチング可能に接続させる過程とを含む方法。
更に、
第１の複数のシリアルＮチャネルトランジスタを介して、前記アンチヒューズを前記高電圧プログラミング源へとスイッチング可能に接続させる過程と、
各々が前記第１の複数のシリアルＮチャネルトランジスタと平行な関係にある第１の複数のシリアルＰチャネルトランジスタを介して、前記アンチヒューズを前記高電圧プログラミング源へとスイッチング可能に接続させる過程と、
第２の複数のシリアルＮチャネルトランジスタを介して、前記アンチヒューズを前記低電圧プログラミング源へとスイッチング可能に接続させる過程と、
各々が前記第２の複数のシリアルＮチャネルトランジスタと平行な関係にある第２の複数のシリアルＰチャネルトランジスタを介して、前記アンチヒューズを前記低電圧プログラミング源へとスイッチング可能に接続させる過程とを含む請求項８０に記載の方法。
更に、前記第２の複数のシリアルＮチャネルトランジスタと直列をなす第３のＮチャネルトランジスタを介して、前記アンチヒューズを前記低電圧プログラミング源へとスイッチング可能に接続させる過程を含む請求項８０に記載の方法。
前記第１の複数のシリアルＮチャネルトランジスタ内に３つのＮチャネルトランジスタが存在し、前記第１の複数のシリアルＰチャネルトランジスタ内に３つのＰチャネルトランジスタが存在し、前記第２の複数のシリアルＮチャネルトランジスタ内に２つのＮチャネルトランジスタが存在し、また前記第２の複数のシリアルＰチャネルトランジスタ内に２つのＰチャネルトランジスタが存在することを特徴とする請求項８２に記載の方法。
プログラム可能デバイスであって、
ロジックセルのアレイと、
前記ロジックセルに接続されたプログラム可能相互接続構造と、
Ｉ／Ｏ回路と、
少なくとも１つのＩ／Ｏ制御パッドと、
前記少なくとも１つのＩ／Ｏ制御パッドに接続された第１のデータ端子と前記プログラム可能相互接続構造に接続された第２のデータ端子と、前記Ｉ／Ｏ回路及び前記プログラム可能相互接続構造に接続されたアウトプット端子とを有するマルチプレクサを含むプログラム可能デバイス。
前記Ｉ／Ｏ回路が、
Ｉ／Ｏパッドと、
前記Ｉ／Ｏパッドと接続されたインプット端子と、前記Ｉ／Ｏ制御パッドに接続されたイネーブル端子と、前記プログラム可能相互接続構造に接続されたアウトプット端子とを有する入力レジスタと、
前記プログラム可能相互接続構造に接続された入力端子と、前記Ｉ／Ｏパッドに接続されたアウトプット端子とを有する出力レジスタと、
前記出力レジスタの前記出力端子と前記Ｉ／Ｏパッドとの間に配置されたバッファであって、前記出力レジスタの前記出力端子に接続された入力端子と前記Ｉ／Ｏパッドに接続された出力端子と、イネーブル端子とを有するバッファと、
前記プログラム可能相互接続構造に接続された入力端子と、前記Ｉ／Ｏ制御パッドに接続されたイネーブル端子と、前記バッファの前記イネーブル端子に接続された出力端子とを有する出力イネーブルレジスタとを含むことを特徴とする請求項８４に記載のプログラム可能デバイス。