JP2004363821A

JP2004363821A - Frequency-dividing circuit

Info

Publication number: JP2004363821A
Application number: JP2003158457A
Authority: JP
Inventors: Shinji Nishiyama; 真治西山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-06-03
Filing date: 2003-06-03
Publication date: 2004-12-24

Abstract

<P>PROBLEM TO BE SOLVED: To provide a frequency-dividing circuit that can obtain various numbers of frequency division with the same constitution and perform stable frequency division even when an input reference clock is fast. <P>SOLUTION: The frequency-dividing circuit is equipped with: a 1st storage circuit which consists of m stages of delay type flip-flops (m: a positive integer) and generates an enable signal of (m+1) frequency division; and a 2nd storage circuit which consists of n stages of delay type flip-flops (n: a positive integer) in which the enable signal is connected to load-hold terminals and generates a clock of (n+1) frequency division. The circuit outputs a clock of (m+1)×(n+1) frequency division. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、例えばＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路等に適用される分周回路に関する。
【０００２】
【従来の技術】
図１０は、一定周期の基準クロック信号を分周する第１の従来の分周回路を表わす回路図である。
この第１の従来の分周回路は、基準クロック信号ＣＫの立ち上がりに同期して動作するフリップフロップと、このフリップフロップの入力条件を決定するゲート回路とから構成されている。一定周期の基準クロック信号を分周する分周回路には、ｎ段（ｎは自然数）のフリップフロップからなるものがあるが、このような分周回路では初段のフリップフロップに加えた基準クロック信号（パルス入力）はフリップフロップを通過する度に基準クロック信号の２分の１の周波数に分周されるので、ｎ段のフリップフロップを通過すれば２^ｎ分の１に分周された出力信号が得られる。つまり、分周回路の分周数は、フリップフロップ（ＦＦ）の段数（ｎ）の増加に伴って２^ｎで変化する。しかしながら、このような分周回路では、基準クロック信号の２^ｎの分周数しか得られない。
【０００３】
そこで、いろいろな分周数を得ることのできる分周回路として、図１１に示される第２の従来の分周回路が挙げられる。
図１１に示されるように、この第２の従来の分周回路は、基準クロック信号ＣＫを分周する分周器１１０１と、所望の分周数の周波数を選択するための選択部１１０２と、選択部１１０２の出力に接続されるカウンタ部１１０３とから構成されている。
【０００４】
分周器１１０１は、一定周期の基準クロック信号ＣＫの立ち上がりに同期して動作する初段のフリップフロップＦＦ_１と、各々の前段のフリップフロップのＱ出力が入力されるフリップフロップＦＦ_２〜ＦＦ_５とから構成されている。フリップフロップＦＦ_２〜ＦＦ_５は各々前段のフリップフロップのＱ出力の立ち上がりで反転する。ここで、各フリップフロップＦＦ_１〜ＦＦ_５のＱ出力を各々ｃ_０〜ｃ_４とする。
【０００５】
選択部１１０２は、フリップフロップＦＦ_１〜ＦＦ_５の出力ｃ_０〜ｃ_４のうち所望の出力を選択するためのセレクタ１１０４と、論理積回路ＡＮＤ_１〜ＡＮＤ_５と、論理和回路ＯＲ_１とから構成されている。セレクタ１１０４の各出力端子は論理値「１」または論理値「０」の信号を出力し、論理積回路ＡＮＤ_１〜ＡＮＤ_５によってセレクタ１１０４の出力と各フリップフロップＦＦ_１〜ＦＦ_５各々の出力ｃ_０〜ｃ_４との論理積をとり、さらに論理和回路ＯＲ_１によって所望の出力を選択して基本クロック信号Ｆｂとして出力する。
【０００６】
カウンタ部１１０３は、選択部１１０２が出力した基本クロック信号Ｆｂを入力信号として入力信号のパルスをアップカウントするｎビットカウンタ１１０５と、設定部１１０８で予め設定された設定値とｎビットカウンタ１１０５のカウント値とを比較して、両者が一致した時にｎビットカウンタ１１０５をクリアする比較回路１１０６と、比較回路１１０６の出力に接続されるフリップフロップＦＦ_６とから構成されており、フリップフロップＦＦ_６の出力が出力信号Ｆｏｕｔとなる。
【０００７】
以下、動作について説明する。
図１２は、第２の従来の分周回路の動作波形図である。
基準クロック信号ＣＫは、分周器１１０１における各フリップフロップＦＦ_１〜ＦＦ_５で分周される。各フリップフロップを１段通過する度にその周波数は２分の１になるので、出力ｃ_０は基準クロックＣＫの周波数の２分の１の周波数であり、出力ｃ_４は基準クロック信号ＣＫの周波数の２^５分の１の周波数である。
【０００８】
選択部１１０２は、各フリップフロップＦＦ_１〜ＦＦ_５の各々の出力ｃ_０〜ｃ_４が各々のフリップフロップに対応した論理積回路ＡＮＤ_１〜ＡＮＤ_５に入力され、論理積回路ＡＮＤ_１〜ＡＮＤ_５に各々接続されたセレクタ１１０４の各出力と各々論理積をとり、さらに、論理和回路ＯＲ_１で論理積回路ＡＮＤ_１〜ＡＮＤ_５全ての出力の論理和をとることによって基本クロック信号Ｆｂを出力する。
【０００９】
基本クロック信号Ｆｂは、カウンタ部１１０３におけるｎビットカウンタ１１０５に入力され、ｎビットカウンタ１１０５はアップカウント動作をする。また、比較回路１１０６は、ｎビットカウンタ１１０５のカウント値と設定部１１０８で予め設定した設定値とを比較し、両者が一致した時、ｎビットカウンタ１１０５にリセット信号Ｒｓを出力してｎビットカウンタ１１０５をリセットするとともに、フリップフロップＦＦ_６で出力信号Ｆｏｕｔの論理値を反転（トグル動作）する。その後、ｎビットカウンタ１１０５は再度アップカウント動作をする。
【００１０】
ｎビットカウンタ１１０５が上記動作を繰り返すことで、連続したパルス信号を出力する。例えば、図１２（ａ）に示されるような基準クロック信号ＣＫがフリップフロップＦＦ_１に入力されている時、セレクタ１１０４によって論理積回路ＡＮＤ_１にのみ論理値「１」の信号を入力し（他の論理積回路ＡＮＤ_２〜ＡＮＤ_５には論理値「０」の信号を入力する）、フリップフロップＦＦ_１の出力ｃ_０を選択すると、基本クロック信号Ｆｂは、図１２（ｂ）に示されるように、基準クロック信号ＣＫが２分周されたクロック信号となり、この基本クロック信号Ｆｂはｎビットカウンタ１１０５に入力される。ここで、例えば設定部１１０８での設定値が「３」であるとすると、比較回路１１０６は、図１２（ｃ）に示されるようにｎビットカウンタ１１０５のカウント値が３になった時にｎビットカウンタ１１０５をリセットするとともに、図１２（ｄ）に示されるようにフリップフロップＦＦ_６で出力信号Ｆｏｕｔの論理値を反転させる。このため、図１２（ｄ）に示されるように、出力信号Ｆｏｕｔは基本クロック信号Ｆｂを６分周した信号となる。つまり、カウンタ部１１０３は６分の１の分周器として動作する。結果として、出力信号Ｆｏｕｔは基準クロック信号ＣＫに対して１２分の１に分周された信号となる。
このように、この第２の従来の分周回路は、図１０に示される第１の分周回路よりも、いろいろな分周数を容易に得ることができる（例えば、特許文献１参照）。
【００１１】
【特許文献１】
特開平９−１１６４２４号公報
【００１２】
【発明が解決しようとする課題】
現在ＰＬＬを利用して書き込み用クロックを生成する場合には、書き込み速度の向上により、より高速なクロックを安定に分周してやらなければならなく、また倍速設定数の増加により同一構成にていろいろな分周数を実現しなければならない。しかしながら、上記第１の従来の分周回路においては、分周比の数が大きくなると、フリップフロップの入力条件を決定するゲート回路の規模が大きくなり、入力される基準クロックが高速のとき、ゲートによる遅延時間の増大により周波数を分周するのが困難になるという問題があった。また、上記第２の従来の分周回路においては、基準クロック信号ＣＫを２^ｎ分の１に分周した基本クロック信号Ｆｂをｎビットカウンタに入力するため、基準クロック信号に対して偶数比の分周しかできないという問題があった。
【００１３】
本発明は、上記のような従来の問題点を解決するためになされたものであり、同一構成にていろいろな分周数を得ることができ、入力基準クロックが高速の場合でも安定して分周することのできる分周回路を提供することのできる分周回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の請求項１に係る分周回路は、１段の記憶回路で構成され、クロック信号に基づいて入力信号を順次反転出力する第１の帰還型記憶回路と、１段の記憶回路で構成され、前記第１の帰還型記憶回路の出力信号をイネーブル信号とし、前記クロック信号に基づいて入力信号を順次出力する第２の帰還型記憶回路とを備えるものである。
【００１５】
本発明の請求項２に係る分周回路は、ｍ段（ｍは正の整数）の遅延型フリップフロップで構成され、クロック信号に基づいて入力信号を順次出力する第１の遅延型フリップフロップ群と、ｎ段（ｎは正の整数）の遅延型フリップフロップで構成され、前記クロック信号に基づいて入力信号を順次出力する第２の遅延型フリップフロップ群と、前記第１の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号、及び第３のゲート回路の出力信号を入力し、第１の動作モード信号に基づいて開閉して第１の帰還信号を出力するｍ−１個の第１のゲート回路と、前記第２の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号、及び前記第２の遅延型フリップフロップ群の最終段の遅延型フリップフロップの反転出力を入力し、第２の動作モード信号に基づいて開閉して第２の帰還信号を出力するｎ−１個の第２のゲート回路と、前記第１の遅延型フリップフロップ群の最終段の反転出力を入力し、第３の動作モード信号に基づいて開閉してする第３のゲート回路とを備え、前記第１の遅延型フリップフロップ群が、その初段の遅延型フリップフロップが前記第３のゲート回路の出力信号を入力し、その他の遅延型フリップフロップが前記第１のゲート回路が出力する第１の帰還信号を入力するものであり、前記第２の遅延型フリップフロップ群が、ロードホールド信号として前記第３のゲート回路の出力信号を入力するとともに、その初段の遅延型フリップフロップが最終段の遅延型フリップフロップの反転出力を入力し、その他の遅延型フリップフロップが前記第２のゲート回路が出力する第２の帰還信号を入力するものとしたものである。
【００１６】
本発明の請求項３に係る分周回路は、ｐ段（ｐは正の整数）の遅延型フリップフロップで構成され、クロック信号に基づいて入力信号を順次出力する第１の遅延型フリップフロップ群と、ｑ段（ｑは正の整数）の遅延型フリップフロップで構成され、前記第１の遅延型フリップフロップ群の最終段の反転出力をクロック信号として入力信号を順次出力する第２の遅延型フリップフロップ群と、前記第１の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号、及び前記第１の遅延型フリップフロップ群の最終段の遅延型フリップフロップの出力信号を入力し、第１の動作モード信号に基づいて開閉して第１の帰還信号を出力するｐ−１個の第１のゲート回路と、前記第２の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号、及び前記第２の遅延型フリップフロップ群の最終段の遅延型フリップフロップの出力信号を入力し、第２の動作モード信号に基づいて開閉して第２の帰還信号を出力するｑ−１個の第２のゲート回路とを備え、前記第１の遅延型フリップフロップ群が、その初段の遅延型フリップフロップが最終段の遅延型フリップフロップの反転出力を入力し、その他の遅延型フリップフロップが前記第１のゲート回路が出力する第１の帰還信号を入力するものであり、前記第２の遅延型フリップフロップ群が、その初段の遅延型フリップフロップが最終段の遅延型フリップフロップの反転出力を入力し、その他の遅延型フリップフロップが前記第２のゲート回路が出力する第２の帰還信号を入力するものとしたものである。
【００１７】
本発明の請求項４に係る分周回路は、請求項２または３のいずれかに記載の分周回路において、前記第１のゲート回路が、前記第１の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号を入力し、第１の動作モード信号に基づいて開閉する第１のＯＲ回路と、前記第１の遅延型フリップフロップ群の最終段の反転出力を入力し、前記第１のＯＲ回路の出力信号に基づいて開閉して前記第１の帰還信号を出力する第１のＡＮＤ回路とを備え、前記第２のゲート回路が、前記第２の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号を入力し、第２の動作モード信号に基づいて開閉する第２のＯＲ回路と、前記第２の遅延型フリップフロップ群の最終段の反転出力を入力し、前記第２のＯＲ回路の出力信号に基づいて開閉して前記第２の帰還信号を出力する第２のＡＮＤ回路とを備えるものとしたものである。
【００１８】
【発明の実施の形態】
（実施の形態１）
図１は、本発明の実施の形態１による分周回路を表わす回路図である。
図１に示されるように、本実施の形態１による分周回路は、第１の記憶回路１０１と、第２の記憶回路１０２とから構成され、第１の記憶回路１０１は、入力端子Ｄ、クロック端子Ｃ、出力端子Ｑ、及び逆相出力端子Ｑ／をもち、第２の記憶回路１０２は、入力端子Ｄ、クロック端子Ｃ、ロードホールド端子ＬＨ、出力端子Ｑ、及び逆相出力端子Ｑ／をもっている。第１の記憶回路１０１のクロック端子Ｃ及び第２の記憶回路１０２のクロック端子Ｃには、基準クロック信号ＣＫが入力されている。また、第１の記憶回路１０１の逆相出力端子Ｑ／からはイネーブル信号ＥＮが出力されており、第１の記憶回路１０１の入力端子Ｄと第２の記憶回路１０２のロードホールド端子ＬＨとに接続されている。第２の記憶回路１０２の入力端子Ｄには、第２の記憶回路１０２の逆相出力端子Ｑ／からの出力が帰還されている。ただし、第１の記憶回路１０１、及び第２の記憶回路１０２はともに初期状態はＬであり、また、第２の記憶回路１０２のロードホールド端子ＬＨはＬアクティブとする。
【００１９】
以下に、動作について説明する。
図２は、本発明の実施の形態１による分周回路の動作波形図である。
【００２０】
基準クロック信号ＣＫに図２（ａ）に示される信号を与えた場合を考える。第１の記憶回路１０１は、基準クロック信号ＣＫの立ち上がりに同期して逆相出力信号ＥＮを出力する。したがって、基準クロック信号ＣＫが分周比２分の１で分周された逆相出力信号ＥＮが、逆相出力端子Ｑ／から出力されることになる。第１の逆相出力端子Ｑ／から出力される逆相出力信号ＥＮの波形は図２（ｂ）のようになる。第２の記憶回路１０２のロードホールド信号はＬアクティブなので、基準クロック信号ＣＫの立ち上がり、かつ第１の逆相出力端子Ｑ／から出力される逆相出力信号ＥＮがＬのときに、第２の記憶回路１０２の逆相出力端子Ｑ／からの出力が第２の記憶回路１０２の入力端子Ｄに帰還される。したがって、第２の記憶回路の出力端子Ｑからの出力信号Ｄｏｕｔは図２（ｃ）のようになり、基準クロック信号ＣＫが分周比４分の１で分周された信号となる。
このように本実施の形態１による分周回路は、第１の記憶回路と第２の記憶回路とを組み合わせることにより、クロック信号を４分の１の周波数に分周することができる
【００２１】
（実施の形態２）
図３は、本発明の実施の形態２による分周回路を表わす回路図である。
図３に示されるように、本実施の形態２による分周回路は、第１の記憶回路３０１と、第２の記憶回路３０２と、制御用ＡＮＤゲート３０３と、設定部１０と、設定部２０と、設定部３０とから構成されている。そして、第１の記憶回路３０１は遅延型フリップフロップＦＦ０〜ＦＦ３とゲート回路１とから構成されており、また、第２の記憶回路３０２は遅延型フリップフロップＦＦ４〜ＦＦ９とゲート回路２とから構成されている。
【００２２】
第１の記憶回路３０１の遅延型フリップフロップＦＦ０〜ＦＦ３は、それぞれ入力端子Ｄ、クロック端子Ｃ、出力端子Ｑ、及び逆相出力端子Ｑ／をもっており、第２の記憶回路３０２の遅延型フリップフロップＦＦ４〜ＦＦ９は、それぞれ入力端子Ｄ、クロック端子Ｃ、ロードホールド端子ＬＨ、出力端子Ｑ、及び逆相出力端子Ｑ／をもっている。第１の記憶回路３０１の遅延型フリップフロップのクロック端子Ｃ、及び第２の記憶回路３０２の遅延型フリップフロップのクロック端子Ｃには、基準クロック信号ＣＫが入力されている。
【００２３】
ゲート回路１は、動作モード信号Ｍ０，Ｍ１，Ｍ２に基づいて、前段の遅延型フリップフロップからの出力信号を後段の遅延型フリップフロップの入力端子Ｄに入力する。ゲート回路２も同様に、動作モード信号Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８に基づいて、前段の遅延型フリップフロップからの出力信号を後段の遅延型フリップフロップの入力端子Ｄに入力する。つまり、動作モード信号Ｍ０〜Ｍ２、及びＭ４〜Ｍ８に論理値１を設定すると、それより前段の遅延型フリップフロップからの出力信号が遮断される。動作モード信号Ｍ０〜Ｍ２、及びＭ４〜Ｍ８の設定は、それぞれ設定部１０、及び設定部２０で行なわれる。
【００２４】
また、制御用ＡＮＤゲート３０３には、第１の記憶回路３０１の遅延型フリップフロップの最終段の逆相出力端子からの信号が入力され、設定部３０からのモード信号Ｍ３に基づいて第２の記憶回路３０２の遅延型フリップフロップのロードホールド端子への入力制御を行なう。ただし、第１の記憶回路の遅延型フリップフロップＦＦ０〜ＦＦ３、及び第２の記憶回路の遅延型フリップフロップＦＦ４〜ＦＦ９はともに初期状態はＬであり、また、第２の記憶回路の遅延型フリップフロップのロードホールド端子ＬＨはＬアクティブとする。
【００２５】
以下に、動作について、動作モード信号Ｍ３の各論理値毎に説明する。
【００２６】
（１）Ｍ３＝０の場合
第１の記憶回路３０１の遅延型フリップフロップＦＦ３の逆相出力信号ＥＮは、設定部１０の値を設定して動作モード信号Ｍ０〜Ｍ２を制御することで分周比を変えることができる。例えば、（Ｍ０、Ｍ１、Ｍ２）＝（０、０、１）のときは、フリップフロップＦＦ３のみに注目すればよいので、第１の記憶回路３０１の等価回路図は図４に示されるものになる。このとき、基準クロック信号ＣＫに図５（ａ）に示される信号を与えた場合、遅延型フリップフロップＦＦ３の逆相出力信号ＥＮは図５（ｂ）のようになる。これは、基準クロック信号ＣＫが分周比２分の１で分周された信号である。同様に、（Ｍ０、Ｍ１、Ｍ２）＝（０、１、０）のときは、基準クロック信号ＣＫが分周比３分の１で分周された信号が出力される。つまり、第１の記憶回路３０１の遅延型フリップフロップをｍ段（但し、ｍは正の整数）で構成すると、基準クロック信号ＣＫを設定部１０の設定に基づいて分周比２分の１から分周比ｍ＋１分の１までの範囲内で分周した信号を出力することが可能となる。
【００２７】
同様に、第２の記憶回路３０２の遅延型フリップフロップをｎ段（但し、ｎは正の整数）で構成すると、第２の記憶回路３０２は、基準クロック信号ＣＫを設定部２０の設定に基づいて分周比２分の１から分周比ｎ＋１分の１までの範囲内で分周した信号を出力することが可能となる。
【００２８】
ここで、例えば、基準クロックＣＫに図６（ａ）に示される信号を入力した場合を考える。設定部１０で（Ｍ０、Ｍ１、Ｍ２）＝（０、１、０）、設定部２０で（Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８）＝（０、０、０、１、０）と設定すると、第１の記憶回路３０１のフリップフロップＦＦ３の出力信号ＥＮの動作波形図は図６（ｂ）のようになる。また、第１の記憶回路３０１のフリップフロップＦＦ３の出力信号ＥＮは、第２の記憶回路３０２のロードホールド端子ＬＨに入力されるので、第２の記憶回路３０２の遅延型フリップフロップは、基準クロック信号ＣＫの立ち上がり、かつ第１の記憶回路３０１のフリップフロップＦＦ３の出力信号ＥＮがＬのときに動作する。このとき、第２の記憶回路３０２のフリップフロップＦＦ９の出力端子Ｑからの出力信号Ｄｏｕｔの波形は、図６（ｃ）のようになり、これは基準クロック信号ＣＫが分周比９分の１で分周された信号である。
【００２９】
（２）Ｍ３＝１の場合
第１の記憶回路３０１の遅延型フリップフロップＦＦ３の逆相出力信号ＥＮは、制御用ＡＮＤゲート３０３によりＬ固定となる。したがって、第２の記憶回路３０２の遅延型フリップフロップは、基準クロック信号ＣＫの立ち上がりのみによって動作するので、上述のＭ３＝０の場合の第１の記憶回路３０１と同様の動作をすることになる。
【００３０】
このように本発明の実施の形態２による分周回路は、第１の記憶回路を構成する遅延型フリップフロップの段数、及び第２の記憶回路を構成する遅延型フリップフロップの段数に基づいて、同一構成でいろいろな分周数を得ることができる。
【００３１】
（実施の形態３）
図７は、本発明の実施の形態３による分周回路のゲート回路を表わす回路図である。
本実施の形態３による分周回路は、図３に示される上記実施の形態２の記憶回路３０１のゲート回路１、及び記憶回路３０２のゲート回路２が、図７に示されるような、前段の遅延型フリップフロップの出力信号を動作モード信号に基づいて制御するＯＲゲート７０１と、遅延型フリップフロップの最終段のフリップフロップからの帰還信号を動作モード信号に基づいて制御する制御用ＡＮＤゲート７０２とから構成されるものとしたものである。
【００３２】
このような本実施の形態３による分周回路は、遅延型フリップフロップ間のゲート段数を２段で構成することで、ゲートにおける遅延時間が少なくなり、基準クロックＣＫの周波数が大きい場合でも分周することができる。
【００３３】
（実施の形態４）
図８は、本発明の実施の形態４による分周回路を表わす回路図である。
図８に示されるように、本実施の形態４による分周回路は、第１の記憶回路８０１と、第２の記憶回路８０２と、設定部１０と、設定部２０とから構成されている。そして、第１の記憶回路８０１は、遅延型フリップフロップＦＦ０〜ＦＦ３とゲート回路１とから構成されており、また、第２の記憶回路８０２は遅延型フリップフロップＦＦ４〜ＦＦ９とゲート回路２とから構成されている。
【００３４】
第１の記憶回路８０１の遅延型フリップフロップＦＦ０〜ＦＦ３は、それぞれ入力端子Ｄ、クロック端子Ｃ、出力端子Ｑ、及び逆相出力端子Ｑ／をもっており、第２の記憶回路８０２の遅延型フリップフロップＦＦ４〜ＦＦ９は、それぞれ入力端子Ｄ、クロック端子Ｃ、出力端子Ｑ、及び逆相出力端子Ｑ／をもっている。第１の記憶回路８０１の遅延型フリップフロップのクロック端子Ｃには、基準クロック信号ＣＫが入力されている。第２の記憶回路８０２の遅延型フリップフロップのクロック端子Ｃには、第１の記憶回路８０１の遅延型フリップフロップＦＦ３の逆相出力信号ＥＮが入力されている。ゲート回路１及びゲート回路２に関しては、図７に示されるゲート回路と同様の構成であり、動作モード信号Ｍ０〜Ｍ２、及びＭ４〜Ｍ８に論理値１を設定すると、それより前段の遅延型フリップフロップからの出力信号が遮断される。動作モード信号Ｍ０〜Ｍ２、及びＭ４〜Ｍ８の設定は、それぞれ設定部１０、及び設定部２０で行なわれる。
【００３５】
以下に、動作について説明する。
第１の記憶回路８０１の遅延型フリップフロップＦＦ３の逆相出力信号ＥＮは、設定部１０の値を設定して動作モード信号Ｍ０〜Ｍ２を制御することで分周比を変えることができる。例えば、（Ｍ０、Ｍ１、Ｍ２）＝（０、０、１）のときは、フリップフロップＦＦ３のみに注目すればよいので、第１の記憶回路８０１の等価回路は図４に示されるものと同様の構成になる。このとき、基準クロック信号ＣＫに図５（ａ）に示される信号を与えた場合、遅延型フリップフロップＦＦ３の逆相出力信号ＥＮは図５（ｂ）のようになる。これは、基準クロック信号ＣＫが分周比２分の１で分周された信号である。同様に、（Ｍ０、Ｍ１、Ｍ２）＝（０、１、０）のときは、基準クロック信号ＣＫが分周比３分の１で分周された信号が出力される。つまり、第１の記憶回路８０１の遅延型フリップフロップをｐ段（但し、ｐは正の整数）で構成すると、基準クロック信号ＣＫを設定部１０の設定に基づいて分周比２分の１から分周比ｐ＋１分の１までの範囲内で分周した信号を出力することが可能となる。
【００３６】
同様に、第２の記憶回路８０２の遅延型フリップフロップをｑ段（但し、ｑは正の整数）で構成すると、第２の記憶回路８０２は、基準クロック信号ＣＫを設定部２０の設定に基づいて分周比２分の１から分周比ｑ＋１分の１までの範囲内で分周した信号を出力することが可能となる。
【００３７】
ここで、例えば、基準クロックＣＫに図９（ａ）に示される信号を入力した場合を考える。設定部１０で（Ｍ０、Ｍ１、Ｍ２）＝（０、１、０）、設定部２０で（Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８）＝（０、０、０、１、０）と設定すると、第１の記憶回路８０１のフリップフロップＦＦ３の出力信号ＥＮの動作波形図は図９（ｂ）のようになる。また、第１の記憶回路８０１のフリップフロップＦＦ３の出力信号ＥＮは、第２の記憶回路８０２のクロック端子に入力されるので、第２の記憶回路の遅延型フリップフロップは、第１の記憶回路８０１のフリップフロップＦＦ３の逆相出力信号ＥＮの立ち上がりに同期して動作する。このとき、第２の記憶回路のフリップフロップＦＦ９の出力端子Ｑからの出力信号Ｄｏｕｔは、図９（ｃ）のようになり、これは基準クロック信号ＣＫが分周比９分の１で分周された信号である。
【００３８】
このように本実施の形態４による分周回路は、第１の記憶回路を構成する遅延型フリップフロップの段数、及び第２の記憶回路を構成する遅延型フリップフロップの段数に基づいて、同一構成でいろいろな分周数を得ることができる。また、第２の記憶回路の遅延型フリップフロップにロードホールド端子が存在しないので、回路規模を小さくすることができる。
【００３９】
【発明の効果】
本発明の請求項１に係る分周回路によれば、１段の記憶回路で構成され、クロック信号に基づいて入力信号を順次反転出力する第１の帰還型記憶回路と、１段の記憶回路で構成され、前記第１の帰還型記憶回路の出力信号をイネーブル信号とし、前記クロック信号に基づいて入力信号を順次出力する第２の帰還型記憶回路とを備えるので、クロック信号を４分の１の周波数に分周することができるという効果がある。
【００４０】
本発明の請求項２に係る分周回路によれば、ｍ段（ｍは正の整数）の遅延型フリップフロップで構成され、クロック信号に基づいて入力信号を順次出力する第１の遅延型フリップフロップ群と、ｎ段（ｎは正の整数）の遅延型フリップフロップで構成され、前記クロック信号に基づいて入力信号を順次出力する第２の遅延型フリップフロップ群と、前記第１の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号、及び第３のゲート回路の出力信号を入力し、第１の動作モード信号に基づいて開閉して第１の帰還信号を出力するｍ−１個の第１のゲート回路と、前記第２の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号、及び前記第２の遅延型フリップフロップ群の最終段の遅延型フリップフロップの反転出力を入力し、第２の動作モード信号に基づいて開閉して第２の帰還信号を出力するｎ−１個の第２のゲート回路と、前記第１の遅延型フリップフロップ群の最終段の反転出力を入力し、第３の動作モード信号に基づいて開閉してする第３のゲート回路とを備え、前記第１の遅延型フリップフロップ群が、その初段の遅延型フリップフロップが前記第３のゲート回路の出力信号を入力し、その他の遅延型フリップフロップが前記第１のゲート回路が出力する第１の帰還信号を入力するものであり、前記第２の遅延型フリップフロップ群が、ロードホールド信号として前記第３のゲート回路の出力信号を入力するとともに、その初段の遅延型フリップフロップが最終段の遅延型フリップフロップの反転出力を入力し、その他の遅延型フリップフロップが前記第２のゲート回路が出力する第２の帰還信号を入力するものであるものとしたので、第１の遅延型フリップフロップ群の段数ｍ、及び第２の遅延型フリップフロップ群の段数ｎに基づいて、２分の１から（ｍ＋１）×（ｎ＋１）分の１まで、同一構成でいろいろな分周数を得ることができるという効果がある。
【００４１】
本発明の請求項３に係る分周回路によれば、ｐ段（ｐは正の整数）の遅延型フリップフロップで構成され、クロック信号に基づいて入力信号を順次出力する第１の遅延型フリップフロップ群と、ｑ段（ｑは正の整数）の遅延型フリップフロップで構成され、前記第１の遅延型フリップフロップ群の最終段の反転出力をクロック信号として入力信号を順次出力する第２の遅延型フリップフロップ群と、前記第１の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号、及び前記第１の遅延型フリップフロップ群の最終段の遅延型フリップフロップの出力信号を入力し、第１の動作モード信号に基づいて開閉して第１の帰還信号を出力するｐ−１個の第１のゲート回路と、前記第２の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号、及び前記第２の遅延型フリップフロップ群の最終段の遅延型フリップフロップの出力信号を入力し、第２の動作モード信号に基づいて開閉して第２の帰還信号を出力するｑ−１個の第２のゲート回路とを備え、前記第１の遅延型フリップフロップ群が、その初段の遅延型フリップフロップが最終段の遅延型フリップフロップの反転出力を入力し、その他の遅延型フリップフロップが前記第１のゲート回路が出力する第１の帰還信号を入力するものであり、前記第２の遅延型フリップフロップ群が、その初段の遅延型フリップフロップが最終段の遅延型フリップフロップの反転出力を入力し、その他の遅延型フリップフロップが前記第２のゲート回路が出力する第２の帰還信号を入力するものであるものとしたので、第１の遅延型フリップフロップ群の段数ｐ、及び第２の遅延型フリップフロップ群の段数ｑに基づいて、４分の１から（ｐ＋１）×（ｑ＋１）分の１まで、同一構成でいろいろな分周数を得ることができるとともに、回路規模を小さくすることができるという効果がある。
【００４２】
本発明の請求項４に係る分周回路によれば、請求項２または３のいずれかに記載の分周回路において、前記第１のゲート回路が、前記第１の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号を入力し、第１の動作モード信号に基づいて開閉する第１のＯＲ回路と、前記第１の遅延型フリップフロップ群の最終段の反転出力を入力し、前記第１のＯＲ回路の出力信号に基づいて開閉して前記第１の帰還信号を出力する第１のＡＮＤ回路とを備え、前記第２のゲート回路が、前記第２の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号を入力し、第２の動作モード信号に基づいて開閉する第２のＯＲ回路と、前記第２の遅延型フリップフロップ群の最終段の反転出力を入力し、前記第２のＯＲ回路の出力信号に基づいて開閉して前記第２の帰還信号を出力する第２のＡＮＤ回路とを備えるものとしたので、ゲート回路における遅延時間が少なくなり、基準クロックＣＫの周波数が大きい場合でも分周することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１による分周回路を表わす回路図である。
【図２】本発明の実施の形態１による分周回路の動作波形図である。
【図３】本発明の実施の形態２による分周回路を表わす回路図である。
【図４】（Ｍ０、Ｍ１、Ｍ２）＝（０、０、１）のときの第１の記憶回路の等価回路図である。
【図５】（Ｍ０、Ｍ１、Ｍ２）＝（０、０、１）のときのＦＦ３の動作波形図である。
【図６】本発明の実施の形態２による分周回路の動作波形図である。
【図７】本発明の実施の形態３による分周回路のゲート回路を表わす回路図である。
【図８】本発明の実施の形態４による分周回路を表わす回路図である。
【図９】本発明の実施の形態４による分周回路の動作波形図である。
【図１０】第１の従来の分周回路を表わす回路図である。
【図１１】第２の従来の分周回路を表わす回路図である。
【図１２】第２の従来の分周回路の動作波形図である。
【符号の説明】
１０１、３０１、８０１：第１の記憶回路
１０２、３０２、８０２：第２の記憶回路
３０３：制御用ＡＮＤゲート
７０１：ＯＲゲート
７０２：ＡＮＤゲート
Ｄ：入力端子
Ｃ：クロック端子
ＬＨ：ロードホールド端子
Ｑ：出力端子
Ｑ／：逆相出力端子
ＣＫ：基準クロック信号
ＥＮ：イネーブル信号
Ｄｏｕｔ：出力信号
Ｍ０〜Ｍ８：動作モード信号[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a frequency divider applied to, for example, a PLL (Phase Locked Loop) circuit.
[0002]
[Prior art]
FIG. 10 is a circuit diagram showing a first conventional frequency dividing circuit that divides a reference clock signal having a constant cycle.
The first conventional frequency dividing circuit includes a flip-flop that operates in synchronization with a rise of a reference clock signal CK, and a gate circuit that determines an input condition of the flip-flop. A frequency divider that divides a reference clock signal having a constant cycle includes an n-stage (n is a natural number) flip-flop. In such a frequency divider, the reference clock signal added to the first-stage flip-flop is used. (Pulse input) is frequency-divided to half the frequency of the reference clock signal each time it passes through the flip-flop. ⁿ An output signal divided by a factor of 1 is obtained. That is, the frequency division number of the frequency division circuit increases by 2 with the increase in the number of stages (n) of the flip-flop (FF). ⁿ To change. However, in such a frequency dividing circuit, the reference clock signal 2 ⁿ Only the frequency division number of can be obtained.
[0003]
Therefore, as a frequency dividing circuit capable of obtaining various frequency dividing numbers, there is a second conventional frequency dividing circuit shown in FIG.
As shown in FIG. 11, the second conventional frequency divider includes a frequency divider 1101 for dividing the frequency of the reference clock signal CK, a selector 1102 for selecting a frequency of a desired frequency division number, And a counter 1103 connected to the output of the selector 1102.
[0004]
The frequency divider 1101 is a first-stage flip-flop FF that operates in synchronization with the rise of the reference clock signal CK having a constant period. ₁ And a flip-flop FF to which the Q output of each preceding flip-flop is input ₂ ~ FF ₅ It is composed of Flip-flop FF ₂ ~ FF ₅ Are inverted at the rising edge of the Q output of the preceding flip-flop. Here, each flip-flop FF ₁ ~ FF ₅ Q output of each ₀ ~ C ₄ And
[0005]
The selection unit 1102 includes a flip-flop FF ₁ ~ FF ₅ Output c ₀ ~ C ₄ Selector 1104 for selecting a desired output among the AND circuit AND ₁ ~ AND ₅ And the OR circuit OR ₁ It is composed of Each output terminal of the selector 1104 outputs a signal of a logical value “1” or a logical value “0”, and a logical product circuit AND ₁ ~ AND ₅ The output of the selector 1104 and each flip-flop FF ₁ ~ FF ₅ Each output c ₀ ~ C ₄ AND with the OR circuit OR ₁ To select a desired output and output it as the basic clock signal Fb.
[0006]
The counter unit 1103 includes an n-bit counter 1105 that counts up the number of pulses of the input signal using the basic clock signal Fb output from the selection unit 1102 as an input signal, And a flip-flop FF connected to the output of the comparison circuit 1106. The comparison circuit 1106 compares the values with each other and clears the n-bit counter 1105 when they match. ₆ And a flip-flop FF ₆ Is the output signal Fout.
[0007]
Hereinafter, the operation will be described.
FIG. 12 is an operation waveform diagram of the second conventional frequency dividing circuit.
The reference clock signal CK is applied to each flip-flop FF in the frequency divider 1101. ₁ ~ FF ₅ Divided by Each time the signal passes through each flip-flop by one stage, its frequency is halved. ₀ Is a half of the frequency of the reference clock CK, and the output c ₄ Is 2 of the frequency of the reference clock signal CK. ⁵ It is one-half the frequency.
[0008]
The selection unit 1102 selects each flip-flop FF ₁ ~ FF ₅ Each output c ₀ ~ C ₄ Is an AND circuit AND corresponding to each flip-flop ₁ ~ AND ₅ And AND circuit AND ₁ ~ AND ₅ Are ANDed with each output of the selector 1104 respectively connected to the ₁ AND circuit AND ₁ ~ AND ₅ The basic clock signal Fb is output by taking the logical sum of all outputs.
[0009]
The basic clock signal Fb is input to an n-bit counter 1105 in the counter unit 1103, and the n-bit counter 1105 performs an up-count operation. Further, the comparison circuit 1106 compares the count value of the n-bit counter 1105 with the set value set in advance by the setting unit 1108, and outputs a reset signal Rs to the n-bit counter 1105 when the two values match each other. 1105 and reset the flip-flop FF ₆ To invert (toggle) the logical value of the output signal Fout. After that, the n-bit counter 1105 performs the up-count operation again.
[0010]
The n-bit counter 1105 outputs a continuous pulse signal by repeating the above operation. For example, a reference clock signal CK as shown in FIG. ₁ Is input to the AND circuit AND by the selector 1104 ₁ Is input to only the other AND circuit (another AND circuit AND) ₂ ~ AND ₅ Input a signal of logical value "0") to the flip-flop FF ₁ Output c ₀ Is selected, the basic clock signal Fb becomes a clock signal obtained by dividing the reference clock signal CK by 2 as shown in FIG. 12B, and this basic clock signal Fb is input to the n-bit counter 1105. Here, for example, assuming that the setting value in the setting unit 1108 is “3”, the comparison circuit 1106 outputs n bits when the count value of the n-bit counter 1105 becomes 3 as shown in FIG. The counter 1105 is reset, and the flip-flop FF is turned on as shown in FIG. ₆ To invert the logical value of the output signal Fout. Therefore, as shown in FIG. 12D, the output signal Fout is a signal obtained by dividing the basic clock signal Fb by six. That is, the counter unit 1103 operates as a 1/6 frequency divider. As a result, the output signal Fout is a signal obtained by dividing the reference clock signal CK by 1/12.
As described above, the second conventional frequency divider can easily obtain various frequency division numbers more than the first frequency divider shown in FIG. 10 (for example, refer to Patent Document 1).
[0011]
[Patent Document 1]
JP-A-9-116424
[0012]
[Problems to be solved by the invention]
At present, when a write clock is generated using a PLL, it is necessary to divide a higher-speed clock stably by improving the write speed, and to increase the number of double-speed settings to increase the number of double-speed clocks. The divisor must be realized. However, in the first conventional frequency divider, when the number of frequency division ratios increases, the scale of the gate circuit that determines the input conditions of the flip-flop increases, and when the input reference clock is high speed, Therefore, there is a problem that it becomes difficult to divide the frequency due to an increase in delay time due to the above. In the second conventional frequency dividing circuit, the reference clock signal CK is set to 2 ⁿ Since the basic clock signal Fb divided by a factor of 1 is input to the n-bit counter, there is a problem that the frequency can be divided only by an even ratio with respect to the reference clock signal.
[0013]
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described conventional problems. Various frequency division numbers can be obtained with the same configuration, and stable division can be performed even when the input reference clock is high speed. It is an object to provide a frequency dividing circuit capable of providing a frequency dividing circuit capable of performing frequency division.
[0014]
[Means for Solving the Problems]
The frequency dividing circuit according to claim 1 of the present invention is constituted by a one-stage storage circuit, a first feedback-type storage circuit for sequentially inverting and outputting an input signal based on a clock signal, and a one-stage storage circuit. And a second feedback storage circuit for sequentially outputting an input signal based on the clock signal using an output signal of the first feedback storage circuit as an enable signal.
[0015]
A frequency dividing circuit according to claim 2 of the present invention is constituted by a delay flip-flop of m stages (m is a positive integer), and a first delay flip-flop group for sequentially outputting an input signal based on a clock signal. A second group of delay flip-flops, each of which includes an n-stage (n is a positive integer) delay flip-flop and sequentially outputs an input signal based on the clock signal; and a first delay flip-flop. The output signal of the delay flip-flop at the preceding stage of the group and the output signal of the third gate circuit are input, and the opening and closing are performed based on the first operation mode signal to output m-1 pieces of first feedback signals. A first gate circuit, an output signal of a delay flip-flop in a preceding stage of the second delay flip-flop group, and an inversion of a delay flip-flop in a last stage of the second delay flip-flop group And n-1 second gate circuits for inputting a force, opening and closing based on a second operation mode signal and outputting a second feedback signal, and a final stage of the first delay flip-flop group. A third gate circuit that receives the inverted output and opens and closes based on a third operation mode signal, wherein the first delay flip-flop group is the first stage delay flip-flop and the first stage delay flip-flop is the third delay flip-flop group. The other delay type flip-flop inputs the first feedback signal output from the first gate circuit, and the second delay type flip-flop group includes a load The output signal of the third gate circuit is input as a hold signal, the first stage delay type flip-flop receives the inverted output of the last stage delay type flip-flop, and the other delay type flip-flops. Tsu in which flop is assumed to enter the second feedback signal output the second gate circuit.
[0016]
The frequency dividing circuit according to claim 3 of the present invention is configured by a delay flip-flop of p stages (p is a positive integer), and a first delay flip-flop group that sequentially outputs an input signal based on a clock signal. And a second delay type flip-flop configured by q stages (q is a positive integer), and sequentially outputting an input signal using an inverted output of the last stage of the first delay type flip-flop group as a clock signal. A flip-flop group, an output signal of a delay flip-flop in a preceding stage of the first delay flip-flop group, and an output signal of a last-stage delay flip-flop in the first delay flip-flop group; P-1 first gate circuits that open and close based on a first operation mode signal to output a first feedback signal, and a delay flip-flop preceding the second delay flip-flop group And an output signal of the last delay flip-flop of the second delay flip-flop group, and opens and closes based on a second operation mode signal to output a second feedback signal. q-1 second gate circuits, wherein the first delay flip-flop group is configured such that the first delay flip-flop receives the inverted output of the last delay flip-flop, The first flip-flop inputs a first feedback signal output from the first gate circuit, and the second group of delay flip-flops includes a first stage delay flip-flop and a last stage delay flip-flop. And the other delay type flip-flop inputs the second feedback signal output from the second gate circuit.
[0017]
A frequency dividing circuit according to a fourth aspect of the present invention is the frequency dividing circuit according to any one of the second and third aspects, wherein the first gate circuit is a delay circuit in a stage preceding the first delay flip-flop group. A first OR circuit that receives an output signal of a flip-flop of the first type and that opens and closes based on a first operation mode signal; A first AND circuit that opens and closes based on the output signal of the OR circuit to output the first feedback signal, wherein the second gate circuit is connected to a stage preceding the second delay flip-flop group. A second OR circuit that receives an output signal of the delay flip-flop and opens / closes based on a second operation mode signal, and an inverted output of a last stage of the second delay flip-flop group, Output signal of OR circuit 2 Based on it off to what was assumed and a second AND circuit for outputting the second feedback signal.
[0018]
BEST MODE FOR CARRYING OUT THE INVENTION
(Embodiment 1)
FIG. 1 is a circuit diagram showing a frequency dividing circuit according to the first embodiment of the present invention.
As shown in FIG. 1, the frequency dividing circuit according to the first embodiment includes a first storage circuit 101 and a second storage circuit 102. The first storage circuit 101 includes an input terminal D, The second storage circuit 102 has a clock terminal C, an output terminal Q, and a negative-phase output terminal Q /. The second storage circuit 102 includes an input terminal D, a clock terminal C, a load hold terminal LH, an output terminal Q, and a negative-phase output terminal Q /. Have. A reference clock signal CK is input to a clock terminal C of the first storage circuit 101 and a clock terminal C of the second storage circuit 102. An enable signal EN is output from the negative-phase output terminal Q / of the first storage circuit 101, and is connected to the input terminal D of the first storage circuit 101 and the load / hold terminal LH of the second storage circuit 102. It is connected. The output from the negative-phase output terminal Q / of the second storage circuit 102 is fed back to the input terminal D of the second storage circuit 102. Note that the initial state of both the first storage circuit 101 and the second storage circuit 102 is L, and the load-hold terminal LH of the second storage circuit 102 is L-active.
[0019]
The operation will be described below.
FIG. 2 is an operation waveform diagram of the frequency dividing circuit according to the first embodiment of the present invention.
[0020]
Consider a case where the signal shown in FIG. 2A is given to the reference clock signal CK. The first storage circuit 101 outputs an opposite-phase output signal EN in synchronization with the rise of the reference clock signal CK. Therefore, an inverted-phase output signal EN obtained by dividing the reference clock signal CK by a dividing ratio of 1/2 is output from the inverted-phase output terminal Q /. The waveform of the negative-phase output signal EN output from the first negative-phase output terminal Q / is as shown in FIG. Since the load hold signal of the second storage circuit 102 is L-active, the second hold signal is output when the reference clock signal CK rises and the negative-phase output signal EN output from the first negative-phase output terminal Q / is L. The output from the negative-phase output terminal Q / of the storage circuit 102 is fed back to the input terminal D of the second storage circuit 102. Accordingly, the output signal Dout from the output terminal Q of the second storage circuit is as shown in FIG. 2C, and is a signal obtained by dividing the reference clock signal CK by a dividing ratio of 1/4.
As described above, the frequency divider according to the first embodiment can divide the frequency of the clock signal to a quarter by combining the first storage circuit and the second storage circuit.
[0021]
(Embodiment 2)
FIG. 3 is a circuit diagram showing a frequency dividing circuit according to a second embodiment of the present invention.
As shown in FIG. 3, the frequency dividing circuit according to the second embodiment includes a first storage circuit 301, a second storage circuit 302, a control AND gate 303, a setting unit 10, and a setting unit 20. And a setting unit 30. The first storage circuit 301 includes delay flip-flops FF0 to FF3 and a gate circuit 1, and the second storage circuit 302 includes delay flip-flops FF4 to FF9 and a gate circuit 2. Have been.
[0022]
Each of the delay flip-flops FF0 to FF3 of the first storage circuit 301 has an input terminal D, a clock terminal C, an output terminal Q, and an inverted-phase output terminal Q /, and the delay flip-flops of the second storage circuit 302. Each of the FF4 to FF9 has an input terminal D, a clock terminal C, a load / hold terminal LH, an output terminal Q, and an antiphase output terminal Q /. A reference clock signal CK is input to a clock terminal C of the delay flip-flop of the first storage circuit 301 and a clock terminal C of the delay flip-flop of the second storage circuit 302.
[0023]
The gate circuit 1 inputs an output signal from the preceding-stage delay flip-flop to the input terminal D of the subsequent-stage delay flip-flop based on the operation mode signals M0, M1, and M2. Similarly, the gate circuit 2 inputs an output signal from the preceding-stage delay flip-flop to the input terminal D of the latter-stage delay flip-flop based on the operation mode signals M4, M5, M6, M7, and M8. That is, when the logical value 1 is set to the operation mode signals M0 to M2 and M4 to M8, the output signal from the delay-type flip-flop at the preceding stage is cut off. The setting of the operation mode signals M0 to M2 and M4 to M8 is performed by the setting unit 10 and the setting unit 20, respectively.
[0024]
Further, a signal from the negative-phase output terminal of the last stage of the delay flip-flop of the first storage circuit 301 is input to the control AND gate 303, and the control AND gate 303 receives the second signal based on the mode signal M 3 from the setting unit 30. Input control to the load-hold terminal of the delay flip-flop of the storage circuit 302 is performed. However, the initial state of each of the delay flip-flops FF0 to FF3 of the first storage circuit and the delay flip-flops FF4 to FF9 of the second storage circuit is L, and the delay flip-flops of the second storage circuit are L. The load hold terminal LH is set to L active.
[0025]
Hereinafter, the operation will be described for each logical value of the operation mode signal M3.
[0026]
(1) When M3 = 0
The negative-phase output signal EN of the delay flip-flop FF3 of the first storage circuit 301 can change the frequency division ratio by setting the value of the setting unit 10 and controlling the operation mode signals M0 to M2. For example, when (M0, M1, M2) = (0, 0, 1), only the flip-flop FF3 needs to be focused on. Therefore, the equivalent circuit diagram of the first storage circuit 301 is as shown in FIG. Become. At this time, when the signal shown in FIG. 5A is given to the reference clock signal CK, the negative-phase output signal EN of the delay flip-flop FF3 becomes as shown in FIG. 5B. This is a signal obtained by dividing the reference clock signal CK by a dividing ratio of 1/2. Similarly, when (M0, M1, M2) = (0, 1, 0), a signal obtained by dividing the reference clock signal CK by a dividing ratio of 1/3 is output. That is, when the delay flip-flop of the first storage circuit 301 is configured with m stages (where m is a positive integer), the reference clock signal CK is set to a frequency division ratio of 1/2 based on the setting of the setting unit 10. It is possible to output a signal whose frequency has been divided within the range of the division ratio m + 1.
[0027]
Similarly, when the delay flip-flop of the second storage circuit 302 is configured with n stages (where n is a positive integer), the second storage circuit 302 sets the reference clock signal CK based on the setting of the setting unit 20. As a result, it is possible to output a signal whose frequency has been divided within the range from the division ratio 1/2 to the division ratio n + 1.
[0028]
Here, for example, consider a case where the signal shown in FIG. 6A is input to the reference clock CK. When the setting unit 10 sets (M0, M1, M2) = (0, 1, 0), and the setting unit 20 sets (M4, M5, M6, M7, M8) = (0, 0, 0, 1, 0). The operation waveform diagram of the output signal EN of the flip-flop FF3 of the first storage circuit 301 is as shown in FIG. Further, since the output signal EN of the flip-flop FF3 of the first storage circuit 301 is input to the load / hold terminal LH of the second storage circuit 302, the delay type flip-flop of the second storage circuit 302 It operates when the signal CK rises and the output signal EN of the flip-flop FF3 of the first storage circuit 301 is L. At this time, the waveform of the output signal Dout from the output terminal Q of the flip-flop FF9 of the second storage circuit 302 is as shown in FIG. 6C, which is obtained when the reference clock signal CK is divided by 1/9. Is a signal divided by.
[0029]
(2) When M3 = 1
The negative-phase output signal EN of the delay flip-flop FF3 of the first storage circuit 301 is fixed at L by the control AND gate 303. Therefore, the delay flip-flop of the second storage circuit 302 operates only by the rise of the reference clock signal CK, and thus performs the same operation as the first storage circuit 301 in the case where M3 = 0. .
[0030]
Thus, the frequency dividing circuit according to the second embodiment of the present invention is based on the number of delay flip-flops forming the first storage circuit and the number of delay flip-flops forming the second storage circuit. Various frequency division numbers can be obtained with the same configuration.
[0031]
(Embodiment 3)
FIG. 7 is a circuit diagram showing a gate circuit of the frequency dividing circuit according to the third embodiment of the present invention.
In the frequency divider according to the third embodiment, the gate circuit 1 of the storage circuit 301 and the gate circuit 2 of the storage circuit 302 according to the second embodiment shown in FIG. An OR gate 701 for controlling the output signal of the delay flip-flop based on the operation mode signal; and a control AND gate 702 for controlling a feedback signal from the last flip-flop of the delay flip-flop based on the operation mode signal. It is made up of
[0032]
In the frequency dividing circuit according to the third embodiment, the number of gate stages between the delay flip-flops is two, so that the delay time at the gate is reduced, and the frequency is divided even when the frequency of the reference clock CK is large. can do.
[0033]
(Embodiment 4)
FIG. 8 is a circuit diagram showing a frequency dividing circuit according to a fourth embodiment of the present invention.
As shown in FIG. 8, the frequency dividing circuit according to the fourth embodiment includes a first storage circuit 801, a second storage circuit 802, a setting unit 10, and a setting unit 20. The first storage circuit 801 includes delay flip-flops FF0 to FF3 and a gate circuit 1, and the second storage circuit 802 includes delay flip-flops FF4 to FF9 and a gate circuit 2. It is configured.
[0034]
Each of the delay flip-flops FF0 to FF3 of the first storage circuit 801 has an input terminal D, a clock terminal C, an output terminal Q, and an inverted-phase output terminal Q /, and the delay flip-flops of the second storage circuit 802. Each of the FF4 to FF9 has an input terminal D, a clock terminal C, an output terminal Q, and an inverted-phase output terminal Q /. A reference clock signal CK is input to a clock terminal C of the delay flip-flop of the first storage circuit 801. The negative-phase output signal EN of the delay flip-flop FF3 of the first storage circuit 801 is input to the clock terminal C of the delay flip-flop of the second storage circuit 802. The gate circuit 1 and the gate circuit 2 have the same configuration as that of the gate circuit shown in FIG. The output signal from the pump is cut off. The setting of the operation mode signals M0 to M2 and M4 to M8 is performed by the setting unit 10 and the setting unit 20, respectively.
[0035]
The operation will be described below.
The negative-phase output signal EN of the delay flip-flop FF3 of the first storage circuit 801 can change the frequency division ratio by setting the value of the setting unit 10 and controlling the operation mode signals M0 to M2. For example, when (M0, M1, M2) = (0, 0, 1), only the flip-flop FF3 needs to be focused on, and the equivalent circuit of the first storage circuit 801 is the same as that shown in FIG. Configuration. At this time, when the signal shown in FIG. 5A is given to the reference clock signal CK, the negative-phase output signal EN of the delay flip-flop FF3 becomes as shown in FIG. 5B. This is a signal obtained by dividing the reference clock signal CK by a dividing ratio of 1/2. Similarly, when (M0, M1, M2) = (0, 1, 0), a signal obtained by dividing the reference clock signal CK by a dividing ratio of 1/3 is output. That is, when the delay flip-flop of the first storage circuit 801 is configured with p stages (where p is a positive integer), the reference clock signal CK is set to a frequency division ratio of 1/2 based on the setting of the setting unit 10. It is possible to output a signal whose frequency has been divided within the range of the division ratio p + 1.
[0036]
Similarly, when the delay flip-flop of the second storage circuit 802 is configured with q stages (where q is a positive integer), the second storage circuit 802 sets the reference clock signal CK based on the setting of the setting unit 20. Thus, it is possible to output a signal whose frequency has been divided within the range from the division ratio 1/2 to the division ratio q + 1.
[0037]
Here, for example, consider the case where the signal shown in FIG. 9A is input to the reference clock CK. When the setting unit 10 sets (M0, M1, M2) = (0, 1, 0), and the setting unit 20 sets (M4, M5, M6, M7, M8) = (0, 0, 0, 1, 0). The operation waveform diagram of the output signal EN of the flip-flop FF3 of the first storage circuit 801 is as shown in FIG. In addition, since the output signal EN of the flip-flop FF3 of the first storage circuit 801 is input to the clock terminal of the second storage circuit 802, the delay flip-flop of the second storage circuit 801 operates in synchronization with the rising edge of the inverted phase output signal EN of the flip-flop FF3. At this time, the output signal Dout from the output terminal Q of the flip-flop FF9 of the second storage circuit is as shown in FIG. 9C, which is obtained by dividing the reference clock signal CK by a dividing ratio of 1/9. Signal.
[0038]
As described above, the frequency dividing circuit according to the fourth embodiment has the same configuration based on the number of delay flip-flops forming the first storage circuit and the number of delay flip-flops forming the second storage circuit. Can obtain various frequency division numbers. Further, since the load-hold terminal does not exist in the delay flip-flop of the second storage circuit, the circuit scale can be reduced.
[0039]
【The invention's effect】
According to the frequency dividing circuit of the first aspect of the present invention, the first feedback type storage circuit which is constituted by a one-stage storage circuit and sequentially inverts and outputs an input signal based on a clock signal, and the one-stage storage circuit And a second feedback-type storage circuit that uses the output signal of the first feedback-type storage circuit as an enable signal and sequentially outputs an input signal based on the clock signal. There is an effect that the frequency can be divided into one.
[0040]
According to the frequency dividing circuit of the second aspect of the present invention, the first delay type flip-flop is configured by m-stage (m is a positive integer) delay type flip-flop, and sequentially outputs an input signal based on a clock signal. A second delay type flip-flop group composed of a delay group, an n-stage (n is a positive integer) delay type flip-flop, and sequentially outputting an input signal based on the clock signal; and the first delay type flip-flop group. An output signal of the delay flip-flop at the preceding stage of the flip-flop group and an output signal of the third gate circuit are inputted and opened and closed based on the first operation mode signal to output a first feedback signal m-1. Pieces of first gate circuits, output signals of delay-type flip-flops preceding the second delay-type flip-flop group, and delay-type flip-flops at the last stage of the second delay-type flip-flop group N-1 second gate circuits that receive an inverted output, open and close based on a second operation mode signal and output a second feedback signal, and a final stage of the first delay flip-flop group And a third gate circuit that opens and closes based on a third operation mode signal, wherein the first delay flip-flop group has the first stage delay flip-flop as the first stage delay flip-flop. 3, the other delay type flip-flop inputs the first feedback signal output from the first gate circuit, and the second delay type flip-flop group comprises: The output signal of the third gate circuit is input as a load hold signal, and the delay flip-flop at the first stage receives the inverted output of the delay flip-flop at the last stage, and the other delay flip-flops. Since the flip-flop receives the second feedback signal output from the second gate circuit, the number m of stages of the first delay flip-flop group and the number of stages of the second delay flip-flop group Based on n, there is an effect that various frequency division numbers can be obtained with the same configuration from 1/2 to (m + 1) × (n + 1).
[0041]
According to the frequency dividing circuit of the third aspect of the present invention, the first delay type flip-flop is constituted by p-stage (p is a positive integer) delay type flip-flop and sequentially outputs an input signal based on a clock signal. And a delay stage flip-flop of q stages (q is a positive integer), and a second stage which sequentially outputs an input signal using an inverted output of the last stage of the first stage of the delay stage flip-flop group as a clock signal. A delay flip-flop group, an output signal of a delay flip-flop preceding the first delay flip-flop group, and an output signal of a last delay flip-flop of the first delay flip-flop group are input. And p-1 first gate circuits that open and close based on the first operation mode signal to output a first feedback signal, and a delay type flip-flop preceding the second delay type flip-flop group. An output signal of the flip-flop and an output signal of the last-stage delay flip-flop of the second delay-type flip-flop group are input and opened and closed based on a second operation mode signal to output a second feedback signal. q-1 second gate circuits, wherein the first delay flip-flop group is configured such that the first delay flip-flop receives the inverted output of the last delay flip-flop, The first flip-flop inputs a first feedback signal output from the first gate circuit, and the second group of delay flip-flops includes a first stage delay flip-flop and a last stage delay flip-flop. And the other delayed flip-flop inputs the second feedback signal output from the second gate circuit. Based on the number p of stages of the first delay type flip-flop group and the number q of stages of the second delay type flip-flop group, from the quarter to the (p + 1) × (q + 1), various configurations have the same configuration. There is an effect that the number of divisions can be obtained and the circuit scale can be reduced.
[0042]
According to the frequency dividing circuit according to claim 4 of the present invention, in the frequency dividing circuit according to any one of claims 2 and 3, the first gate circuit is provided in a stage preceding the first delay flip-flop group. A first OR circuit that opens and closes based on a first operation mode signal, and an inverted output of the last stage of the first delay flip-flop group, A first AND circuit that opens and closes based on the output signal of the first OR circuit and outputs the first feedback signal, wherein the second gate circuit is connected to the second delay flip-flop group. A second OR circuit that receives an output signal of the preceding stage delay flip-flop, opens and closes based on a second operation mode signal, and an inverted output of the last stage of the second delay flip-flop group, The output of the second OR circuit And a second AND circuit that opens and closes based on the signal to output the second feedback signal. Therefore, the delay time in the gate circuit is reduced, and the frequency is divided even when the frequency of the reference clock CK is large. There is an effect that can be.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a frequency dividing circuit according to a first embodiment of the present invention.
FIG. 2 is an operation waveform diagram of the frequency dividing circuit according to the first embodiment of the present invention.
FIG. 3 is a circuit diagram illustrating a frequency dividing circuit according to a second embodiment of the present invention.
FIG. 4 is an equivalent circuit diagram of the first storage circuit when (M0, M1, M2) = (0, 0, 1).
FIG. 5 is an operation waveform diagram of the FF3 when (M0, M1, M2) = (0, 0, 1).
FIG. 6 is an operation waveform diagram of the frequency dividing circuit according to the second embodiment of the present invention.
FIG. 7 is a circuit diagram showing a gate circuit of a frequency dividing circuit according to a third embodiment of the present invention.
FIG. 8 is a circuit diagram showing a frequency dividing circuit according to a fourth embodiment of the present invention.
FIG. 9 is an operation waveform diagram of the frequency dividing circuit according to the fourth embodiment of the present invention.
FIG. 10 is a circuit diagram showing a first conventional frequency dividing circuit.
FIG. 11 is a circuit diagram showing a second conventional frequency dividing circuit.
FIG. 12 is an operation waveform diagram of a second conventional frequency dividing circuit.
[Explanation of symbols]
101, 301, 801: first storage circuit
102, 302, 802: second storage circuit
303: AND gate for control
701: OR gate
702: AND gate
D: Input terminal
C: Clock terminal
LH: Load hold terminal
Q: Output terminal
Q /: Negative phase output terminal
CK: Reference clock signal
EN: enable signal
Dout: output signal
M0 to M8: operation mode signal

Claims

A first feedback-type storage circuit which is configured by a one-stage storage circuit and sequentially inverts and outputs an input signal based on a clock signal;
A second feedback-type storage circuit, which is configured by a one-stage storage circuit, uses an output signal of the first feedback-type storage circuit as an enable signal, and sequentially outputs an input signal based on the clock signal.
A frequency divider circuit characterized by the above.

a first delay-type flip-flop group including m-stage (m is a positive integer) delay-type flip-flops and sequentially outputting an input signal based on a clock signal;
a second delay-type flip-flop group including n-stage (n is a positive integer) delay-type flip-flops and sequentially outputting an input signal based on the clock signal;
An output signal of a delay-type flip-flop preceding the first delay-type flip-flop group and an output signal of a third gate circuit are input, and opened and closed based on a first operation mode signal to form a first feedback signal. M-1 first gate circuits that output
A second operation mode in which an output signal of a delay flip-flop at a preceding stage of the second delay flip-flop group and an inverted output of a delay flip-flop at a last stage of the second delay flip-flop group are input; N-1 second gate circuits that open and close based on the signal and output a second feedback signal;
A third gate circuit that receives an inverted output of the last stage of the first delay flip-flop group and opens and closes based on a third operation mode signal;
The first delay flip-flop group includes:
The first-stage delay flip-flop receives an output signal of the third gate circuit, and the other delay flip-flops receive a first feedback signal output by the first gate circuit.
The second delay flip-flop group includes:
The output signal of the third gate circuit is input as a load hold signal, the first-stage delay flip-flop receives the inverted output of the last-stage delay flip-flop, and the other delay flip-flops receive the second delay flip-flop. A second feedback signal output by the gate circuit of
A frequency divider circuit characterized by the above.

a first delay-type flip-flop group including p-stage (p is a positive integer) delay-type flip-flops and sequentially outputting an input signal based on a clock signal;
a second delay flip-flop configured of q stages (q is a positive integer) and sequentially outputting an input signal using an inverted output of the last stage of the first delay flip-flop group as a clock signal; Groups and
A first operation mode in which an output signal of a delay-type flip-flop at a preceding stage of the first delay-type flip-flop group and an output signal of a last-stage delay-type flip-flop of the first delay-type flip-flop group are input; P-1 first gate circuits that open and close based on a signal and output a first feedback signal;
Receiving an output signal of a delay-type flip-flop in a preceding stage of the second delay-type flip-flop group and an output signal of a last-stage delay-type flip-flop in the second delay-type flip-flop group; Q-1 second gate circuits that open and close based on the signal and output a second feedback signal,
The first delay flip-flop group includes:
The first-stage delay flip-flop receives the inverted output of the last-stage delay flip-flop, and the other delay flip-flops receive the first feedback signal output by the first gate circuit.
The second delay flip-flop group includes:
The first-stage delay flip-flop inputs the inverted output of the last-stage delay flip-flop, and the other delay flip-flop inputs the second feedback signal output by the second gate circuit.
A frequency divider circuit characterized by the above.

The frequency divider according to claim 2, wherein
The first gate circuit includes:
A first OR circuit that receives an output signal of a delay-type flip-flop in a preceding stage of the first delay-type flip-flop group and opens and closes based on a first operation mode signal;
A first AND circuit that inputs an inverted output of the last stage of the first delay flip-flop group, opens and closes based on an output signal of the first OR circuit, and outputs the first feedback signal; Prepare,
The second gate circuit includes:
A second OR circuit that receives an output signal of a delay-type flip-flop at a preceding stage of the second delay-type flip-flop group and opens and closes based on a second operation mode signal;
A second AND circuit that inputs an inverted output of the last stage of the second delay flip-flop group, opens and closes based on an output signal of the second OR circuit, and outputs the second feedback signal; Prepare,
A frequency divider circuit characterized by the above.