【０００１】
【発明の属する技術分野】
本発明は、電圧降下対策としての半導体集積回路装置の電源供給方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置の電源供給においては、設計結果で回路中に電圧降下箇所が生ずることがあり、補強電源配線を行うことがあった。しかしながら、主電源配線、クロック配線、信号配線と設計を進めた後では、補強電源配線を行うことが困難な場合が多い。
【０００３】
その対策として、従来、あらかじめ電源電圧対策用素子を論理素子のすき間あるいは規則的な位置に配置し、設計後の解析により電圧降下が生じた箇所について電源電圧対策用素子の配線を行う電源補強方法がある（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２００２−１１０８０２号公報
【０００５】
【発明が解決しようとする課題】
上記従来の電源補強方法は論理素子のすき間がある場合やレイアウトに余裕がある場合には有効である。しかしながら、敷詰め率が高いレイアウトの場合は、電源電圧対策用素子を配置することが可能なすき間が減り、電源電圧対策用素子の配置数が減ることになる。また、低コストを実現するためにチップサイズの縮小は必須であり、今後上記従来の電源補強方法の実施は困難になることが予想される。
【０００６】
本発明は上記従来の問題点を解決するもので、今後ますます高密度化されチップサイズの縮小と高い敷詰め率が要求される半導体集積回路装置のレイアウトにおいても、補強電源のための追加配線を行う必要がなく、電源供給における電圧降下に対して効果的に対策することが可能な電源レイアウト方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１の発明は、多層化配線を行う半導体集積回路装置において、あらかじめコア領域に電源およびグランド幹線を敷詰め、必要に応じて前記電源およびグランド幹線の配線部分をデザインルールを満たすように削除して信号配線に必要な領域を空けるものである。
【０００８】
上記構成によれば、あらかじめコア領域に電源およびグランド幹線を敷詰め、信号配線に必要な領域について電源およびグランド幹線の配線部分を削除することにより、デザインルールを満たす範囲で、信号配線以外の領域を全て電源領域として確保できるため、最も効果的に電源電圧降下を抑えることができる。
【０００９】
請求項２の発明は、多層化配線を行う半導体集積回路装置において、電源およびグラント幹線を交互に敷詰めて配線するステップと、配線した前記電源およびグランド幹線を下位レイヤで配線するステップと、前記電源およびグランド幹線をそれぞれコンタクトで全て接続するステップと、信号配線後のデザインルールチェックにより配線レイアウトのショート箇所を検出するステップと、前記ショート箇所についてネット情報を抽出するステップと、前記ネット情報が電源かどうかを判定するステップと、ネット情報が電源である領域についてデザインルールを満たすように電源およびグラント幹線部分を削除するステップとを含むものである。
【００１０】
上記構成によれば、あらかじめコア領域に電源およびグランド幹線を敷詰め、信号配線後のデザインルールチェックにより信号配線レイアウトのショート箇所を検出し、このショート箇所が電源である場合に電源およびグランド幹線の配線部分を削除して信号配線する方法であるため、デザインルールを満たす範囲で、信号配線以外の領域を全て電源領域として確保することができ、最も効果的に電圧降下対策を行うことができる。
【００１１】
請求項３の発明は、請求項２記載の半導体集積回路装置の電源レイアウト方法において、配線レイヤを指定するステップを含むものである。
【００１２】
上記構成によれば、配線レイヤを指定することができるため、コンタクトの乗換えにより抵抗や容量値に変動が生ずることを避けたいアナログ配線等に適用することができる。
【００１３】
請求項４の発明は、請求項１から３のいずれか１項記載の半導体集積回路装置の電源レイアウト方法を実施するものである。
【００１４】
【発明の実施の形態】
以下、本発明の一実施の形態について図面を参照しながら説明する。なお、以下の図面の記載において、同一または類似の部分には同一または類似の符号を付し、同一部分については重複した説明を省略する。
【００１５】
図１は本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す多層化電源配線レイアウト図である。図１において、外部接続回路およびＩ／Ｏ電源１０５を置くＩ／Ｏ領域をチップ境界１０１から除外した領域がコア領域１０２である。
【００１６】
本発明の電源およびグランド幹線はコア領域１０２全面に敷詰める。敷詰め方法は、指定した電源およびグランド幹線幅で、コア領域１０２内にＶＤＤ（電源幹線）１０３およびＶＳＳ（グランド幹線）１０４を交互に配線する。
【００１７】
電源およびグランド幹線幅はＩ／Ｏ電源１０５の配置位置より決定する。これは、Ｉ／Ｏ電源１０５の電源ピンがＶＤＤ（電源幹線）１０３およびＶＳＳ（グランド幹線）１０４を配置しただけで接続されるからである。
【００１８】
図２は本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す多層化電源配線レイアウトの立体図である。図２において、図１で配線したＶＤＤ（電源幹線）１０３およびＶＳＳ（グランド幹線）１０４の各々について、スタンダードセルの電源引き込みレイヤを除く全ての配線レイヤ２０１を使用し、各々のレイヤを配線間コンタクトレイヤ２０２で接続する。
【００１９】
図３は本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す電源配線接続レイアウト図である。図３において、ＶＤＤ（セル供給）３０１およびＶＳＳ（セル供給）３０２の各々について、ＶＤＤ（電源幹線）１０３およびＶＳＳ（グランド幹線）１０４を配線間コンタクト３０３で接続する。以上の方法により、コア領域全面に敷詰められた電源配線は、スタンダードセルの電源供給も含めて接続されたことになる。
【００２０】
図４は本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す電源設計フロー図である。図４において、まずステップ４０３で、セル配置データ４０１およびＩ／Ｏ配置データ４０２からレイアウトの再現を行う。
【００２１】
次に、ステップ４０４で電源およびグランド配線幅を決定する。これは、コア領域に敷詰めた電源およびグランド幹線がＩ／Ｏ電源ピンと接続されるため、チップの電源Ｉ／Ｏ間の距離により決定する。
【００２２】
その後、ステップ４０５で、図１および図２に示したように、決定した電源およびグランド幹線幅でＶＤＤ（電源幹線）１０３およびＶＳＳ（グランド幹線）１０４をコア領域に配線する。さらに、ステップ４０６で電源およびグランド幹線とスタンダードセルの電源配線間をコンタクトにより接続後、ステップ４０７で電源およびグランド幹線とチップのＩ／Ｏ電源ピン間を接続する。
【００２３】
以上の電源配線方法により、電源配線接続レイアウト領域を最大限にすることができるため、電源およびグランド幹線が強化されたレイアウトを実現することができる。
【００２４】
図５および図６は本発明に係る半導体集積回路装置の電源レイアウト方法を説明するためのスタンダードセルのレイアウト図である。図５はスタンダードセル５０１間の接続情報５０２を示し、図６は接続情報５０２の配線経路を探索し信号配線６０１で配線する様子を示している。
【００２５】
図７および図８は本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す多層化配線レイアウトの立体図である。図７において、信号配線６０１でセル配線を行った後にデザインルールチェック（ＤＲＣ）を実施する。全ての配線レイヤを電源配線に用いた場合、ＤＲＣで信号配線６０１とＶＤＤ（電源幹線）１０３およびＶＳＳ（グランド幹線）１０４間のショートが検出される。
【００２６】
そのため、図８において、信号配線６０１とＶＤＤ（電源幹線）１０３およびＶＳＳ（グランド幹線）１０４間のショート箇所である電源配線部分８０１およびグランド配線部分８０２を削除する。その際に、デザインルールを満たすように配線間のセパレーションも考慮して削除を行う。
【００２７】
図９は本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す多層化レイアウト配線フロー図である。図９において、まずステップ９０４で、セル配置データ９０１、電源およびグランド幹線データ９０２、ネットリスト９０３を入力情報として、レイアウトの再現を行う。電源およびグランド幹線データ９０２は図４の電源設計フロー図における出力であり、ここで再現されるのは、セルの配置とチップコア内部に敷詰められた電源およびグランド幹線である。
【００２８】
次にステップ９０５で、配線接続のあるセルの入出力ピン座標を全て抽出する。接続情報はネットリスト９０３による。セルの入出力ピン座標を抽出した後、ステップ９０６でセルのピン座標を結ぶ配線経路を探索する。接続のある全てのネット名の探索完了をステップ９０７で確認後、ステップ９０８で信号配線を行う。
【００２９】
信号配線後、ステップ９０９でＤＲＣを行う。ＤＲＣにより信号配線箇所と電源およびグランド幹線データ９０２間のショートエラーが検出される。これをステップ９１０でチェックし、ステップ９１１でショート箇所の電源およびグランド幹線データ９０２を削除する。その際、配線間のセパレーションも含めてデザインルールを満たすように削除する。
【００３０】
その後、ステップ９１２〜９１５電源幹線のコンタクト接続、電源およびグランド幹線とスタンダードセルの電源配線間のコンタクト接続、電源幹線とＩ／Ｏ電源間の接続を行い、処理を終了する。本実施例ではスタンダードセルにより説明しているが、マクロセルにおける処理も同様である。
【００３１】
以上の電源レイアウト方法により、始めに電源およびグランド領域を敷詰め、信号配線で必要となる領域についてのみ電源およびグランド削除するため、電源配線接続レイアウト領域を最大限に残したレイアウトを実現することができる。
【００３２】
図１０は本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す多層化レイアウト配線フロー図である。アナログ配線はコンタクトの乗換えによっても抵抗や容量値に変動があるため、できる限り影響の少ないレイアウトにするのが望ましい。そこで、図１０においては、図９のレイアウト配線フローに対して配線指定レイヤ１００１を入力情報に加え、ステップ１００２で読込んだレイヤで信号配線を行うことにより、配線レイヤの制御も可能にしている。他のレイアウト処理は図９と同様である。
【００３３】
【発明の効果】
本発明によれば、あらかじめコア領域に電源およびグランド幹線を敷詰め、信号配線に必要な領域について、配線間セパレーション等のデザインルールを満たすように前記電源およびグランド幹線の配線部分を削除することにより、信号配線に不必要な領域を最大限に電源幹線に利用できるため、最も効果的に電圧降下対策を行うことができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す多層化電源配線レイアウト図。
【図２】本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す多層化電源配線レイアウトの立体図。
【図３】本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す電源配線接続レイアウト図。
【図４】本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す電源設計フロー図。
【図５】本発明に係る半導体集積回路装置の電源レイアウト方法を説明するためのスタンダードセルのレイアウト図。
【図６】本発明に係る半導体集積回路装置の電源レイアウト方法を説明するためのスタンダードセルのレイアウト図。
【図７】本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す多層化配線レイアウトの立体図。
【図８】本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す多層化配線レイアウトの立体図。
【図９】本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す多層化レイアウト配線フロー図。
【図１０】本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す多層化レイアウト配線フロー図。
【符号の説明】
１０１ チップ境界
１０２ コア領域
１０３ ＶＤＤ（電源幹線）
１０４ ＶＳＳ（グランド幹線）
１０５ Ｉ／Ｏ電源
２０１ 配線レイヤ
２０２ 配線間コンタクトレイヤ
３０１ ＶＤＤ（セル供給）
３０２ ＶＳＳ（セル供給）
３０３ 配線間コンタクト
４０１ セル配置データ
４０２ Ｉ／Ｏ配置データ
４０３〜４０８ステップ
５０１ スタンダードセル
５０２ 接続情報
６０１ 信号配線
８０１ 電源配線部分のショート箇所
８０２ グランド配線部分のショート箇所
９０１ セル配置データ
９０２ 電源およびグランド幹線データ
９０３ ネットリスト
９０４〜９１５ ステップ
１００１ 配線指定レイヤ
１００２ ステップ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a power supply method for a semiconductor integrated circuit device as a measure against a voltage drop.
[0002]
[Prior art]
In power supply of a semiconductor integrated circuit device, a voltage drop may occur in a circuit as a result of a design, and a reinforcing power supply wiring may be provided. However, after designing the main power supply wiring, the clock wiring, and the signal wiring, it is often difficult to perform the reinforcing power supply wiring.
[0003]
As a countermeasure, a power supply reinforcement method in which a power supply voltage countermeasure element is placed in advance in a gap or a regular position of a logic element and wiring of the power supply voltage countermeasure element is performed at a place where a voltage drop occurs due to analysis after design. (For example, see Patent Document 1).
[0004]
[Patent Document 1]
JP-A-2002-110802
[Problems to be solved by the invention]
The above-described conventional power supply reinforcing method is effective when there is a gap between the logic elements or when there is a margin in the layout. However, in the case of a layout with a high filling ratio, the gap in which the power supply voltage countermeasure elements can be arranged is reduced, and the number of power supply voltage countermeasure elements is reduced. In addition, reduction in chip size is indispensable for realizing low cost, and it is expected that it will be difficult to implement the above-mentioned conventional power supply reinforcing method in the future.
[0006]
The present invention solves the above-mentioned conventional problems. In the layout of a semiconductor integrated circuit device which is required to have a higher density, a smaller chip size and a higher filling ratio in the future, additional wiring for a reinforcing power supply is required. It is therefore an object of the present invention to provide a power supply layout method capable of effectively taking measures against a voltage drop in power supply without having to perform the above.
[0007]
[Means for Solving the Problems]
According to a first aspect of the present invention, in a semiconductor integrated circuit device for performing multi-layer wiring, a power supply and a ground main line are laid in advance in a core region, and a wiring portion of the power supply and the ground main line is deleted as necessary to satisfy a design rule. Then, an area necessary for the signal wiring is opened.
[0008]
According to the above configuration, the power supply and ground trunks are laid in advance in the core area, and the power supply and ground trunks are removed from the area necessary for signal wiring, so that the area other than the signal wiring is satisfied as far as the design rule is satisfied. Can be secured as a power supply region, so that a power supply voltage drop can be suppressed most effectively.
[0009]
The invention according to claim 2, wherein in the semiconductor integrated circuit device performing multi-layer wiring, a step of alternately laying and wiring power and ground trunks, and a step of wiring the wired power and ground trunks in a lower layer; Connecting all of the power supply and ground trunk lines with contacts, detecting short-circuited portions in the wiring layout by design rule checking after signal wiring, extracting net information for the short-circuited portions, And a step of deleting the power supply and the grant trunk so as to satisfy the design rule for the area where the net information is the power supply.
[0010]
According to the above configuration, power and ground trunks are laid in the core area in advance, and a short circuit in the signal wiring layout is detected by a design rule check after signal wiring. Since this method is a method of performing signal wiring by removing the wiring portion, all areas other than the signal wiring can be secured as power supply areas within a range satisfying the design rule, and the most effective measure for voltage drop can be taken.
[0011]
According to a third aspect of the present invention, in the power supply layout method for a semiconductor integrated circuit device according to the second aspect, a step of designating a wiring layer is included.
[0012]
According to the above configuration, since a wiring layer can be specified, the present invention can be applied to an analog wiring or the like where it is desired to avoid a change in resistance or capacitance due to a change in contact.
[0013]
According to a fourth aspect of the present invention, there is provided a power supply layout method for a semiconductor integrated circuit device according to any one of the first to third aspects.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar portions are denoted by the same or similar reference numerals, and the same portions will not be described repeatedly.
[0015]
FIG. 1 is a layout diagram of a multilayer power supply wiring showing an embodiment of a power supply layout method for a semiconductor integrated circuit device according to the present invention. In FIG. 1, a core region 102 is a region where an I / O region where an external connection circuit and an I / O power supply 105 are placed is excluded from a chip boundary 101.
[0016]
The power and ground trunk lines of the present invention are laid all over the core region 102. In the filling method, VDD (power supply main line) 103 and VSS (ground main line) 104 are alternately wired in the core region 102 with the specified power supply and ground main line width.
[0017]
The width of the power and ground trunk lines is determined from the position of the I / O power supply 105. This is because the power supply pins of the I / O power supply 105 are connected only by disposing the VDD (power supply main line) 103 and the VSS (ground main line) 104.
[0018]
FIG. 2 is a three-dimensional view of a multilayer power supply wiring layout showing an embodiment of a power supply layout method for a semiconductor integrated circuit device according to the present invention. In FIG. 2, for each of the VDD (power main line) 103 and the VSS (ground main line) 104 wired in FIG. 1, all the wiring layers 201 except for the power supply lead layer of the standard cell are used, and each layer is connected to the wiring contact. The connection is made by the layer 202.
[0019]
FIG. 3 is a power supply wiring connection layout diagram showing an embodiment of a power supply layout method for a semiconductor integrated circuit device according to the present invention. In FIG. 3, for each of a VDD (cell supply) 301 and a VSS (cell supply) 302, a VDD (power supply main line) 103 and a VSS (ground main line) 104 are connected by an inter-wire contact 303. By the above method, the power supply wiring laid all over the core region is connected including the power supply of the standard cell.
[0020]
FIG. 4 is a power supply design flow chart showing an embodiment of a power supply layout method for a semiconductor integrated circuit device according to the present invention. In FIG. 4, first, in step 403, the layout is reproduced from the cell arrangement data 401 and the I / O arrangement data 402.
[0021]
Next, in step 404, the widths of the power supply and the ground wiring are determined. This is determined by the distance between the power I / Os of the chips, because the power and ground trunks laid in the core area are connected to the I / O power pins.
[0022]
Thereafter, in step 405, as shown in FIGS. 1 and 2, VDD (power supply trunk) 103 and VSS (ground trunk) 104 are wired in the core region with the determined power supply and ground trunk width. Further, in step 406, the power supply and ground trunks are connected to the power supply wiring of the standard cell by contacts, and in step 407, the power supply and ground trunks are connected to the I / O power supply pins of the chip.
[0023]
According to the power supply wiring method described above, the power supply wiring connection layout area can be maximized, so that a layout in which the power supply and ground trunk lines are strengthened can be realized.
[0024]
5 and 6 are layout diagrams of standard cells for describing a power supply layout method for a semiconductor integrated circuit device according to the present invention. FIG. 5 shows connection information 502 between the standard cells 501, and FIG. 6 shows a state in which a wiring path of the connection information 502 is searched and wired by the signal wiring 601.
[0025]
7 and 8 are three-dimensional views of a multilayer wiring layout showing an embodiment of a power supply layout method for a semiconductor integrated circuit device according to the present invention. In FIG. 7, a design rule check (DRC) is performed after cell wiring is performed on the signal wiring 601. When all the wiring layers are used for the power supply wiring, a short circuit between the signal wiring 601 and the VDD (power supply main line) 103 and the VSS (ground main line) 104 is detected by the DRC.
[0026]
Therefore, in FIG. 8, the power supply wiring portion 801 and the ground wiring portion 802, which are short-circuit portions between the signal wiring 601 and VDD (power supply main line) 103 and VSS (ground main line) 104, are deleted. At this time, the deletion is performed in consideration of the separation between the wirings so as to satisfy the design rule.
[0027]
FIG. 9 is a multi-layer layout wiring diagram showing an embodiment of a power supply layout method for a semiconductor integrated circuit device according to the present invention. In FIG. 9, first, in step 904, the layout is reproduced using the cell arrangement data 901, the power and ground trunk data 902, and the netlist 903 as input information. The power and ground trunk line data 902 is an output in the power supply design flow diagram of FIG. 4, and reproduced here are the arrangement of cells and the power and ground trunk lines spread inside the chip core.
[0028]
Next, in step 905, all the input / output pin coordinates of the cell with the wiring connection are extracted. The connection information is based on the netlist 903. After the input / output pin coordinates of the cell are extracted, in step 906, a wiring path connecting the cell pin coordinates is searched. After confirming the completion of the search for all connected net names in step 907, signal wiring is performed in step 908.
[0029]
After the signal wiring, DRC is performed in step 909. The DRC detects a short error between the signal wiring location and the power supply and ground main line data 902. This is checked in step 910, and in step 911, the power supply and ground main line data 902 at the short-circuit location is deleted. At this time, deletion is performed so as to satisfy the design rule, including separation between wirings.
[0030]
Then, steps 912-915, the contact connection of the power supply main line, the contact connection between the power supply and ground main line and the power supply wiring of the standard cell, and the connection between the power supply main line and the I / O power supply are completed, and the process is terminated. In the present embodiment, the description is made using the standard cell, but the processing in the macro cell is the same.
[0031]
According to the power supply layout method described above, the power supply and ground areas are laid first, and the power supply and ground are removed only for the areas required for the signal wiring, thereby realizing a layout in which the power supply wiring connection layout area is left as much as possible. it can.
[0032]
FIG. 10 is a multi-layer layout wiring diagram showing an embodiment of a power supply layout method for a semiconductor integrated circuit device according to the present invention. Since the analog wiring has a change in resistance and capacitance even when the contacts are switched, it is desirable to make the layout as little as possible. Therefore, in FIG. 10, the wiring layer can be controlled by adding the wiring designation layer 1001 to the input information in the layout wiring flow of FIG. 9 and performing signal wiring on the layer read in step 1002. . Other layout processes are the same as those in FIG.
[0033]
【The invention's effect】
According to the present invention, the power supply and ground trunks are laid in advance in the core region, and the wiring portions of the power supply and ground trunks are deleted in a region required for signal wiring so as to satisfy a design rule such as separation between wirings. Since the area unnecessary for the signal wiring can be used to the maximum extent for the power supply trunk line, the most effective measure for voltage drop can be taken.
[Brief description of the drawings]
FIG. 1 is a layout diagram of a multilayer power supply wiring showing an embodiment of a power supply layout method for a semiconductor integrated circuit device according to the present invention.
FIG. 2 is a three-dimensional view of a multilayer power supply wiring layout showing an embodiment of a power supply layout method for a semiconductor integrated circuit device according to the present invention.
FIG. 3 is a power supply wiring connection layout diagram showing an embodiment of a power supply layout method for a semiconductor integrated circuit device according to the present invention.
FIG. 4 is a power supply design flowchart showing an embodiment of a power supply layout method for a semiconductor integrated circuit device according to the present invention.
FIG. 5 is a layout diagram of standard cells for explaining a power supply layout method for a semiconductor integrated circuit device according to the present invention.
FIG. 6 is a layout diagram of standard cells for explaining a power supply layout method for a semiconductor integrated circuit device according to the present invention.
FIG. 7 is a three-dimensional view of a multilayer wiring layout showing an embodiment of a power supply layout method for a semiconductor integrated circuit device according to the present invention.
FIG. 8 is a three-dimensional view of a multilayer wiring layout showing an embodiment of a power supply layout method for a semiconductor integrated circuit device according to the present invention.
FIG. 9 is a multi-layer layout wiring flow diagram showing an embodiment of a power supply layout method for a semiconductor integrated circuit device according to the present invention.
FIG. 10 is a multi-layer layout wiring flow chart showing an embodiment of a power supply layout method for a semiconductor integrated circuit device according to the present invention.
[Explanation of symbols]
101 chip boundary 102 core area 103 VDD (power supply main line)
104 VSS (Grand Trunk Line)
105 I / O power supply 201 Wiring layer 202 Wiring contact layer 301 VDD (cell supply)
302 VSS (cell supply)
303 Inter-wiring contact 401 Cell arrangement data 402 I / O arrangement data 403 to 408 Step 501 Standard cell 502 Connection information 601 Signal wiring 801 Short wiring point 802 Ground wiring short point 901 Cell layout data 902 Power supply and ground trunk Data 903 Netlist 904 to 915 Step 1001 Wiring designation layer 1002 Step
