JP2004356371A

JP2004356371A - Method of manufacturing liquid crystal display

Info

Publication number: JP2004356371A
Application number: JP2003152152A
Authority: JP
Inventors: Shii Chuu-Jan; シーチュー−ジャン; Gwo-Long Lin; リングォ−ロン; I-Min Lu; ルーイ−ミン
Original assignee: Toppoly Optoelectronics Corp
Current assignee: TPO Displays Corp
Priority date: 2003-05-29
Filing date: 2003-05-29
Publication date: 2004-12-16

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a p-type liquid crystal display formed of seven times of lithographic processes from a complicated CMOS liquid crystal display formed by the manufacturing processes requiring the eight times of lithographic processes and four times of ion implantation processes. <P>SOLUTION: After the formation of an active layer of a p-type low temperature polycrystal silicon thin film transistor 128 and a lower accumulation electrode 108 of an accumulation capacitance, the p-type source 112 and drain 114 are respectively formed. A dopant is implanted to the lower accumulation electrode. Thereafter, a gate insulating layer 124, a gate electrode 126, a capacitor dielectric material layer 132, and an upper accumulation electrode 134, are formed. Finally, the source conductor 156, drain conductor 158 and pixel electrode 172 of the liquid crystal display are formed. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、低温多結晶シリコン薄膜トランジスタ液晶ディスプレイ（ｌｏｗｔｅｍｐｅｒａｔｕｒｅｐｏｌｙｓｉｌｉｃｏｎｔｈｉｎｆｉｌｍｔｒａｎｓｉｓｔｏｒｌｉｑｕｉｄｃｒｙｓｔａｌｄｉｓｐｌａｙ、ＬＴＰＳＴＦＴ−ＬＣＤ）の製造方法を提供することを目的とするものであり、特に７つのフォトリソグラフィ工程を利用し、完全にＰ型低温多結晶シリコン薄膜トランジスタから液晶ディスプレイを構成する製造方法を指すものである。
【０００２】
【従来の技術】
現在の平面ディスプレイ技術において、液晶ディスプレイ（ｌｉｑｕｉｄｃｒｙｓｔａｌｄｉｓｐｌａｙ、ＬＣＤ）は、最も成熟した技術と言うことができる。日常生活でよく目にする携帯電話、デジタルカメラ、ビデオカメラ、ノート型パソコン、またモニター装置は、全てこの技術を利用した商品である。しかし、人々のディスプレイに対する視覚的要求が高まり、新技術の応用領域が絶えず拡張する中、画質、解析度、輝度が高く、しかも低価格の平面ディスプレイの開発が、将来のディスプレイ技術のトレンドとなり、また新しいディスプレイ技術の発展の原動力となっている。平面ディスプレイ技術における低温多結晶シリコン薄膜トランジスタは、アクティブドライブ（ａｃｔｉｖｅｌｙｄｒｉｖｅ）の流れに適合する特性を有し、その技術は前記目標を達成することのできる重要な技術的ブレイクスルーであり、この枠組みにおける様々な新技術が、絶えず機運に乗じて生まれている。
【０００３】
図１から図８を参照されたい。図１から図８は、広く知られている低温多結晶シリコン薄膜トランジスタ液晶ディスプレイ９８の製造方法を示したものである。広く知られている低温多結晶シリコン薄膜トランジスタ液晶ディスプレイ９８は、絶縁基板１０の上に製造され、絶縁基板１０は、透明な（ｔｒａｎｓｐａｒｅｎｔ）材質でできており、通常、これは、ガラス基板または石英（ｑｕａｒｔｚ）基板である。また、絶縁基板１０の表面には、画素配列エリア（ｐｉｘｅｌａｒｒａｙａｒｅａ）１１および周辺回路エリア（ｐｅｒｉｐｈｅｒｙｃｉｒｃｕｉｔａｒｅａ）１３が含まれる。
【０００４】
図１に示されるように、まず、絶縁基板１０の表面に非晶質シリコン薄膜（ａｍｏｒｐｈｏｕｓｓｉｌｉｃｏｎｆｉｌｍ、図示されていない）を形成し、続いて、エキシマレーザアニール（ｅｘｃｉｍｅｒｌａｓｅｒａｎｎｅａｌｉｎｇ、ＥＬＡ）工程を行い、非晶質シリコン薄膜（図示されていない）を結晶させて多結晶シリコン層（図示されていない）にする。この後、絶縁基板１０の表面にある画素配列エリア１１内に少なくとも１つのアクティブエリア（ａｃｔｉｖｅａｒｅａ）１２を形成し、周辺回路エリア１３内に少なくとも１つのアクティブエリア１４を形成するため、１回目のリソグラフィ−エッチング工程を行う。このうち、アクティブエリア１２の表面には、ソース区域（ｓｏｕｒｃｅｒｅｇｉｏｎ、図示されていない）、ドレーン区域（ｄｒａｉｎｒｅｇｉｏｎ、図示されていない）、チャンネル区域（ｃｈａｎｎｅｌｒｅｇｉｏｎ、図示されていない）、および下部蓄積電極（ｂｏｔｔｏｍｓｔｏｒａｇｅｅｌｅｃｔｒｏｄｅ）の予定区域（図示されていない）が含まれ、各アクティブエリア１４の表面には、ソース区域（図示されていない）、ドレーン区域（図示されていない）、およびチャンネル区域（図示されていない）が含まれる。
【０００５】
図２に示されるように、続いて、２回目のリソグラフィ−エッチング工程を行い、絶縁基板１０の表面上にフォトレジスト層１６を形成し、これをもって画素配列エリア１１内にある下部蓄積電極（ｂｏｔｔｏｍｓｔｏｒａｇｅｅｌｅｃｔｒｏｄｅ）１８の位置（ｓｉｔｅ）を定義する。続いて、画素配列エリア１１内で露出しているアクティブエリア１２内に高濃度のＮ型ドーパントを注入するために、イオン注入工程を行い、下部蓄積電極１８の製造を完了させる。
【０００６】
この後、フォトレジスト層１６を取り除き、図３に示すとおり、構造全体の表面に、絶縁層２２および第一誘電体層（図示されていない）を順序どおりに形成した後、３回目のリソグラフィ−エッチング工程を行い、画素配列エリア１１内に薄膜トランジスタのゲート電極２４を形成し、画素配列エリア１１内の下部蓄積電極１８の上に上部蓄積電極２６を形成し、同時に、周辺回路エリア１３内に、Ｎ型ＭＯＳ（ＮＭＯＳ）トランジスタのゲート電極２８およびＰ型ＭＯＳ（ＰＭＯＳ）トランジスタのゲート電極３２をそれぞれ形成する。
【０００７】
続いて、図４に示すとおり、ゲート電極２４、２８、３２および上部蓄積電極２６をエッチングマスクとして、エッチング工程を行い、ゲート絶縁層（ｇａｔｅｉｎｓｕｌａｔｉｎｇｌａｙｅｒ）３４、３６、３８、およびキャパシタ導電体層（ｃａｐａｃｉｔｏｒｄｉｅｌｅｃｔｒｉｃｌａｙｅｒ）４２を形成し、蓄積容量（ｓｔｏｒａｇｅｃａｐ）４４の製造を完了させる。
【０００８】
これに続き、ゲート電極２４、２８、３２をマスクとして、イオン注入工程を行い、低濃度のＮ型イオンを注入し、ゲート電極２４、２８、３２の両側のアクティブエリア１２、１４内にＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）区域４６、４８、５２を形成する。なお、この場所で行うイオン注入工程は低濃度のＮ型イオンを注入する工程であるため、下部蓄積電極１８のドーパント濃度には影響がない。
【０００９】
図５に示されるように、これに続いて、４回目のリソグラフィ‐エッチング工程を行い、構造全体の表面にフォトレジスト層５４を形成する。なお、このフォトレジスト層５４は、画素配列エリア１１内のゲート電極２４およびＬＤＤ５６の予定区域などをカバーし、同時に周辺回路エリア１３内のＰ型ＭＯＳトランジスタを作るために用いる予定区域をカバーする。続いて、イオン注入工程を行って、高濃度のＮ型イオンを注入することにより、画素配列エリア１１にあるアクティブエリア１２内に薄膜トランジスタ５８のソース電極６２およびドレーン電極６４を形成し、同時に周辺回路エリア１３にあるアクティブアリア１４内にＮ型ＭＯＳトランジスタ６６のソース電極６８およびドレーン電極７２を形成する。
【００１０】
この後、フォトレジスト層５４を取り除き、図６に示すように、５回目のリソグラフィ−エッチング工程を行い、構造全体の表面にフォトレジスト層７４を形成する。なお、このフォトレジスト層７４では、周辺回路エリア１３内のＰ型ＭＯＳトランジスタ７６を作るために用いる予定区域のみが露出している。続いて、イオン注入工程を行い、高濃度のＰ型イオンを注入することにより、アクティブエリア１４内にＰ型ＭＯＳトランジスタ７６のソース電極７８およびドレーン電極８２を形成する。なお、この場所で行うイオン注入工程は高濃度のＰ型イオンを注入する工程であるため、この前に形成されたＮ型ＬＤＤ区域５２（図５に図示されている）は、補正を行い（ｃｏｍｐｅｎｓａｔｅ）、かつソース電極７８およびドレーン電極８２に転換する。
【００１１】
この後、フォトレジスト層７４を取り除き、図７に示すように、構造全体の表面に絶縁層８４を形成する。この絶縁層８４は、ゲート電極２４、２８、３２、および上部蓄積電極２６をカバーする。続いて、６回目のリソグラフィ−エッチング工程を行い、絶縁層８４の一部を取り除き、ソース電極６２、６８、７８およびドレーン電極７２、８２を連通させる第一コンタクトホール（ｃｏｎｔａｃｔｈｏｌｅ）８５をそれぞれ形成する。この後、画素配列エリア１１内の第二絶縁層８４の表面に、ソース電極６２に電気的に連結するソース導線（ｓｏｕｒｃｅｗｉｒｅ）８６を形成し、周辺回路エリア１３内の第二絶縁層８４の表面に、ソース電極６８、７８に電気的に連結するソース導線８８、およびＮ型ＭＯＳトランジスタ６６とＰ型ＭＯＳトランジスタ７６を電気的に連結する導線９２をそれぞれ形成し、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの製造を完了させる。
【００１２】
図８に示されるように、続いて、構造全体の表面に絶縁層９４を形成する。なお、この絶縁層９６は、前記絶縁層８４、ソース導線８６、８８、および導線９２をカバーする。ここで、７回目のリソグラフィ−エッチング工程を行って、絶縁層９４の一部を取り除き、かつ絶縁層９４内にドレーン電極６４に連結する第二コンタクトホール９５を形成する。この後、絶縁層９４の上に、透明誘電体層（図示されていない）を形成し、最後に８回目のリソグラフィ−エッチング工程を行って、透明誘電体層の一部を取り除き、絶縁層９４の上に画素電極（ｐｉｘｅｌｅｌｅｃｔｒｏｄｅ）９６を形成する。なお、この画素電極９６が、透明誘電体層（図示されていない）の埋め込まれた第二コンタクトホール９５を経由して、下層のドレーン電極６４に電気的に連結されることにより、低温多結晶シリコン薄膜トランジスタ液晶ディスプレイ９８の製造は完了する。
【００１３】
【特許文献１】
特開２００３−１４９６７９号公報
【００１４】
【発明が解決しようとする課題】
しかし、広く知られる低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法の場合、かなり深刻な問題が出てくる。即ち、前記製造方法により製造する低温多結晶シリコン薄膜トランジスタ液晶ディスプレイについては、下部蓄積電極、ソース電極、ドレーン電極、およびＬＤＤを形成するとき、３つの異なるフォトレジスト層を形成し、４つのイオン注入工程を実施する必要がある。このように多くの工程が必要なため、製造プロセスが非常に複雑化する。また、フォトレジスト層を形成するときには、毎回リソグラフィ工程を行う必要があり、このリソグラフィ工程には、毎回ブレ（ｍｉｓ−ａｌｉｇｎｅｄ）のリスクが存在する。このように複雑で幾重にも重なったリソグラフィ工程を経てできた素子の上には、どうしても欠陥（ｄｅｆｅｃｔ）が生じてしまう。特に、ＬＤＤ部分については、ゲート電極製造時のブレ、画素配列エリア内の薄膜トランジスタのソース電極およびドレーン電極を作るときのブレが重なるため、幅が非対称（ａｓｙｍｍｅｔｒｙ）となり、素子が早く崩れてしまう原因になる。このほか、広く知られる技術では、ＣＭＯＳトランジスタの製造方法を用いている。これは集積回路工業でよく見られる製造方法にしたがったものだが、Ｎ型ＭＯＳトランジスタを含むとともに、Ｐ型ＭＯＳトランジスタも含む回路製造方法では、リソグラフィ工程とイオン注入工程の回数を著しく減少させることが不可能なうえ、Ｎ型低温多結晶シリコン薄膜トランジスタ自体の漏洩電流（ｌｅａｋａｇｅｃｕｒｒｅｎｔ）の大きさを制御することも難しいため、画素エリア内で応用すると、往々にして画質（ｉｍａｇｅｑｕａｌｉｔｙ）の問題が生じる。したがって、どうすれば低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの新しい製造方法を開発し、製造プロセスを簡素化し、ブレの発生を抑えるためにリソグラフィ工程の回数を減らし、それによって素子の欠陥を減らし、かつ生産性（ｙｉｅｌｄ）および画質を高めることができるかということが非常に重要な課題となっている。
【００１５】
【課題を解決するための手段】
本発明の主要な目的は、低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法、特に、７つのリソグラフィ工程を利用し、かつ完全にＰ型低温多結晶シリコン薄膜トランジスタから製造する方法を提供することにあり、この製造方法は、配列の一致性（ｐｒｅｃｉｓｅａｌｉｇｎｍｅｎｔ）および信頼性（ｒｅｌｉａｂｉｌｉｔｙ）において優れている。
【００１６】
本発明の最良の実施例においては、まず、絶縁基板を提供し、前記絶縁基板の表面に、それぞれ、少なくとも１つの多結晶シリコンからなるＰ型低温多結晶シリコン薄膜トランジスタのアクティブ層および少なくとも１つの蓄積容量の下部蓄積電極を形成する。なお、各前記アクティブ層にはソース区域、ドレーン区域およびチャンネル区域が含まれる。この後、第二リソグラフィ−エッチング工程、およびＰ型イオン注入工程を実施することにより、各前記ソース区域および各前記ドレーン区域の中にそれぞれ少なくとも１つのソース電極および少なくとも１つのドレーン電極を形成し、かつ各前記下部蓄積電極の中にドーパントを注入する。続いて、前記絶縁基板の表面に金属層を形成する。なお、前記金属層は、各前記アクティブ層および各前記下部蓄積電極をカバーする。この後、第三リソグラフィ−エッチング工程を行うことにより、前記金属層の一部を取り除き、各前記チャンネル区域の上に各前記低温多結晶シリコン薄膜トランジスタのゲート電極を形成することにより、各前記Ｐ型低温多結晶シリコン薄膜トランジスタの製造を完了させ、かつ各前記下部蓄積電極の上に各前記蓄積容量の上部蓄積電極を形成することにより、各前記蓄積容量の製造を完了させる。この後、前記絶縁基板の表面に第一絶縁層を形成する。なお、前記第一絶縁層は、各ゲート電極および各前記上部蓄積電極をカバーする。続いて、第四リソグラフィ−エッチング工程を行うことにより、前記第一絶縁層の一部を取り除き、前記第一絶縁層にそれぞれ少なくとも１つの各前記ソース電極、各前記ドレーン電極および各前記ゲート電極に通じる第一コンタクトホールを形成する。続いて、前記第一絶縁層の表面に誘電体層を形成する。なお、前記誘電体層には、第一コンタクトホールが埋まっている。この後、第五リソグラフィ−エッチング工程を行うことにより、前記誘電体層の一部を取り除き、第一絶縁層の表面に少なくとも１つのソース導線および少なくとも１つのドレーン導線を形成する。なお、各前記ソース導線および各前記ドレーン導線は、それぞれ、各前記第一コンタクトホールを経由して各前記ソース電極および各前記ドレーン電極に電気的に連結される。この後、前記絶縁基板の表面に第二絶縁層を形成する。なお、前記第二絶縁層は、前記第一絶縁層、各前記ソース導線、および各前記ドレーン導線をカバーする。
【００１７】
本発明においては、７つのリソグラフィ工程を利用し、完全にＰ型低温多結晶シリコン薄膜トランジスタからなる液晶ディスプレイを製造することになるため、リソグラフィとイオン注入の工程の数を大幅に減らすことができ、製造プロセスを簡素化するという目的を果たすことができ、かつ効果的にブレのリスクや発生を回避し、素子に欠陥が生じるという情況を改善することができる。また、これにより、製品の信頼度を高めることができる。また、Ｐ型低温多結晶シリコン薄膜トランジスタの漏洩電流がＮ型低温多結晶シリコン薄膜トランジスタの漏洩電流より少なく、かつＰ型低温多結晶シリコン薄膜トランジスタ自体の漏洩電流も比較的コントロールしやすいため、本発明のＰ型低温多結晶シリコン薄膜トランジスタを利用した液晶ディスプレイの製造方法では、さらに効果的に製品の電気的パフォーマンスを改善することができ、かつ液晶ディスプレイの画質にとって大きなプラスとなる。
【００１８】
【発明の実施の形態】
図９から図１３を参照されたい。図９から図１３は、本発明の第一実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイ１７４の製造方法を示したものである。図９に示されるように、本発明の低温多結晶シリコン薄膜トランジスタ液晶ディスプレイは、絶縁基板１００の上に作られる。絶縁基板１００は、光を通す材質で構成されていなければならず、通常、ガラス基板もしくは石英基板である。なお、絶縁基板１００の表面には、画素配列エリア１０１および周辺回路エリア１０３が含まれる。
【００１９】
本発明では、まず、スパッタ工程またはその他の工程により絶縁基板１００の表面に非晶質シリコン薄膜（図示されていない）を形成し、続いて、エキシマレーザアニール工程を行い、非晶質シリコン薄膜（図示されていない）を再結晶させて多結晶シリコン層（図示されていない）にする。この後、１回目のリソグラフィ−エッチング工程を行い、多結晶シリコン層（図示されていない）の一部を取り除き、絶縁基板１００の表面の画素配列エリア１０１にアクティブエリア１０２を形成し、同時に周辺回路エリア１０３も少なくとも１つのアクティブエリア１０４を形成する。このうち、アクティブエリア１０２の表面には、ソース区域（図示されていない）、ドレーン区域（図示されていない）、チャンネル区域（図示されていない）および下部蓄積電極の予定区域（図示されていない）が含まれ、各アクティブエリア１０４の表面には、ソース区域（図示されていない）、ドレーン区域（図示されていない）、およびチャンネル区域（図示されていない）が含まれる。注目すべき点は、エキシマレーザアニール工程は、１回目のリソグラフィ−エッチング工程を行った後においても実施することができるということである。
【００２０】
続いて、図１０が示すように、２回目のリソグラフィ−エッチング工程を行い、絶縁基板１００の表面に第一マスク１０６を形成する。なお、この第一マスク１０６は、画素配列エリア１０１内のアクティブエリア１０２のソース区域１０５とドレーン区域１０７、および下部蓄積電極１０８を露出させ、また、周辺回路エリア１０３内のアクティブエリア１０４のソース区域１０９およびドレーン区域１１１を露出させている。このうち、画素の一体化（ｉｎｔｅｇｒａｔｉｏｎ）の必要性から、本発明の最良の実施例においては、直接下部蓄積電極１０８とドレーン区域１０７を連通させる。続いて、第一マスク１０６を覆いとして利用し、イオン注入工程を行い、高濃度のＰ型イオンを注入し、画素配列エリア１０１にあるアクティブエリア１０２にＰ型低温多結晶シリコン薄膜トランジスタ（図示されていない）のソース電極１１２およびドレーン電極１１４を形成し、下部蓄積電極１０８にＰ型ドーパントを注入し、同時に周辺回路エリア１０３にあるアクティブエリア１０４にもＰ型低温多結晶シリコン薄膜トランジスタ（図示されていない）のソース前極１１６およびドレーン電極１１８を形成する。
【００２１】
この後、第一マスク１０６を取り除き、図１１に示すように、構造全体の表面に、第一絶縁層（図示されていない）および金属層（図示されていない）を順に形成する。なお、この第一絶縁層および金属層は、アクティブエリア１０２、１０４および下部蓄積電極１０８をカバーする。このうち、第一絶縁層（図示されていない）は、単層構造の層または複合構造の層とすることができる。なお、この第一絶縁層を構成する材料には、テトラエトキシシラン（ＴＥＯＳ）を反応ガスとする酸化ケイ素（ＴＥＯＳ−ＳｉＯ２）、酸化ケイ素または窒化ケイ素（ｓｉｌｉｃｏｎｎｉｔｒｉｄｅ）などを使うことができ、金属層を構成する材料には、タングステン（Ｗ）またはクロム（Ｃｒ）などを使うことができる。また、第一絶縁層を形成する前において、本発明は、さらに洗浄工程を含むことができる。なお、この工程では、オゾン溶液を利用し、アクティブエリア１０２、１０４、および下部蓄積電極１０８の表面を洗浄する。洗浄の主な目的は、アクティブエリア１０２、１０４、および下部蓄積電極１０８の表面の自然酸化層（ｎａｔｉｖｅｏｘｉｄｅｌａｙｅｒ、図示されていない）を取り除き、同時にアクティブエリア１０２、１０４、および下部蓄積電極１０８の表面を不動態化する（ｐａｓｓｉｖａｔｅ）ことにより、第一絶縁層が多結晶シリコン形成前にさらに酸化してしまうのを防ぎ、チャンネル区域が汚染されないようにすることにある。
【００２２】
この後、３回目のリソグラフィ−エッチング工程を行い、第一絶縁層および金属層の一部を取り除くことにより、画素配列エリア１０１にあるチャンネル区域１２３に低温多結晶シリコン薄膜トランジスタのゲート絶縁層１２４およびゲート電極１２６を形成して、Ｐ型低温多結晶シリコン薄膜トランジスタ１２８の製造を完了させ、下部蓄積電極１０８の上に蓄積容量のキャパシタ誘電体層１３２および上部蓄積電極１３４を形成して、蓄積容量１３６の製造を完了させ、同時に周辺回路エリア１０３のチャンネル区域１３７にＰ型低温多結晶シリコン薄膜トランジスタのゲート絶縁層１３８、１４４、およびゲート電極１４２、１４６をそれぞれ形成して、Ｐ型低温多結晶シリコン薄膜トランジスタ１４８Ａ、１４８Ｂの製造を完了させる。
【００２３】
注意すべきことは、３回目のリソグラフィ−エッチング工程を行うとき、第一絶縁層が単層構造の層であれ、複合構造の層であれ、一部の厚さはエッチングされずに残る可能性がある、極端な場合、全部の厚さが全くエッチングされずに残る可能性があるということである。どの情況であれ、全て、ゲート電極１２６、１４２、１４６、および上部蓄積電極１３４の下に設置される第一絶縁層をゲート絶縁層１２４、１３８、１４４、およびキャパシタ誘電体層１３２とし、本発明の図面においては、第一絶縁層の完全に除去した状態を実施例としている。また、ゲート絶縁層の厚さは、いずれもゲート電極の厚さよりも薄い。
【００２４】
図１２に示されるように、続いて、構造全体の表面に第二絶縁層１５２を形成する。なお、この第二絶縁層１５２は、ゲート電極１２６、１４２、１４６、および上部蓄積電極１３４をカバーする。この第二絶縁層１５２を形成する材質には、酸化ケイ素、窒化ケイ素、または窒酸化ケイ素を使うことができる。続いて、４回目のリソグラフィ−エッチング工程を行って第二絶縁層１５２の一部を取り除くことにより、第二絶縁層１５２に、ソース電極１１２、１１６、とドレーン電極１１４、１１８を連通させる第一コンタクトホール１５４をそれぞれ形成する。
【００２５】
この後、第二絶縁層１５２の表面に誘電体層（図示されていない）を形成する。なお、この誘電体層は、第一コンタクトホール１５４が埋まっている。続いて、５回目のリソグラフィ−エッチング工程を行い、誘電体層の一部を取り除くことにより、画素配列エリア１０１にある第二絶縁層１５２の表面に、低温多結晶シリコン薄膜トランジスタ液晶ディスプレイのデータラインとして用いる、ソース前極１１２に電気的に連結するソース導線１５６、およびドレーン電極１１４に電気的に連結するドレーン導線１５８を形成する。また、本発明では、実際の必要性に応じて、周辺回路エリア１０３にある第二絶縁層１５２の表面に、ソース電極１１６に電気的に連結するソース導線１６２、およびドレーン電極に電気的に連結するドレーン導線１６４をそれぞれ形成することもできる。
【００２６】
図１３に示されるように、続いて、絶縁基板１００の表面に第三絶縁層１６６を形成する。なお、この第三絶縁層１６６は、前記絶縁層１５２、ソース導線１５６、１６２、およびドレーン導線１５８、１６４をカバーし、層を平らにする役割をはたす。このうち、この第三絶縁層１６６の材質には、酸化ケイ素、窒化ケイ素、またはテトラエトキシシラン（ＴＥＯＳ）を反応ガスとして生成する酸化ケイ素を用いることができる。この後、６回目のリソグラフィ−エッチング工程を行うことによって第三絶縁層１６６の一部を取り除き、かつ第三絶縁層１６６にドレーン導線１５６に連通する第二コンタクトホール１６８を形成する。続いて、第三絶縁層１６６の上に、透明誘電体層（図示されていない）を形成する。なお、この透明誘電体層（図示されていない）は、インジウム・スズ酸化物（ｉｎｄｉｕｍｔｉｎｏｘｉｄｅ、ＩＴＯ）、またはインジウム・亜鉛酸化物（ｉｎｄｉｕｍｚｉｎｃｏｘｉｄｅ、ＩＺＯ）により構成される。最後に、７回目のリソグラフィ−エッチング工程を行うことによって透明誘電体層の一部を取り除き、かつ第三絶縁層１６６の上に画素電極１７２を形成する。なお。この画素電極１７２は、透明誘電体層が埋まっている第二コンタクトホール１６８を経由して、ドレーン導線１５８およびドレーン電極１１４に電気的に連結され、これによって低温多結晶シリコン薄膜トランジスタ液晶ディスプレイ１７４の製造が完了する。
【００２７】
図１４から図１９を参照されたい。図１４から図１９は、本発明の第二実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイ２７４の製造方法を示したものである。図１４に示されるように、本発明の低温多結晶シリコン薄膜トランジスタ液晶ディスプレイは、絶縁基板２００の上に作られる。なお、絶縁基板２００は、透明な材質で構成されなければならず、通常、ガラス基板もしくは石英基板である。また、絶縁基板２００の表面には、画素配列エリア２０１および周辺回路エリア２０３が含まれる。
【００２８】
まず、スパッタ工程またはその他の工程により、絶縁基板２００の表面に非晶質シリコン薄膜（図示されていない）を形成し、続いて、エキシマレーザアニール工程を行って、非晶質シリコン薄膜（図示されていない）を再結晶させて多結晶シリコン層（図示されていない）にする。この後、１回目のリソグラフィ−エッチング工程を行い、多結晶シリコン層の一部を取り除くことによって、絶縁基板２００の表面にある画素配列エリア２０１にアクティブエリア２０２を形成し、同時に周辺回路エリア２０３に少なくとも１つのアクティブエリア２０４を形成する。このうち、アクティブエリア２０２の表面には、ソース区域（図示されていない）、ドレーン区域（図示されていない）、チャンネル区域（図示されていない）、および下部蓄積電極の予定区域（図示されていない）が含まれる。また、各アクティブエリア２０４の表面には、ソース区域（図示されていない）、ドレーン区域（図示されていない）、およびチャンネル区域（図示されていない）が含まれる。なお、注目すべき点は、エキシマレーザアニール工程は、１回目のリソグラフィ−エッチング工程の後に実施することもできるということである。
【００２９】
続いて、図１５に示されるように、絶縁基板２００の表面に第一絶縁層２０６を形成する。なお、この第一絶縁層２０６は、アクティブエリア２０２、２０４をカバーする。このうち、第一絶縁層２０６は、単層構造の層または複合構造の層とすることができる。また、この第一絶縁層２０６を構成する材料には、テトラエトキシシラン（ＴＥＯＳ）を反応ガスとして生成する酸化ケイ素、酸化ケイ素または窒化ケイ素を用いることができる。このほか、第一絶縁層２０６を形成する前において、本発明は、さらに洗浄工程を含むことができる。なお、この工程では、オゾン溶液を利用し、アクティブエリア２０２、２０４の表面を洗浄することによって、アクティブエリア２０２、２０４の表面の自然酸化層（図示されていない）を取り除き、かつアクティブエリア１０２、１０４の表面を不動態化する（ｐａｓｓｉｖａｔｅ）ことによって、第一絶縁層２０６が多結晶シリコン層形成前にさらに酸化してしまうのを防ぎ、チャンネル区域（図示されていない）が汚染されないようにする。
【００３０】
続いて、２回目のリソグラフィ−エッチング工程を行い、絶縁基板２００の表面に第一マスク２０８を形成する。なお、この第一マスク２０８は、画素配列エリア２０１にあるアクティブエリア２０２のソース区域２０５とドレーン区域２０７、および下部蓄積電極２１０を露出させ、同時に周辺回路エリア２０３にあるアクティブエリア２０４のソース区域２０９およびドレーン区域２１１を露出させている。ここで、素子の一体化の必要性から、本発明の最良の実施例において、下部蓄積電極２１０は、ドレーン区域２０７と連通している。続いて、第一マスク２０８を覆いとして利用し、高濃度のＰ型イオン注入工程を行うことによって、画素配列エリア２０１にあるアクティブエリア２０２にＰ型低温多結晶シリコン薄膜トランジスタ（図示されていない）のソース電極２１２およびドレーン電極２１４を形成し、下部蓄積電極２１０にドーパントを注入し、同時に周辺回路エリア２０３にあるアクティブエリア２０４にＰ型低温多結晶シリコン薄膜トランジスタ（図示されていない）のソース電極２１６およびドレーン電極２１８を形成する。
【００３１】
第一マスク２０８を取り除いた後、図１６が示すように、絶縁基板２００の表面に金属層（図示されていない）を形成する。なお、この金属層は、第一絶縁層２０６、アクティブエリア２０２、２０４、および下部蓄積電極２１０をカバーする。金属層を構成する材質には、タングステン（Ｗ）またはクロム（Ｃｒ）を用いることができる。図１７に示されるように、続いて、３回目のリソグラフィ−エッチング工程を行い、第一絶縁層２０６の一部および金属層の一部を取り除くことによって、画素配列エリア２０１にあるチャンネル区域２２３の上に低温多結晶シリコン薄膜トランジスタのゲート絶縁層２２４およびゲート電極２２６を形成し、Ｐ型低温多結晶シリコン薄膜トランジスタ２２８の製造を完了させる。また、下部蓄積電極２１０の上に蓄積容量のキャパシタ誘電体層２３２および上部蓄積電極２３４を形成することによって、蓄積容量２３６の製造を完了させる。また、同時に、周辺回路エリア２０３にあるチャンネル区域２３７にＰ型低温多結晶シリコン薄膜トランジスタのゲート絶縁層２３８、２４４、およびゲート電極２４２、２４６をそれぞれ形成し、Ｐ型低温多結晶シリコン薄膜トランジスタ２４８Ａ、２４８Ｂの製造を完了させる。
【００３２】
注意すべき点は、３回目のリソグラフィ−エッチング工程を行うとき、第一絶縁層２０６が単層構造であれ、複合構造であれ、一部の厚さはエッチングされずに残る可能性がある、極端な場合、全部の厚さが全くエッチングされずに残る可能性があるということである。どの情況であれ、全て、ゲート電極２２６、２４２、２４６、および上部蓄積電極２３４の下に設置される第一絶縁層２０６をゲート絶縁層２２４、２３８、２４４、およびキャパシタ誘電体層２３２とし、図面においては、第一絶縁層２０６を完全に除去した状態を実施例としている。また、ゲート絶縁層の厚さは、いずれもゲート電極の厚さよりも薄い。
【００３３】
図１８に示されるように、絶縁基板２００の表面に第二絶縁層２５２を形成する。なお、第二絶縁層２５２は、ゲート電極２２６、２４２、２４６、および上部蓄積電極２３４をカバーする。この第二絶縁層２５２には、酸化ケイ素層、窒化ケイ素層、または窒酸化ケイ素層を用いることができる。続いて、４回目のリソグラフィ−エッチング工程を行うことによって第二絶縁層２５２の一部を取り除き、かつ第二絶縁層２５２にソース電極２１２、２１６、およびドレーン電極２１４、２１８を連通させる第一コンタクトホール２５４をそれぞれ形成する。
【００３４】
この後、第二絶縁層２５２の表面に誘電体層（図示されていない）を形成し、これによって第一コンタクトホール２５４を塞ぐ。続いて、５回目のリソグラフィ−エッチング工程を行うことによって誘電体層の一部を取り除き、画素配列エリア２０１にある第二絶縁層２５２の表面にソース電極２１２に電気的に連結し、低温多結晶シリコン薄膜トランジスタ液晶ディスプレイのデータラインとして用いるソース導線２５６、およびドレーン電極２１４と電気的に連結するドレーン導線２５８を形成する。本発明においては、実際の必要性に応じて、周辺回路エリア２０３にある第二絶縁層２５２の表面に、ソース電極２１６に電気的に連結するソース導線２６２、およびドレーン電極２１８に電気的に連結するドレーン導線２６４をそれぞれ形成する。注意すべき点は、ゲート電極の上には、コンタクトホールおよび導線が形成され得るということである。
【００３５】
図１９に示されるように、続いて、絶縁基板２００の表面に第三絶縁層２６６を形成する。なお、この第三絶縁層２６６は、第二絶縁層２５２、ソース導線２５６、２６２、およびドレーン導線２５８、２６４をカバーし、層を平らにする役割をはたす。また、第三絶縁層２６６には、酸化ケイ素層、窒化ケイ素層、またはテトラエトキシシラン（ＴＥＯＳ）を反応ガスとして生成する酸化ケイ素層が用いることができる。しかし、６回目のリソグラフィ−エッチング工程を行うことによって第三絶縁層２６６の一部を取り除き、第三絶縁層２６６にドレーン導線２５６と電気的に連結する第二コンタクトホール２６８を形成する。この後、第三絶縁層２６６の上に透明誘電体層（図示されていない）を形成する。なお、透明誘電体層は、インジウム・スズ酸化物（ＩＴＯ）またはインジウム・亜鉛酸化物（ＩＺＯ）で構成される。最後に、７回目のリソグラフィ−エッチング工程を行うことによって透明誘電体層の一部を取り除き、第三絶縁層２６６の上に画素電極２７２を形成する。なお、画素電極２７２は、透明誘電体層によって塞がれた第二コンタクトホール２６８を経由して、ドレーン導線２５８およびドレーン電極２１４に電気的に連結され、これによって低温多結晶シリコン薄膜トランジスタ液晶ディスプレイ２７４の製造は完了する。
【００３６】
【発明の効果】
本発明の低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法は、まず、マスクおよび高ドーパント濃度のＰ型イオン注入工程を利用し、画素配列エリアにあるＰ型薄膜トランジスタのソース電極とドレーン電極、および周辺回路エリアにあるＰ型低温多結晶シリコン薄膜トランジスタのソース電極とドレーン電極をそれぞれ形成する。また、同時に、容量下の電極に対して混合を行い、ゲート電極の製造を行う。したがって、リソグラフィ−イオン注入工程の回数を大幅に減らすことができ、プロセス簡素化の目的をはたすことができ、また、効果的にブレのリスクや可能性を抑え、素子に欠陥が生じる情況を改善することができ、ひいては製品の信頼度・パフォーマンスを高めることができる。しかも、本発明において、各ソース電極およびドレーン電極を作るときは、同時に下部蓄積電極に対して高濃度の混入を行うため、下部蓄積電極のレジスタンス値が所期の値になることを保証することができ、信頼性の高いテストにおける老化テストの基準に適合させる上で大変大きな助けとなる。また、Ｐ型低温多結晶シリコン薄膜トランジスタの漏洩電流は、Ｎ型低温多結晶シリコン薄膜トランジスタの漏洩電流よりも少なく、しかもＰ型低温多結晶シリコン薄膜トランジスタ自体の漏洩電流は、比較的コントロールしやすいため、画素区域に応用するのに非常に適している。また、実際の製品の製造に応用するとき、優れた電気的パフォーマンス、高信頼性パフォーマンス、および高画質という長所を有している。
【００３７】
広く知られている低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法と比較した場合、本発明は、７つのリソグラフィ工程を利用し、かつ完全にＰ型低温多結晶シリコン薄膜トランジスタで液晶ディスプレイを構成するという製造方法を提供しており、リソグラフィ−イオン注入工程の回数を大幅に減らすこととなり、製造プロセスの簡素化という目的を達成することができ、しかも効果的にブレのリスクや可能性、素子に欠陥が生じるという問題をコントロールすることができ、製品の信頼性パフォーマンスを高めることができる。また、Ｐ型低温多結晶シリコン薄膜トランジスタの漏洩電流は、Ｎ型低温多結晶シリコンの漏洩電流より少なく、しかもＰ型低温多結晶シリコン薄膜トランジスタ自体の漏洩電流も比較的コントロールしやすい。したがって、本発明のＰ型低温多結晶シリコン薄膜トランジスタを利用した液晶ディスプレイの製造方法は、製品の電気的パフォーマンスを効果的に改善することができ、液晶ディスプレイの画質にとっても非常に大きなプラスになる。
【００３８】
上記は、本発明の比較的好適な実施例であり、本発明の特許請求の範囲にしたがって行われる均等変化および修飾については、全て本発明の特許範囲となる。
【図面の簡単な説明】
【図１】広く知られている低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図２】広く知られている低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図３】広く知られている低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図４】広く知られている低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図５】広く知られている低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図６】広く知られている低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図７】広く知られている低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図８】広く知られている低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図９】本発明の第一実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図１０】本発明の第一実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図１１】本発明の第一実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図１２】本発明の第一実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図１３】本発明の第一実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図１４】本発明の第二実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図１５】本発明の第二実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図１６】本発明の第二実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図１７】本発明の第二実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図１８】本発明の第二実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図１９】本発明の第二実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【符号の説明】
１０絶縁基板
１１画素配列エリア
１２アクティブエリア
１３周辺回路エリア
１４アクティブエリア
１６フォトレジスト層
１８下部蓄積電極
２２絶縁層
２４ゲート電極
２６上部蓄積電極
２８ゲート電極
３２ゲート電極
３４ゲート絶縁層
３６ゲート絶縁層
３８ゲート絶縁層
４２キャパシタ誘電体層
４４蓄積容量
４６ＬＤＤ区域
４８ＬＤＤ区域
５２ＬＤＤ区域
５４フォトレジスト層
５６ＬＤＤ
５８薄膜トランジスタ
６２ソース電極
６４ドレーン電極
６６ＮＭＯＳトランジスタ
６８ソース電極
７２ドレーン電極
７４フォトレジスト層
７６ＰＭＯＳトランジスタ
７８ソース電極
８２ドレーン電極
８４絶縁層
８５第一コンタクトホール
８６ソース導線
８８ソース導線
９２導線
９４絶縁層
９６画素電極
９８低温多結晶シリコン薄膜トランジスタ液晶ディスプ
レイ
１００、２００絶縁基板
１０１、２０１画素配列エリア
１０２、２０２アクティブ層
１０３、２０３周辺回路エリア
１０４、２０４アクティブ層
１０５、２０５ソース区域
１０６第一マスク
１０７、２０７ドレーン区域
１１１、２１１ドレーン区域
１１２、２２２ソース電極
１１６、２１６ソース電極
１２３、２２３チャンネル区域
１２５、２２５チャンネル区域
１２６、２２６ゲート電極
１２８、２２８Ｐ型低温多結晶シリコン薄膜トランジスタ
１３４、２３４上部蓄積電極
１３７、２３７チャンネル区域
１４２、２４２ゲート電極
１４６、２４６ゲート電極
１４８Ａ、１４８Ｂ、２４８Ａ、２４８ＢＰＭＯＳトランジスタ
１５２、２５２第二絶縁層
１５６、２５６ソース導線
１６２、２６２ソース導線
１６６、２６６第三絶縁層
１７２、２７２画素電極
１７４、２７４低温多結晶シリコン薄膜トランジスタ液晶ディスプ
レイ
２０６第一絶縁層
２０８第一マスク
２１０下部蓄積電極[0001]
TECHNICAL FIELD OF THE INVENTION
An object of the present invention is to provide a method of manufacturing a low temperature polycrystalline silicon thin film transistor liquid crystal display (LTPS TFT-LCD), and in particular, utilizes seven photolithography processes. Refers to a method of manufacturing a liquid crystal display entirely from P-type low-temperature polycrystalline silicon thin film transistors.
[0002]
[Prior art]
In the current flat display technology, a liquid crystal display (LCD) can be said to be the most mature technology. Mobile phones, digital cameras, camcorders, notebook computers, and monitor devices often used in everyday life are all products that use this technology. However, with the increasing demand for visual demands on displays and the constantly expanding application area of new technologies, the development of flat displays with high image quality, resolution, brightness and low price will become the future display technology trend, It is also driving the development of new display technology. Low temperature polycrystalline silicon thin film transistors in flat panel display technology have properties that are compatible with the flow of active drive, and that technology is an important technological breakthrough that can achieve the above goals, and this framework A variety of new technologies are constantly being developed.
[0003]
Please refer to FIG. 1 to FIG. 1 to 8 show a method of manufacturing a low-temperature polycrystalline silicon thin film transistor liquid crystal display 98 widely known. A widely known low-temperature polycrystalline silicon thin film transistor liquid crystal display 98 is manufactured on an insulating substrate 10, and the insulating substrate 10 is made of a transparent material. quatz) substrate. The surface of the insulating substrate 10 includes a pixel array area (pixel array area) 11 and a peripheral circuit area (periphery circuit area) 13.
[0004]
As shown in FIG. 1, first, an amorphous silicon thin film (not shown) is formed on the surface of the insulating substrate 10, and then, an excimer laser annealing (ELA) process is performed. Then, the amorphous silicon thin film (not shown) is crystallized to form a polycrystalline silicon layer (not shown). Thereafter, at least one active area (active area) 12 is formed in the pixel array area 11 on the surface of the insulating substrate 10, and at least one active area 14 is formed in the peripheral circuit area 13. Perform a lithography-etching step. The source area (source region, not shown), the drain area (not shown), the channel area (not shown), and the lower storage electrode are formed on the surface of the active area 12. A scheduled area (not shown) of a bottom storage electrode (not shown) is included, and the surface of each active area 14 has a source area (not shown), a drain area (not shown), and a channel area (not shown). Not included).
[0005]
As shown in FIG. 2, subsequently, a second lithography-etching step is performed to form a photoresist layer 16 on the surface of the insulating substrate 10, and this is used to form a lower storage electrode (bottom) in the pixel array area 11. The position (site) of the storage electron 18 is defined. Subsequently, an ion implantation process is performed to implant a high-concentration N-type dopant into the active area 12 exposed in the pixel array area 11, thereby completing the manufacture of the lower storage electrode 18.
[0006]
Thereafter, the photoresist layer 16 is removed, and as shown in FIG. 3, an insulating layer 22 and a first dielectric layer (not shown) are sequentially formed on the entire surface of the structure. An etching process is performed to form a gate electrode 24 of a thin film transistor in the pixel array area 11 and an upper storage electrode 26 on the lower storage electrode 18 in the pixel array area 11, and at the same time, in the peripheral circuit area 13, A gate electrode 28 of an N-type MOS (NMOS) transistor and a gate electrode 32 of a P-type MOS (PMOS) transistor are formed.
[0007]
Subsequently, as shown in FIG. 4, an etching process is performed using the gate electrodes 24, 28, 32 and the upper storage electrode 26 as an etching mask, and the gate insulating layers (gate insulating layers) 34, 36, 38, and the capacitor conductor layers are formed. A (capacitor dielectric layer) 42 is formed, and the manufacture of the storage cap 44 is completed.
[0008]
Subsequently, using the gate electrodes 24, 28, 32 as a mask, an ion implantation step is performed to implant low-concentration N-type ions, and LDD (LDD) is formed in the active areas 12, 14 on both sides of the gate electrodes 24, 28, 32. Lightly Doped Drain sections 46, 48, 52 are formed. Note that the ion implantation step performed at this location is a step of implanting low-concentration N-type ions, and therefore does not affect the dopant concentration of the lower storage electrode 18.
[0009]
This is followed by a fourth lithography-etching step, as shown in FIG. 5, to form a photoresist layer 54 on the entire structure surface. The photoresist layer 54 covers a planned area of the gate electrode 24 and the LDD 56 in the pixel array area 11 and a planned area used for forming a P-type MOS transistor in the peripheral circuit area 13 at the same time. Subsequently, a source electrode 62 and a drain electrode 64 of the thin film transistor 58 are formed in the active area 12 in the pixel array area 11 by implanting high-concentration N-type ions by performing an ion implantation step. The source electrode 68 and the drain electrode 72 of the N-type MOS transistor 66 are formed in the active area 14 in the area 13.
[0010]
Thereafter, the photoresist layer 54 is removed, and a fifth lithography-etching step is performed as shown in FIG. 6 to form a photoresist layer 74 on the entire surface of the structure. In the photoresist layer 74, only the area to be used for forming the P-type MOS transistor 76 in the peripheral circuit area 13 is exposed. Subsequently, an ion implantation step is performed to implant a high-concentration P-type ion, thereby forming a source electrode 78 and a drain electrode 82 of the P-type MOS transistor 76 in the active area 14. Since the ion implantation step performed at this location is a step of implanting high-concentration P-type ions, the N-type LDD section 52 (shown in FIG. 5) formed before this is corrected ( and the source electrode 78 and the drain electrode 82 are converted.
[0011]
Thereafter, the photoresist layer 74 is removed, and an insulating layer 84 is formed on the entire surface of the structure as shown in FIG. This insulating layer 84 covers the gate electrodes 24, 28, 32 and the upper storage electrode 26. Subsequently, a sixth lithography-etching step is performed to remove a part of the insulating layer 84 and form first contact holes 85 for connecting the source electrodes 62, 68, 78 and the drain electrodes 72, 82, respectively. I do. Thereafter, a source wire 86 electrically connected to the source electrode 62 is formed on the surface of the second insulating layer 84 in the pixel array area 11, and the second conductive layer 86 is formed on the surface of the second insulating layer 84 in the peripheral circuit area 13. A source conductor 88 electrically connected to the source electrodes 68 and 78 and a conductor 92 electrically connected to the N-type MOS transistor 66 and the P-type MOS transistor 76 are formed on the surface, respectively, and a CMOS (complementary metal oxide semiconductor) is formed. Complete transistor fabrication.
[0012]
Subsequently, as shown in FIG. 8, an insulating layer 94 is formed on the entire surface of the structure. The insulating layer 96 covers the insulating layer 84, the source wires 86 and 88, and the wire 92. Here, a seventh lithography-etching step is performed to remove a part of the insulating layer 94 and to form a second contact hole 95 connected to the drain electrode 64 in the insulating layer 94. Thereafter, a transparent dielectric layer (not shown) is formed on the insulating layer 94, and finally, an eighth lithography-etching step is performed to remove a part of the transparent dielectric layer. A pixel electrode 96 is formed on the substrate. The pixel electrode 96 is electrically connected to the lower drain electrode 64 via a second contact hole 95 in which a transparent dielectric layer (not shown) is buried. The manufacture of the silicon thin film transistor liquid crystal display 98 is completed.
[0013]
[Patent Document 1]
JP 2003-149679 A
[0014]
[Problems to be solved by the invention]
However, in the case of a widely known method of manufacturing a low-temperature polycrystalline silicon thin film transistor liquid crystal display, a serious problem arises. That is, for the low temperature polycrystalline silicon thin film transistor liquid crystal display manufactured by the above manufacturing method, when forming the lower storage electrode, the source electrode, the drain electrode, and the LDD, three different photoresist layers are formed and four ion implantation steps are performed. Need to be implemented. Such a large number of steps greatly complicates the manufacturing process. In addition, a lithography step must be performed each time a photoresist layer is formed, and this lithography step involves a risk of mis-aligned every time. Defects will inevitably occur on devices formed through such complicated and multiple lithography processes. In particular, with respect to the LDD portion, since the blur at the time of manufacturing the gate electrode and the blur at the time of forming the source electrode and the drain electrode of the thin film transistor in the pixel array area overlap, the width becomes asymmetric (asymmetry), causing the element to collapse quickly. become. In addition, a widely known technique uses a CMOS transistor manufacturing method. This follows a manufacturing method that is common in the integrated circuit industry. Circuit manufacturing methods that include N-type MOS transistors and P-type MOS transistors can significantly reduce the number of lithography and ion implantation steps. Since it is impossible and it is difficult to control the magnitude of leakage current of the N-type low-temperature polycrystalline silicon thin film transistor itself, when applied in a pixel area, an image quality problem often arises. . Therefore, how to develop a new method of manufacturing a low temperature polycrystalline silicon thin film transistor liquid crystal display, simplify the manufacturing process, reduce the number of lithography steps to reduce blurring, thereby reducing device defects, and improving productivity ( Yield) and the ability to improve image quality are very important issues.
[0015]
[Means for Solving the Problems]
It is a primary object of the present invention to provide a method of manufacturing a low temperature polycrystalline silicon thin film transistor liquid crystal display, in particular, a method of utilizing seven lithography steps and completely manufacturing from a P-type low temperature polycrystalline silicon thin film transistor. This production method is excellent in sequence alignment and reliability.
[0016]
In a preferred embodiment of the present invention, first, an insulating substrate is provided, and an active layer and at least one storage layer of a P-type low-temperature polycrystalline silicon thin film transistor each comprising at least one polycrystalline silicon are provided on a surface of the insulating substrate. A lower storage electrode for the capacitor is formed. Each active layer includes a source area, a drain area, and a channel area. Thereafter, a second lithography-etching step and a P-type ion implantation step are performed to form at least one source electrode and at least one drain electrode in each of the source areas and the drain areas, respectively. In addition, a dopant is implanted into each of the lower storage electrodes. Subsequently, a metal layer is formed on the surface of the insulating substrate. The metal layer covers each of the active layers and each of the lower storage electrodes. Thereafter, by performing a third lithography-etching step, a part of the metal layer is removed, and a gate electrode of each of the low-temperature polycrystalline silicon thin film transistors is formed on each of the channel regions, thereby forming each of the P-type transistors. The manufacture of each of the storage capacitors is completed by completing the manufacture of the low-temperature polycrystalline silicon thin film transistor and forming the upper storage electrode of each of the storage capacitors on each of the lower storage electrodes. Thereafter, a first insulating layer is formed on the surface of the insulating substrate. The first insulating layer covers each gate electrode and each upper storage electrode. Subsequently, by performing a fourth lithography-etching step, a part of the first insulating layer is removed, and at least one of each of the source electrode, each of the drain electrode and each of the gate electrodes are provided on the first insulating layer. A first contact hole is formed which leads to the first contact hole. Subsequently, a dielectric layer is formed on the surface of the first insulating layer. The first contact hole is buried in the dielectric layer. Thereafter, a fifth lithography-etching step is performed to remove a part of the dielectric layer, and form at least one source lead and at least one drain lead on the surface of the first insulating layer. The source conductors and the drain conductors are electrically connected to the source electrodes and the drain electrodes via the first contact holes, respectively. Thereafter, a second insulating layer is formed on the surface of the insulating substrate. The second insulating layer covers the first insulating layer, the source wires, and the drain wires.
[0017]
In the present invention, since a liquid crystal display composed entirely of P-type low-temperature polycrystalline silicon thin film transistors is manufactured using seven lithography processes, the number of lithography and ion implantation processes can be greatly reduced. The objective of simplifying the manufacturing process can be fulfilled, and the risk and occurrence of blur can be effectively avoided, and the situation where defects occur in the element can be improved. In addition, thereby, the reliability of the product can be increased. Further, since the leakage current of the P-type low-temperature polycrystalline silicon thin film transistor is smaller than the leakage current of the N-type low-temperature polycrystalline silicon thin-film transistor and the leakage current of the P-type low-temperature polycrystalline silicon thin-film transistor itself is relatively easy to control, In the method of manufacturing a liquid crystal display using the low temperature polycrystalline silicon thin film transistor, the electrical performance of the product can be more effectively improved, and this is a great plus for the image quality of the liquid crystal display.
[0018]
BEST MODE FOR CARRYING OUT THE INVENTION
Please refer to FIG. 9 to FIG. 9 to 13 show a method of manufacturing a low-temperature polycrystalline silicon thin film transistor liquid crystal display 174 according to the first embodiment of the present invention. As shown in FIG. 9, the low temperature polycrystalline silicon thin film transistor liquid crystal display of the present invention is formed on an insulating substrate 100. The insulating substrate 100 must be made of a material that transmits light, and is usually a glass substrate or a quartz substrate. The surface of the insulating substrate 100 includes a pixel array area 101 and a peripheral circuit area 103.
[0019]
In the present invention, first, an amorphous silicon thin film (not shown) is formed on the surface of the insulating substrate 100 by a sputtering process or another process, and then an excimer laser annealing process is performed to form the amorphous silicon thin film ( (Not shown) is recrystallized into a polycrystalline silicon layer (not shown). Thereafter, a first lithography-etching step is performed to remove a part of the polycrystalline silicon layer (not shown), to form an active area 102 in a pixel array area 101 on the surface of the insulating substrate 100, and at the same time to form a peripheral circuit. Area 103 also forms at least one active area 104. The source area (not shown), the drain area (not shown), the channel area (not shown), and the predetermined area of the lower storage electrode (not shown) are formed on the surface of the active area 102. And the surface of each active area 104 includes a source area (not shown), a drain area (not shown), and a channel area (not shown). It should be noted that the excimer laser annealing step can be performed even after performing the first lithography-etching step.
[0020]
Subsequently, as shown in FIG. 10, a second lithography-etching step is performed to form a first mask 106 on the surface of the insulating substrate 100. The first mask 106 exposes the source area 105 and the drain area 107 of the active area 102 in the pixel array area 101 and the lower storage electrode 108, and also exposes the source area 105 of the active area 104 in the peripheral circuit area 103. 109 and the drain area 111 are exposed. Among them, in the preferred embodiment of the present invention, the lower storage electrode 108 and the drain area 107 are directly connected due to the necessity of integration of pixels. Subsequently, using the first mask 106 as a cover, an ion implantation step is performed to implant high-concentration P-type ions, and a P-type low-temperature polycrystalline silicon thin film transistor (shown in the drawing) is applied to the active area 102 in the pixel array area 101. No.) source electrode 112 and drain electrode 114 are formed, a P-type dopant is implanted into the lower storage electrode 108, and a P-type low-temperature polycrystalline silicon thin film transistor (not shown) is also formed in the active area 104 in the peripheral circuit area 103. ), A source front electrode 116 and a drain electrode 118 are formed.
[0021]
Thereafter, the first mask 106 is removed, and a first insulating layer (not shown) and a metal layer (not shown) are sequentially formed on the entire surface of the structure as shown in FIG. The first insulating layer and the metal layer cover the active areas 102 and 104 and the lower storage electrode 108. Among these, the first insulating layer (not shown) can be a layer having a single-layer structure or a layer having a composite structure. In addition, as a material for forming the first insulating layer, silicon oxide (TEOS-SiO 2) using tetraethoxysilane (TEOS) as a reaction gas, silicon oxide, silicon nitride, or the like can be used. Tungsten (W) or chromium (Cr) can be used as a material for forming the layer. In addition, before forming the first insulating layer, the present invention may further include a cleaning step. In this step, the surfaces of the active areas 102 and 104 and the surface of the lower storage electrode 108 are cleaned using an ozone solution. The main purpose of the cleaning is to remove the native oxide layer (not shown) on the surface of the active areas 102, 104 and the lower storage electrode 108, and at the same time to remove the active areas 102, 104 and the lower storage electrode 108. The purpose of the passivating surface is to prevent the first insulating layer from further oxidizing before forming the polycrystalline silicon, so that the channel area is not contaminated.
[0022]
Thereafter, a third lithography-etching step is performed to remove a part of the first insulating layer and the metal layer, thereby forming a gate insulating layer 124 and a gate of the low-temperature polycrystalline silicon thin film transistor in the channel area 123 in the pixel array area 101. An electrode 126 is formed to complete the fabrication of the P-type low temperature polycrystalline silicon thin film transistor 128, and a capacitor dielectric layer 132 of a storage capacitor and an upper storage electrode 134 are formed on the lower storage electrode 108 to form a storage capacitor 136. At the same time, the gate insulating layers 138 and 144 and the gate electrodes 142 and 146 of the P-type low-temperature polycrystalline silicon thin film transistor are formed in the channel area 137 of the peripheral circuit area 103, respectively. 148B production completed .
[0023]
It should be noted that when performing the third lithography-etching step, whether the first insulating layer is a single-layered structure or a composite-structured layer, some thickness may remain unetched. There is, in the extreme case, that the entire thickness can remain unetched at all. In any situation, the first insulating layer provided under the gate electrodes 126, 142, 146 and the upper storage electrode 134 is the gate insulating layer 124, 138, 144, and the capacitor dielectric layer 132. In the drawings, the state where the first insulating layer is completely removed is taken as an example. The thickness of each of the gate insulating layers is smaller than the thickness of each of the gate electrodes.
[0024]
Subsequently, as shown in FIG. 12, a second insulating layer 152 is formed on the entire surface of the structure. The second insulating layer 152 covers the gate electrodes 126, 142, 146 and the upper storage electrode 134. As a material for forming the second insulating layer 152, silicon oxide, silicon nitride, or silicon oxynitride can be used. Subsequently, a fourth lithography-etching step is performed to remove a part of the second insulating layer 152, so that the first insulating layer 152 is connected to the source electrodes 112 and 116 and the drain electrodes 114 and 118. Contact holes 154 are respectively formed.
[0025]
Thereafter, a dielectric layer (not shown) is formed on the surface of the second insulating layer 152. Note that the first contact hole 154 is buried in this dielectric layer. Subsequently, a fifth lithography-etching step is performed to remove a part of the dielectric layer, thereby forming a low-temperature polycrystalline silicon thin film transistor liquid crystal display data line on the surface of the second insulating layer 152 in the pixel array area 101. A source lead 156 electrically connected to the source front pole 112 and a drain lead 158 electrically connected to the drain electrode 114 are formed. Further, according to the present invention, a source conductive line 162 electrically connected to the source electrode 116 and a source conductive line 162 electrically connected to the drain electrode may be provided on the surface of the second insulating layer 152 in the peripheral circuit area 103 according to actual needs. Drain conductors 164 can also be formed.
[0026]
Next, as shown in FIG. 13, a third insulating layer 166 is formed on the surface of the insulating substrate 100. The third insulating layer 166 covers the insulating layer 152, the source conductors 156 and 162, and the drain conductors 158 and 164, and serves to flatten the layers. Among them, as the material of the third insulating layer 166, silicon oxide, silicon nitride, or silicon oxide that generates tetraethoxysilane (TEOS) as a reaction gas can be used. Thereafter, by performing a sixth lithography-etching step, a part of the third insulating layer 166 is removed, and a second contact hole 168 communicating with the drain conductor 156 is formed in the third insulating layer 166. Subsequently, a transparent dielectric layer (not shown) is formed on the third insulating layer 166. The transparent dielectric layer (not shown) is made of indium tin oxide (ITO) or indium zinc oxide (IZO). Finally, a part of the transparent dielectric layer is removed by performing a seventh lithography-etching step, and a pixel electrode 172 is formed on the third insulating layer 166. In addition. The pixel electrode 172 is electrically connected to the drain conductor 158 and the drain electrode 114 via the second contact hole 168 in which the transparent dielectric layer is buried, thereby manufacturing the low temperature polycrystalline silicon thin film transistor liquid crystal display 174. Is completed.
[0027]
Please refer to FIG. 14 to FIG. 14 to 19 show a method of manufacturing a low temperature polycrystalline silicon thin film transistor liquid crystal display 274 according to the second embodiment of the present invention. As shown in FIG. 14, the low temperature polycrystalline silicon thin film transistor liquid crystal display of the present invention is formed on an insulating substrate 200. Note that the insulating substrate 200 must be made of a transparent material, and is usually a glass substrate or a quartz substrate. The surface of the insulating substrate 200 includes a pixel array area 201 and a peripheral circuit area 203.
[0028]
First, an amorphous silicon thin film (not shown) is formed on the surface of the insulating substrate 200 by a sputtering process or another process, and then an excimer laser annealing process is performed to form an amorphous silicon thin film (not shown). Is recrystallized into a polycrystalline silicon layer (not shown). Thereafter, a first lithography-etching step is performed to remove a part of the polycrystalline silicon layer, thereby forming an active area 202 in the pixel array area 201 on the surface of the insulating substrate 200 and simultaneously forming an active area 202 in the peripheral circuit area 203. At least one active area 204 is formed. The active area 202 includes a source area (not shown), a drain area (not shown), a channel area (not shown), and a predetermined area for a lower storage electrode (not shown). ) Is included. In addition, the surface of each active area 204 includes a source area (not shown), a drain area (not shown), and a channel area (not shown). It should be noted that the excimer laser annealing step can be performed after the first lithography-etching step.
[0029]
Subsequently, as shown in FIG. 15, a first insulating layer 206 is formed on the surface of the insulating substrate 200. The first insulating layer 206 covers the active areas 202 and 204. Among them, the first insulating layer 206 can be a layer having a single-layer structure or a layer having a composite structure. Further, as a material for forming the first insulating layer 206, silicon oxide, silicon oxide, or silicon nitride which generates tetraethoxysilane (TEOS) as a reaction gas can be used. In addition, before forming the first insulating layer 206, the present invention may further include a cleaning step. In this step, a natural oxide layer (not shown) on the surfaces of the active areas 202 and 204 is removed by cleaning the surfaces of the active areas 202 and 204 using an ozone solution. Passivating the surface of 104 prevents the first insulating layer 206 from further oxidizing before forming the polysilicon layer, and keeps the channel area (not shown) from being contaminated. .
[0030]
Subsequently, a second lithography-etching step is performed to form a first mask 208 on the surface of the insulating substrate 200. The first mask 208 exposes the source area 205 and the drain area 207 of the active area 202 in the pixel array area 201 and the lower storage electrode 210, and at the same time, exposes the source area 209 of the active area 204 in the peripheral circuit area 203. And the drain area 211 is exposed. Here, in the preferred embodiment of the present invention, the lower storage electrode 210 communicates with the drain area 207 because of the necessity of integrating the elements. Subsequently, a high-concentration P-type ion implantation process is performed using the first mask 208 as a cover, so that a P-type low-temperature polycrystalline silicon thin film transistor (not shown) is formed in the active area 202 in the pixel array area 201. A source electrode 212 and a drain electrode 214 are formed, a dopant is implanted into the lower storage electrode 210, and at the same time, a source electrode 216 of a P-type low-temperature polycrystalline silicon thin film transistor (not shown) is formed in an active area 204 in the peripheral circuit area 203. A drain electrode 218 is formed.
[0031]
After removing the first mask 208, a metal layer (not shown) is formed on the surface of the insulating substrate 200 as shown in FIG. Note that this metal layer covers the first insulating layer 206, the active areas 202 and 204, and the lower storage electrode 210. Tungsten (W) or chromium (Cr) can be used as a material forming the metal layer. As shown in FIG. 17, a third lithography-etching step is performed to remove a part of the first insulating layer 206 and a part of the metal layer, thereby forming a channel area 223 in the pixel array area 201. A gate insulating layer 224 and a gate electrode 226 of the low-temperature polycrystalline silicon thin film transistor are formed thereon, and the manufacture of the P-type low-temperature polycrystalline silicon thin film transistor 228 is completed. Further, by forming the capacitor dielectric layer 232 of the storage capacitor and the upper storage electrode 234 on the lower storage electrode 210, the manufacture of the storage capacitor 236 is completed. At the same time, the gate insulating layers 238 and 244 of the P-type low-temperature polycrystalline silicon thin film transistor and the gate electrodes 242 and 246 are formed in the channel section 237 in the peripheral circuit area 203, respectively, and the P-type low-temperature polycrystalline silicon thin film transistors 248A and 248B are formed. Complete the production of
[0032]
It should be noted that when the third lithography-etching step is performed, whether the first insulating layer 206 has a single-layer structure or a composite structure, a part of the thickness may remain without being etched. In extreme cases, the entire thickness can remain unetched at all. In any situation, the first insulating layer 206 provided under the gate electrodes 226, 242, 246, and the upper storage electrode 234 is referred to as a gate insulating layer 224, 238, 244, and a capacitor dielectric layer 232. In the example, the first insulating layer 206 is completely removed. The thickness of each of the gate insulating layers is smaller than the thickness of each of the gate electrodes.
[0033]
As shown in FIG. 18, the second insulating layer 252 is formed on the surface of the insulating substrate 200. Note that the second insulating layer 252 covers the gate electrodes 226, 242, 246 and the upper storage electrode 234. As the second insulating layer 252, a silicon oxide layer, a silicon nitride layer, or a silicon oxynitride layer can be used. Subsequently, by performing a fourth lithography-etching step, a part of the second insulating layer 252 is removed, and the first contact for making the source electrode 212, 216 and the drain electrode 214, 218 communicate with the second insulating layer 252. Holes 254 are respectively formed.
[0034]
Thereafter, a dielectric layer (not shown) is formed on the surface of the second insulating layer 252, thereby closing the first contact hole 254. Subsequently, a part of the dielectric layer is removed by performing a fifth lithography-etching step, and the surface of the second insulating layer 252 in the pixel array area 201 is electrically connected to the source electrode 212, and the low-temperature polycrystalline silicon is formed. A source line 256 used as a data line of the silicon thin film transistor liquid crystal display and a drain line 258 electrically connected to the drain electrode 214 are formed. According to the present invention, a source conductive line 262 electrically connected to the source electrode 216 and a source conductive line 262 electrically connected to the drain electrode 218 are formed on the surface of the second insulating layer 252 in the peripheral circuit area 203 according to the actual need. Drain conductors 264 are formed. It should be noted that a contact hole and a conductive line can be formed on the gate electrode.
[0035]
Subsequently, as shown in FIG. 19, a third insulating layer 266 is formed on the surface of the insulating substrate 200. The third insulating layer 266 covers the second insulating layer 252, the source conductors 256, 262, and the drain conductors 258, 264, and serves to flatten the layers. In addition, as the third insulating layer 266, a silicon oxide layer, a silicon nitride layer, or a silicon oxide layer that generates tetraethoxysilane (TEOS) as a reaction gas can be used. However, by performing the sixth lithography-etching process, part of the third insulating layer 266 is removed, and a second contact hole 268 that is electrically connected to the drain conductor 256 is formed in the third insulating layer 266. Thereafter, a transparent dielectric layer (not shown) is formed on the third insulating layer 266. Note that the transparent dielectric layer is made of indium tin oxide (ITO) or indium zinc oxide (IZO). Finally, a part of the transparent dielectric layer is removed by performing a seventh lithography-etching step, and a pixel electrode 272 is formed on the third insulating layer 266. In addition, the pixel electrode 272 is electrically connected to the drain conductive line 258 and the drain electrode 214 through the second contact hole 268 closed by the transparent dielectric layer. Is completed.
[0036]
【The invention's effect】
The method for manufacturing a low temperature polycrystalline silicon thin film transistor liquid crystal display according to the present invention first uses a mask and a high dopant concentration P type ion implantation process to form a source electrode and a drain electrode of a P type thin film transistor in a pixel array area, and a peripheral circuit. A source electrode and a drain electrode of the P-type low-temperature polycrystalline silicon thin film transistor in the area are respectively formed. At the same time, mixing is performed on the electrode under the capacitance to manufacture a gate electrode. Therefore, the number of lithography-ion implantation steps can be greatly reduced, the purpose of the process can be simplified, and the risk and possibility of blurring can be effectively suppressed, and the situation where defects occur in the device can be improved. And thus the reliability and performance of the product can be increased. Moreover, in the present invention, when forming each source electrode and drain electrode, since the high concentration is mixed into the lower storage electrode at the same time, it is necessary to ensure that the resistance value of the lower storage electrode becomes the expected value. And is a great help in meeting the aging test criteria for reliable testing. In addition, the leakage current of the P-type low-temperature polycrystalline silicon thin film transistor is smaller than that of the N-type low-temperature polycrystalline silicon thin-film transistor, and the leakage current of the P-type low-temperature polycrystalline silicon thin-film transistor itself is relatively easy to control. Very suitable for application in areas. Also, when applied to actual product manufacturing, it has the advantages of excellent electrical performance, high reliability performance, and high image quality.
[0037]
Compared with the widely known method of manufacturing a low temperature polycrystalline silicon thin film transistor liquid crystal display, the present invention utilizes seven lithography processes and completely forms a liquid crystal display with a P-type low temperature polycrystalline silicon thin film transistor. The method provides a significant reduction in the number of lithography-ion implantation steps, achieves the goal of simplifying the manufacturing process, and effectively eliminates the risk, possibility, and defects of the device. You can control the problems that arise and increase the reliability performance of your products. Further, the leakage current of the P-type low-temperature polycrystalline silicon thin film transistor is smaller than that of the N-type low-temperature polycrystalline silicon thin film, and the leakage current of the P-type low-temperature polycrystalline silicon thin film transistor itself is relatively easy to control. Therefore, the method of manufacturing a liquid crystal display using the P-type low-temperature polycrystalline silicon thin film transistor according to the present invention can effectively improve the electrical performance of a product, which is a great plus for the image quality of the liquid crystal display.
[0038]
The above is a relatively preferred embodiment of the present invention, and all equivalent changes and modifications made in accordance with the claims of the present invention are within the scope of the present invention.
[Brief description of the drawings]
FIG. 1 illustrates a method of manufacturing a widely known low temperature polycrystalline silicon thin film transistor liquid crystal display.
FIG. 2 illustrates a method of manufacturing a widely known low temperature polycrystalline silicon thin film transistor liquid crystal display.
FIG. 3 illustrates a method of manufacturing a widely known low temperature polycrystalline silicon thin film transistor liquid crystal display.
FIG. 4 illustrates a method for manufacturing a widely known low temperature polycrystalline silicon thin film transistor liquid crystal display.
FIG. 5 illustrates a method of manufacturing a widely known low temperature polycrystalline silicon thin film transistor liquid crystal display.
FIG. 6 illustrates a method of manufacturing a widely known low temperature polycrystalline silicon thin film transistor liquid crystal display.
FIG. 7 illustrates a method of manufacturing a widely known low temperature polycrystalline silicon thin film transistor liquid crystal display.
FIG. 8 illustrates a method of manufacturing a widely known low temperature polycrystalline silicon thin film transistor liquid crystal display.
FIG. 9 illustrates a method of manufacturing a low temperature polycrystalline silicon thin film transistor liquid crystal display according to a first embodiment of the present invention.
FIG. 10 illustrates a method of manufacturing a low temperature polycrystalline silicon thin film transistor liquid crystal display according to a first embodiment of the present invention.
FIG. 11 illustrates a method of manufacturing a low temperature polycrystalline silicon thin film transistor liquid crystal display according to a first embodiment of the present invention.
FIG. 12 illustrates a method of manufacturing a low temperature polycrystalline silicon thin film transistor liquid crystal display according to a first embodiment of the present invention.
FIG. 13 illustrates a method of manufacturing a low temperature polycrystalline silicon thin film transistor liquid crystal display according to a first embodiment of the present invention.
FIG. 14 illustrates a method of manufacturing a low temperature polycrystalline silicon thin film transistor liquid crystal display according to a second embodiment of the present invention.
FIG. 15 illustrates a method of manufacturing a low temperature polycrystalline silicon thin film transistor liquid crystal display according to a second embodiment of the present invention.
FIG. 16 illustrates a method of manufacturing a low temperature polycrystalline silicon thin film transistor liquid crystal display according to a second embodiment of the present invention.
FIG. 17 illustrates a method of manufacturing a low temperature polycrystalline silicon thin film transistor liquid crystal display according to a second embodiment of the present invention.
FIG. 18 illustrates a method of manufacturing a low temperature polycrystalline silicon thin film transistor liquid crystal display according to a second embodiment of the present invention.
FIG. 19 illustrates a method of manufacturing a low temperature polycrystalline silicon thin film transistor liquid crystal display according to a second embodiment of the present invention.
[Explanation of symbols]
10 Insulating substrate
11 Pixel array area
12 Active area
13 Peripheral circuit area
14 Active Area
16 Photoresist layer
18 Lower storage electrode
22 insulating layer
24 Gate electrode
26 Upper storage electrode
28 Gate electrode
32 gate electrode
34 Gate insulation layer
36 Gate insulating layer
38 Gate insulating layer
42 Capacitor dielectric layer
44 Storage capacity
46 LDD area
48 LDD area
52 LDD area
54 Photoresist layer
56 LDD
58 Thin film transistor
62 source electrode
64 drain electrode
66 NMOS transistor
68 source electrode
72 drain electrode
74 Photoresist layer
76 PMOS transistor
78 source electrode
82 drain electrode
84 insulating layer
85 First Contact Hole
86 source wire
88 source wire
92 conductor
94 Insulation layer
96 pixel electrodes
98 Low temperature polycrystalline silicon thin film transistor liquid crystal display
Ray
100, 200 insulating substrate
101, 201 pixel array area
102, 202 Active layer
103, 203 Peripheral circuit area
104, 204 Active layer
105, 205 Source area
106 First mask
107, 207 Drain area
111, 211 drain area
112, 222 Source electrode
116, 216 Source electrode
123, 223 Channel area
125, 225 channel area
126, 226 Gate electrode
128,228 P-type low temperature polycrystalline silicon thin film transistor
134, 234 Upper storage electrode
137, 237 Channel area
142, 242 Gate electrode
146, 246 Gate electrode
148A, 148B, 248A, 248B PMOS transistor
152, 252 Second insulating layer
156, 256 source wire
162, 262 source conductor
166, 266 Third insulating layer
172, 272 pixel electrode
174,274 Low temperature polycrystalline silicon thin film transistor liquid crystal display
Ray
206 first insulating layer
208 First Mask
210 Lower storage electrode

Claims

Comprising at least the following steps: providing a substrate;
Forming a polycrystalline silicon layer on the substrate;
Performing a first lithography-etching step and removing a portion of the polycrystalline silicon layer to define an active area and a lower storage electrode at the surface of the substrate, wherein the active area includes a source area, a drain area, and Consisting of channel areas;
Forming a first mask on the substrate by performing a second lithography-etching step, wherein the first mask exposes the source area, the drain area, and the lower storage electrode;
Performing a P-type ion implantation process using the first mask as a cover to form a source electrode and a drain electrode in the source area and the drain area, respectively, and simultaneously implant a dopant into the storage electrode;
Removing said first mask;
Forming a metal layer on the substrate to cover the active layer and the storage electrode;
Forming a gate electrode of the P-type low-temperature polycrystalline silicon thin film transistor on the channel area by performing a third lithography-etching step and removing a part of the metal layer; and forming the gate electrode on the lower storage electrode. Forming an upper storage electrode of the storage capacitor;
Forming a first insulating layer used to cover the gate electrode and the upper storage electrode on the substrate;
Performing a fourth lithography-etching step to remove at least a portion of the first insulating layer to form at least one first contact hole communicating with the source electrode, the drain electrode, and the gate electrode;
Forming a dielectric layer used to fill the first contact hole on the first insulating layer;
Performing a fifth lithography-etching step to remove a portion of the dielectric layer to form a source line and a drain line on the first insulating layer, and wherein the source line and the drain line are each the first contact; Electrically connected to the source electrode and the drain electrode via a hole;
Forming a second insulating layer used to cover the first insulating layer, the source wire, and the drain wire on the substrate,
A method for manufacturing a liquid crystal display comprising at least one P-type low-temperature polycrystalline silicon thin film transistor and at least one storage capacitor.

Forming an amorphous silicon layer on the surface of the substrate by performing the following steps, that is, by performing a sputtering process;
By performing a tempering step, the amorphous silicon is recrystallized to form the polycrystalline silicon layer,
The method according to claim 1, wherein the polycrystalline silicon layer is formed.

The P-type ion implantation step is a high-concentration P-type ion implantation step used for forming a source electrode and a drain electrode of the P-type low-temperature polycrystalline silicon thin film transistor.
The method of claim 1.

Before performing the second lithography-etching step, a third insulating layer used to cover the active area and the lower storage electrode is formed on the entire upper surface of the substrate,
The method of claim 1.

After removing the first mask, further comprising a step of forming a fourth insulating layer on the entire upper surface of the substrate used to cover the active area and the lower storage electrode,
The method of claim 1.

Performing a sixth lithography-etching step to remove a portion of the second insulating layer, thereby forming a second contact hole communicating with the drain conductor;
Forming a transparent conductor layer on the second insulating layer;
A seventh lithography-etching step is performed to form at least one pixel electrode on the second insulating layer by removing a part of the transparent conductor layer, and each of the pixel electrodes is formed of a transparent conductor. Via each of the second contact holes buried in a layer, electrically connected to each of the drain conductors,
The method of claim 1.