【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に内部電源電位発生回路を備えているものである。
【０００２】
【従来の技術】
一般に、半導体集積回路の内部には、信頼性や低消費電力化、または動作保証などの理由から、複数の内部電源を有している場合がある。この内部電源の電位には負の電源電位、外部電源よりも低い電源電位、外部電源の電位よりも高い電源電位と種類はさまざまであるが、負の電源電位や、外部電源よりも高い電源電位は、ポンプ回路によりそれら電位を発生させることが一般的である。
【０００３】
ポンプ回路には様々な方式があるが、負の電源電位を作るポンプの場合はＰＭＯＳトランジスタで構成され、正の電源電位を作るポンプはＮＭＯＳトランジスタで構成されるのが一般的である。負の電源電位を発生する負電源電位発生ポンプ回路の基本的な構成を説明する。
【０００４】
図１３に、負電源電位発生ポンプ回路５６と、その制御回路の基本的回路構成を示す。制御回路は、リミッタ回路５２と、リングオシレータ５４とを備えている。負電源電位発生ポンプ回路５６の動作は、リミッタ回路５２から発生されるリミッタ信号ＬＭＴにより制御されており、リミッタ回路５２は、負電源電位発生ポンプ回路５６から発生される負の電位ＶＢＢが設定電位よりも高いか、または低いかに応じて「Ｈ」レベルまたは「Ｌ」レベルのリミッタ信号ＬＭＴを出力する。ここでは、仮に負電源電位発生ポンプ回路５６の出力ＶＢＢが設定電位よりも低い場合には、リミッタ信号ＬＭＴは「Ｌ」レベルとなり、リングオシレータ回路５４も、負電源電位発生ポンプ回路５６も非動作の状態になる。負電源電位発生ポンプ回路５６の出力ＶＢＢが設定電位よりも高い（ＶＳＳ側にいる）場合には、リミッタ信号ＬＭＴは「Ｈ」レベルとなり、リングオシレータ回路５４がクロック信号ＲＩＮＧを出力し、このクロック信号ＲＩＮＧに基づいて負電源電位発生ポンプ回路５６を動作させる。
【０００５】
次に、負電源電位発生ポンプ回路５６の基本的回路槽成を図１４に示し、その信号の動作を図１５に示す。この負電源電位発生ポンプ回路５６は、キャパシタＣ１と、ＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタともいう）Ｔ１、Ｔ２とを備えている。キャパシタＣ１を駆動するのに使われる信号ＢＯＯＴ１は、図１３で示したクロック信号ＲＩＮＧに基づいて作られる信号であって、その電源ＶＰＭＰは、外部電源ＶＣＣ、または外部電源ＶＣＣから生成されるある内部電源ＶＩＮＴであるとする。
【０００６】
キャパシタＣ１の一方の電極ＢＯＯＴ１には、初めにＶＰＭＰ電位を与えておき、その対向電極ＢＯＯＴ２には、ＰＭＯＳトランジスタＴ２を介して、ＶＳＳまたはＶＳＳ近傍の電位を与えておく。負電源電位発生ポンプ回路５６の出力ＶＢＢが設定電位よりも高い場合、すなわちＶＢＢ設定電位を超えてＶＳＳ側に近づいた場合、リミッタ信号ＬＭＴが立ち上がり、ポンプ動作の開始が許可され、リングオシレータ５４が動作を開始してクロック信号ＲＩＮＧを出力し、負電源電位発生ポンプ回路５６はこのクロック信号ＲＩＮＧを受けて動作する。
【０００７】
負電源電位発生ポンプ回路５６を動作させる場合、まずＰＭＯＳトランジスタＴ２のゲートを「Ｈ」レベルにして、ＰＭＯＳトフンジスタＴ２をカットオフさせる。次に、キャパシタＣ１の電極ＢＯＯＴ１の電位をＶＰＭＰレベルからＶＳＳレベルに下げると、キャパシタＣ１により、電極ＢＯＯＴ２の電位もおおよそＶＰＭＰ−ＶＳＳの分だけ下降し、負電源電位発生ポンプ回路５６の出力ＶＢＢよりも電極ＢＯＯＴ２の電位の方が低くなるため、ＰＭＯＳトランジスタＴ１がオンして電極ＢＯＯＴ２が持っているの負の電荷が転送され、負の電位ＶＢＢが作られる。電極ＢＯＯＴ１の電位が立ち上ると、電極ＢＯＯＴ２の電位レベルはカップリングで上昇するが、ＰＭＯＳトランジスタＴ２のゲートを「Ｌ」レベルにしてＰＭＯＳトランジスタＴ２をオンさせて電極ＢＯＯＴ２の電位レベルをＶＳＳ側に引き抜く。以上の動作を繰り返すことで、負の電位ＶＢＢを作り出す。
【０００８】
カップリングキャパシタＣ１の容量が大きいほど、また、リングオシレータ５４の周期が短いほどポンプ能力は上がるが、リングオシレータ５４の周期を短くするには、電荷転送するＰＭＯＳトランジスタＴ１の転送能力で制限される限界周期があり、その限界周期以上にリングオシレータ５４の周期を短くしてもポンプ能力はあまり上昇しなくなる。
【０００９】
以上説明したように、ポンプを動かすためにはリングオシレータ５４等を動作させる必要があるため、余分な電流が必要となる。ポンプの構成によっても違いはあるが、例えば１ｍＡの平均ポンプ駆動電流能力を得ようとする場合は少なくとも余分に１ｍＡ以上のポンプ駆動電流が必要となる。少ないポンプ駆動消費電流で大きなポンプ能力が稼げるほど、効率のよい優れたポンプということになる。
【００１０】
次に、電源投入時の話に移る。電源投入後は、全ての内部電源がその設定電位までレベルを変化させるため、それに伴う充電電流が消費されるが、この時ピーク消費電流が問題視されている。パソコンなどで使用されるＤＩＭＭ（Ｄｕａｌ−Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ）等のモジュールには、複数のメモリチップが搭載されているが、通常動作では全てのメモリチップが同時に動作することはない。しかし、電源投入時はモジュール上の全てのメモリチップが動作するので、できる限り電源投入時のピーク消費電流を小さく押さえることが望まれる。
【００１１】
この電源投入時のピーク電流を分散させるために、動作させる内部電源電位発生回路の動作タイミングをずらすなどして、ピーク電流を分散させることを行う場合がある。内部電源電位発生回路の動作タイミングをずらしながらも、規定時間内に全ての内部電源電位を確定させることが必要であるため、ポンプで駆動する内部電源に非常に大きな負荷容量が接続されている場合、規定時間内で設定電位に到達させるのに必要な最低限のポンプ能力が決まる。大きな能力のポンプを用いることで、電源投入後、大容量を持つ内部電源電位をすばやく設定電位まで到達させることは可能であるが、この場合、上記のピーク消費電流の問題も考慮する必要があり、またポンプ面積の増加によるチップ面積の増加も問題となる可能性がある。また、通常動作時にそれほど消費電流がない内部電源電位であれば、電源投入時のためだけにポンプ回路を大きくするのは冗長であるとも考えられる。
【００１２】
負の内部電源電位と正の内部電源電位の間に大容量の寄生容量を有する一つ目の例としては、図１６に示すように、チップ内に大きな容量を持つ３重ウェル構造が存在している場合である。すなわち、Ｐ型半導体基板６２にＮウェル６４が設けられ、このＮウェル６４内にＰウェル６６が設けられた３重ウェル構造である。各ウェルにはそれぞれ固定電位を与えるが、３重ウェルの一番内側のＰウェル６６に負の電位を持つ内部電源を与え、中間のＮウェル６４にある正の内部電位を与えている場合で、Ｐウェル−Ｎウェル間に大容量を持つ。
【００１３】
また、もう一つの例としては、図１７に示すように、半導体メモリデバイスのワード線ＷＬのプリチャージレベルが負の内部電源電位であり、ピット線ＢＬのプリチャージレベルがある正の内部電源電位である場合で、配線間で大きな容量を有する。
【００１４】
次に、電源投入時の負の内部電源電位の生成方法について説明する。ある正の内部電源電位ＶＰＬと、ある負の内部電源電位ＶＢＢの間に大きな容量を持っている場合、電源投入後、速やかに各設定電位に到達させるためには若干の工夫が必要である。負の内部電源電位ＶＢＢを負電源電位発生回路（ポンプ）で駆動する場合、図１８に示すように、容量の対向電極である正の内部電源電位ＶＰＬが設定電位に到達する前に負電源電位発生ポンプを駆動してしまうと、お互いが持つ大容量のカップリングにより、正の内部電源電位ＶＰＬの上昇に負の内部電源電位ＶＢＢが引っ張られてしまい、せっかく負電源電位発生回路（ポンプ）により負の電位を作ろうとしているにも関わらず、その効果が相殺され、ポンプ駆動電流がその分余分に必要となってしまう。
【００１５】
改善策として、正の内部電源電位ＶＰＬが設定電位に到達するまでは負の内部電源電位ＶＢＢを接地電位に固定しておき、正の内部電源電位ＶＰＬが設定電位に到達したことを受けて負電源電位発生ポンプを駆動すれば、とりあえず正の内部電源電位ＶＰＬの上昇は収まっているので、負電源電位発生ポンプが駆動した分、負の内部電源の電位ＶＢＢは負の電位へと向かう。しかしこの場合も、図１９に示すように、大容量によるカップリングで正の内部電源電位ＶＰＬは負の内部電源電位ＶＢＢに引っ張られて下がってしまい、ある間隔で充電を行うことで設定レベルを保持しようとするので、ＶＰＬレベル保持の影響を受けつつ、負の内部電源電位ＶＢＢは設定電位に向かうことになる。
【００１６】
【発明が解決しようとする課題】
負電源電位発生ポンプを大きくすれば、その分、負の内部電源電位ＶＢＢが設定電位に到達するのも早くなるが、電源投入時の動作のためだけにポンプを大きくするのは、レイアウト面積的にも無駄が伴う。また、リングオシレータの周期を短くすることで、ポンプ能力を増加させた場合も、ポンプ効率を落とすような場合は無駄な消費電流が増えるので好ましくない。
【００１７】
本発明は、上記事情を考慮してなされたものであって、負の内部電源と正の内部電源の間に大きな容量を持っている場合でも、電流消費を抑え、電源投入中に各内部電源の電位を速やかに確定させることのできる半導体集積回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の一態様による半導体集積回路は、制御信号に基づいて動作し正の第１電源電位を発生する第１電源電位発生回路と、前記制御信号に基づいて動作し負の電源電位を発生する第２電源電位発生回路と、前記制御信号に基づいて動作し、電源投入後の所定期間前記第２電源電位発生回路の出力を接地電位に放電させる第１放電回路と、前記制御信号に基づいて電源投入時のみ動作し前記正の第１電源電位よりも高い設定電位を発生する第３電源電位発生回路と、前記制御信号に基づいて動作し前記第３電源電位発生回路の出力が所定電位の電位を超えた場合に前記制御信号を反転させて前記第３電源電位発生回路を停止させる第１検知回路と、前記第１電源電位発生回路の出力端と前記第２電源電位発生回路の出力端との間に設けられるキャパシタとを備えたことを特徴とする。
【００１９】
【発明の実施の形態】
本発明の実施形態を、以下図面を参照して説明する。
（第１実施形態）
本発明の第１実施形態による半導体集積回路の構成を図１に示す。この実施形態による半導体集積回路は、通常時に動作する正の内部電源電位ＶＰＬを発生するＶＰＬ発生回路２と、負の内部電源電位ＶＢＢを発生するＶＢＢ発生回路４と、電源投入後のある一定期間、負の内部電源電位ＶＢＢを電位ＶＳＳと短絡する放電回路６と、電源投入時に正の内部電源電位ＶＰＬの設定電位よりも高い設定電位ＶＰＬ１を発生するＶＰＬ１電位発生回路８と、正の内部電源電位ＶＰＬが設定電位レベルＶＰＬ１より高くなったことを検知するＶＰＬ検知回路１０と、正の内部電源電位ＶＰＬと負の内部電源電位ＶＢＢ間に大容量の容量素子Ｃ２とを備えている。なお、容量素子Ｃ２は寄生容量であっても良い。なお、図１に示す信号ＶＰＬＯＫは、上記回路の動作を許可する制御信号である。
【００２０】
次に、ＶＰＬ発生回路２の一具体例を、図３を参照して説明する。この具体例のＶＰＬ発生回路２は、プッシュプル型内部電源電位発生回路である。ＶＰＬ発生回路２は、図３に示すように、ＰＭＯＳトランジスタＰ０，Ｐ１，Ｐ２と、ＮＭＯＳトランジスタＮ０，Ｎ１，Ｎ２と、インバータｉｎｖ１と、差動増幅器ＡＭＰ１，ＡＭＰ２とを備えている。すなわち、プッシュプル型の内部電源電位発生回路の特徴は、図３に示すように、充電用のトランジスタＰ１と、放電用トランジスタＮ１を備えている。
【００２１】
次に、このＶＰＬ発生回路２の動作を説明する。まず、ＶＰＬ発生回路２の出力端の電位がＶＰＬであると仮定する。出力端の電位ＶＰＬが充電側の基準電位ＶＲＥＦ１よりも下がると、差動増幅器ＡＭＰ１の出力が「Ｌ」レベルとなり、トランジスタＰ１がオンして出力端の電位ＶＰＬを充電する。また、出力端の電位ＶＰＬが放電側の基準電位ＶＲＥＦ２（＞ＶＲＥＦ１）よりも高くなった場合、差動増幅器ＡＭＰ２の出力が「Ｈ」レベルとなり、トランジスタＮ１がオンして出力端の電位ＶＰＬを放電する。基準電位ＶＲＥＦ２と基準電位ＶＲＥＦ１間を不感帯と呼び、出力端の電位ＶＰＬがこの不感帯内にあれば、出力端の電位ＶＰＬは充電も放電も行われない。
【００２２】
図３では、制御信号ＶＰＬＯＫが「Ｌ」レベルで差動増幅器ＡＭＰ１，ＡＭＰ２は非活性となり、トランジスタＰ１のゲートが「Ｈ」レベル、トランジスタＮ１のゲートが「Ｌ」レベルとなり、ＶＰＬ発生回路２は非活性状態になる。これに対して、制御信号ＶＰＬＯＫが「Ｈ」レベルでは、ＶＰＬ発生回路２が活性状態となる。
【００２３】
次に、電源投入時用のＶＰＬ１発生回路８の一具体例を図４に示す。この具体例のＶＰＬ１発生回路８は、差動増幅器ＡＭＰ４と、インバータｉｎｖ３と、ＰＭＯＳトランジスタＰ５，Ｐ６と、ＮＭＯＳトランジスタＮ４，Ｎ５と、抵抗素子Ｒ３，Ｒ４とを備えている。このＶＰＬ１発生回路８も、制御信号ＶＰＬＯＫで制御することができるようになっている。
【００２４】
次に、ＶＰＬ１発生回路８の動作を説明する。まず、ＶＰＬ１発生回路８の出力端の電位ＶＰＬがＶＰＬ１のレベルまで到達していない期間は、信号ＶＰＬＯＫが「Ｌ」レベルであると仮定する。すると、ＮＭＯＳトランジスタＮ４がオンし、差動増幅器ＡＭＰ４が動作状態となり、ＮＭＯＳトランジスタＮ５がオン、ＰＭＯＳトランジスタＰ５はオフしてＰＭＯＳトランジスタＰ６のゲート電位を「Ｈ」レベルに短絡しなくなる。このため、ＶＰＬ１発生回路８は活性化されている状態である。この時、基準電位ＶＲＥＦ３と出力端の電位ＶＰＬから抵抗分割で生成されるノードＡの電位を比較して、ノードＡの電位が基準電位ＶＲＥＦ３の電位よりも低ければ、ＰＭＯＳトランジスタＰ６のゲートが「Ｌ」レベルとなることで、トランジスタＰ６がオンして出力端の電位ＶＰＬを充電する。逆にノードＡの電位が基準電位ＶＲＥＦ３よりも高くなると、トランジスタＰ６のゲート電位が「Ｈ」レベルとなり、トランジスタＰ６がオフ状態となって充電を行わない。この動作特性を利用して、出力端の電位ＶＰＬを所定電位ＶＰＬ１に保とうとする。
【００２５】
次に、正の内部電源電位ＶＰＬが所定電位ＶＰＬ１よりも高くなったことを検知するＶＰＬ検知回路１０の一具体例を図５に示す。このＶＰＬ検知回路１０は、ＮＡＮＤ回路ｎａｎｄ１と、インバータｉｎｖ１，ｉｎｖ２と、差動増幅器ＡＭＰ３と、ＰＭＯＳトランジスタＰ３，Ｐ４と、ＮＭＯＳトランジスタＮ３と、抵抗素子Ｒ１，Ｒ２とを備えている。
【００２６】
次に、このＶＰＬ検知回路１０の動作を説明する。まず、ノードＶＢＬＨの電位はＶＰＬ１レベルよりも高い他の内部電源電位であり、正の電源電位ＶＰＬよりも速く設定電位付近に到達するものとする。ノードＶＢＬＨの電位を抵抗分割したノードＢの電位と正の電源電位ＶＰＬの電位比較を差動増幅器ＡＭＰ３で行う。抵抗分割の比率はＶＢＬＨとＶＰＬ１の設定電位から算出される。仮に、ＶＢＬＨの設定電位が２Ｖ，ＶＰＬ１の設定電位が１Ｖであるとすると、Ｒ１：Ｒ２は約１：１の比率に設定する。
【００２７】
信号ＶＲＥＦＯＫは、この回路を活性化するための信号であり、動作開始時は信号ＶＲＥＦＯＫを「Ｌ」レベルにして、この差動増幅器ＡＭＰ３および分割抵抗を活性化させておく。ＶＰＬがＶＢＬＨの抵抗分割ノードＢの電位（ＶＰＬ１）よりも低い間は、差動増幅器ＡＭＰ３の出力は「Ｈ」レベルとなっており、出力となる制御信号ＶＰＬＯＫは「Ｌ」レベルとなっている。正の電源電位ＶＰＬがノードＶＢＬＨの抵抗分割ノードＢの電位よりも高＜なると、すなわち正の電源電位ＶＰＬが、ＶＰＬ１より高くなると、差動増幅器ＡＭＰ３の出力が反転して「Ｌ」レベルとなり、出力となる制御信号ＶＰＬＯＫが「Ｈ」レベルとなる。
【００２８】
続いて、信号ＶＲＥＦＯＫを「Ｈ」レベルにすると、ＰＭＯＳトランジスタＰ３，Ｐ４はオフして貫通電流がなくなり、差動増幅器ＡＭＰ３は非動作状態となる。すると、ＮＭＯＳトランジスタＮ３がオンして、差動増幅器ＡＭＰ３の出力電位を「Ｌ」レベルに固定し、出力Ｔなる制御信号ＶＰＬＯＫを「Ｈ」レベルにラッチさせる。すなわち、一旦正の電源電位ＶＰＬのレベルがＶＰＬ１よりも高くなると、出力となる制御信号ＶＰＬＯＫが「Ｈ」レベルとなり、信号ＶＲＥＦＯＫがＶＰＬ検知回路１０を非動作にして、出力を「Ｈ」レベルにラッチさせる。
【００２９】
次に、放電回路６の一具体例を図６に示す。この具体例の放電回路６は、ＰＭＯＳトランジスタＰ７，Ｐ８と、ＮＭＯＳトランジスタＮ６，Ｎ７，Ｎ８と、インバータｉｎｖ４とを備えている。
【００３０】
次に、この放電回路６の動作を説明する。まず、入力信号ＶＰＬＯＫが「Ｌ」レベルであるとき、ＰＭＯＳトランジスタＰ７はオフしており、ＰＭＯＳトランジスタＰ８がオンして、ノードｎｄ２は「Ｈ」レベルとなる。ＮＭＯＳトランジスタＮ６のゲート電位が「Ｈ」レベルになってオンするため、ノードｎｄ１は「Ｌ」レベルとなってＮＭＯＳトランジスタＮ７をオフさせる。このとき、ＮＭＯＳトランジスタＮ８はゲート電位が「Ｈ」レベルとなってオンしているので、負の電源電位ＶＢＢと接地電位ＶＳＳを短絡させて、負の電源電位ＶＢＢを接地電位ＶＳＳに固定する。
【００３１】
入力信号ＶＰＬＯＫが反転して「Ｈ」レベルになると、トランジスタＰ７がオン、トランジスタＰ８がオフする。トランジスタＰ７がオンすることにより、ノードｎｄ１が「Ｈ」レベルとなりノードｎｄ２と負の電源電位ＶＢＢがトランジスタＮ７により短絡される。このとき、負の電源電位ＶＢＢは接地電位ＶＳＳになっており、ノードｎｄ１はほぼ接地電位ＶＳＳになってトランジスタＮ８をオフさせ、負の電源電位ＶＢＢと接地電位ＶＳＳの短絡動作を停止する。ＶＢＢ発生回路４が動作してその出力ＶＢＢが負の電源電位になると、ノードｎｄ１も同様に負の電源電位ＶＢＢとなり、トランジスタＮ８はずっとオフ状態を保つ。
【００３２】
この放電回路６の役割は、正の電源電位ＶＰＬが所定電位ＶＰＬ１に向かって上昇している時に、カップリングで上昇してしまう負の電源電位ＶＢＢを接地電位ＶＳＳに固定しておくことが目的である。この放電回路６がない場合、負の電源電位ＶＢＢは、従来技術で説明した図１８に示すように上昇してしまう。この放電回路６により、負の電源電位ＶＢＢを接地電位ＶＳＳに固定しておくことが、本実施形態の重要なポイントの１つである。
【００３３】
次に、外部電源投入後の各回路の動作タイミングを、図２を参照して説明する。図２（ａ）に第１実施形態の動作を説明する波形図であり、図２（ｂ）は上記各回路が活性状態か非活性状態かを示す図である。なお、図２（ｂ）の左欄の数字は、対応する回路の符号を示す。例えば、左欄の数字２はＶＰＬ発生回路、数字４はＶＢＢ発生回路、数字６は放電回路、数字８はＶＰＬ１発生回路、数字１０はＶＰＬ検知回路を意味する。
【００３４】
まず、ＶＰＬ１発生回路８を活性化させ、正の電源電位ＶＰＬの設定値よりも高い設定値ＶＰＬ１のレベルまで正の電源電位ＶＰＬを上昇させる。このとき、同時に放電回路６を活性化させておき、負の電源電位ＶＢＢを接地電位ＶＳＳに保持しておく。ＶＰＬ検知回路１０の出力信号ＶＰＬＯＫを、例えば正の電源電位ＶＰＬがＶＰＬ１よりも低い時に「Ｌ」レベルであると仮定する。正の電源電位ＶＰＬがＶＰＬ１よりも低い時は、通常時に動作させるＶＰＬ発生回路２と、ＶＢＢ発生回路４は非活性にしておく。正の電源電位ＶＰＬがＶＰＬ１の電位に到達すると、ＶＰＬ検知回路１０の出力ＶＰＬＯＫが反転し、ここでは例えば「Ｈ」レベルに反転したとする。そうすることで、ＶＰＬ１発生回路８と、放電回路６と、ＶＰＬ検知回路１０を非活性にし、通常時に動作させるＶＰＬ発生回路２を活性化させ、図２に示すような動作を行う。
【００３５】
正の電源電位ＶＰＬを基準電位ＶＲＥＦ２よりも高い所定電位ＶＰＬ１まで上げることで、ＶＰＬ発生回路２の放電側のトランジスタ（図３のトランジスタＮ２）がオンし、正の電源電位ＶＰＬのレベルを基準電位ＶＲＥＦ２以下にしようとする。このとき、図２に示すように、正の電源と負の電源間に存在している大容量の寄生容量によるカップリングで、負の電源電位ＶＢＢも同様に電位が下がる。正の電源電位と負の電源間の容量が、他電源に対する容量と比較して非常に大きい場合、正の電源電位ＶＰＬが設定電位ＶＰＬ２になると、負の電源電位ＶＢＢもほぼ自らの設定電位に到達する。正の電源電位ＶＰＬの立ち上げ、立ち下げの傾きと、負の電源電位ＶＢＢの立ち下げの傾きは単純にドライバトランジスタのサイズで制御することが可能であり、電流制御が容易であること、また、回路面積がポンプ回路よりも小さくて済むこと、通常動作時に余分な電流成分がないことなどが利点として挙げられる。
【００３６】
ＶＢＢ発生回路４の動作開始タイミングは、信号ＶＰＬＯＫが出た後であれば制限しない。ＶＰＬ発生回路２の動作開始と同じタイミングでもよいし、ＶＰＬ発生回路２が充放電を行わなくなった後でも構わない。
【００３７】
ＶＰＬ１の設定電位は、例えばＶＰＬ２の設定電位を０．８Ｖ、ＶＢＢの設定電位を−０．５Ｖと仮定した場合、ＶＰＬとＶＢＢの差分である１．３Ｖ付近に設定する。
【００３８】
以上説明したように、本実施形態によれば、負の内部電源と正の内部電源の間に大きな容量を持っている場合でも、外部電源の電位に大きく依存せず、無駄な電流消費を極力抑え、電源投入中に各内部電源の電位を速やかに確定させることができる。
【００３９】
（第２実施形態）
次に、本発明の第２実施形態を、図７乃至図１２を参照して説明する。図７に本発明の第２実施形態による半導体集積回路の構成を示す。この実施形態の半導体集積回路は、ＶＰＬ発生回路２Ａと、ＶＢＢ発生回路４と、放電回路６と、ＶＰＬ１発生回路８と、ＶＰＬ検知回路１０と、放電回路１２と、ＶＰＬ検知回路１４を備えている。本実施形態のＶＰＬ発生回路２Ａは、第１実施形態のＶＰＬ発生回路２と異なり、プッシュプル型でなく、放電用のトランジスタを備えていない。また、放電回路１２は正の電源電位ＶＰＬを放電させ、ＶＰＬ検知回路１４は正の電源電位ＶＰＬの放電を停止させる信号を生成する。
【００４０】
プッシュプル型以外のＶＰＬ発生回路２Ａの一具体例としては、ＰＭＯＳフィードバック型ＶＰＬ発生回路が挙げられる。図９にＰＭＯＳフィードバック型ＶＰＬ発生回路２Ａの一具体例を示す。このＶＰＬ発生回路２Ａは、差動増幅器ＡＭＰ５と、ＰＭＯＳトランジスタＰ９，Ｐ１０と、ＮＭＯＳトランジスタＮ９，Ｎ１０と、抵抗素子Ｒ５，Ｒ６とを備えている。このＶＰＬ発生回路２Ａの回路構成は図４に示す回路からインバータｉｎｖ３を除いたものとなっている。すなわち、このＶＰＬ発生回路２Ａは、図４に示す回路とは逆に、入力信号ＶＰＬＯＫが「Ｈ」レベルになった後、正の電源電位ＶＰＬを発生するようになっている。なお、図９において、制御信号ＶＰＬＯＫは、電源投入後に正の電源電位ＶＰＬが設定電位に達したことを検知する信号、制御信号ＶＰＬＯＫ２は、正の電源電位ＶＰＬが本来の設定電位に達したことを検知する信号である。なお、図９に示す回路は、ＶＰＬ１発生回路８にも用いることができる。
【００４１】
次に、放電回路１２の一具体例を図１０に示す。この放電回路１２は、差動増幅器ＡＭＰ６と、インバータ素子ｉｎｖ５，ｉｎｖ６と、ＮＡＮＤ素子ｎａｎｄ２と、ＰＭＯＳトランジスタＰ１１と、ＮＭＯＳトランジスタＮ１１，Ｎ１２，Ｎ１３と、抵抗素子Ｒ７，Ｒ８とを備えている。
【００４２】
次に、放電回路１２の動作を説明する。この放電回路は図８に示すように制御信号ＶＰＬＯＫが立ち上がってから制御信号ＶＰＬＯＫ２が立ち上がる期間だけ活性化するものとする。なお、図８は、第２実施形態の動作を説明する図であり、図８（ａ）は波形図、図８（ｂ）は、各回路が活性状態か非活性状態かを示す図である。なお、図８（ｂ）の左欄の数字は対応する回路の符号を示す。
【００４３】
電源投入直後は制御信号ＶＰＬＯＫ、ＶＰＬＯＫ２共に「Ｌ」レベルであり、ノードｎｄ１０は「Ｈ」レベルとなるから、トランジスタＰ１１がオフして作動増幅器ＡＭＰ６は非活性状態となっている。またトランジスタＮ１１はオンしているので、トランジスタＮ１２のゲート電位を「Ｌ」レベルとなりトランジスタＮ１２をオフさせている。トランジスタＮ１３のゲートのノードｎｄ１１の電位は「Ｌ」レベルであり、トランジスタＮ１３はオフしている。以上のように、ＶＰＬＯＫ、ＶＰＬＯＫ２が「Ｌ」レベルである電源投入直後の段階では、この回路は非活性状態となっている。
【００４４】
次に、正の電源電位ＶＰＬがＶＰＬ１のレベルに到達して制御信号ＶＰＬＯＫが「Ｈ」レベルに立ち上がると、ノードｎｄ１０の電位が「Ｌ」レベルに、ノードｎｄ１１の電位が「Ｈ」レベルに反転することで、トランジスタＰ１１、Ｎ１３がオンし、トランジスタＮ１１はオフするので、トランジスタＮ１２のゲートは差動増幅器ＡＭＰ６の出力だけを受け付ける状態となり、この放電回路１２は活性状態となる。正の電源電位ＶＰＬの抵抗分割レベルが、基準電位ＶＲＥＦ５よりも高い間は、差動増幅器ＡＭＰ６の出力であるノードｎｄ１２の電位は「Ｈ」レベルとなってトランジスタＮ１２が正の電源電位ＶＰＬを接地電位ＶＳＳに放電する。正の電源電位ＶＰＬの抵抗分割ノードｎｄ１３の電位レベルが基準電位ＶＲＥＦ５（≧ＶＲＥＦ４）よりも低くなると、差動増幅器ＡＭＰ６の出力が「Ｌ」レベルとなり、トランジスタＮ１２による放電を停止する。
【００４５】
この放電回路１２により正の電源電位ＶＰＬが所望の電位に到達すると、制御信号ＶＰＬＯＫ２が「Ｈ」レベルに立ち上がってノードｎｄ１０の電位が「Ｈ」レベルとなり、再度この放電回路が非活性状態となる。
【００４６】
次に、ＶＰＬ１発生回路８が図９に示す回路構成であり、放電回路１２が図１０に示す回路構成である場合について考える。第一の方法としては、抵抗素子Ｒ５と抵抗素子Ｒ６の抵抗値の比率を抵抗素子Ｒ７と抵抗素子Ｒ８の抵抗値の比率に揃える、または抵抗素子Ｒ５，Ｒ６と抵抗素子Ｒ７，Ｒ８を共通化して、基準電位ＶＲＥＦ５を基準電位ＶＲＥＦ４以上の電位に設定しておく方法がある。第二の方法としては、基準電位ＶＲＥＦ４と基準電位ＶＲＥＦ５を共通化し、抵抗素子Ｒ７の抵抗値と抵抗素子Ｒ８の抵抗値の比が抵抗素子Ｒ５の抵抗値と抵抗素子Ｒ６の抵抗値の比以下になるように設定する方法がある。これは、図９に示す回路と、図１０に示す回路が同時にオンしないようにするための配慮である。
【００４７】
続いて、一旦ＶＰＬ１に上昇させた正の電源電位ＶＰＬが、本来の設定電位ＶＰＬ２に引き戻されたことを検知するＶＰＬ検知回路１４の一具体例を図１１に示す。このＶＰＬ検知回路１４は、差動増幅器ＡＭＰ２０と、インバータｉｎｖ２０，ｉｎｖ２１，ｉｎｖ２２，ｉｎｖ２３と、ＮＯＲ素子ｎｏｒ２０，ｎｏｒ２１と、抵抗素子Ｒ２０，Ｒ２１と、ＰＭＯＳトランジスタＰ２０，Ｐ２１，Ｐ２２，Ｐ２３とを備えている。図１１において、ＶＰＬＯＫ２は、正の電源電位ＶＰＬが通常動作時の設定電位ＶＰＬ２より小さい場合に「Ｈ」レベルとなる信号、ＶＢＬＨは、ＶＰＬと同じＶＣＣ特性を持つ内部電源、ＶＰＬＯＫは、ＶＰＬがＶＰＬ１より大きい場合に「Ｈ」レベルとなる信号である。
【００４８】
次に、ＶＰＬ検知回路１４の動作を説明する。まず、正の電源電位ＶＰＬが一旦通常動作時の設定電位より高いＶＰＬ１の電位まで上昇して制御信号ＶＰＬＯＫが立ち上がった後、このＶＰＬ検知回路１４は活性化される。次に、正の電源電位ＶＰＬのレベルが通常動作時の設定電位ＶＰＬ２のレベルを下回ったところで制御信号ＶＰＬＯＫ２という信号を立ち上げた後、このＶＰＬ検知回路１４は非活性になる。
【００４９】
制御信号ＶＰＬＯＫが「Ｌ」レベルの時、このＶＰＬ検知回路１４は非活性状態になっており、制御信号ＶＰＬＯＫ２は「Ｌ」レベルを出力している。制御信号ＶＰＬＯＫが「Ｈ」レベルになると、このＶＰＬ検知回路１４が活性状態となり、差動増幅器ＡＭＰ２０は入カを受け付ける。正の電源電位ＶＰＬのレベルが設定電位ＶＰＬ２より低くなると、ノードｎｄ２１の電位が「Ｌ」レベルから「Ｈ」レベルに反転し、制御信号ＶＰＬＯＫ２も「Ｌ」レベルから「Ｈ」レベルに反転する。制御信号ＶＰＬＯＫ２が「Ｈ」レベルになることで、ノードｎｄ２３の電位が「Ｈ」レベル、ノードｎｄ２４の電位が「Ｌ」レベルとなり、差動増幅器ＡＭＰ２０が非活性状態になるが、トランジスタＰ２２，Ｐ２３がオンしているため、ノードｎｄ２１の電位が「Ｈ」レベルにラッチされた状態になっており、制御信号ＶＰＬＯＫ２の「Ｈ」レベルにラッチされる。図１１に示した回路の大まかな信号動作状況を図１２に示す。
【００５０】
ここで、第２実施形態の一連の回路動作について説明する。第１実施形態で説明した回路に関しては、信号ＶＰＬＯＫが出るまでの動作は同様であるため、説明を省略する。放電回路１２はＶＰＬＯＫが出るまでは非活性にしておき、ＶＰＬがＶＰＬ１に到達して、信号ＶＰＬＯＫが反転した後に活性化させる。放電回路１２によりＶＰＬが本来の設定電位ＶＰＬ２まで放電されると、信号ＶＰＬＯＫ２が立ち上がり、放電回路１２を非活性化させる。この時、第１実施形態と同様に、正の電源と負の電源間に存在している大容量の寄生容量によるカップリングで、負の電源電位ＶＢＢも同様に電位を下げることがこの第２実施形態の狙いである。正の電源と負の電源間の容量が、他電源に対する容量と比較して非常に大きい場合、正の電源電位ＶＰＬが設定電位になると、負の電源電位ＶＢＢもほぼ自らの設定電位に到達する。第２実施形態も、第１実施形態と同じ利点を有する。
【００５１】
以上説明したように、上記第１乃至第２実施形態によれば、大容量を持つ負の内部電源電位を、余分な電流消費を極力抑えて、設定電位に速やかに到達させることができるようになる。そして、上記各実施形態による半導体集積回路は、外部電源電位に依存が少ないこと、駆動トランジスタのサイズ変更だけで駆動電流量の制御ができるためピーク電流を制御できること、また負の設定電位への到達時間の制御が容易であることも利点である。
【００５２】
【発明の効果】
以上述べたように、負の内部電源と正の内部電源の間に大きな容量を持っている場合でも、電流消費を抑え、電源投入中に各内部電源の電位を速やかに確定させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体集積回路の構成を示すブロック図。
【図２】第１実施形態の動作を説明する図。
【図３】第１実施形態のＶＰＬ発生回路の一具体例を示す回路図。
【図４】第１実施形態のＶＰＬ１発生回路の一具体例を示す回路図。
【図５】第１実施形態のＶＰＬ検知回路の一具体例を示す回路図。
【図６】第１実施形態の放電回路の一具体例を示す回路図。
【図７】本発明の第２実施形態による半導体集積回路の構成を示すブロック図。
【図８】第２実施形態の動作を説明する図。
【図９】第２実施形態のＶＰＬ発生回路の一具体例を示す回路図。
【図１０】第２実施形態の放電回路の一具体例を示す回路図。
【図１１】第２実施形態のＶＰＬ検知回路の一具体例を示す回路図。
【図１２】図１１に示すＶＰＬ検知回路の動作波形図。
【図１３】従来の負の電源電位発生回路の構成を示す図。
【図１４】従来の負の電源電位発生ポンプ回路の構成を示す回路図。
【図１５】図１４に示す従来の負の電源電位発生ポンプ回路の動作波形図。
【図１６】正の電源と負の電源間に容量を有する例を示す図。
【図１７】正の電源と負の電源間に容量を有する他の例を示す図。
【図１８】電源投入時の従来の内部電源電位発生回路の動作波形図。
【図１９】正の電源電位が立ち上がるまで負の電源電位を接地電位に固定した場合の動作波形図。
【符号の説明】
２ ＶＰＬ発生回路
４ ＶＢＢ発生回路
６ 放電回路
８ ＶＰＬ１発生回路
１０ ＶＰＬ検知回路
１２ 放電回路
１４ ＶＰＬ検知回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor integrated circuit, and more particularly to one having an internal power supply potential generating circuit.
[0002]
[Prior art]
In general, a semiconductor integrated circuit may include a plurality of internal power supplies for reasons such as reliability, low power consumption, or operation guarantee. There are various types of potentials of the internal power supply, such as a negative power supply potential, a power supply potential lower than the external power supply, and a power supply potential higher than the external power supply potential, but a negative power supply potential or a power supply potential higher than the external power supply In general, these potentials are generated by a pump circuit.
[0003]
Although there are various types of pump circuits, a pump for generating a negative power supply potential is generally constituted by a PMOS transistor, and a pump for generating a positive power supply potential is generally constituted by an NMOS transistor. The basic configuration of a negative power supply potential generating pump circuit that generates a negative power supply potential will be described.
[0004]
FIG. 13 shows a basic circuit configuration of the negative power supply potential generating pump circuit 56 and its control circuit. The control circuit includes a limiter circuit 52 and a ring oscillator 54. The operation of the negative power supply potential generating pump circuit 56 is controlled by a limiter signal LMT generated from the limiter circuit 52. The limiter circuit 52 uses the negative potential VBB generated from the negative power supply potential generating pump circuit 56 as the set potential. It outputs an “H” level or “L” level limiter signal LMT depending on whether it is higher or lower. Here, if output VBB of negative power supply potential generating pump circuit 56 is lower than the set potential, limiter signal LMT attains an "L" level, and neither ring oscillator circuit 54 nor negative power supply potential generating pump circuit 56 operates. State. When the output VBB of the negative power supply potential generating pump circuit 56 is higher than the set potential (on the VSS side), the limiter signal LMT becomes “H” level, the ring oscillator circuit 54 outputs the clock signal RING, and this clock The negative power supply potential generating pump circuit 56 is operated based on the signal RING.
[0005]
Next, FIG. 14 shows the basic circuit configuration of the negative power supply potential generating pump circuit 56, and FIG. 15 shows the operation of the signal. This negative power supply potential generating pump circuit 56 includes a capacitor C1 and P-channel MOS transistors (hereinafter also referred to as PMOS transistors) T1 and T2. The signal BOOT1 used to drive the capacitor C1 is a signal generated based on the clock signal RING shown in FIG. 13, and the power supply VPMP is an external power supply VCC or an internal power supply generated from the external power supply VCC. It is assumed that the power supply is VINT.
[0006]
The VPMP potential is first applied to one electrode BOOT1 of the capacitor C1, and VSS or a potential near VSS is applied to the counter electrode BOOT2 via the PMOS transistor T2. When the output VBB of the negative power supply potential generating pump circuit 56 is higher than the set potential, that is, when the output exceeds the VBB set potential and approaches the VSS side, the limiter signal LMT rises, the pump operation is started, and the ring oscillator 54 is activated. The operation starts to output the clock signal RING, and the negative power supply potential generating pump circuit 56 operates upon receiving the clock signal RING.
[0007]
When operating the negative power supply potential generating pump circuit 56, first, the gate of the PMOS transistor T2 is set to "H" level to cut off the PMOS transistor T2. Next, when the potential of the electrode BOOT1 of the capacitor C1 is lowered from the VPMP level to the VSS level, the potential of the electrode BOOT2 is also lowered by the capacitor C1 by approximately VPMP-VSS, and the output VBB of the negative power source potential generating pump circuit 56 Also, since the potential of the electrode BOOT2 becomes lower, the PMOS transistor T1 is turned on and the negative charge of the electrode BOOT2 is transferred, and a negative potential VBB is generated. When the potential of the electrode BOOT1 rises, the potential level of the electrode BOOT2 rises due to the coupling. However, the gate of the PMOS transistor T2 is set to the “L” level to turn on the PMOS transistor T2 and pull out the potential level of the electrode BOOT2 to the VSS side. . By repeating the above operation, a negative potential VBB is generated.
[0008]
As the capacity of the coupling capacitor C1 is larger and the cycle of the ring oscillator 54 is shorter, the pumping ability is increased. However, the shortening of the cycle of the ring oscillator 54 is limited by the transfer ability of the PMOS transistor T1 for charge transfer. There is a limit cycle, and even if the cycle of the ring oscillator 54 is shortened beyond the limit cycle, the pump capacity does not increase much.
[0009]
As described above, in order to operate the pump, it is necessary to operate the ring oscillator 54 and the like, so an extra current is required. Although there are differences depending on the configuration of the pump, for example, in order to obtain an average pump drive current capability of 1 mA, at least an extra 1 mA or more pump drive current is required. The greater the pump capacity can be obtained with a small pump drive current consumption, the more efficient and excellent the pump is.
[0010]
Next, let's talk about power-on. After the power is turned on, all the internal power supplies change their level to the set potential, so that the charging current is consumed accordingly. At this time, the peak current consumption is regarded as a problem. A plurality of memory chips are mounted on a module such as a DIMM (Dual-In-Line Memory) used in a personal computer or the like, but all the memory chips do not operate simultaneously in normal operation. However, when the power is turned on, all the memory chips on the module operate. Therefore, it is desirable to minimize the peak current consumption when the power is turned on.
[0011]
In order to disperse the peak current when the power is turned on, the peak current may be dispersed by, for example, shifting the operation timing of an internal power supply potential generating circuit to be operated. When it is necessary to fix all internal power supply potentials within a specified time while shifting the operation timing of the internal power supply potential generation circuit, when a very large load capacitance is connected to the internal power supply driven by the pump , The minimum pumping capacity required to reach the set potential within the specified time is determined. By using a pump with a large capacity, it is possible to quickly reach the internal power supply potential having a large capacity to the set potential after the power is turned on, but in this case, it is necessary to also consider the problem of the peak current consumption described above. Also, an increase in the chip area due to an increase in the pump area may cause a problem. In addition, if the internal power supply potential does not consume much current during normal operation, it is considered that it is redundant to increase the size of the pump circuit only when the power is turned on.
[0012]
As a first example having a large parasitic capacitance between the negative internal power supply potential and the positive internal power supply potential, there is a triple well structure having a large capacity in a chip as shown in FIG. If you have. That is, it has a triple well structure in which an N well 64 is provided in a P-type semiconductor substrate 62 and a P well 66 is provided in the N well 64. A fixed potential is applied to each of the wells, but an internal power supply having a negative potential is applied to the innermost P well 66 of the triple well, and a positive internal potential is applied to the intermediate N well 64. , P well and N well.
[0013]
Further, as another example, as shown in FIG. 17, the precharge level of the word line WL of the semiconductor memory device is a negative internal power supply potential and the precharge level of the pit line BL is a positive internal power supply potential. In this case, there is a large capacitance between the wirings.
[0014]
Next, a method of generating a negative internal power supply potential when the power is turned on will be described. When there is a large capacitance between a certain positive internal power supply potential VPL and a certain negative internal power supply potential VBB, some measures are required to quickly reach each set potential after the power is turned on. When the negative internal power supply potential VBB is driven by a negative power supply potential generating circuit (pump), as shown in FIG. 18, the negative internal power supply potential VPL, which is the opposite electrode of the capacitor, reaches the set potential before reaching the set potential. When the generation pump is driven, the negative internal power supply potential VBB is pulled by the increase of the positive internal power supply potential VPL due to the large capacity coupling between the pumps. In spite of trying to create a negative potential, the effect is offset and an extra pump drive current is required.
[0015]
As a remedy, the negative internal power supply potential VBB is fixed to the ground potential until the positive internal power supply potential VPL reaches the set potential, and the negative internal power supply potential VPL becomes negative when the positive internal power supply potential VPL reaches the set potential. When the power supply potential generating pump is driven, the rise of the positive internal power supply potential VPL is stopped for the time being, so that the potential VBB of the negative internal power supply goes to the negative potential by the amount of the drive of the negative power supply potential generating pump. However, also in this case, as shown in FIG. 19, the positive internal power supply potential VPL is pulled down by the negative internal power supply potential VBB due to the coupling due to the large capacity, and charging is performed at certain intervals to reduce the set level. Since the voltage is to be held, the negative internal power supply potential VBB goes to the set potential while being affected by the VPL level holding.
[0016]
[Problems to be solved by the invention]
If the negative power supply potential generating pump is made larger, the negative internal power supply potential VBB also reaches the set potential faster. However, it is necessary to increase the size of the pump only for the operation at the time of turning on the power because of the layout area. Is also wasteful. Further, even when the pump capacity is increased by shortening the cycle of the ring oscillator, useless current consumption is increased when the pump efficiency is reduced, which is not preferable.
[0017]
The present invention has been made in view of the above circumstances, and suppresses current consumption even when there is a large capacity between a negative internal power supply and a positive internal power supply, and reduces the power consumption of each internal power supply during power-on. It is an object of the present invention to provide a semiconductor integrated circuit that can quickly determine the potential of the semiconductor integrated circuit.
[0018]
[Means for Solving the Problems]
A semiconductor integrated circuit according to one embodiment of the present invention operates based on a control signal and generates a first power supply potential, and operates based on the control signal to generate a negative power supply potential. A second power supply potential generation circuit, a first discharge circuit that operates based on the control signal, discharges an output of the second power supply potential generation circuit to a ground potential for a predetermined period after power is turned on, and a first discharge circuit based on the control signal. A third power supply potential generating circuit that operates only at power-on and generates a set potential higher than the positive first power supply potential; and a third power supply potential generation circuit that operates based on the control signal and outputs a predetermined potential. A first detection circuit for inverting the control signal when the potential is exceeded to stop the third power supply potential generation circuit, an output terminal of the first power supply potential generation circuit, and an output terminal of the second power supply potential generation circuit Provided between Characterized in that a Yapashita.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment of the present invention will be described below with reference to the drawings.
(1st Embodiment)
FIG. 1 shows the configuration of the semiconductor integrated circuit according to the first embodiment of the present invention. The semiconductor integrated circuit according to this embodiment includes a VPL generation circuit 2 that generates a positive internal power supply potential VPL that operates in a normal state, a VBB generation circuit 4 that generates a negative internal power supply potential VBB, and a certain period after power-on. A discharge circuit 6 for short-circuiting the negative internal power supply potential VBB to the potential VSS, a VPL1 potential generating circuit 8 for generating a set potential VPL1 higher than the set potential of the positive internal power supply potential VPL when the power is turned on, and a positive internal power supply. A VPL detection circuit 10 for detecting that the potential VPL has become higher than the set potential level VPL1, and a large-capacitance element C2 between a positive internal power supply potential VPL and a negative internal power supply potential VBB are provided. Note that the capacitance element C2 may be a parasitic capacitance. Note that the signal VPLOK shown in FIG. 1 is a control signal for permitting the operation of the circuit.
[0020]
Next, a specific example of the VPL generation circuit 2 will be described with reference to FIG. The VPL generation circuit 2 of this specific example is a push-pull internal power supply potential generation circuit. As shown in FIG. 3, the VPL generation circuit 2 includes PMOS transistors P0, P1, P2, NMOS transistors N0, N1, N2, an inverter inv1, and differential amplifiers AMP1, AMP2. That is, as a feature of the push-pull type internal power supply potential generating circuit, as shown in FIG. 3, a charge transistor P1 and a discharge transistor N1 are provided.
[0021]
Next, the operation of the VPL generation circuit 2 will be described. First, it is assumed that the potential at the output terminal of the VPL generation circuit 2 is VPL. When the potential VPL at the output terminal falls below the reference potential VREF1 on the charging side, the output of the differential amplifier AMP1 goes to “L” level, turning on the transistor P1 to charge the potential VPL at the output terminal. When the potential VPL at the output terminal becomes higher than the reference potential VREF2 (> VREF1) on the discharge side, the output of the differential amplifier AMP2 becomes "H" level, the transistor N1 is turned on, and the potential VPL at the output terminal is reduced. Discharge. A region between the reference potential VREF2 and the reference potential VREF1 is called a dead zone. If the potential VPL at the output terminal is within the dead zone, neither the charging nor discharging of the potential VPL at the output terminal is performed.
[0022]
In FIG. 3, when the control signal VPLOK is at "L" level, the differential amplifiers AMP1 and AMP2 are inactive, the gate of the transistor P1 is at "H" level, the gate of the transistor N1 is at "L" level, and the VPL generation circuit 2 It becomes inactive. On the other hand, when control signal VPLOK is at "H" level, VPL generating circuit 2 is activated.
[0023]
Next, a specific example of the VPL1 generating circuit 8 for power-on is shown in FIG. The VPL1 generation circuit 8 of this specific example includes a differential amplifier AMP4, an inverter inv3, PMOS transistors P5 and P6, NMOS transistors N4 and N5, and resistance elements R3 and R4. This VPL1 generating circuit 8 can also be controlled by the control signal VPLOK.
[0024]
Next, the operation of the VPL1 generating circuit 8 will be described. First, it is assumed that signal VPLOK is at "L" level during a period in which potential VPL at the output terminal of VPL1 generating circuit 8 has not reached the level of VPL1. Then, the NMOS transistor N4 is turned on, the differential amplifier AMP4 is activated, the NMOS transistor N5 is turned on, the PMOS transistor P5 is turned off, and the gate potential of the PMOS transistor P6 is not short-circuited to the “H” level. Therefore, VPL1 generating circuit 8 is in an activated state. At this time, the potential of the node A generated by resistance division from the reference potential VREF3 and the potential VPL of the output terminal is compared. If the potential of the node A is lower than the potential of the reference potential VREF3, the gate of the PMOS transistor P6 is set to “ When the level becomes the “L” level, the transistor P6 is turned on to charge the potential VPL at the output terminal. Conversely, when the potential of the node A becomes higher than the reference potential VREF3, the gate potential of the transistor P6 becomes "H" level, and the transistor P6 is turned off to stop charging. By using this operation characteristic, the potential VPL at the output terminal is to be kept at the predetermined potential VPL1.
[0025]
Next, FIG. 5 shows a specific example of the VPL detection circuit 10 which detects that the positive internal power supply potential VPL has become higher than the predetermined potential VPL1. The VPL detection circuit 10 includes a NAND circuit nand1, inverters inv1 and inv2, a differential amplifier AMP3, PMOS transistors P3 and P4, an NMOS transistor N3, and resistance elements R1 and R2.
[0026]
Next, the operation of the VPL detection circuit 10 will be described. First, it is assumed that the potential of the node VBLH is another internal power supply potential higher than the VPL1 level and reaches the vicinity of the set potential faster than the positive power supply potential VPL. The differential amplifier AMP3 compares the potential of the node B obtained by dividing the potential of the node VBLH by resistance with the potential of the positive power supply potential VPL. The resistance division ratio is calculated from the set potentials of VBLH and VPL1. Assuming that the set potential of VBLH is 2 V and the set potential of VPL1 is 1 V, R1: R2 is set to a ratio of about 1: 1.
[0027]
The signal VREFOK is a signal for activating this circuit. At the start of operation, the signal VREFOK is set to the "L" level to activate the differential amplifier AMP3 and the dividing resistor. While VPL is lower than the potential (VPL1) of the resistance dividing node B of VBLH, the output of the differential amplifier AMP3 is at the “H” level, and the control signal VPLOK as the output is at the “L” level. . When the positive power supply potential VPL becomes higher than the potential of the resistance division node B of the node VBLH, that is, when the positive power supply potential VPL becomes higher than VPL1, the output of the differential amplifier AMP3 is inverted to “L” level, The control signal VPLOK serving as an output becomes “H” level.
[0028]
Subsequently, when the signal VREFOK is set to “H” level, the PMOS transistors P3 and P4 are turned off, there is no through current, and the differential amplifier AMP3 is in a non-operating state. Then, the NMOS transistor N3 is turned on, the output potential of the differential amplifier AMP3 is fixed at the “L” level, and the control signal VPLOK, which is the output T, is latched at the “H” level. That is, once the level of the positive power supply potential VPL becomes higher than VPL1, the output control signal VPLOK goes high, the signal VREFOK deactivates the VPL detection circuit 10, and the output goes high. Latch.
[0029]
Next, a specific example of the discharge circuit 6 is shown in FIG. The discharge circuit 6 of this specific example includes PMOS transistors P7 and P8, NMOS transistors N6, N7 and N8, and an inverter inv4.
[0030]
Next, the operation of the discharge circuit 6 will be described. First, when the input signal VPLOK is at the “L” level, the PMOS transistor P7 is off, the PMOS transistor P8 is on, and the node nd2 is at the “H” level. Since the gate potential of the NMOS transistor N6 turns to “H” level and turns on, the node nd1 turns to “L” level to turn off the NMOS transistor N7. At this time, since the gate potential of the NMOS transistor N8 is at the “H” level and turned on, the negative power supply potential VBB and the ground potential VSS are short-circuited, and the negative power supply potential VBB is fixed at the ground potential VSS.
[0031]
When the input signal VPLOK is inverted to “H” level, the transistor P7 turns on and the transistor P8 turns off. When the transistor P7 is turned on, the node nd1 goes high and the node nd2 and the negative power supply potential VBB are short-circuited by the transistor N7. At this time, the negative power supply potential VBB is at the ground potential VSS, the node nd1 is almost at the ground potential VSS, turning off the transistor N8, and stopping the short-circuit operation between the negative power supply potential VBB and the ground potential VSS. When the VBB generation circuit 4 operates and the output VBB becomes a negative power supply potential, the node nd1 also becomes the negative power supply potential VBB, and the transistor N8 keeps off.
[0032]
The purpose of the discharge circuit 6 is to fix the negative power supply potential VBB, which rises due to coupling, to the ground potential VSS when the positive power supply potential VPL is rising toward the predetermined potential VPL1. It is. If the discharge circuit 6 is not provided, the negative power supply potential VBB rises as shown in FIG. One of the important points of this embodiment is that the negative power supply potential VBB is fixed to the ground potential VSS by the discharge circuit 6.
[0033]
Next, the operation timing of each circuit after the external power is turned on will be described with reference to FIG. FIG. 2A is a waveform diagram illustrating the operation of the first embodiment, and FIG. 2B is a diagram illustrating whether each of the circuits is in an active state or an inactive state. The numbers in the left column of FIG. 2B indicate the reference numbers of the corresponding circuits. For example, numeral 2 in the left column indicates a VPL generation circuit, numeral 4 indicates a VBB generation circuit, numeral 6 indicates a discharge circuit, numeral 8 indicates a VPL1 generation circuit, and numeral 10 indicates a VPL detection circuit.
[0034]
First, the VPL1 generating circuit 8 is activated, and the positive power supply potential VPL is raised to the level of the set value VPL1 higher than the set value of the positive power supply potential VPL. At this time, the discharge circuit 6 is activated at the same time, and the negative power supply potential VBB is held at the ground potential VSS. It is assumed that output signal VPLOK of VPL detection circuit 10 is at “L” level when, for example, positive power supply potential VPL is lower than VPL1. When the positive power supply potential VPL is lower than VPL1, the VPL generation circuit 2 and the VBB generation circuit 4 which are operated in the normal state are inactive. When the positive power supply potential VPL reaches the potential of VPL1, the output VPLOK of the VPL detection circuit 10 is inverted, and here it is assumed that the output VPLOK is inverted to, for example, the “H” level. By doing so, the VPL1 generating circuit 8, the discharging circuit 6, and the VPL detecting circuit 10 are deactivated, and the VPL generating circuit 2, which operates normally, is activated to perform the operation shown in FIG.
[0035]
By raising the positive power supply potential VPL to a predetermined potential VPL1 higher than the reference potential VREF2, the discharging transistor (the transistor N2 in FIG. 3) of the VPL generation circuit 2 is turned on, and the level of the positive power supply potential VPL is changed to the reference potential. Attempt to make it less than VREF2. At this time, as shown in FIG. 2, the negative power supply potential VBB similarly drops due to the coupling due to the large parasitic capacitance existing between the positive power supply and the negative power supply. When the capacity between the positive power supply potential and the negative power supply is very large compared to the capacity for other power supplies, when the positive power supply potential VPL becomes equal to the set potential VPL2, the negative power supply potential VBB also becomes almost equal to its own set potential. To reach. The rising and falling slopes of the positive power supply potential VPL and the falling slope of the negative power supply potential VBB can be controlled simply by the size of the driver transistor, and current control is easy. Advantageously, the circuit area is smaller than that of the pump circuit, and there is no extra current component during normal operation.
[0036]
The operation start timing of the VBB generation circuit 4 is not limited as long as the signal VPLOK is output. The timing may be the same as the start of the operation of the VPL generation circuit 2 or may be after the VPL generation circuit 2 stops charging and discharging.
[0037]
For example, assuming that the set potential of VPL2 is 0.8 V and the set potential of VBB is -0.5 V, the set potential of VPL1 is set to around 1.3 V, which is the difference between VPL and VBB.
[0038]
As described above, according to the present embodiment, even when there is a large capacitance between the negative internal power supply and the positive internal power supply, useless current consumption is minimized regardless of the potential of the external power supply. Thus, the potential of each internal power supply can be quickly determined during power-on.
[0039]
(2nd Embodiment)
Next, a second embodiment of the present invention will be described with reference to FIGS. FIG. 7 shows the configuration of the semiconductor integrated circuit according to the second embodiment of the present invention. The semiconductor integrated circuit of this embodiment includes a VPL generating circuit 2A, a VBB generating circuit 4, a discharging circuit 6, a VPL1 generating circuit 8, a VPL detecting circuit 10, a discharging circuit 12, and a VPL detecting circuit 14. I have. Unlike the VPL generation circuit 2 of the first embodiment, the VPL generation circuit 2A of the present embodiment is not of a push-pull type and does not include a discharging transistor. Further, the discharge circuit 12 discharges the positive power supply potential VPL, and the VPL detection circuit 14 generates a signal for stopping the discharge of the positive power supply potential VPL.
[0040]
As a specific example of the VPL generating circuit 2A other than the push-pull type, there is a PMOS feedback type VPL generating circuit. FIG. 9 shows a specific example of the PMOS feedback VPL generation circuit 2A. This VPL generation circuit 2A includes a differential amplifier AMP5, PMOS transistors P9 and P10, NMOS transistors N9 and N10, and resistance elements R5 and R6. The circuit configuration of the VPL generating circuit 2A is the same as the circuit shown in FIG. 4 except that the inverter inv3 is omitted. That is, the VPL generating circuit 2A generates a positive power supply potential VPL after the input signal VPLOK goes to "H" level, contrary to the circuit shown in FIG. In FIG. 9, the control signal VPLOK is a signal for detecting that the positive power supply potential VPL has reached the set potential after power-on, and the control signal VPLOK2 is that the positive power supply potential VPL has reached the original set potential. Is a signal for detecting Note that the circuit shown in FIG. 9 can also be used for the VPL1 generation circuit 8.
[0041]
Next, one specific example of the discharge circuit 12 is shown in FIG. The discharge circuit 12 includes a differential amplifier AMP6, inverter elements inv5 and inv6, a NAND element nand2, a PMOS transistor P11, NMOS transistors N11, N12 and N13, and resistance elements R7 and R8.
[0042]
Next, the operation of the discharge circuit 12 will be described. This discharge circuit is activated only during the period when the control signal VPLOK2 rises after the control signal VPLOK rises as shown in FIG. FIG. 8 is a diagram for explaining the operation of the second embodiment. FIG. 8A is a waveform diagram, and FIG. 8B is a diagram showing whether each circuit is in an active state or an inactive state. . The numbers in the left column of FIG. 8B indicate the corresponding circuit symbols.
[0043]
Immediately after the power is turned on, the control signals VPLOK and VPLOK2 are both at the “L” level, and the node nd10 is at the “H” level, so that the transistor P11 is turned off and the operational amplifier AMP6 is in an inactive state. Further, since the transistor N11 is on, the gate potential of the transistor N12 is set to the "L" level, and the transistor N12 is turned off. The potential of the node nd11 at the gate of the transistor N13 is at the “L” level, and the transistor N13 is off. As described above, this circuit is in an inactive state immediately after power-on, in which VPLOK and VPLOK2 are at the “L” level.
[0044]
Next, when the positive power supply potential VPL reaches the level of VPL1 and the control signal VPLOK rises to the “H” level, the potential of the node nd10 is inverted to the “L” level, and the potential of the node nd11 is inverted to the “H” level. As a result, the transistors P11 and N13 are turned on and the transistor N11 is turned off, so that the gate of the transistor N12 receives only the output of the differential amplifier AMP6, and the discharge circuit 12 is activated. While the resistance division level of the positive power supply potential VPL is higher than the reference potential VREF5, the potential of the node nd12, which is the output of the differential amplifier AMP6, is at the "H" level, and the transistor N12 sets the positive power supply potential VPL to the ground. Discharge to the potential VSS. When the potential level of the resistance division node nd13 of the positive power supply potential VPL becomes lower than the reference potential VREF5 (≧ VREF4), the output of the differential amplifier AMP6 becomes “L” level, and the discharge by the transistor N12 is stopped.
[0045]
When the positive power supply potential VPL reaches a desired potential by the discharge circuit 12, the control signal VPLOK2 rises to the "H" level, the potential of the node nd10 goes to the "H" level, and the discharge circuit becomes inactive again. .
[0046]
Next, consider the case where VPL1 generating circuit 8 has the circuit configuration shown in FIG. 9 and discharge circuit 12 has the circuit configuration shown in FIG. As a first method, the ratio of the resistance values of the resistance elements R5 and R6 is made equal to the ratio of the resistance values of the resistance elements R7 and R8, or the resistance elements R5 and R6 are shared with the resistance elements R7 and R8. Then, there is a method in which the reference potential VREF5 is set to a potential equal to or higher than the reference potential VREF4. As a second method, the reference potential VREF4 and the reference potential VREF5 are shared, and the ratio of the resistance of the resistor R7 to the resistance of the resistor R8 is equal to or less than the ratio of the resistance of the resistor R5 to the resistance of the resistor R6. There is a way to set it to be. This is to prevent the circuit shown in FIG. 9 and the circuit shown in FIG. 10 from being turned on at the same time.
[0047]
Subsequently, FIG. 11 shows a specific example of the VPL detection circuit 14 for detecting that the positive power supply potential VPL once increased to VPL1 is returned to the original set potential VPL2. The VPL detection circuit 14 includes a differential amplifier AMP20, inverters inv20, inv21, inv22, inv23, NOR elements nor20, nor21, resistance elements R20, R21, and PMOS transistors P20, P21, P22, P23. I have. In FIG. 11, VPLOK2 is a signal that goes to the “H” level when the positive power supply potential VPL is lower than the set potential VPL2 during normal operation, VBLH is an internal power supply having the same VCC characteristic as VPL, and VPLOK is VPLOK. This signal is at the “H” level when it is higher than VPL1.
[0048]
Next, the operation of the VPL detection circuit 14 will be described. First, after the positive power supply potential VPL once rises to the potential VPL1 higher than the set potential during normal operation and the control signal VPLOK rises, the VPL detection circuit 14 is activated. Next, when the level of the positive power supply potential VPL falls below the level of the set potential VPL2 in the normal operation, the control signal VPLOK2 rises, and then the VPL detection circuit 14 becomes inactive.
[0049]
When the control signal VPLOK is at "L" level, the VPL detection circuit 14 is inactive, and the control signal VPLOK2 is outputting "L" level. When control signal VPLOK attains an "H" level, VPL detection circuit 14 is activated, and differential amplifier AMP20 accepts input. When the level of positive power supply potential VPL becomes lower than set potential VPL2, the potential of node nd21 is inverted from "L" level to "H" level, and control signal VPLOK2 is also inverted from "L" level to "H" level. When the control signal VPLOK2 goes to the “H” level, the potential of the node nd23 goes to the “H” level, the potential of the node nd24 goes to the “L” level, and the differential amplifier AMP20 becomes inactive, but the transistors P22 and P23 Is turned on, the potential of the node nd21 is latched at the “H” level, and the control signal VPLOCK2 is latched at the “H” level. FIG. 12 shows a rough signal operation state of the circuit shown in FIG.
[0050]
Here, a series of circuit operations of the second embodiment will be described. Regarding the circuit described in the first embodiment, the operation until the signal VPLOK is output is the same, and the description is omitted. The discharge circuit 12 is inactivated until VPLOK is output, and activated after VPL reaches VPL1 and the signal VPLOK is inverted. When VPL is discharged to the original set potential VPL2 by the discharge circuit 12, the signal VPLOK2 rises and the discharge circuit 12 is deactivated. At this time, similarly to the first embodiment, the negative power supply potential VBB can be similarly lowered by the coupling due to the large parasitic capacitance existing between the positive power supply and the negative power supply. This is the aim of the embodiment. When the capacity between the positive power supply and the negative power supply is much larger than the capacity for other power supplies, when the positive power supply potential VPL reaches the set potential, the negative power supply potential VBB almost reaches its own set potential. . The second embodiment has the same advantages as the first embodiment.
[0051]
As described above, according to the first and second embodiments, the negative internal power supply potential having a large capacity can be quickly reached to the set potential while minimizing unnecessary current consumption. Become. The semiconductor integrated circuit according to each of the above embodiments is less dependent on the external power supply potential, can control the amount of drive current only by changing the size of the drive transistor, can control the peak current, and can reach the negative set potential. It is also an advantage that the time can be easily controlled.
[0052]
【The invention's effect】
As described above, even when there is a large capacity between the negative internal power supply and the positive internal power supply, current consumption can be suppressed and the potential of each internal power supply can be quickly determined during power-on.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a semiconductor integrated circuit according to a first embodiment of the present invention.
FIG. 2 is a diagram illustrating the operation of the first embodiment.
FIG. 3 is a circuit diagram showing a specific example of a VPL generation circuit according to the first embodiment.
FIG. 4 is a circuit diagram showing a specific example of a VPL1 generation circuit according to the first embodiment.
FIG. 5 is a circuit diagram showing a specific example of a VPL detection circuit according to the first embodiment.
FIG. 6 is a circuit diagram showing a specific example of a discharge circuit according to the first embodiment.
FIG. 7 is a block diagram showing a configuration of a semiconductor integrated circuit according to a second embodiment of the present invention.
FIG. 8 is a view for explaining the operation of the second embodiment.
FIG. 9 is a circuit diagram showing a specific example of a VPL generating circuit according to a second embodiment.
FIG. 10 is a circuit diagram showing a specific example of a discharge circuit according to the second embodiment.
FIG. 11 is a circuit diagram showing a specific example of a VPL detection circuit according to a second embodiment.
12 is an operation waveform diagram of the VPL detection circuit shown in FIG.
FIG. 13 is a diagram showing a configuration of a conventional negative power supply potential generation circuit.
FIG. 14 is a circuit diagram showing a configuration of a conventional negative power supply potential generating pump circuit.
15 is an operation waveform diagram of the conventional negative power supply potential generating pump circuit shown in FIG.
FIG. 16 illustrates an example in which a capacitor is provided between a positive power supply and a negative power supply.
FIG. 17 is a diagram showing another example having a capacitance between a positive power supply and a negative power supply.
FIG. 18 is an operation waveform diagram of a conventional internal power supply potential generation circuit when power is turned on.
FIG. 19 is an operation waveform diagram when a negative power supply potential is fixed to a ground potential until a positive power supply potential rises.
[Explanation of symbols]
2 VPL generation circuit
4 VBB generation circuit
6. Discharge circuit
8 VPL1 generation circuit
10 VPL detection circuit
12 Discharge circuit
14 VPL detection circuit
