JP2004304326A

JP2004304326A - Data transmitting and receiving method, data transmitter-receiver and printer

Info

Publication number: JP2004304326A
Application number: JP2003092444A
Authority: JP
Inventors: Noriyoshi Chiba; 徳良千葉; Keiji So; 慶治荘
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-03-28
Filing date: 2003-03-28
Publication date: 2004-10-28

Abstract

<P>PROBLEM TO BE SOLVED: To transmit and receive data having no dependence of the magnitude of a frequency, high or low with a simple configuration in asynchronously operating a data transmission side and a data reception side. <P>SOLUTION: A data transmitter-receiver provided with a data transmitter and data receiver which are asynchronously operated with each other comprises: a signal line transmitting transmission data; a signal line transmitting a first signal indicative of the effective transmission data; a signal line transmitting a second signal indicative of transmission data reception, and a signal line transmitting a third signal permitting the stop of the second signal. The data transmitter comprises: a means outputting the first signal in outputting the transmission data: a means outputting a third signal in accordance with the second signal for outputting the following transmission data; and a means stopping the third signal in accordance with the stop of the second signal. The data receiver comprises a means receiving the transmission data in accordance with the first signal for outputting the second signal. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、非同期に動作するデータ送信部とデータ受信部との間におけるデータ送受信に関する。
【０００２】
【従来の技術】
複数の装置から構成されるシステム、あるいは、複数の回路から構成される装置等では、それぞれの装置あるいは回路の動作が同期していないことがある。この場合、非同期に動作する装置間、あるいは、非同期に動作する回路間等でデータを送受信することが必要となる。
【０００３】
例えば、制御部と印刷エンジンとを備えた印刷装置では、制御部で生成したイメージデータを印刷エンジンに送信する処理が行なわれるが、データ送信側の制御部はＣＰＵ、ＲＡＭ等の動作周波数に依存するシステムクロックで動作し、データ受信側の印刷エンジンはシステムクロックとは別のビデオクロックで動作するため、両者は非同期に動作する。
【０００４】
図５は、従来のデータ送信側およびデータ受信側の回路構成を示すブロック図である。データ送信側は、データを送信するデータ送信回路１１０とデータ送信のタイミング制御を行なう送信同期回路１１２とを備えており、いずれも送信側のクロック（ＴＣＬＫ）で動作する。一方、データ受信側は、データを受信するデータ受信回路１２０とデータ受信のタイミング制御を行なう受信同期回路１２２とを備えており、いずれも受信側のクロック（ＲＣＬＫ）で動作する。データ送信回路１１０からデータ受信回路１２０へのデータ送信は、ＴＤＡＴＡ信号線によって行なわれる。
【０００５】
データ送信回路１１０から受信同期回路１２２にはＴＤＶＬＤ信号が送られる。ＴＤＶＬＤ信号は、アサート状態でデータ送信回路１１０からのデータが有効であることを示す。受信同期回路１２２は、ＴＤＶＬＤに同期したｔｄｖｌｄ＿ｓ信号を内部的に発生する。
【０００６】
受信同期回路１２２からデータ受信回路１２０にはＴＤＷＲパルスが送られる。ＴＤＷＲパルスにより、データ受信回路１２０は、ＴＤＡＴＡをラッチしてデータを受信する。
【０００７】
データ受信回路１２０から受信同期回路１２２にはＲＲＤＹ信号が送られる。ＲＲＤＹ信号は、アサート状態でデータ受信回路１２０がデータを受信可能であることを示す。
【０００８】
送信同期回路１１２からデータ送信回路１１０にはＴＡＣＫパルスが送られる。ＴＡＣＫパルスは、次のデータを出力してもよいことを示す。
【０００９】
受信同期回路１２２から送信同期回路１２２には上述のＴＤＷＲパルスが送られる。送信同期回路１１２は、ＴＤＶＬＤに同期したｔｄｗｒ＿ｓ信号および１クロック遅れのｔｄｗｒ＿ｓ２信号を内部的に発生する。送信同期回路１１２は、ＴＤＷＲをパルスを検出してＴＡＣＫパルスを発生する。
【００１０】
図６は、上記回路におけるデータ送受信のタイミング図である。また、図７は、受信同期回路１２２と送信同期回路１１２の状態遷移図である。これらの図を参照して、従来のデータ送受信の手順を説明する。
１．データ送信回路１１０は、送信すべきデータが準備できたらＴＤＶＬＤをアサートして、同時にＴＤＡＴＡを出力する（ｔ１）。
２．受信同期回路１２２は、ＴＤＶＬＤアサートを検出して同期化（ｔｄｖｌｄ＿ｓ）し（ｔ２）、ＴＤＷＲパルスを出力する（ｔ３）。図７（ａ）に示すように受信同期回路１２２は、ｔｄｖｌｄ＿ｓ＆ＲＲＤＹでＲＩＤＬ状態からＷＲ状態に遷移する。そして、次のＲＣＬＫでＷＲ状態からＲＩＤＬ状態に遷移する。
３．データ受信回路１２０は、ＴＤＷＲパルスでＴＤＡＴＡをラッチしてデータを取り込む（ｔ３）。
４．送信同期回路１１２は、ＴＤＷＲパルスを検出して同期化（ｔｄｗｒ＿ｓ）し（ｔ４）、ＴＡＣＫパルスをデータ送信回路１１０に出力する（ｔ５）。なお、ＴＡＣＫパルスは、ＴＤＷＲ（ｔｄｗｒ＿ｓ）のネゲートエッジから生成する。すなわち、図７（ｂ）に示すように、送信同期回路１１２は、￣ｔｄｗｒ＿ｓ＆ｔｄｗｒ＿ｓ２で、ＴＩＤＬ状態からＡＣＫ状態に遷移する。そして、次のＴＣＬＫでＡＣＫ状態からＴＩＤＬ状態に遷移する。
５．データ送信回路１１０は、ＴＡＣＫパルスを検出すると、送信すべき次のデータが準備できている場合は次のデータを出力する（ｔ６）。ただし、送信すべき次のデータが準備できていない場合はＴＤＶＬＤをネゲートする。
【００１１】
なお、非同期的な装置間における同期化技術については特許文献１が知られている。
【００１２】
【特許文献１】
【特開平８−３２０８４５】
【発明が解決しようとする課題】
上述のように、送信同期回路１１２は、ＴＤＷＲパルスを検出して同期化（ｔｄｗｒ＿ｓ）し（ｔ４）、ＴＡＣＫパルスをデータ送信回路１１０に出力する（ｔ５）。このため、ＴＤＷＲパルスを検出するためには、ＴＤＷＲパルスがアサート状態にある間に少なくとも１回はＴＣＬＫが立ち上がる必要がある。
【００１３】
ここで、ＴＤＷＲパルスはＴＣＬＫ幅であるから、送信同期回路１１２がＴＤＷＲパルスを検出するためには、送信側のクロックであるＴＣＬＫの周波数を、受信側のクロックであるＲＣＬＫの周波数より高くしなければならない。
【００１４】
ところが、受信側のクロック周波数を送信側より高くしたり、双方、特に、受信側のクロックを柔軟に変更したい場合がある。例えば、印刷装置のビデオクロックは印刷解像度に関係するため、解像度の高い印刷を行なうときには高い周波数とすることで画質を向上させることができる。一方で、解像度を低くすればデータ量が少なくなるためスループットが向上するが、解像度が低い場合は、それに合わせて動作周波数を低く設定する必要がある。また、受信側の回路の周波数を、送信側の周波数との高低関係にかかわらず設定できるようになれば、受信側の回路を汎用化できるようになり便利である。このとき、データ送受信のための回路はなるべく簡易な構成とすることが望ましい。
【００１５】
本発明は、データ送信側とデータ受信側とが非同期で動作する場合に、周波数の高低に依存しないデータの送受信を簡易な構成で行なえるようにすることを目的とする。
【００１６】
【課題を解決するための手段】
上記課題を解決するため本発明の第１の態様は、
非同期に動作するデータ送信部とデータ受信部との間におけるデータ送受信方法であって、
送信側が送信データ、および、送信データが有効であることを示す第１の信号を受信側に出力するステップと
受信側が第１の信号に応じて送信データを受信し、送信データを受信したことを示す第２の信号を送信側に出力するステップと、
送信側が第２の信号に応じて第２の信号の停止を許可する第３の信号を受信側に出力し、次の送信データおよび第１の信号を受信側に出力するステップと、
送信側が第２の信号の停止に応じて第３の信号を停止するステップと、を備えることを特徴とする。
【００１７】
第２の信号によりデータ受信が完了したことを送信側が検知することができるため、送信側と受信側との周波数の高低に依存しないデータの送受信を簡易な構成で行なえる。
【００１８】
ここで、送信側は実施例のデータ送信回路と送信同期回路とに対応し、受信側は実施例のデータ受信回路と受信同期回路とに対応し、第１の信号は実施例のＴＤＶＬＤに対応し、第２の信号は実施例のＲＣＹＣＥＮＤに対応し、第３の信号は実施例のＴＣＹＣＥＮＤに対応する。
【００１９】
上記課題を解決するため本発明の第２の態様は、
非同期に動作するデータ送信装置とデータ受信装置とを備えたデータ送受信装置であって、
送信データを伝送する信号線と、
送信データが有効であることを示す第１の信号を伝送する信号線と、
送信データを受信したことを示す第２の信号を伝送する信号線と、
第２の信号の停止を許可する第３の信号を伝送する信号線とを備え、
前記データ送信装置は、
送信データを出力する際に、第１の信号を出力する手段と、
第２の信号に応じて第３の信号を出力し、次の送信データを出力する手段と、
第２の信号の停止に応じて第３の信号を停止する手段とを備え、
前記データ受信装置は、
第１の信号に応じて送信データを受信し、第２の信号を出力する手段と、
第３の信号に応じて第２の信号を停止する手段と、を備えることを特徴とする。
【００２０】
第２の信号によりデータ受信が完了したことを送信側が検知することができるため、送信側と受信側との周波数の高低に依存しないデータの送受信を簡易な構成で行なえる。
【００２１】
ここで、第１の信号は実施例のＴＤＶＬＤに対応し、第２の信号は実施例のＲＣＹＣＥＮＤに対応し、第３の信号は実施例のＴＣＹＣＥＮＤに対応する。
【００２２】
また、より具体的に、
前記データ送信装置は、
送信データを出力するデータ送信回路と、データ送信回路のデータ出力タイミングを制御する送信同期回路とを備え、
前記データ受信装置は、送信データを入力するデータ受信回路と、データ受信回路のデータ入力タイミングを制御する受信同期回路とを備え、
前記送信データを伝送する信号線は、データ送信回路とデータ受信回路とを接続し、
第１の信号を伝送する信号線は、データ送信回路と受信同期回路とを接続し、第２の信号を伝送する信号線および第３の信号を伝送する信号線は、受信同期回路と送信同期回路とを接続し、
さらに、
データ受信回路と受信同期回路とを接続する、第１の信号を受信したことを示す第４の信号を伝送する信号線と、
データ送信回路と送信同期回路とを接続する、第２の信号を受信したことを示す第５の信号を伝送する信号線と、を備えることができる。
【００２３】
ここで、第４の信号は実施例のＴＤＷＲに対応し、第５の信号は実施例のＴＡＣＫに対応する。
【００２４】
上記課題を解決するため本発明の第３の態様は、
上記のデータ送受信装置を備えた印刷装置であって、
前記データ送信装置は、第１のクロック周波数で動作し、印刷データに基づいてイメージデータを生成して、送信するものであり、
前記データ受信装置は、第２のクロック周波数で動作し、受信したイメージデータに基づいて印字を行なうものであることを特徴とする。
【００２５】
また、前記データ受信装置は、第３のクロック周波数での動作が可能であり、前記データ送信装置は、イメージデータの解像度に基づいて、前記データ受信装置のクロック周波数を切り替えるための指示を行なうことを特徴とし、さらに、
第２のクロック周波数＜第１のクロック周波数＜第３のクロック周波数の関係を満たし、
前記データ送信装置は、イメージデータの解像度が所定の解像度より高い場合には、前記データ受信装置のクロック周波数を第３のクロック周波数に切り替えるための指示を行ない、イメージデータの解像度が所定の解像度以下の場合には、前記データ受信装置のクロック周波数を第２のクロック周波数に切り替えるための指示を行なうことを特徴とすることができる。
【００２６】
これにより、解像度の高い印刷は、高い動作周波数でデータ受信装置を動作させ、解像度の低い印刷は、低い動作周波数でデータ受信装置を動作させることができる。すなわち、解像度が高ければ画質が向上するという利点があり、解像度が低ければ処理すべきデータ量が少ないためスループットが向上するという利点がある。
【００２７】
そして、いずれの場合であっても、データ送信装置とデータ受信装置との間における非同期のデータ送受信を簡易な構成で行なうことができる。
【００２８】
【発明の実施の形態】
本発明の実施の形態について図面を参照して説明する。
【００２９】
図１は、本発明を適用したデータ送信側およびデータ受信側の回路構成を示すブロック図である。データ送信側は、データを送信するデータ送信回路１０とデータ送信のタイミング制御を行なう送信同期回路１２とを備えており、いずれも送信側のクロック（ＴＣＬＫ）で動作する。一方、データ受信側は、データを受信するデータ受信回路２０とデータ受信のタイミング制御を行なう受信同期回路２２とを備えており、いずれも受信側のクロック（ＲＣＬＫ）で動作する。データ送信回路１０からデータ受信回路２０へのデータ送信は、ＴＤＡＴＡ信号線によって行なわれる。
【００３０】
データ送信回路１０から受信同期回路２２にはＴＤＶＬＤ信号が送られる。ＴＤＶＬＤ信号は、アサート状態でデータ送信回路１０からのデータが有効であることを示す。受信同期回路２２は、ＴＤＶＬＤに同期したｔｄｖｌｄ＿ｓ信号を内部的に発生する。
【００３１】
受信同期回路２２からデータ受信回路２０にはＴＤＷＲパルスが送られる。ＴＤＷＲパルスにより、データ受信回路２０は、ＴＤＡＴＡをラッチしてデータを取り込む。
【００３２】
データ受信回路２０から受信同期回路２２にはＲＲＤＹ信号が送られる。ＲＲＤＹ信号は、アサート状態でデータ受信回路２０がデータを受信可能であることを示す。
【００３３】
送信同期回路１２からデータ送信回路１０にはＴＡＣＫパルスが送られる。ＴＡＣＫパルスは、次のデータを出力してもよいことを示す。
【００３４】
受信同期回路２２から送信同期回路１２にはＲＣＹＣＥＮＤ信号が送られる。
ＲＣＹＣＥＮＤ信号は、アサート状態でデータ受信が完了したことを示す。送信同期回路１２は、ＲＣＹＣＥＮＤに同期したｒｃｙｃｅｎｄ＿ｓ信号を内部的に発生する。そして、ＲＣＹＣＥＮＤアサートにより、ＴＡＣＫパルスを発生するとともに、後述するＴＣＹＣＥＮＤをアサートする。また、送信同期回路１２は、ＲＣＹＣＥＮＤネゲートにより、ＴＣＹＣＥＮＤをネゲートする
送信同期回路１２から受信同期回路２２にはＴＣＹＣＥＮＤ信号が送られる。
ＴＣＹＣＥＮＤ信号は、アサート状態で受信同期回路２２にＲＣＹＣＥＮＤのネゲートを許可する。受信同期回路２２は、ＴＣＹＣＥＮＤに同期したｔｃｙｃｅｎｄ＿ｓ信号を内部的に発生し、これによりＲＣＹＣＥＮＤをネゲートする。
【００３５】
図２は、上記回路におけるデータ送受信のタイミング図である。また、図３は、受信同期回路２２と送信同期回路１２の状態遷移図である。これらの図を参照して、本実施例のデータ送受信の手順を説明する。
１．データ送信回路１０は、送信すべきデータが準備できたらＴＤＶＬＤをアサートして、同時にＴＤＡＴＡを出力する（ｔ１）。
２．受信同期回路２２は、ＴＤＶＬＤアサートを検出して同期化（ｔｄｖｌｄ＿ｓ）し（ｔ２）、ＴＤＷＲパルスを出力する（ｔ３）。図３（ａ）に示すように、受信同期回路２２は、ｔｄｖｌｄ＿ｓ＆ＲＲＤＹ＆￣ｔｃｙｃｅｎｄでＲＩＤＬＥ状態から、ＷＲ状態に遷移する。
３．データ受信回路２０は、ＴＤＷＲパルスでＴＤＡＴＡをラッチしてデータを取り込む（ｔ３）。
４．受信同期回路２２は、ＴＤＷＲパルスを出力した後、直ちにＲＣＹＣＥＮＤをアサートする（ｔ４）。これにより、データ受信が完了したことを送信同期回路１２に通知する。そして、図３（ａ）に示すように、ＷＲ状態からＲＥＮＤ状態に遷移する。
５．送信同期回路１２は、ＲＣＹＣＥＮＤアサートを検出して同期化（ｒｃｙｃｅｎｄ＿ｓ）し（ｔ５）、ＴＡＣＫパルスをデータ送信回路１０に出力する（ｔ６）。また、ＴＣＹＣＥＮＤをアサートする（ｔ６）。これにより、受信同期回路２２にＲＣＹＣＥＮＤのネゲートを許可する。図３（ｂ）に示すように、送信同期回路１２は、ｒｃｙｃｅｎｄ＿ｓでＴＩＤＬＥ状態からＡＣＫ状態に遷移する。そして、次のＴＣＬＫで、ＴＥＮＤ状態に遷移する。
６．データ送信回路１０は、ＴＡＣＫパルスを検出すると、送信すべき次のデータが準備できている場合は次のデータを出力する（ｔ９）。一方、送信すべき次のデータが準備できていない場合はＴＤＶＬＤをネゲートする。
７．受信同期回路２２は、ＴＣＹＣＥＮＤアサートを検出して同期化（ｔｃｙｃｅｎｄ＿ｓ）し（ｔ７）、直ちにＲＣＹＣＥＮＤをネゲートする（ｔ８）。図３（ａ）に示すように、受信同期回路２２は、ｔｃｙｃｅｎｄ＿ｓでＲＥＮＤ状態からＲＩＤＬＷ状態に遷移する。
８．送信同期回路１２は、ＲＣＹＣＥＮＤネゲートを検出して同期化（ｒｃｙｃｅｎｄ＿ｓ）し（ｔ９）、直ちにＴＣＹＣＥＮＤをネゲートする（ｔ１０）。図３（ｂ）に示すように送信同期回路１２は、￣ｒｃｙｃｅｎｄ＿ｓでＴＥＮＤ状態からＴＩＤＬＥ状態に遷移する。
【００３６】
このように本実施例によれば、ＲＣＹＣＥＮＤのアサート状態によりデータ受信が完了したことを送信側が検知することができ、次の出力データを準備することができるため、ＴＣＬＫをＲＣＬＫより高くする必要がなくなる。すなわち、データ送信側とデータ受信側とが非同期で動作する場合に、周波数の高低に依存しないデータの送受信を簡易な構成で行なえるようになる。
【００３７】
次に、上述のデータ送受信部を適用した印刷装置について説明する。図４は、印刷装置の構成を示すブロック図である。
【００３８】
本図に示すように印刷装置は、ホストコンピュータから送られる印刷データをホストＩ／Ｆ５６が受信し、ＣＰＵ５１がＲＯＭ５４に記録されたプログラムにしたがってＲＡＭ５５上でイメージデータに展開する。このイメージデータをシステムコントローラ５２の送信部５２ａがビデオコントローラ５３の受信部５３ａに送信する。そして、ビデオコントローラ５３がプリンタエンジン５８を制御して印字を実行する。
【００３９】
システムコントローラ５２の送信部５２ａは、ＣＰＵ５１の動作周波数であるＴＣＬＫで動作し、ビデオコントローラ５３の受信部５３ａはプリンタエンジンを動作させるビデオクロックＲＣＬＫで動作するため、両者のクロック周波数は異なる。このため、データ送信側とデータ受信側とが非同期で動作することになる。
【００４０】
ここで、システムコントローラ５２の送信部５２ａは、上記のデータ送信回路１０と送信同期回路１２とを備えて構成するようにし、また、ビデオコントローラ５３の受信部５３ａは、上記のデータ受信回路２０と受信同期回路２２とを備えて構成するようにする。
【００４１】
例えば、解像度が６００ｄｐｉの画像は、３００ｄｐｉの画像に対して、１ラインあたり２倍、１ページあたり４倍のデータ量となる。プリンタエンジン５８における紙送り速度が同じであるとすると、６００ｄｐｉの画像印刷時には、３００ｄｐｉの画像印刷時よりも高速にデータをビデオコントローラ５３に転送しなければならない。
【００４２】
そこで、本印刷装置では、例えば、要求される印刷解像度によりビデオコントローラ５３の動作周波数ＲＣＬＫを切り替えることができるようになっており、このためのセレクタ５７を備えている。本例では、例えば、ＴＣＬＫより周波数の高いＲＣＬＫ１と、ＲＣＬＫより周波数の低いＲＣＬＫ２とが切り替え可能であるとする。
【００４３】
セレクタ５７による動作周波数ＲＣＬＫの切替は、例えば、次のようにして行なうことができる。
【００４４】
すなわち、ＣＰＵ５１は、ホストコンピュータから送信された印刷データのヘッダ部で印刷解像度を判断し、あらかじめ定めた解像度値より高い解像度の印刷を行なう場合には、ＴＣＬＫより周波数の高いＲＣＬＫ１でビデオコントローラ５３を動作させるようにセレクタ５７に指示を送り、あらかじめ定めた解像度値以下の解像度の印刷を行なう場合には、ＴＣＬＫより周波数の低いＲＣＬＫ２でビデオコントローラ５３を動作させるようにセレクタ５７に指示を送る。この指示にしたがい、セレクタ５７がビデオコントローラのクロックを切り替えることにより動作周波数ＲＣＬＫが切り替えられる。
【００４５】
これにより、解像度の高い印刷は、ページあたりのデータ量が多いため、高い動作周波数でビデオコントローラ５３を動作させ、解像度の低い印刷は、ページあたりのデータ量が少ないため、低い動作周波数でビデオコントローラ５３を動作させることができる。
【００４６】
そして、いずれの場合であっても、システムコントローラ５２の送信部５２ａとビデオコントローラ５３の受信部５３ａとの間における非同期のデータ送受信を行なうことができる。
【図面の簡単な説明】
【図１】本実施形態の構成を示すブロック図。
【図２】本実施形態のデータ送受信のタイミング図。
【図３】本実施形態の同期回路の状態遷移図。
【図４】データ送受信部を適用した印刷装置の構成を示すブロック図。
【図５】従来例の構成を示すブロック図。
【図６】従来例のデータ送受信のタイミング図。
【図７】従来例の同期回路の状態遷移図。
【符号の説明】
１０…データ送信回路、１２…送信同期回路、２０…データ受信回路、２２…受信同期回路、５１…ＣＰＵ、５２…システムコントローラ、５２ａ…送信部、５３…ビデオコントローラ、５３ａ…受信部、５４…ＲＯＭ、５５…ＲＡＭ、５６…ホストＩ／Ｆ、５７…セレクタ、５８…プリンタエンジン、１１０…データ送信回路、１１２…送信同期回路、１２０…データ受信回路、１２１…受信同期回路、１２２…受信同期回路、１２２…送信同期回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to data transmission and reception between a data transmitting unit and a data receiving unit that operate asynchronously.
[0002]
[Prior art]
In a system including a plurality of devices or an apparatus including a plurality of circuits, the operation of each device or circuit may not be synchronized. In this case, it is necessary to transmit and receive data between devices that operate asynchronously or between circuits that operate asynchronously.
[0003]
For example, in a printing apparatus including a control unit and a print engine, a process of transmitting image data generated by the control unit to the print engine is performed, but the control unit on the data transmission side depends on the operating frequency of the CPU, RAM, and the like. Since the print engine on the data receiving side operates on a video clock different from the system clock, both operate asynchronously.
[0004]
FIG. 5 is a block diagram showing a circuit configuration of a conventional data transmission side and data reception side. The data transmission side includes a data transmission circuit 110 for transmitting data and a transmission synchronization circuit 112 for controlling the timing of data transmission, and both operate on the clock (TCLK) of the transmission side. On the other hand, the data receiving side includes a data receiving circuit 120 for receiving data and a reception synchronizing circuit 122 for performing timing control of data reception, and both operate on the clock (RCLK) of the receiving side. Data transmission from the data transmission circuit 110 to the data reception circuit 120 is performed by a TDATA signal line.
[0005]
The TDVLD signal is sent from the data transmission circuit 110 to the reception synchronization circuit 122. The TDVLD signal indicates that data from the data transmission circuit 110 is valid in an asserted state. The reception synchronization circuit 122 internally generates a tdvld_s signal synchronized with TDVLD.
[0006]
A TDWR pulse is sent from the reception synchronization circuit 122 to the data reception circuit 120. With the TDWR pulse, the data receiving circuit 120 latches TDATA and receives data.
[0007]
An RRDY signal is sent from the data reception circuit 120 to the reception synchronization circuit 122. The RRDY signal indicates that the data receiving circuit 120 can receive data in the asserted state.
[0008]
A TACK pulse is sent from the transmission synchronization circuit 112 to the data transmission circuit 110. The TACK pulse indicates that the next data may be output.
[0009]
The above-mentioned TDWR pulse is sent from the reception synchronization circuit 122 to the transmission synchronization circuit 122. The transmission synchronization circuit 112 internally generates a tdwr_s signal synchronized with TDVLD and a tdwr_s2 signal delayed by one clock. The transmission synchronization circuit 112 detects a pulse from the TDWR and generates a TACK pulse.
[0010]
FIG. 6 is a timing chart of data transmission and reception in the above circuit. FIG. 7 is a state transition diagram of the reception synchronization circuit 122 and the transmission synchronization circuit 112. With reference to these figures, a conventional data transmission / reception procedure will be described.
1. When the data to be transmitted is ready, the data transmission circuit 110 asserts TDVLD and simultaneously outputs TDATA (t1).
2. The reception synchronization circuit 122 detects the TDVLD assertion, synchronizes (tdvld_s) (t2), and outputs a TDWR pulse (t3). As shown in FIG. 7A, the reception synchronization circuit 122 transits from the RIDL state to the WR state by tdvld_s & RRDY. Then, at the next RCLK, the state transits from the WR state to the RIDL state.
3. The data receiving circuit 120 latches TDATA with the TDWR pulse and takes in data (t3).
4. The transmission synchronization circuit 112 detects and synchronizes (tdwr_s) the TDWR pulse (t4), and outputs a TACK pulse to the data transmission circuit 110 (t5). The TACK pulse is generated from the negation edge of TDWR (tdwr_s). That is, as shown in FIG. 7B, the transmission synchronization circuit 112 makes a transition from the TIDL state to the ACK state at @tdwr_s & tdwr_s2. Then, at the next TCLK, the state transits from the ACK state to the TIDL state.
5. When detecting the TACK pulse, the data transmission circuit 110 outputs the next data if the next data to be transmitted is ready (t6). However, if the next data to be transmitted is not ready, TDVLD is negated.
[0011]
Patent Document 1 discloses a technique for synchronizing asynchronous devices.
[0012]
[Patent Document 1]
JP-A-8-320845
[Problems to be solved by the invention]
As described above, the transmission synchronization circuit 112 detects and synchronizes (tdwr_s) the TDWR pulse (t4), and outputs a TACK pulse to the data transmission circuit 110 (t5). Therefore, in order to detect a TDWR pulse, TCLK needs to rise at least once while the TDWR pulse is in the asserted state.
[0013]
Here, since the TDWR pulse has a TCLK width, in order for the transmission synchronization circuit 112 to detect the TDWR pulse, the frequency of TCLK, which is the clock on the transmitting side, must be higher than the frequency of RCLK, which is the clock on the receiving side. Must.
[0014]
However, there are cases where the clock frequency of the receiving side is higher than that of the transmitting side, and the clocks of both sides, particularly, the clock of the receiving side are to be flexibly changed. For example, since the video clock of the printing apparatus is related to the printing resolution, image quality can be improved by using a high frequency when printing with high resolution. On the other hand, if the resolution is reduced, the data amount is reduced, so that the throughput is improved. However, if the resolution is low, the operating frequency needs to be set low accordingly. In addition, if the frequency of the circuit on the receiving side can be set regardless of the level relationship with the frequency on the transmitting side, the circuit on the receiving side can be generalized and convenient. At this time, it is desirable that the circuit for transmitting and receiving data has a simple configuration as much as possible.
[0015]
SUMMARY OF THE INVENTION It is an object of the present invention to enable a simple configuration to transmit and receive data independent of the frequency level when a data transmitting side and a data receiving side operate asynchronously.
[0016]
[Means for Solving the Problems]
In order to solve the above problems, a first aspect of the present invention provides:
A method for transmitting and receiving data between a data transmitting unit and a data receiving unit that operate asynchronously,
A step in which the transmitting side outputs the transmission data and a first signal indicating that the transmission data is valid to the receiving side, and a step in which the receiving side receives the transmission data in response to the first signal and receives the transmission data. Outputting the second signal shown to the transmitting side;
A step in which the transmitting side outputs a third signal permitting the stop of the second signal to the receiving side in response to the second signal, and outputs the next transmission data and the first signal to the receiving side;
Stopping the third signal in response to the stop of the second signal on the transmission side.
[0017]
Since the transmission side can detect that the data reception has been completed by the second signal, the transmission and reception of the data between the transmission side and the reception side can be performed with a simple configuration regardless of the frequency level.
[0018]
Here, the transmission side corresponds to the data transmission circuit and the transmission synchronization circuit of the embodiment, the reception side corresponds to the data reception circuit and the reception synchronization circuit of the embodiment, and the first signal corresponds to TDVLD of the embodiment. The second signal corresponds to RCYCEND of the embodiment, and the third signal corresponds to TCYCEND of the embodiment.
[0019]
In order to solve the above-mentioned problem, a second aspect of the present invention provides:
A data transmitting and receiving device including a data transmitting device and a data receiving device that operate asynchronously,
A signal line for transmitting transmission data,
A signal line for transmitting a first signal indicating that the transmission data is valid;
A signal line for transmitting a second signal indicating that transmission data has been received;
A signal line for transmitting a third signal permitting the stop of the second signal,
The data transmission device,
Means for outputting a first signal when outputting transmission data;
Means for outputting a third signal in response to the second signal and outputting next transmission data;
Means for stopping the third signal in response to the stop of the second signal,
The data receiving device,
Means for receiving transmission data in response to the first signal and outputting a second signal;
Means for stopping the second signal in response to the third signal.
[0020]
Since the transmission side can detect that the data reception has been completed by the second signal, the transmission and reception of the data between the transmission side and the reception side can be performed with a simple configuration regardless of the frequency level.
[0021]
Here, the first signal corresponds to TDVLD of the embodiment, the second signal corresponds to RCYCEND of the embodiment, and the third signal corresponds to TCYCEND of the embodiment.
[0022]
Also, more specifically,
The data transmission device,
A data transmission circuit that outputs transmission data, and a transmission synchronization circuit that controls data output timing of the data transmission circuit,
The data reception device includes a data reception circuit that inputs transmission data, and a reception synchronization circuit that controls data input timing of the data reception circuit,
A signal line for transmitting the transmission data connects a data transmission circuit and a data reception circuit,
The signal line transmitting the first signal connects the data transmission circuit and the reception synchronization circuit, and the signal line transmitting the second signal and the signal line transmitting the third signal are connected to the reception synchronization circuit and the transmission synchronization circuit. Connect to the circuit,
further,
A signal line for connecting the data reception circuit and the reception synchronization circuit and transmitting a fourth signal indicating that the first signal has been received;
A signal line that connects the data transmission circuit and the transmission synchronization circuit and that transmits a fifth signal indicating that the second signal has been received.
[0023]
Here, the fourth signal corresponds to TDWR of the embodiment, and the fifth signal corresponds to TACK of the embodiment.
[0024]
In order to solve the above problems, a third aspect of the present invention provides:
A printing device including the data transmitting / receiving device described above,
The data transmission device operates at a first clock frequency, generates and transmits image data based on print data,
The data receiving apparatus operates at a second clock frequency and performs printing based on received image data.
[0025]
Further, the data receiving device is capable of operating at a third clock frequency, and the data transmitting device issues an instruction to switch the clock frequency of the data receiving device based on the resolution of image data. And furthermore,
The relationship of second clock frequency <first clock frequency <third clock frequency is satisfied,
If the resolution of the image data is higher than a predetermined resolution, the data transmitting apparatus issues an instruction to switch the clock frequency of the data receiving apparatus to a third clock frequency, and the resolution of the image data is equal to or lower than the predetermined resolution. In the above case, an instruction to switch the clock frequency of the data receiving device to the second clock frequency is issued.
[0026]
This allows the data receiving device to operate at a high operating frequency for high-resolution printing, and allows the data receiving device to operate at a low operating frequency for low-resolution printing. That is, if the resolution is high, there is an advantage that the image quality is improved, and if the resolution is low, there is an advantage that the throughput is improved because the amount of data to be processed is small.
[0027]
In any case, asynchronous data transmission and reception between the data transmitting device and the data receiving device can be performed with a simple configuration.
[0028]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment of the present invention will be described with reference to the drawings.
[0029]
FIG. 1 is a block diagram showing a circuit configuration of a data transmitting side and a data receiving side to which the present invention is applied. The data transmitting side includes a data transmitting circuit 10 for transmitting data and a transmission synchronizing circuit 12 for controlling data transmission timing, and both operate on the clock (TCLK) of the transmitting side. On the other hand, the data receiving side includes a data receiving circuit 20 for receiving data and a reception synchronizing circuit 22 for controlling the timing of data reception, and both operate on the clock (RCLK) of the receiving side. Data transmission from the data transmission circuit 10 to the data reception circuit 20 is performed by a TDATA signal line.
[0030]
The TDVLD signal is sent from the data transmission circuit 10 to the reception synchronization circuit 22. The TDVLD signal indicates that data from the data transmission circuit 10 is valid in an asserted state. The reception synchronization circuit 22 internally generates a tdvld_s signal synchronized with TDVLD.
[0031]
A TDWR pulse is sent from the reception synchronization circuit 22 to the data reception circuit 20. With the TDWR pulse, the data receiving circuit 20 latches TDATA and takes in data.
[0032]
An RRDY signal is sent from the data reception circuit 20 to the reception synchronization circuit 22. The RRDY signal indicates that the data receiving circuit 20 can receive data in the asserted state.
[0033]
A TACK pulse is sent from the transmission synchronization circuit 12 to the data transmission circuit 10. The TACK pulse indicates that the next data may be output.
[0034]
An RCYCEND signal is sent from the reception synchronization circuit 22 to the transmission synchronization circuit 12.
The RCYCEND signal indicates that data reception is completed in an asserted state. The transmission synchronization circuit 12 internally generates an rcycle_s signal synchronized with RCYCEND. Then, in response to the assertion of RCYCEND, a TACK pulse is generated, and TCYCEND described later is asserted. The transmission synchronization circuit 12 negates TCYCEND by RCYCEND negation, and a TCYCEND signal is sent to the reception synchronization circuit 22 from the transmission synchronization circuit 12.
The TCYCEND signal allows the reception synchronization circuit 22 to negate RCYCEND in an asserted state. The reception synchronization circuit 22 internally generates a tcycle_s signal synchronized with TCYCEND, and thereby negates RCYCEND.
[0035]
FIG. 2 is a timing chart of data transmission and reception in the above circuit. FIG. 3 is a state transition diagram of the reception synchronization circuit 22 and the transmission synchronization circuit 12. With reference to these figures, a procedure of data transmission and reception according to the present embodiment will be described.
1. When the data to be transmitted is ready, the data transmission circuit 10 asserts TDVLD and simultaneously outputs TDATA (t1).
2. The reception synchronization circuit 22 detects the TDVLD assertion, synchronizes (tdvld_s) (t2), and outputs a TDWR pulse (t3). As shown in FIG. 3A, the reception synchronization circuit 22 transitions from the RIDLE state to the WR state at tdvld_s & RRDY & @tcyclen.
3. The data receiving circuit 20 latches TDATA with the TDWR pulse and takes in data (t3).
4. After outputting the TDWR pulse, the reception synchronization circuit 22 immediately asserts RCYCEND (t4). This notifies the transmission synchronization circuit 12 that the data reception has been completed. Then, as shown in FIG. 3A, the state transits from the WR state to the REND state.
5. The transmission synchronization circuit 12 detects the RCYCEND assertion and synchronizes (rcycled_s) (t5), and outputs a TACK pulse to the data transmission circuit 10 (t6). Also, TCYCEND is asserted (t6). This allows the reception synchronization circuit 22 to negate RCYCEND. As shown in FIG. 3B, the transmission synchronization circuit 12 transits from the TIDLE state to the ACK state by rcyclend_s. Then, at the next TCLK, the state transits to the TEND state.
6. When detecting the TACK pulse, the data transmission circuit 10 outputs the next data if the next data to be transmitted is ready (t9). On the other hand, if the next data to be transmitted is not ready, the TDVLD is negated.
7. The reception synchronization circuit 22 detects the TCYCEND assertion, synchronizes (tcycle_s) (t7), and immediately negates RCYCEND (t8). As shown in FIG. 3A, the reception synchronization circuit 22 makes a transition from the REND state to the RIDLW state at tcycle_s.
8. The transmission synchronization circuit 12 detects the RCYCEND negation, synchronizes (rcycle_s) (t9), and immediately negates the TCYCEND (t10). As shown in FIG. 3B, the transmission synchronization circuit 12 makes a transition from the TEND state to the TIDLE state at $ rccycle_s.
[0036]
As described above, according to the present embodiment, the transmitting side can detect that the data reception is completed by the asserted state of RCYCEND, and can prepare the next output data. Therefore, it is necessary to make TCLK higher than RCLK. Disappears. That is, when the data transmitting side and the data receiving side operate asynchronously, data transmission and reception independent of the level of the frequency can be performed with a simple configuration.
[0037]
Next, a printing apparatus to which the above data transmitting / receiving unit is applied will be described. FIG. 4 is a block diagram illustrating a configuration of the printing apparatus.
[0038]
As shown in the figure, in the printing apparatus, the host I / F 56 receives print data sent from the host computer, and the CPU 51 develops the print data into image data on the RAM 55 according to the program recorded in the ROM 54. The transmission unit 52a of the system controller 52 transmits the image data to the reception unit 53a of the video controller 53. Then, the video controller 53 controls the printer engine 58 to execute printing.
[0039]
The transmitting unit 52a of the system controller 52 operates with TCLK, which is the operating frequency of the CPU 51, and the receiving unit 53a of the video controller 53 operates with the video clock RCLK for operating the printer engine. Therefore, the data transmitting side and the data receiving side operate asynchronously.
[0040]
Here, the transmission unit 52a of the system controller 52 is configured to include the data transmission circuit 10 and the transmission synchronization circuit 12, and the reception unit 53a of the video controller 53 is configured to The receiving synchronization circuit 22 is provided.
[0041]
For example, an image having a resolution of 600 dpi has a data amount twice as large as a 300 dpi image and four times as large as a page. Assuming that the paper feed speed in the printer engine 58 is the same, the data must be transferred to the video controller 53 at the time of printing a 600 dpi image faster than at the time of printing a 300 dpi image.
[0042]
Therefore, the printing apparatus can switch the operating frequency RCLK of the video controller 53 depending on the required print resolution, for example, and includes the selector 57 for this purpose. In this example, for example, it is assumed that RCLK1 having a higher frequency than TCLK and RCLK2 having a lower frequency than RCLK can be switched.
[0043]
The switching of the operating frequency RCLK by the selector 57 can be performed, for example, as follows.
[0044]
That is, the CPU 51 determines the print resolution in the header portion of the print data transmitted from the host computer, and when printing at a resolution higher than a predetermined resolution value, the CPU 51 controls the video controller 53 with RCLK1 having a higher frequency than TCLK. An instruction is sent to the selector 57 to operate, and when printing with a resolution equal to or less than a predetermined resolution value is performed, an instruction is sent to the selector 57 to operate the video controller 53 with RCLK2 having a lower frequency than TCLK. According to this instruction, the operating frequency RCLK is switched by the selector 57 switching the clock of the video controller.
[0045]
This allows the video controller 53 to operate at a high operating frequency because high-resolution printing involves a large amount of data per page, and operates at a low operating frequency because a low-resolution printing involves a small amount of data per page. 53 can be operated.
[0046]
In either case, asynchronous data transmission and reception between the transmission unit 52a of the system controller 52 and the reception unit 53a of the video controller 53 can be performed.
[Brief description of the drawings]
FIG. 1 is a block diagram showing the configuration of the present embodiment.
FIG. 2 is a timing chart of data transmission and reception according to the embodiment;
FIG. 3 is a state transition diagram of the synchronous circuit according to the embodiment.
FIG. 4 is a block diagram illustrating a configuration of a printing apparatus to which a data transmission / reception unit is applied.
FIG. 5 is a block diagram showing a configuration of a conventional example.
FIG. 6 is a timing chart of data transmission and reception in a conventional example.
FIG. 7 is a state transition diagram of a conventional synchronous circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 ... Data transmission circuit, 12 ... Transmission synchronization circuit, 20 ... Data reception circuit, 22 ... Reception synchronization circuit, 51 ... CPU, 52 ... System controller, 52a ... Transmission part, 53 ... Video controller, 53a ... Reception part, 54 ... ROM, 55 RAM, 56 host I / F, 57 selector, 58 printer engine, 110 data transmission circuit, 112 transmission synchronization circuit, 120 data reception circuit, 121 reception synchronization circuit, 122 reception synchronization Circuit, 122: transmission synchronization circuit

Claims

A method for transmitting and receiving data between a data transmitting unit and a data receiving unit that operate asynchronously,
A step in which the transmitting side outputs the transmission data and a first signal indicating that the transmission data is valid to the receiving side, and a step in which the receiving side receives the transmission data in response to the first signal and receives the transmission data. Outputting the second signal shown to the transmitting side;
A step in which the transmitting side outputs a third signal permitting the stop of the second signal in response to the second signal to the receiving side, and outputs the next transmission data and the first signal to the receiving side;
The transmitting side stopping the third signal in response to the stop of the second signal.

A data transmitting and receiving device including a data transmitting device and a data receiving device that operate asynchronously,
A signal line for transmitting transmission data,
A signal line for transmitting a first signal indicating that the transmission data is valid;
A signal line for transmitting a second signal indicating that transmission data has been received;
A signal line for transmitting a third signal permitting the stop of the second signal,
The data transmission device,
Means for outputting a first signal when outputting transmission data;
Means for outputting a third signal in response to the second signal and outputting next transmission data;
Means for stopping the third signal in response to the stop of the second signal,
The data receiving device,
Means for receiving transmission data in response to the first signal and outputting a second signal;
Means for stopping the second signal in response to the third signal.

The data transmitting / receiving device according to claim 2,
The data transmission device,
A data transmission circuit that outputs transmission data, and a transmission synchronization circuit that controls data output timing of the data transmission circuit,
The data reception device includes a data reception circuit that inputs transmission data, and a reception synchronization circuit that controls data input timing of the data reception circuit,
A signal line for transmitting the transmission data connects a data transmission circuit and a data reception circuit,
The signal line transmitting the first signal connects the data transmission circuit and the reception synchronization circuit, and the signal line transmitting the second signal and the signal line transmitting the third signal are connected to the reception synchronization circuit and the transmission synchronization circuit. Connect to the circuit,
further,
A signal line for connecting the data reception circuit and the reception synchronization circuit and transmitting a fourth signal indicating that the first signal has been received;
A data transmission / reception device, comprising: a signal line that connects a data transmission circuit and a transmission synchronization circuit, and that transmits a fifth signal indicating that a second signal has been received.

A printing device comprising the data transmitting / receiving device according to claim 3,
The data transmission device operates at a first clock frequency, generates and transmits image data based on print data,
The printing apparatus, wherein the data receiving apparatus operates at a second clock frequency and performs printing based on received image data.

The printing device according to claim 4,
The data receiving device is capable of operating at a third clock frequency,
A printing apparatus, wherein the data transmitting apparatus issues an instruction to switch a clock frequency of the data receiving apparatus based on a resolution of image data.

The printing device according to claim 5,
The relationship of second clock frequency <first clock frequency <third clock frequency is satisfied,
If the resolution of the image data is higher than a predetermined resolution, the data transmitting apparatus issues an instruction to switch the clock frequency of the data receiving apparatus to a third clock frequency, and the resolution of the image data is equal to or lower than the predetermined resolution. In the case of (1), the printing device issues an instruction to switch the clock frequency of the data receiving device to the second clock frequency.