JP2004266064A - Semiconductor device and manufacturing method therefor - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係わり、特に、シリコンのミッドギャップにある材料をゲート電極に採用した場合にしきい値の調整を良好に行うことができる半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
現在の半導体集積回路に用いられる絶縁ゲート電界効果トランジスタ(MISFET)では、そのゲート電極として、低抵抗化のために不純物を高濃度でドープした多結晶シリコン層が用いられることが多い。具体的なCMOS回路(Complimentary MOSFET回路)に用いられる半導体プロセスにおいて、特性バランスをとるために、ゲート電極材料としては、NチャネルMOSFET(NMOSFET)にはN型多結晶シリコンが、PチャネルMOSFET(PMOSFET)にはP型多結晶シリコンが採用されている。また、ゲート電極は、さらなる低抵抗化を目的として、前記ゲート電極の上層に高融点金属シリサイド層を有する構造を採るのが一般的である。
【0003】
しかしながら、ゲート電極を構成する単結晶シリコン層は不純物を高濃度でドープしているにもかかわらず、空乏化を起こしてしまうことが知られている。空乏化が発生してしまうと、ゲート電極と直列に容量が挿入されていることと等価になり、チャネルにかかる実効的に電界が低下してしまう。その結果、MOSFETの電流駆動能力が低下する。
【0004】
これらの問題点を解決するために、低抵抗でゲート空乏化を起こさず、かつ様々な仕事関数を持つゲート電極材料が提案されている。仕事関数がシリコンのバンドギャップの中央にあるミッドギャップ材料をゲート電極に採用することによって完全空乏化SOI(Silicon On Insulator)−CMOSデバイスを構成すると、しきい値電圧を対称な値に制御できることが知られている。このため、非特許文献1では、仕事関数値が中央に比較的近い窒化チタン等をゲート電極材料として用いることが提案されている。
【0005】
【非特許文献1】
Jeong−Mo Hwang(IEDM Technical Digest 1992年、345頁)
【0006】
【発明が解決しようとする課題】
しかしながら、実際には仕事関数が正確にシリコンのミッドギャップにある材料をゲート電極材料として用いることは困難である。さらに、MOS構造中における固定電荷等の存在により、トランジスタのしきい値電圧は容易に変動してしまう。従って、シリコンのミッドギャップにある材料をゲート電極に採用した完全空乏型SOIデバイスを実用化するためには、どうしても微妙に仕事関数値を制御してしきい値を調整しなければならないという問題があった。
【0007】
本発明は上記のような事情を考慮してなされたものであり、その目的は、シリコンのミッドギャップにある材料をゲート電極に採用した場合にしきい値の調整を良好に行うことができる半導体装置及びその製造方法を提供することにある。
【0008】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置は、半導体基板上に形成されたSixGe1−xからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有するゲート電極と、
前記ゲート電極の一方側下に形成され、前記エピタキシャル層に形成されたソース領域の拡散層と、
前記ゲート電極の他方側下に形成され、前記エピタキシャル層に形成されたドレイン領域の拡散層と、
を具備し、
前記ゲート電極の下方のエピタキシャル層にチャネル領域が形成される。
尚、前記金属層又は導電性のある金属化合物層を有するゲート電極は、少なくとも前記ゲート絶縁膜に接する一つの金属層又は導電性のある金属化合物層を有するゲート電極であれば単層構造でも複数層構造でも良いことを意味し、以下も同様である。
【0009】
本発明に係る半導体装置は、支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Si層と、を有するSOI基板に形成された半導体装置であって、
前記単結晶Si層上に形成されたSixGe1−xからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有するゲート電極と、
前記ゲート電極の一方側下に形成され、前記エピタキシャル層に形成されたソース領域の拡散層と、
前記ゲート電極の他方側下に形成され、前記エピタキシャル層に形成されたドレイン領域の拡散層と、
を具備し、
前記ゲート電極の下方のエピタキシャル層にチャネル領域が形成される。
【0010】
また、本発明に係る半導体装置において、前記ゲート電極は、第1の窒化タンタル層と、該第1の窒化タンタル層上に形成された体心立法格子相のタンタル層と、該タンタル層上に形成された第2の窒化タンタル層と、から形成されていることも可能である。
【0011】
本発明に係る半導体装置は、Nチャネル絶縁ゲート電界効果トランジスタとPチャネル絶縁ゲート電界効果トランジスタを有する半導体装置であって、
半導体基板上に形成されたSixGe1−xからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第1のゲート電極と、
前記第1のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第1ソース領域の拡散層と、
前記第1のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第1ドレイン領域の拡散層と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第2のゲート電極と、
前記第2のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第2ソース領域の拡散層と、
前記第2のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第2ドレイン領域の拡散層と、
を具備し、
前記Nチャネル絶縁ゲート電界効果トランジスタが前記第1のゲート電極、第1ソース領域の拡散層及び第1ドレイン領域の拡散層から形成され、
前記Pチャネル絶縁ゲート電界効果トランジスタが前記第2のゲート電極、第2ソース領域の拡散層及び第2ドレイン領域の拡散層から形成され、
前記第1のゲート電極及び前記第2のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される。
【0012】
上記半導体装置によれば、Nチャネル絶縁ゲート電界効果トランジスタ及びPチャネル絶縁ゲート電界効果トランジスタそれぞれのチャネル領域を、SiとGeの混合した材料であるSixGe(1−x)からなるエピタキシャル層により形成し、Geの含有率を調整する。このことにより、半導体層のバンドギャップが変調され、絶縁ゲート電界効果トランジスタのしきい値を調整することができる。つまり、微妙に仕事関数を制御してしきい値を調整することができる。従って、シリコンのミッドギャップにあるもしくは近い材料をゲート電極に採用した場合にしきい値の調整を良好に行うことが可能となる。
【0013】
本発明に係る半導体装置は、支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Si層と、を有するSOI基板に形成され、Nチャネル絶縁ゲート電界効果トランジスタとPチャネル絶縁ゲート電界効果トランジスタを有する半導体装置であって、
前期単結晶Si層上に形成されたSixGe1−xからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第1のゲート電極と、
前記第1のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第1ソース領域の拡散層と、
前記第1のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第1ドレイン領域の拡散層と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第2のゲート電極と、
前記第2のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第2ソース領域の拡散層と、
前記第2のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第2ドレイン領域の拡散層と、
を具備し、
前記Nチャネル絶縁ゲート電界効果トランジスタが前記第1のゲート電極、第1ソース領域の拡散層及び第1ドレイン領域の拡散層から形成され、
前記Pチャネル絶縁ゲート電界効果トランジスタが前記第2のゲート電極、第2ソース領域の拡散層及び第2ドレイン領域の拡散層から形成され、
前記第1のゲート電極及び前記第2のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される。
【0014】
また、本発明に係る半導体装置において、前記第1のゲート電極及び前記第2のゲート電極それぞれは、第1の窒化タンタル層と、該第1の窒化タンタル層上に形成された体心立法格子相のタンタル層と、該タンタル層上に形成された第2の窒化タンタル層と、から同時に形成されていることも可能である。
【0015】
また、本発明に係る半導体装置において、前記SixGe1−xからなるエピタキシャル層のGeの含有率は、xが0.3より大きく1より小さい値となるものであることが好ましい。
【0016】
本発明に係る半導体装置の製造方法は、半導体基板上にSixGe1−xからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有するゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層にソース領域の拡散層及びドレイン領域の拡散層を形成する工程と、
を具備する。
【0017】
本発明に係る半導体装置の製造方法は、支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Si層と、を有するSOI基板を準備する工程と、
前記単結晶Si層上にSixGe1−xからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有するゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層にソース領域の拡散層及びドレイン領域の拡散層を形成する工程と、
を具備する。
【0018】
また、本発明に係る半導体装置の製造方法において、前記ゲート電極を形成する工程は、第1の窒化タンタル層を形成し、該第1の窒化タンタル層上に体心立法格子相のタンタル層を形成し、該タンタル層上に第2の窒化タンタル層を形成した後、第2の窒化タンタル層、タンタル層及び第1の窒化タンタル層をパターニングすることにより、前記ゲート絶縁膜上に第2の窒化タンタル層、タンタル層及び第1の窒化タンタル層の積層構造からなるゲート電極を形成する工程であることも可能である。
【0019】
本発明に係る半導体装置の製造方法は、Nチャネル絶縁ゲート電界効果トランジスタとPチャネル絶縁ゲート電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板上にSixGe1−xからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有する第1のゲート電極及び前記金属層又は導電性のある金属化合物層を有する第2のゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層に第1のソース領域の拡散層、第1のドレイン領域の拡散層、第2のソース領域の拡散層及び第2のドレイン領域の拡散層を形成する工程と、
を具備し、
前記Nチャネル絶縁ゲート電界効果トランジスタが前記第1のゲート電極、第1ソース領域の拡散層及び第1ドレイン領域の拡散層から形成され、
前記Pチャネル絶縁ゲート電界効果トランジスタが前記第2のゲート電極、第2ソース領域の拡散層及び第2ドレイン領域の拡散層から形成され、
前記第1のゲート電極及び前記第2のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される。
【0020】
本発明に係る半導体装置の製造方法は、Nチャネル絶縁ゲート電界効果トランジスタとPチャネル絶縁ゲート電界効果トランジスタを有する半導体装置の製造方法であって、
支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Si層と、を有するSOI基板を準備する工程と、
前期単結晶Si層上にSixGe1−xからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有する第1のゲート電極及び前記金属層又は導電性のある金属化合物層を有する第2のゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層に第1のソース領域の拡散層、第1のドレイン領域の拡散層、第2のソース領域の拡散層及び第2のドレイン領域の拡散層を形成する工程と、
を具備し、
前記Nチャネル絶縁ゲート電界効果トランジスタが前記第1のゲート電極、第1ソース領域の拡散層及び第1ドレイン領域の拡散層から形成され、
前記Pチャネル絶縁ゲート電界効果トランジスタが前記第2のゲート電極、第2ソース領域の拡散層及び第2ドレイン領域の拡散層から形成され、
前記第1のゲート電極及び前記第2のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される。
【0021】
また、本発明に係る半導体装置の製造方法において、前記金属層又は導電性のある金属化合物層を有する第1のゲート電極及び前記金属層又は導電性のある金属化合物層を有する第2のゲート電極を形成する工程は、第1の窒化タンタル層を形成し、該第1の窒化タンタル層上に体心立法格子相のタンタル層を形成し、該タンタル層上に第2の窒化タンタル層を形成した後、第2の窒化タンタル層、タンタル層及び第1の窒化タンタル層をパターニングすることにより、前記ゲート絶縁膜上に第2の窒化タンタル層、タンタル層及び第1の窒化タンタル層の積層構造からなる第1のゲート電極及び第2のゲート電極を同時に形成する工程であることも可能である。
【0022】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図1は、本発明の実施の形態による半導体装置を示す断面図である。この半導体装置は、完全空乏型SOIデバイスとしてのCMOS型の半導体装置であって、Nチャネル絶縁ゲート電界効果トランジスタ(NMOSFET)13と、Pチャネル絶縁ゲート電界効果トランジスタ(PMOSFET)14とを有する。NMOSFET13及びPMOSFET14はSOI基板4に形成されている。
【0023】
SOI基板4は、単結晶シリコンからなる支持基板1と、この支持基板1上に形成された埋め込み酸化膜(BOX層、絶縁膜)2と、この埋め込み酸化膜2上に形成された単結晶Si層3と、から構成されている。
【0024】
単結晶Si層3には素子分離酸化膜(Shallow Trench Isolation)7が形成されている。また、単結晶Si層3の表面上にはSi0.7Ge0.3からなるエピタキシャル層5が形成されており、このエピタキシャル層5は最終的にはチャネル領域を形成するものとなる。
なお、本実施の形態では、Si0.7Ge0.3からなるエピタキシャル層5を用いているが、このようなGeの含有率は好ましいものではあるけれどこれに限定されるものではなく、SixGe1−xからなるエピタキシャル層を用いることも可能である。この場合、xは0.3より大きく1より小さい値であれば、適宜適切な値に変更することが好ましい。
【0025】
エピタキシャル層5の上にはゲート絶縁膜6が形成されており、このゲート絶縁膜6上には第1及び第2のゲート電極11a,11bが形成されている。第1及び第2のゲート電極11a,11bは、窒化タンタル層8、体心立法格子相のタンタル層9及びキャップ層10が下から順に積層された積層構造を有している。なお、本実施の形態では、ゲート電極を3層構造としているが、少なくともゲート絶縁膜に接する一つの金属層又は導電性のある金属化合物層を有するゲート電極であれば、他の材料層からなる単層構造でも複数層構造でも良い。
【0026】
また、第1及び第2のゲート電極11a,11bそれぞれの側壁にはサイドウォール12が形成されており、このサイドウォール下のSi0.7Ge0.3エピタキシャル層5及び単結晶Si層3には低濃度不純物拡散層15が形成されている。また、Si0.7Ge0.3エピタキシャル層5及び単結晶Si層3には低濃度不純物拡散層15に隣接してソース/ドレイン領域の拡散層16〜19が形成されている。
【0027】
上記実施の形態による半導体装置によれば、NMOSFET及びPMOSFETそれぞれのチャネル領域を、SiとGeの混合した材料であるSixGe(1−x)からなるエピタキシャル層により形成し、xが0.3より大きく1より小さい範囲でGeの含有率を調整する。これにより、それぞれのMOSFETのしきい値電圧を変動させることができる。つまり、微妙に仕事関数を制御してしきい値を調整することができる。従って、シリコンのミッドギャップにある材料をゲート電極に採用した場合にも、NMOSFETとPMOSFETでしきい値を完全に対称に設定することが可能となり、その結果、駆動能力の高いCMOS型の半導体装置を作製することが可能となる。
【0028】
上記のGeの含有率を調整することにより、それぞれのMOSFETのしきい値電圧を変動させることができる理由は次の通りである。Siの伝導帯のエネルギー準位は4.05eVであり、Siの価電子帯は5.15eV程度である。ところが、Geの伝導帯は4.0eVであり、Geの価電子帯は4.66eV程度である。そのため、SixGe(1−x)からなるエピタキシャル層をチャネル領域とし、このチャネル領域におけるGeの含有率を適切な値に制御することにより、半導体層のバンドギャップが変調され、MOSFETのしきい値電圧を変動させることが可能となる。
【0029】
図2乃至図4は、図1に示す半導体装置を製造する方法であって製造工程を順に示す断面図である。
まず、図2(A)に示すように、SOI基板4を準備する。このSOI基板4は、単結晶シリコンからなる支持基板1と、この支持基板1上に形成された膜厚が100nmの埋め込み酸化膜(BOX層)2と、埋め込み酸化膜2上に形成された膜厚が30nmの単結晶Si層3と、から構成されている。なお、SOI基板4は、種々の製造方法により製造することが可能であり、例えば、張り合わせ法、SIMOX(separation by Implanted oxygen)などにより製造することも可能である。
【0030】
次いで、単結晶Si層3の上に図示せぬシリコン窒化膜をCVD(chemical vapor deposition)法により形成する。次いで、このシリコン窒化膜をパターニングすることにより、単結晶Si層3上にはシリコン窒化膜からなるマスクパターンが形成される。次いで、このマスクパターンをマスクとして単結晶Si層3を選択的にエッチングすることにより、単結晶Si層3にはトレンチ3a〜3cが形成される。
【0031】
次に、トレンチ内及びマスクパターン上にCVD法で酸化膜を堆積する。次いで、酸化膜及びマスクパターンをCMPにより研磨する。これにより、トレンチ内に酸化膜が埋め込まれ、BOX層2上の素子分離領域には酸化膜からなる素子分離酸化膜7が形成される。
【0032】
この後、図2(B)に示すように、単結晶Si層3の表面に選択エピタキシャル成長法によりSi0.7Ge0.3からなるエピタキシャル層5を例えば10nm程度形成する。このエピタキシャル層5は最終的にはチャネル領域を形成するものとなる。
【0033】
次いで、このエピタキシャル層5の上に選択エピタキシャル成長法によりシリコン層を形成し、このシリコン層を窒素雰囲気で窒化することにより、エピタキシャル層5上にはシリコン窒化膜(Si3N4膜)からなるゲート絶縁膜6が形成される。なお、本実施の形態では、ゲート絶縁膜6としてシリコン窒化膜を用いているが、シリコン酸化膜、シリコン窒化酸化膜又はシリコン窒化膜、シリコン酸化膜及びシリコン窒化酸化膜のうち複数の膜を積層したものをゲート絶縁膜として用いることも可能である。
【0034】
次に、図3(C)に示すように、このゲート絶縁膜6及び素子分離酸化膜7の上に、キセノンガスを用いたスパッタリング法により窒化タンタル層8、体心立法格子相のタンタル層9、キャップ層10を順次成膜する。
【0035】
なお、窒化タンタル層8は、導電性及びしきい値特性などの点を考慮すると、TaNxで表され、窒素とタンタルの組成比(x)が0.25〜1.0であることが望ましい。また、キャップ層10は、TaNx、TaSixNy、TiNx、TiAlxNy、Si及び遷移金属のシリサイドなどから選択される少なくとも1種からなる材質によって形成することができる。その中でも、洗浄薬品(酸、アルカリ)に非常に強い窒化タンタル(TaNx)が好ましい。本実施の形態においては、キャップ層10として、窒化タンタル層を用いる。キャップ層6aは、ゲート電極のエッチング後のプロセスでタンタル層9の酸化を防ぐキャップとしての機能を有する。
【0036】
また、スパッタリングにおいては、通常用いられるアルゴンの代わりに、より質量の大きいキセノンを用いることにより、下地のゲート絶縁膜6並びにエピタキシャル層5に欠陥あるいはダメージを与えることなく、成膜中の層の表面にのみエネルギーを与えることが可能となる。すなわち、アルゴンの原子半径は0.188nmであるのに対し、キセノンの原子半径は0.217nmと大きく、層の中に進入しにくく、層の表面にのみ効率良くエネルギーを与えることができる。そして、アルゴンの原子量は39.95であり、キセノンの原子量は131.3であり、キセノンはアルゴンに比べて原子量が大きい。そのため、キセノンは、アルゴンに比べて、層へのエネルギー及び運動量の伝達効率が低く、欠陥やダメージを作りにくいといえる。したがって、キセノンはアルゴンに比べ、ゲート絶縁膜6に欠陥やダメージを与えないで、窒化タンタル層8、タンタル層9、キャップ層10を形成することができる。この傾向は、クリプトンについてもいえる。
【0037】
また、本実施の形態においては、上述した成膜方法を採用することで、低抵抗な体心立法格子相のタンタル層9が、窒化タンタル層8上に格子整合によってヘテロエピタキシー成長で形成できることが確認された。体心立法格子相のタンタルは、βタンタルに比べて抵抗が低く、電極材料に適している。具体的には、体心立法格子相のタンタルは、βタンタルに比べて1/10程度まで抵抗を小さくできる。
【0038】
さらに、窒化タンタル層8、体心立法格子相のタンタル層9及びキャップ層10は、大気にさらされることなく、連続的に形成されることが好ましい。成膜の途中で、層を大気にさらすと、水分の付着や層表面への酸化物形成が発生し、好ましくない。
【0039】
この後、図3(D)に示すように、キャップ層10の上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、キャップ層10上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてキャップ層10、タンタル層9及び窒化タンタル層8をドライエッチングにてパターニングすることにより、ゲート絶縁膜6上には第1のゲート電極11a及び第2のゲート電極11bが同時に形成される。即ち、第1及び第2のゲート電極11a,11bそれぞれは、窒化タンタル層8、体心立法格子相のタンタル層9及びキャップ層10の積層構造を有する。
【0040】
前記パターニングの工程において2段階のエッチングを連続して行う。
まず、1段階目のエッチングとして、NF3とフルオロカーボン(CF4又はC2F6)とを含むガスを用いて反応性イオンエッチングを行う。エッチング条件の一例として、NF3とCF4との流量(sccm)の比(CF4/NF3)が30/70、圧力4mTorr、基板温度50℃、RFバイアス85mW/cm2を採用できる。このときのタンタルのエッチングレートは、100nm/分程度である。この1段階目のエッチングで、キャップ層10とタンタル層9の大部分(厚さの70〜80%程度)をエッチング加工する。このようにタンタルに対するエッチングレートが他のガスに比べて大きいフルオロカーボンと結晶面依存性が小さいNF3とを用いてタンタル層9をエッチングすることで、エッチングにかかる時間を短縮できる。
【0041】
次いで、2段階目のエッチングとして、塩素を含む物質とNF3とを含むガスを用いて反応性イオンエッチングを行う。この2段階目のエッチングでは、塩素を含む物質とNF3との合計に対するNF3の流量比(NF3/塩素を含む物質+NF3)は、1〜30%、好ましくは5〜20%である。尚、塩素を含む物質としては、SiCl4、Cl2及びBCl3から選択される少なくとも1種を選択することができる。エッチング条件の一例として、SiCl4とNF3との混合ガスに対するNF3の流量比が10%、圧力9mTorr、基板温度50℃、RFバイアス55mW/cm2を採用できる。このときのタンタルのエッチングレートは、40nm/分程度である。
【0042】
2段階目のエッチングでは、タンタル層9及び窒化タンタル層8を良好にエッチングできる。これは、以下のような理由によると推測される。NF3の窒素が金属層の側面において窒化物を形成することにより、かかる窒化物が側面の保護膜として機能し、金属層の側面を垂直にエッチングすることができる。また、NF3は、タンタルに対する結晶面依存性が少なく、どの結晶面でもほぼ均一のレートでエッチングできる。
【0043】
この後、図4(E)に示すように、第1及び第2のゲート電極を含む全面上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、PMOSFET14を形成する領域上にはレジストパターンが形成される。次いで、このレジストパターン及びNMOSFETのゲート電極11aをマスクとしてSi0.7Ge0.3エピタキシャル層5及び単結晶Si層3のLDD(lightly doped drain)領域に自己整合的に砒素イオンをイオン注入する。
【0044】
次いで、前記レジストパターンを剥離した後、第1及び第2のゲート電極を含む全面上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、NMOSFET13を形成する領域上にはレジストパターンが形成される。次いで、このレジストパターン及びPMOSFETのゲート電極11bをマスクとしてSi0.7Ge0.3エピタキシャル層5及び単結晶Si層3のLDD領域に自己整合的にホウ素イオン又は二フッ化ホウ素イオンをイオン注入する。
【0045】
次に、第1及び第2のゲート電極を含む全面上にCVD法によりシリコン窒化膜を堆積し、このシリコン窒化膜を全面エッチングすることにより、第1及び第2のゲート電極11a,11bそれぞれの側壁にはシリコン窒化膜からなるサイドウォール12が形成される。次いで、第1及び第2のゲート電極を含む全面上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、PMOSFET14を形成する領域上にはレジストパターンが形成される。次いで、このレジストパターン、NMOSFETのゲート電極11a及びサイドウォール12をマスクとしてSi0.7Ge0.3エピタキシャル層5及び単結晶Si層3のソース/ドレイン領域に自己整合に砒素イオンをイオン注入する。
【0046】
次いで、前記レジストパターンを剥離した後、第1及び第2のゲート電極を含む全面上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、NMOSFET13を形成する領域上にはレジストパターンが形成される。次いで、このレジストパターン、PMOSFETのゲート電極11b及びサイドウォール12をマスクとしてSi0.7Ge0.3エピタキシャル層5及び単結晶Si層3のソース/ドレイン領域に自己整合的にホウ素イオン又は二フッ化ホウ素イオンをイオン注入する。次いで、前記レジストパターンを剥離する。
【0047】
次に、Si0.7Ge0.3エピタキシャル層5及び単結晶Si層3に熱処理を施すことにより、該エピタキシャル層5及び該単結晶Si層3には低濃度不純物拡散層15及びソース/ドレイン領域の拡散層16〜19が形成される。
【0048】
この後、図4(F)に示すように、第1及び第2のゲート電極を含む全面上にCVD法によりシリコン酸化膜などからなる層間絶縁膜20を形成する。次いで、この層間絶縁膜20上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、層間絶縁膜20には第1〜第6のコンタクトホールが形成20a〜20fされる。第1及び第3のコンタクトホール20a,20cはNMOSFET13のソース/ドレイン領域上に位置し、第2のコンタクトホール20bはNMOSFET13のゲート電極11a上に位置する。第4及び第6のコンタクトホール20d,20fはPMOSFET14のソース/ドレイン領域上に位置し、第5のコンタクトホール20eはPMOSFET14のゲート電極11b上に位置する。
【0049】
次に、第1〜第6のコンタクトホール内及び層間絶縁膜20上にバリアメタル膜(図示せず)をスパッタリングにより形成する。次いで、第1〜第6のコンタクトホール内及びバリアメタル膜上に高融点金属である例えばW膜をスパッタリングにより堆積する。次いで、層間絶縁膜20上に存在するW膜及びバリアメタル膜をCMP(chemical mechanical polishing)により研磨する。これにより、第1〜第6のコンタクトホール内にはW膜が埋め込まれWプラグ21a〜21fが形成される。
【0050】
次いで、Wプラグ21a〜21f及び層間絶縁膜20の上にバリアメタル膜(図示せず)をスパッタリングにより形成する。このバリアメタル膜は、例えばTi膜とその上に形成されたTiN膜から構成されている。
次いで、このバリアメタル膜上にAl合金膜をスパッタリングにより堆積し、このAl合金膜及びバリアメタル膜をパターニングすることにより、Wプラグ及び層間絶縁膜の上にはAl合金配線22a〜22eが形成される。
【0051】
尚、本発明は、上記実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、ソース/ドレイン領域の拡散層16〜19の上に金属シリサイド膜を形成することも可能である。この金属シリサイド膜としては、例えばTiシリサイド膜、Coシリサイド膜、Niシリサイド膜などを用いることができる。
【0052】
また、上記実施の形態では、本発明をSOI基板に適用しているが、これに限定されるものではなく、本発明をシリコン基板などの半導体基板に適用することも可能である。
【図面の簡単な説明】
【図1】本発明の実施の形態による半導体装置を示す断面図。
【図2】図1に示す半導体装置を製造する方法を示す断面図。
【図3】図1に示す半導体装置を製造する方法を示す断面図。
【図4】図1に示す半導体装置を製造する方法を示す断面図。
【符号の説明】
1…支持基板、2…埋め込み酸化膜(BOX層)、3…単結晶Si層、4…SOI基板、5…SixGe(1−x)からなるエピタキシャル層、6…ゲート絶縁膜、7…素子分離酸化膜、8…窒化タンタル層、9…タンタル層、10…キャップ層、11a…第1のゲート電極、11b…第2のゲート電極、12…サイドウォール、13…Nチャネル絶縁ゲート電界効果トランジスタ、14…Pチャネル絶縁ゲート電界効果トランジスタ、15…低濃度不純物拡散層、16〜19…ソース/ドレイン領域の拡散層、20…層間絶縁膜、20a〜20f…第1〜第6のコンタクトホール、21a〜21f…Wプラグ、22a〜22e…Al合金配線[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device and a method of manufacturing the same capable of favorably adjusting a threshold value when a material in a silicon mid gap is used for a gate electrode.
[0002]
[Prior art]
In an insulated gate field effect transistor (MISFET) used in a current semiconductor integrated circuit, a polycrystalline silicon layer doped with a high concentration of impurities is often used as a gate electrode for lowering the resistance. In a semiconductor process used for a specific CMOS circuit (Complementary MOSFET circuit), in order to balance characteristics, an N-channel MOSFET (NMOSFET) is made of N-type polycrystalline silicon, and a P-channel MOSFET (PMOSFET) is used as a gate electrode material. ) Employs P-type polycrystalline silicon. The gate electrode generally has a structure having a refractory metal silicide layer above the gate electrode for the purpose of further lowering the resistance.
[0003]
However, it is known that the single-crystal silicon layer forming the gate electrode is depleted even though the impurity is doped at a high concentration. If depletion occurs, this is equivalent to the insertion of a capacitor in series with the gate electrode, and the electric field applied to the channel is effectively reduced. As a result, the current driving capability of the MOSFET decreases.
[0004]
In order to solve these problems, gate electrode materials having low resistance, not causing gate depletion, and having various work functions have been proposed. When a fully depleted SOI (Silicon On Insulator) -CMOS device is constructed by employing a midgap material having a work function at the center of the band gap of silicon for a gate electrode, the threshold voltage can be controlled to a symmetric value. Are known. For this reason, Non-Patent
[0005]
[Non-patent document 1]
Jeong-Mo Hwang (IEDM Technical Digest 1992, p. 345)
[0006]
[Problems to be solved by the invention]
However, in practice, it is difficult to use a material whose work function is exactly in the mid gap of silicon as a gate electrode material. Further, the threshold voltage of the transistor easily changes due to the presence of fixed charges and the like in the MOS structure. Therefore, in order to put into practical use a fully depleted SOI device in which a material in the mid gap of silicon is used for the gate electrode, there is a problem that the threshold value must be adjusted by delicately controlling the work function value. there were.
[0007]
SUMMARY OF THE INVENTION The present invention has been made in view of the above-described circumstances, and has as its object to provide a semiconductor device capable of well adjusting a threshold value when a material in a silicon mid gap is used for a gate electrode. And a method for manufacturing the same.
[0008]
[Means for Solving the Problems]
To solve the above problems, a semiconductor device according to the present invention, an epitaxial layer made of Si x Ge 1-x formed on a semiconductor substrate,
A gate insulating film formed on the epitaxial layer,
A gate electrode having a metal layer or a conductive metal compound layer formed on the gate insulating film,
A diffusion layer of a source region formed under one side of the gate electrode and formed in the epitaxial layer;
A diffusion layer formed under the other side of the gate electrode and formed as a drain region in the epitaxial layer;
With
A channel region is formed in the epitaxial layer below the gate electrode.
The gate electrode having the metal layer or the conductive metal compound layer may have a single-layer structure as long as it has at least one metal layer in contact with the gate insulating film or a gate electrode having a conductive metal compound layer. It means that a layer structure may be used, and the same applies to the following.
[0009]
A semiconductor device according to the present invention is a semiconductor device formed on an SOI substrate including a support substrate, an insulating film formed on the support substrate, and a single-crystal Si layer formed on the insulating film. hand,
Wherein an epitaxial layer made of Si x Ge 1-x formed on a single crystal Si layer,
A gate insulating film formed on the epitaxial layer,
A gate electrode having a metal layer or a conductive metal compound layer formed on the gate insulating film,
A diffusion layer of a source region formed under one side of the gate electrode and formed in the epitaxial layer;
A diffusion layer formed under the other side of the gate electrode and formed as a drain region in the epitaxial layer;
With
A channel region is formed in the epitaxial layer below the gate electrode.
[0010]
In the semiconductor device according to the present invention, the gate electrode includes a first tantalum nitride layer, a body-centered cubic tantalum layer formed on the first tantalum nitride layer, and a And the second tantalum nitride layer formed.
[0011]
A semiconductor device according to the present invention is a semiconductor device having an N-channel insulated gate field effect transistor and a P-channel insulated gate field effect transistor,
An epitaxial layer made of Si x Ge 1-x formed on a semiconductor substrate,
A gate insulating film formed on the epitaxial layer,
A first gate electrode having a metal layer or a conductive metal compound layer formed on the gate insulating film;
A diffusion layer of a first source region formed under one side of the first gate electrode and formed in the epitaxial layer;
A diffusion layer of a first drain region formed under the other side of the first gate electrode and formed in the epitaxial layer;
A second gate electrode having a metal layer or a conductive metal compound layer formed on the gate insulating film;
A diffusion layer of a second source region formed under one side of the second gate electrode and formed in the epitaxial layer;
A diffusion layer of a second drain region formed under the other side of the second gate electrode and formed in the epitaxial layer;
With
The N-channel insulated gate field effect transistor is formed from the first gate electrode, a diffusion layer of a first source region, and a diffusion layer of a first drain region;
The P-channel insulated gate field effect transistor is formed from the second gate electrode, a diffusion layer of a second source region and a diffusion layer of a second drain region;
A channel region is formed in the epitaxial layer below each of the first gate electrode and the second gate electrode.
[0012]
According to the semiconductor device, an N-channel insulated gate field effect transistor and a P-channel insulated gate field effect transistor respectively of the channel region by an epitaxial layer made of a mixed material of Si and Ge Si x Ge (1-x ) To form and adjust the Ge content. As a result, the band gap of the semiconductor layer is modulated, and the threshold value of the insulated gate field effect transistor can be adjusted. That is, the threshold can be adjusted by finely controlling the work function. Therefore, when a material in or near the silicon mid-gap is used for the gate electrode, the threshold value can be satisfactorily adjusted.
[0013]
A semiconductor device according to the present invention is formed on an SOI substrate having a support substrate, an insulating film formed on the support substrate, and a single-crystal Si layer formed on the insulating film, and includes an N-channel insulated gate. A semiconductor device having a field effect transistor and a P-channel insulated gate field effect transistor,
An epitaxial layer made of Si x Ge 1-x formed in the previous period monocrystalline Si layer,
A gate insulating film formed on the epitaxial layer,
A first gate electrode having a metal layer or a conductive metal compound layer formed on the gate insulating film;
A diffusion layer of a first source region formed under one side of the first gate electrode and formed in the epitaxial layer;
A diffusion layer of a first drain region formed under the other side of the first gate electrode and formed in the epitaxial layer;
A second gate electrode having a metal layer or a conductive metal compound layer formed on the gate insulating film;
A diffusion layer of a second source region formed under one side of the second gate electrode and formed in the epitaxial layer;
A diffusion layer of a second drain region formed under the other side of the second gate electrode and formed in the epitaxial layer;
With
The N-channel insulated gate field effect transistor is formed from the first gate electrode, a diffusion layer of a first source region, and a diffusion layer of a first drain region;
The P-channel insulated gate field effect transistor is formed from the second gate electrode, a diffusion layer of a second source region and a diffusion layer of a second drain region;
A channel region is formed in the epitaxial layer below each of the first gate electrode and the second gate electrode.
[0014]
Further, in the semiconductor device according to the present invention, each of the first gate electrode and the second gate electrode includes a first tantalum nitride layer and a body-centered cubic lattice formed on the first tantalum nitride layer. It is also possible that the tantalum layer of the phase and the second tantalum nitride layer formed on the tantalum layer are formed simultaneously.
[0015]
In the semiconductor device according to the present invention, the content of Ge in the Si x Ge 1-x consisting epitaxial layer preferably x is made smaller than 1 value greater than 0.3.
[0016]
The method of manufacturing a semiconductor device according to the present invention includes the steps of forming an epitaxial layer made of Si x Ge 1-x on a semiconductor substrate,
Forming a gate insulating film on the epitaxial layer;
Forming a gate electrode having a metal layer or a conductive metal compound layer on the gate insulating film,
Forming a diffusion layer of a source region and a diffusion layer of a drain region in the epitaxial layer by introducing impurities into a source region and a drain region of the epitaxial layer;
Is provided.
[0017]
A method for manufacturing a semiconductor device according to the present invention includes a step of preparing an SOI substrate having a support substrate, an insulating film formed on the support substrate, and a single-crystal Si layer formed on the insulating film. ,
Forming an epitaxial layer made of Si x Ge 1-x on the single-crystal Si layer,
Forming a gate insulating film on the epitaxial layer;
Forming a gate electrode having a metal layer or a conductive metal compound layer on the gate insulating film,
Forming a diffusion layer of a source region and a diffusion layer of a drain region in the epitaxial layer by introducing impurities into a source region and a drain region of the epitaxial layer;
Is provided.
[0018]
In the method of manufacturing a semiconductor device according to the present invention, the step of forming the gate electrode includes forming a first tantalum nitride layer, and forming a tantalum layer having a body-centered cubic lattice phase on the first tantalum nitride layer. And forming a second tantalum nitride layer on the tantalum layer, and then patterning the second tantalum nitride layer, the tantalum layer, and the first tantalum nitride layer to form a second tantalum nitride layer on the gate insulating film. The step may be a step of forming a gate electrode having a stacked structure of a tantalum nitride layer, a tantalum layer, and a first tantalum nitride layer.
[0019]
A method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device having an N-channel insulated gate field-effect transistor and a P-channel insulated gate field-effect transistor,
Forming an epitaxial layer made of Si x Ge 1-x on a semiconductor substrate,
Forming a gate insulating film on the epitaxial layer;
Forming a first gate electrode having a metal layer or a conductive metal compound layer on the gate insulating film and a second gate electrode having the metal layer or a conductive metal compound layer;
By introducing an impurity into the source region and the drain region of the epitaxial layer, a first source region diffusion layer, a first drain region diffusion layer, a second source region diffusion layer, and a second source region diffusion layer are formed in the epitaxial layer. Forming a diffusion layer of the drain region of
With
The N-channel insulated gate field effect transistor is formed from the first gate electrode, a diffusion layer of a first source region, and a diffusion layer of a first drain region;
The P-channel insulated gate field effect transistor is formed from the second gate electrode, a diffusion layer of a second source region and a diffusion layer of a second drain region;
A channel region is formed in the epitaxial layer below each of the first gate electrode and the second gate electrode.
[0020]
A method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device having an N-channel insulated gate field-effect transistor and a P-channel insulated gate field-effect transistor,
A step of preparing an SOI substrate having a supporting substrate, an insulating film formed on the supporting substrate, and a single crystal Si layer formed on the insulating film;
Forming an epitaxial layer made of Si x Ge 1-x on year single-crystal Si layer,
Forming a gate insulating film on the epitaxial layer;
Forming a first gate electrode having a metal layer or a conductive metal compound layer on the gate insulating film and a second gate electrode having the metal layer or a conductive metal compound layer;
By introducing an impurity into the source region and the drain region of the epitaxial layer, a first source region diffusion layer, a first drain region diffusion layer, a second source region diffusion layer, and a second source region diffusion layer are formed in the epitaxial layer. Forming a diffusion layer of the drain region of
With
The N-channel insulated gate field effect transistor is formed from the first gate electrode, a diffusion layer of a first source region, and a diffusion layer of a first drain region;
The P-channel insulated gate field effect transistor is formed from the second gate electrode, a diffusion layer of a second source region and a diffusion layer of a second drain region;
A channel region is formed in the epitaxial layer below each of the first gate electrode and the second gate electrode.
[0021]
In the method for manufacturing a semiconductor device according to the present invention, a first gate electrode having the metal layer or the conductive metal compound layer and a second gate electrode having the metal layer or the conductive metal compound layer Forming a first tantalum nitride layer, forming a body-centered cubic tantalum layer on the first tantalum nitride layer, and forming a second tantalum nitride layer on the tantalum layer After that, the second tantalum nitride layer, the tantalum layer, and the first tantalum nitride layer are patterned to form a stacked structure of the second tantalum nitride layer, the tantalum layer, and the first tantalum nitride layer on the gate insulating film. It is also possible to simultaneously form the first gate electrode and the second gate electrode composed of
[0022]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a sectional view showing a semiconductor device according to an embodiment of the present invention. This semiconductor device is a CMOS type semiconductor device as a fully depleted SOI device, and includes an N-channel insulated gate field effect transistor (NMOSFET) 13 and a P-channel insulated gate field effect transistor (PMOSFET) 14. The
[0023]
The
[0024]
An element isolation oxide film (Shallow Trench Isolation) 7 is formed on the single
In the present embodiment, the
[0025]
A
[0026]
The first and
[0027]
According to the semiconductor device according to the above embodiment, the NMOSFET and PMOSFET respective channel region, is formed by the epitaxial layer made of a mixed material of Si and Ge Si x Ge (1-x ), x is 0.3 The Ge content is adjusted in a range larger than 1 and smaller than 1. Thereby, the threshold voltage of each MOSFET can be changed. That is, the threshold can be adjusted by finely controlling the work function. Therefore, even when a material in the mid gap of silicon is used for the gate electrode, the threshold value can be set completely symmetrically between the NMOSFET and the PMOSFET. As a result, a CMOS type semiconductor device having a high driving capability can be obtained. Can be manufactured.
[0028]
The reason why the threshold voltage of each MOSFET can be changed by adjusting the Ge content described above is as follows. The energy level of the conduction band of Si is 4.05 eV, and the valence band of Si is about 5.15 eV. However, the conduction band of Ge is 4.0 eV, and the valence band of Ge is about 4.66 eV. Therefore, an epitaxial layer made of Si x Ge (1-x) as a channel region, by controlling the content of Ge in the channel region to an appropriate value, the semiconductor layer bandgap is modulated, the threshold of MOSFET The value voltage can be changed.
[0029]
2 to 4 are cross-sectional views showing a method of manufacturing the semiconductor device shown in FIG. 1 and sequentially showing manufacturing steps.
First, as shown in FIG. 2A, an
[0030]
Next, a silicon nitride film (not shown) is formed on the single-
[0031]
Next, an oxide film is deposited in the trench and on the mask pattern by a CVD method. Next, the oxide film and the mask pattern are polished by CMP. As a result, an oxide film is buried in the trench, and an element
[0032]
Thereafter, as shown in FIG. 2B, an
[0033]
Next, a silicon layer is formed on the
[0034]
Next, as shown in FIG. 3C, a
[0035]
The
[0036]
In addition, in sputtering, xenon having a larger mass is used in place of argon which is usually used, so that the underlying
[0037]
Further, in the present embodiment, by employing the above-described film forming method, the
[0038]
Further, the
[0039]
Thereafter, as shown in FIG. 3D, a photoresist film (not shown) is applied on the
[0040]
In the patterning process, two-stage etching is continuously performed.
First, as the first-stage etching, reactive ion etching is performed using a gas containing NF 3 and fluorocarbon (CF 4 or C 2 F 6 ). As an example of the etching conditions, a flow rate (sccm) ratio (CF 4 / NF 3 ) of NF 3 and CF 4 (CF 4 / NF 3 ) of 30/70, a pressure of 4 mTorr, a substrate temperature of 50 ° C., and an RF bias of 85 mW / cm 2 can be adopted. At this time, the etching rate of tantalum is about 100 nm / min. In the first-stage etching, most of the
[0041]
Next, as a second etching step, reactive ion etching is performed using a gas containing a substance containing chlorine and NF 3 . In the second stage etching, the flow rate of NF 3 to the total of the material and the NF 3 containing chlorine (NF 3 / substance + NF 3 containing chlorine) is 1 to 30%, preferably 5-20% . As the substance containing chlorine, at least one selected from SiCl 4 , Cl 2 and BCl 3 can be selected. As an example of the etching conditions, SiCl 4 and the flow rate ratio of NF 3 for the mixed gas of NF 3 is 10%, the
[0042]
In the second-stage etching, the
[0043]
Thereafter, as shown in FIG. 4E, a photoresist film (not shown) is applied over the entire surface including the first and second gate electrodes, and the photoresist film is exposed and developed, A resist pattern is formed on a region where the
[0044]
Next, after removing the resist pattern, a photoresist film (not shown) is applied on the entire surface including the first and second gate electrodes, and the photoresist film is exposed and developed to form the
[0045]
Next, a silicon nitride film is deposited on the entire surface including the first and second gate electrodes by the CVD method, and the entire surface of the silicon nitride film is etched to form the first and
[0046]
Next, after removing the resist pattern, a photoresist film (not shown) is applied on the entire surface including the first and second gate electrodes, and the photoresist film is exposed and developed to form the
[0047]
Next, a heat treatment is performed on the Si 0.7 Ge 0.3 epitaxial layer 5 and the single
[0048]
Thereafter, as shown in FIG. 4F, an
[0049]
Next, a barrier metal film (not shown) is formed in the first to sixth contact holes and on the
[0050]
Next, a barrier metal film (not shown) is formed on the W plugs 21a to 21f and the
Next, an Al alloy film is deposited on the barrier metal film by sputtering, and the Al alloy film and the barrier metal film are patterned to form
[0051]
It should be noted that the present invention is not limited to the above-described embodiment, and can be implemented with various modifications without departing from the gist of the present invention. For example, a metal silicide film can be formed on the diffusion layers 16 to 19 in the source / drain regions. As the metal silicide film, for example, a Ti silicide film, a Co silicide film, a Ni silicide film, or the like can be used.
[0052]
In the above embodiment, the present invention is applied to an SOI substrate, but the present invention is not limited to this, and the present invention can be applied to a semiconductor substrate such as a silicon substrate.
[Brief description of the drawings]
FIG. 1 is a sectional view showing a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a sectional view showing the method of manufacturing the semiconductor device shown in FIG. 1;
FIG. 3 is a sectional view showing the method of manufacturing the semiconductor device shown in FIG. 1;
FIG. 4 is a sectional view showing the method of manufacturing the semiconductor device shown in FIG. 1;
[Explanation of symbols]
1 ... supporting substrate, 2 ... buried oxide film (BOX layer), 3 ... monocrystalline Si layer, 4 ... SOI substrate, 5 ... epitaxial layer made of Si x Ge (1-x) , 6 ... gate insulating film, 7 ... Element isolation oxide film, 8: tantalum nitride layer, 9: tantalum layer, 10: cap layer, 11a: first gate electrode, 11b: second gate electrode, 12: sidewall, 13: N-channel insulated gate field effect Transistor, 14: P-channel insulated gate field effect transistor, 15: low-concentration impurity diffusion layer, 16 to 19: diffusion layer of source / drain region, 20: interlayer insulating film, 20a to 20f: first to sixth contact holes , 21a-21f ... W plug, 22a-22e ... Al alloy wiring
Claims (13)
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有するゲート電極と、
前記ゲート電極の一方側下に形成され、前記エピタキシャル層に形成されたソース領域の拡散層と、
前記ゲート電極の他方側下に形成され、前記エピタキシャル層に形成されたドレイン領域の拡散層と、
を具備し、
前記ゲート電極の下方のエピタキシャル層にチャネル領域が形成される半導体装置。An epitaxial layer made of Si x Ge 1-x formed on a semiconductor substrate,
A gate insulating film formed on the epitaxial layer,
A gate electrode having a metal layer or a conductive metal compound layer formed on the gate insulating film,
A diffusion layer of a source region formed under one side of the gate electrode and formed in the epitaxial layer;
A diffusion layer formed under the other side of the gate electrode and formed as a drain region in the epitaxial layer;
With
A semiconductor device in which a channel region is formed in an epitaxial layer below the gate electrode.
前記単結晶Si層上に形成されたSixGe1−xからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有するゲート電極と、
前記ゲート電極の一方側下に形成され、前記エピタキシャル層に形成されたソース領域の拡散層と、
前記ゲート電極の他方側下に形成され、前記エピタキシャル層に形成されたドレイン領域の拡散層と、
を具備し、
前記ゲート電極の下方のエピタキシャル層にチャネル領域が形成される半導体装置。A semiconductor device formed on an SOI substrate including a supporting substrate, an insulating film formed over the supporting substrate, and a single-crystal Si layer formed over the insulating film,
Wherein an epitaxial layer made of Si x Ge 1-x formed on a single crystal Si layer,
A gate insulating film formed on the epitaxial layer,
A gate electrode having a metal layer or a conductive metal compound layer formed on the gate insulating film,
A diffusion layer of a source region formed under one side of the gate electrode and formed in the epitaxial layer;
A diffusion layer formed under the other side of the gate electrode and formed as a drain region in the epitaxial layer;
With
A semiconductor device in which a channel region is formed in an epitaxial layer below the gate electrode.
半導体基板上に形成されたSixGe1−xからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第1のゲート電極と、
前記第1のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第1ソース領域の拡散層と、
前記第1のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第1ドレイン領域の拡散層と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第2のゲート電極と、
前記第2のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第2ソース領域の拡散層と、
前記第2のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第2ドレイン領域の拡散層と、
を具備し、
前記Nチャネル絶縁ゲート電界効果トランジスタが前記第1のゲート電極、第1ソース領域の拡散層及び第1ドレイン領域の拡散層から形成され、
前記Pチャネル絶縁ゲート電界効果トランジスタが前記第2のゲート電極、第2ソース領域の拡散層及び第2ドレイン領域の拡散層から形成され、
前記第1のゲート電極及び前記第2のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される半導体装置。A semiconductor device having an N-channel insulated gate field effect transistor and a P-channel insulated gate field effect transistor,
An epitaxial layer made of Si x Ge 1-x formed on a semiconductor substrate,
A gate insulating film formed on the epitaxial layer,
A first gate electrode having a metal layer or a conductive metal compound layer formed on the gate insulating film;
A diffusion layer of a first source region formed under one side of the first gate electrode and formed in the epitaxial layer;
A diffusion layer of a first drain region formed under the other side of the first gate electrode and formed in the epitaxial layer;
A second gate electrode having a metal layer or a conductive metal compound layer formed on the gate insulating film;
A diffusion layer of a second source region formed under one side of the second gate electrode and formed in the epitaxial layer;
A diffusion layer of a second drain region formed under the other side of the second gate electrode and formed in the epitaxial layer;
With
The N-channel insulated gate field effect transistor is formed from the first gate electrode, a diffusion layer of a first source region, and a diffusion layer of a first drain region;
The P-channel insulated gate field effect transistor is formed from the second gate electrode, a diffusion layer of a second source region and a diffusion layer of a second drain region;
A semiconductor device in which a channel region is formed in an epitaxial layer below each of the first gate electrode and the second gate electrode.
前期単結晶Si層上に形成されたSixGe1−xからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第1のゲート電極と、
前記第1のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第1ソース領域の拡散層と、
前記第1のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第1ドレイン領域の拡散層と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第2のゲート電極と、
前記第2のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第2ソース領域の拡散層と、
前記第2のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第2ドレイン領域の拡散層と、
を具備し、
前記Nチャネル絶縁ゲート電界効果トランジスタが前記第1のゲート電極、第1ソース領域の拡散層及び第1ドレイン領域の拡散層から形成され、
前記Pチャネル絶縁ゲート電界効果トランジスタが前記第2のゲート電極、第2ソース領域の拡散層及び第2ドレイン領域の拡散層から形成され、
前記第1のゲート電極及び前記第2のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される半導体装置。An N-channel insulated-gate field-effect transistor and a P-channel insulated gate formed on an SOI substrate having a supporting substrate, an insulating film formed on the supporting substrate, and a single-crystal Si layer formed on the insulating film; A semiconductor device having a field effect transistor,
An epitaxial layer made of Si x Ge 1-x formed in the previous period monocrystalline Si layer,
A gate insulating film formed on the epitaxial layer,
A first gate electrode having a metal layer or a conductive metal compound layer formed on the gate insulating film;
A diffusion layer of a first source region formed under one side of the first gate electrode and formed in the epitaxial layer;
A diffusion layer of a first drain region formed under the other side of the first gate electrode and formed in the epitaxial layer;
A second gate electrode having a metal layer or a conductive metal compound layer formed on the gate insulating film;
A diffusion layer of a second source region formed under one side of the second gate electrode and formed in the epitaxial layer;
A diffusion layer of a second drain region formed under the other side of the second gate electrode and formed in the epitaxial layer;
With
The N-channel insulated gate field effect transistor is formed from the first gate electrode, a diffusion layer of a first source region, and a diffusion layer of a first drain region;
The P-channel insulated gate field effect transistor is formed from the second gate electrode, a diffusion layer of a second source region and a diffusion layer of a second drain region;
A semiconductor device in which a channel region is formed in an epitaxial layer below each of the first gate electrode and the second gate electrode.
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有するゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層にソース領域の拡散層及びドレイン領域の拡散層を形成する工程と、
を具備する半導体装置の製造方法。Forming an epitaxial layer made of Si x Ge 1-x on a semiconductor substrate,
Forming a gate insulating film on the epitaxial layer;
Forming a gate electrode having a metal layer or a conductive metal compound layer on the gate insulating film,
Forming a diffusion layer of a source region and a diffusion layer of a drain region in the epitaxial layer by introducing impurities into a source region and a drain region of the epitaxial layer;
A method for manufacturing a semiconductor device comprising:
前記単結晶Si層上にSixGe1−xからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有するゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層にソース領域の拡散層及びドレイン領域の拡散層を形成する工程と、
を具備する半導体装置の製造方法。A step of preparing an SOI substrate having a supporting substrate, an insulating film formed over the supporting substrate, and a single-crystal Si layer formed over the insulating film;
Forming an epitaxial layer made of Si x Ge 1-x on the single-crystal Si layer,
Forming a gate insulating film on the epitaxial layer;
Forming a gate electrode having a metal layer or a conductive metal compound layer on the gate insulating film,
Forming a diffusion layer of a source region and a diffusion layer of a drain region in the epitaxial layer by introducing impurities into a source region and a drain region of the epitaxial layer;
A method for manufacturing a semiconductor device comprising:
半導体基板上にSixGe1−xからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有する第1のゲート電極及び前記金属層又は導電性のある金属化合物層を有する第2のゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層に第1のソース領域の拡散層、第1のドレイン領域の拡散層、第2のソース領域の拡散層及び第2のドレイン領域の拡散層を形成する工程と、
を具備し、
前記Nチャネル絶縁ゲート電界効果トランジスタが前記第1のゲート電極、第1ソース領域の拡散層及び第1ドレイン領域の拡散層から形成され、
前記Pチャネル絶縁ゲート電界効果トランジスタが前記第2のゲート電極、第2ソース領域の拡散層及び第2ドレイン領域の拡散層から形成され、
前記第1のゲート電極及び前記第2のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される半導体装置の製造方法。A method of manufacturing a semiconductor device having an N-channel insulated gate field effect transistor and a P-channel insulated gate field effect transistor,
Forming an epitaxial layer made of Si x Ge 1-x on a semiconductor substrate,
Forming a gate insulating film on the epitaxial layer;
Forming a first gate electrode having a metal layer or a conductive metal compound layer on the gate insulating film and a second gate electrode having the metal layer or a conductive metal compound layer;
By introducing an impurity into the source region and the drain region of the epitaxial layer, a first source region diffusion layer, a first drain region diffusion layer, a second source region diffusion layer, and a second source region diffusion layer are formed in the epitaxial layer. Forming a diffusion layer of the drain region of
With
The N-channel insulated gate field effect transistor is formed from the first gate electrode, a diffusion layer of a first source region, and a diffusion layer of a first drain region;
The P-channel insulated gate field effect transistor is formed from the second gate electrode, a diffusion layer of a second source region and a diffusion layer of a second drain region;
A method for manufacturing a semiconductor device, wherein a channel region is formed in an epitaxial layer below each of the first gate electrode and the second gate electrode.
支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Si層と、を有するSOI基板を準備する工程と、
前期単結晶Si層上にSixGe1−xからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有する第1のゲート電極及び前記金属層又は導電性のある金属化合物層を有する第2のゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層に第1のソース領域の拡散層、第1のドレイン領域の拡散層、第2のソース領域の拡散層及び第2のドレイン領域の拡散層を形成する工程と、
を具備し、
前記Nチャネル絶縁ゲート電界効果トランジスタが前記第1のゲート電極、第1ソース領域の拡散層及び第1ドレイン領域の拡散層から形成され、
前記Pチャネル絶縁ゲート電界効果トランジスタが前記第2のゲート電極、第2ソース領域の拡散層及び第2ドレイン領域の拡散層から形成され、
前記第1のゲート電極及び前記第2のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される半導体装置の製造方法。A method of manufacturing a semiconductor device having an N-channel insulated gate field effect transistor and a P-channel insulated gate field effect transistor,
A step of preparing an SOI substrate having a supporting substrate, an insulating film formed over the supporting substrate, and a single-crystal Si layer formed over the insulating film;
Forming an epitaxial layer made of Si x Ge 1-x on year single-crystal Si layer,
Forming a gate insulating film on the epitaxial layer;
Forming a first gate electrode having a metal layer or a conductive metal compound layer on the gate insulating film and a second gate electrode having the metal layer or a conductive metal compound layer;
By introducing an impurity into the source region and the drain region of the epitaxial layer, a first source region diffusion layer, a first drain region diffusion layer, a second source region diffusion layer, and a second source region diffusion layer are formed in the epitaxial layer. Forming a diffusion layer of the drain region of
With
The N-channel insulated gate field effect transistor is formed from the first gate electrode, a diffusion layer of a first source region, and a diffusion layer of a first drain region;
The P-channel insulated gate field effect transistor is formed from the second gate electrode, a diffusion layer of a second source region and a diffusion layer of a second drain region;
A method for manufacturing a semiconductor device, wherein a channel region is formed in an epitaxial layer below each of the first gate electrode and the second gate electrode.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2003053999A JP2004266064A (en) | 2003-02-28 | 2003-02-28 | Semiconductor device and manufacturing method therefor |
Applications Claiming Priority (1)
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Family
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7491612B2 (en) | 2003-12-23 | 2009-02-17 | Infineon Technologies Ag | Field effect transistor with a heterostructure and associated production method |
WO2010150331A1 (en) * | 2009-06-24 | 2010-12-29 | パナソニック株式会社 | Semiconductor device and method for manufacturing same |
JP2012516555A (en) * | 2009-01-30 | 2012-07-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Reducing semiconductor alloy thickness variations by reducing patterning non-uniformities prior to depositing a threshold controlled semiconductor alloy |
-
2003
- 2003-02-28 JP JP2003053999A patent/JP2004266064A/en not_active Withdrawn
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US8106424B2 (en) | 2003-12-23 | 2012-01-31 | Infineon Technologies Ag | Field effect transistor with a heterostructure |
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JP2011009329A (en) * | 2009-06-24 | 2011-01-13 | Panasonic Corp | Semiconductor device and method of manufacturing the same |
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