JP2004260157A - Semiconductor device, and manufacturing method and assembling method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device, along with a manufacturing method and assembling method thereof, capable of preventing the breakage of a semiconductor chip element surface, especially that of a low dielectric constant insulating film arranged directly above a solder material, by minimizing a thermal stress from reflow of the solder material used for connecting a semiconductor chip to a substrate. <P>SOLUTION: There are provided an interlayer insulating film 63 of a top layer, whose relative dielectric constant is 3.9 or less, a chip-side internal electrode pad 6a disposed on the interlayer insulating film, a protective film 11 so disposed on the interlayer insulating film and the chip-side internal electrode pad that a part of the chip-side internal electrode pad is exposed, and a low-melting-point solder ball 15a, which containing no lead, connected to the chip-side internal electrode pad and whose melting point is equal to or less than the melting point of eutectic solder. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

本発明は、半導体装置に係り、特に半田接続に好適な半導体装置、半導体装置の製造方法及び組立方法に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device suitable for solder connection, and a method for manufacturing and assembling a semiconductor device.

ＬＳＩなどの半導体チップの高集積化に伴い、半導体装置の小型化、高密度化、多ピン化、高速化が進められている。半導体装置の実装技術においては、従来のリード挿入型パッケージに加え、表面実装型のパッケージが盛んに開発されている。表面実装型のパッケージとしては、例えば、ボールグリッドアレイ（ＢＧＡ）、チップスケールパッケージ（ＣＳＰ）等がある。   With the high integration of semiconductor chips such as LSIs, miniaturization, high density, high pin count, and high speed of semiconductor devices are being promoted. In the mounting technology of semiconductor devices, surface mount packages have been actively developed in addition to conventional lead insertion packages. Examples of the surface mount type package include a ball grid array (BGA) and a chip scale package (CSP).

このような表面実装型の半導体装置は、半田ペースト等のバンプが電極として一般的に利用されている。バンプの材料としては、スズ６２％、鉛３８％程度の組成の「共晶半田」が広く用いられている（例えば、特許文献１参照。）。しかし近年、廃棄された電子機器から鉛が流出し、地下水等の環境を汚染する危険性が問題となっている。このため、電化製品における鉛の使用を廃止する動きが強まっている。そこで、表面実装型パッケージに用いられるバンプにおいても鉛を含まない半田（以下において「鉛フリー半田」という。）の実用化が進められている（例えば、特許文献２参照。）。
特開平９−９２６８５号公報 特開２００２−３１３９８３号公報 In such a surface mount type semiconductor device, bumps such as solder paste are generally used as electrodes. As a material for the bump, “eutectic solder” having a composition of about 62% tin and about 38% lead is widely used (for example, see Patent Document 1). However, in recent years, there has been a problem that lead may flow out of discarded electronic devices and contaminate the environment such as groundwater. For this reason, there is a growing movement to abolish the use of lead in appliances. Accordingly, soldering that does not include lead (hereinafter referred to as “lead-free solder”) in bumps used in surface-mount packages has been put into practical use (for example, see Patent Document 2).
JP-A-9-92685 JP 2002-313983 A

環境問題に対応した鉛フリー半田の材料としては、例えばスズ−銀（Ｓｎ−Ａｇ）合金、スズ−亜鉛（Ｓｎ−Ｚｎ）合金等が採用されている。しかし、Ｓｎ−Ａｇ合金等の鉛フリー半田は、従来の共晶半田に比べて融点が高い。例えば、共晶半田では、約１８３℃もの比較的低い温度で電極のリフローを行うことができるが、鉛フリー半田を用いた場合は、約２２０℃もの高温状態でリフローを行わなければない。このような高温状態でリフローを行うと、半導体チップや搭載基板には強い熱応力が加わってしまう。したがって、半導体チップ、搭載基板、及び実装基板等には耐熱性が必要となる。   For example, a tin-silver (Sn-Ag) alloy, a tin-zinc (Sn-Zn) alloy, or the like is employed as a lead-free solder material that addresses environmental issues. However, lead-free solder such as Sn-Ag alloy has a higher melting point than conventional eutectic solder. For example, in the case of eutectic solder, the electrodes can be reflowed at a relatively low temperature of about 183 ° C., but when lead-free solder is used, reflow must be performed at a high temperature of about 220 ° C. When reflow is performed in such a high temperature state, a strong thermal stress is applied to the semiconductor chip and the mounting substrate. Therefore, heat resistance is required for the semiconductor chip, the mounting board, the mounting board, and the like.

一方、現在使用されているマイクロプロセッサは、膨大な情報を高速に処理するために、個々のトランジスタを相互に接続する配線の抵抗と、配線間の絶縁材の容量が問題となっている。具体的には、配線はアルミニウム（Ａｌ）から銅（Ｃｕ）へ、絶縁材は熱シリコン酸化膜（ＳｉＯ2膜）から比誘電率の低い材料へと変化しつつある。しかし、近年の電子機器に用いられる材料は、一般的に機械的強度が弱い。特に、半導体チップ内部の絶縁材として利用される低誘電率絶縁膜は、低誘電性を確保するために多孔質な構造を有しているので、機械的強度、密着強度等がＳｉＯ2膜に比較して著しく弱い。したがって、高融点の鉛フリー半田を用いて電極のリフローを行うと、半導体チップ内部の低誘電率絶縁膜に対しても強い熱応力が発生し、半田電極直下の低誘電率絶縁膜の破損や、半導体チップと搭載基板との接着力の低下が生じる危険性がある。 On the other hand, in a microprocessor currently used, in order to process enormous information at high speed, the resistance of a wiring connecting each transistor to each other and the capacity of an insulating material between the wirings are problems. Specifically, the wiring is changing from aluminum (Al) to copper (Cu), and the insulating material is changing from a thermal silicon oxide film (SiO 2 film) to a material having a low relative dielectric constant. However, materials used for recent electronic devices generally have low mechanical strength. In particular, the low dielectric constant insulating film used as an insulating material inside the semiconductor chip has a porous structure to ensure low dielectric properties, so the mechanical strength, adhesion strength, etc., of the SiO 2 film are low. Remarkably weak in comparison. Therefore, if the electrodes are reflowed using a high melting point lead-free solder, a strong thermal stress is generated also in the low dielectric constant insulating film inside the semiconductor chip, and the low dielectric constant insulating film immediately below the solder electrode is damaged or damaged. In addition, there is a risk that the adhesive strength between the semiconductor chip and the mounting substrate is reduced.

本発明は、上記した従来技術の欠点を除くためになされたものであって、その目的とするところは、半導体チップと基板との接続に用いられる半田材料のリフローによる熱応力を最小限にし、半導体チップ素子面の破壊、特に半田材料の直上に配置された低誘電率絶縁膜の破壊を防止することができる半導体装置、半導体装置の製造方法及び組立方法を提供することにある。   The present invention has been made to eliminate the above-mentioned disadvantages of the prior art, and aims at minimizing thermal stress due to reflow of a solder material used for connection between a semiconductor chip and a substrate, An object of the present invention is to provide a semiconductor device, a method for manufacturing a semiconductor device, and a method for assembling a semiconductor device, which can prevent the destruction of a semiconductor chip element surface, in particular, the destruction of a low dielectric constant insulating film disposed immediately above a solder material.

上記目的を達成するために、本発明の第１の特徴は、（イ）比誘電率が３．９以下の最上層の層間絶縁膜と、（ロ）層間絶縁膜の上に配置されたチップ側内部電極パッドと、（ハ）チップ側内部電極パッドの一部が露出するように層間絶縁膜及びチップ側内部電極パッドの上に配置された保護膜と、（ニ）チップ側内部電極パッドに接続され、鉛を含まず融点が共晶半田の融点以下の低融点半田ボールとを備える半導体装置であることを要旨とする。   In order to achieve the above object, a first feature of the present invention is that (a) the uppermost interlayer insulating film having a relative dielectric constant of 3.9 or less, and (b) a chip disposed on the interlayer insulating film. (C) a protective film disposed on the interlayer insulating film and the chip-side internal electrode pad so that a part of the chip-side internal electrode pad is exposed; and (d) a chip-side internal electrode pad. The gist of the present invention is to provide a semiconductor device including a low-melting-point solder ball that is connected and does not contain lead and has a melting point equal to or lower than the melting point of eutectic solder.

本発明の第２の特徴は、（イ）第１主面とその第１主面に対向した第２主面を有するチップ搭載基板と、（ロ）第１主面に配置された複数の基板側外部電極パッドと、（ハ）その複数の基板側外部電極パッドにそれぞれ接続された複数の外部接続ボールと、（ニ）第２主面に配置された複数の基板側内部電極パッドと、（ホ）その複数の基板側内部電極パッドにそれぞれ接続され、複数の外部接続ボールより低い融点の半田材料を少なくとも一部に含む複数の内部接続体と、（ヘ）複数の内部接続体にそれぞれ接続されたチップ側内部電極パッドを第３主面に有する半導体チップと、（ト）第２主面と第３主面との間の内部接続体の周囲に封入された封止樹脂とを備える半導体装置であることを要旨とする。   A second feature of the present invention is that (a) a chip mounting substrate having a first main surface and a second main surface opposed to the first main surface, and (b) a plurality of substrates arranged on the first main surface. (C) a plurality of external connection balls respectively connected to the plurality of substrate-side external electrode pads; (d) a plurality of substrate-side internal electrode pads disposed on the second main surface; E) a plurality of internal connectors each connected to the plurality of substrate-side internal electrode pads and including at least a portion of a solder material having a lower melting point than the plurality of external connection balls; and (f) a plurality of internal connectors. Semiconductor chip having a chip-side internal electrode pad on the third main surface, and (g) a sealing resin sealed around an internal connector between the second main surface and the third main surface. The gist is that it is a device.

本発明の第３の特徴は、（イ）第１主面とその第１主面に対向した第２主面とを有するチップ搭載基板の第２主面上の複数の基板側内部電極パッドのそれぞれと、対応する半導体チップのチップ側内部電極パッドとをそれぞれ内部接続体で接続する工程と、（ロ）内部接続体の周辺に封止樹脂を流し込む工程と、（ハ）第１主面に配置された基板側外部電極パッドに内部接続体より高い融点の外部接続ボールを形成する工程とを含む半導体装置の組立方法であることを要旨とする。   A third feature of the present invention is that (a) a plurality of substrate-side internal electrode pads on a second main surface of a chip mounting substrate having a first main surface and a second main surface opposed to the first main surface. A step of connecting each of them to the chip-side internal electrode pads of the corresponding semiconductor chip with an internal connection body; (b) a step of pouring a sealing resin around the internal connection body; and (c) a first main surface. Forming an external connection ball having a melting point higher than that of the internal connection body on the disposed substrate-side external electrode pad.

本発明によれば、半導体チップと基板との接続に用いられる半田材料のリフローによる熱応力を最小限にし、半導体チップ素子面の破壊、特に半田材料の直上に配置された低誘電率絶縁膜の破壊を防止することができる半導体装置、半導体装置の製造方法及び組立方法を提供することができる。   According to the present invention, the thermal stress due to the reflow of the solder material used for connecting the semiconductor chip to the substrate is minimized, and the destruction of the semiconductor chip element surface, particularly the low dielectric constant insulating film disposed just above the solder material A semiconductor device capable of preventing destruction, and a method for manufacturing and assembling the semiconductor device can be provided.

次に、図面を参照して、本発明の第１〜第４の実施の形態を説明する。なお、電子機器の組立は、半導体大規模集積回路のチップ上での素子形成及び配線等により、いくつかの実装段階に分類されている。１次実装体１００，１０１，１０２，１０３は、図１，図２３，図３０，及び図３４に示すような、搭載基板などにチップを接続した半導体装置（実装体）を指す。２次実装体２００は、図３５に示すような、１次実装体を実装基板上に実装した半導体装置（実装体）を指す。３次実装体は２次実装体２００をマザーボード等に実装した半導体装置（実装体）を指す。   Next, first to fourth embodiments of the present invention will be described with reference to the drawings. Note that the assembly of electronic devices is classified into several mounting stages based on element formation and wiring on a semiconductor large-scale integrated circuit chip. The primary mounting bodies 100, 101, 102, and 103 refer to semiconductor devices (mounting bodies) in which a chip is connected to a mounting substrate or the like as shown in FIGS. 1, 23, 30, and 34. The secondary package 200 refers to a semiconductor device (package) in which the primary package is mounted on a mounting board as shown in FIG. The tertiary mount refers to a semiconductor device (mount) in which the secondary mount 200 is mounted on a motherboard or the like.

以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平均寸法の関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、以下に示す第１〜第４の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において種々の変更を加えることができる。   In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the average dimension, the ratio of the thickness of each layer, and the like are different from actual ones. In addition, it is needless to say that the drawings include portions having different dimensional relationships and ratios. The first to fourth embodiments described below exemplify an apparatus and a method for embodying the technical idea of the present invention, and the technical idea of the present invention is The shape, structure, arrangement and the like are not specified as follows. The technical concept of the present invention can be variously modified within the scope of the claims.

（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置（１次実装体）１００は、図１に示すように、第１主面とその第１主面に対向した第２主面を有するチップ搭載基板１と、第１主面にそれぞれ接続された複数の外部接続ボール３ａ，３ｂ，・・・・・，３ｆ，・・・・・と、第２主面にそれぞれ接続され、複数の外部接続ボール３ａ，３ｂ，・・・・・，３ｆ，・・・・・より低い融点の半田材料を少なくとも一部に含む複数の内部接続体５ａ，５ｂ，・・・・・，５ｆ，・・・・・と、複数の内部接続体５ａ，５ｂ，・・・・・，５ｆ，・・・・・にそれぞれ接続された第３主面を有する半導体チップ７と、第２主面と第３主面との間の内部接続体５ａ，５ｂ，・・・・・，５ｆ，・・・・・の周囲に封入された封止樹脂８とを備える。 (First Embodiment)
As shown in FIG. 1, a semiconductor device (primary mounting body) 100 according to the first embodiment of the present invention has a chip mounting having a first main surface and a second main surface opposed to the first main surface. , 3f,..., 3f,..., 3f,... Connected to the first main surface, respectively; , 3f,..., 3f,..., A plurality of internal connectors 5a, 5b,. , A semiconductor chip 7 having a third main surface respectively connected to a plurality of internal connectors 5a, 5b, ..., 5f, ..., a second main surface and a third main surface. , 5f,..., 5f,.

半導体チップ７の第３主面には、図３に示すような回路素子１０が形成されている。なお、図１においては回路素子１０及び保護膜１１の図示を省略している。回路素子１０は、例えば１×１０18ｃｍ-3〜１×１０21ｃｍ-3程度のドナー若しくはアクセプタをドープした複数の高不純物密度領域（ソース領域／ドレイン領域、若しくはエミッタ領域／コレクタ領域等）等が形成される。これらの高不純物密度領域に接続されるように、アルミニウム（Ａｌ）、若しくはアルミニウム合金（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）等の金属配線が、熱シリコン酸化膜（ＳｉＯ2膜）或いは低誘電率絶縁膜を層間絶縁膜として多層に形成されている。最上層の配線層には、チップ側内部電極パッド６ａ，６ｂ，・・・・・，６ｄが形成されている。チップ側内部電極パッド６ａ，６ｂ，・・・・・，６ｄの上部には、図示を省略した熱シリコン酸化膜（ＳｉＯ2膜）、ＰＳＧ膜、ＢＰＳＧ膜、窒化膜（Ｓｉ3Ｎ4)、あるいはポリイミド膜等からなる保護膜（パッシベーション膜）１１が形成されている。そして、保護膜１１の一部に複数の電極層を露出するように複数の開口部（窓部）が設けられ、チップ側内部電極パッド６ａ，６ｂ，・・・・・，６ｄが形成されている。 On the third main surface of the semiconductor chip 7, a circuit element 10 as shown in FIG. 3 is formed. In FIG. 1, the illustration of the circuit element 10 and the protective film 11 is omitted. The circuit element 10 includes, for example, a plurality of high impurity density regions (a source region / drain region, or an emitter region / collector region, etc.) doped with a donor or an acceptor of about 1 × 10 18 cm −3 to 1 × 10 21 cm −3. Are formed. A metal wiring such as aluminum (Al) or an aluminum alloy (Al-Si, Al-Cu-Si) is formed of a thermal silicon oxide film (SiO 2 film) or a low dielectric material so as to be connected to these high impurity density regions. It is formed in multiple layers using the insulating film as an interlayer insulating film. On the uppermost wiring layer, chip-side internal electrode pads 6a, 6b,..., 6d are formed. On top of the chip-side internal electrode pads 6a, 6b,..., 6d, a thermal silicon oxide film (SiO 2 film), a PSG film, a BPSG film, a nitride film (Si 3 N 4 ) (not shown), Alternatively, a protective film (passivation film) 11 made of a polyimide film or the like is formed. A plurality of openings (windows) are provided in a part of the protective film 11 so as to expose the plurality of electrode layers, and chip-side internal electrode pads 6a, 6b,..., 6d are formed. I have.

図１に示すように、チップ搭載基板１の第１主面には、複数の基板側外部電極パッド２ａ，２ｂ，・・・・・，２ｆ，・・・・・が等間隔に配置されている。基板側外部電極パッド２ａ，２ｂ，・・・・・，２ｆ，・・・・・の位置、材質、数等は特に限定されない。例えば、チップ搭載基板１の第１主面全面に基板側外部電極パッド２ａ，２ｂ，・・・・・，２ｆ，・・・・・がマトリクス状に配置されてもよい。基板側外部電極パッド２ａ，２ｂ，・・・・・，２ｆ，・・・・・が、チップ搭載基板１の外径を定義する四角形の４辺に沿って配置され、チップ搭載基板１の中心付近には配置されなくてもよい。   As shown in FIG. 1, a plurality of board-side external electrode pads 2a, 2b,..., 2f,. I have. The position, material, number, etc. of the substrate-side external electrode pads 2a, 2b,..., 2f,. For example, the substrate-side external electrode pads 2a, 2b,..., 2f,... May be arranged in a matrix on the entire first main surface of the chip mounting substrate 1. The board-side external electrode pads 2a, 2b, ..., 2f, ... are arranged along four sides of a square defining the outer diameter of the chip mounting board 1, and the center of the chip mounting board 1 It is not necessary to arrange it near.

基板側外部電極パッド２ａ，２ｂ，・・・・・，２ｆ，・・・・・にそれぞれ接続された外部接続ボール３ａ，３ｂ，・・・・・，３ｆ，・・・・・には、鉛フリー半田材料が使用される。鉛フリー半田材料としては、図２に示されるスズ−銅（Ｓｎ−Ｃｕ）系、スズ−銀（Ｓｎ−Ａｇ）系、スズ−銀−銅（Ｓｎ−Ａｇ−Ｃｕ）系、スズ（Ｓｎ）、及びスズ−５アンチモン（Ｓｎ−５Ｓｂ）等が使用可能である。図２に示すような鉛フリー半田材料の溶融温度は２０８℃〜２４３℃程度であり、鉛を含むＳｎ−Ｐｂ系（共晶半田）の融点温度１８２〜１８４℃に比べて高い。引っ張り強度は、Ｓｎ−Ｐｂ系合金が５６．０ＭＰａであるのに比べて、Ｓｎ−Ａｇ−Ｃｕ系合金の一部を除いた鉛フリー半田材料は３１．４〜５３．３ＭＰａと小さい。伸び率は、Ｓｎ−Ｐｂ系合金の５９％に比べて、鉛フリー半田材料のいずれも１６〜５６％と小さい。ヤング率は、Ｓｎ−Ｐｂ系合金の２６．３ＧＰａに比べて、鉛フリー半田材料では、３０．７〜４７．０ＧＰａと大きい。   The external connection balls 3a, 3b,..., 3f,... Connected to the substrate-side external electrode pads 2a, 2b,. Lead-free solder material is used. As the lead-free solder material, tin-copper (Sn-Cu), tin-silver (Sn-Ag), tin-silver-copper (Sn-Ag-Cu), tin (Sn) shown in FIG. , And tin-5 antimony (Sn-5Sb) can be used. The melting temperature of a lead-free solder material as shown in FIG. 2 is about 208 ° C. to 243 ° C., which is higher than the melting point temperature of 182 to 184 ° C. of a Sn-Pb-based (eutectic solder) containing lead. The tensile strength of the lead-free solder material excluding a part of the Sn-Ag-Cu alloy is as small as 31.4-53.3 MPa, while the tensile strength of the Sn-Pb alloy is 56.0 MPa. The elongation percentage of each of the lead-free solder materials is as small as 16 to 56% as compared with 59% of the Sn-Pb alloy. The Young's modulus of the lead-free solder material is as large as 30.7 to 47.0 GPa compared to 26.3 GPa of the Sn-Pb alloy.

チップ搭載基板１の第２主面には、複数の基板側内部電極パッド４ａ，４ｂ，・・・・・，４ｆ，・・・・・が等間隔に配置されている。基板側内部電極パッド４ａ，４ｂ，・・・・・，４ｆ，・・・・・の位置や数は特に限定されない。この基板側内部電極パッド４ａ，４ｂ，・・・・・，４ｆ，・・・・・には、内部接続体５ａ，５ｂ，・・・・・，５ｆ，・・・・・がそれぞれ接続されている。内部接続体５ａ，５ｂ，・・・・・，５ｆ，・・・・・は、外部接続ボール３ａ，３ｂ，・・・・・，３ｆ，・・・・・より低い融点の半田材料を少なくとも一部に含んでいる。なお、内部接続体５ａ，５ｂ，・・・・・，５ｆ，・・・・・には、鉛フリー半田が使用されるのが好ましい。例えば、図２に示すスズ−亜鉛（Ｓｎ−Ｚｎ）系、スズ−ビスマス（Ｓｎ−Ｂｉ）系、及びスズ−インジウム（Ｓｎ−Ｉｎ）系、スズ−ビスマス−銀（Ｓｎ−Ｂｉ−Ａｇ）系の鉛フリー半田材料が使用可能である。これらの鉛フリー半田材料の溶融温度のピークは１１２℃〜１９７℃であり、Ｓｎ−Ｐｂ系と同等、もしくはＳｎ−Ｐｂ系より低い溶融温度を有している。なお、図２に示すように、引っ張り強度は、Ｓｎ−Ｚｎ系合金及びＳｎ−Ｂｉ系合金が５６．５〜８４．２ＭＰａであり、Ｓｎ−Ｐｂ合金の５６ＭＰａと比べて大きい。伸び率はＳｎ−Ｚｎ系合金、Ｓｎ−Ｉｎ系合金が６３％，８０％であり、Ｓｎ−Ｐｂ系の５９％に比べて高い。ヤング率は、Ｓｎ−Ｐｂ系の２６．３ＧＰａとほぼ同等の値を示している。   On the second main surface of the chip mounting substrate 1, a plurality of substrate-side internal electrode pads 4a, 4b,..., 4f,. There are no particular restrictions on the position or number of the substrate-side internal electrode pads 4a, 4b,..., 4f,. .., 5f,... Are respectively connected to the substrate-side internal electrode pads 4a, 4b,. ing. , 5f,..., At least a solder material having a lower melting point than the external connection balls 3a, 3b,. Included in some. It is preferable that lead-free solder is used for the internal connection bodies 5a, 5b,..., 5f,. For example, tin-zinc (Sn-Zn), tin-bismuth (Sn-Bi), tin-indium (Sn-In), and tin-bismuth-silver (Sn-Bi-Ag) shown in FIG. Lead-free solder materials can be used. The peak of the melting temperature of these lead-free solder materials is 112 ° C. to 197 ° C., and has a melting temperature equal to or lower than that of the Sn—Pb system. As shown in FIG. 2, the tensile strength of the Sn—Zn-based alloy and the Sn—Bi-based alloy is 56.5 to 84.2 MPa, which is larger than that of the Sn—Pb alloy, 56 MPa. The elongation percentage is 63% and 80% for the Sn-Zn-based alloy and the Sn-In-based alloy, which is higher than 59% for the Sn-Pb-based alloy. The Young's modulus is almost equal to 26.3 GPa of Sn-Pb system.

チップ搭載基板１の内部には、複数の上側ビア２２ａ，２２ｂ，・・・・・，２２ｄ，・・・・・、上側ビア２２ａ，２２ｂ，・・・・・，２２ｄ，・・・・・にそれぞれ接続された複数の内部埋込配線２３ａ，２３ｂ，・・・・・，２３ｄ，・・・・・、及び内部埋込配線２３ａ，２３ｂ，・・・・・，２３ｄ，・・・・・にそれぞれ接続された複数の下側ビア２４ａ，２４ｂ，・・・・・，２４ｄ，・・・・・が配置されている。上側ビア２２ａ，２２ｂ，・・・・・，２２ｄは、基板側内部電極パッド４ａ，４ｂ，・・・・・，４ｄ，・・・・・にそれぞれ接続されている。下側ビア２４ａ，２４ｂ，・・・・・，２４ｄは、基板側電極パッド２ａ，２ｂ，・・・・・，２ｆに接続されている。図１においては、下側ビア２４ａは、基板側電極パッド２ａに接続され、下側ビア２４ｂは、基板側電極パッド２ｂに接続されている。下側ビア２４ｃは、基板側電極パッド３ｅに接続され、下側ビア２４ｄは、基板側電極パッド３ｆに接続されている。   Inside the chip mounting substrate 1, a plurality of upper vias 22a, 22b, ..., 22d, ..., upper vias 22a, 22b, ..., 22d, ... , 23d,..., 23d,..., And 23a, 23b,. , Are connected to the lower vias 24a, 24b,..., 24d,. The upper vias 22a, 22b,..., 22d are connected to the substrate-side internal electrode pads 4a, 4b,. The lower vias 24a, 24b, ..., 24d are connected to the substrate-side electrode pads 2a, 2b, ..., 2f. In FIG. 1, the lower via 24a is connected to the substrate-side electrode pad 2a, and the lower via 24b is connected to the substrate-side electrode pad 2b. The lower via 24c is connected to the substrate-side electrode pad 3e, and the lower via 24d is connected to the substrate-side electrode pad 3f.

チップ搭載基板１には、有機系の種々な合成樹脂、セラミック、ガラス等の無機系の材料が使用可能である。有機系の樹脂材料としては、フェノール樹脂、ポリエステル樹脂、エポキシ樹脂、ポリイミド樹脂、フッ素樹脂等が使用可能で、また板状にする際の芯となる基材は、紙、ガラス布、ガラス基材などが使用される。無機系の基板材料として一般的なものはセラミックである。また、放熱特性を高めるものとして金属基板、透明な基板が必要な場合には、ガラスが用いられる。セラミック基板の素材としてはアルミナ（Ａｌ2Ｏ3）、ムライト（３Ａｌ2Ｏ3・２ＳｉＯ2）、ベリリア（ＢｅＯ）、窒化アルミニウム（ＡｌＮ）、窒化珪素（ＳｉＣ）等が使用可能である。更に、鉄、銅などの金属上に耐熱性の高いポリイミド系の樹脂板を積層して多層化した金属ベースの基板（金属絶縁基板）でもかまわない。チップ搭載基板１の厚みは特に限定されない。基板側外部電極パッド２ａ，２ｂ，・・・・・，２ｆ，・・・・・，基板側内部電極パッド４ａ，４ｂ，・・・・・，４ｆ，・・・・・，チップ側内部電極パッド６ａ，６ｂ，・・・・・，６ｆ，・・・・・，には、アルミニウム（Ａｌ）、若しくはアルミニウム合金（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）、金、銅等の導電性材料を利用することが可能である。あるいは、複数のポリシリコンゲート電極に接続されたゲート配線等の複数の信号線を介して、他の複数の電極を設けてもよい。ポリシリコンからなるゲート電極の代わりに、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属、これらのシリサイド（ＷＳｉ2，ＴｉＳｉ2，ＭｏＳｉ2）等、あるいはこれらのシリサイドを用いたポリサイド等からなるゲート電極でもかまわない。封止樹脂８は、エポキシ樹脂等の有機系の合成樹脂が使用可能である。 For the chip mounting substrate 1, various organic materials such as synthetic resins, ceramics, and glass can be used. As the organic resin material, a phenol resin, a polyester resin, an epoxy resin, a polyimide resin, a fluororesin, or the like can be used, and a base material for forming a plate is paper, glass cloth, glass base material. Are used. A common inorganic substrate material is ceramic. When a metal substrate or a transparent substrate is required to enhance the heat radiation characteristics, glass is used. As a material for the ceramic substrate, alumina (Al 2 O 3 ), mullite (3Al 2 O 3 .2SiO 2 ), beryllia (BeO), aluminum nitride (AlN), silicon nitride (SiC), and the like can be used. Further, a metal-based substrate (metal insulating substrate) in which a polyimide resin plate having high heat resistance is laminated on a metal such as iron or copper to form a multilayer may be used. The thickness of the chip mounting substrate 1 is not particularly limited. , 2f,..., Substrate-side internal electrode pads 4a, 4b,..., 4f,. The pads 6a, 6b,..., 6f,... Are made of a conductive material such as aluminum (Al) or an aluminum alloy (Al-Si, Al-Cu-Si), gold, or copper. It is possible to use. Alternatively, another plurality of electrodes may be provided via a plurality of signal lines such as a gate wiring connected to a plurality of polysilicon gate electrodes. Instead of a gate electrode made of polysilicon, a refractory metal such as tungsten (W), titanium (Ti), molybdenum (Mo), a silicide thereof (WSi 2 , TiSi 2 , MoSi 2 ), or a silicide thereof is used. A gate electrode made of the used polycide or the like may be used. As the sealing resin 8, an organic synthetic resin such as an epoxy resin can be used.

本発明の第１の実施の形態に係る１次実装体１００においては、半導体チップ７とチップ搭載基板１との間に配置された内部接続体５ａ，５ｂ，・・・・・，５ｆ，・・・・・に、Ｓｎ−Ｚｎ系などの鉛フリー半田材料が使用されている。Ｓｎ−Ｚｎ等の半田材料は、従来の鉛を含んだ半田材料と同程度のピーク融点１９７℃〜２１４℃を有している。したがって、半導体チップ７とチップ搭載基板１とをリフローする際の熱応力を、鉛を含んだ半田材料を用いた場合の熱応力と同程度に抑えることができる。また、図２に示すようなＳｎ−Ｉｎ等の低融点の鉛フリー半田材料は、１１２℃〜１９７℃程度で溶融する。このため、半導体チップ７の内部に形成された低誘電率絶縁膜、特にチップ側内部電極パッド６ａ，６ｂ，・・・・・，６ｆ，・・・・・の直上に配置された低誘電率絶縁膜には、融点の高いＳｎ−Ａｇ合金を半田材料として使用したときのような強い熱応力が加わらない。さらに、内部接続体５ａ，５ｂ，・・・・・，５ｆ，・・・・・に接続された基板側内部電極パッド４ａ，４ｂ，・・・・・，４ｆ，・・・・・，チップ側内部電極パッド６ａ，６ｂ，・・・・・，６ｆ，・・・・・が、熱応力により大きく変形することもない。また、図１に示す１次実装体１００の外部接続ボール３ａ，３ｂ，・・・・・，３ｆ，・・・・・には、内部接続体５ａ，５ｂ，・・・・・，５ｆ，・・・・・より高融点の鉛フリー材料が用いられている。このため、チップ搭載基板１の第１主面に外部接続ボール３ａ，３ｂ，・・・・・，３ｆ，・・・・・を搭載しリフローする際に、発生した熱により内部接続体５ａ，５ｂ，・・・・・，５ｆ，・・・・・も溶融する。半導体チップ７の回路素子面に形成された低誘電率絶縁膜、あるいは搭載基板１に配置された配線へ加わる熱応力は、内部接続体５ａ，５ｂ，・・・・・，５ｆ，・・・・・により吸収されるので、半導体チップ７及び搭載基板１の破壊を防止することができる。   In the primary package 100 according to the first embodiment of the present invention, the internal connectors 5a, 5b,..., 5f, arranged between the semiconductor chip 7 and the chip mounting board 1 are arranged. .. Use lead-free solder materials such as Sn—Zn. A solder material such as Sn—Zn has a peak melting point of 197 ° C. to 214 ° C. which is almost the same as that of a conventional lead-containing solder material. Therefore, the thermal stress when reflowing the semiconductor chip 7 and the chip mounting substrate 1 can be suppressed to the same level as the thermal stress when a solder material containing lead is used. A low melting point lead-free solder material such as Sn-In as shown in FIG. 2 melts at about 112 ° C. to 197 ° C. Therefore, the low dielectric constant insulating film formed inside the semiconductor chip 7, especially the low dielectric constant disposed immediately above the chip-side internal electrode pads 6a, 6b,..., 6f,. Strong thermal stress is not applied to the insulating film as in the case where a Sn-Ag alloy having a high melting point is used as a solder material. Further, the substrate-side internal electrode pads 4a, 4b,..., 4f,... Connected to the internal connectors 5a, 5b,. The side internal electrode pads 6a, 6b,..., 6f,. The external connection balls 3a, 3b,..., 3f,... Of the primary mounting body 100 shown in FIG. 1 have internal connection bodies 5a, 5b,. ... A lead-free material with a higher melting point is used. Therefore, when the external connection balls 3a, 3b,..., 3f,... Are mounted on the first main surface of the chip mounting substrate 1 and reflow is performed, the internal connection bodies 5a, 5b,..., 5f,. The thermal stress applied to the low-dielectric-constant insulating film formed on the circuit element surface of the semiconductor chip 7 or the wiring arranged on the mounting substrate 1 is caused by the internal connectors 5a, 5b,..., 5f,. , It is possible to prevent the semiconductor chip 7 and the mounting substrate 1 from being destroyed.

次に、図３〜図８を用いて、本発明の第１の実施の形態に係る１次実装体１００の組立方法を説明する。なお、以下に述べる１次実装体１００の組立方法は一例であり、この変形例を含めて、これ以外の種々の組立方法により、実現可能であることは勿論である。   Next, a method of assembling the primary mounting body 100 according to the first embodiment of the present invention will be described with reference to FIGS. The method of assembling the primary mounting body 100 described below is an example, and it goes without saying that the present invention can be realized by various other assembling methods including this modification.

（イ）まず、半導体チップ７の第３主面に例えば１×１０18ｃｍ-3〜１×１０21ｃｍ-3程度のドナー若しくはアクセプタをドープした複数の高不純物密度領域（ソース領域／ドレイン領域、若しくはエミッタ領域／コレクタ領域等）等を形成する。そしてこれらの高不純物密度領域に接続されるように、アルミニウム（Ａｌ）、若しくはアルミニウム合金（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）等の金属配線を低誘電率絶縁膜を層間絶縁膜として、多層に形成する。最上層の配線層には、チップ側内部電極パッド６ａ，６ｂ，・・・・・，６ｄを形成する。そしてこれらのチップ側内部電極パッド６ａ，６ｂ，・・・・・，６ｄの上部にＳｉＯ2膜、ＰＳＧ膜、ＢＰＳＧ膜、窒化膜（Ｓｉ3Ｎ4)、あるいはポリイミド膜等からなる保護膜（パッシベーション膜）１１を形成する。そして、保護膜１１の一部に複数の電極層を露出するように複数の開口部（窓部）を設け、チップ側内部電極パッド６ａ，６ｂ，・・・・・，６ｄを形成して、回路素子１０を完成する。チップ側内部電極パッド６ａ，６ｂ，・・・・・，６ｄは、必ずしも半導体素子（半導体チップ）の周辺部に配置されている必要はない。次に、図３に示すように、チップ側内部電極パッド６ａ，６ｂ，・・・・・，６ｄの上に低融点半田ボール１５ａ，１５ｂ，・・・・・，１５ｄを形成する。低融点半田ボール１５ａ，１５ｂ，・・・・・，１５ｄは、半田メッキ法、半田ペースト印刷法、半田ボール搭載法などによって形成される。半田材料は、Ｓｎ−Ｐｂ系共晶半田と同程度又はそれ以下の融点の合金を使用する。例えば、Ｓｎ−Ｂｉ系又はＳｎ−Ｉｎ系半田材料が使用できる。低融点半田ボール１５ａ，１５ｂ，・・・・・，１５ｄには、図示を省略したフラックスを塗布しておくのが好ましい。 (A) First, a plurality of high impurity density regions (source region / drain region) doped with a donor or an acceptor of, for example, about 1 × 10 18 cm −3 to 1 × 10 21 cm −3 on the third main surface of the semiconductor chip 7. Or an emitter region / collector region). Then, a metal wiring such as aluminum (Al) or an aluminum alloy (Al-Si, Al-Cu-Si) is formed into a multilayer by using a low dielectric constant insulating film as an interlayer insulating film so as to be connected to these high impurity density regions. Formed. On the uppermost wiring layer, chip-side internal electrode pads 6a, 6b,..., 6d are formed. A protective film made of a SiO 2 film, a PSG film, a BPSG film, a nitride film (Si 3 N 4 ), a polyimide film, or the like is formed on the chip-side internal electrode pads 6a, 6b,..., 6d. A passivation film 11 is formed. Then, a plurality of openings (windows) are provided in a part of the protective film 11 so as to expose the plurality of electrode layers, and chip-side internal electrode pads 6a, 6b,..., 6d are formed. The circuit element 10 is completed. The chip-side internal electrode pads 6a, 6b,..., 6d do not necessarily need to be arranged at the peripheral portion of the semiconductor element (semiconductor chip). Next, as shown in FIG. 3, low melting point solder balls 15a, 15b,..., 15d are formed on the chip-side internal electrode pads 6a, 6b,. The low melting point solder balls 15a, 15b,..., 15d are formed by a solder plating method, a solder paste printing method, a solder ball mounting method, or the like. As the solder material, an alloy having a melting point equal to or lower than that of the Sn-Pb eutectic solder is used. For example, a Sn-Bi or Sn-In solder material can be used. It is preferable to apply a flux (not shown) to the low melting point solder balls 15a, 15b,..., 15d.

（ロ）次に、第２主面に基板側内部電極パッド４ａ，４ｂ，・・・・・，４ｄを有するチップ搭載基板１を用意する。このチップ搭載基板１の第２主面に、図４に示すように保護膜１３（ソルダーレジスト）をパターニングする。次に、基板側内部電極パッド４ａ，４ｂ，・・・・・，４ｄの上に低融点半田ボール１４ａ，１４ｂ，・・・・・，１４ｄを形成する。低融点半田ボール１４ａ，１４ｂ，・・・・・，１４ｄは、図３において説明した低融点半田ボール１５ａ，１５ｂ，・・・・・，１５ｄと同様の半田材料が使用される。低融点半田ボール１４ａ，１４ｂ，・・・・・，１４ｄには、図示を省略したフラックスを塗布しておくのが好ましい。   (B) Next, the chip mounting substrate 1 having the substrate-side internal electrode pads 4a, 4b,..., 4d on the second main surface is prepared. On the second main surface of the chip mounting substrate 1, a protective film 13 (solder resist) is patterned as shown in FIG. Next, low-melting solder balls 14a, 14b,..., 14d are formed on the substrate-side internal electrode pads 4a, 4b,. The low-melting-point solder balls 14a, 14b,..., 14d use the same solder material as the low-melting-point solder balls 15a, 15b,. It is preferable to apply a flux (not shown) to the low melting point solder balls 14a, 14b,..., 14d.

（ハ）次に、図５に示すように、低融点半田ボール１５ａ，１５ｂ，１５ｃ，１５ｄと、低融点半田ボール１４ａ，１４ｂ，１４ｃ，１４ｄとをそれぞれ対向させ、位置合わせを行う。そして、図６に示すように、低融点半田ボール１５ａ，１５ｂ，・・・・・，１５ｄ及び低融点半田ボール１４ａ，１４ｂ，・・・・・，１４ｄとを溶融させ、リフローによる接着を行う。低融点半田ボール１５ａ，１５ｂ，・・・・・，１５ｄと低融点半田ボール１４ａ，１４ｂ，・・・・・，１４ｄとが接着され、内部接続体５ａ，５ｂ，・・・・・，５ｄが形成される。なお、低融点半田ボール１４ａ，１４ｂ，・・・・・，１４ｄを配置せず、低融点半田ボール１５ａ，１５ｂ，・・・・・，１５ｄを基板側内部電極パッド４ａ，４ｂ，・・・・・，４ｄに直接接着して内部接続体５ａ，５ｂ，・・・・・，５ｄを形成してもよい。   (C) Next, as shown in FIG. 5, the low-melting-point solder balls 15a, 15b, 15c, and 15d and the low-melting-point solder balls 14a, 14b, 14c, and 14d face each other, and are aligned. Then, as shown in FIG. 6, the low melting point solder balls 15a, 15b,..., 15d and the low melting point solder balls 14a, 14b,. . The low melting point solder balls 15a, 15b,..., 15d and the low melting point solder balls 14a, 14b,. Is formed. The low-melting solder balls 14a, 14b,..., 14d are not arranged, and the low-melting solder balls 15a, 15b,. , 4d may be directly bonded to form the internal connection bodies 5a, 5b, ..., 5d.

（ニ）次に、図７に示すように、内部接続体５ａ，５ｂ，・・・・・，５ｄにより接続された半導体チップ７の第３主面とチップ搭載基板１の第２主面との間に封止樹脂８を流し込み、半導体チップ７とチップ搭載基板１とを封止する。次に、図８に示すように、実装基板側配線層１２の上に基板側外部電極パッド２ａ，２ｂ，・・・・・，２ｄ及び保護膜１６を形成する。そして基板側外部電極パッド２ａ，２ｂ，・・・・・，２ｄの上に外部接続ボール３ａ，３ｂ，・・・・・，３ｆ，・・・・・を形成する。外部接続ボール３ａ，３ｂ，・・・・・，３ｆ，・・・・・は、例えば図２に示すＳｎ−Ｃｕ系、Ｓｎ−Ａｇ系、Ｓｎ−Ａｇ−Ｃｕ系のような高融点の半田材料を半田メッキ法、半田ボール搭載法、半田ペースト法等により搭載する。   (D) Next, as shown in FIG. 7, the third main surface of the semiconductor chip 7 and the second main surface of the chip mounting board 1 connected by the internal connectors 5a, 5b,. The semiconductor chip 7 and the chip mounting substrate 1 are sealed by pouring a sealing resin 8 therebetween. Next, as shown in FIG. 8, the board-side external electrode pads 2a, 2b,..., 2d and the protective film 16 are formed on the mounting board-side wiring layer 12. The external connection balls 3a, 3b,..., 3f,... Are formed on the substrate-side external electrode pads 2a, 2b,. The external connection balls 3a, 3b,..., 3f,... Are made of a solder having a high melting point, such as a Sn-Cu-based, Sn-Ag-based, or Sn-Ag-Cu-based solder shown in FIG. The material is mounted by a solder plating method, a solder ball mounting method, a solder paste method, or the like.

以上の工程により、図１に示すような１次実装体１００が実現可能となる。本発明の第１の実施の形態に係る１次実装体１００によれば、内部接続体５ａ，５ｂ，・・・・・，５ｄ及び外部接続ボール３ａ，３ｂ，・・・・・，３ｆ，・・・・・に鉛フリーの半田材料が使用されるので、半田材料としての鉛の環境中への流出を防止できる。内部接続体５ａ，５ｂ，・・・・・，５ｄは、現在使われている鉛系の共晶半田と同程度の融点の材料で構成されているので、リフローにより発生する熱応力を最小限に抑えることができる。したがって、例えば半導体チップ７の回路素子１０に形成された低誘電率絶縁膜、あるいはチップ搭載基板１に形成された配線などの破損を防止することができる。また、外部接続ボール３ａ，３ｂ，・・・・・，３ｆ，・・・・・に用いられる半田材料の融点は、内部接続体５ａ，５ｂ，・・・・・，５ｄに比べて高い。このため、チップ搭載基板１の第１主面に外部接続ボール２ａ，２ｂ，・・・・・，２ｆ，・・・・・を搭載しリフローする際に、発生した熱により内部接続体５ａ，５ｂ，・・・・・，５ｆ，・・・・・も溶融する。よって、半導体チップ７あるいはチップ搭載基板１に配置された配線へ与える熱応力を従来の鉛を含んだ共晶半田と同じレベルに抑えることができる。また、半導体チップ７の回路素子１０中に形成された機械的強度の弱い材料、特に内部接続体５ａ，５ｂ，・・・・・，５ｄの直上に配置された低誘電率絶縁膜等の破壊を防止することができる。   Through the above steps, the primary package 100 as shown in FIG. 1 can be realized. According to the primary mounting body 100 according to the first embodiment of the present invention, the internal connection bodies 5a, 5b,..., 5d and the external connection balls 3a, 3b,. Since lead-free solder material is used for..., It is possible to prevent lead as a solder material from leaking into the environment. The internal connectors 5a, 5b,..., 5d are made of a material having a melting point similar to that of the currently used lead-based eutectic solder, so that the thermal stress generated by reflow is minimized. Can be suppressed. Therefore, for example, it is possible to prevent the low dielectric constant insulating film formed on the circuit element 10 of the semiconductor chip 7 or the wiring formed on the chip mounting substrate 1 from being damaged. The melting point of the solder material used for the external connection balls 3a, 3b, ..., 3f, ... is higher than that of the internal connection bodies 5a, 5b, ..., 5d. Therefore, when the external connection balls 2a, 2b,..., 2f,... Are mounted on the first main surface of the chip mounting substrate 1 and reflowed, the internal connectors 5a, 5b,..., 5f,. Therefore, the thermal stress applied to the wiring arranged on the semiconductor chip 7 or the chip mounting substrate 1 can be suppressed to the same level as the conventional eutectic solder containing lead. Also, a material having low mechanical strength formed in the circuit element 10 of the semiconductor chip 7, particularly a low dielectric constant insulating film or the like disposed just above the internal connectors 5a, 5b,..., 5d. Can be prevented.

（第１の実施の形態の変形例）
本発明の第１の実施の形態の変形例に係る１次実装体は、図９に示すように、ウエハ７ａと、ウエハ７ａの上に堆積され、比誘電率が３．９好ましくは３．０以下の最上層の層間絶縁膜（第４層間絶縁膜６３）と、第４層間絶縁膜６３にそれぞれ埋め込まれた配線６３ａ，６３ｂ，６３ｃと、第４層間絶縁膜６３の上に配置されたチップ側内部電極パッド６ａと、第４層間絶縁膜６３及びチップ側内部電極パッド６ａの上に配置された保護膜１１を備える半導体チップ７Ａを有する。チップ側内部電極パッド６ａには、低融点半田ボール１５ａが接続される。 (Modification of First Embodiment)
As shown in FIG. 9, a primary mounting body according to a modification of the first embodiment of the present invention is deposited on a wafer 7a and a wafer 7a, and has a relative dielectric constant of 3.9, preferably 3. Zero or less uppermost interlayer insulating film (fourth interlayer insulating film 63), wirings 63a, 63b, 63c embedded in fourth interlayer insulating film 63, respectively, and disposed on fourth interlayer insulating film 63. The semiconductor chip 7A includes a chip-side internal electrode pad 6a, a fourth interlayer insulating film 63, and a protective film 11 disposed on the chip-side internal electrode pad 6a. The low-melting-point solder balls 15a are connected to the chip-side internal electrode pads 6a.

ウエハ７ａの表面近傍には、複数の高不純物密度領域（ソース領域／ドレイン領域、若しくはエミッタ領域／コレクタ領域等）１０ａ、１０ｂ及びシャロートレンチ分離（ＳＴＩ）８０ａ，８０ｂがそれぞれ配置されている。高不純物密度領域１０ａ及び高不純物密度領域１０ｂの上には、ゲート酸化膜８１ａ、８１ｂがそれぞれ成膜され、ゲート酸化膜８１ａ，８１ｂの上にゲート電極８２ａ，８２ｂがそれぞれ成膜されている。高不純物密度領域１０ａ，１０ｂ及びゲート電極８２ａ、８２ｂの上には、ＳｉＯ2膜等の第１層間絶縁膜６０が堆積されている。第１層間絶縁膜６０の上層には、少なくとも一層以上の層間絶縁膜（第１層間絶縁膜６０、第２層間絶縁膜６１、第３層間絶縁膜６２、第４層間絶縁膜６３）が、順次堆積されている。第２層間絶縁膜６１、第３層間絶縁膜６２、第４層間絶縁膜としては、比誘電率が３．９−４．１程度の熱シリコン酸化膜（ＳｉＯ2膜）に比べて被誘電率の低い膜、例えば被誘電率が３．０以下の「低誘電率絶縁膜」が好適である。 A plurality of high impurity density regions (source region / drain region or emitter region / collector region, etc.) 10a and 10b and shallow trench isolations (STI) 80a and 80b are arranged near the surface of the wafer 7a. Gate oxide films 81a and 81b are formed on the high impurity density regions 10a and 10b, respectively, and gate electrodes 82a and 82b are formed on the gate oxide films 81a and 81b, respectively. On the high impurity density regions 10a and 10b and the gate electrodes 82a and 82b, a first interlayer insulating film 60 such as a SiO 2 film is deposited. At least one interlayer insulating film (first interlayer insulating film 60, second interlayer insulating film 61, third interlayer insulating film 62, fourth interlayer insulating film 63) is sequentially formed on the first interlayer insulating film 60. Has been deposited. The second interlayer insulating film 61, the third interlayer insulating film 62, and the fourth interlayer insulating film have a higher dielectric constant than a thermal silicon oxide film (SiO 2 film) having a relative dielectric constant of about 3.9-4.1. For example, a “low dielectric constant insulating film” having a low dielectric constant of 3.0 or less is suitable.

「低誘電率絶縁膜」は、２種類の材料に分類できる。一つはシリコン酸化膜を用いた材料である。なお、シリコン酸化膜は、成膜方法により比誘電率が異なるため、例えば熱酸化をしないシリコン酸化膜においては比誘電率が４〜８程度の膜も存在する。しかし、比誘電率が４以上の膜を使用すると、層間絶縁膜全体の比誘電率が上昇するため、配線容量が増加する。このため、「低誘電率絶縁膜」として好適な材料としては、熱シリコン酸化膜（比誘電率３．９−４．１）の密度を下げることにより、比誘電率を３．９以下に制御した材料が好ましい。例えば、メチルシルセスオキサンポリマー（ＭＳＱ：ＣＨ3ＳｉＯ1.5（比誘電率２．７−３．０））、水シルセスオキサンポリマー（ＨＳＱ：Ｈ−ＳｉＯ1.5（比誘電率３．５−３．８））、ポーラスＨＳＱ（Ｈ−ＳｉＯx（比誘電率３．５−３．８））、ポーラスＭＳＱ（ＣＨ3−ＳｉＯ1.5（比誘電率２．０−２．５）等がある。これらはいずれも塗布法により形成可能である。また、プラズマＣＶＤ法により形成可能な低誘電率絶縁膜としては、有機シリカ（ＣＨ3−ＳｉＯx（比誘電率２．５−３．０））がある。 “Low dielectric constant insulating film” can be classified into two types of materials. One is a material using a silicon oxide film. Since the relative dielectric constant of the silicon oxide film differs depending on the film formation method, for example, a silicon oxide film not thermally oxidized may have a relative dielectric constant of about 4 to 8. However, when a film having a relative dielectric constant of 4 or more is used, the relative dielectric constant of the entire interlayer insulating film increases, so that the wiring capacitance increases. For this reason, as a material suitable for the “low dielectric constant insulating film”, the relative dielectric constant is controlled to 3.9 or less by reducing the density of the thermal silicon oxide film (relative dielectric constant: 3.9-4.1). Preferred materials are: For example, methylsilsesoxane polymer (MSQ: CH 3 SiO 1.5 (dielectric constant 2.7-3.0)), water silsesoxane polymer (HSQ: H-SiO 1.5 (dielectric constant 3.5- 3.8)), porous HSQ (H-SiO x (dielectric constant 3.5-3.8)), porous MSQ (CH3-SiO 1.5 (relative dielectric constant 2.0 to 2.5), and the like. All of these can be formed by a coating method, and as a low dielectric constant insulating film that can be formed by a plasma CVD method, organic silica (CH 3 —SiO x (relative dielectric constant 2.5 to 3.0)) is used. is there.

もう一つは、低い分極率を有する有機膜を用いた低誘電率絶縁膜である。例えば、ポリテトラフルオロエチレン（ＰＴＦＥ（比誘電率２．１））、ポリアリルエーテル（ＰＡＥ（比誘電率２．７−２．９））、ポーラスＰＡＥ（比誘電率２．０−２．２））ベンゾシクロブテン（ＢＣＢ：（比誘電率２．６−３．３））等がある。これらはいずれも回転塗布などの塗布法により形成可能である。   Another is a low dielectric constant insulating film using an organic film having a low polarizability. For example, polytetrafluoroethylene (PTFE (dielectric constant 2.1)), polyallyl ether (PAE (dielectric constant 2.7-2.9)), porous PAE (dielectric constant 2.0-2.2) )) Benzocyclobutene (BCB: (relative permittivity 2.6-3.3)). All of these can be formed by a coating method such as spin coating.

第１層間絶縁膜６０、第２層間絶縁膜６１，第３層間絶縁膜６２，第４層間絶縁膜６３の間には、第４層間絶縁膜６３の上に配置されたチップ側内部電極パッド６ａと高不純物密度領域１０ａとを電気的に接続する配線６０ａ，６０ｂ，６０ｃ，６１ａ，６１ｂ，６２ａ，６２ｃ，６３ａ，６３ｂ、６３ｃが埋め込まれている。   Between the first interlayer insulating film 60, the second interlayer insulating film 61, the third interlayer insulating film 62, and the fourth interlayer insulating film 63, the chip-side internal electrode pads 6a disposed on the fourth interlayer insulating film 63 60a, 60b, 60c, 61a, 61b, 62a, 62c, 63a, 63b, 63c are buried for electrically connecting the semiconductor device and the high impurity density region 10a.

第１層間絶縁膜６０には、ダマシン技術等により配線６０ａ，６０ｂ，６０ｃが埋め込まれている。配線６０ａは、高不純物密度領域１０ａに接続されている。配線６０ｂ及び配線６０ｃは、高不純物密度領域１０ｂにそれぞれ接続されている。第２層間絶縁膜６１には、配線６１ａ及び配線６１ｂが埋め込まれている。配線６１ａは、配線６０ａに接続されている。配線６１ｂは、配線６０ｂに接続されている。第３層間絶縁膜６２には、配線６２ａ及び配線６２ｃが埋め込まれている。配線６２ａは配線６１ａに接続されている。配線６２ｃは、図９からは見えない配線に接続されている。第４層間絶縁膜６３には、配線６３ａ，配線６３ｂ，配線６３ｃが埋め込まれている。配線６３ａは、配線６２ａに接続されている。配線６３ｂは、図９からは見えない配線に接続されている。配線６３ｃは、配線６２ｃに接続されている。配線６０ａ，６０ｂ，６０ｃ，６１ａ，６１ｂ，６２ａ，６２ｃ，６３ａ，６３ｂ，６３ｃとしては、Ｃｕ、Ａｌ等の金属材料が好適である。   Wirings 60a, 60b, 60c are embedded in the first interlayer insulating film 60 by damascene technology or the like. The wiring 60a is connected to the high impurity density region 10a. The wiring 60b and the wiring 60c are connected to the high impurity density region 10b, respectively. The wiring 61a and the wiring 61b are embedded in the second interlayer insulating film 61. The wiring 61a is connected to the wiring 60a. The wiring 61b is connected to the wiring 60b. The wiring 62a and the wiring 62c are embedded in the third interlayer insulating film 62. The wiring 62a is connected to the wiring 61a. The wiring 62c is connected to a wiring that cannot be seen from FIG. The wiring 63a, the wiring 63b, and the wiring 63c are embedded in the fourth interlayer insulating film 63. The wiring 63a is connected to the wiring 62a. The wiring 63b is connected to a wiring that cannot be seen from FIG. The wiring 63c is connected to the wiring 62c. The wirings 60a, 60b, 60c, 61a, 61b, 62a, 62c, 63a, 63b, 63c are preferably made of a metal material such as Cu or Al.

第４層間絶縁膜６３の上のチップ側内部電極パッド６ａ及び保護膜１１の上には、低融点半田ボール１５ａとチップ側内部電極パッド６ａとの電気的導通及び密着性をよくするためのバリアメタル６Ａが配置されている。バリアメタルは、ニッケル（Ｎｉ）を含む積層膜の他にもＮＩ，Ｔｉ，パラジウム（Ｐｄ），クロム（Ｃｒ），Ｃｕ，Ａｇ等を含む積層膜を使用することができる。   On the chip-side internal electrode pads 6a and the protective film 11 on the fourth interlayer insulating film 63, a barrier for improving electrical continuity and adhesion between the low-melting-point solder balls 15a and the chip-side internal electrode pads 6a. Metal 6A is arranged. As the barrier metal, a laminated film containing NI, Ti, palladium (Pd), chromium (Cr), Cu, Ag or the like can be used in addition to the laminated film containing nickel (Ni).

バリアメタル６Ａの上に配置された低融点半田ボール１５ａは、鉛を含まず融点が共晶半田（Ｓｎ−Ｐｂ系半田）の融点以下となるように調製した半田材料が好適である。鉛を含まず融点を共晶半田の融点以下に調製可能な半田材料としては、Ｓｎ−Ｂｉ−Ａｇ系、或いはスズ−インジウム−銀（Ｓｎ−Ｉｎ−Ａｇ）系の材料がある。好ましくは、Ｓｎの含有量が２５〜６０ｗｔ％、より好ましくは４０〜６０ｗ％、更に好ましくは５５〜６０ｗ％のＳｎ−Ｂｉ−Ａｇ系、Ｓｎ−Ｉｎ−Ａｇ系の半田材料が好適である。   The low melting point solder ball 15a disposed on the barrier metal 6A is preferably made of a solder material which does not contain lead and is prepared so that the melting point is lower than the melting point of eutectic solder (Sn-Pb-based solder). As a solder material which does not contain lead and whose melting point can be adjusted to be equal to or lower than the melting point of eutectic solder, there are Sn-Bi-Ag-based materials and tin-indium-silver (Sn-In-Ag) -based materials. Preferably, a Sn-Bi-Ag-based or Sn-In-Ag-based solder material having a Sn content of 25 to 60 wt%, more preferably 40 to 60 w%, and still more preferably 55 to 60 w% is suitable.

一例として、Ｓｎ−Ｂｉ−Ａｇ系の半田材料において、各金属材料の含有量をそれぞれ変化させた場合における融点変化を図１０に示す。図１０は、Ａｇの含有量を１ｗ％に固定し、ＳｎとＢｉの含有量の配合比を変化させた半田材料に、示差走査熱量分析（ＤＳＣ）を行ったものである。図１０中の「開始点」は、固体の半田材料の溶解し始める温度（固相線）を指し、図２の融点温度の「開始点」に相当する。「終了点」は、半田材料が完全に溶解する温度（液相線）を指し、図２の融点温度の「終了点」に相当する。図１０に示すように、Ａｇを１ｗｔ％含む場合のＳｎ−Ｂｉ−Ａｇ系の半田材料の溶解開始温度は、Ｂｉ量約１０〜６０ｗ％の範囲では、Ｂｉ量を多くすると徐々に低下する。逆に、Ｂｉ量約６０〜８０ｗｔ％の範囲では、Ｂｉ量を多くすると徐々に上昇する。   As an example, FIG. 10 shows a change in melting point when the content of each metal material is changed in a Sn-Bi-Ag-based solder material. FIG. 10 shows the results of performing differential scanning calorimetry (DSC) on a solder material in which the Ag content was fixed at 1 w% and the mixing ratio of the Sn and Bi contents was changed. The “start point” in FIG. 10 indicates the temperature (solidus) at which the solid solder material starts to melt, and corresponds to the “start point” of the melting point temperature in FIG. The “end point” indicates a temperature (liquidus) at which the solder material is completely melted, and corresponds to the “end point” of the melting point temperature in FIG. As shown in FIG. 10, the melting start temperature of the Sn—Bi—Ag based solder material containing 1 wt% of Ag gradually decreases as the Bi amount increases in the range of about 10 to 60 w% of Bi amount. Conversely, when the Bi amount is in the range of about 60 to 80 wt%, the Bi amount increases gradually.

図１０に示すＢｉ量約６０ｗｔ％付近の融点変化のグラフを拡大したグラフを図１１に示す。図１１の「ピーク」は、固相の半田材料が液相に変化する際のピーク温度を指し、図２の融点温度の「ピーク」に相当する。図１１に示すように、Ａｇを１ｗｔ％含む場合のＳｎ−Ｂｉ−Ａｇ系の半田材料が溶解し始める温度は、Ｂｉを５７％、Ｓｎを４２％含む場合に最低値（１３６．７６℃）を示す。なお、図１０及び図１１は、本発明の一実施態様であり、Ａｇの含有量が１ｗ％に限らず、常に共晶半田の融点以下となるように適宜調整すれば、同様の効果が得られる。また、Ｂｉの代わりにＩｎを加えても同様の効果が得られる。低融点半田ボール１５ａとしては、共晶半田の融点より低い温度、例えば１８３℃以下、好ましくは１７０℃以下、更には１５０℃以下となるようにＳｎ，Ｂｉ，Ａｇ或いはＳｎ，Ｉｎ，Ａｇを配合した半田材料が好ましい。なお、半田材料の融点の下限は、チップ搭載基板１に実装する際のリフロー温度に依存するので限定されないが、一般的には、例えば１１０〜１２０℃程度であれば一定の効果を得られる。   FIG. 11 is a graph obtained by enlarging the graph of the change in melting point when the Bi amount is about 60 wt% shown in FIG. “Peak” in FIG. 11 indicates the peak temperature when the solid-phase solder material changes to the liquid phase, and corresponds to the “peak” of the melting point temperature in FIG. As shown in FIG. 11, the temperature at which the Sn—Bi—Ag based solder material starts to melt when containing 1 wt% of Ag is the lowest value (136.76 ° C.) when containing 57% of Bi and 42% of Sn. Is shown. FIGS. 10 and 11 show one embodiment of the present invention. The same effect can be obtained by appropriately adjusting the content of Ag not only to 1 w% but to always be equal to or lower than the melting point of the eutectic solder. Can be The same effect can be obtained by adding In instead of Bi. The low melting point solder balls 15a are composed of Sn, Bi, Ag or Sn, In, Ag so that the temperature is lower than the melting point of the eutectic solder, for example, 183 ° C. or lower, preferably 170 ° C. or lower, and more preferably 150 ° C. or lower. Solder materials are preferred. The lower limit of the melting point of the solder material is not limited because it depends on the reflow temperature at the time of mounting on the chip mounting board 1. However, in general, for example, about 110 to 120 ° C., a certain effect can be obtained.

本発明の第１の実施の形態の変形例に係る半導体チップ７Ａによれば、低融点半田ボール１５ａとして、鉛を含まず融点が共晶半田の融点以下のＳｎ−Ｂｉ−Ａｇ系又はＳｎ−Ｉｎ−Ａｇ系の半田材料が用いられる。Ｓｎ−Ｂｉ−Ａｇ系又はＳｎ−Ｉｎ−Ａｇ系の半田材料は、Ｂｉの含有量を調製することにより融点を例えば１３０〜１５０℃程度に調節できる。このため、チップ側内部電極パッド６ａの直下に配置された低誘電率絶縁膜（第４層間絶縁膜６３）に加わる熱応力を少なくできる。更に、Ｓｎ−Ｂｉ−Ａｇ系又はＳｎ−Ｉｎ−Ａｇ系の半田材料は、いずれも微量のＡｇを含んでいる。Ａｇは、金属材料との濡れ性を向上させる効果をもつので、Ｓｎ−Ａｇ系又はＳｎ−Ａｇ−Ｃｕ系の半田材料を用いる場合に比べて電気的導通及び密着性を向上させる。したがって、第１の実施の形態に係る半導体チップ７Ａによれば、半導体チップ７Ａとチップ搭載基板１とをフリップチップ実装する際の密着性を向上できる。   According to the semiconductor chip 7A according to the modification of the first embodiment of the present invention, as the low melting point solder ball 15a, an Sn—Bi—Ag-based or Sn—Bi-Ag-based solder having a melting point equal to or lower than that of eutectic solder without containing lead. In-Ag based solder material is used. The melting point of the Sn-Bi-Ag-based or Sn-In-Ag-based solder material can be adjusted to, for example, about 130 to 150 ° C. by adjusting the Bi content. Therefore, thermal stress applied to the low dielectric constant insulating film (fourth interlayer insulating film 63) disposed immediately below the chip-side internal electrode pads 6a can be reduced. Further, the Sn-Bi-Ag-based or Sn-In-Ag-based solder material contains a trace amount of Ag. Since Ag has the effect of improving the wettability with the metal material, the electrical conduction and the adhesion are improved as compared with the case where the Sn-Ag-based or Sn-Ag-Cu-based solder material is used. Therefore, according to the semiconductor chip 7A according to the first embodiment, the adhesion when the semiconductor chip 7A and the chip mounting board 1 are flip-chip mounted can be improved.

次に、図１２〜図２２を用いて、本発明の第１の実施の形態の変形例に係る半導体チップ７Ａの製造方法を説明する。なお、以下に述べる半導体チップ７Ａの組立方法は一例であり、この変形例を含めて、これ以外の種々の組立方法により、実現可能であることは勿論である。   Next, a method for manufacturing a semiconductor chip 7A according to a modification of the first embodiment of the present invention will be described with reference to FIGS. The method of assembling the semiconductor chip 7A described below is merely an example, and it is a matter of course that the present invention can be realized by various other assembling methods including this modified example.

（イ）まず、ウエハ７ａの表面近傍にフォトリソグラフィー技術を用いて浅い溝（シャロートレンチ）を形成し、その溝にＳｉＯ2膜を埋め込んでＳＴＩ８０ａ，８０ｂを形成する。ＳＴＩ８０ａ，８０ｂを形成した表面を化学的機械研磨法（ＣＭＰ）により平坦化し、ウエハ７ａ表面にイオン注入を行い例えば１×１０18ｃｍ-3〜１×１０21ｃｍ-3程度のドナー若しくはアクセプタをドープした複数の高不純物密度領域（ソース領域／ドレイン領域）１０ａ，１０ｂを形成する。熱酸化を行った後、フォトリソグラフィー技術を用いて高不純物密度領域１０ａの上にゲート酸化膜８１ａ及びゲート電極８２ａを、高不純物密度領域１０ｂの上にゲート酸化膜８１ｂ及びゲート電極８２ｂを形成し、イオン注入、熱処理等を行った後、ＳｉＯ2膜等の第１層間絶縁膜６０を堆積する。続いて、高不純物密度領域１０ａに接続するように、Ｃｕ，Ａｌ、若しくはＡｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ等の配線６０ａを第１層間絶縁膜６０に埋め込む。この際、配線６０ｂ及び配線６０ｃも、高不純物密度領域１０ｂに接続するようにＳｉＯ2膜等の第１層間絶縁膜６０に埋め込む。 (A) First, in the vicinity of the surface of the wafer 7a by photolithography to form a shallow trench (shallow trench), embeds the SiO 2 film in the groove STI80a, to form a 80b. The surface on which the STIs 80a and 80b are formed is flattened by a chemical mechanical polishing method (CMP), and ions are implanted into the surface of the wafer 7a to supply a donor or an acceptor of about 1 × 10 18 cm −3 to 1 × 10 21 cm −3. A plurality of doped high impurity density regions (source region / drain region) 10a and 10b are formed. After the thermal oxidation, a gate oxide film 81a and a gate electrode 82a are formed on the high impurity density region 10a and a gate oxide film 81b and a gate electrode 82b are formed on the high impurity density region 10b by using photolithography technology. After performing ion implantation, heat treatment, and the like, a first interlayer insulating film 60 such as a SiO 2 film is deposited. Subsequently, a wiring 60a of Cu, Al, Al-Si, Al-Cu-Si, or the like is embedded in the first interlayer insulating film 60 so as to be connected to the high impurity density region 10a. At this time, the wiring 60b and the wiring 60c are also buried in the first interlayer insulating film 60 such as a SiO 2 film so as to be connected to the high impurity density region 10b.

（ロ）次に、図１２に示すように、第１層間絶縁膜６０の上に低誘電率絶縁膜からなる第２層間絶縁膜６１を堆積する。例えば、低誘電率絶縁膜としてＭＳＱ、ＨＳＱ、ポーラスＭＳＱ、ポーラスＨＳＱ、有機シリカ等を用いる場合は、第２層間絶縁膜６１は、塗布法により堆積する。ＰＴＦＥ、ＰＡＥ、ポーラスＰＡＥ、ＢＣＢ等を用いる場合は、第２層間絶縁膜６１は、回転塗布法等により堆積する。続いて、第２層間絶縁膜６１の上にｄ−テトラエチルオルソシリケートグラス（ｄ−ＴＥＯＳ）、ＳｉＯ等のキャッピング膜７１を形成する。   (B) Next, as shown in FIG. 12, a second interlayer insulating film 61 made of a low dielectric constant insulating film is deposited on the first interlayer insulating film 60. For example, when MSQ, HSQ, porous MSQ, porous HSQ, organic silica, or the like is used as the low dielectric constant insulating film, the second interlayer insulating film 61 is deposited by a coating method. When PTFE, PAE, porous PAE, BCB, or the like is used, the second interlayer insulating film 61 is deposited by a spin coating method or the like. Subsequently, a capping film 71 of d-tetraethyl orthosilicate glass (d-TEOS), SiO or the like is formed on the second interlayer insulating film 61.

（ハ）次に、図１３に示すように、フォトリソグラフィー技術及び反応性イオンエッチング（ＲＩＥ）により、第２層間絶縁膜６１及びキャッピング膜７１を選択的に除去し、ビアホール４０ａ及びビアホール４０ａの上にトレンチ４１ａを、ビアホール４０ｂ及びビアホール４０ｂの上にトレンチ４１ｂを開口する。続いて、図１４に示すように、物理気相成長法（ＰＶＤ）により例えばＴａ等のバリアメタル４３をビアホール４０ａ、４０ｂ及びトレンチ４１ａの、４１ｂの内壁に成膜する。この時、キャッピング膜７１の上にもバリアメタル４３が成膜される。   (C) Next, as shown in FIG. 13, the second interlayer insulating film 61 and the capping film 71 are selectively removed by a photolithography technique and reactive ion etching (RIE), so that the via holes 40a and the via holes 40a are removed. Next, a trench 41a is opened, and a trench 41b is opened above the via hole 40b and the via hole 40b. Subsequently, as shown in FIG. 14, a barrier metal 43 such as Ta is formed on the inner walls of the via holes 40a and 40b and the trench 41a by the physical vapor deposition (PVD). At this time, the barrier metal 43 is also formed on the capping film 71.

（ニ）次に、図１５に示すように、電界メッキによりビアホール４０ａ及びトレンチ４１ａにＣｕ等を埋め込み、ビアプラグ４４ａ，４４ｂ及び配線６１ａ，６１ｂを形成する。この時、キャッピング膜７１条のバリアメタル４３上にもメッキ層４５が堆積する。その後、配線６１ａ，６１ｂに所望の熱処理（アニール）を加え、ＣＭＰによりキャッピング膜７１の上の余剰の配線６０ａ，６０ｂ、メッキ層４５及びバリアメタル４３を取り除く。この結果、図１６に示すようなバリアメタル４３ａ，４３ｂ及び配線６１ａ，６１ｂが形成できる。更に、洗浄処理を行い、キャッピング膜７１の上に炭化窒化シリコン（ＳｉＣＮ）等のトップバリア膜７２を成膜する。   (D) Next, as shown in FIG. 15, Cu or the like is buried in the via holes 40a and the trenches 41a by electrolytic plating to form via plugs 44a and 44b and wirings 61a and 61b. At this time, the plating layer 45 is also deposited on the barrier metal 43 of the capping film 71. Thereafter, desired heat treatment (annealing) is applied to the wires 61a and 61b, and the surplus wires 60a and 60b, the plating layer 45, and the barrier metal 43 on the capping film 71 are removed by CMP. As a result, barrier metals 43a and 43b and wirings 61a and 61b as shown in FIG. 16 can be formed. Further, a cleaning process is performed to form a top barrier film 72 such as silicon carbonitride (SiCN) on the capping film 71.

（ホ）続いて、トップバリア膜７２の上に第３層間絶縁膜６２及びキャッピング膜７３を堆積し、第３層間絶縁膜６２に、配線６２ａ及び配線６２ｃを埋め込む。続いて、配線６２ａ，配線６２ｃ及びキャッピング膜７３の上にトップバリア膜７４を堆積し、その上に第４層間絶縁膜６３及びキャッピング膜７５を堆積する。第４層間絶縁膜６３に配線６３ａ，配線６３ｂ，配線６３ｃを埋め込んだ後、配線６３ａ，配線６３ｂ，配線６３ｃ及びキャッピング膜７５の上にトップバリア膜７６を形成する。この結果、図１７に示すように、ウエハ７ａ上に低誘電率絶縁膜からなる層間絶縁膜（第２層間絶縁膜６１、第３層間絶縁膜６２、第４層間絶縁膜６３）の層が形成できる。続いて、図１８に示すように、トップバリア膜７６の上に保護膜１１及びチップ側内部電極パッド６ａを形成する。   (E) Subsequently, a third interlayer insulating film 62 and a capping film 73 are deposited on the top barrier film 72, and the wiring 62a and the wiring 62c are embedded in the third interlayer insulating film 62. Subsequently, a top barrier film 74 is deposited on the wirings 62a, 62c and the capping film 73, and a fourth interlayer insulating film 63 and a capping film 75 are deposited thereon. After embedding the wiring 63a, the wiring 63b, and the wiring 63c in the fourth interlayer insulating film 63, a top barrier film 76 is formed on the wiring 63a, the wiring 63b, the wiring 63c, and the capping film 75. As a result, as shown in FIG. 17, a layer of an interlayer insulating film (second interlayer insulating film 61, third interlayer insulating film 62, fourth interlayer insulating film 63) made of a low dielectric constant insulating film is formed on wafer 7a. it can. Subsequently, as shown in FIG. 18, the protective film 11 and the chip-side internal electrode pads 6a are formed on the top barrier film 76.

（ヘ）続いて、図１９に示すように、保護膜１１及びチップ側内部電極パッド６ａの上に、ニッケル（Ｎｉ）を含む積層膜からなるバリアメタル６６をスパッタリング等により成膜する。続いて、バリアメタル６６の上にレジスト膜５０を塗布し、図２０に示すように、フォトリソグラフィー技術を用いてレジスト膜５０を選択的に除去する。次に、図２１に示すように、Ｓｎ膜５１、Ａｇ膜５２、Ｂｉ膜５３を、電界メッキにより成膜する。この時、Ｓｎ膜５１、Ａｇ膜５２、Ｂｉ膜５３の厚さを、融点が共晶半田の融点以下となる配合比に調節すれば、所望の組成比のＳｎ−Ｂｉ−Ａｇ系の半田材料が得られる。続いて、図２２に示すように、レジスト膜５０を完全に除去し、Ｓｎ膜５１、Ａｇ膜５２、Ｂｉ膜５３をマスクとしてバリアメタル６６を選択的に除去し、バリアメタル６Ａを形成する。そして、Ｓｎ膜５１、Ａｇ膜５２、Ｂｉ膜５３をリフローして、Ｓｎ膜５１、Ａｇ膜５２、Ｂｉ膜５３をそれぞれ溶融させて球状にすることにより低融点半田ボール１５ａが形成でき、図９に示すような半導体チップ７Ａが完成する。   (F) Subsequently, as shown in FIG. 19, a barrier metal 66 composed of a laminated film containing nickel (Ni) is formed on the protective film 11 and the chip-side internal electrode pads 6a by sputtering or the like. Subsequently, a resist film 50 is applied on the barrier metal 66, and as shown in FIG. 20, the resist film 50 is selectively removed using a photolithography technique. Next, as shown in FIG. 21, a Sn film 51, an Ag film 52, and a Bi film 53 are formed by electroplating. At this time, if the thicknesses of the Sn film 51, the Ag film 52, and the Bi film 53 are adjusted to a compounding ratio at which the melting point is equal to or less than the melting point of the eutectic solder, the Sn—Bi—Ag based solder material having a desired composition ratio is obtained. Is obtained. Subsequently, as shown in FIG. 22, the resist film 50 is completely removed, and the barrier metal 66 is selectively removed using the Sn film 51, the Ag film 52, and the Bi film 53 as a mask, thereby forming a barrier metal 6A. Then, the Sn film 51, the Ag film 52, and the Bi film 53 are reflowed, and the Sn film 51, the Ag film 52, and the Bi film 53 are each melted to be spherical, whereby the low melting point solder ball 15a can be formed. The semiconductor chip 7A shown in FIG.

本発明の第１の実施の形態の変形例に係る半導体チップ７Ａの製造方法によれば、低融点半田ボール１５ａとして、鉛を含まず融点が共晶半田の融点以下のＳｎ−Ｂｉ−Ａｇ系又はＳｎ−Ｉｎ−Ａｇ系の半田材料を用いる。Ｓｎ−Ｂｉ−Ａｇ系又はＳｎ−Ｉｎ−Ａｇ系の半田材料は、材料となる金属材料を所望の配合比となる厚さでそれぞれ成膜した後、リフロー等により溶融させることにより容易に融点を制御できる。このため、低融点半田ボール１５ａの融点を共晶半田の融点より低くでき、チップ側内部電極パッド６ａの直下に配置された第４層間絶縁膜６３に加わる熱応力を少なくできる。更に、Ｓｎ−Ｂｉ−Ａｇ系又はＳｎ−Ｉｎ−Ａｇ系の半田材料は、いずれも微量のＡｇを含む。Ａｇは、金属材料との濡れ性を向上させる効果をもつので、Ｓｎ−Ａｇ系又はＳｎ−Ａｇ−Ｃｕ系の半田材料を用いる場合に比べて電気的導通及び密着性を向上できる。したがって、第１の実施の形態に係る半導体チップ７Ａによれば、半導体チップ７Ａとチップ搭載基板１とをフリップチップ実装する際の密着性を向上できる。   According to the method of manufacturing the semiconductor chip 7A according to the modification of the first embodiment of the present invention, the Sn-Bi-Ag-based low melting point solder ball 15a containing no lead and having a melting point equal to or lower than the melting point of the eutectic solder is used. Alternatively, a Sn-In-Ag-based solder material is used. The Sn-Bi-Ag-based or Sn-In-Ag-based solder material is formed by depositing a metal material as a material to a thickness having a desired compounding ratio, and then easily melting the metal material by reflow or the like. Can control. Therefore, the melting point of the low-melting solder ball 15a can be lower than the melting point of the eutectic solder, and the thermal stress applied to the fourth interlayer insulating film 63 disposed immediately below the chip-side internal electrode pad 6a can be reduced. Furthermore, the Sn-Bi-Ag-based or Sn-In-Ag-based solder material contains a trace amount of Ag. Since Ag has an effect of improving the wettability with a metal material, electrical conduction and adhesion can be improved as compared with the case of using a Sn-Ag-based or Sn-Ag-Cu-based solder material. Therefore, according to the semiconductor chip 7A according to the first embodiment, the adhesion when the semiconductor chip 7A and the chip mounting board 1 are flip-chip mounted can be improved.

（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置（１次実装体）１０１は、図２３に示すように、チップ搭載基板１の第２主面と半導体チップ７の第３主面との間に配置された内部接続体５ａ，５ｂ，・・・・・，５ｄが、スズ−鉛系半田合金の融点よりも低い低融点半田バンプ１８ａ，１８ｂ，・・・・・，１８ｄと、低融点半田バンプ１８ａ，１８ｂ，・・・・・，１８ｄより高い融点の高融点半田ボール１７ａ，１７ｂ，・・・・・，１７ｄとを有する点が、図１に示す１次実装体１００と異なる。 (Second embodiment)
As shown in FIG. 23, a semiconductor device (primary mounting body) 101 according to the second embodiment of the present invention has a structure in which the second main surface of the chip mounting substrate 1 and the third main surface of the semiconductor chip 7 are disposed. , 5d arranged at a lower melting point solder bumps 18a, 18b,..., 18d lower than the melting point of the tin-lead solder alloy, .., 17d having a higher melting point than the solder bumps 18a, 18b,..., 18d.

低融点半田バンプ１８ａ，１８ｂ，・・・・・，１８ｄは、実質的に高融点半田ボール１７ａ，１７ｂ，・・・・・，１７ｄと同様な球状でもよい。また、高融点半田ボール１７ａ，１７ｂ，・・・・・，１７ｄは、必ずしも球状ではなく、低融点半田バンプ１８ａ，１８ｂ，・・・・・，１８ｄと同様な凸部形状でもよい。他は、図１に示す１次実装体１００と同様の構成であるので、重複した説明を省略する。   The low melting point solder bumps 18a, 18b,..., 18d may be substantially spherical like the high melting point solder balls 17a, 17b,. The high-melting-point solder balls 17a, 17b,..., 17d are not necessarily spherical, and may have the same convex shape as the low-melting-point solder bumps 18a, 18b,. The other configuration is the same as that of the primary mounting body 100 shown in FIG.

図２３に示すように、基板側内部電極パッド４ａ，４ｂ，・・・・・，４ｆ，・・・・・には、低融点半田バンプ１８ａ，１８ｂ，・・・・・，１８ｄがそれぞれ接続されている。低融点半田バンプ１８ａ，１８ｂ，・・・・・，１８ｄには、高融点半田ボール１７ａ，１７ｂ，・・・・・，１７ｄがそれぞれ接続されている。高融点半田ボール１７ａ，１７ｂ，・・・・・，１７ｄは、チップ側内部電極パッド６ａ，６ｂ，・・・・・，６ｄにそれぞれ接続されている。高融点半田ボール１７ａ，１７ｂ，・・・・・，１７ｄには、低融点半田バンプ１８ａ，１８ｂ，・・・・・，１８ｄに比べて融点の高い半田材料が使用される。例えば、低融点半田バンプ１８ａ，１８ｂ，・・・・・，１８ｄとして、図２に示すＳｎ−Ｂｉ系、Ｓｎ−Ｉｎ系等の半田合金が使用された場合、低融点半田バンプ１８ａ，１８ｂ，・・・・・，１８ｄには、図２に示すＳｎ−Ｃｕ系、Ｓｎ−Ａｇ系、Ｓｎ−Ａｇ−Ｃｕ系、Ｓｎ−Ｐｂ系等が使用可能である。なお、高融点半田ボール１７ａ，１７ｂ，・・・・・，１７ｄが基板側内部電極パッド４ａ，４ｂ，・・・・・，４ｆ，・・・・・に接続され、低融点半田バンプ１８ａ，１８ｂ，・・・・・，１８ｄがチップ側内部電極パッド６ａ，６ｂ，・・・・・，６ｄに接続されてもよい。   As shown in FIG. 23, low-melting solder bumps 18a, 18b,..., 18d are connected to the substrate-side internal electrode pads 4a, 4b,. Have been. , 18d are connected to high-melting solder balls 17a, 17b, ..., 17d, respectively. The high melting point solder balls 17a, 17b, ..., 17d are connected to the chip-side internal electrode pads 6a, 6b, ..., 6d, respectively. The high melting point solder balls 17a, 17b,..., 17d are made of a solder material having a higher melting point than the low melting point solder bumps 18a, 18b,. For example, when the Sn-Bi-based or Sn-In-based solder alloy shown in FIG. 2 is used as the low melting point solder bumps 18a, 18b,..., 18d, the low melting point solder bumps 18a, 18b,. , 18d, Sn-Cu, Sn-Ag, Sn-Ag-Cu, Sn-Pb, etc. shown in FIG. 2 can be used. The high melting point solder balls 17a, 17b,..., 17d are connected to the board side internal electrode pads 4a, 4b,. , 18d may be connected to the chip-side internal electrode pads 6a, 6b, ..., 6d.

次に、図２４〜図２９を用いて、本発明の第２の実施の形態に係る１次実装体１０１の組立方法を説明する。なお、以下に述べる１次実装体１０１の組立方法は一例であり、この変形例を含めて、これ以外の種々の組立方法により、実現可能であることは勿論である。   Next, a method of assembling the primary mounting body 101 according to the second embodiment of the present invention will be described with reference to FIGS. The method of assembling the primary mounting body 101 described below is merely an example, and it is a matter of course that the present invention can be realized by various other assembling methods including this modified example.

（イ）まず、図２４に示すように、半導体チップ７の第３主面に形成された回路素子１０の上にチップ側内部電極パッド６ａ，６ｂ，・・・・・，６ｄ及び保護膜１１を形成する。次に、チップ側内部電極パッド６ａ，６ｂ，・・・・・，６ｄの上に高融点半田ボール１７ａ，１７ｂ，・・・・・，１７ｄを形成する。高融点半田ボール１７ａ，１７ｂ，・・・・・，１７ｄは、半田メッキ法、半田ペースト印刷法、半田ボール搭載法などによって形成する。半田材料は、例えば図２に示すＳｎ−Ｃｕ系、Ｓｎ−Ａｇ系、Ｓｎ−Ａｇ−Ｃｕ系、Ｃｕ−Ｓｂ系等のような、鉛フリー半田で、Ｓｎ−Ｐｂ系合金より高融点の合金が使用できる。高融点半田ボール１７ａ，１７ｂ，・・・・・，１７ｄには、図示を省略したフラックスを塗布しておくのが好ましい。   (A) First, as shown in FIG. 24, the chip-side internal electrode pads 6a, 6b,..., 6d and the protective film 11 are formed on the circuit element 10 formed on the third main surface of the semiconductor chip 7. To form Next, high melting point solder balls 17a, 17b,..., 17d are formed on the chip-side internal electrode pads 6a, 6b,. The high melting point solder balls 17a, 17b,..., 17d are formed by a solder plating method, a solder paste printing method, a solder ball mounting method, or the like. The solder material is a lead-free solder such as a Sn-Cu-based, Sn-Ag-based, Sn-Ag-Cu-based, or Cu-Sb-based alloy shown in FIG. 2 and has a higher melting point than the Sn-Pb-based alloy. Can be used. It is preferable to apply a flux (not shown) to the high melting point solder balls 17a, 17b,..., 17d.

（ロ）次に、図２５に示すように、チップ搭載基板１の第２主面に基板側内部電極パッド４ａ，４ｂ，・・・・・，４ｄ及び保護膜１３を形成する、次に、基板側内部電極パッド４ａ，４ｂ，・・・・・，４ｄの上に低融点半田バンプ１８ａ，１８ｂ，・・・・・，１８ｄを形成する。低融点半田バンプ１８ａ，１８ｂ，・・・・・，１８ｄは、高融点半田ボール１７ａ，１７ｂ，・・・・・，１７ｄに比べて融点の低い、鉛フリーの半田材料を使用する。例えば、高融点半田ボール１７ａ，１７ｂ，・・・・・，１７ｄにＳｎ−Ａｇ系合金が使用された場合、低融点半田バンプ１８ａ，１８ｂ，・・・・・，１８ｄには、Ｓｎ−Ｂｉ系合金等が使用可能である。低融点接続ボール１８ａ，１８ｂ，・・・・・，１８ｄには、図示を省略したフラックスを塗布しておくのが好ましい。   (B) Next, as shown in FIG. 25, the substrate-side internal electrode pads 4a, 4b,..., 4d and the protective film 13 are formed on the second main surface of the chip mounting substrate 1. .., 18d are formed on the substrate-side internal electrode pads 4a, 4b,..., 4d. The low-melting solder bumps 18a, 18b,..., 18d use a lead-free solder material having a lower melting point than the high-melting solder balls 17a, 17b,. For example, when a Sn-Ag alloy is used for the high melting point solder balls 17a, 17b,..., 17d, the low melting point solder bumps 18a, 18b,. A system alloy or the like can be used. It is preferable to apply a flux (not shown) to the low melting point connection balls 18a, 18b,..., 18d.

（ハ）次に、図２６に示すように、高融点半田ボール１７ａ，１７ｂ，１７ｃ，１７ｄと、低融点半田バンプ１８ａ，１８ｂ，１８ｃ，１８ｄとを対向させ、位置合わせを行う。そして、図２７に示すように、高融点半田ボール１７ａ，１７ｂ，１７ｃ，１７ｄ及び低融点半田バンプ１８ａ，１８ｂ，１８ｃ，１８ｄとを溶融させ、リフローによる接着を行う。低融点半田バンプ１８ａ，１８ｂ，１８ｃ，１８ｄが溶融し、高融点半田ボール１７ａ，１７ｂ，１７ｃ，１７ｄと接着する。   (C) Next, as shown in FIG. 26, the high melting point solder balls 17a, 17b, 17c, 17d and the low melting point solder bumps 18a, 18b, 18c, 18d are opposed to each other and aligned. Then, as shown in FIG. 27, the high melting point solder balls 17a, 17b, 17c, 17d and the low melting point solder bumps 18a, 18b, 18c, 18d are melted and bonded by reflow. The low melting point solder bumps 18a, 18b, 18c, 18d are melted and adhere to the high melting point solder balls 17a, 17b, 17c, 17d.

（ニ）次に、図２８に示すように、高融点半田ボール１７ａ，１７ｂ，・・・・・，１７ｄ及び低融点半田バンプ１８ａ，１８ｂ，・・・・・，１８ｄが配置された半導体チップ７とチップ搭載基板１との間に封止樹脂８を流し込み、半導体チップ７とチップ搭載基板１とを固定する。次に、図２９に示すように、実装基板側配線層１２の上に基板側外部電極パッド２ａ，２ｂ，・・・・・，２ｄ及び保護膜１１を形成する。そして基板側外部電極パッド２ａ，２ｂ，・・・・・，２ｄの上に外部接続ボール３ａ，３ｂ，・・・・・，３ｆ，・・・・・を形成する。外部接続ボール３ａ，３ｂ，・・・・・，３ｆ，・・・・・は、例えば図２に示すＳｎ−Ｃｕ系、Ｓｎ−Ａｇ系、Ｓｎ−Ａｇ−Ｃｕ系のような鉛フリーの高融点の半田材料を半田メッキ法、半田ペースト法、半田ボール搭載法などにより搭載する。   (D) Next, as shown in FIG. 28, a semiconductor chip on which high melting point solder balls 17a, 17b,..., 17d and low melting point solder bumps 18a, 18b,. The sealing resin 8 is poured between the chip 7 and the chip mounting substrate 1 to fix the semiconductor chip 7 and the chip mounting substrate 1. Next, as shown in FIG. 29, the substrate-side external electrode pads 2a, 2b,..., 2d and the protective film 11 are formed on the mounting substrate-side wiring layer 12. The external connection balls 3a, 3b,..., 3f,... Are formed on the substrate-side external electrode pads 2a, 2b,. The external connection balls 3a, 3b,..., 3f,... Are made of lead-free high metals such as Sn—Cu, Sn—Ag, and Sn—Ag—Cu shown in FIG. A solder material having a melting point is mounted by a solder plating method, a solder paste method, a solder ball mounting method, or the like.

以上の工程により、本発明の第２の実施の形態に係る１次実装体１０１が実現可能となる。本発明の第２の実施の形態に係る１次実装体によれば、内部接続体５ａ，５ｂ，・・・・・，５ｄ・・・・・より高い融点を有する外部接続ボール３ａ，３ｂ，・・・・・，３ｆ，・・・・・を実装する際に、加熱により低融点半田バンプ１８ａ，１８ｂ，・・・・・，１８ｄが溶融する。半導体チップ７とチップ搭載基板１の熱膨張により発生する熱応力は、低融点半田バンプ１８ａ，１８ｂ，・・・・・，１８ｄによって吸収される。したがって、半導体チップ７の回路素子１０に形成された低誘電率絶縁膜等の機械的強度の弱い材料や、チップ搭載基板１などに加わる熱応力を低減し、破損を防ぐことができる。また、１次実装体１０１に別の能動部品、あるいは受動部品を実装する際においても、鉛フリー半田を使用した状態で、鉛を含む共晶半田と同程度の熱応力に抑えることができる。   Through the above steps, the primary package 101 according to the second embodiment of the present invention can be realized. According to the primary mounting body according to the second embodiment of the present invention, the external connection balls 3a, 3b, having a higher melting point than the internal connection bodies 5a, 5b,. When the..., 3f,... Are mounted, the low melting point solder bumps 18a, 18b,. The thermal stress generated by the thermal expansion of the semiconductor chip 7 and the chip mounting substrate 1 is absorbed by the low melting point solder bumps 18a, 18b,..., 18d. Therefore, a material having low mechanical strength such as a low dielectric constant insulating film formed on the circuit element 10 of the semiconductor chip 7 and a thermal stress applied to the chip mounting substrate 1 and the like can be reduced, and breakage can be prevented. Also, when another active component or a passive component is mounted on the primary mounting body 101, the thermal stress can be suppressed to about the same level as that of the eutectic solder containing lead while using the lead-free solder.

（第３の実施の形態）
本発明の第３の実施の形態に係る半導体装置（１次実装体）１０２は、図３０に示すように、半導体チップ７の周囲を取り巻くようにチップ搭載基板１の第２主面に配置された放熱板１９を更に有する点が、図１に示す１次実装体１００と異なる。放熱板１９は、例えば、図３１に示すような一端が開口した箱形形状を有する。放熱板１９の開口部分には、図３０に示すように、半導体チップ７が配置される。半導体チップ７の第３主面に対向した第４主面と放熱板１９との間には、封止樹脂２０が封入されている。放熱板１９には、アルミなどの金属板が使用可能である。 (Third embodiment)
A semiconductor device (primary mounting body) 102 according to the third embodiment of the present invention is disposed on a second main surface of a chip mounting substrate 1 so as to surround a semiconductor chip 7 as shown in FIG. The difference from the primary mounting body 100 shown in FIG. The radiator plate 19 has, for example, a box shape with one end opened as shown in FIG. As shown in FIG. 30, the semiconductor chip 7 is arranged in the opening of the heat sink 19. A sealing resin 20 is sealed between the fourth main surface facing the third main surface of the semiconductor chip 7 and the heat sink 19. As the heat radiating plate 19, a metal plate such as aluminum can be used.

次に、図３１〜図３３を用いて、本発明の第３の実施の形態に係る１次実装体１０２の組立方法を説明する。放熱板１９を装着する前の組立方法は、図３〜図８に示す１次実装体１００の組立方法と同様であるので、説明を省略する。   Next, a method of assembling the primary mounting body 102 according to the third embodiment of the present invention will be described with reference to FIGS. The assembling method before mounting the heat sink 19 is the same as the assembling method of the primary mounting body 100 shown in FIGS.

図３１に示すように、まず、チップ搭載基板１に搭載された半導体チップ７の上に放熱板１９の開口部分を対向させて配置し、放熱板１９を接着する位置の調整を行う。次に、半導体チップ７と放熱板１９との間にエポキシ樹脂などの封止樹脂２０を流し込み、図３２に示すように、放熱板１９と半導体チップ７を接着して固定する。図示を省略したが、チップ搭載基板１と接合される放熱板１９の端部も、樹脂などを用いて接着する。   As shown in FIG. 31, first, the opening of the heat radiating plate 19 is arranged on the semiconductor chip 7 mounted on the chip mounting substrate 1 so as to face each other, and the position where the heat radiating plate 19 is bonded is adjusted. Next, a sealing resin 20 such as an epoxy resin is poured between the semiconductor chip 7 and the heat radiating plate 19, and the heat radiating plate 19 and the semiconductor chip 7 are bonded and fixed as shown in FIG. Although not shown, the end of the heat radiating plate 19 joined to the chip mounting board 1 is also bonded using a resin or the like.

次に、図３３に示すように、チップ搭載基板１の実装基板側配線層１２の上に基板側外部電極パッド２ａ，２ｂ，・・・・・，２ｆ及び保護膜１６を形成する。 例えば、実装基板側配線層１２の上に保護膜１６としてフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてパターニングを行う。パターニングされたフォトレジスト膜をエッチングマスクとしてエッチングし、基板側外部電極パッド２ａ，２ｂ，・・・・・，２ｆを露出させる。そして基板側外部電極パッド２ａ，２ｂ，・・・・・，２ｆの上に外部接続ボール３ａ，３ｂ，・・・・・，３ｆ，・・・・・を形成する。外部接続ボール３ａ，３ｂ，・・・・・，３ｆ，・・・・・には、例えば図２に示すＳｎ−Ｃｕ系、Ｓｎ−Ａｇ系、Ｓｎ−Ａｇ−Ｃｕ系のような、Ｓｎ−Ｐｂ系合金より高融点の半田材料を搭載する。   Next, as shown in FIG. 33, the board-side external electrode pads 2a, 2b,..., 2f and the protective film 16 are formed on the mounting board-side wiring layer 12 of the chip mounting board 1. For example, a photoresist film is applied as a protective film 16 on the mounting substrate side wiring layer 12, and patterning is performed using a photolithography technique. Etching is performed using the patterned photoresist film as an etching mask to expose the substrate-side external electrode pads 2a, 2b,..., 2f. The external connection balls 3a, 3b,..., 3f,... Are formed on the substrate-side external electrode pads 2a, 2b,. The external connection balls 3a, 3b,..., 3f,... Include Sn—Cu, Sn—Ag, and Sn—Ag—Cu, for example, as shown in FIG. A solder material having a higher melting point than a Pb-based alloy is mounted.

以上の工程により、本発明の第３の実施の形態に係る１次実装体１０２が実現可能となる。図３０に示す１次実装体によれば、半導体チップ７から発生する熱を効率よく放出することができる。また、図１に示す１次実装体１００と同様に、外部接続ボール３ａ，３ｂ，・・・・・，３ｆ，・・・・・を搭載し、リフローする際に、発生した熱により内部接続体５ａ，５ｂ，・・・・・，５ｆ，・・・・・も溶融する。よって、半導体チップ７の回路素子１０面、特に内部接続体５ａ，５ｂ，・・・・・，５ｆ，・・・・・の直上に形成された低誘電率絶縁膜等の破壊を防止することができる。なお、図３４に示すように、チップ搭載基板１の基板側外部電極パッド２ｂ，２ｃ，２ｄ，２ｆにチップコンデンサ２１ｂ，２１ｃ，２１ｄ，２１ｆ等の回路素子をそれぞれ配置することも可能である。   Through the above steps, the primary package 102 according to the third embodiment of the present invention can be realized. According to the primary package shown in FIG. 30, heat generated from the semiconductor chip 7 can be efficiently released. Further, similarly to the primary mounting body 100 shown in FIG. 1, the external connection balls 3a, 3b,..., 3f,. The bodies 5a, 5b,..., 5f,. Therefore, it is possible to prevent the destruction of the low-dielectric-constant insulating film or the like formed directly on the surface of the circuit element 10 of the semiconductor chip 7, especially on the internal connectors 5 a, 5 b,. Can be. As shown in FIG. 34, it is also possible to arrange circuit elements such as chip capacitors 21b, 21c, 21d, 21f on the board-side external electrode pads 2b, 2c, 2d, 2f of the chip mounting board 1, respectively.

（第４の実施の形態）
本発明の第４の実施の形態に係る半導体装置（２次実装体）２００は、図３５に示すように、チップ搭載基板１を搭載するための実装パッド３１ａ，３１ｂ，・・・・・，３１ｆ，・・・・・を有する実装基板３０を更に有する点が、図１に示す１次実装体１００と異なる。 (Fourth embodiment)
As shown in FIG. 35, a semiconductor device (secondary mounting body) 200 according to the fourth embodiment of the present invention has mounting pads 31a, 31b,. Is different from the primary mounting body 100 shown in FIG. 1 in that the mounting substrate 30 further includes 31f,.

実装基板３０のチップ搭載基板１が搭載される側の一面には、実装パッド３１ａ，３１ｂ，・・・・・，３１ｆ，・・・・・がそれぞれ等間隔に離間して配置されている。実装パッド３１ａ，３１ｂ，・・・・・，３１ｆ，・・・・・の位置や数は特に限定されない。実装基板３０の材質や厚みも特に限定されない。実装パッド３１ａ，３１ｂ，・・・・・，３１ｆ，・・・・・には、図１に示すような１次実装体１００の外部接続ボール３ａ，３ｂ，・・・・・，３ｆ，・・・・・がそれぞれ接続される。外部接続ボール３ａ，３ｂ，・・・・・，３ｆ，・・・・・は、鉛フリーの高融点の半田材料が用いられる。高融点の半田材料としては、例えば図２に示すような、Ｓｎ−Ｃｕ系、Ｓｎ−Ａｇ系、Ｓｎ−Ａｇ−Ｃｕ系、スズ（Ｓｎ）、及びスズ−５アンチモン（Ｓｎ−５Ｓｂ）が使用可能である。なお、これらのＳｎ−Ｃｕ系、Ｓｎ−Ａｇ系、Ｓｎ−Ａｇ−Ｃｕ系の溶融温度は２０８℃〜２４３℃程度であり、融点１８４℃程度であるＳｎ−Ｐｂ系に比べて融点が高い。   .., 31f,... Are arranged at regular intervals on one surface of the mounting substrate 30 on which the chip mounting substrate 1 is mounted. There are no particular restrictions on the position or number of the mounting pads 31a, 31b,..., 31f,. The material and thickness of the mounting board 30 are not particularly limited. The mounting pads 31a, 31b, ..., 31f, ... have external connection balls 3a, 3b, ..., 3f, ... of the primary mounting body 100 as shown in Fig. 1. ... are connected respectively. The external connection balls 3a, 3b,..., 3f,. As the high melting point solder material, for example, Sn-Cu-based, Sn-Ag-based, Sn-Ag-Cu-based, tin (Sn), and tin-5 antimony (Sn-5Sb) as shown in FIG. 2 are used. It is possible. The melting temperature of these Sn-Cu-based, Sn-Ag-based, and Sn-Ag-Cu-based systems is about 208 ° C to 243 ° C, and their melting points are higher than those of Sn-Pb-based systems, which have a melting point of about 184 ° C.

基板側内部電極パッド４ａ，４ｂ，・・・・・，４ｆ，・・・・・に接続された内部接続体５ａ，５ｂ，・・・・・，５ｆ，・・・・・は、外部接続ボール３ａ，３ｂ，・・・・・，３ｆ，・・・・・に比べて低融点の半田材料が用いられている。低融点の半田材料としては、例えば図２に示すＳｎ−Ｚｎ系、Ｓｎ−Ｂｉ系、及びＳｎ−Ｉｎ系の半田合金が使用可能である。Ｓｎ−Ｚｎ系、Ｓｎ−Ｂｉ系、及びＳｎ−Ｉｎ系の溶融温度のピークは１１２〜１９７℃であり、Ｓｎ−Ｐｂ系と同等の溶融温度、若しくはＳｎ−Ｐｂ系より低い溶融温度を有している。なお、基板側内部電極パッド４ａ，４ｂ，・・・・・，４ｆ，・・・・・に用いられる半田材料は、外部接続ボール３ａ，３ｂ，・・・・・，３ｆ，・・・・・に用いられる半田材料に応じて適宜変更できる。   The internal connectors 5a, 5b,..., 5f,... Connected to the substrate-side internal electrode pads 4a, 4b,. The balls 3a, 3b,..., 3f,. As the low melting point solder material, for example, Sn-Zn-based, Sn-Bi-based, and Sn-In-based solder alloys shown in FIG. 2 can be used. The melting temperature peaks of Sn-Zn, Sn-Bi, and Sn-In are 112 to 197 ° C, and have a melting temperature equivalent to that of Sn-Pb or lower than that of Sn-Pb. ing. The solder materials used for the substrate-side internal electrode pads 4a, 4b,..., 4f,... Are external connection balls 3a, 3b,. Can be changed as appropriate according to the solder material used for

次に、図３６〜図３８を用いて、本発明の第４の実施の形態に係る２次実装体２００の組立方法を説明する。なお、図３６〜図３８において、実装基板３０に実装されている１次実装体は、図１に示す１次実装体１００と同様の構成を有しているので、説明を省略する。また、チップ搭載基板１中に形成された上側ビア２２ａ，２２ｂ，・・・・・，２２ｄ，・・・・・、内部埋込配線２３ａ，２３ｂ，・・・・・，２３ｄ，・・・・・、下側ビア２４ａ，２４ｂ，・・・・・，２４ｄ，・・・・・は図示を省略している。   Next, a method of assembling the secondary package 200 according to the fourth embodiment of the present invention will be described with reference to FIGS. 36 to 38, the primary mounting body mounted on the mounting board 30 has the same configuration as the primary mounting body 100 shown in FIG. Also, upper vias 22a, 22b,..., 22d,..., And internal buried wirings 23a, 23b,. .., the lower vias 24a, 24b,..., 24d,.

（イ）まず、実装パッド３１ａ，３１ｂ，・・・・・，３１ｆ，・・・・・を有する実装基板３０を用意する。この実装基板３０の上に図３６に示すように、保護膜３２をパターニングする。例えば、図示を省略した実装基板３０の配線層の上に保護膜３２としてソルダーレジストを印刷法等によりパターニングする。あるいは、フォトレジスト膜やその他の感光性樹脂等をフォトリソグラフィ等でパターニングし、実装パッド３１ａ，３１ｂ，・・・・・，３１ｆ，・・・・・を露出させる。次に、実装パッド３１ａ，３１ｂ，・・・・・，３１ｆ，・・・・・の上に高融点半田ボール３３ａ，３３ｂ，・・・・・，３３ｆ，・・・・・を形成する。高融点半田ボール３３ａ，３３ｂ，・・・・・，３３ｆ，・・・・・は、半田メッキ法、半田ペースト印刷法、半田ボール搭載法などにより形成する。例えば半田材料には、図２に示すＳｎ−Ｃｕ系、Ｓｎ−Ａｇ系、Ｓｎ−Ａｇ−Ｃｕ系、等の鉛フリー半田が使用できる。高融点半田ボール３３ａ，３３ｂ，・・・・・，３３ｆ，・・・・・には、図示を省略したフラックスを塗布しておくのが好ましい。   (A) First, the mounting substrate 30 having the mounting pads 31a, 31b,..., 31f,. As shown in FIG. 36, a protective film 32 is patterned on the mounting substrate 30. For example, a solder resist is patterned as a protective film 32 on a wiring layer of the mounting substrate 30 (not shown) by a printing method or the like. Alternatively, a photoresist film or other photosensitive resin or the like is patterned by photolithography or the like to expose the mounting pads 31a, 31b,..., 31f,. Next, high melting point solder balls 33a, 33b,..., 33f,... Are formed on the mounting pads 31a, 31b,. The high melting point solder balls 33a, 33b, ..., 33f, ... are formed by a solder plating method, a solder paste printing method, a solder ball mounting method, or the like. For example, a lead-free solder such as Sn-Cu, Sn-Ag, or Sn-Ag-Cu shown in FIG. 2 can be used as the solder material. It is preferable to apply a flux (not shown) to the high melting point solder balls 33a, 33b,..., 33f,.

（ロ）次に、図３７に示すように、チップ搭載基板１の外部接続ボール３ａ，３ｂ，・・・・・，３ｄ・・・・・と高融点半田ボール３３ａ，３３ｂ，・・・・・，３３ｆ，・・・・・とを対向させ、位置合わせを行う。そして、図３８に示すように、外部接続ボール３ａ，３ｂ，・・・・・，３ｄ・・・・・及び高融点半田ボール３３ａ，３３ｂ，・・・・・，３３ｆ，・・・・・を溶融させ、リフローによる接着を行う。なお、高融点半田ボール３３ａ，３３ｂ，・・・・・，３３ｆ，・・・・・が配置されず、外部接続ボール３ａ，３ｂ，・・・・・，３ｄ・・・・・が実装パッド３１ａ，３１ｂ，・・・・・，３１ｆ，・・・・・に直接接着されてもよい。   (B) Next, as shown in FIG. 37, the external connection balls 3a, 3b,..., 3d... Of the chip mounting substrate 1 and the high melting point solder balls 33a, 33b,. , 33f,... Are opposed to each other to perform positioning. As shown in FIG. 38, external connection balls 3a, 3b,..., 3d, and high melting point solder balls 33a, 33b,. Is melted and bonded by reflow. Note that the high-melting solder balls 33a, 33b,..., 33f,... Are not disposed, and the external connection balls 3a, 3b,. 31a, 31b,..., 31f,.

以上の工程により、本発明の第４の実施の形態に係る２次実装体２００が実現可能となる。図３５に示す２次実装体２００によれば、例えば内部接続体５ａ，５ｂ，・・・・・，５ｄ・・・・・より高い融点を有する外部接続ボール３ａ，３ｂ，・・・・・，３ｆ，・・・・・を、実装基板３０に実装する際に、リフローの熱により内部接続体５ａ，５ｂ，・・・・・，５ｄ・・・・・が溶融する。半導体チップ７とチップ搭載基板１の熱膨張などにより発生する熱応力は、溶融した基板側内部接続体５ａ，５ｂ，・・・・・，５ｄ・・・・・により吸収させることができる。したがって、半導体チップ７のチップ側内部電極パッド６ａ，６ｂ，・・・・・，６ｄ・・・・・の直上に配置された回路素子１０中の低誘電率絶縁膜や、チップ搭載基板１の配線層の破壊を防止することができる。なお、内部接続体５ａ，５ｂ，・・・・・，５ｄ・・・・・の融点は、従来用いられるＳｎ−Ｐｂ系の半田合金と同程度又はＳｎ−Ｐｂ系の半田合金の融点以下である。したがって、図３５に示す２次実装体２００によれば、鉛フリーの半田材料を用いて、半導体チップ７とチップ搭載基板１との熱応力を最小限に抑えた２次実装体２００を提供することができる。   Through the steps described above, the secondary package 200 according to the fourth embodiment of the present invention can be realized. According to the secondary mounting body 200 shown in FIG. 35, for example, the external connection balls 3a, 3b,... Having a higher melting point than the internal connection bodies 5a, 5b,. , 3f,... Are mounted on the mounting board 30, the internal connectors 5a, 5b,. Thermal stress generated due to thermal expansion of the semiconductor chip 7 and the chip mounting substrate 1 can be absorbed by the melted substrate-side internal connectors 5a, 5b,. Therefore, the low dielectric constant insulating film in the circuit element 10 disposed immediately above the chip-side internal electrode pads 6a, 6b,..., 6d. Destruction of the wiring layer can be prevented. The melting points of the internal connection bodies 5a, 5b,..., 5d... Are approximately the same as those of conventional Sn-Pb-based solder alloys or are lower than the melting point of Sn-Pb-based solder alloys. is there. Therefore, according to the secondary mounting body 200 shown in FIG. 35, a secondary mounting body 200 in which the thermal stress between the semiconductor chip 7 and the chip mounting board 1 is minimized by using a lead-free solder material is provided. be able to.

（その他の実施の形態）
上記のように、本発明は第１〜第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。 (Other embodiments)
As described above, the present invention has been described with reference to the first to fourth embodiments. However, it should not be understood that the description and drawings constituting a part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, examples, and operation techniques will be apparent to those skilled in the art.

図１に示す１次実装体１００においては、内部接続体５ａ，５ｂ，・・・・・，５ｆ，・・・・・のそれぞれの半田材料の種類を部分的に変化させてもよい。例えば、半田材料の接着時のリフローにより、内部接続体５ａ，５ｂ，・・・・・，５ｆ，・・・・・付近の温度が加熱されると、半導体チップ７とチップ搭載基板１の熱膨張が生じる。熱膨張による熱応力は、半導体チップ７の中心部、あるいはチップ搭載基板１の中心部が最も弱く、半導体チップ７の端部、あるいはチップ搭載基板１の端部が最も強くなる。このため、例えば、図１に示す内部接続体５ｂ，５ｃ等の半導体チップ７中心付近の半田材料に鉛フリーの高融点半田合金を使用する。そして、内部接続体５ａ，５ｄ等の半導体チップ７端部付近の半田材料に鉛フリーの低融点半田合金を使用する。このように、内部接続体５ａ，５ｂ，・・・・・，５ｆ，・・・・・のそれぞれの半田材料を変化させることにより、半導体チップ７に形成された低誘電率絶縁膜の破壊とチップ搭載基板１の破壊を防止できる。また、半導体チップ７とチップ搭載基板との接着性を向上させることもできる。   In the primary mounting body 100 shown in FIG. 1, the types of solder materials of the internal connection bodies 5a, 5b,..., 5f,. For example, when the temperature near the internal connectors 5a, 5b,..., 5f,. Expansion occurs. The thermal stress due to thermal expansion is weakest at the center of the semiconductor chip 7 or at the center of the chip mounting substrate 1, and is strongest at the end of the semiconductor chip 7 or the end of the chip mounting substrate 1. Therefore, for example, a lead-free high melting point solder alloy is used as a solder material near the center of the semiconductor chip 7 such as the internal connection bodies 5b and 5c shown in FIG. Then, a lead-free low melting point solder alloy is used as a solder material near the end of the semiconductor chip 7 such as the internal connection bodies 5a and 5d. By changing the solder material of each of the internal connectors 5a, 5b,..., 5f,..., The low dielectric constant insulating film formed on the semiconductor chip 7 is destroyed. The destruction of the chip mounting substrate 1 can be prevented. Further, the adhesiveness between the semiconductor chip 7 and the chip mounting substrate can be improved.

図１９〜図２２に示す低融点半田ボール１５ａの形成方法においては、上述した例の他にも、予め配合比を調製した半田粒子とフラックスとを混ぜた半田ペーストをスクリーンマスクあるいはレジストマスクを印刷した後にリフロー形成する半田印刷法、或いは予め組成比率を調整した半田ボールをフラックスを塗布して搭載した後にリフロー形成する半田ボール搭載法を用いてもよい。   In the method of forming the low melting point solder balls 15a shown in FIGS. 19 to 22, in addition to the above-described example, a screen mask or a resist mask is printed with a solder paste obtained by mixing solder particles and a flux whose mixing ratio is adjusted in advance. After that, a solder printing method in which reflow is formed, or a solder ball mounting method in which a solder ball whose composition ratio is adjusted in advance is applied by applying a flux and then reflow formed, may be used.

図２３に示す１次実装体１０１においては、高融点半田ボール１７ａ，１７ｂ，・・・・・，１７ｄの半田材料として、銅（Ｃｕ）バンプ、金（Ａｕ）バンプ、銀（Ａｇ）バンプ、ニッケル／金（Ｎｉ−Ａｕ）バンプ、或いはニッケル／金／インジウム（Ｎｉ−Ａｕ−Ｉｎ）バンプ等の突起状の電極であっても構わない。   In the primary mounting body 101 shown in FIG. 23, copper (Cu) bumps, gold (Au) bumps, silver (Ag) bumps, and silver (Ag) bumps are used as solder materials for the high melting point solder balls 17a, 17b,. A protruding electrode such as a nickel / gold (Ni-Au) bump or a nickel / gold / indium (Ni-Au-In) bump may be used.

なお、図１〜図３５に示す１次実装体１００，１０１，１０３及び二次実装体２００においては、内部接続体５ａ，５ｂ，・・・・・，５ｆ，・・・・・として、従来の鉛系共晶半田を使用することもできる。図１〜図３５に示すように、内部接続体５ａ，５ｂ，・・・・・，５ｆ，・・・・・は、封止樹脂８により封止されているので、廃棄された１次実装体１００，１０１，１０３及び二次実装体２００から鉛の環境中への流出を防止できる。   Note that, in the primary mounting bodies 100, 101, 103 and the secondary mounting body 200 shown in FIGS. 1 to 35, the internal connection bodies 5a, 5b,..., 5f,. May be used. As shown in FIGS. 1 to 35, the internal connectors 5a, 5b,..., 5f,. Lead can be prevented from flowing out into the environment from the bodies 100, 101, 103 and the secondary mounting body 200.

以上のように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。   As described above, it should be understood that the present invention includes various embodiments and the like not described herein. Therefore, the present invention is limited only by the matters specifying the invention described in the claims appropriate from this disclosure.

本発明の第１の実施の形態に係る半導体装置（１次実装体）の一例を示す断面図である。FIG. 2 is a cross-sectional view illustrating an example of a semiconductor device (primary mounted body) according to the first embodiment of the present invention. 本発明の第１の実施の形態に係る半導体装置（１次実装体）に使用される半田材料の一例を示す表である。4 is a table showing an example of a solder material used for the semiconductor device (primary mounting body) according to the first embodiment of the present invention. 本発明の第１の実施の形態に係る半導体装置（１次実装体）の組立方法の一例を示す断面図（その１）である。FIG. 6 is a cross-sectional view (part 1) illustrating an example of an assembling method of the semiconductor device (primary mounted body) according to the first embodiment of the present invention. 本発明の第１の実施の形態に係る半導体装置（１次実装体）の組立方法の一例を示す断面図（その２）である。FIG. 6 is a sectional view (part 2) illustrating an example of a method of assembling the semiconductor device (primary mounted body) according to the first embodiment of the present invention. 本発明の第１の実施の形態に係る半導体装置（１次実装体）の組立方法の一例を示す断面図（その３）である。FIG. 7 is a sectional view (part 3) illustrating an example of an assembling method of the semiconductor device (primary mounted body) according to the first embodiment of the present invention. 本発明の第１の実施の形態に係る半導体装置（１次実装体）の組立方法の一例を示す断面図（その４）である。FIG. 7 is a sectional view (part 4) illustrating an example of an assembling method of the semiconductor device (primary mounted body) according to the first embodiment of the present invention. 本発明の第１の実施の形態に係る半導体装置（１次実装体）の組立方法の一例を示す断面図（その５）である。FIG. 7 is a sectional view (part 5) illustrating an example of an assembling method of the semiconductor device (primary mounted body) according to the first embodiment of the present invention. 本発明の第１の実施の形態に係る半導体装置（１次実装体）の組立方法の一例を示す断面図（その６）である。FIG. 7 is a sectional view (part 6) illustrating an example of an assembling method of the semiconductor device (primary mounted body) according to the first embodiment of the present invention. 本発明の第１の実施の形態の変形例に係る半導体装置の一例を示す断面図である。FIG. 9 is a cross-sectional view illustrating an example of a semiconductor device according to a modification of the first embodiment of the present invention. 図９に示す低融点半田ボールとして好適な半田材料の融点を示すグラフである。10 is a graph showing a melting point of a solder material suitable for the low melting point solder ball shown in FIG. 9. 図１０の一部を拡大したグラフである。It is the graph which expanded a part of FIG. 本発明の第１の実施の形態の変形例に係る半導体チップの製造方法の一例を示す断面図（その１）である。It is sectional drawing (the 1) which shows an example of the manufacturing method of the semiconductor chip concerning the modification of 1st Embodiment of this invention. 本発明の第１の実施の形態の変形例に係る半導体チップの製造方法の一例を示す断面図（その２）である。It is sectional drawing (the 2) which shows an example of the manufacturing method of the semiconductor chip concerning the modification of 1st Embodiment of this invention. 本発明の第１の実施の形態の変形例に係る半導体チップの製造方法の一例を示す断面図（その３）である。It is sectional drawing (the 3) which shows an example of the manufacturing method of the semiconductor chip concerning the modification of the 1st Embodiment of this invention. 本発明の第１の実施の形態の変形例に係る半導体チップの製造方法の一例を示す断面図（その４）である。It is sectional drawing (the 4) which shows an example of the manufacturing method of the semiconductor chip concerning the modification of 1st Embodiment of this invention. 本発明の第１の実施の形態の変形例に係る半導体チップの製造方法の一例を示す断面図（その５）である。It is sectional drawing (the 5) which shows an example of the manufacturing method of the semiconductor chip concerning the modification of 1st Embodiment of this invention. 本発明の第１の実施の形態の変形例に係る半導体チップの製造方法の一例を示す断面図（その６）である。It is sectional drawing (the 6) which shows an example of the manufacturing method of the semiconductor chip concerning the modification of 1st Embodiment of this invention. 本発明の第１の実施の形態の変形例に係る半導体チップの製造方法の一例を示す断面図（その７）である。It is sectional drawing (the 7) which shows an example of the manufacturing method of the semiconductor chip concerning the modification of 1st Embodiment of this invention. 本発明の第１の実施の形態の変形例に係る半導体チップの製造方法の一例を示す断面図（その８）である。It is sectional drawing (the 8) which shows an example of the manufacturing method of the semiconductor chip which concerns on the modification of 1st Embodiment of this invention. 本発明の第１の実施の形態の変形例に係る半導体チップの製造方法の一例を示す断面図（その９）である。It is sectional drawing (the 9) which shows an example of the manufacturing method of the semiconductor chip concerning the modification of 1st Embodiment of this invention. 本発明の第１の実施の形態の変形例に係る半導体チップの製造方法の一例を示す断面図（その１０）である。It is sectional drawing (the 10) which shows an example of the manufacturing method of the semiconductor chip concerning the modification of the 1st Embodiment of this invention. 本発明の第１の実施の形態の変形例に係る半導体チップの製造方法の一例を示す断面図（その１１）である。It is sectional drawing (the 11) which shows an example of the manufacturing method of the semiconductor chip which concerns on the modification of 1st Embodiment of this invention. 本発明の第２の実施の形態に係る半導体装置（１次実装体）の一例を示す断面図である。FIG. 9 is a cross-sectional view illustrating an example of a semiconductor device (primary mounting body) according to a second embodiment of the present invention. 本発明の第２の実施の形態に係る半導体装置（１次実装体）の組立方法の一例を示す断面図（その１）である。It is sectional drawing (the 1) which shows an example of the assembling method of the semiconductor device (primary mounting body) which concerns on 2nd Embodiment of this invention. 本発明の第２の実施の形態に係る半導体装置（１次実装体）の組立方法の一例を示す断面図（その２）である。It is sectional drawing (the 2) which shows an example of the assembling method of the semiconductor device (primary mounting body) which concerns on 2nd Embodiment of this invention. 本発明の第２の実施の形態に係る半導体装置（１次実装体）の組立方法の一例を示す断面図（その３）である。It is sectional drawing (the 3) which shows an example of the assembling method of the semiconductor device (primary mounting body) which concerns on 2nd Embodiment of this invention. 本発明の第２の実施の形態に係る半導体装置（１次実装体）の組立方法の一例を示す断面図（その４）である。It is sectional drawing (the 4) which shows an example of the assembling method of the semiconductor device (primary mounting body) which concerns on 2nd Embodiment of this invention. 本発明の第２の実施の形態に係る半導体装置（１次実装体）の組立方法の一例を示す断面図（その５）である。FIG. 14 is a sectional view (part 5) illustrating an example of a method of assembling a semiconductor device (primary mounted body) according to the second embodiment of the present invention. 本発明の第２の実施の形態に係る半導体装置（１次実装体）の組立方法の一例を示す断面図（その６）である。It is sectional drawing (the 6) which shows an example of the assembling method of the semiconductor device (primary mounting body) which concerns on 2nd Embodiment of this invention. 本発明の第３の実施の形態に係る半導体装置（１次実装体）の一例を示す断面図である。FIG. 14 is a sectional view illustrating an example of a semiconductor device (primary mounted body) according to a third embodiment of the present invention. 本発明の第３の実施の形態に係る半導体装置（１次実装体）の組立方法の一例を示す断面図（その１）である。It is sectional drawing (the 1) which shows an example of the assembling method of the semiconductor device (primary mounting body) which concerns on 3rd Embodiment of this invention. 本発明の第３の実施の形態に係る半導体装置（１次実装体）の組立方法の一例を示す断面図（その２）である。It is sectional drawing (the 2) which shows an example of the assembling method of the semiconductor device (primary mounting body) which concerns on 3rd Embodiment of this invention. 本発明の第３の実施の形態に係る半導体装置（１次実装体）の組立方法の一例を示す断面図（その３）である。It is sectional drawing (the 3) which shows an example of the assembling method of the semiconductor device (primary mounting body) which concerns on 3rd Embodiment of this invention. 本発明の第３の実施の形態に係る半導体装置（１次実装体）の変形例を示す断面図である。FIG. 14 is a cross-sectional view illustrating a modification of the semiconductor device (primary mounted body) according to the third embodiment of the present invention. 本発明の第４の実施の形態に係る半導体装置（２次実装体）の一例を示す断面図である。FIG. 14 is a cross-sectional view illustrating an example of a semiconductor device (secondary mounted body) according to a fourth embodiment of the present invention. 本発明の第４の実施の形態に係る半導体装置（２次実装体）の組立方法の一例を示す断面図（その１）である。It is sectional drawing (the 1) which shows an example of the assembling method of the semiconductor device (secondary mounting body) which concerns on the 4th Embodiment of this invention. 本発明の第４の実施の形態に係る半導体装置（２次実装体）の組立方法の一例を示す断面図（その２）である。It is sectional drawing (the 2) which shows an example of the assembling method of the semiconductor device (secondary mounting body) which concerns on the 4th Embodiment of this invention. 本発明の第４の実施の形態に係る半導体装置（２次実装体）の組立方法の一例を示す断面図（その３）である。It is sectional drawing (the 3) which shows an example of the assembling method of the semiconductor device (secondary mounting body) which concerns on the 4th Embodiment of this invention.

符号の説明Explanation of reference numerals

１…チップ搭載基板
２ａ，２ｂ，・・・・・，２ｆ，…基板側外部電極パッド
３ａ，３ｂ，・・・・・，３ｆ，…外部接続ボール
４ａ，４ｂ，・・・・・，４ｄ，…基板側内部電極パッド
５ａ，５ｂ，・・・・・，５ｄ，…内部接続体
６ａ，６ｂ，・・・・・，６ｄ，…チップ側内部電極パッド
６Ａ、６６…バリアメタル
７，７Ａ…半導体チップ
７ａ…ウエハ
８…封止樹脂
１０…回路素子
１０ａ，１０ｂ…高不純物密度領域
１１…保護膜
１２…実装基板側配線層
１４ａ，１４ｂ，・・・・・，１４ｄ，…低融点半田ボール
１５ａ，１５ｂ，・・・・・，１５ｄ，…低融点半田ボール
１７ａ，１７ｂ，・・・・・，１７ｄ，…高融点半田ボール
１８ａ，１８ｂ，・・・・・，１８ｄ，…低融点半田バンプ
１９…放熱板
２０…封止樹脂
２１ｂ，２１ｃ，２１ｄ，２１ｆ…コンデンサ
２２ａ，２２ｂ，・・・・・，２２ｄ，…上側ビア
２３ａ，２３ｂ，・・・・・，２３ｄ，…内部埋込配線
２４ａ，２４ｂ，・・・・・，２４ｄ，…下側ビア
３０…実装基板
３１ａ，３１ｂ，・・・・・，３１ｆ，…実装パッド
３２…保護膜
３３ａ，３３ｂ，・・・・・，３３ｆ，…高融点半田ボール
３２…保護膜
３３ａ，３３ｂ，…高融点半田ボール
４０ａ…ビアホール
４０ｂ…ビアホール
４１ａ…トレンチ
４１ｂ…トレンチ
４３，４３ａ，４３ｂ…バリアメタル
４４ａ，４４ｂ…ビアプラグ
４５…メッキ層
５０…レジスト膜
５１…Ｓｎ膜
５２…Ａｇ膜
５３…Ｂｉ膜
６０ａ，６０ｂ，６０ｃ，６１ａ，６１ｂ，６２ａ，６２ｃ，６３ａ，６３ｂ…配線
６０…第１層間絶縁膜
６１…第２層間絶縁膜
６２…第３層間絶縁膜
６３…第４層間絶縁膜
６６…バリアメタル
７１，７３，７５…キャッピング膜
７２，７４，７６…トップバリア膜
８０ａ，８０ｂ…ＳＴＩ
８１ａ，８１ｂ…ゲート酸化膜
８２ａ，８２ｂ…ゲート電極
１００，１０１，１０２，１０３…１次実装体
２００…２次実装体 1. Chip mounting substrate 2a, 2b,..., 2f,... Substrate-side external electrode pads 3a, 3b,. , ... substrate-side internal electrode pads 5a, 5b, ..., 5d, ... internal connection bodies 6a, 6b, ..., 6d, ... chip-side internal electrode pads 6A, 66 ... barrier metal 7, 7A ... Semiconductor chip 7a ... Wafer 8 ... Encapsulation resin 10 ... Circuit element 10a, 10b ... High impurity density region 11 ... Protective film 12 ... Wiring layer 14a, 14b, ..., 14d, ... Low melting point solder Balls 15a, 15b,..., 15d, low-melting solder balls 17a, 17b,..., 17d, high-melting solder balls 18a, 18b,. Solder bump 19 ... Heat sink 20 ... Sealing tree Fat 21b, 21c, 21d, 21f Capacitor 22a, 22b, ..., 22d ... Upper via 23a, 23b, ..., 23d, ... Internal buried wiring 24a, 24b, ... · · · 24d · · · · lower via 30 · · · mounting board 31a, 31b · · · · · · · 31f · · · · mounting pad 32 · · · protective film 33a, 33b · · · · · · 33f · · · high melting point solder ball 32 · · · Protective films 33a, 33b, high melting point solder balls 40a, via holes 40b, via holes 41a, trenches 41b, trenches 43, 43a, 43b, barrier metals 44a, 44b, via plugs 45, plating layers 50, resist films 51, Sn films 52, Ag film 53: Bi film 60a, 60b, 60c, 61a, 61b, 62a, 62c, 63a, 63b: Wiring 60: First interlayer insulating film 1: second interlayer insulating film 62 ... third interlayer insulating film 63 ... fourth interlayer insulating film 66 ... barrier metal 71, 73, 75 ... capping layer 72, 74, 76 ... top barrier film 80a, 80b ... STI
81a, 81b ... gate oxide film 82a, 82b ... gate electrode 100, 101, 102, 103 ... primary mounting body 200 ... secondary mounting body

Claims (5)

比誘電率が３．９以下の最上層の層間絶縁膜と、
前記層間絶縁膜の上に配置されたチップ側内部電極パッドと、
前記チップ側内部電極パッドの一部が露出するように前記層間絶縁膜及び前記チップ側内部電極パッドの上に配置された保護膜と、
前記チップ側内部電極パッドに接続され、鉛を含まず融点が共晶半田の融点以下の低融点半田ボール
とを備えることを特徴とする半導体装置。 An uppermost interlayer insulating film having a relative dielectric constant of 3.9 or less;
A chip-side internal electrode pad disposed on the interlayer insulating film,
A protective film disposed on the interlayer insulating film and the chip-side internal electrode pad so that a part of the chip-side internal electrode pad is exposed;
A low-melting solder ball connected to the chip-side internal electrode pad and containing no lead and having a melting point equal to or lower than the melting point of eutectic solder. 前記低融点半田ボールは、錫、銀、及びビスマス又はインジウムとを含むことを特徴とする請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the low melting point solder ball contains tin, silver, bismuth or indium. 第１主面と該第１主面に対向した第２主面を有するチップ搭載基板と、
前記第１主面に配置された複数の基板側外部電極パッドと、
該複数の基板側外部電極パッドにそれぞれ接続された複数の外部接続ボールと、
前記第２主面に配置された複数の基板側内部電極パッドと、
該複数の基板側内部電極パッドにそれぞれ接続され、前記複数の外部接続ボールより低い融点の半田材料を少なくとも一部に含む複数の内部接続体と、
前記複数の内部接続体にそれぞれ接続されたチップ側内部電極パッドを第３主面に有する半導体チップと、
前記第２主面と前記第３主面との間の前記内部接続体の周囲に封入された封止樹脂
とを備えることを特徴とする半導体装置。 A chip mounting substrate having a first main surface and a second main surface facing the first main surface;
A plurality of substrate-side external electrode pads arranged on the first main surface;
A plurality of external connection balls respectively connected to the plurality of substrate-side external electrode pads,
A plurality of substrate-side internal electrode pads arranged on the second main surface;
A plurality of internal connectors each connected to the plurality of substrate-side internal electrode pads and including at least a portion of a solder material having a lower melting point than the plurality of external connection balls;
A semiconductor chip having on a third main surface chip-side internal electrode pads respectively connected to the plurality of internal connectors;
A sealing resin sealed around the internal connection body between the second main surface and the third main surface. 前記内部接続体は鉛を含まず、融点が１１０〜２００℃の半田材料であることを特徴とする請求項３記載の半導体装置。 The semiconductor device according to claim 3, wherein the internal connection body does not contain lead and is a solder material having a melting point of 110 to 200 ° C. 5. 第１主面と該第１主面に対向した第２主面とを有するチップ搭載基板の前記第２主面上の複数の基板側内部電極パッドのそれぞれと、対応する半導体チップのチップ側内部電極パッドとをそれぞれ内部接続体で接続する工程と、
前記内部接続体の周辺に封止樹脂を流し込む工程と、
前記第１主面に配置された基板側外部電極パッドに前記内部接続体より高い融点の外部接続ボールを形成する工程
とを含むことを特徴とする半導体装置の組立方法。 A plurality of substrate-side internal electrode pads on the second main surface of the chip mounting substrate having a first main surface and a second main surface opposed to the first main surface; A step of connecting each of the electrode pads with an internal connection body,
A step of pouring a sealing resin around the internal connection body,
Forming an external connection ball having a higher melting point than the internal connection body on the substrate-side external electrode pad disposed on the first main surface.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013093507A (en) * 2011-10-27 2013-05-16 Internatl Business Mach Corp <Ibm> Solder bonding process for forming semiconductor chips in multistage into three-dimensional stack assembly
JP2016032104A (en) * 2014-07-28 2016-03-07 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． Semiconductor device having solder joint
JP2017028156A (en) * 2015-07-24 2017-02-02 新光電気工業株式会社 Mounting structure and manufacturing method therefor

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