【０００１】
【発明の属する技術分野】
この発明は、メモリのテストをアドレス縮退して実行することにより、テスト時間を短縮できる半導体記憶装置に関するものである。
【０００２】
【従来の技術】
Ｔ字型ビット配線構成による半導体記憶装置は、大容量化に適し、その記憶容量は飛躍的に増大している。この大容量化に伴なってメモリセル数は膨大なものとなり、そのメモリセルのテストには、テスト時間の短縮のために、複数のアドレスを選択して（アドレス縮退）複数のメモリセルに対して同時にテストすることが必要となっている。
【０００３】
アドレス縮退でテストを行っている例および、大容量化に適したＴ字型ビット配線構成の例として以下のようなものがある。
【０００４】
（１） 検出した不良ビットをリダンダンシー回路で救済する半導体メモリ装置において、テスト時間の短縮のために行うパラレルテスト時の縮退アドレスを考慮してリダンダンシー置換ブロックを配置して、不良ビットが存在しない場合でもパラレルテスト時に置換されてしまう不具合をなくしている（例えば特許文献１参照）。
【０００５】
（２） バーインテスト（障害を早期に発見するために電源電圧や周辺温度を異常に高くした状態で行う加速試験）をアドレス縮退により複数のワード線を選択して行えば、ワード線選択電圧発生回路の駆動能力による制限があるため、バーインテストでは、ワード線に外部の電源電圧を伝達している（例えば特許文献２参照）。
【０００６】
（３） Ｔ字型ビット配線では、グローバルワード線に隣接してシールド線を配置するため、微細化による線の断線やショートが発生しやすいため、グローバルワード線に隣接して補助信号を伝達するビット線信号入出力線や入出力データ線を配置している（例えば特許文献３参照）。
【０００７】
【特許文献１】
特開平５−２１０９９８号「半導体メモリ装置」（［０００７］、図１）
【特許文献２】
特開平５−１５９５６８号「半導体記憶装置」（［００１６］、図２）
【特許文献３】
特開平９−１６２３０５号「半導体記憶装置」（［００３８］、図３）
【０００８】
【発明が解決しようとする課題】
しかしながら、上記の特許文献はいずれもアドレス縮退によるメモリテストについての記述はなく、ましてやアドレス縮退によるメモリテストで発生する問題点についての言及はなかった。
【０００９】
この発明は、アドレス縮退によるメモリテストを不都合なく行える半導体記憶装置を提供するものである。
【００１０】
【課題を解決するための手段】
本発明は、ラッチセンスアンプにより検知されたメモリセルのデータを伝える１対のリードデータバスを各ポート毎に有する半導体記憶装置において、前記リードデータバスは、そのバスを所定のレベルにプリチャージするプリチャージ回路と、そのバスのレベルを保持するためのレベル保持手段と、そのバス上の信号を出力するためのＲＳラッチ回路を有する。アドレス縮退時にテスト信号が出力されるようにし、そのテスト信号と、メモリセル異常時にリードデータバスに読み出された信号とに基づき、前記プリチャージ回路および前記レベル保持回路の機能を無効にする手段を備える。
【００１１】
【発明の実施の形態】
図４に、ポートとして、７２Ｉ／Ｏ構成のＴ型ビット線アーキテクチャによるＳＲＡＭ（スタティックランダムアクセスメモリ）を示す。そのメモリアレイは４つのマットに分割され配置されている。一つのマットは、図５に示されるように、一般に上下２段で計８つのブロックから構成され、これらの各ブロックからの出力は、出力ポート毎に設けた１対のリードデータバスを通じて読み出される。１つのマットは、１８Ｉ／Ｏ構成であり、従って１８対のリードデータバスがメモリセル上に配置されている。
【００１２】
Ｔ型ビット線アーキテクチャでは、ブロックの片側にローカル・ロウデコーダが配置され、ブロックのもう一方の側にセンスアンプとライトドライバ、Ｙゲート（ビット線周辺回路）が配置されている。各ブロックには、ブロック内のメモリセルのデータを読み出すために１つのラッチセンスアンプが備えられる。
【００１３】
図６は、本出願人が先に提案した回路図であり、この図６では、４つのブロックにまたがっている１対のリードデータバス（ＲＤＢ、／ＲＤＢ）を示しており（“／”は図中のオーバーラインを示す）、メモリセルから信号を増幅するためのラッチセンスアンプ１が、トランジスタＮ（ブロック１ではＮ１、Ｎ２）を介して前記リードデータバスに接続されている。各ラッチセンスアンプ１は、センスイネーブル信号ＳＥ（ＳＥ１〜ＳＥ４）によりアクティブにされる。
【００１４】
また、１対のリードデータバス（ＲＤＢ、／ＲＤＢ）に対して１つのリードデータバスバッファ２が設けられており、これにはプリチャージ回路２Ａ、Ｈレベル保持回路２ＢおよびＲＳラッチ回路２Ｃが含まれる。
【００１５】
プリチャージ回路２Ａは、前記１対のリードデータバス（ＲＤＢ、／ＲＤＢ）を“Ｈ”レベルにプリチャージするためのものであり、トランジスタＰ１〜Ｐ３よりなる。トランジスタＰ１は１対のリードデータバス間に接続され、トランジスタＰ２は、リードデータバス（／ＲＤＢ）とＶｃｃ間に接続され、また、トランジスタＰ４は、リードデータバス（ＲＤＢ）とＶｃｃ間に接続される。トランジスタＰ１、Ｐ２、Ｐ４の各ゲートにはプリチャージ信号ＰＣが印加される。尚、トランジスタＮはＮチャンネルのものを示し、トランジスタＰはＰチャンネルのものを示す。
【００１６】
Ｈレベル保持回路２Ｂは、トランジスタＰ６、Ｐ８よりなる。トランジスタＰ６は、リードデータバス（／ＲＤＢ）とＶｃｃ間に接続され、また、トランジスタＰ８は、リードデータバス（ＲＤＢ）とＶｃｃ間に接続されている。そして、トランジスタＰ６とＰ８は、フリップフロップ回路として互いにクロス接続されている。ＲＳラッチ回路２Ｃは、リードデータバス（ＲＤＢ、／ＲＤＢ）上の信号をラッチするためのものであり、ナンド回路ＮＡＮＤ１およびＮＡＮＤ２よりなる。
【００１７】
図６の右下部に上記ラッチセンスアンプ１の回路図を示すが、この回路自体は周知なのでその回路構成についは説明を省略する。尚、Ｌ＿ＲＤ、Ｌ＿ＲＤ＿Ｎはメモリセルよりのデータが入力される１対のローカルリードデータ線である。
【００１８】
この図６の回路の動作を説明する。通常の動作時には、まず、プリチャージ信号ＰＣを“Ｌ”にし、トランジスタＰ１、Ｐ２、Ｐ４をオンにして、リードデータバス（ＲＤＢ、／ＲＤＢ）の双方を“Ｈ”レベルにする。そして、プリチャージ信号ＰＣを“Ｈ”にして、トランジスタＰ１、Ｐ２、Ｐ４をオフにしてプリチャージを解除すると同時に、例えばブロック１からデータ読出しのために、センスイネーブル信号ＳＥ１を“Ｈ”にして、ブロック１内のラッチセンスアンプ１をアクティブにすることにより、ブロック１内の所望のメモリセルからのデータが読み出されてリードデータバス（ＲＤＢ、／ＲＤＢ）に出力される。このとき、読出しデータの内容に応じて、リードデータバス（ＲＤＢ、／ＲＤＢ）のいずれか一方が“Ｌ”になり、他方のバスは、Ｈレベル保持回路２Ｂにより、“Ｈ”に保持される。ＲＳラッチ回路２Ｃは、リードデータバス（ＲＤＢ、／ＲＤＢ）のレベルに応じて“Ｈ”または“Ｌ”をラッチして出力する。
【００１９】
ラッチセンスアンプ１による読出し動作が完了すると、センスイネーブル信号ＳＥ１が“Ｌ”に戻され、そして、次サイクルで、再度プリチャージ信号を再度“Ｌ”にしてリードデータバス（ＲＤＢ、／ＲＤＢ）の双方を“Ｈ”にプリチャージする。このときのリードデータバス（ＲＤＢ、／ＲＤＢ）のレベル変化により、ＲＳラッチ回路２Ｃの出力が反転する。このようにして、前記メモリセルのデータがＲＳラッチ回路２Ｃより出力される。
【００２０】
次に、ブロック１〜４に対しアドレス縮退によるメモリテストを行うために、全メモリセルに同じデータを書き込んでから、リードデータバス（ＲＤＢ、／ＲＤＢ）の双方を“Ｈ”にプリチャージし、そしてセンスイネーブル信号ＳＥ１〜ＳＥ４を“Ｈ”にして、１組のリードデータバスにつながる４つのラッチセンスアンプ１をすべてアクティブにする。
【００２１】
このとき、全ブロックで不良メモリセルがない場合、４つのラッチセンスアンプ１が共に同じデータを出力するため、全メモリセルに書き込んだデータが“Ｈ”か“Ｌ”に対応して、リードデータバス（ＲＤＢ、／ＲＤＢ）のいずれか一方が“Ｌ”となり、ＲＳラッチ回路２Ｃが、“Ｈ”か“Ｌ”を出力する。この出力値は、メモリセルに書き込んだデータから予想される期待値と同じになるため、メモリセルが正常であると判定できる。
【００２２】
一方、メモリセルの不良により、３つ以下で少なくとも１つのラッチセンスアンプ１で不良メモリセルのデータを出力した時、Ｈレベル保持回路２Ｂのレベル保持力に打ち勝ってリードデータバス（ＲＤＢ、／ＲＤＢ）の双方が“Ｌ”となり、ＲＳラッチ回路２Ｃは“Ｈ”を出力する。しかし、この値はこのときの期待値と必ずしも一致しないため、ＲＳラッチ回路２Ｃの出力値だけでは、メモリセルの正常、異常を判定できないという課題があった。
【００２３】
実施の形態１．
図１は実施の形態１を示した回路図であり、この図１では、図６に対して次の個所に変更が加えられている。
【００２４】
プリチャージ回路２Ａは、前記１対のリードデータバス（ＲＤＢ、／ＲＤＢ）をＶｃｃにプリチャージするために、トランジスタＰ１〜Ｐ５よりなる。トランジスタＰ１は１対のリードデータバス間に接続され、直列接続されたトランジスタＰ２、Ｐ３は、リードデータバス（／ＲＤＢ）とＶｃｃ間に接続され、また、直列接続されたトランジスタＰ４、Ｐ５は、リードデータバス（ＲＤＢ）とＶｃｃ間に接続されている。トランジスタＰ１、Ｐ２、Ｐ４の各ゲートにはプリチャージ信号ＰＣが印加される。尚、トランジスタＮはＮチャンネルのものを示し、トランジスタＰはＰチャンネルのものを示す。
【００２５】
Ｈレベル保持回路２Ｂは、トランジスタＰ６〜Ｐ９よりなりる。直列接続されたトランジスタＰ６、Ｐ７は、リードデータバス（／ＲＤＢ）とＶｃｃ間に接続され、また、直列接続されたトランジスタＰ８、Ｐ９は、リードデータバス（ＲＤＢ）とＶｃｃ間に接続されている。そして、トランジスタＰ６とＰ８は、フリップフロップ回路として相互接続されている。
【００２６】
前記１対のリードデータバス（ＲＤＢ、／ＲＤＢ）上の２つの信号とテスト信号ＴＥＳＴを入力とするノア回路ＮＯＲ１の出力が前記トランジスタＰ３、Ｐ５、Ｐ７、Ｐ９のゲートに印加される。
【００２７】
図１の回路について動作を説明する。通常の動作時にはテスト信号ＴＥＳＴは“Ｈ”となっている。これにより、ノア回路ＮＯＲ１より“Ｌ”が出力されることにより、トランジスタＰ３、Ｐ５、Ｐ７、Ｐ９はオンとなり、トランジスタＰ２、Ｐ４、Ｐ６、Ｐ８の一端にＶｃｃが印加される。この時の回路構成は図６と同じとなるため、通常のデータ読出しが行われる。
【００２８】
次に、ブロック１〜４のアドレス縮退によるテストモードを行う場合について述べる。この場合も、予めプリチャージのために、テスト信号ＴＥＳＴを“Ｈ”にし、ノア回路ＮＯＲ１より“Ｌ”を出力することにより、トランジスタＰ３、Ｐ５、Ｐ７、Ｐ９はオンにし、そして、プリチャージ信号ＰＣを“Ｌ”にしてリードデータバス（ＲＤＢ、／ＲＤＢ）の双方を“Ｈ”にプリチャージする。
【００２９】
次に、全メモリセルに同じデータを書き込んでから、プリチャージ信号ＰＣを“Ｈ”にしてプリチャージを解除すると同時に、センスイネーブル信号ＳＥ１〜ＳＥ４を“Ｈ”にして、１組のリードデータバスにつながる４つのラッチセンスアンプ１をすべてアクティブにすると共に、テスト信号ＴＥＳＴを“Ｌ”にする。この時、ノア回路ＮＯＲ１にはリードデータバスから“Ｈ”が入力されているため、そのノア回路ＮＯＲ１は引き続き“Ｌ”を出力しており、トランジスタＰ３、Ｐ５、Ｐ７、Ｐ９はスイッチオンしている。
【００３０】
このとき、全ブロックで不良メモリセルがない場合、４つのラッチセンスアンプ１が共に同じデータを出力するため、全メモリセルに書き込んだデータが“Ｈ”か“Ｌ”に対応して、リードデータバス（ＲＤＢ、／ＲＤＢ）のいずれか一方がＬとなり、これにより、ＲＳラッチ回路２Ｃが、期待値と同じ信号を出力するため、メモリセルが正常であると判定できる。
【００３１】
一方、メモリセルの不良により、３つ以下で少なくとも１つのラッチセンスアンプ１で不良メモリセルのデータを出力した時、リードデータバス（ＲＤＢ、／ＲＤＢ）の双方が“Ｌ”となり、ＲＳラッチ回路２Ｃは“Ｈ”を出力する。また、このときノア回路ＮＯＲ１の出力が“Ｈ”に切り替ることにより、トランジスタＰ３、Ｐ５、Ｐ７、Ｐ９がスイッチオフして、プリチャージ回路２ＡおよびＨレベル保持回路２Ｂの機能が無効にされる。
【００３２】
これにより、次サイクルでプリチャージ信号ＰＣが“Ｌ”になっても、トランジスタＰ１、Ｐ２、Ｐ３がオフのため、リードデータバス（ＲＤＢ、／ＲＤＢ）は“Ｈ”にプリチャージされず、“Ｌ”に固定されたままとなり、従ってＲＳラッチ回路２Ｃの出力も“Ｈ”のままでであり、このプリチャージにより本来、ＲＳラッチ回路２Ｃより出力される期待値（この場合“Ｌ”）とは異なる出力となる。
【００３３】
これに対し、図６の回路構成であれば、次サイクルでプリチャージ信号ＰＣにより、リードデータバス（ＲＤＢ、／ＲＤＢ）が“Ｈ”にプリチャージされることにより、ＲＳラッチ回路２Ｃの出力は“Ｈ”から“Ｌ”（この出力はこのときの期待値に合致）に切り替る。
【００３４】
このように、本回路構成によれば、アドレス縮退によるメモリテストにおいて、メモリセルに異常があった場合、次サイクルで期待値と異なる信号がＲＳラッチ回路２Ｃから出力されるため、メモリセルの異常を確実に検出できる。そのため、大容量化が進むＴ字型ビット配線構造による半導体記憶装置でのアドレス縮退によるメモリテストを効率よく短時間で行える。
【００３５】
実施の形態２．
図２に実施の形態２を示す。この図２は、図１の回路に対して、リードデータバス（ＲＤＢ、／ＲＤＢ）をそれぞれＧＮＤに選択的に接続するためのトランジスタＮ９、Ｎ１０と、それらのゲートを駆動するためのインバータＩＮＶ１、ＩＮＶ２を設けたものである。
【００３６】
図２において、アドレス縮退によるメモリテストを行う際、リードデータバス（ＲＤＢ、／ＲＤＢ）のいずれか一方、もしくは双方が“Ｌ”になった時、インバータＩＮＶ１、ＩＮＶ２により、トトランジスタＮ９、Ｎ１０がスイッチオンして、“Ｌ”になったリードデータバスバスをＧＮＤに接続するため、これらのバスに接続されているトランジスタ（Ｐ２〜Ｐ９）のリークがあってもこれらのバスが“Ｌ”レベルに固定される。これにより、メモリセルの誤判定をなくせる。
【００３７】
実施の形態３．
図３に実施の形態３を示す。この図３は、図２の回路に対して、トランジスタＮ９と直列にトランジスタＮ１１を挿入し、また、トランジスタＮ１０と直列にトランジスタＮ１２を挿入し、これらのトランジスタＮ１１、Ｎ１２のゲートには、前記テスト信号ＴＥＳＴの反転信号が印加される。
【００３８】
図２の回路構成では、通常動作時（つまりアドレス縮退によるテストモードではなく、テスト信号ＴＥＳＴが“Ｈ”）に、“Ｌ”レベルのリードデータバス（ＲＤＢ、／ＲＤＢ）をＶｃｃにプリチャージする際に、トランジスタＮ９またはＮ１０（前記バスが“Ｌ”レベルではスイッチオンしている）を通じて貫通電流が流れて動作が不安定になることになる。
【００３９】
しかし、図３の構成では、通常動作時（テスト信号ＴＥＳＴが“Ｈ”）に、トランジスタＮ１１、Ｎ１２がスイッチオフしているため、トランジスタＮ９、Ｎ１０がスイッチオンしていても、これらのトランジスタＮ９、Ｎ１０に貫通電流が流れることはなく、動作が安定する。
【００４０】
【発明の効果】
この発明によれば、アドレス縮退時に出力されるテスト信号と、メモリセル異常時にリードデータバスに読み出された信号とに基づき、プリチャージ回路およびレベル保持回路の機能を無効にするようにしたので、メモリセルに異常があった場合には、次サイクルでプリチャージした時にＲＳラッチ回路から出力されるデータを、期待値と異ならせることができるため、メモリセルの異常を確実に検出できる。
【図面の簡単な説明】
【図１】実施の形態１による半導体記憶装置におけるリードデータバス部の回路図
【図２】実施の形態２による半導体記憶装置におけるリードデータバス部の回路図
【図３】実施の形態３による半導体記憶装置におけるリードデータバス部の回路図
【図４】Ｔ型ビット線アーキテクチャによるＳＲＡＭの概略構成図
【図５】図４における１つのマットの詳細図
【図６】半導体記憶装置におけるリードデータバス部の回路図
【符号の説明】
１ ラッチセンスアンプ、２ リードデータバスバッファ、２Ａ プリチャージ回路、２Ｂ Ｈレベル保持回路、２Ｃ ＲＳラッチ回路、ＮＯＲ１ ノア回路、ＴＥＳＴテスト信号、ＰＣ プリチャージ信号[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor memory device capable of shortening a test time by executing a memory test with address degeneration.
[0002]
[Prior art]
A semiconductor memory device having a T-shaped bit wiring configuration is suitable for increasing the capacity, and its storage capacity is dramatically increasing. With the increase in capacity, the number of memory cells becomes enormous. In testing the memory cells, a plurality of addresses are selected (address degeneration) to reduce the test time. Testing at the same time.
[0003]
The following is an example in which a test is performed by address degeneration, and an example of a T-shaped bit wiring configuration suitable for increasing the capacity.
[0004]
(1) In a semiconductor memory device in which a detected defective bit is rescued by a redundancy circuit, a redundancy replacement block is arranged in consideration of a degenerate address in a parallel test performed to reduce a test time, and no defective bit exists. However, the problem of replacement during the parallel test is eliminated (for example, see Patent Document 1).
[0005]
(2) If a plurality of word lines are selected by address degeneration to perform a burn-in test (an acceleration test performed at an abnormally high power supply voltage or an ambient temperature in order to detect a failure early), a word line selection voltage is generated. In the burn-in test, an external power supply voltage is transmitted to the word line because of the limitation due to the driving capability of the circuit (for example, see Patent Document 2).
[0006]
(3) In the T-shaped bit wiring, since the shield line is arranged adjacent to the global word line, disconnection or short circuit of the line due to miniaturization is likely to occur, so that an auxiliary signal is transmitted adjacent to the global word line. Bit line signal input / output lines and input / output data lines are arranged (for example, see Patent Document 3).
[0007]
[Patent Document 1]
JP-A-5-210998 "Semiconductor memory device" ([0007], FIG. 1)
[Patent Document 2]
JP-A-5-159568, "Semiconductor storage device" ([0016], FIG. 2)
[Patent Document 3]
JP-A-9-162305 "Semiconductor storage device" ([0038], FIG. 3)
[0008]
[Problems to be solved by the invention]
However, none of the above-mentioned patent documents describes a memory test based on address degeneration, and much less mentions a problem that occurs in a memory test based on address degeneration.
[0009]
An object of the present invention is to provide a semiconductor memory device capable of performing a memory test by address degeneration without any inconvenience.
[0010]
[Means for Solving the Problems]
According to the present invention, in a semiconductor memory device having a pair of read data buses for transmitting data of a memory cell detected by a latch sense amplifier for each port, the read data bus precharges the bus to a predetermined level. It has a precharge circuit, level holding means for holding the level of the bus, and an RS latch circuit for outputting a signal on the bus. Means for outputting a test signal at the time of address degeneration, and disabling the functions of the precharge circuit and the level holding circuit based on the test signal and a signal read to the read data bus when a memory cell is abnormal Is provided.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 4 shows an SRAM (static random access memory) based on a T-type bit line architecture having a 72 I / O configuration as a port. The memory array is divided into four mats and arranged. As shown in FIG. 5, one mat is generally composed of a total of eight blocks in upper and lower two stages, and outputs from these blocks are read out through a pair of read data buses provided for each output port. . One mat has an 18 I / O configuration, and therefore, 18 pairs of read data buses are arranged on the memory cells.
[0012]
In the T-type bit line architecture, a local row decoder is arranged on one side of a block, and a sense amplifier, a write driver, and a Y gate (bit line peripheral circuit) are arranged on the other side of the block. Each block is provided with one latch sense amplifier for reading data from a memory cell in the block.
[0013]
FIG. 6 is a circuit diagram previously proposed by the present applicant. In FIG. 6, a pair of read data buses (RDB, / RDB) extending over four blocks is shown ("/" is A latch sense amplifier 1 for amplifying a signal from a memory cell is connected to the read data bus via a transistor N (N1, N2 in block 1). Each latch sense amplifier 1 is activated by a sense enable signal SE (SE1 to SE4).
[0014]
One read data bus buffer 2 is provided for a pair of read data buses (RDB, / RDB), and includes a precharge circuit 2A, an H level holding circuit 2B, and an RS latch circuit 2C. It is.
[0015]
The precharge circuit 2A is for precharging the pair of read data buses (RDB, / RDB) to "H" level, and includes transistors P1 to P3. Transistor P1 is connected between a pair of read data buses, transistor P2 is connected between read data bus (/ RDB) and Vcc, and transistor P4 is connected between read data bus (RDB) and Vcc. You. A precharge signal PC is applied to each gate of the transistors P1, P2, and P4. The transistor N indicates an N-channel transistor, and the transistor P indicates a P-channel transistor.
[0016]
The H level holding circuit 2B includes transistors P6 and P8. Transistor P6 is connected between read data bus (/ RDB) and Vcc, and transistor P8 is connected between read data bus (RDB) and Vcc. The transistors P6 and P8 are cross-connected to each other as a flip-flop circuit. The RS latch circuit 2C is for latching a signal on the read data bus (RDB, / RDB), and includes NAND circuits NAND1 and NAND2.
[0017]
A circuit diagram of the latch sense amplifier 1 is shown in the lower right part of FIG. 6, but since this circuit itself is well known, the description of the circuit configuration will be omitted. L_RD and L_RD_N are a pair of local read data lines to which data from a memory cell is input.
[0018]
The operation of the circuit of FIG. 6 will be described. In a normal operation, first, the precharge signal PC is set to "L", the transistors P1, P2, and P4 are turned on, and both the read data buses (RDB, / RDB) are set to "H" level. Then, the precharge signal PC is set to "H" to turn off the transistors P1, P2, and P4 to release the precharge. At the same time, for example, to read data from the block 1, the sense enable signal SE1 is set to "H". By activating the latch sense amplifier 1 in the block 1, data from a desired memory cell in the block 1 is read and output to the read data bus (RDB, / RDB). At this time, one of the read data buses (RDB, / RDB) becomes "L" according to the content of the read data, and the other bus is held at "H" by the H level holding circuit 2B. . The RS latch circuit 2C latches and outputs “H” or “L” according to the level of the read data bus (RDB, / RDB).
[0019]
When the read operation by the latch sense amplifier 1 is completed, the sense enable signal SE1 is returned to "L", and in the next cycle, the precharge signal is again set to "L" and the read data buses (RDB, / RDB) are reset. Both are precharged to “H”. The output of the RS latch circuit 2C is inverted by the level change of the read data bus (RDB, / RDB) at this time. Thus, the data of the memory cell is output from the RS latch circuit 2C.
[0020]
Next, in order to perform a memory test by address compression on the blocks 1 to 4, the same data is written to all the memory cells, and then both the read data buses (RDB, / RDB) are precharged to "H". Then, the sense enable signals SE1 to SE4 are set to "H" to activate all four latch sense amplifiers 1 connected to a set of read data buses.
[0021]
At this time, if there are no defective memory cells in all blocks, all four latch sense amplifiers 1 output the same data, so that the data written in all memory cells corresponds to "H" or "L" and the read data One of the buses (RDB, / RDB) becomes "L", and the RS latch circuit 2C outputs "H" or "L". Since this output value is the same as the expected value expected from the data written in the memory cell, it can be determined that the memory cell is normal.
[0022]
On the other hand, when data of a defective memory cell is output by at least one latch sense amplifier 1 of three or less due to a defect of the memory cell, the level holding power of the H level holding circuit 2B is overcome and the read data buses (RDB, / RDB) are overcome. ) Becomes “L”, and the RS latch circuit 2C outputs “H”. However, since this value does not always match the expected value at this time, there is a problem that the normal or abnormal state of the memory cell cannot be determined only by the output value of the RS latch circuit 2C.
[0023]
Embodiment 1 FIG.
FIG. 1 is a circuit diagram showing the first embodiment, and FIG. 1 is different from FIG. 6 in the following points.
[0024]
The precharge circuit 2A includes transistors P1 to P5 for precharging the pair of read data buses (RDB, / RDB) to Vcc. The transistor P1 is connected between a pair of read data buses, the transistors P2 and P3 connected in series are connected between the read data bus (/ RDB) and Vcc, and the transistors P4 and P5 connected in series are It is connected between a read data bus (RDB) and Vcc. A precharge signal PC is applied to each gate of the transistors P1, P2, and P4. The transistor N indicates an N-channel transistor, and the transistor P indicates a P-channel transistor.
[0025]
The H level holding circuit 2B includes transistors P6 to P9. Transistors P6 and P7 connected in series are connected between read data bus (/ RDB) and Vcc, and transistors P8 and P9 connected in series are connected between read data bus (RDB) and Vcc. . The transistors P6 and P8 are interconnected as a flip-flop circuit.
[0026]
The output of the NOR circuit NOR1, which receives the two signals on the pair of read data buses (RDB, / RDB) and the test signal TEST, is applied to the gates of the transistors P3, P5, P7, P9.
[0027]
The operation of the circuit of FIG. 1 will be described. During normal operation, the test signal TEST is "H". As a result, "L" is output from the NOR circuit NOR1, the transistors P3, P5, P7, and P9 are turned on, and Vcc is applied to one end of the transistors P2, P4, P6, and P8. Since the circuit configuration at this time is the same as that in FIG. 6, normal data reading is performed.
[0028]
Next, a description will be given of a case where the test mode is performed by the address degeneration of the blocks 1 to 4. Also in this case, the transistor P3, P5, P7, P9 is turned on by setting the test signal TEST to "H" in advance and outputting "L" from the NOR circuit NOR1 for the precharge, and PC is set to "L", and both of the read data buses (RDB, / RDB) are precharged to "H".
[0029]
Next, after the same data is written to all the memory cells, the precharge signal PC is set to "H" to release the precharge, and at the same time, the sense enable signals SE1 to SE4 are set to "H" to set one read data bus. Is activated, and the test signal TEST is set to "L". At this time, since "H" is input to the NOR circuit NOR1 from the read data bus, the NOR circuit NOR1 continuously outputs "L", and the transistors P3, P5, P7, and P9 switch on. I have.
[0030]
At this time, if there are no defective memory cells in all blocks, all four latch sense amplifiers 1 output the same data, so that the data written in all memory cells corresponds to "H" or "L" and the read data Either of the buses (RDB, / RDB) becomes L, whereby the RS latch circuit 2C outputs the same signal as the expected value, so that it can be determined that the memory cell is normal.
[0031]
On the other hand, when the data of the defective memory cell is output by at least one and not more than three latch sense amplifiers 1 due to a defective memory cell, both of the read data buses (RDB, / RDB) become "L" and the RS latch circuit 2C outputs "H". At this time, the output of the NOR circuit NOR1 is switched to "H", whereby the transistors P3, P5, P7, and P9 are switched off, and the functions of the precharge circuit 2A and the H level holding circuit 2B are disabled. .
[0032]
Thus, even if the precharge signal PC becomes "L" in the next cycle, the read data buses (RDB, / RDB) are not precharged to "H" because the transistors P1, P2, and P3 are off, and " Therefore, the output of the RS latch circuit 2C also remains at "H", and by the precharge, the expected value originally output from the RS latch circuit 2C (in this case, "L") is obtained. Will be different outputs.
[0033]
On the other hand, according to the circuit configuration of FIG. 6, the output of the RS latch circuit 2C is precharged to “H” by the precharge signal PC in the next cycle, thereby causing the output of the RS latch circuit 2C to become high. It switches from "H" to "L" (this output matches the expected value at this time).
[0034]
As described above, according to the present circuit configuration, in the memory test due to the address degeneration, if there is an abnormality in the memory cell, a signal different from the expected value is output from the RS latch circuit 2C in the next cycle. Can be reliably detected. Therefore, a memory test can be efficiently performed in a short time by degenerating an address in a semiconductor memory device having a T-shaped bit wiring structure whose capacity is increasing.
[0035]
Embodiment 2 FIG.
FIG. 2 shows a second embodiment. FIG. 2 is different from the circuit of FIG. 1 in that transistors N9 and N10 for selectively connecting read data buses (RDB, / RDB) to GND, respectively, and inverters INV1 and DV1 for driving their gates. INV2 is provided.
[0036]
In FIG. 2, when performing a memory test based on address degeneration, when one or both of the read data buses (RDB, / RDB) become “L”, the transistors N9 and N10 are turned on by the inverters INV1 and INV2. Since the read data buses which have been switched on and have become "L" are connected to GND, even if there is a leak from the transistors (P2 to P9) connected to these buses, these buses are at "L" level. Fixed. Thereby, erroneous determination of the memory cell can be eliminated.
[0037]
Embodiment 3 FIG.
FIG. 3 shows a third embodiment. FIG. 3 is different from the circuit of FIG. 2 in that a transistor N11 is inserted in series with the transistor N9, and a transistor N12 is inserted in series with the transistor N10. An inverted signal of the signal TEST is applied.
[0038]
In the circuit configuration of FIG. 2, during a normal operation (that is, the test signal TEST is “H” instead of the test mode due to the address degeneration), the “L” level read data bus (RDB, / RDB) is precharged to Vcc. In this case, a through current flows through the transistor N9 or N10 (the bus is switched on when the bus is at the “L” level), and the operation becomes unstable.
[0039]
However, in the configuration of FIG. 3, during normal operation (test signal TEST is “H”), transistors N11 and N12 are switched off, so that even if transistors N9 and N10 are switched on, these transistors N9 , N10, no through current flows and the operation is stabilized.
[0040]
【The invention's effect】
According to the present invention, the functions of the precharge circuit and the level holding circuit are invalidated based on the test signal output when the address is degenerated and the signal read to the read data bus when the memory cell is abnormal. If there is an abnormality in the memory cell, the data output from the RS latch circuit when precharged in the next cycle can be made different from the expected value, so that the abnormality in the memory cell can be reliably detected.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a read data bus unit in a semiconductor memory device according to a first embodiment; FIG. 2 is a circuit diagram of a read data bus unit in a semiconductor memory device according to a second embodiment; FIG. FIG. 4 is a schematic diagram of an SRAM using a T-type bit line architecture; FIG. 5 is a detailed diagram of one mat in FIG. 4; FIG. 6 is a read data bus portion in a semiconductor memory device. Circuit diagram of [Description of symbols]
1 latch sense amplifier, 2 read data bus buffer, 2A precharge circuit, 2B H level holding circuit, 2C RS latch circuit, NOR1 NOR circuit, TEST test signal, PC precharge signal
