JP2004240427A - 移動通信システムにおける最適の暗号化関数を設計する方法及び最適の暗号化装置 - Google Patents
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Abstract
【解決手段】 暗号化装置において、第1入力ビット列を入力してキースケジューラーから提供される長さが4nである暗号化コードによって暗号化することにより、長さが2nである第1暗号化ビット列を出力する暗号化部と、制御信号に従ってメモリから長さがmである第2入力ビット列を出力して第1暗号化ビット列と暗号化演算を遂行して長さがmである第2暗号化ビット列を出力し、制御信号に従ってメモリに第2暗号化ビット列をさらに貯蔵するように制御する制御器と、から構成される。
【選択図】 図7
Description
図2を参照すると、複数のKASUMI暗号化ブロックで暗号化演算を遂行する暗号化関数f8を示すもので、前記暗号化関数f8は、受信側から伝送しようとする平文信号を受信して入力メモリ270に貯蔵し、KASUMI暗号化ブロックを通じて暗号化演算を遂行した後に、出力された暗号化信号をさらに出力メモリ280に貯蔵する。ここで、前記複数のKASUMI暗号化ブロックを示すことは、前記KASUMI暗号化ブロックを通じて暗号化演算が反復して行われることを示すためである。また、前記暗号化関数f8で、レジスタC 220は、入力されたデータを臨時に貯蔵する64ビットのレジスタとして制御器200の制御信号に従って動作する。また、BLKCNT(以下、“ブロックカウンタ”と称する。)は、64ビットの入力されたデータを処理するブロックカウンタを示し、CK(Confidentiality Key;以下、“暗号化キー値”と称する。)は128ビットの暗号化キー値を示し、KM(Key Modifier;以下、“キー変更子”であると称する。)は128ビットの常数であるキー変更子を示す。このとき、前記KASUMI暗号化ブロックは、最大5114ビットのデータを処理する暗号化ブロックシステムである。従って、最大80回のKASUMI暗号化演算を遂行する。ここで、制御器200は、前記入力メモリ260及び出力メモリ280のそれぞれに制御信号を印加して前記入力メモリ260及び前記出力メモリ280の動作を制御する。前記制御信号は、前記入力メモリ260及び出力メモリ280にアドレスを割り当てるアドレス信号と、前記入力メモリ260及び出力メモリ280の動作を制御するイネーブル/ディスエーブル信号と、前記メモリ260及び280のそれぞれに貯蔵されているデータを読み出すか、暗号化されたデータを貯蔵する読出し/書込み(WRITE/READ)信号と、割り当てられたアドレスに単位大きさのデータを貯蔵するデータ信号と、を含む。従って、前記メモリ260、280のそれぞれは、割り当てられたアドレスに単位データを貯蔵するかまたは出力する。
図3は、本発明の実施例が適用されるKASUMI暗号化アルゴリズムを示す。
図3を参照すると、KASUMI暗号化ブロックは、64ビットの平文信号(plaintext)を入力して8回の暗号化ステップを経て64ビットの暗号化信号(ciphertext)を出力する8−ラウンドFeistel構造を有する暗号化ブロックシステムである。ここで、Feistel構造とは、入力された2nビットの入力信号をそれぞれnビットの信号L0及びR0に分割してそれぞれの暗号化ブロックを通じてm回のラウンド演算を通じて暗号化及び復号化を遂行するシステムであって、二回のラウンド演算を通じて完全拡散が行われる。従って、暗号化アルゴリズムの遂行速度が速い長所を有する。さらに詳細に説明すると、前記KASUMI暗号化ブロックで前記64ビットの入力信号は、それぞれ32ビットの信号L0と32ビットの信号R0とに分割されて暗号化演算が遂行される。前記32ビットの信号L0と前記32ビットの信号R0は、複数のFLi暗号化部(1≦i≦8)310、320、330、340、350、360、370、380及び複数のF0i暗号化部(1≦i≦8)410、420、430、440、450、460、470、480でキースケジューラー(図示せず)を通じて提供される暗号化キーKIi(1≦i≦8)、KLi(1≦i≦8)、及びKOi(1≦i≦8)によって暗号化演算が遂行されて64ビットの暗号化信号になる。
まず、一番目奇数ラウンド暗号化演算を例に挙げて説明する。入力された32ビットの信号L0は、FL1暗号化部310でキースケジューラーを通じて提供される第1暗号化キーKL1によって暗号化演算が遂行されて暗号化信号L01になる。前記暗号化信号L01は、F01暗号化部410でキースケジューラーを通じて提供される第2暗号化キーKO1と第3暗号化キーKI1によって暗号化演算が遂行されて32ビットの信号L02になる。前記信号L02は、前記32ビットの信号R0と排他的論理和の演算が遂行されて暗号化信号R1になる。
図4は、図3に示したFL暗号化部の詳細な構成を示す。
図5を参照して、FO1暗号化部410を例にあげて説明する。FO1暗号化部410は、複数のFIi、jサブ暗号化部(1≦i≦3、1≦j≦3)で構成されて暗号化過程が3つのステップでなされる。図3での32ビットの入力信号L01は、それぞれ16ビットの信号L0と16ビットの信号R0に分割されて伝送される。
図6を参照して、FL1、1サブ暗号化部を例にあげて説明する。16ビットの入力信号(図5で信号L1)は、9ビットの信号RL0と7ビットの信号RR0に分割される。SBox91演算器(以下、‘S91’と称する。)610は、9ビットの入力信号RL0を入力して下記式(2)に適用することによって9ビットの信号y0、y1、...、y8を出力する。
従って、16ビットの暗号化された信号RL4‖RR4は、前記9ビットの信号RL3(=RL4)と7ビットの信号RR4が演算されて生成される。
図7を参照すると、KASUMI暗号化ブロックは、複数の多重化器(MUX1 701、MUX2 703、MUX3 706、MUX4 708、MUX5 710)と、複数のレジスタ(レジスタB1 702、レジスタB2 704)と、複数の暗号化部(FL暗号化部707、FO暗号化部709)と、KASUMI暗号化ブロックの構成要素を制御する制御器700と、暗号化キー値を提供するキースケジューラー711とから構成される。ここで、制御器700は、前記複数のMUX701、703、706、708、及び710に制御信号を印加して奇数ラウンド暗号化演算及び偶数ラウンド暗号化演算が遂行されるときにFL暗号化部707、FO暗号化部709の演算手順を異なるように制御する。これをさらに具体的に説明すると、下記のようである。
図8を参照すると、複数のKASUMIアルゴリズムブロックで構成された暗号化アルゴリズムf8を具現するもので、受信側から伝送しようとする平文信号が入力されたメモリ870から前記平文信号をロードして暗号化演算を反復的に遂行した後に、最終的に、暗号化された信号を同一のメモリ870に貯蔵するステップを示す。
302、304 シフトレジスタ
303 ORゲート
310〜380 FLi暗号化部(1≦i≦8)
410〜480 F0i暗号化部(1≦i≦8)
Claims (22)
- 長さが2nである入力ビット列を長さがnである第1及び第2サブビット列に分割して暗号化手順によって暗号化演算を遂行して、最終的に長さが2nである暗号化ビット列を出力する暗号化装置において、
制御信号に従って前記第1サブビット列を入力して第1暗号化コードKL1,1、KL1,2により暗号化することによって長さがnである第1暗号化ビット列を出力するか、第2暗号化ビット列を入力して前記第1暗号化コードKL1,1、KL1,2により暗号化することによって長さがnである第3暗号化ビット列を出力する第1暗号化部と、
前記制御信号に従って前記第1暗号化ビット列を入力して第2暗号化コードKO1,1、KO1,2、KO1,3及び第3暗号化コードKL1,1、KL1,2、KL1,3により暗号化することによって長さがnである前記第4暗号化ビット列を出力するか、前記第1サブビット列を入力して前記第2暗号化コードKO1,1、KO1,2、KO1,3及び前記第3暗号化コードKI1,1、KI1,2、KI1,3により暗号化することによって長さがnである前記第2暗号化ビット列を出力する第2暗号化部と、
前記第1サブビット列、前記第1暗号化ビット列、及び前記第2暗号化ビット列に同一のサイズの長さがnである所定の第1暗号化コードKL1,1、KL1,2と第2暗号化コードKO1,1、KO1,2、KO1,3と第3暗号化コードKI1,1、KI1,2、KI1,3とを提供するキースケジューラーと、
前記制御信号に従って複数の多重化器が前記第1サブビット列を出力して前記第1暗号化部に入力されるか、前記第2暗号化部に入力されて前記キースケジューラーから提供される前記第1暗号化コードKL1,1、KL1,2、第2暗号化コードKO1,1、KO1,2、KO1,3、及び第3暗号化コードKI1,1、KI1,2、KI1,3によって暗号化演算を遂行するように制御する制御器と、から構成されることを特徴とする暗号化装置。 - 前記制御器は、前記制御信号に従って前記第1サブビット列を出力して第1暗号化部で第1暗号化コードKL1,1、KL1,2により暗号化することによって長さがnである第1暗号化ビット列を出力し、前記第1暗号化ビット列を入力して第2暗号化部で第2暗号化コードKO1,1、KO1,2、KO1,3及び第3暗号化コードKI1,1、KI1,2、KI1,3により暗号化することによって長さがnである第4暗号化ビット列を出力し、前記第2サブビット列を出力するように制御した後に、前記第4暗号化ビット列と前記第2サブビット列との排他的論理和の演算を遂行して第5暗号化ビット列を出力するように制御する請求項1記載の暗号化装置。
- 前記制御器は、前記制御信号に従って前記第1サブビット列を出力して第2暗号化部で第2暗号化コードKO1,1、KO1,2、KO1,3及び第3暗号化コードKI1,1、KI1,2、KI1,3により暗号化することによって長さがnである第2暗号化ビット列を出力し、前記第2暗号化ビット列を入力して第1暗号化部を通じて第1暗号化コードKL1,1、KL1,2により暗号化することによって長さがnである第3暗号化ビット列を出力し、前記第2サブビット列を出力するように制御した後に、前記第3暗号化ビット列と前記第2サブビット列との排他的論理和の演算を遂行して第6暗号化ビット列を出力するように制御する請求項1記載の暗号化装置。
- 前記第1サブビット列と前記第2サブビット列を臨時に貯蔵し、前記制御器から印加される制御信号に従って前記第1サブビット列と前記第2サブビット列を出力する少なくとも2個以上のレジスタをさらに備える請求項1記載の暗号化装置。
- 前記制御器は、複数の多重化器に第1制御信号を印加して前記第1暗号化部が前記第1サブビット列を入力して第1暗号化コードKL1,1、KL1,2により暗号化することによって前記第1暗号化ビット列を出力した後に、第2暗号化部が前記第1暗号化ビット列を第2暗号化コードKO1,1、KO1,2、KO1,3及び第3暗号化コードKI1,1、KI1,2、KI1,3により暗号化することによって長さがnである第4暗号化ビット列を出力するように制御する請求項2記載の暗号化装置。
- 前記制御器は、複数の多重化器に第2制御信号を印加して前記第2暗号化部が前記第1サブビット列を入力して第2暗号化コードKO1,1、KO1,2、KO1,3及び第3暗号化コードKI1,1、KI1,2、KI1,3により暗号化することによって前記第2暗号化ビット列を出力した後に、前記第1暗号化部で前記第2暗号化ビット列を第1暗号化コードKL1,1、KL1,2により暗号化することによって前記第3暗号化ビット列を出力するように制御する請求項3記載の暗号化装置。
- 長さが2nである第1入力ビット列を長さがnである第1及び第2サブビット列に分割して暗号化手順によって暗号化演算を遂行して、最終的に長さが2nである暗号化ビット列を出力する暗号化方法において、
制御器から印加される制御信号に従って第1暗号化部が前記長さがnである第1サブビット列を入力してキースケジューラーから提供される第1暗号化コードKL1,1、KL1,2により暗号化することによって長さがnである第1暗号化ビット列を出力するか、第2暗号化部から出力される長さがnである第2暗号化ビット列を入力して前記第1暗号化コードKL1,1、KL1,2により暗号化することによって長さがnである第3暗号化ビット列を出力するステップと、
前記制御器から印加される制御信号によって第2暗号化部が前記長さnである前記第1暗号化ビット列を入力して前記キースケジューラーから提供される第2暗号化コードKO1,1、KO1,2、KO1,3及び第3暗号化コードKI1,1、KI1,2、KI1,3により暗号化することによって長さがnである前記第4暗号化ビット列を出力するか、前記長さがnである前記第1サブビット列を入力して前記第2暗号化コードKO1,1、KO1,2、KO1,3及び第3暗号化コードKI1,1、KI1,2、KI1,3により暗号化することによって長さがnである前記第2暗号化ビット列を出力するステップと、から構成されることを特徴とする暗号化方法。 - 制御信号に従って前記第1暗号化部が前記第1サブビット列を入力してキースケジューラーから提供される第1暗号化コードKL1,1、KL1,2により暗号化することによって長さがnである第1暗号化ビット列を出力するステップと、
前記第2暗号化部が前記第1暗号化ビット列を入力してキースケジューラーから提供される第2暗号化コードKO1,1、KO1,2、KO1,3及び第3暗号化コードKI1,1、KI1,2、KI1,3により暗号化することによって長さがnである第4暗号化ビット列を出力するステップと、
前記第4暗号化ビット列と前記第2サブビット列との排他的論理和の演算を遂行して長さがnである第5暗号化ビット列を出力するステップと、から構成される請求項7記載の暗号化方法。 - 制御信号に従って前記第2暗号化部が前記第1サブビット列を入力してキースケジューラーから提供される第2暗号化コードKO1,1、KO1,2、KO1,3及び第3暗号化コードKI1,1、KI1,2、KI1,3により暗号化することによって前記第2暗号化ビット列を出力するステップと、
前記第1暗号化部が前記第2暗号化ビット列を入力してキースケジューラーから提供される第1暗号化コードKL1,1、KL1,2により暗号化することによって長さがnである第3暗号化ビット列を出力するステップと、
前記第3暗号化ビット列と前記第2サブビット列を排他的論理和の演算を遂行して長さがnである第6暗号化ビット列を出力するステップと、から構成される請求項7記載の暗号化方法。 - 少なくとも2個以上のレジスタが前記制御器から印加される制御信号に従って、前記第1サブビット列と前記第2サブビット列を臨時に貯蔵して出力するステップをさらに備える請求項7記載の暗号化方法。
- 前記制御器が複数の多重化器に第1制御信号を印加して前記第1暗号化部が長さがnである第1サブビット列を入力して前記第1暗号化コードKL1,1、KL1,2により暗号化することによって長さがnである第1暗号化ビット列を出力し、前記第2暗号化部が前記第1暗号化ビット列を入力して第2暗号化コードKO1,1、KO1,2、KO1,3及び第3暗号化コードKI1,1、KI1,2、KI1,3により暗号化することによって長さがnである第4暗号化ビット列を出力するように制御するステップである請求項8記載の暗号化方法。
- 前記制御器が複数の多重化器に第2制御信号を印加して第2暗号化部が前記第1サブビット列を入力して第2暗号化コードKO1,1、KO1,2、KO1,3及び第3暗号化コードKI1,1、KI1,2、KI1,3により暗号化することによって長さがnである前記第2暗号化ビット列を出力し、第1暗号化部が前記第2暗号化ビット列を入力して第1暗号化コードKL1,1、KL1,2により暗号化することによって長さがnである第3暗号化ビット列を出力するように制御するステップである請求項9記載の暗号化方法。
- 長さが2nである第1入力ビット列を入力して第1暗号化演算を遂行して長さが2nである第1暗号化ビット列を出力して長さがmである第2入力ビット列と第2暗号化演算を遂行して、最終的に長さがmである第2暗号化ビット列を出力する暗号化装置において、
前記第1入力ビット列を入力してキースケジューラーから提供される長さが4nである暗号化コードによって暗号化することにより、長さが2nである第1暗号化ビット列を出力する暗号化部と、
制御信号に従ってメモリから前記長さがmである第2入力ビット列を出力して前記第1暗号化ビット列と暗号化演算を遂行して長さがmである第2暗号化ビット列を出力し、前記制御信号に従って前記メモリに前記第2暗号化ビット列をさらに貯蔵するように制御する制御器と、から構成されることを特徴とする暗号化装置。 - 前記制御器は、メモリに制御信号を印加して前記長さがmである第2入力ビット列のうち、任意のアドレスに割り当てられている単位大きさの第1サブビット列を出力して前記第1暗号化ビット列と暗号化演算を遂行した後に、単位大きさを有する第2サブ暗号化ビット列を出力し、前記メモリに制御信号を印加して前記アドレスに前記第2サブ暗号化ビット列をさらに貯蔵するように制御する請求項13記載の暗号化装置。
- 前記第1入力ビット列を入力してキースケジューラーから提供される長さが4nである暗号化コードによって暗号化することにより、長さが2nである第1暗号化ビット列を出力する暗号化部は、前記メモリに貯蔵されている前記第2入力ビット列の長さに従って前記第1暗号化演算を反復的に遂行する請求項13記載の暗号化装置。
- 前記制御器は、前記メモリに読出し制御信号を印加して前記長さがmである第2入力ビット列のうち、任意のアドレスに割り当てられている単位大きさの第1サブビット列を出力して前記第1暗号化ビット列と暗号化演算を遂行した後に、単位大きさを有する第2サブ暗号化ビット列を出力し、前記メモリに書込み制御信号を印加して前記アドレスに前記第2サブ暗号化ビット列をさらに貯蔵するように制御する請求項14記載の暗号化装置。
- 前記メモリは、前記制御器の制御信号に従って読出し動作及び書込み動作を遂行するバッファメモリである請求項16記載の暗号化装置。
- 長さが2nである第1入力ビット列を入力して第1暗号化演算を遂行して長さが2nである第1暗号化ビット列を出力して長さがmである第2入力ビット列と第2暗号化演算を遂行して、最終的に長さがmである第2暗号化ビット列を出力する暗号化方法において、
暗号化部が前記第1入力ビット列を入力してキースケジューラーから提供される長さが4nである暗号化コードによって第1暗号化することにより、長さが2nである第1暗号化ビット列を出力するステップと、
制御器がメモリに制御信号を印加して前記長さがmである第2入力ビット列を出力し、前記第1暗号化ビット列と暗号化演算を遂行した後に、長さがmである第2暗号化ビット列を出力して前記メモリに制御信号を印加して前記第2暗号化ビット列をさらに貯蔵するステップと、から構成されることを特徴とする暗号化方法。 - 前記制御器がメモリに制御信号を印加して前記長さがmである第2入力ビット列を出力し、前記第1暗号化ビット列と暗号化演算を遂行した後に、長さがmである第2暗号化ビット列を出力して前記メモリに制御信号を印加して前記第2暗号化ビット列をさらに貯蔵するステップは、
前記制御器が前記メモリに制御信号を印加して前記長さがmである第2入力ビット列のうち、任意のアドレスに割り当てられている単位大きさの第1サブビット列を出力し、前記第1暗号化ビット列と第2暗号化演算を遂行した後に、単位大きさを有する第2サブ暗号化ビット列を出力し、前記制御信号に従って前記メモリの同一のアドレスに前記第2サブ暗号化ビット列をさらに貯蔵するように制御するステップである請求項18記載の暗号化方法。 - 前記暗号化部が前記第1入力ビット列を入力してキースケジューラーから提供される長さが4nである暗号化コードによって第1暗号化することにより、長さが2nである第1暗号化ビット列を出力するステップは、
前記暗号化部が前記メモリに貯蔵されている前記第2入力ビットの長さに従って前記第1暗号化演算を反復的に遂行して前記第1暗号化ビット列を出力するステップである請求項18記載の暗号化方法。 - 前記制御器は、前記メモリに読出し制御信号を印加して前記長さがmである第2入力ビット列のうち、任意のアドレスに割り当てられている単位大きさの第1サブビット列を出力して前記第1暗号化ビット列と暗号化演算を遂行した後、単位大きさを有する第2サブ暗号化ビット列を出力し、前記メモリに書込み制御信号を印加して前記アドレスに前記第2サブ暗号化ビット列をさらに貯蔵するステップである請求項19記載の暗号化方法。
- 前記メモリは、制御器の制御信号に従って読出し動作及び書込み動作を遂行するバッファメモリである請求項21記載の暗号化方法。
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