JP2004236204A - Image processing device - Google Patents

Image processing device Download PDF

Info

Publication number
JP2004236204A
JP2004236204A JP2003024993A JP2003024993A JP2004236204A JP 2004236204 A JP2004236204 A JP 2004236204A JP 2003024993 A JP2003024993 A JP 2003024993A JP 2003024993 A JP2003024993 A JP 2003024993A JP 2004236204 A JP2004236204 A JP 2004236204A
Authority
JP
Japan
Prior art keywords
circuit
image data
pixel
data
processing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003024993A
Other languages
Japanese (ja)
Inventor
Makoto Yamashita
真 山下
Takamichi Tamura
隆導 田村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Noritsu Koki Co Ltd
Original Assignee
Noritsu Koki Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Noritsu Koki Co Ltd filed Critical Noritsu Koki Co Ltd
Priority to JP2003024993A priority Critical patent/JP2004236204A/en
Publication of JP2004236204A publication Critical patent/JP2004236204A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Facsimile Image Signal Circuits (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide an image processing device which processes at a high speed and at a low cost for a specified process mode. <P>SOLUTION: The image processing device is constituted by providing a data-setting circuit for setting processing data which is for computing image data of each pixel, in an area to be processed; a computation circuit PU for computing image data of a pixel, sequentially inputting under a raster scanning state, and the processing the data; a lateral accumulative adder circuit 53 for calculating an additional value of the image data of the pixel, laid out in a lateral direction in the area to be processed of the image data processed by the computation circuit PU; and a vertical accumulative adder circuit 54 for adding the image data, added in the lateral accumulative adder circuit, in the vertical direction of the area to be processed. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、ラスタ走査状態で順次に入力される画素の画像データにおける処理対象エリアの画素に対して所定の画像処理を実行する画像処理装置に関する。
【０００２】
【従来の技術】
かかる画像処理としては、例えば「ぼかし処理」のようないわゆる画像のフィルタ処理のように、処理対象エリアとしてｍ行×ｎ列のエリアを設定して、そのエリアの各画素に重み係数を設定し、各画素の画像データに前記重み係数を乗算すると共にその乗算結果を処理対象エリアの全ての画素について総和することで、前記処理対象エリアの中心の画素の画像データを求めるような処理がある。
更に、例えば、下記特許文献１には、汎用のＣＰＵあるいはＤＳＰを用いて、写真フィルムにキズ等が付いていることによる読取り画像データ中の異常画像データを修正する技術が記載されている。
【０００３】
【特許文献１】
特開２００１−７８０３８号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、上述のような処理を汎用のＣＰＵやＤＳＰによって実行させようとすると、ラスタ走査状態で高速に入力される各画素の画像データをリアルタイムに処理するのは困難である。
具体的な数値で説明すると、処理対象のエリアのサイズを１５画素×１５画素と想定し、ＤＳＰ等からのメモリアクセスの周波数を１３３ＭＨｚとすると、１５画素×１５画素のエリアに対するデータ取り込みの繰返し周波数は、１３３ＭＨｚ／（１５×１５）＝０．５９１ＭＨｚとなる。
これは、原則的に高速メモリと汎用の演算素子の組み合わせを用いた場合、各画素の画像データの入力周波数を０．５９１ＭＨｚよりも小さくする必要があることを意味しており、実際には、５画素×５画素程度より大きいサイズでは画像データの入力周波数が数十ＭＨｚ程度となるような用途には適用できない。
本発明は、かかる実情に鑑みてなされたものであって、その目的は、特定の処理態様について、低コストで高速に処理できる画像処理装置を提供する点にある。
【０００５】
【課題を解決するための手段】
上記請求項１記載の構成を備えることにより、処理対象エリア内の各画素の画像データを演算処理するための処理用データを設定するデータ設定回路と、ラスタ走査状態で順次に入力される画素の画像データと前記処理用データとを演算処理する演算処理回路と、前記演算処理回路にて処理された画像データの前記処理対象エリアにおける横方向に並ぶ画素の画像データの加算値を演算する横方向累積加算回路と、前記横方向累積加算回路にて加算処理された画像データを前記処理対象エリアの縦方向で加算する縦方向累積加算回路とが設けられて画像処理装置が構成されている。
【０００６】
すなわち、各画素の画像データがラスタ走査状態で順次に入力される状態で、画素の画像データと前記処理用データとを演算処理して、その演算結果を処理対象エリア内の画素について総加算するという処理を、先ず処理対象エリア内の横方向について加算処理を行い、その加算処理の結果を縦方向で加算処理することで、画像処理装置の回路構成を簡素化することができる。
つまり、処理対象エリアについての総和を横方向及び縦方向の区別なく一律に実行しようとすると、処理対象エリアの画素の画像データを保持するためのマトリックス配置されたレジスタと、処理対象エリアの総画素数に相当する加算器と、更に、Ｄフリップフロップ等の加算器の周辺回路が加算器の夫々について画像データのデータ長分だけ必要となり、例えば、ＦＰＧＡのような論理回路上にこれらの回路を収めるのは極めて困難なものとなるのに対して、上述のように横方向と縦方向とを分離して加算処理することで、必要となる加算器等の数が極めて少なくすることができ、しかも、汎用のＣＰＵ等を使用する場合に比べてはるかに高速に処理できる。
もって、特定の処理態様について、低コストで高速に処理できる画像処理装置を提供できるに至った。
尚、前記横方向及び前記縦方向とはラスタ走査を基準にしたものであり、連続して入力される画素の並び方向が前記横方向であり、その画素の並びで構成される「行」の並び方向が縦方向である。
【０００７】
又、上記請求項２記載の構成を備えることにより、前記横方向累積加算回路は、前記演算処理回路からラスタ走査状態で順次に入力される画素の画像データと第１累積加算値とを加算する横方向加算回路と、前記演算処理回路からラスタ走査状態で順次に入力される画素の画像データを、前記処理対象エリアの横方向の画素数に対応する入力タイミング数だけ遅延させる横方向遅延回路と、前記横方向加算回路の加算値から前記横方向遅延回路の出力値を減算して前記第１累積加算値を出力する横方向減算回路とを備えて構成され、前記縦方向累積加算回路は、ラスタ走査状態で順次に入力される前記横方向累積加算回路の出力値と第２累積加算値とを加算する縦方向加算回路と、ラスタ走査状態で順次に入力される前記横方向累積加算回路の出力値を、入力画像における前記処理対象エリアの行数分の画素数に対応する入力タイミング数だけ遅延させる第１縦方向遅延回路と、前記縦方向加算回路の加算値から前記第１縦方向遅延回路の出力値を減算する縦方向減算回路と、前記縦方向減算回路の出力値を、入力画像の１行分の画素数に対応する入力タイミング数だけ遅延させて前記第２累積加算値を出力する第２縦方向遅延回路とを備えて構成されている。
【０００８】
すなわち、処理対象エリアの画素の画像データの横方向の加算については、前記横方向加算回路にて、既加算値である前記第１累積加算値に新たに入力される画素の画像データの値を加算して行くと共に、その横方向加算回路の出力値から前記横方向遅延回路の出力値を前記横方向減算回路にて減算することで、新たに入力された画素の画像データを既加算値に加算するに伴って、その既加算値に含まれる画像データのうちの最も先行して入力された画素の画像データを減算することになり、前記横方向減算回路の出力として得られる前記横方向累積加算回路の出力は、常に、処理対象エリアの横幅分の画素の画像データについての加算値を出力することになる。
【０００９】
更に、処理対象エリアの画素の画像データの縦方向の加算については、前記縦方向加算回路にて、既加算値である前記第２累積加算値に前記横方向累積加算回路から新たに入力される値を加算して行くと共に、その縦方向加算回路の出力から前記第１縦方向遅延回路の出力値を前記縦方向減算回路にて減算することで、新たに入力された前記横方向累積加算回路の出力値を既加算値に加算するに伴って、その既加算値に含まれる画像データのうちの最も先行して入力された前記横方向累積加算回路の出力値を減算することになり、前記縦方向減算回路の出力として得られる前記縦方向累積加算回路の出力は、常に、処理対象エリア内に存在する全ての画素の画像データについての加算値を出力することになる。尚、この縦方向累積加算回路において、前記第２遅延回路を設けているのは、前記横方向累積加算回路の出力値のうちの縦方向に並ぶものを加算するためである。
以上のような回路構成とすることで、画像処理装置は、最小構成としては、２組の加算器及び減算器と、遅延回路等とからなる極めて簡素な回路構成とすることができる。
【００１０】
又、上記請求項３記載の構成を備えることにより、前記データ設定回路は、ラスタ走査状態で順次に入力される画素の画像データに応じて前記処理用データを設定するように構成されている。
従って、入力画像データに対して演算処理するための前記処理用データが、入力画像データによってダイナミックに変化する場合の画像処理に本発明を適用することができ、高機能な画像処理を高速且つ低コストで実現することができる。
【００１１】
又、上記請求項４記載の構成を備えることにより、前記処理対象エリアの大きさを、ラスタ走査状態で順次に入力される画素の画像データに応じて設定するエリアサイズ設定回路が設けられている。
すなわち、上述の画像処理の中には、入力画像データによって前記処理対象エリアのサイズをダイナミックに変化させることを必要とする場合があるが、そのような場合に、汎用のＣＰＵやＤＳＰによって画像処理したのでは、処理の複雑化によって処理速度が極めて低下してしまう。
これに対して、上述のように横方向の加算処理と縦方向の加算処理とを分離して実行させることで、簡素な回路構成で対応することができる。
【００１２】
又、上記請求項５記載の構成を備えることにより、前記画像データは、写真フィルムの画像の読取りデータであり且つ赤外透過画像データが含まれ、前記データ設定回路は、前記処理用データとして、画素の画像データが写真フィルムに付いたキズあるいは塵埃による異常画像データであると推定されるときに「０」を設定し、且つ、画素の画像データが正常画像データであると推定されるときに「０」以外の値を設定するように構成され、前記演算処理回路は、ラスター走査状態で順次に入力される画素の画像データと前記処理用データとを乗算するように構成され、前記異常画像データであると推定された画素の画像データと、その画素の周囲を前記処理対象エリアとした前記縦方向累積加算回路の出力値との比較により、前記異常画像データであると推定された画素が前記異常画像データであるか否かを確定する異常データ確定回路が設けられている。
【００１３】
すなわち、画像処理装置を、写真フィルムに付いたキズ等によって写真フィルムの駒画像の読取りデータに含まれる異常画像データの存在を精度良く特定するための処理装置として構成しているのである。
順次に入力される画素の画像データが前記異常画像データか否かの推定は、一般に写真フィルムの赤外透過画像データを取得することによって行われる。
これは、写真フィルムの赤外透過画像データが、写真フィルム上の被写体画像にはあまり影響を受けず、写真フィルム上にキズ又は塵埃が存在するとそのキズ等によって赤外光が散乱されて像として反映されることを利用している。
但し、赤外透過画像データは、写真フィルム上の被写体画像に全く影響を受けないわけではないので、被写体画像の色分布によっては、あるいは、キズ等の程度によっては、正常な画像データを前記異常画像データと判断してしまう場合がある。
【００１４】
そこで、赤外透過画像データによって前記異常画像データと推定される画素を前記異常画像データの候補として選び出し、前記異常画像データと推定された画素の画像データとそれの周囲に存在する正常画像データとを比較することで、異常画像データか否かを特定しているのである。
この処理過程において、前記異常画像データと推定された画素の周囲を前記処理対象エリアとして、正常画素の画像データのみを加算対象とするように前記処理用データを設定し、前記横方向累積加算回路及び前記縦方向累積加算回路にて周囲の正常画素の平均的な画像データを求めるのである。
もって、写真フィルムの読み取り画像データにキズ等による異常画像データが存在するか否かの高精度な判別を、高速且つ低コストで行うことができるものとなった。
【００１５】
【発明の実施の形態】
以下、本発明の画像処理装置を備えた写真プリント装置の実施の形態を図面に基づいて説明する。
本実施の形態で例示する写真プリント装置ＤＰは、図１５に外観を示すように、いわゆるデジタルミニラボ機として知られているものであり、図１４のブロック図に示すように、現像処理済みの写真フィルムやメモリーカード，ＭＯあるいはＣＤ−Ｒ等から写真プリントを作製するための画像データを取り込んで露光用画像データを生成する画像入力装置ＩＲと、画像入力装置ＩＲにて生成した露光用画像データを印画紙１に露光処理する露光・現像装置ＥＰとから構成されている。
【００１６】
〔画像入力装置ＩＲの概略構成〕
画像入力装置ＩＲには、図１４に概略的に示すように、写真フィルムの駒画像を赤色，緑色及び青色の画像データとして読み取ると共に写真フィルムの赤外透過画像データを読み取るフィルムスキャナ２と、メモリーリーダ，ＭＯドライブ及びＣＤ−Ｒドライブ等を備えた外部入出力装置４と、フィルムスキャナ２の制御のほか写真プリント装置ＤＰ全体の管理を実行する主制御装置６とが備えられ、更に、主制御装置６には、仕上がりプリント画像をシミュレートしたシミュレート画像や各種の情報を表示出力するモニタ６ａと、露光条件の手動設定等や制御情報の入力操作をするための操作卓６ｂとが接続されている。
【００１７】
〔主制御装置６の構成〕
主制御装置６には、図１４に概略的に示すように、フィルムスキャナ２から入力された画像データに基づいて作製したときのプリント画像を予測する演算処理を実行するシミュレート演算部１０と、フィルムスキャナ２から入力された画像データに基づいて、露光・現像装置ＥＰを露光作動させるための露光用画像データを生成する画像処理装置１１と、これらの動作を管理するコントローラ１２とが備えられている。
コントローラ１２は、フィルムスキャナ２及び後述の露光制御装置２１と共にネットワーク接続されて、相互に種々の管理情報の授受を行っている。
【００１８】
〔画像処理装置１１の構成〕
画像処理装置１１は、上述のように前記露光用画像データを生成するのであるが、その画像処理の一部として、フィルムスキャナ２にて写真フィルムの駒画像を読み取る際に、写真フィルムにキズが付いているかあるいは塵埃が付着している等により撮影された本来の画像の一部が欠落したときの補正処理（以下、この補正処理を「キズ消し処理」と称する）を行う機能を有している。
このキズ消し処理のために、フィルムスキャナ２は、赤色，緑色及び青色の読み取り画像データの他に、写真フィルムの赤外線透過画像データを出力している。写真フィルムに赤外線を照射すると、その赤外線は各感色層はそのまま透過するが、前記キズあるいは塵埃等が存在する部分ではそれらによって散乱されて、センサにて検出される赤外線透過光量が減少する。
従って、各画素の赤外線透過画像データが設定判別値より大きいか否かという設定条件によって、キズあるいは塵埃により発生した異常画像データか否かを確認できるのである。
【００１９】
但し、単純に、各画素の赤外線透過画像データが前記設定判別より大きいか否かのみで判断すると、赤外線透過画像データへの画像の赤色成分のクロストーク等によりキズあるいは塵埃等の存否を正確に判断できない場合がある。
そのため、画像処理装置１１では、先ず、キズあるいは塵埃等の存在箇所であるか否かの判断の対象となっている画素（以下、この画素を「着目画素」と称する）の画像データ単体で前記異常画像データであると推定できるか否かを判定し、次に、その判定で前記異常画像データと推定した画素の近くの画素からキズあるいは塵埃等の存在しない画素（以下、この画素を「正常画素」と称する）を設定個数（本実施の形態では、この設定個数を８個とする）以上選び出し、それらの正常画素の平均赤外線透過光量（すなわち正常画像データ）と前記着目画素の赤外線透過光量とを比較しそれらの差が設定値以上であればキズあるいは塵埃等の存在する画素（以下、この画素を「特徴画素」と称する）と特定する。尚、写真フィルムにおける透過光量の減少は、写真フィルム上の画像濃度の増大に対応するので、便宜上、以下において、前記キズ等による検出赤外線透過光量の減少を赤外線透過濃度の増大と表現する場合がある。
【００２０】
上述の処理を行うために、画像処理装置１１には、図１１に示すように、前記着目画素を中心として前記設定個数の正常画素が存在するできるだけ小さい領域を特定する最小領域特定回路３１と、前記着目画素が前記特徴画素に該当するか否かを最終的に特定する特徴画素確定回路３２とが備えられ、更に、これらの回路によって前記特徴画素と確定された画素の画像データを修正する特徴画素補正回路３３が備えられている。特徴画素補正回路３３は、前記特徴画素と確定された画素自身及び近傍の前記正常画素の赤色，緑色及び青色の画像データを参照し、補間等によって画像データを修正する。
最小領域特定回路３１及び特徴画素確定回路３２等は、論理回路であるＦＰＧＡによって構成されているが、後述のように一部をＦＩＦＯメモリによって置き換えることもでき、いずれの場合でも、上記処理をリアルタイム処理するように構成されている。
【００２１】
〔最小領域特定回路３１の構成〕
詳しくは後述するが、本実施の形態では、前記着目画素を中心とする７行７列（７画素×７画素）の画素エリア，前記着目画素を中心とする５行５列（５画素×５画素）の画素エリア及び前記着目画素を中心とする３行３列（３画素×３画素）の画素エリアを夫々処理対象エリアとして、処理対象エリアの大きさを３段階に設定している。
最小領域特定回路３１は、上記の３段階の大きさの処理対象エリアのうち、前記着目画素を中心として前記設定個数の正常画素が存在するできるだけ小さい処理対象エリアを特定する。
従って、最小領域特定回路３１は、前記処理対象エリアの大きさを、ラスタ走査状態で順次に入力される画素の画像データに応じて設定するエリアサイズ設定回路ＡＳとして機能する。
【００２２】
最小領域特定回路３１には、図４に示すように、ラスタ走査状態で順次に入力される各画素の画像データ（赤外線透過画像データ）について、設定条件に適合するか否かを１ビットデータとして順次出力する条件判別回路３６と、その条件判別回路３６の出力データを各画素の画像データの入力に伴って順次にシフト可能な状態で設定行数分について記憶可能な記憶エリアを有し、且つ、その記憶エリアの各行の行端からデータを取り出し可能に構成した第１シフトレジスタ３７と、前記条件判別回路３６及び第１シフトレジスタ３７の各行の夫々に対応して備えられて、条件判別回路３６及び第１シフトレジスタ３７の各行端からの出力データを設定ビット数分について記憶保持可能な第２シフトレジスタ３８と、第２シフトレジスタ３８により形成されるエリアを同心状に区分して形成される区分領域の夫々について、同一値（本実施の形態では「１」）となるビットの数を計数する計数回路３９と、計数回路３９の出力値を内周側ほど高い優先順位となるように順次に加算し且つ各加算値を出力する加算回路４０ａ、及び、前記各加算値と設定値との比較により、前記同一値となるビットの数が前記設定値（「８」）と同数以上となる前記区分領域を特定する領域特定回路４０ｂが一体となった加算＆領域特定回路４０とが設けられている。
【００２３】
〔条件判別回路３６の構成〕
条件判別回路３６は、上述のように、ラスタ走査状態で順次に入力される各画素の画像データ（赤外線透過画像データ）について、設定条件に適合するか否かを１ビットデータとしてデータの入力と同期して順次出力するのであるが、この設定条件は、本実施の形態では、前記各画素の画像データ（赤外線透過画像データ）が設定判別値より大きいか否かである。この設定判別値は、キズ等の存在しない写真フィルムの平均的な赤外線透過濃度よりも若干大きい値に設定されている。
【００２４】
後述のように、条件判別回路３６が出力する１ビットデータは各画素の画像データに対して乗算処理されるので、条件判別回路３６は、前記処理対象エリア内の各画素の画像データを演算処理（本実施の形態では乗算処理）するための処理用データを設定するデータ設定回路ＤＳとして機能し、ラスタ走査状態で順次に入力される画素の画像データに応じて前記処理用データを設定している。
条件判別回路３６には、上記機能を実現するために、図５に示すように、前記正常画素に該当するか否かの設定判別値を保持する比較値設定回路４１と、ラスタ走査状態で順次に入力される各画素の画像データ（赤外線透過画像データ）と比較値設定回路４１の保持値とを比較する比較回路４２とが備えられる他、同期調整用の複数個のＤフリップフロップ４３が備えられている。Ｄフリップフロップ４３には同期用のクロックが入力されているが、記載を省略している。以下の回路に記載する各Ｄフリップフロップについても同様である。
本実施の形態では、各画素の画像データは１６ビットで構成され、比較回路４２の出力は、比較値設定回路４１の判別値以下で前記正常画素と判別できる画素を「１」とし、比較値設定回路４１の判別値より大きく前記異常画像データからなる特徴画素であると推定できる画素を「０」とする１ビットのデータとして出力（図４等におて「状態出力」と表記）する。
【００２５】
〔第１シフトレジスタ３７の構成〕
本実施の形態では、第１シフトレジスタ３７は、図６に示すように、Ｄフリップフロップ４６を直列に接続して構成されている。
フィルムスキャナ２から送られて来る画像データは、各画素を仮想的に四角で示す図１２のようにＭ個の列で構成される画素の画像データがラスタ走査状態で順次入力され、この列数「Ｍ」は、写真フィルムの横幅方向（短辺側）におけるＣＣＤラインセンサの読み取り画素数に相当しており、図１２における縦方向が写真フィルムの長手方向となる。尚「Ｍ」は、本実施の形態では約５０００画素としてある。
本実施の形態では、第１シフトレジスタ３７は、条件判別回路３６の出力データを読取り画像６行分について記憶可能な記憶エリアを有しており、合計「６×Ｍ」個のＤフリップフロップ４６は、図６に示すように、Ｍ個毎に信号線（図６において「ｎ行目出力」〜「ｎ＋５行目出力」として示す）が引き出されており、第１シフトレジスタ３７の記憶エリアの各行の行端からデータと取り出すように構成されている。又、条件判別回路３６の出力（「状態出力」）を、「ｎ＋６行目出力」としてそのまま出力している。
尚、第１シフトレジスタ３７は、Ｄフリップフロップ４６の直列接続ではなく、ＦＩＦＯメモリとＦＩＦＯメモリに対してビット単位で入出力する回路とを備えて構成することも可能であり、この場合、ＦＩＦＯメモリの読み出しポインタ等を操作することによって前記「Ｍ」を可変にして、写真フィルム横幅方向の読み取り画素数が変化した場合にも対応することができる。
【００２６】
〔第２シフトレジスタ３８の構成〕
第２シフトレジスタ３８は、図７に示すように、条件判別回路３６の出力である「ｎ＋６行目出力」と、第１シフトレジスタ３７の各行端からの出力である「ｎ行目出力」〜「ｎ＋５行目出力」の夫々とに対して備えられ、各第２シフトレジスタは、夫々、７ビット分のデータを記憶保持できるように、７個のＤフリップフロップ４７を直列接続して構成されている。
従って、７つの第２シフトレジスタ３８は、図１２（ａ）及び図１２（ｂ）において黒塗りの四角で示す７行７列の画素についての条件判別回路３６の出力データ（「状態出力」）が保持され、図１２（ａ）において黒塗りの四角で示す位置のデータを保持している状態で、次の画素のデータが入力されると中心（前記着目画素）がラスタ走査方向に１つシフトして、図１２（ｂ）において黒塗りの四角で示す位置のデータを保持することになる。尚、本実施の形態では、説明を行い易くするために、第２シフトレジスタ３８で構成されるデータ保持エリアを７行７列にしているが、キズあるいは塵埃等が存在する画素の判別のためには１５行１５列以上のデータ保持エリアを有していることが望ましい。
【００２７】
７つの第２シフトレジスタ３８にて構成される７行７列のデータ保持エリアは、このデータ保持エリアを拡大して示す図１３のように、破線Ａと１点鎖線Ｂとの間の第１区分領域と、１点鎖線Ｂと２点鎖線Ｃとの間の第２区分領域と、２点鎖線よりも外側の第３区分領域との３つの区分領域の区分され、各区分領域は、前記着目画素（図１３において斜線を付して示す中心の画素Ｄ）を中心として同心状となっている。尚、図１３においては、前記正常画素を黒塗りの四角で例示し、前記特徴画素を白抜きの四角で例示している。
図７では、第１区分領域の各レジスタ（Ｄフリップフロップ４７）の出力（８ビット）を「第１区分領域出力」としてまとめて表示し、第２区分領域の各レジスタ（Ｄフリップフロップ４７）の出力（１６ビット）を「第２区分領域出力」としてまとめて表示し、更に、第３区分領域の各レジスタ（Ｄフリップフロップ４７）の出力（８ビット）を「第３区分領域出力」としてまとめて表示している。
【００２８】
〔計数回路３９の構成〕
計数回路３９は、図８に示すように、８ビットの前記「第１区分領域出力」のうち前記正常画素を示すビット値「１」となっているデータ数を計数する第１計数回路８１と、１６ビットの前記「第２区分領域出力」のうち前記正常画素を示すビット値「１」となっているデータ数を計数する第２計数回路８２と、２４ビットの前記「第２区分領域出力」のうち前記正常画素を示すビット値「１」となっているデータ数を計数する第３計数回路８３とが備えられ、更に、同期調整のためのＤフリップフロップ８４が備えられている。
第１〜第３計数回路８１，８２，８３は、計数対象のビット数が異なるもののいずれも、３ビットの入力に対して入力値が「１」となっている個数を出力値とする真理値表を形成する論理回路を基本回路として、それらの基本回路の出力を加算して出力する回路構成としてある。
【００２９】
〔加算＆領域特定回路４０の構成〕
加算＆領域特定回路４０には、図９に示すように、最低限必要な前記正常画素の個数のデータ（「８」）を保持する比較値設定回路９１と、前記「第１計数出力」と比較値設定回路９１の保持値とを比較する比較回路９２と、前記「第２計数出力」を出力するかあるいは「０」値を出力するかを切換えるマルチプレクサ９３と、前記「第１計数出力」とマルチプレクサ９３の出力とを加算する加算回路９４と、加算回路９４の出力と比較値設定回路９１の保持値とを比較する比較回路９５と、前記「第３計数出力」を出力するかあるいは「０」値を出力するかを切換えるマルチプレクサ９６と、加算回路９４の出力とマルチプレクサ９６の出力とを加算する加算回路９７と、加算回路９７の出力と比較値設定回路９１の保持値とを比較する比較回路９８とが備えられ、更に、複数の同期調整用のＤフリップフロップ９９が備えられている。
【００３０】
比較回路９２は、最も内周側の前記「第１区分領域」の前記正常画素の個数である前記「第１計数出力」を比較値設定回路９１の保持値（「８」）と比較し、前記「第１計数出力」が前記保持値以上であるか否かを１ビットのデータで出力する。本実施の形態では、前記「第１計数出力」が前記保持値以上であるときに「１」を、そうでないときに「０」を出力するものとする。
本実施の形態では、前記「第１計数出力」が前記保持値以上であるときは、図９の「第１区分領域出力」として「１」が出力される共に、マルチプレクサ９３の出力選択入力にその「１」が入力される。
マルチプレクサ９３は、この出力選択入力に伴って「０」値を出力する状態にセットする。
この結果、加算回路９４の出力は、前記「第１計数出力」をそのまま出力することになり、従って、比較回路９５の出力結果も「１」となって「第２区分領域出力」も「１」となる。
比較回路９５の出力はマルチプレクサ９６の出力選択入力に入力されて、マルチプレクサ９３と同様に「０」値を出力する状態とする。
従って、加算回路９７の出力は前記「第１計数出力」をそのまま「データ数出力」として出力する。
加算回路９７の出力は比較回路９８によって９１の保持値と比較されるがここでも「１」が出力される。
【００３１】
一方、前記「第１計数出力」が前記保持値未満であるときは、図９の「第１区分領域出力」として「０」が出力される共に、マルチプレクサ９３の出力選択入力にその「０」が入力される。
マルチプレクサ９３は、この出力選択入力に伴って、前記「第２区分領域」の前記正常画素の個数である前記「第２計数出力」を出力する状態にセットする。
この結果、加算回路９４の出力は、前記「第１計数出力」と前記「第２計数出力」とを加算して出力し、比較回路９５は、この加算結果と比較値設定回路９１の保持値を比較して、加算回路９４の出力する加算結果が比較値設定回路９１の保持値以上であれば、前記「第２区分領域出力」として「１」を出力する。
この状態では、マルチプレクサ９６は「０」値を出力するので、前記「データ出力」には、加算回路９４の出力である前記「第１計数出力」と前記「第２計数出力」との加算値が出力される。尚、比較回路９８の出力である前記「第３区分領域出力」も「１」を出力する。
【００３２】
更に、比較回路９５が、前記「第１計数出力」と前記「第２計数出力」との加算結果を比較値設定回路９１の保持値と比較して、加算回路９４の出力する加算結果が比較値設定回路９１の保持値未満であれば、前記「第２区分領域出力」として「０」を出力し、これに伴って、マルチプレクサ９６は前記「第３計数出力」を出力して、加算回路９７は前記「第１計数出力」，前記「第２計数出力」及び前記「第３計数出力」の加算値が前記「データ出力」として出力される。
比較回路９８が、前記「第１計数出力」，前記「第２計数出力」及び前記「第３計数出力」の加算値を比較値設定回路９１の保持値と比較して、加算回路９７の出力する加算結果が比較値設定回路９１の保持値以上であれば、前記「第３区分領域出力」として「１」を出力し、比較値設定回路９１の保持値未満であれば前記「第３区分領域出力」として「０」を出力する。
すなわち、加算＆領域特定回路４０に含まれる加算回路４０ａは、計数回路３９の出力を内周側ほど高い優先順位となるように順次に加算している。
【００３３】
以上をまとめると、「第１区分領域出力，第２区分領域出力，第３区分領域出力」の並び順で、「１，１，１」が出力されたときに、第１区分領域内で前記設定個数以上の正常画素が存在して、図１３において１点鎖線Ｂで囲まれる３行３列の画素エリアを前記処理対象エリアとして設定することになり、「０，１，１」が出力されたときに、第１区分領域と第２区分領域とを加えた領域内で前記設定個数以上の正常画素が存在して、図１３において２点鎖線Ｃで囲まれる５行５列の画素エリアを前記処理対象エリアとして設定することになり、「０，０，１」が出力されたときに、第１区分領域〜第３区分領域を加えた領域内で前記設定個数以上の正常画素が存在して、図１３における７行７列の画素エリアを前記処理対象エリアとして設定することになる。
【００３４】
第２シフトレジスタ３８により構成される７行７列のエリアにおける前記正常画素と前記特徴画素との配置が図１３に示すものであったとすると（黒塗りの四角が前記正常画素）、図９の回路の処理では、前記「第１計数出力」が「１」、前記「第２計数出力」が「７」、そして、前記「第３計数出力」が「１２」であり、前記「第１区分領域出力」が「０」、前記「第２区分領域出力」及び前記「第３区分領域出力」が「１」であり、前記「データ出力」が「８」となる。
これによって、少なくとも８個の前記正常画素が存在する最小のエリア（すなわち前記処理対象エリア）が、前記着目画素を中心とする５行５列の画素エリアであり、その最小エリアに存在する前記正常画素の総数が８個であると特定できる。
【００３５】
〔特徴画素確定回路３２の構成〕
以上のようにして、最小領域特定回路３１において前記最小エリア（すなわち処理対象エリア）とその最小エリア内の前記正常画素の総数が求まると、特徴画素確定回路３２は、それらのデータに基づいて、前記着目画素がキズあるいは塵埃等が存在する前記特徴画素に該当するか否かを特定する。
このために、特徴画素確定回路３２には、図１０に示すように、前記「画像出力」に条件判別回路３６の前記「状態出力」を係数として乗算する変換値生成回路１０１と、変換値生成回路１０１の出力画像データを、前記「第１区分領域出力」，前記「第２区分領域出力」及び前記「第３区分領域出力」の信号にて特定される前記最小エリア内の画素について加算するエリア加算回路１０２と、エリア加算回路１０２の出力を前記「データ数出力」の値で除算する除算回路１０３と、除算回路１０３の出力と前記着目画素とを比較する比較回路１０４と、前記着目画素の画像データが適正なタイミングで比較回路１０４に入力されるように調整する遅延回路１０５とが備えられている。
【００３６】
〔変換値生成回路１０１の構成〕
前記変換値生成回路１０１は、図１に示すように、乗算器５１と、タイミング調整用のＤフリップフロップ５２とが備えられ、条件判別回路３６から入力される前記「画像出力（１６ビット）」と前記「状態出力（１ビット）」とを乗算する。この乗算器５１での処理によって、前記異常画像データと推定された前記特徴画素の画像データには「０」が乗算されて「０」を出力し、正常画素の画像データには「１」が乗算されてそのまま通過する。
従って、変換値生成回路１０１は、ラスタ走査状態で順次に入力される画素の画像データと前記処理用データとを演算処理する演算処理回路ＰＵとして機能する。
【００３７】
〔エリア加算回路１０２の構成〕
エリア加算回路１０２には、図１に示すように、前記処理対象エリアにおける横方向に並ぶ画素の画像データの加算値を演算する横方向累積加算回路５３と、横方向累積加算回路５３にて加算処理された画像データを前記処理対象エリアの縦方向で加算する縦方向累積加算回路５４とが設けられている。
【００３８】
横方向累積加算回路５３には、図２に示すように、３行３列の処理対象エリアでの加算処理のために横方向に並ぶ３画素の画像データを累積加算する３画素加算回路５５と、５行５列の処理対象エリアでの加算処理のために横方向に並ぶ５画素の画像データを累積加算する５画素加算回路５６と、７行７列の処理対象エリアでの加算処理のために横方向に並ぶ７画素の画像データを累積加算する７画素加算回路５７と、３画素加算回路５５，５画素加算回路５６及び７画素加算回路５７に対して兼用される形で備えられる横方向遅延回路５８とが備えられている。
【００３９】
３画素加算回路５５，５画素加算回路５６及び７画素加算回路５７には、夫々、Ｄフリップフロップ５２を経て乗算器５１からラスタ走査状態で順次に入力される画素の画像データ（図２において「データ入力」として示す）と後述する第１累積加算値（すなわち既加算値）とを加算する横方向加算回路ＨＡとしての加算器５５ａ，５６ａ，５７ａと、前記横方向加算回路ＨＡの加算値から前記横方向遅延回路５８の出力値を減算して前記第１累積加算値を出力する横方向減算回路ＨＲとしての減算器５５ｂ，５６ｂ，５７ｂと、タイミング調整用のＤフリップフロップ５５ｃ，５６ｃ，５７ｃとが備えられている。
【００４０】
横方向遅延回路５８は、８個のＤフリップフロップ５８ａを直列に接続すると共に、画像データの流れの上流側から４個目のＤフリップフロップ５８ａの出力を３画素加算回路５５の減算器５５ｂへ入力し、上流側から６個目のＤフリップフロップ５８ａの出力を５画素加算回路５６の減算器５６ｂへ入力し、下流端のＤフリップフロップ５８ａの出力を７画素加算回路５７の減算器５７ｂへ入力する。尚、図２の各Ｄフリップフロップ５５ｃ，５６ｃ，５７ｃ，５８ａは図面を見易くするために簡略化して図示しているが、画像データのビット長に相当する数だけ並列に設けられている。これは、次の図３についても同様である。
従って、横方向遅延回路５８は、Ｄフリップフロップ５２を経て乗算器５１からラスタ走査状態で順次に入力される画素の画像データを、３行３列，５行５列及び７行７列の夫々の大きさの処理対象エリアに対して、処理対象エリアの横方向の画素数に対応する入力タイミング数だけ遅延させて出力している。
【００４１】
上記の回路構成によって、３画素加算回路５５，５画素加算回路５６及び７画素加算回路５７の何れにおいても、画素の画像データが新たに入力される度に、既加算値（前記第１累積加算値）に含まれる画像データのうちの最先に入力された画像データが減算され、横方向に連続する３画素の画像データの加算値（図２において「３×３用出力」として示す），横方向に連続する５画素の画像データの加算値（図２において「５×５用出力」として示す）及び横方向に連続する７画素の画像データの加算値（図２において「７×７用出力」として示す）が求められる。
【００４２】
縦方向累積加算回路５４には、図３に示すように、横方向累積加算回路５３の３行３列の処理対象エリア用の出力である「３×３用出力」，横方向累積加算回路５３の５行５列の処理対象エリア用の出力である「５×５用出力」及び横方向累積加算回路５３の７行７列の処理対象エリア用の出力である「７×７用出力」の夫々に対応して、３×３用縦方向累積加算回路６０，５×５用縦方向累積加算回路６１及び７×７用縦方向累積加算回路６２が設けられ、更に、３×３用縦方向累積加算回路６０，５×５用縦方向累積加算回路６１及び７×７用縦方向累積加算回路６２間でタイミング調整をするための遅延回路６３，６４と、３×３用縦方向累積加算回路６０，５×５用縦方向累積加算回路６１及び７×７用縦方向累積加算回路６２のうちのいずれか１つの出力を選択して出力するマルチプレクサ６５が備えられている。マルチプレクサ６５の出力選択用の制御信号としては、図９に示す加算＆領域特定回路４０の「第１〜第３区分領域出力」が使用される。
【００４３】
３×３用縦方向累積加算回路６０，５×５用縦方向累積加算回路６１及び７×７用縦方向累積加算回路６２の夫々は、ラスタ走査状態で順次に入力される前記横方向累積加算回路５３の出力値と後述する第２累積加算値とを加算する縦方向加算回路ＶＡとしての加算器６０ａ，６１ａ，６２ａと、ラスタ走査状態で順次に入力される前記横方向累積加算回路５３の出力値を、入力画像における前記処理対象エリアの行数分の画素数に対応する入力タイミング数だけ遅延させる第１縦方向遅延回路６０ｂ，６１ｂ，６２ｂと、前記縦方向加算回路ＶＡの加算値から前記第１縦方向遅延回路６０ｂ，６１ｂ，６２ｂの出力値を減算する縦方向減算回路ＶＲとしての減算器６０ｃ，６１ｃ，６２ｃと、前記横方向減算回路の出力値を、入力画像の１行分の画素数に対応する入力タイミング数だけ遅延させて前記第２累積加算値を出力する第２縦方向遅延回路６０ｄ，６１ｄ，６２ｄと、タイミング調整用のＤフリップフロップ６０ｅ，６１ｅ，６２ｅとが備えられている。
【００４４】
前記第１縦方向遅延回路６０ｂ，６１ｂ，６２ｂ及び第２縦方向遅延回路６０ｄ，６１ｄ，６２ｄは、いずれもＦＩＦＯメモリにて構成され、３×３用縦方向累積加算回路６０用の第１縦方向遅延回路６０ｂでは処理対象エリアの行数が３行であるので入力画像の３行分の画素数に対応する画像データの入力タイミング数だけ遅延させられるだけの記憶容量を有し、５×５用縦方向累積加算回路６１用の第１縦方向遅延回路６１ｂでは処理対象エリアの行数が５行であるので入力画像の５行分の画素数に対応する画像データの入力タイミング数だけ遅延させられるだけの記憶容量を有し、７×７用縦方向累積加算回路６２用の第１縦方向遅延回路６２ｂでは処理対象エリアの行数が７行であるので入力画像の７行分の画素数に対応する画像データの入力タイミング数だけ遅延させられるだけの記憶容量を有している。
【００４５】
上記の回路構成によって、３×３用縦方向累積加算回路６０，５×５用縦方向累積加算回路６１及び７×７用縦方向累積加算回路６２の何れにおいても、横方向に並ぶ３画素，５画素あるいは７画素の画像データが加算された画像データが新たに入力される度に、既加算値（前記第２累積加算値）に含まれる画像データのうちの最先に入力された画像データが減算される。ラスタ走査による画素配置と同様の見方をすると、前記第２縦方向遅延回路６０ｄ，６１ｄ，６２ｄの存在により、前記既加算値（前記第２累積加算値）は、夫々、縦方向に連続する３つ，５つ及び７つの画像データの加算値であり、この結果として、各縦方向減算回路ＶＲは、３行３列の処理対象エリア，５行５列の処理対象エリア及び７行７列の処理対象エリアについて、並行して、各処理対象エリアの正常画素の画像データの加算値を出力することになる。
３つの大きさの処理対象エリアのいずれを選択するかは前記着目画素毎に異なり、マルチプレクサ６５は、ラスタ走査状態の画素の画像データの入力と同期して、上述のように図９に示す加算＆領域特定回路４０の「第１〜第３区分領域出力」信号によって、いずれか１つの処理対象エリアについての加算値が選択されて出力される。尚、マルチプレクサ６５の選択対象入力と選択制御入力とは必要に応じて図示を省略する遅延回路等でタイミング調整が行われる。
【００４６】
以上のようにして前記最小エリア（処理対象エリア）内に存在する前記正常画素の画像データの加算値を求め、更に、除算回路１０３によって平均値を求めると、比較回路１０４においてその前記正常画素の画像データとの平均値と前記着目画素の画像データとの差が設定値以上であるときに、その着目画素が前記異常画像データにより構成されるものすなわちキズあるいは塵埃等が存在する画素であると特定する。つまり、比較する両者の画像データの差が小さいときは、前記着目画素は周囲の正常画素と変わるところがなく、本来は正常画像データであるものが、誤って前記異常画像データと推定されたものと判断しているのである。
従って、比較回路１０４は、前記異常画像データであると推定された画素の画像データと、その画素の周囲を前記処理対象エリアとした前記縦方向累積加算回路の出力値との比較により、前記異常画像データであると推定された画素が前記異常画像データであるか否かを確定する異常データ確定回路ＥＣとして機能する。
このようにして前記特徴画素であると特定された前記着目画素の赤色，緑色及び青色の画像データは、特徴画素補正回路３３において、例えば前記最小エリア内の前記正常画素の赤色，緑色及び青色夫々の画像データ及び着目画素自身の赤色，緑色及び青色の画像データによって更新されて、キズ消し処理される。
【００４７】
〔露光・現像装置ＥＰの概略構成〕
露光・現像装置ＥＰは、図１４に示すように、筐体内部に、画像入力装置ＩＲから受け取った露光用の画像データの画像を印画紙１上に露光形成する露光ユニット２０と、露光ユニット２０を制御する露光制御装置２１と、露光ユニット２０にて露光された印画紙１を現像処理する現像処理装置２２と、筐体上面に配置された印画紙マガジン２３から引き出された印画紙１を多数の搬送ローラ２５等にて現像処理装置２２へ搬送する印画紙搬送系ＰＴとが設けられている。露光ユニット２０には、ＰＬＺＴ微小光シャッターをライン状に配列した露光ヘッド２０ａが備えられており、ＰＬＺＴ光シャッタ方式を採用している。
露光・現像装置ＥＰの筐体外部には、図１５に示すように、現像処理部２２にて現像処理及び乾燥処理された印画紙２をオーダ毎に分類するためのソータ２６と、排出口２２ａから排出された印画紙２をソータ２６へ搬送するコンベア２７とが設けられている。
更に、印画紙搬送系ＰＴの搬送経路の途中には、印画紙マガジン２３から引き出された長尺の印画紙１を設定プリントサイズに切断するカッタ２８が備えられている。
【００４８】
〔写真プリントの作製動作〕
次に、上記構成の写真プリント装置ＤＰによる写真プリントの作製動作を概略的に説明する。
操作者が写真フィルムの駒画像について写真プリントの作製を指示入力したときは、主制御装置６は、フィルムスキャナ２に対して写真フィルムの読み取りを指令し、フィルムスキャナ２からその写真フィルムの画像データを順次受取って、画像処理装置１１にて上述の処理を含む画像処理が施されて内蔵されているメモリに記録する。
一方、操作者がメモリーカード，ＭＯあるいはＣＤ−Ｒ等の記録媒体に記録された画像データについて写真プリントの作製を指示入力したときは、主制御装置６は、外部入出力装置４の該当するドライブに画像データの読み取りを指令し、そのドライブから画像データを順次受取って、メモリに記録する。
【００４９】
主制御装置６は、入力された画像データに基づいてシミュレート演算部１０が求めたシミュレート画像をモニタ６ａに表示する。
操作者は、このモニタ６ａ上のシミュレート画像を観察して、適宜に操作卓６ｂから画像補正指示情報の入力操作を行う。
主制御装置６は、入力された前記画像補正指示情報を反映した状態で画像処理装置１１にて露光用の画像データを生成し、露光制御装置２１に送る。
露光制御装置２１は、印画紙搬送系ＰＴから得られる印画紙１の搬送情報に基づいて、印画紙１の前端が所定の露光開始位置まで搬送されて来たことを検知すると、露光ユニット２０の露光処理スピードに対応した速度で露光用画像データを露光ユニット２０へ順次送信する。
露光ユニット２０は、受け取った露光用画像データに基づいて露光ヘッド２０ａの各光シャッタを作動させて印画紙１にプリント画像の潜像を形成する。
露光ユニット２０にて露光処理された印画紙１は、印画紙搬送系ＰＴにて現像処理装置２２へ搬送されて、各現像処理タンクを順次通過することにより現像され、現像処理された印画紙１は、更に乾燥処理された後に排出口からコンベア２７上に排出され、ソータ２６にてオーダー毎にまとめられる。
【００５０】
〔別実施形態〕
以下、本発明の別実施形態を列記する。
（１）上記実施の形態では、本発明の画像処理装置を写真プリント装置ＤＰにおける写真フィルムのキズ消し処理に用いる場合を例示しているが、写真フィルムの駒画像を処理対象とするものに限らず、ぼかし処理等の各種のフィルタ処理にも本発明を適用できる。
この場合、前記データ設定回路ＤＳにて設定される前記処理用データは、処理対象の画像データによって自動的に求めても良いし、操作者が手動設定しても良い。
又、前記演算処理回路ＰＵの処理内容についても、上記実施の形態の乗算処理以外に、例えば加算処理等、画像処理の処理内容に応じて適宜変更できる。
（２）上記実施の形態では、前記処理対象エリアの大きさを３段階に設定する場合を例示しているが、前記処理対象エリアの大きさは所定の大きさに固定しても良いし、２段階あるいは４段階以上に設定するように構成しても良い。
前記処理対象エリアの大きさ自体も適宜に変更可能である。
【００５１】
（３）上記実施の形態では、データ設定回路ＤＳとして機能する条件判別回路３６は、前記異常画像データからなる画素（前記特徴画素）と推定される画素に「０」設定し、正常画素に「１」を設定する場合を例示しているが、条件判別回路３６の「状態出力」の出力ビット数を２ビット以上として、正常画素に「０」以外の任意の数値を設定しても良い。
（４）上記実施の形態では、写真フィルムの読取り画像データにキズ等による異常画像データが含まれるか否かを赤外線透過画像データのみによって判別しているが、赤色，緑色及び青色の画像データについても前記異常画像データの存否の判定に利用しても良い。
【００５２】
（５）上記実施の形態では、データ設定回路ＤＳは、入力される画素の画像データと設定判別値との比較により前記処理用データを設定する場合を例示しているが、例えば、いわゆるルックアップテーブルに入力画像データに応じた前記処理用データを記憶させておき、そのルックアップテーブルに順次に画素の画像データが入力されるに伴って、記憶されている前記処理用データを出力するように構成する等、データ設定回路ＤＳの具体構成は種々変更可能である。
【００５３】
【発明の効果】
上記請求項１記載の構成によれば、各画素の画像データがラスタ走査状態で順次に入力される状態で、画素の画像データと前記処理用データとを演算処理して、その演算結果を処理対象エリア内の画素について総加算するという処理を、先ず処理対象エリア内の横方向について加算処理を行い、その加算処理の結果を縦方向で加算処理することで、画像処理装置の回路構成を簡素化することができる。
【００５４】
又、上記請求項２記載の構成によれば、処理対象エリアの画素の画像データの横方向の加算については、新たに入力された画素の画像データを既加算値に加算するに伴って、その既加算値に含まれる画像データのうちの最も先行して入力された画素の画像データを減算することになり、前記横方向減算回路の出力として得られる前記横方向累積加算回路の出力は、常に、処理対象エリアの横幅分の画素の画像データについての加算値を出力することになる。
更に、処理対象エリアの画素の画像データの縦方向の加算については、新たに入力された前記横方向累積加算回路の出力値を既加算値に加算するに伴って、その既加算値に含まれる画像データのうちの最も先行して入力された前記横方向累積加算回路の出力値を減算することになり、前記縦方向減算回路の出力として得られる前記縦方向累積加算回路の出力は、常に、処理対象エリア内に存在する全ての画素の画像データについての加算値を出力することになる。
以上のような回路構成とすることで、画像処理装置は、最小構成としては、２組の加算器及び減算器と、遅延回路等とからなる極めて簡素な回路構成とすることができる。
【００５５】
又、上記請求項３記載の構成によれば、入力画像データに対して演算処理するための前記処理用データが、入力画像データによってダイナミックに変化する場合の画像処理に本発明を適用することができ、高機能な画像処理を高速且つ低コストで実現することができる。
又、上記請求項４記載の構成によれば、入力画像データによって前記処理対象エリアのサイズをダイナミックに変化させることを必要とする場合に、汎用のＣＰＵやＤＳＰによって画像処理したのでは、処理の複雑化によって処理速度が極めて低下してしまうが、横方向の加算処理と縦方向の加算処理とを分離して実行させることで、簡素な回路構成で対応することができる。
【００５６】
又、上記請求項５記載の構成によれば、写真フィルムのキズ消し処理の処理過程において、前記異常画像データと推定された画素の周囲を前記処理対象エリアとして、正常画素の画像データのみを加算対象とするように前記処理用データを設定し、前記横方向累積加算回路及び前記縦方向累積加算回路にて周囲の正常画素の平均的な画像データを求めてキズ等による異常画像データの特定に利用することで、写真フィルムの読み取り画像データにキズ等による異常画像データが存在するか否かの高精度の判別を、高速且つ低コストで行うことができるものとなった。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる要部ブロック構成図
【図２】本発明の実施の形態にかかる横方向累積加算回路の回路構成図
【図３】本発明の実施の形態にかかる縦方向累積加算回路の回路構成図
【図４】本発明の実施の形態にかかる最小領域特定回路のブロック構成図
【図５】本発明の実施の形態にかかる条件判別回路の回路構成図
【図６】本発明の実施の形態にかかる第１シフトレジスタの回路構成図
【図７】本発明の実施の形態にかかる第２シフトレジスタの回路構成図
【図８】本発明の実施の形態にかかる計数回路のブロック構成図
【図９】本発明の実施の形態にかかる加算＆領域特定回路の回路構成図
【図１０】本発明の実施の形態にかかる特徴画素確定回路のブロック構成図
【図１１】本発明の実施の形態にかかる画像処理装置のブロック構成図
【図１２】本発明の実施の形態にかかる第２シフトレジスタへのデータ取り込みを説明するための図
【図１３】本発明の実施の形態にかかる第２シフトレジスタに取り込まれたデータの状態を説明するための図
【図１４】本発明の実施の形態にかかる写真プリント装置の概略構成図
【図１５】本発明の実施の形態にかかる写真プリント装置の外観斜視図
【符号の説明】
５３ 横方向累積加算回路
５４ 縦方向累積加算回路
５８ 横方向遅延回路
６０ｂ，６１ｂ，６２ｂ 第１縦方向遅延回路
６０ｄ，６１ｄ，６２ｄ 第２縦方向遅延回路
ＡＳ エリアサイズ設定回路
ＤＳ データ設定回路
ＥＣ 異常データ確定回路
ＨＡ 横方向加算回路
ＨＲ 横方向減算回路
ＰＵ 演算処理回路
ＶＡ 縦方向加算回路
ＶＲ 縦方向減算回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an image processing apparatus that executes predetermined image processing on pixels in a processing target area in image data of pixels sequentially input in a raster scanning state.
[0002]
[Prior art]
As such image processing, for example, an area of m rows × n columns is set as a processing target area, and a weight coefficient is set for each pixel of the area, as in a so-called image filtering processing such as “blur processing”. There is a process of multiplying the image data of each pixel by the weighting coefficient and summing up the multiplication result for all the pixels in the processing target area to obtain the image data of the pixel at the center of the processing target area.
Further, for example, Patent Literature 1 below describes a technique for correcting abnormal image data in read image data due to scratches or the like on a photographic film using a general-purpose CPU or DSP.
[0003]
[Patent Document 1]
JP 2001-78038 A
[0004]
[Problems to be solved by the invention]
However, if the above-described processing is executed by a general-purpose CPU or DSP, it is difficult to process image data of each pixel input at high speed in a raster scanning state in real time.
In terms of specific numerical values, assuming that the size of the area to be processed is 15 pixels × 15 pixels and the frequency of memory access from a DSP or the like is 133 MHz, the repetition frequency of data acquisition for an area of 15 pixels × 15 pixels Is 133 MHz / (15 × 15) = 0.591 MHz.
This means that, in principle, when a combination of a high-speed memory and a general-purpose arithmetic element is used, the input frequency of the image data of each pixel needs to be lower than 0.591 MHz. A size larger than about 5 pixels × 5 pixels cannot be applied to applications where the input frequency of image data is about several tens of MHz.
The present invention has been made in view of such circumstances, and an object of the present invention is to provide an image processing apparatus capable of processing a specific processing mode at low cost and at high speed.
[0005]
[Means for Solving the Problems]
With the configuration according to claim 1, a data setting circuit for setting processing data for performing arithmetic processing on image data of each pixel in the processing target area, and a pixel setting circuit for sequentially inputting pixels in a raster scanning state An arithmetic processing circuit for performing arithmetic processing on image data and the processing data, and a horizontal direction for calculating an addition value of image data of pixels arranged in a horizontal direction in the processing target area of the image data processed by the arithmetic processing circuit The image processing apparatus is provided with a cumulative addition circuit and a vertical cumulative addition circuit that adds the image data added by the horizontal cumulative addition circuit in the vertical direction of the processing target area.
[0006]
That is, in a state where the image data of each pixel is sequentially input in a raster scanning state, the image data of the pixel and the processing data are arithmetically processed, and the arithmetic result is added up for the pixels in the processing target area. First, the addition processing is performed in the horizontal direction within the processing target area, and the result of the addition processing is added in the vertical direction, thereby simplifying the circuit configuration of the image processing apparatus.
In other words, if it is attempted to uniformly execute the sum for the processing target area without distinction in the horizontal and vertical directions, a matrix-arranged register for holding the image data of the pixels in the processing target area and the total pixels in the processing target area Adders corresponding to the number and peripheral circuits of the adders such as D flip-flops are required for each of the adders by the data length of the image data. For example, these circuits are arranged on a logic circuit such as an FPGA. While it is extremely difficult to accommodate, by adding the horizontal and vertical directions separately as described above, the number of necessary adders and the like can be extremely reduced, Moreover, processing can be performed at a much higher speed than when a general-purpose CPU or the like is used.
As a result, an image processing apparatus capable of performing low-cost and high-speed processing for a specific processing mode can be provided.
Note that the horizontal direction and the vertical direction are based on raster scanning, and the arrangement direction of continuously input pixels is the horizontal direction. The arrangement direction is the vertical direction.
[0007]
Further, with the configuration according to the second aspect, the horizontal cumulative addition circuit adds the image data of the pixels sequentially input in a raster scanning state from the arithmetic processing circuit to the first cumulative addition value. A horizontal adder circuit, and a horizontal delay circuit that delays image data of pixels sequentially input in a raster scanning state from the arithmetic processing circuit by an input timing number corresponding to the number of horizontal pixels of the processing target area. A horizontal subtraction circuit that subtracts the output value of the horizontal delay circuit from the addition value of the horizontal addition circuit to output the first cumulative addition value, and the vertical cumulative addition circuit includes: A vertical adding circuit for adding the output value of the horizontal cumulative adding circuit and a second cumulative adding value sequentially input in a raster scanning state; and the horizontal cumulative adding circuit sequentially inputting in a raster scanning state A first vertical delay circuit for delaying an output value by an input timing number corresponding to the number of pixels corresponding to the number of rows of the processing target area in the input image; and a first vertical delay circuit based on an addition value of the vertical addition circuit. A vertical subtraction circuit for subtracting an output value of the circuit; and an output value of the vertical subtraction circuit is delayed by an input timing number corresponding to the number of pixels of one row of the input image to output the second cumulative addition value. And a second vertical delay circuit.
[0008]
That is, regarding the horizontal addition of the image data of the pixels in the processing target area, the horizontal addition circuit replaces the value of the image data of the pixel newly input to the first accumulated addition value which is the already added value. Along with the addition, by subtracting the output value of the horizontal delay circuit from the output value of the horizontal addition circuit by the horizontal subtraction circuit, the image data of the newly input pixel is converted to the already added value. Along with the addition, the image data of the pixel that has been input first is subtracted from the image data included in the already added value, and the horizontal accumulation obtained as an output of the horizontal subtraction circuit is obtained. The output of the addition circuit always outputs an addition value for image data of pixels corresponding to the width of the processing target area.
[0009]
Further, regarding the vertical addition of the image data of the pixels in the processing target area, the vertical addition circuit newly inputs the second cumulative addition value which is the already added value from the horizontal cumulative addition circuit. While adding the values, the output value of the first vertical delay circuit is subtracted from the output of the vertical addition circuit by the vertical subtraction circuit, so that the newly input horizontal accumulation circuit is input. With the addition of the output value to the already-added value, the output value of the horizontal-direction accumulative addition circuit, which is input most earlier among the image data included in the already-added value, is subtracted. The output of the vertical accumulation circuit obtained as the output of the vertical subtraction circuit always outputs an addition value for the image data of all the pixels present in the processing target area. The reason why the second delay circuit is provided in this vertical accumulation circuit is to add the output values of the horizontal accumulation circuit arranged in the vertical direction.
With the above-described circuit configuration, the image processing apparatus can have, as a minimum configuration, an extremely simple circuit configuration including two sets of adders and subtractors, a delay circuit, and the like.
[0010]
Further, with the configuration according to the third aspect, the data setting circuit is configured to set the processing data in accordance with image data of pixels sequentially input in a raster scanning state.
Therefore, the present invention can be applied to image processing when the processing data for performing arithmetic processing on input image data dynamically changes according to input image data, and high-performance image processing can be performed at high speed and low speed. It can be realized at cost.
[0011]
Further, with the configuration according to the fourth aspect, there is provided an area size setting circuit for setting the size of the processing target area according to image data of pixels sequentially input in a raster scanning state. .
That is, in the above-described image processing, it may be necessary to dynamically change the size of the processing target area according to the input image data. In such a case, the image processing is performed by a general-purpose CPU or DSP. In this case, the processing speed becomes extremely low due to the complexity of the processing.
On the other hand, as described above, by executing the horizontal addition process and the vertical addition process separately, a simple circuit configuration can be used.
[0012]
Further, by providing the configuration according to claim 5, the image data is read data of an image of a photographic film and includes infrared transmission image data, and the data setting circuit includes, as the processing data, Set “0” when it is estimated that the pixel image data is abnormal image data due to scratches or dust attached to the photographic film, and when it is estimated that the pixel image data is normal image data. The arithmetic processing circuit is configured to set a value other than “0”, and the arithmetic processing circuit is configured to multiply image data of a pixel sequentially input in a raster scanning state by the processing data, and The abnormal image is obtained by comparing the image data of the pixel estimated to be data with the output value of the vertical accumulative addition circuit having the periphery of the pixel as the processing target area. Abnormal data setting circuit that estimated pixel to be over data to determine whether or not the abnormal image data is provided.
[0013]
That is, the image processing apparatus is configured as a processing apparatus for accurately specifying the presence of abnormal image data included in the read data of the frame image of the photographic film due to a flaw or the like on the photographic film.
Estimation of whether or not the image data of the sequentially input pixels is the abnormal image data is generally performed by acquiring infrared transmission image data of a photographic film.
This is because the infrared transmission image data of the photographic film is not much affected by the subject image on the photographic film, and if there is a flaw or dust on the photographic film, the infrared light is scattered by the flaw and the like to form an image. I use that being reflected.
However, the infrared transmission image data is not completely unaffected by the subject image on the photographic film. Therefore, depending on the color distribution of the subject image, or depending on the degree of flaws or the like, the normal image data is converted into the abnormal image data. It may be determined that the data is image data.
[0014]
Therefore, a pixel estimated as the abnormal image data by infrared transmission image data is selected as a candidate for the abnormal image data, and the image data of the pixel estimated as the abnormal image data and the normal image data existing around the pixel data are selected. Are compared to determine whether the image data is abnormal image data.
In this process, the processing data is set so that the periphery of the pixel estimated as the abnormal image data is set as the processing target area, and only the image data of the normal pixel is set as the addition target. The average image data of surrounding normal pixels is obtained by the vertical accumulation circuit.
Thus, it is possible to perform high-speed and low-cost determination of whether or not abnormal image data due to a flaw or the like exists in the read image data of the photographic film.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of a photographic printing apparatus including an image processing apparatus according to the present invention will be described with reference to the drawings.
A photo print device DP exemplified in the present embodiment is known as a so-called digital mini-lab machine as shown in FIG. 15 as an external view, and as shown in a block diagram in FIG. An image input device IR that takes in image data for producing a photographic print from a film, a memory card, an MO or a CD-R, and generates image data for exposure, and an image data for exposure generated by the image input device IR. An exposure / development apparatus EP that performs exposure processing on the photographic paper 1 is configured.
[0016]
[Schematic Configuration of Image Input Device IR]
As schematically shown in FIG. 14, the image input device IR reads a frame image of a photographic film as red, green, and blue image data and reads infrared transmission image data of the photographic film, and a memory. An external input / output device 4 including a reader, an MO drive, a CD-R drive, and the like, and a main controller 6 for controlling the film scanner 2 and managing the entire photographic print device DP are provided. The apparatus 6 is connected with a monitor 6a for displaying and outputting a simulated image simulating a finished print image and various kinds of information, and a console 6b for manually setting exposure conditions and inputting control information. ing.
[0017]
[Configuration of Main Controller 6]
As schematically shown in FIG. 14, the main control device 6 includes a simulation operation unit 10 that executes an operation process of predicting a print image produced when the print image is produced based on image data input from the film scanner 2. An image processing apparatus 11 for generating exposure image data for operating the exposure / developing apparatus EP based on image data input from the film scanner 2 and a controller 12 for managing these operations are provided. I have.
The controller 12 is connected to a network together with the film scanner 2 and an exposure control device 21 described later, and exchanges various management information with each other.
[0018]
[Configuration of Image Processing Apparatus 11]
The image processing apparatus 11 generates the image data for exposure as described above. As a part of the image processing, when the frame image of the photographic film is read by the film scanner 2, the photographic film is scratched. It has a function of performing a correction process (hereinafter, this correction process is referred to as "scratch erasure process") when a part of an original image photographed due to attachment or dust is missing. I have.
For this flaw erasure processing, the film scanner 2 outputs infrared transmission image data of the photographic film in addition to the read image data of red, green and blue. When the photographic film is irradiated with infrared rays, the infrared rays pass through the respective color-sensitive layers as they are, but are scattered by the scratches or dust in the portion where the scratches or dust are present, and the amount of transmitted infrared light detected by the sensor decreases.
Therefore, whether or not the image data is abnormal image data caused by scratches or dust can be confirmed based on the setting condition of whether or not the infrared transmission image data of each pixel is larger than the setting determination value.
[0019]
However, if it is simply determined whether or not the infrared transmission image data of each pixel is larger than the setting determination, the presence or absence of a flaw or dust is accurately determined by the crosstalk of the red component of the image to the infrared transmission image data. In some cases, it cannot be determined.
Therefore, in the image processing apparatus 11, first, the image data alone of a pixel (hereinafter, this pixel is referred to as a "pixel of interest") which is a target of determination as to whether or not there is a flaw or dust is described above. It is determined whether or not it can be estimated that the image data is abnormal image data. Next, a pixel having no scratches or dust (hereinafter, referred to as “normal”) is determined from pixels near the pixel estimated as abnormal image data. The number of pixels (hereinafter referred to as “pixels”) is selected to be equal to or greater than a set number (in the present embodiment, the set number is eight). And if the difference is equal to or greater than the set value, the pixel is identified as a pixel having a flaw or dust (hereinafter, this pixel is referred to as a “characteristic pixel”). Since the decrease in the amount of transmitted light in a photographic film corresponds to an increase in the image density on a photographic film, for convenience, a decrease in the amount of transmitted infrared light detected by the flaw or the like may be referred to as an increase in the density of transmitted infrared light. is there.
[0020]
In order to perform the above-described processing, the image processing apparatus 11 includes, as shown in FIG. 11, a minimum area specifying circuit 31 that specifies an area as small as possible with the set number of normal pixels centering on the target pixel, A characteristic pixel determining circuit 32 for finally determining whether the pixel of interest corresponds to the characteristic pixel, and further correcting image data of the pixel determined as the characteristic pixel by these circuits. A pixel correction circuit 33 is provided. The characteristic pixel correction circuit 33 corrects the image data by interpolation or the like with reference to the red, green, and blue image data of the pixel itself determined as the characteristic pixel and the neighboring normal pixels.
The minimum area specifying circuit 31, the characteristic pixel determination circuit 32, and the like are configured by an FPGA, which is a logic circuit. However, a part thereof can be replaced by a FIFO memory as described later. It is configured to process.
[0021]
[Configuration of the minimum area specifying circuit 31]
As will be described in detail later, in the present embodiment, a pixel area of 7 rows and 7 columns (7 pixels × 7 pixels) centered on the target pixel, and a 5 rows and 5 columns (5 pixels × 5 pixels) centered on the target pixel The size of the area to be processed is set in three stages, with the pixel area of the pixel) and the pixel area of 3 rows and 3 columns (3 pixels × 3 pixels) centered on the pixel of interest being the processing area.
The minimum area specifying circuit 31 specifies a processing target area that is as small as possible and includes the set number of normal pixels centering on the target pixel, among the processing target areas having the three levels of sizes.
Therefore, the minimum area specifying circuit 31 functions as an area size setting circuit AS that sets the size of the processing target area according to image data of pixels sequentially input in a raster scanning state.
[0022]
As shown in FIG. 4, the minimum area specifying circuit 31 determines whether or not image data (infrared transmission image data) of each pixel sequentially input in a raster scanning state conforms to a set condition as 1-bit data. A condition determination circuit for sequentially outputting, and a storage area capable of storing a set number of rows in a state where output data of the condition determination circuit can be sequentially shifted in accordance with input of image data of each pixel; and A first shift register 37 configured to be able to take out data from a row end of each row of the storage area, and a condition determining circuit 36 provided for each of the condition determining circuit 36 and each row of the first shift register 37. 36 and a second shift register 38 capable of storing and holding output data from each row end of the first shift register 37 for a set number of bits; A counting circuit 39 for counting the number of bits having the same value (in this embodiment, “1”) for each of the divided areas formed by concentrically dividing the area formed by An adder circuit 40a that sequentially adds the output values so as to have a higher priority toward the inner circumference and outputs each added value; and, by comparing each of the added values with a set value, There is provided an addition & area specifying circuit 40 in which an area specifying circuit 40b for specifying the divided areas whose number is equal to or more than the set value ("8") is integrated.
[0023]
[Configuration of Condition Determination Circuit 36]
As described above, the condition determination circuit 36 determines whether or not the image data (infrared transmission image data) of each pixel sequentially input in the raster scanning state conforms to the set condition by inputting the data as 1-bit data. In this embodiment, the setting condition is whether or not the image data (infrared transmission image data) of each pixel is larger than a setting determination value. This setting discrimination value is set to a value slightly larger than the average infrared transmission density of a photographic film having no scratches or the like.
[0024]
As will be described later, the 1-bit data output from the condition determination circuit 36 is multiplied by the image data of each pixel, so that the condition determination circuit 36 performs an arithmetic process on the image data of each pixel in the processing target area. It functions as a data setting circuit DS for setting processing data for performing (multiplication processing in the present embodiment), and sets the processing data in accordance with image data of pixels sequentially input in a raster scanning state. I have.
As shown in FIG. 5, the condition discriminating circuit 36 includes a comparison value setting circuit 41 that holds a setting discriminating value for determining whether or not the pixel corresponds to the normal pixel. And a comparison circuit 42 for comparing the image data (infrared transmission image data) of each pixel input to the comparator with the value held by the comparison value setting circuit 41, and a plurality of D flip-flops 43 for synchronization adjustment. Have been. Although a clock for synchronization is input to the D flip-flop 43, its description is omitted. The same applies to each D flip-flop described in the following circuits.
In the present embodiment, the image data of each pixel is composed of 16 bits, and the output of the comparison circuit 42 is “1” for a pixel that can be discriminated as the normal pixel below the discrimination value of the comparison value setting circuit 41, A pixel that is larger than the determination value of the setting circuit 41 and can be estimated as a characteristic pixel composed of the abnormal image data is output as 1-bit data of “0” (indicated as “status output” in FIG. 4 and the like).
[0025]
[Configuration of First Shift Register 37]
In the present embodiment, the first shift register 37 is configured by connecting D flip-flops 46 in series as shown in FIG.
In the image data sent from the film scanner 2, image data of pixels composed of M columns are sequentially input in a raster scanning state as shown in FIG. “M” corresponds to the number of pixels read by the CCD line sensor in the horizontal width direction (short side) of the photographic film, and the vertical direction in FIG. 12 is the longitudinal direction of the photographic film. Note that “M” is approximately 5000 pixels in the present embodiment.
In the present embodiment, the first shift register 37 has a storage area in which the output data of the condition determination circuit 36 can be read and stored for six rows of images, and a total of “6 × M” D flip-flops 46 are provided. As shown in FIG. 6, signal lines (shown as “n-th row output” to “n + 5th-row output” in FIG. 6) are drawn out every M pieces, and the storage area of the first shift register 37 is It is configured to extract data from the end of each row. Further, the output of the condition determination circuit 36 (“state output”) is output as it is as “n + 6th row output”.
Note that the first shift register 37 can be configured not by serial connection of the D flip-flops 46 but by a FIFO memory and a circuit for inputting / outputting data to and from the FIFO memory in bit units. By manipulating a read pointer or the like of the memory, the "M" can be made variable to cope with the case where the number of pixels read in the photographic film width direction changes.
[0026]
[Configuration of Second Shift Register 38]
As shown in FIG. 7, the second shift register 38 outputs “n + 6th row output” output from the condition determination circuit 36 and “nth row output” output from each row end of the first shift register 37. Each of the second shift registers is provided with seven D flip-flops 47 connected in series so as to be able to store and hold 7 bits of data. ing.
Accordingly, the seven second shift registers 38 output data (“state output”) of the condition determination circuit 36 for the pixels in the 7th row and 7th column indicated by black squares in FIGS. 12A and 12B. When the data of the next pixel is input while the data at the position indicated by the black square in FIG. 12A is held, the center (the pixel of interest) is one in the raster scanning direction. The data is shifted and the data at the position indicated by the black square in FIG. 12B is held. In the present embodiment, the data holding area constituted by the second shift register 38 is arranged in 7 rows and 7 columns for the sake of easy description. Desirably has a data holding area of 15 rows and 15 columns or more.
[0027]
The data holding area of 7 rows and 7 columns constituted by the seven second shift registers 38 has a first area between the broken line A and the one-dot chain line B as shown in FIG. A divided region is divided into three divided regions: a divided region, a second divided region between the one-dot chain line B and the two-dot chain line C, and a third divided region outside the two-dot chain line. It is concentric about the pixel of interest (the central pixel D indicated by hatching in FIG. 13). In FIG. 13, the normal pixels are illustrated by black squares, and the characteristic pixels are illustrated by white squares.
In FIG. 7, the output (8 bits) of each register (D flip-flop 47) in the first partitioned area is collectively displayed as "first partitioned area output", and each register (D flip-flop 47) in the second partitioned area is displayed. (16 bits) are collectively displayed as “second section area output”, and the output (8 bits) of each register (D flip-flop 47) in the third section area is referred to as “third section area output”. They are displayed together.
[0028]
[Configuration of the counting circuit 39]
As shown in FIG. 8, the counting circuit 39 counts the number of data having a bit value “1” indicating the normal pixel in the 8-bit “first divided area output”. , A second counting circuit 82 for counting the number of data having the bit value “1” indicating the normal pixel in the 16-bit “second section area output”, and the 24-bit “second section area output” , A third counting circuit 83 for counting the number of data having a bit value “1” indicating the normal pixel, and a D flip-flop 84 for synchronization adjustment.
Each of the first to third counting circuits 81, 82, and 83 has a truth value in which the number of bits to be counted is different from the number of bits whose input value is "1" for a 3-bit input. The circuit configuration is such that a logic circuit forming a table is used as a basic circuit and outputs of the basic circuits are added and output.
[0029]
[Configuration of Addition & Area Specification Circuit 40]
As shown in FIG. 9, the addition & area specifying circuit 40 includes a comparison value setting circuit 91 for holding data (“8”) of the minimum required number of normal pixels, and the “first count output”. A comparison circuit 92 for comparing the value held by the comparison value setting circuit 91 with a multiplexer 93 for switching whether to output the "second count output" or the "0" value, and a "first count output" And an output of the multiplexer 93, a comparison circuit 95 for comparing the output of the addition circuit 94 with the value held by the comparison value setting circuit 91, and outputting the "third count output" or " A multiplexer 96 that switches whether to output a “0” value, an addition circuit 97 that adds the output of the addition circuit 94 and the output of the multiplexer 96, and a comparison between the output of the addition circuit 97 and the value held by the comparison value setting circuit 91. ratio Provided with a circuit 98, further, D flip-flop 99 for a plurality of synchronization adjustment is provided.
[0030]
The comparison circuit 92 compares the “first count output”, which is the number of the normal pixels in the “first division area” on the innermost side, with a value (“8”) held by a comparison value setting circuit 91, Whether the “first count output” is equal to or greater than the held value is output as 1-bit data. In the present embodiment, it is assumed that “1” is output when the “first count output” is equal to or larger than the held value, and “0” is output otherwise.
In the present embodiment, when the “first count output” is equal to or larger than the held value, “1” is output as the “first divisional area output” in FIG. "1" is input.
The multiplexer 93 sets a state of outputting a “0” value in accordance with the output selection input.
As a result, the output of the adder circuit 94 outputs the aforementioned "first count output" as it is. Therefore, the output result of the comparator circuit 95 also becomes "1", and the "second divided area output" also becomes "1". ".
The output of the comparison circuit 95 is input to the output selection input of the multiplexer 96, and outputs a value of “0”, similarly to the multiplexer 93.
Therefore, the output of the adder circuit 97 outputs the "first count output" as it is as the "data number output".
The output of the adding circuit 97 is compared with the held value of 91 by the comparing circuit 98, and "1" is also output here.
[0031]
On the other hand, when the “first count output” is less than the hold value, “0” is output as the “first section area output” in FIG. 9 and the “0” is output to the output selection input of the multiplexer 93. Is entered.
The multiplexer 93 sets the state of outputting the “second count output” which is the number of the normal pixels in the “second divided area” in accordance with the output selection input.
As a result, the output of the adder circuit 94 is obtained by adding the “first count output” and the “second count output”, and the comparator 95 outputs the sum and the value held by the comparison value setting circuit 91. If the addition result output from the addition circuit 94 is equal to or greater than the value held by the comparison value setting circuit 91, “1” is output as the “second section area output”.
In this state, the multiplexer 96 outputs a “0” value. Therefore, the “data output” includes the sum of the “first count output” and the “second count output” output from the adder circuit 94. Is output. Note that the "third section area output" which is the output of the comparison circuit 98 also outputs "1".
[0032]
Further, the comparison circuit 95 compares the addition result of the “first count output” and the “second count output” with the value held in the comparison value setting circuit 91, and compares the addition result output from the addition circuit 94. If the value is less than the value held by the value setting circuit 91, “0” is output as the “second divided area output”, and accordingly, the multiplexer 96 outputs the “third count output”, Reference numeral 97 denotes an added value of the "first count output", the "second count output", and the "third count output" as the "data output".
The comparison circuit 98 compares the added value of the “first count output”, the “second count output”, and the “third count output” with the value held by the comparison value setting circuit 91 and outputs the output of the adder circuit 97. If the result of the addition is equal to or greater than the value held by the comparison value setting circuit 91, “1” is output as the “third section area output”, and if less than the value held by the comparison value setting circuit 91, the “third section” is output. “0” is output as “area output”.
That is, the adding circuit 40a included in the adding & area specifying circuit 40 sequentially adds the outputs of the counting circuit 39 so that the output of the counting circuit 39 has a higher priority toward the inner circumference.
[0033]
To summarize the above, when "1, 1, 1" is output in the order of "output of the first divided area, output of the second divided area, output of the third divided area", There are more than the set number of normal pixels, and the pixel area of three rows and three columns surrounded by the dashed line B in FIG. 13 is set as the processing target area, and “0, 1, 1” is output. When there are more than the set number of normal pixels in the area obtained by adding the first divided area and the second divided area, the pixel area of 5 rows and 5 columns surrounded by the two-dot chain line C in FIG. The area is set as the processing target area, and when “0, 0, 1” is output, the number of normal pixels equal to or more than the set number exists in the area including the first to third divisional areas. Therefore, the pixel area of 7 rows and 7 columns in FIG. 13 is set as the processing target area. It will be.
[0034]
Assuming that the arrangement of the normal pixels and the characteristic pixels in the area of 7 rows and 7 columns constituted by the second shift register 38 is as shown in FIG. 13 (black squares are the normal pixels), FIG. In the processing of the circuit, the “first count output” is “1”, the “second count output” is “7”, and the “third count output” is “12”. The “area output” is “0”, the “second section area output” and the “third section area output” are “1”, and the “data output” is “8”.
As a result, the smallest area in which at least eight normal pixels exist (that is, the processing target area) is a pixel area of 5 rows and 5 columns centering on the target pixel, and the normal area existing in the minimum area. It can be specified that the total number of pixels is eight.
[0035]
[Configuration of the characteristic pixel determination circuit 32]
As described above, when the minimum area specifying circuit 31 obtains the minimum area (that is, the processing target area) and the total number of the normal pixels in the minimum area, the characteristic pixel determination circuit 32 calculates It is determined whether or not the pixel of interest corresponds to the characteristic pixel in which a flaw or dust exists.
For this purpose, as shown in FIG. 10, the characteristic pixel determination circuit 32 includes a conversion value generation circuit 101 that multiplies the “image output” by the “state output” of the condition determination circuit 36 as a coefficient, The output image data of the circuit 101 is added for the pixels in the minimum area specified by the signals of the “first divided area output”, the “second divided area output”, and the “third divided area output”. An area addition circuit 102, a division circuit 103 for dividing the output of the area addition circuit 102 by the value of the "data number output", a comparison circuit 104 for comparing the output of the division circuit 103 with the pixel of interest, And a delay circuit 105 for adjusting the image data to be input to the comparison circuit 104 at an appropriate timing.
[0036]
[Configuration of Conversion Value Generation Circuit 101]
As shown in FIG. 1, the conversion value generation circuit 101 includes a multiplier 51 and a D flip-flop 52 for timing adjustment, and the “image output (16 bits)” input from the condition determination circuit 36. And the “status output (1 bit)”. By the processing in the multiplier 51, the image data of the characteristic pixel estimated as the abnormal image data is multiplied by “0” to output “0”, and the image data of the normal pixel is output “1”. Multiplied and passed as it is.
Therefore, the conversion value generation circuit 101 functions as an arithmetic processing circuit PU that performs arithmetic processing on the image data of the pixels sequentially input in the raster scanning state and the processing data.
[0037]
[Configuration of Area Addition Circuit 102]
As shown in FIG. 1, the area addition circuit 102 calculates the addition value of the image data of the pixels arranged in the horizontal direction in the processing target area by a horizontal accumulation circuit 53 and a horizontal accumulation circuit 53. And a vertical accumulator 54 for adding the processed image data in the vertical direction of the processing target area.
[0038]
As shown in FIG. 2, the horizontal cumulative addition circuit 53 includes a three-pixel addition circuit 55 that cumulatively adds image data of three pixels arranged in the horizontal direction for addition processing in a processing target area of three rows and three columns. A five-pixel adding circuit 56 for cumulatively adding image data of five pixels arranged in a horizontal direction for addition processing in a processing target area of five rows and five columns, and for addition processing in a processing target area of seven rows and seven columns A seven-pixel addition circuit 57 for cumulatively adding image data of seven pixels arranged in the horizontal direction, a three-pixel addition circuit 55, a five-pixel addition circuit 56, and a seven-pixel addition circuit A delay circuit 58 is provided.
[0039]
To the three-pixel addition circuit 55, the five-pixel addition circuit 56, and the seven-pixel addition circuit 57, image data of pixels sequentially input in a raster scanning state from the multiplier 51 via the D flip-flop 52 (see FIG. Data input) and a first cumulative addition value (that is, an already added value) to be described later and adders 55a, 56a, and 57a as horizontal addition circuits HA, and an addition value of the horizontal addition circuit HA. Subtractors 55b, 56b, 57b as horizontal subtraction circuits HR for subtracting the output value of the horizontal delay circuit 58 and outputting the first cumulative addition value, and D flip-flops 55c, 56c, 57c for timing adjustment And are provided.
[0040]
The horizontal delay circuit 58 connects the eight D flip-flops 58a in series and outputs the output of the fourth D flip-flop 58a from the upstream side of the image data flow to the subtractor 55b of the three-pixel adding circuit 55. The output of the sixth D flip-flop 58a from the upstream side is input to the subtractor 56b of the 5-pixel adding circuit 56, and the output of the downstream D flip-flop 58a is input to the subtractor 57b of the 7-pixel adding circuit 57. input. Although each of the D flip-flops 55c, 56c, 57c, and 58a in FIG. 2 is shown in a simplified manner to make the drawing easy to see, it is provided in parallel by the number corresponding to the bit length of the image data. This is the same for the following FIG.
Accordingly, the horizontal delay circuit 58 converts the image data of the pixels sequentially input in a raster scanning state from the multiplier 51 via the D flip-flop 52 into three rows and three columns, five rows and five columns, and seven rows and seven columns, respectively. Is output with a delay of the number of input timings corresponding to the number of pixels in the horizontal direction of the processing target area with respect to the processing target area having the size of.
[0041]
With the above-described circuit configuration, in each of the three-pixel addition circuit 55, the five-pixel addition circuit 56, and the seven-pixel addition circuit 57, each time pixel image data is newly input, the added value (the first cumulative addition Value), the image data input first is subtracted from the image data included in the image data, and an addition value (shown as “3 × 3 output” in FIG. 2) of the image data of three pixels consecutive in the horizontal direction is obtained. An added value of image data of 5 pixels that are continuous in the horizontal direction (shown as “5 × 5 output” in FIG. 2) and an added value of image data of 7 pixels that are continuous in the horizontal direction (“7 × 7 Output).
[0042]
As shown in FIG. 3, “3 × 3 output”, which is the output for the processing target area of 3 rows and 3 columns of the horizontal direction cumulative addition circuit 53, and the horizontal direction cumulative addition circuit 53 "5 × 5 output" for the processing target area of 5 rows and 5 columns and "7 × 7 output" for the processing target area of 7 rows and 7 columns of the horizontal cumulative addition circuit 53. Corresponding to each, a 3 × 3 vertical cumulative addition circuit 60, a 5 × 5 vertical cumulative addition circuit 61, and a 7 × 7 vertical cumulative addition circuit 62 are provided. Delay circuits 63 and 64 for adjusting timing between the cumulative addition circuit 60, the vertical cumulative addition circuit 61 for 5 × 5 and the vertical cumulative addition circuit 62 for 7 × 7, and the vertical cumulative addition circuit for 3 × 3. Any of the 60, 5 × 5 vertical accumulation circuit 61 and the 7 × 7 vertical accumulation circuit 62 One multiplexer 65 which selectively outputs the output is provided either. As the control signal for selecting the output of the multiplexer 65, the "first to third divided area output" of the addition & area specifying circuit 40 shown in FIG. 9 is used.
[0043]
The 3 × 3 vertical cumulative addition circuit 60, the 5 × 5 vertical cumulative addition circuit 61, and the 7 × 7 vertical cumulative addition circuit 62 each include the horizontal cumulative addition circuits sequentially input in a raster scanning state. Adders 60a, 61a, and 62a as vertical adders VA for adding an output value of a circuit 53 and a second cumulative adder described later, and a horizontal adder 53 that is sequentially input in a raster scanning state. The first vertical delay circuits 60b, 61b, 62b for delaying the output value by the number of input timings corresponding to the number of pixels in the input image corresponding to the number of rows in the processing target area, and the addition value of the vertical addition circuit VA Subtractors 60c, 61c, 62c as vertical subtraction circuits VR for subtracting the output values of the first vertical delay circuits 60b, 61b, 62b, and the output values of the horizontal subtraction circuits are stored in one line of the input image. The second vertical delay circuits 60d, 61d, and 62d that output the second cumulative addition value after delaying by the number of input timings corresponding to the number of pixels, and D flip-flops 60e, 61e, and 62e for timing adjustment are provided. Have been.
[0044]
Each of the first vertical delay circuits 60b, 61b, 62b and the second vertical delay circuits 60d, 61d, 62d is composed of a FIFO memory, and is a first vertical delay circuit for the 3 × 3 vertical cumulative addition circuit 60. Since the direction delay circuit 60b has three rows in the processing target area, the direction delay circuit 60b has a storage capacity enough to be delayed by the number of input timings of image data corresponding to the number of pixels of three rows of the input image, and has a size of 5 × 5. In the first vertical delay circuit 61b for the vertical accumulator 61, the number of rows in the processing target area is five, so that it is delayed by the number of input timings of image data corresponding to the number of pixels of five rows of the input image. In the first vertical delay circuit 62b for the 7 × 7 vertical accumulation circuit 62, the number of rows in the processing target area is seven, so that the number of pixels for seven rows of the input image is large. Image data corresponding to It has a storage capacity of only is delayed number of input timing alone.
[0045]
With the above circuit configuration, in each of the 3 × 3 vertical cumulative addition circuit 60, the 5 × 5 vertical cumulative addition circuit 61 and the 7 × 7 vertical cumulative addition circuit 62, three pixels arranged in the horizontal direction are used. Every time image data to which image data of 5 pixels or 7 pixels is added is newly input, the image data input first among the image data included in the already added value (the second cumulative addition value) Is subtracted. From a viewpoint similar to the pixel arrangement by the raster scanning, the added value (the second cumulative added value) is continuously 3 in the vertical direction due to the presence of the second vertical delay circuits 60d, 61d, and 62d. , Five, and seven image data. As a result, each of the vertical subtraction circuits VR has a processing target area of three rows and three columns, a processing target area of five rows and five columns, and a processing target area of seven rows and seven columns. For the processing target area, the sum of the image data of the normal pixels in each processing target area is output in parallel.
Which one of the three sizes of the processing target area is selected differs for each pixel of interest, and the multiplexer 65 synchronizes with the input of the image data of the pixel in the raster scanning state as described above and performs the addition shown in FIG. The added value for any one of the processing target areas is selected and output by the &quot; first to third divided area output &quot; signal of the & area specifying circuit 40. The selection target input and the selection control input of the multiplexer 65 are subjected to timing adjustment by a delay circuit (not shown) or the like as necessary.
[0046]
As described above, the addition value of the image data of the normal pixels existing in the minimum area (processing target area) is obtained, and the average value is obtained by the division circuit 103. When the difference between the average value of the image data and the image data of the pixel of interest is equal to or greater than a set value, the pixel of interest is a pixel composed of the abnormal image data, that is, a pixel having a flaw or dust. Identify. In other words, when the difference between the two image data to be compared is small, the pixel of interest is not different from the surrounding normal pixels, and what is originally normal image data is erroneously estimated as abnormal image data. We are judging.
Therefore, the comparison circuit 104 compares the image data of the pixel estimated to be the abnormal image data with the output value of the vertical accumulation circuit that has the periphery of the pixel as the processing target area, and determines the abnormal image data. It functions as an abnormal data determination circuit EC that determines whether the pixel estimated to be image data is the abnormal image data.
The red, green, and blue image data of the pixel of interest identified as the characteristic pixel in this manner is output to the characteristic pixel correction circuit 33, for example, by red, green, and blue, respectively, of the normal pixel in the minimum area. Are updated with the image data of the target pixel and the red, green, and blue image data of the pixel of interest itself, and are subjected to the flaw removal processing.
[0047]
[Schematic Configuration of Exposure / Development Apparatus EP]
As shown in FIG. 14, the exposure / developing device EP includes an exposure unit 20 for exposing and forming an image of image data for exposure received from the image input device IR on the photographic paper 1, and an exposure unit 20. , A developing device 22 for developing the photographic paper 1 exposed by the exposure unit 20, and a large number of photographic papers 1 drawn from a photographic paper magazine 23 disposed on the upper surface of the housing. And a photographic paper transport system PT which is transported to the developing device 22 by the transport rollers 25 and the like. The exposure unit 20 includes an exposure head 20a in which PLZT minute optical shutters are arranged in a line, and employs a PLZT optical shutter system.
As shown in FIG. 15, outside the housing of the exposure / developing apparatus EP, a sorter 26 for classifying the photographic paper 2 developed and dried by the development processing section 22 for each order, and a discharge port 22a. And a conveyor 27 for transporting the photographic paper 2 discharged from the printer to a sorter 26.
Further, a cutter 28 for cutting the long photographic paper 1 drawn from the photographic paper magazine 23 into a set print size is provided in the middle of the transport path of the photographic paper transport system PT.
[0048]
[Photo print production operation]
Next, the operation of producing a photographic print by the photographic print apparatus DP having the above configuration will be schematically described.
When the operator instructs the production of a photographic print with respect to the frame image of the photographic film, the main controller 6 instructs the film scanner 2 to read the photographic film, and the image data of the photographic film is transmitted from the film scanner 2. Are sequentially received, subjected to image processing including the above-described processing by the image processing apparatus 11, and recorded in a built-in memory.
On the other hand, when the operator gives an instruction to produce a photographic print for image data recorded on a recording medium such as a memory card, MO or CD-R, the main controller 6 sends the corresponding drive of the external input / output device 4 to the corresponding drive. To read the image data, sequentially receive the image data from the drive, and record it in the memory.
[0049]
Main controller 6 displays a simulated image obtained by simulating operation section 10 based on the input image data on monitor 6a.
The operator observes the simulated image on the monitor 6a and performs an input operation of image correction instruction information from the console 6b as appropriate.
The main controller 6 generates image data for exposure in the image processing device 11 in a state where the input image correction instruction information is reflected, and sends the image data to the exposure controller 21.
When the exposure control device 21 detects that the front end of the photographic paper 1 has been transported to the predetermined exposure start position based on the transport information of the photographic paper 1 obtained from the photographic paper transport system PT, the exposure control device 21 The exposure image data is sequentially transmitted to the exposure unit 20 at a speed corresponding to the exposure processing speed.
The exposure unit 20 operates each optical shutter of the exposure head 20a based on the received exposure image data to form a latent image of a print image on the photographic paper 1.
The photographic paper 1 exposed by the exposure unit 20 is transported to the developing device 22 by the photographic paper transport system PT, and is developed by sequentially passing through the developing tanks. Are further discharged onto a conveyor 27 from a discharge port after being subjected to a drying treatment, and are sorted by a sorter 26 for each order.
[0050]
[Another embodiment]
Hereinafter, other embodiments of the present invention will be listed.
(1) In the above embodiment, the case where the image processing apparatus of the present invention is used for the erasing processing of the photographic film in the photographic printing apparatus DP is exemplified. Instead, the present invention can be applied to various filter processes such as a blur process.
In this case, the processing data set by the data setting circuit DS may be automatically obtained based on image data to be processed, or may be manually set by an operator.
Also, the processing content of the arithmetic processing circuit PU can be appropriately changed according to the processing content of image processing such as addition processing, for example, in addition to the multiplication processing of the above-described embodiment.
(2) In the above embodiment, the case where the size of the processing target area is set in three stages is illustrated, but the size of the processing target area may be fixed to a predetermined size, You may comprise so that it may set to two steps or four or more steps.
The size of the processing target area itself can be changed as appropriate.
[0051]
(3) In the above embodiment, the condition determination circuit 36 functioning as the data setting circuit DS sets “0” to a pixel estimated to be a pixel (the characteristic pixel) composed of the abnormal image data, and sets “0” to a normal pixel. Although “1” is set as an example, the number of output bits of “status output” of the condition determination circuit 36 may be set to 2 or more, and an arbitrary numerical value other than “0” may be set for a normal pixel.
(4) In the above embodiment, whether or not abnormal image data due to a flaw or the like is included in the read image data of the photographic film is determined only by the infrared transmission image data. May also be used to determine the presence or absence of the abnormal image data.
[0052]
(5) In the above-described embodiment, the case where the data setting circuit DS sets the processing data by comparing the image data of the input pixel with the setting determination value is exemplified. The processing data corresponding to the input image data is stored in a table, and as the image data of the pixels are sequentially input to the lookup table, the stored processing data is output. The specific configuration of the data setting circuit DS can be variously changed.
[0053]
【The invention's effect】
According to the configuration of the first aspect, the image data of the pixels and the processing data are arithmetically processed in a state where the image data of each pixel is sequentially input in a raster scanning state, and the arithmetic result is processed. The processing of total addition for pixels in the target area is performed by first performing the addition processing in the horizontal direction in the processing target area, and adding the result of the addition processing in the vertical direction, thereby simplifying the circuit configuration of the image processing apparatus. Can be
[0054]
According to the configuration of the second aspect, the addition of the image data of the newly input pixel to the already added value is performed in the horizontal direction of the image data of the pixel in the processing target area. The image data of the pixel that was input first in the image data included in the already added value will be subtracted, and the output of the horizontal cumulative addition circuit obtained as the output of the horizontal subtraction circuit will always be , And outputs an added value for image data of pixels corresponding to the width of the processing target area.
Further, the addition in the vertical direction of the image data of the pixels in the processing target area is included in the already added value as the newly input output value of the horizontal accumulation circuit is added to the already added value. The output value of the horizontal accumulative addition circuit that is input most earlier among the image data will be subtracted, and the output of the vertical accumulative addition circuit obtained as the output of the vertical subtraction circuit is always An added value for the image data of all the pixels existing in the processing target area is output.
With the above-described circuit configuration, the image processing apparatus can have, as a minimum configuration, an extremely simple circuit configuration including two sets of adders and subtractors, a delay circuit, and the like.
[0055]
Further, according to the configuration of the third aspect, the present invention can be applied to image processing when the processing data for performing arithmetic processing on input image data dynamically changes according to input image data. Thus, high-performance image processing can be realized at high speed and at low cost.
Further, according to the configuration of the fourth aspect, when it is necessary to dynamically change the size of the processing target area according to the input image data, if the image processing is performed by the general-purpose CPU or the DSP, Although the processing speed is extremely reduced due to the complication, it is possible to cope with a simple circuit configuration by executing the addition processing in the horizontal direction and the addition processing in the vertical direction separately.
[0056]
According to the fifth aspect of the present invention, in the process of erasing the scratches on the photographic film, only the image data of normal pixels is added with the area around the pixel estimated to be abnormal image data as the processing target area. The processing data is set as a target, and the horizontal cumulative addition circuit and the vertical cumulative addition circuit determine average image data of surrounding normal pixels to specify abnormal image data due to scratches or the like. By using the method, it is possible to perform high-speed and low-cost determination of whether or not abnormal image data due to a flaw or the like exists in read image data of a photographic film.
[Brief description of the drawings]
FIG. 1 is a block diagram of a main part according to an embodiment of the present invention.
FIG. 2 is a circuit configuration diagram of a horizontal accumulation circuit according to the embodiment of the present invention;
FIG. 3 is a circuit configuration diagram of a vertical accumulation circuit according to the embodiment of the present invention;
FIG. 4 is a block diagram of a minimum area specifying circuit according to the embodiment of the present invention;
FIG. 5 is a circuit configuration diagram of a condition determination circuit according to the embodiment of the present invention.
FIG. 6 is a circuit configuration diagram of a first shift register according to the embodiment of the present invention;
FIG. 7 is a circuit configuration diagram of a second shift register according to the embodiment of the present invention;
FIG. 8 is a block diagram of a counting circuit according to the embodiment of the present invention;
FIG. 9 is a circuit configuration diagram of an addition and area specifying circuit according to the embodiment of the present invention;
FIG. 10 is a block diagram of a characteristic pixel determination circuit according to the embodiment of the present invention;
FIG. 11 is a block diagram of an image processing apparatus according to an embodiment of the present invention;
FIG. 12 is a diagram for describing data fetch into a second shift register according to the embodiment of the present invention;
FIG. 13 is a view for explaining a state of data taken into the second shift register according to the embodiment of the present invention;
FIG. 14 is a schematic configuration diagram of a photographic printing apparatus according to an embodiment of the present invention.
FIG. 15 is an external perspective view of a photographic printing device according to an embodiment of the present invention.
[Explanation of symbols]
53 horizontal accumulator
54 Vertical accumulation circuit
58 Lateral delay circuit
60b, 61b, 62b First vertical delay circuit
60d, 61d, 62d Second vertical delay circuit
AS area size setting circuit
DS data setting circuit
EC abnormal data determination circuit
HA horizontal addition circuit
HR horizontal subtraction circuit
PU operation processing circuit
VA vertical direction addition circuit
VR vertical subtraction circuit

Claims (5)

処理対象エリア内の各画素の画像データを演算処理するための処理用データを設定するデータ設定回路と、
ラスタ走査状態で順次に入力される画素の画像データと前記処理用データとを演算処理する演算処理回路と、
前記演算処理回路にて処理された画像データの前記処理対象エリアにおける横方向に並ぶ画素の画像データの加算値を演算する横方向累積加算回路と、
前記横方向累積加算回路にて加算処理された画像データを前記処理対象エリアの縦方向で加算する縦方向累積加算回路とが設けられた画像処理装置。A data setting circuit that sets processing data for calculating image data of each pixel in the processing target area;
An arithmetic processing circuit that performs arithmetic processing on image data of the pixels sequentially input in the raster scanning state and the processing data;
A horizontal cumulative addition circuit that calculates an addition value of image data of pixels arranged in a horizontal direction in the processing target area of the image data processed by the arithmetic processing circuit;
An image processing apparatus comprising: a vertical cumulative addition circuit that adds the image data added by the horizontal cumulative addition circuit in the vertical direction of the processing target area. 前記横方向累積加算回路は、前記演算処理回路からラスタ走査状態で順次に入力される画素の画像データと第１累積加算値とを加算する横方向加算回路と、前記演算処理回路からラスタ走査状態で順次に入力される画素の画像データを、前記処理対象エリアの横方向の画素数に対応する入力タイミング数だけ遅延させる横方向遅延回路と、前記横方向加算回路の加算値から前記横方向遅延回路の出力値を減算して前記第１累積加算値を出力する横方向減算回路とを備えて構成され、
前記縦方向累積加算回路は、ラスタ走査状態で順次に入力される前記横方向累積加算回路の出力値と第２累積加算値とを加算する縦方向加算回路と、ラスタ走査状態で順次に入力される前記横方向累積加算回路の出力値を、入力画像における前記処理対象エリアの行数分の画素数に対応する入力タイミング数だけ遅延させる第１縦方向遅延回路と、前記縦方向加算回路の加算値から前記第１縦方向遅延回路の出力値を減算する縦方向減算回路と、前記縦方向減算回路の出力値を、入力画像の１行分の画素数に対応する入力タイミング数だけ遅延させて前記第２累積加算値を出力する第２縦方向遅延回路とを備えて構成されている請求項１記載の画像処理装置。A horizontal adder for adding image data of pixels sequentially input in a raster scanning state from the arithmetic processing circuit to a first cumulative addition value; A horizontal delay circuit for delaying the image data of the pixels sequentially input by the number of input timings corresponding to the number of pixels in the horizontal direction of the processing target area; A horizontal subtraction circuit that subtracts the output value of the circuit and outputs the first cumulative addition value,
The vertical cumulative addition circuit includes a vertical addition circuit that adds an output value of the horizontal cumulative addition circuit and a second cumulative addition value that are sequentially input in a raster scanning state, and is sequentially input in a raster scanning state. A first vertical delay circuit for delaying the output value of the horizontal cumulative addition circuit by the number of input timings corresponding to the number of pixels in the input image corresponding to the number of rows of the processing target area; A vertical subtraction circuit for subtracting an output value of the first vertical delay circuit from a value, and an output value of the vertical subtraction circuit being delayed by an input timing number corresponding to the number of pixels for one row of the input image. The image processing apparatus according to claim 1, further comprising a second vertical delay circuit that outputs the second cumulative addition value. 前記データ設定回路は、ラスタ走査状態で順次に入力される画素の画像データに応じて前記処理用データを設定するように構成されている請求項１又は２記載の画像処理装置。3. The image processing apparatus according to claim 1, wherein the data setting circuit is configured to set the processing data according to image data of pixels sequentially input in a raster scanning state. 前記処理対象エリアの大きさを、ラスタ走査状態で順次に入力される画素の画像データに応じて設定するエリアサイズ設定回路が設けられている請求項１〜３のいずれか１項に記載の画像処理装置。The image according to any one of claims 1 to 3, further comprising an area size setting circuit configured to set the size of the processing target area in accordance with image data of pixels sequentially input in a raster scanning state. Processing equipment. 前記画像データは、写真フィルムの画像の読取りデータであり且つ赤外透過画像データが含まれ、
前記データ設定回路は、前記処理用データとして、画素の画像データが写真フィルムに付いたキズあるいは塵埃による異常画像データであると推定されるときに「０」を設定し、且つ、画素の画像データが正常画像データであると推定されるときに「０」以外の値を設定するように構成され、
前記演算処理回路は、ラスター走査状態で順次に入力される画素の画像データと前記処理用データとを乗算するように構成され、
前記異常画像データであると推定された画素の画像データと、その画素の周囲を前記処理対象エリアとした前記縦方向累積加算回路の出力値との比較により、前記異常画像データであると推定された画素が前記異常画像データであるか否かを確定する異常データ確定回路が設けられている請求項１〜４のいずれか１項に記載の画像処理装置。The image data is read data of an image of a photographic film and includes infrared transmission image data,
The data setting circuit sets “0” as the processing data when the image data of the pixel is estimated to be abnormal image data due to scratches or dust attached to the photographic film, and Is configured to set a value other than “0” when is estimated to be normal image data,
The arithmetic processing circuit is configured to multiply image data of pixels sequentially input in a raster scanning state by the processing data,
By comparing the image data of the pixel estimated to be the abnormal image data with the output value of the vertical accumulation circuit with the periphery of the pixel as the processing target area, the image data is estimated to be the abnormal image data. The image processing apparatus according to claim 1, further comprising an abnormal data determination circuit configured to determine whether a pixel that has failed is the abnormal image data.
JP2003024993A 2003-01-31 2003-01-31 Image processing device Pending JP2004236204A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003024993A JP2004236204A (en) 2003-01-31 2003-01-31 Image processing device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003024993A JP2004236204A (en) 2003-01-31 2003-01-31 Image processing device

Publications (1)

Publication Number Publication Date
JP2004236204A true JP2004236204A (en) 2004-08-19

Family

ID=32953379

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003024993A Pending JP2004236204A (en) 2003-01-31 2003-01-31 Image processing device

Country Status (1)

Country Link
JP (1) JP2004236204A (en)

Similar Documents

Publication Publication Date Title
CN100371950C (en) Method and system for calculating transformed image from digital image
US20040208395A1 (en) Image processing method, image processing apparatus, and image processing program
US20050058362A1 (en) Image processing apparatus, image processing method and program
CA2083074A1 (en) Defect detection
JP2005354278A (en) Image data processing apparatus for processing image data of image picked up by imaging means
JP2013055640A (en) Image processing apparatus and control method thereof
JPH02100575A (en) Picture processor
EP1083753A2 (en) Image processing apparatus
JP4239094B2 (en) Image processing apparatus, method, and program
JP2002005846A (en) Defect inspecting apparatus
JPS62185466A (en) Picture processor
JP4239091B2 (en) Image processing apparatus, method, and program
JP4557795B2 (en) Data correction processing apparatus and data correction processing method
JP4621944B2 (en) Image filter device, method and computer program
JP2004236204A (en) Image processing device
JP4337356B2 (en) Signal processing apparatus, signal processing program, and signal processing method for reducing noise in image signal
JP3806930B2 (en) Image processing device
JPH1093821A (en) Picture data processing method/system
JP5400087B2 (en) Image processing apparatus, image processing method, and program
KR100575444B1 (en) Apparatus for compensating defect pixel existing in image sensor and method thereof
JP3896589B2 (en) Image processing device
JP2004173060A (en) Noise elimination method, image pickup device, and noise elimination program
EP1363461A2 (en) Processing of digital images
JP3967307B2 (en) Image correction apparatus and method
JP2996469B2 (en) Automatic color / monochrome document determination method and apparatus

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050120

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070330

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070410

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070911