JP2004235796A - デジタル・アナログ変換器用の利得安定化回路 - Google Patents
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Abstract
【解決手段】少なくとも1組の相補出力と少なくとも1つの基準入力とを備えたデジタル・アナログ変換器10用の利得安定化回路であって、デジタル・アナログ変換器10の前記少なくとも1組の相補出力にそれぞれ結合され、デジタル・アナログ変換器10の出力信号を検出して出力する加算器14と、加算器14から出力された信号と外部基準電圧とを入力し、加算器14から出力された信号と該外部基準電圧とを比較して、当該信号の差分に対応する信号を出力する誤差検出器16とを含んでなり、誤差検出器16から出力される該差分に対応する信号を、デジタル・アナログ変換器10の前記基準入力へとフィードバックすることを特徴とする回路と、この回路を適用したデジタル・アナログ変換器とを提供する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、相補出力を有するデジタル・アナログ変換器(以下、「DAC」とよぶ)の利得安定化のための回路に関し、特に、DACの利得安定度を向上する外部帰還回路に関する。
【0002】
【従来の技術】
従来より、低速のDACであれば、利得安定度の良いものを作成することは可能である。しかしながら、高速のDACを作成する場合には、主としてトランジスタ等の素子の微細化が必要となり、そのような素子の耐圧の関係から駆動電圧が低電圧であることが要求される。これに伴い、高速のDACになるほど、一般に、利得安定性が劣化する傾向にある。
【0003】
このため、高速で安定したDACを実現するには、できる限り安定な基準を与え、必要であれば、温度試験による素子の選別や、周囲温度をある一定の温度に維持する恒温槽の使用や、一定時間の経過後にキャリブレーションを行う等の方法が行われてきている。
【0004】
加えて、外部から安定な基準電圧を与えた場合においても、DAC内部の抵抗やトランジスタ等の温度変化または経時変化によってDACの出力は変化する。特許文献1には、DACの差動出力対の電圧差を特定の期間(テスティングモード)中に検出してDCオフセットを補償すべく、エラー訂正レジスタの値を変更する方法が開示されている。この温度変化や経時変化を補償するために、以下の特許文献1は、理想的な出力と実際の出力との差分を示すエラー信号に応じて記憶手段内に格納された補償値を変更する方法を開示している。
【0005】
【特許文献1】
特開平7−202693号公報(第3−6頁、第1図)
【0006】
しかしながら、記憶手段や恒温槽等を使用すればその分のコストが増加する。また、一定時間の経過後にキャリブレーションを行うことにすれば余分な時間を必要とすることになる。さらに、長期安定性について十分な効果が得られるのかについても懸念される。
【0007】
さらに、近年、モノリシックIC技術の発達により、高速・高分解能のDACは、比較的に安価に供給されるようになってきた。しかしながら、DACの分解能に見合う安定度を得るのは難しい。また、DACそのものを改良して高速で高い安定性を有するDACを得ようとすれば、その製造コストは非常に高いものとなる。また、高速のDACでは、安定な基準電圧を外部から与えても、出力電流の安定度は50〜100ppm/℃程度にしかならない。また、消費電力が比較的に大きいため、DACは周囲よりも高い温度になり、風などの外気の影響を受けやすい。一般に、DAC内部の変動(ドリフト)要因は、内部基準オペアンプや抵抗やトランジスタ等の温度変化に伴う温度マッチングの不一致等の様々な要因が考えられる。このため、高速型のDACに低ドリフトを求めるのは困難である。その一方、高速ではあるものの安定度が比較的に低いDACは、安価に提供されてきているという実状がある。
【0008】
また、安定度の悪いDACを用いて高い安定性(または、低ドリフト)を実現するための手段としては、(1)温度補正方式と、(2)温度安定化方式と、(3)時分割校正方式と、(4)複合DAC方式と、(5)利得フィードバック方式とが提案されている。ここで利得フィードバック方式とは、DACの利得と何らかの対応を有する出力を取り出し、フィードバックにより利得の安定化を図るものである。このうち、(1)温度補正方式と、(2)温度安定化方式とはフィードバックがないので長期安定性に問題がある。また、(3)時分割校正方式では連続出力ができない。そして、(4)複合DAC方式では回路構成が一般に困難である。そのため、(5)利得フィードバック方式が採用されてきているという実状がある。
【0009】
【発明が解決しようとする課題】
従って、相補出力と外部基準入力とを有するDACの利得安定度を比較的に安価に向上させる手法が求められている。
【0010】
【課題を解決するための手段】
本発明は、従来のような特別な手法または装置を用いずに、高い利得安定度を得ることができる、1組の相補出力を有するデジタル・アナログ変換器(DAC)に適用できる回路を提供する。具体的には、基準入力と相補出力対とを備え、該基準入力への入力信号に応じて該相補出力対に相補出力信号対を出力するデジタル・アナログ変換器用の利得安定化回路であって、前記相補出力対に結合される第1および第2の入力と、外部基準信号を入力する第3の入力と、該第1および第2の入力が受信する信号の和に関連する信号と前記外部基準信号との差分に関連する信号を前記基準入力に供給するための出力とを含んでなる回路を提供する。
また、少なくとも1組の相補出力と少なくとも1つの基準入力とを備えたデジタル・アナログ変換器用の利得安定化回路であって、該デジタル・アナログ変換器の前記少なくとも1組の相補出力にそれぞれ結合され、該デジタル・アナログ変換器の出力信号を検出して出力する加算器と、該加算器から出力された信号と外部基準電圧とを入力し、該加算器から出力された信号と該外部基準電圧とを比較して、当該信号の差分に対応する信号を出力する誤差検出器とを含んでなり、該誤差検出器から出力される該差分に対応する信号を、前記デジタル・アナログ変換器の前記基準入力へとフィードバックすることを特徴とする回路を提供する。
ここで、前記外部基準電圧は、前記加算器および前記誤差検出器の回路構成に応じた極性に設定することを特徴とする態様や、前記デジタル・アナログ変換器の前記基準入力が電流入力型である場合には、前記誤差検出器から出力された前記差分に対応する電圧を、前記デジタル・アナログ変換器の前記基準入力へと電圧電流変換手段を介してフィードバックする態様や、前記加算器が、反転増幅器と差動増幅器との組み合わせにより実現されている態様が好ましい。
【0011】
また、本発明は、高い利得安定度を得ることができる1組の相補出力を有するデジタル・アナログ変換器も提供する。
具体的には、少なくとも1組の相補出力を有するデジタル・アナログ変換回路と、該デジタル・アナログ変換回路の少なくとも1組の相補出力にそれぞれ結合され、該デジタル・アナログ変換回路の出力信号を検出して出力する加算器と、該加算器から出力された信号と外部基準電圧とを入力し、該加算器から出力された信号と該外部基準電圧とを比較して、当該信号の差分に対応する信号を出力する誤差検出器とを含んでなり、該誤差検出器から出力される該差分に対応する電圧を、前記デジタル・アナログ変換回路の基準入力へとフィードバックするデジタル・アナログ変換器を提供する。
ここで、前記外部基準電圧は、前記加算器および前記誤差検出器の回路構成に応じた極性に設定することを特徴とする態様や、前記デジタル・アナログ変換器の前記基準入力が電流入力型である場合には、前記誤差検出器から出力された前記差分に対応する電圧を、前記デジタル・アナログ変換器の前記基準入力へと電圧電流変換手段を介してフィードバックする態様であることが好ましい。
【0012】
ここで、上記の加算器は、例えば、利得固定の差動増幅器と組み合わされたものも含みうる。また、ここでの加算器は、例えば、反転増幅器と、差動増幅器または減算器とを組み合わせて、実質的に加算器の動作を実行するような態様も含みうる。また、加算器と差動増幅器との接続には、また、上記の電圧電流変換手段は、例えば、抵抗等を含みうる。
【0013】
このため、高速であるが利得安定性に劣るため従来まで使用できなかったDACに対して本発明を適用することにより、高速で高い安定度を有するDACを安価に提供することができる。
【0014】
また、DACの利得が安定化されることにより、例えば、バイポーラ出力時のゼロ点(つまり、フルスケールの半分)における安定度(または、オフセットドリフト)についても改善される。
【0015】
さらに、相補出力と外部基準入力を有するDACであれば、出力電圧が0Vでなければ精度が得られないCMOS乗算型DAC等を除き、ほとんどのDACに対して適用することができる。また、高分解能を得るために、例えば、上位ビットと下位ビットとの組み合わせからなる複数のDAC(あるいは、上位下位合成型DACともよばれる)に対しても同様に適用することができる。
【0016】
このように、DACのフルスケール出力電流に比例した信号を検出してフィードバックする回路を設けることにより、DACのフルスケール出力電圧(つまり、DACの利得)を外部基準と同程度の安定度にすることができる。
【0017】
【発明の実施の形態】
図1の回路構成を参照しながら、本発明のフィードバック回路を用いたDACの動作原理について説明する。基準入力と1組の相補出力A、Bとを備えたDAC10の一方の出力Aには、抵抗RAを介して、DAC10に入力されたデジタルデータ値Cdに対応する電圧を出力する増幅器12が接続されている。そして、DAC10の1組の相補出力A、Bに接続され、DAC10から出力された電圧の和を取る電圧加算器14がある。この電圧加算器14の出力に抵抗Rを介して差動積分器16が接続されている。ここで、差動積分器16では、抵抗Rを介して差動積分器16に入力される基準電圧VREFと、抵抗Rを介して電圧加算器14から入力される電圧との差に応じた電圧VDACを、DAC10の基準入力にフィードバックするよう構成されている。
【0018】
次に、本発明の回路の動作原理について説明する。ここで、DAC10の相補出力の一方Aから出力されて抵抗RAを流れる電流および電圧の値をI1およびV1とし、DAC10の相補出力の一方Bから出力されてその途中で分岐する抵抗RBに流れる電流および電圧の値をI2およびV2とする。但し、電圧加算器14の各入力端子の入力抵抗は十分高いものとする。また、DAC10から出力される電流の総和(フルスケール電流)をIFSとする。すると、電流値I1およびI2は、以下の(数1)、(数2)、(数3)のように表される。
【数1】
【数2】
【数3】
ここで、Cdは、デジタルデータであり、0〜1の範囲の値を取る。例えば、8ビットの場合には、1/28=1/256きざみで0〜1の範囲の値を取りうる。また、同様にして、電圧値V1およびV2は、以下の(数4)および(数5)のように表される。
【数4】
【数5】
【0019】
また、電圧加算器の出力をVAとすると、このVAは、以下の(数6)のように表される。
【数6】
ここで、RA=RBの場合には、VAは、以下の(数7)で表される。
【数7】
つまり、DAC10に入力されるデジタルデータCdには依存しないことになる。
【0020】
ところで、DAC10の基準入力電圧(VDAC)とフルスケール電流(IFS)との間に比例関係がある場合には、以下の(数8)のように表現することができる。
【数8】
ここで、aは変換係数であり、bはオフセットである。
次に、差動積分器16からDAC10の基準入力へとフィードバックを行うと、VA=VREFになったところで平衡状態となるので、(数7)を用いて
【数9】
となるため、
【数10】
が得られる。ここで、VREFとRAとはともに定数なので、DAC10内部のaおよびbが温度等によって変動しても、DAC10のフルスケール電流IFSは常に一定値となる。従って、安定することになる。
【0021】
実際には、差動積分器16のフィードバックによって、DAC10の基準入力とフルスケール出力電圧(Vout)との関係が厳密な比例関係でなくても単調に増加する関係にある場合には、安定に動作させることができる。つまり、(数11)に示すように、出力電圧Voutは、DAC10の内部ドリフトに左右されないことがわかる。
【数11】
ここで、(数1)を用いて、
【数12】
さらに、(数10)を用いてIFSを消去すると、(数13)が得られる。
【数13】
ここで、(数13)のRfとVREFとRAとは定数であり、Cdは0〜1の範囲のデジタルデータに対応する変数である。従って、出力電圧Voutは、DAC10の内部ドリフトに左右されないことがわかる。また、このVREFの値を変更することにより、VREFに比例する出力電圧Voutの利得を正確に調整することができる。
【0022】
次に、図2を参照して、図1のフィードバック回路を備えたDAC10の利得安定化回路についてさらに詳細に説明する。図において抵抗R1Aと抵抗R1BはDAC10の内部ラダー抵抗であり、抵抗R2Aと抵抗R2Bは外部シャント抵抗であり、抵抗R3Aと抵抗R3Bは相補出力A、Bの加算値を検出するセンシング抵抗である。ここで、R3A、R3Bは、R2AとR2Bに比して十分大きい。相補出力A、Bを有するDAC10からの一方の出力Aは、抵抗R1Aと抵抗R2Aと抵抗R3Aとに分岐し、抵抗R1Aは接地されており、抵抗R2Aは増幅器12の入力に接続され、抵抗R3Aは抵抗R3Bと加算器14の入力とにそれぞれ接続されている。また、DAC10からの相補出力の他方の出力Bは、抵抗R1Bと抵抗R2Bと抵抗R3Bとに分岐しており、抵抗R1Bと抵抗R2Bとはともに接地されており、抵抗R3Bは抵抗R3Aと増幅器14の入力とにそれぞれ接続されている。加算器14の出力は、差動積分器16の入力に接続されている。また、差動積分器16の別の入力は、基準電圧であるVREFに接続されている。そして、加算器14からの出力電圧と基準電圧VREFとの差に応じた電圧が、(図2にREFで示す)DAC10の基準入力へとフィードバックされる。また、加算器14から出力される電圧をVFBとする。
【0023】
ここで、図2の抵抗R3Aを流れる電流をi1とし、抵抗R3Bを流れる電流をi2とする。上記の図2の回路において、R1AとR2Aとの並列回路の合成抵抗値をRCAとし、R1BとR2Bとの並列回路の合成抵抗値をRCBとすると、電流i1およびi2は以下の(数14)のように表される。
【数14】
となる。従って、電流i1とi2との和は、(数15)のように表される。
【数15】
ここで、R3Bを調整することにより、(数15)の交流成分をゼロ、つまり、[(RCB+R3B)・RCA−(RCA+R3A)・RCB]=0とすると、(数16)が得られる。
【数16】
従って、差動積分器16からDAC10へとフィードバックされる電圧VFSは、(数17)で表される。
【数17】
つまり、VFSとVREFとを比較して、差動積分器等を用いてDACのリファレンスへとフィードバックすることにより、IFSを安定化できる。つまり、VREF=VFBとすることにより、IFSは、(数18)となる。
【数18】
【0024】
ここで、IA=IFSの場合には、図2のα点での電圧は、(数19)となる。
【数19】
つまり、α点の電圧は、利得フィードバックによって、R3A、R4、VREFのみにより求まることがわかる。
【0025】
また、(数19)から、図2のβ点のフルスケール電圧(VOUTFS)は、(数20)により表される。
【数20】
ここで、(数20)にはR1Aの項が含まれていないため、このフィードバックにはシャント抵抗、つまりDAC10の内部ラダー抵抗や外付シャント抵抗等の利得に全く影響しないということがわかる。例えば、DACの内部ラダー抵抗の特性が不明であるような場合には、高精度で高安定度のDACを実現することが困難な場合があるが、本発明によればこのような問題は発生しない。同様に、図3に示すようにローパスフィルタ(LPF)30、32を含む態様において、このようなLPFの直列抵抗RLPF等によって、出力フルスケール電圧VOUTFS は影響を受けないことがわかる。
【0026】
次に、本発明のフィードバック回路図を備えた具体的なDACを図4に示す。図4では、リニアテクノロジー社製のLTC1668をDACとして用いている。また、(図1の抵抗RAおよびRBにも対応する)図4の抵抗RAおよびRBは、0.1%マッチングのものを使用している。ここで、図4の抵抗RAとRBとRCとの温度係数についても、できる限りマッチングするものを選択して使用することが好ましい。このとき、DACに入力されるデジタルコードに関連して、DACから出力される、1組の相補出力であるノーマル出力電流IAとコンプリメンタリ出力電流IBとの関係について図5に示す。ノーマル出力電流IAとコンプリメンタリ出力電流IBとの和がフルスケール電流IFSに等しく一定になっている。
【0027】
次に、上記の図4の回路構成において、フィードバック回路を用いなかった場合(従来技術の場合)とフィードバック回路を用いた場合(本発明の場合)とのDACの出力電圧の安定性を図6に示す。図6Aは、本発明のフィードバック回路を用いない従来技術の場合に対応し、図6Bはフィードバック回路を用いた本発明の場合に対応する。本発明のフィードバック回路を用いることによって、図6Aの従来技術の場合と比較して、約60分間における出力電圧の変動幅が、半分程度(10μV)に低減しており、利得安定度が向上していることがわかる。
【0028】
このように、高速だが利得安定度が劣るために利用することができなかったDACに対して本発明のフィードバック回路を適用することによって、高い利得安定性を有するDACを安価に得ることができる。また、本発明のフィードバック回路は、DACのゲインドリフト等によって影響を受けず、DACの内部基準等も不要である。また外部基準入力を調整することによって、正確な利得制御を行うこともできる。さらに、DAC内部のラダー抵抗のばらつきやローパスフィルタ(LPF)の直流損失分についても本発明のフィードバック回路によって自動的にキャンセルされる。また、本発明は利得フィードバック方式を採用しているので、これらの発熱による温度ドリフトも抑制することができ、熱設計が非常に楽になる。
【0029】
なお、上記実施態様では電流の場合について説明してきたが、本発明はこれに限らず電圧出力のDACにも適用することができる。また、外部基準信号は、外部基準電圧であっても外部基準電流であってもよい。さらに、上記の加算器は、増幅器を含まない、例えば抵抗加算であってもよい。
【0030】
【発明の効果】
以上説明したように、本発明によって、少なくとも1組の相補出力と外部基準入力とを有するDACの利得安定度の改善が可能となる。また、外部直流電圧に比例してDACの利得を精密に安定に制御することができる。
また、本発明によれば、利得安定度が12ビット程度のDACについても16ビット以上に改善することができる。もちろん、この場合においても、16ビット以上の安定度を実現するためには、温度係数が低く、温度係数がマッチングした抵抗や低ドリフトのオペアンプの選択が必要である。しかし、その場合であっても、最初から高い安定性を有するDACを設計して作成することに比べると、本発明による回路をDACに適用する方がはるかに容易で低コストに実現することができる。
また、従来よりドリフトが大きくて実用回路への適用が困難な回路構成に対しても、本発明を適用することができる。さらに、従来は、スピード、安定度、分解能に応じて、必要なDACを選択していたが、本発明によれば、DACの安定度はほぼ不問となるため、設計の自由度や選択の自由度が大幅に向上する。
【図面の簡単な説明】
【図1】本発明のフィードバック回路の動作原理を説明するための回路構成を示す概略図である
【図2】本発明のフィーバック回路のより詳細な回路構成を示す概略図である。
【図3】本発明のフィードバック回路にローパスフィルタ(LPF)をさらに適用した場合の回路構成を示す概略図である。
【図4】本発明のフィードバック回路を適用した具体的な実施態様を示す概略図である。
【図5】デジタルコードに対応してDACから出力される、ノーマル出力電流IAと相補出力(コンプリメンタリ出力)IBとの関係を示す概略図である。
【図6】図4のフィードバック回路を用いた場合のDCドリフト特性を示すグラフである。Aは、フィードバック回路が無い場合である。Bは、フィードバック回路が有る場合である。
【符号の説明】
10 デジタル・アナログ変換器
12 増幅器
14 加算器
16 差動積分器
30、32 ローパスフィルタ
Claims (9)
- 基準入力と相補出力対とを備え、該基準入力への入力信号に応じて該相補出力対に相補出力信号対を出力するデジタル・アナログ変換器用の利得安定化回路であって、
前記相補出力対に結合される第1および第2の入力と、外部基準信号を入力する第3の入力と、該第1および第2の入力が受信する信号の和に関連する信号と前記外部基準信号との差分に関連する信号を前記基準入力に供給するための出力とを含んでなる回路。 - 少なくとも1組の相補出力と少なくとも1つの基準入力とを備えたデジタル・アナログ変換器用の利得安定化回路であって、
該デジタル・アナログ変換器の前記少なくとも1組の相補出力にそれぞれ結合され、該デジタル・アナログ変換器の出力信号を検出して出力する加算器と、
該加算器から出力された信号と外部基準電圧とを入力し、該加算器から出力された信号と該外部基準電圧とを比較して、当該信号の差分に対応する信号を出力する誤差検出器と
を含んでなり、該誤差検出器から出力される該差分に対応する信号を、前記デジタル・アナログ変換器の前記基準入力へとフィードバックすることを特徴とする回路。 - 前記外部基準電圧は、前記加算器および前記誤差検出器の回路構成に応じた極性に設定することを特徴とする請求項2に記載の回路。
- 前記デジタル・アナログ変換器の前記基準入力が電流入力型である場合には、前記誤差検出器から出力された前記差分に対応する電圧を、前記デジタル・アナログ変換器の前記基準入力へと電圧電流変換手段を介してフィードバックする請求項2から3のいずれかに記載の回路。
- 前記加算器が、反転増幅器と差動増幅器との組み合わせにより実現されている請求項2から4のいずれかに記載の回路。
- 少なくとも1組の相補出力を有するデジタル・アナログ変換回路と、
該デジタル・アナログ変換回路の少なくとも1組の相補出力にそれぞれ結合され、該デジタル・アナログ変換回路の出力信号を検出して出力する加算器と、
該加算器から出力された信号と外部基準電圧とを入力し、該加算器から出力された信号と該外部基準電圧とを比較して、当該信号の差分に対応する信号を出力する誤差検出器と
を含んでなり、該誤差検出器から出力される該差分に対応する電圧を、前記デジタル・アナログ変換回路の基準入力へとフィードバックするデジタル・アナログ変換器。 - 前記外部基準電圧は、前記加算器および前記誤差検出器の回路構成に応じた極性に設定することを特徴とする請求項6に記載のデジタル・アナログ変換器。
- 前記デジタル・アナログ変換器の前記基準入力が電流入力型である場合には、前記誤差検出器から出力された前記差分に対応する電圧を、前記デジタル・アナログ変換器の前記基準入力へと電圧電流変換手段を介してフィードバックする請求項6または7に記載のデジタル・アナログ変換器。
- 前記加算器が、反転増幅器と差動増幅器との組み合わせにより実現されている請求項6から8のいずれかに記載のデジタル・アナログ変換器。
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