JP2004228795A - Packet flowing-in control apparatus - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は,イーサネットから流入されるパケットを光同期ネットワークのフレームに変換して転送する伝送装置において,イーサネットからのパケットの流入制御を行うパケット流入制御装置に関し,特に,半二重通信のイーサネットにも対応できるパケット流入制御装置に関する。
【0002】
【従来の技術】
ギガビットイーサネットをSONET/SDH(Synchronous Optical Network/Synchronous Digital Hierarchy)伝送ネットワークに収容する場合に,ギガビットイーサネットのイーサネット信号をSONET/SDH(Synchronous Optical Network/Synchronous Digital Hierarchy)信号に多重化して送信する伝送装置が設けられる(例えば特許文献1参照)。
【0003】
このような伝送装置には,イーサネット信号(イーサネットフレーム)とSONET/SDHフレームとの相互変換を行うインタフェース終端装置が設けられることがある。
【0004】
このようなインタフェース終端装置は,接続されるギガビットイーサネット(ポート)毎にその使用率(課金レート)を制御するために,パケットの絞り込み(Traffic shaping)機能を有し,該機能によりイーサネット側から入力されるイーサネットフレームの流入制限を行う。
【0005】
【特許文献1】
特開2001−308869号公報
【0006】
【発明が解決しようとする課題】
しかし,従来のインタフェース終端装置は,ギガビットイーサネットを対象にしており,10Mbpsや100Mbps等の伝送速度を有するファストイーサネット(Fast−Ethernet)を対象としていなかった。
【0007】
このため,従来のインタフェース終端装置は,ギガビットイーサネットの伝送速度にのみ対応した流入制御を行っており,ファストイーサネットを収容した場合の100Mbpsまたは10Mbpsとの間の速度変換に対応できない。
【0008】
また,ギガビットイーサネットは,全二重通信のみを対象としており,半二重通信を対象としていない。このため,全二重通信および半二重通信の双方を対象とするファストイーサネットを,従来のインタフェース終端装置により収容することはできない。
【0009】
さらに,インタフェース終端装置には,パケット間の衝突(コリジョン:collision)を検出する媒体制御(MAC:Media Access Control)部が設けられる。インタフェース終端装置に入力されたパケットは,一旦,インタフェース終端装置内のバッファ(QoSバッファ)に格納された後,MAC部に与えられる。したがって,入力されたパケットがMAC部に到達する間にパケットの衝突(コリジョン)が発生する可能性があり,パケットの64バイト以上が送信された後に検出されるレイトコリジョンも発生し得る。しかし,従来のインタフェース装置は,前述したように半二重通信を考慮していないため,半二重通信におけるレイトコリジョンを回避することができない。
【0010】
また,ファストイーサネットにおいては,端末側ポートの多チャネル化により帯域の増加となり,SONET/SDHフレームにマッピングするEOS変換部で帯域差によるストレスが発生する。それを回避するため端末側に対し,高レスポンスなフロー制御が要求される。
【0011】
本発明は,このような状況に鑑みなされたものであり,その目的は,全二重および半二重通信を含むイーサネットを収容できるパケット流入制御装置を提供することにある。
【0012】
また,本発明の目的は,レイトコリジョンの発生を防止することにある。
【0013】
さらに,本発明の目的は,既存のギガビットイーサネットのパケット流入制御装置の仕組みを利用して全二重および半二重通信を含むファストイーサネットを収容できるパケット流入制御装置を提供することにある。
【0014】
【課題を解決するための手段】
前記目的を達成するために,本発明によるパケット流入制御装置は,イーサネットから流入されるパケットを光同期ネットワークのフレームに変換して転送する伝送装置に設けられ,前記イーサネットからのパケットの流入制御を行うパケット流入制御装置であって,前記イーサネットからのパケットを記憶し,該記憶したパケットが読み出し信号の入力により先入れ先出しの順序で読み出される第1記憶手段と,前記イーサネットの全二重または半二重の通信形態が設定され,該設定された通信形態を記憶する第2記憶手段と,前記第1記憶手段に記憶されたパケットの読み出し側の伝送速度が設定され,該設定された伝送速度を記憶する第3記憶手段と,前記第2記憶手段に全二重が記憶されている場合には,前記第3記憶手段に記憶された伝送速度で,前記第1記憶手段からパケットを読み出して媒体アクセス制御部に与えると共に,前記第1記憶手段の記憶量が所定の閾値を超えると,ポーズパケットを前記イーサネットに送信し,前記第2記憶手段に半二重が記憶されている場合には,前記イーサネットからのパケットを前記媒体アクセス制御部に直接与えると共に,前記第3記憶手段に記憶された伝送速度で前記第1記憶手段に記憶されたパケットを読み出す場合のパケット間ギャップに対応する時間の間,ジャム信号を前記イーサネットに送信する制御手段と,を備えている。
【0015】
本発明によると,パケット流入制御装置に,接続されるイーサネットが全二重であるか半二重であるかの通信形態を設定できる第2記憶手段が設けられる。制御手段は,第2記憶手段に記憶された通信形態に応じて流入制御を行う。すなわち,制御手段は,全二重通信の場合には,第3記憶手段に記憶された伝送速度で,第1記憶手段からパケットを読み出して媒体アクセス制御部に与えると共に,第1記憶手段の記憶量が所定の閾値を超えると,ポーズパケットをイーサネットに送信し,半二重通信の場合には,イーサネットからのパケットを媒体アクセス制御部に直接与えると共に,第3記憶手段に記憶された伝送速度で第1記憶手段に記憶されたパケットを読み出す場合のパケット間ギャップに対応する時間の間,ジャム信号をイーサネットに送信する。これにより,本発明によるパケット流入制御装置は,全二重および半二重通信を含むイーサネットを収容することができる。
【0016】
また,本発明によると,イーサネットが半二重通信の場合には,イーサネットからのパケットが,パケットを記憶する第1記憶手段を介して媒体アクセス制御部に与えられるのではなく,直接,媒体アクセス制御部に与えられる。したがって,媒体アクセス制御部は,パケット間のコリジョンの有無を,パケットの入力とほぼ同時にチェックすることができる。これにより,レイトコリジョンの発生が回避される。
【0017】
さらに,本発明によるパケット流入制御装置は,既存のギガビットイーサネットのパケット流入制御装置におけるポーズパケットの生成機能に,半二重の場合にはジャム信号を生成する機能を追加すると共に,半二重の場合には,イーサネットから流入されるパケットを媒体アクセス制御部に直接与える機能を追加することにより実現することができる。したがって,本発明によると,既存のパケット流入制御装置の仕組みを利用して全二重および半二重通信を含むイーサネットを収容できるパケット流入制御装置を提供することができる。
【0018】
また,本発明によるパケット流入制御装置は,イーサネットから流入されるパケットを光同期ネットワークのフレームに変換して転送する伝送装置に設けられ,前記イーサネットからのパケットの流入制御を行うパケット流入制御装置であって,前記イーサネットからのパケットを記憶し,該記憶したパケットが読み出し信号の入力により先入れ先出しの順序で読み出されるパケット記憶手段と,前記パケット記憶手段に記憶されたパケットの読み出し側の伝送速度が設定され,該設定された伝送速度を記憶する流入制限値記憶手段と,前記イーサネットからのパケットを,パケット間のコリジョンを検出する媒体アクセス制御部に転送する転送手段と,前記流入制限値記憶手段に記憶された伝送速度で前記パケット記憶手段に記憶されたパケットを読み出す場合のパケット間ギャップに対応する時間の間,ジャム信号を前記イーサネットに送信するジャム信号生成手段と,を備えている。
【0019】
【発明の実施の形態】
図1は,本発明の実施の形態による,ファストイーサネット(Fast−Ethernet)のインタフェース終端装置の全体構成を示すブロック図である。
【0020】
このインタフェース終端装置は,EOS(Ethernet over SONET)システムにおける,光同期ネットワークとしてのSONET/SDH伝送ネットワークの伝送装置に収容され,10Mbpsまたは100Mbpsの伝送速度を有するファストイーサネットから入力されるイーサネットフレーム(パケット)をSONET/SDHフレームに変換すると共に,SONET/SDHの伝送リンクから入力されるSONET/SDHフレームをパケットに変換する。
【0021】
ファストイーサネットには,伝送速度10Mbpsの10BASE−T,10BASE−2,10BASE−5,10BASE−F等や,伝送速度100Mbpsの100BASE−T,100BASE−T2,100BASE−T4,100VG−AnyLAN等の種々の仕様のものが含まれる。また,本実施の形態では,全二重通信だけでなく,半二重通信のイーサネットも収容することができる。
【0022】
このインタフェース終端装置は,一例として12個のファストイーサネットを収容するために,ポート#0〜#11の12ポートを有する。各ポートには,10Mbpsまたは100Mbpsの全二重もしくは半二重のファストイーサネットが接続される。
【0023】
インタフェース終端装置は,PHY(物理層処理)部10〜111,本発明の実施の形態によるパケット流入制御部(パケット流入制御装置)20〜211,100/10BASE−MAC部30および31,レイヤ2スイッチ(L2SW)4,GbE−MAC部5,POS(Packet over SONET)変換部6,ならびにLVDS(Low Voltage Differential Signaling)変換部7を有する。
【0024】
ポート#0〜#11はPHY部10〜111にそれぞれ接続されている。PHY部10〜111は,ポート#0〜#11にそれぞれ入力(受信)される信号(ファストイーサネット側の信号)に対して物理層(OSI第1層)の処理を行い,処理後の信号を流入制御部20〜211にそれぞれ与える。
【0025】
パケット流入制御部(パケット流入制御装置)20〜211は,ポート#0〜#11にそれぞれ入力されるイーサネットフレーム(以下「パケット」という。)の流入制御を行い,PHY部10〜111からそれぞれ入力されるパケットの伝送速度を,流入制御に従った伝送速度に変換して100/10BASE−MAC部30または31に出力する。この流入制御を行うために,流入制御部20〜211は,ファストイーサネット側にポーズパケット(全二重通信の場合)またはJAM信号(半二重通信の場合)を送出する。また,流入制御部20〜211は,100/10BASE−MAC部30または31から与えられるパケットをPHY部10〜111にそれぞれ転送する。流入制御部20〜211の詳細については後述する。
【0026】
100/10BASE−MAC部30は,流入制御部20〜25の6ポート分のパケットのMAC(媒体アクセス制御:Media Access Control)層(OSI第2層の下位副層)の処理を行い,処理後のパケットをL2SW4に与える。100/10BASE−MAC部31は,流入制御部26〜211の6ポート分のパケットのMAC層の処理を行い,処理後のパケットをL2SW4に与える。MAC層の処理には,パケット間の衝突(コリジョン:collision)の検出が含まれる。
【0027】
なお,本実施の形態では,一例として,6ポートを有する100/10BASE−MAC部が使用されているので,100/10BASE−MAC部は2つ設けられているが,12ポートを有する100/10BASE−MAC部が使用される場合には,100/10BASE−MAC部は1つで足りる。
【0028】
L2SW4は,MACアドレスに基づいてパケットのスイッチングを行い,100/10BASE−MAC部30および31からのパケットをGbE−MAC部5に与えると共に,GbE−MAC部5からのパケットを100/10BASE−MAC部30または31に与える。
【0029】
GbE−MAC部5は,ギガビットイーサネットのMAC層の処理を行い,L2SW4からのパケットをPOS変換部6に与えると共に,POS変換部6からのパケットをL2SW4に与える。
【0030】
POS(またはEOS(Ethernet over SONET))変換部6は,GbE−MAC部5から与えられたパケットをSONET/SDHフレームに変換してLVDS変換部7に与えると共に,LVDS変換部7から与えられたSONET/SDHフレームをパケット(イーサネットフレーム)に変換してGbE−MAC部5に与える。
【0031】
また,POS変換部6は,流入制御部20〜211と,フロー制御信号用の信号線により接続されている。POS変換部6は,ファストイーサネット側からのパケットの入力量が所定の閾値以下である場合には,ローレベルに維持し,パケットの入力量が多くなり所定の閾値を超えると,フロー制御信号をハイレベルにする。このフロー制御信号がハイレベルになることにより,後述するように,流入制御部20〜211は,ポーズパケットまたはJAM信号をファストイーサネット側に送出する。
【0032】
LVDS変換部7は,POS変換部6から入力されたSONET/SDHフレームの信号をLVDSに従って変換し,SONET/SDHネットワーク側に出力すると共に,SONET/SDHネットワーク側から入力されたSONET/SDHフレームの信号をLVDSに従って変換し,POS変換部6に与える。LVDS変換部7からSONET/SDH側に出力されたSONET/SDHフレームは,その後,光信号に変換されてSONET/SDHネットワークに送信される。
【0033】
次に,このような構成のインタフェース終端装置における流入制御部20〜211の詳細な構成を説明する。流入制御部部20〜211は,いずれも同じ構成を有するので,以下では,ポート#i(iは0〜11のいずれか)の流入制御部部2iの詳細な構成について説明する。
【0034】
図2は,流入制御部2iの詳細な構成を示すブロック図である。図中,二重線はパケットの流れを示し,実線は制御信号の流れを示している。
【0035】
流入制御部2iは,分配器21,格納メモリ22,FIFO(QoSバッファ)23,書き込み制御部24,読み出し制御部25,セレクタ(SEL)26,OR回路(ワイヤードOR)27および29,ポーズパケット/JAM信号生成部28,ならびにレジスタ群20を有する。レジスタ群20は,100M/10M設定レジスタ20a,全二重/半二重設定レジスタ20b,流入制御ON/OFFレジスタ20c,流入制限値設定レジスタ20d,ポーズ/JAM−ON/OFFレジスタ20eを有する。
【0036】
100M/10M設定レジスタ20aには,ポート#iに接続されるファストイーサネットの伝送速度に対応した値が予め設定される。すなわち,100M/10M設定レジスタ20aには,接続されるファストイーサネットの伝送速度が100Mbpsの場合に100Mbpsを表す“1”が設定され,接続されるファストイーサネットの伝送速度が10Mbpsの場合に10Mbpsを表す“0”が設定される。このレジスタ20aが設けられていることにより,ポート#iに接続されるファストイーサネットの伝送速度が10Mbps/100Mbpsを問わず,いずれの伝送速度のファストイーサネットにも同じ構成の流入制御部を使用することができる。
【0037】
このレジスタ20aの設定値は,後述するように,読み出し制御部25および流入制限値設定レジスタ20dに参照される。
【0038】
全二重/半二重設定レジスタ20bには,ポート#iに接続されるファストイーサネットが全二重通信の場合には“1”が予め設定され,半二重通信の場合には“0”が予め設定される。このレジスタ20bが設けられていることにより,ポート#iに接続されるファストイーサネットの通信形態が全二重/半二重を問わず,いずれの通信形態にも同じ構成の流入制御部を使用することができる。
【0039】
この全二重/半二重設定レジスタ20bの設定値は,後述するように,分配器21,読み出し制御部25,SEL26,OR回路27,およびポーズパケット/JAM信号生成部28に参照される。
【0040】
流入制御ON/OFFレジスタ20cには,流入制御部20iがファストイーサネット側からのパケットの流入制御を行うかどうか(ONまたはOFF)の値が予め設定される。すなわち,流入制御を行う場合には,ONを示す“1”が設定され,流入制御を行わない場合には,OFFを示す“0”が設定される。この流入制御ON/OFFレジスタ20cの設定値は,後述するように,読み出し制御部25およびSEL26に参照される。
【0041】
流入制限値設定レジスタ20dには,ポート#i(すなわちPHY部1i)から入力されたパケットをSONET/SDH側(すなわち100/10BASE−MAC部)に出力する速度が予め設定される。設定される速度は,ポート#iに接続されているファストイーサネットの伝送速度以下の速度であり,QoS(Quality of Servicce)に応じて決定される。すなわち,10Mbpsのファストイーサネットが接続されている場合には,10Mbps以下の値(例えば8Mbps,5Mbps等)が設定され,100Mbpsのファストイーサネットが接続されている場合には,100Mbps以下の値(例えば70Mbps,30Mbps等)が設定される。
【0042】
100M/10M設定レジスタ20aの設定値は流入制限値設定レジスタ20dに参照され,ポート#iに接続されているファストイーサネットの伝送速度を超える値が流入制限値設定レジスタ20dに設定できないように構成されている。
【0043】
流入制限値設定レジスタ20dの値は,後述するように,読み出し制御部25に参照される。
【0044】
ポーズ/JAM−ON/OFFレジスタ20eには,ポーズパケット/JAM信号生成部28がポーズパケットまたはJAM信号をファストイーサネット側に送信する(ON)または送信しない(OFF)の値が予め設定される。送信する場合にはONを示す“1”が設定され,送信しない場合にはOFFを示す“0”が設定される。このポーズ/JAM−ON/OFFレジスタ20eの設定値は,ポーズパケット/JAM信号生成部28に参照される。
【0045】
なお,ポーズ/JAM−ON/OFFレジスタ20eのON/OFFは,ファストイーサネットが全二重通信の場合には,ポーズパケットの送信のON/OFFを意味し,ファストイーサネットが半二重通信の場合には,JAM信号の送信のON/OFFを意味する。
【0046】
分配器21は,PHY部1iに接続され,PHY部1iからのパケットおよびパケットの書き込み信号(ライトイネーブル信号)を受信する。分配器21は,インタフェース終端装置の立ち上げ時等に,全二重/半二重設定レジスタ20bの設定値が1(すなわち全二重通信)の場合に,受信したパケットおよび書き込み信号を格納メモリ22にのみ与え,OR回路27には与えないにように設定される一方,設定値が0(すなわち半二重通信)の場合には,受信したパケットを格納メモリ22およびOR回路27に与えると共に,受信した書き込み信号を格納メモリ22に与えるように設定される。
【0047】
格納メモリ22は,分配器21から与えられたパケットおよび書き込み信号を受信し,書き込み信号に従ってパケットを記憶する。また,格納メモリ22は,パケットの長さの計算,パケットの最後尾に配置されたFCS(Frame Check Sequence)に基づくパケットの誤りチェック等を行う。そして,格納メモリ22は,パケットの長さが規定された最小の長さ未満である場合や,パケットに誤りが検出された場合等にパケットを廃棄する一方,これらに該当しない場合にはパケットをFIFO23に与えるとともに,書き込み信号を書き込み制御部24に与える。
【0048】
書き込み制御部24は,格納メモリ22から与えられた書き込み信号をFIFO23に与える。これにより,格納メモリ22からFIFO23に与えられたパケットは,FIFO23に記憶される。
【0049】
読み出し制御部25は,流入制御ON/OFFレジスタ20cの設定値がONに設定されている場合には,FIFO23の出力側の伝送速度が流入制限値設定レジスタ20dに設定された伝送速度となるようにパケット間のギャップの長さ(時間)を調整し,ギャップとギャップとの間に読み出し信号をFIFO23に与える。これにより,FIFO23に記憶されたパケットは,流入制限値設定レジスタ20dに設定された伝送速度で,OR回路27を介して,後段の100/10BASE−MAC部30または31に送信される。
【0050】
なお,FIFO23からパケットが出力されていない間,FIFO23の出力端子の状態はハイの状態,すなわちパケット間のギャップの状態に維持される。これにより,パケット間にはギャップが挿入される。
【0051】
一方,流入制御ON/OFFレジスタ20cがOFFに設定されている場合には,読み出し制御部25は,流入制限値設定レジスタ20dの設定値に関わらず,100Mbps/10Mbps設定レジスタ20aに設定された伝送速度,すなわちファストイーサネット側の伝送速度と同じ伝送速度でパケットが読み出されるように,FIFO23に読み出し信号を入力する。
【0052】
また,読み出し制御部25は,全二重/半二重設定レジスタ20bの設定値が半二重通信を示す場合(すなわち0である場合)には,読み出し信号を出力していない間,JAM送出信号をSEL26(すなわちポーズパケット/JAM信号生成部28)に出力し,読み出し信号を出力している間,JAM送出停止信号(すなわちポーズパケット/JAM信号生成部28)に出力する。
【0053】
SEL26は,全二重/半二重設定レジスタ20bおよび流入制御ON/OFFレジスタ20cの設定値に基づいて,FIFO23からの信号もしくは読み出し制御部25から信号を選択してポーズパケット/JAM信号生成部28に与え,または,FIFO23からの信号および読み出し制御部25から信号のいずれも選択せず,出力しない。
【0054】
すなわち,流入制御ON/OFFレジスタ20cがON(すなわち1)に設定されている場合において,全二重/半二重設定レジスタ20bが全二重(すなわち1)に設定されているときは,SEL26はFIFO23からの信号(ポーズパケット送出/送出停止信号)を選択してポーズパケット/JAM信号生成部28に与える。流入制御ON/OFFレジスタ20cがON(すなわち1)に設定されている場合において,全二重/半二重設定レジスタ20bが半二重(すなわち0)に設定されているときは,SEL26は読み出し制御部25からの信号(JAM送出/送出停止信号)を選択してJAM信号生成部28に与える。
【0055】
一方,流入制御ON/OFFレジスタ20cがOFF(すなわち0)に設定されている場合には,流入制御は行われないので,全二重/半二重設定レジスタ20bの値を問わず,SEL26はいずれの信号も選択せず,また出力しない。
【0056】
なお,前述したように,読み出し制御部25からSEL26に与えられる信号は,全二重/半二重設定レジスタ20bが半二重に設定されている場合に出力されるJAM送出/送出停止信号である。FIFO23からSEL26に出力される信号は,後述するように,ポーズパケット送出/送出停止信号である。
【0057】
ポーズパケット/JAM信号生成部28は,ポーズ/JAM−ON/OFFレジスタ20eがONに設定されている場合には,全二重/半二重設定レジスタ20bの値に基づいてポーズパケットまたはJAM信号を生成し,OR回路29に出力する。すなわち,ポーズパケット/JAM信号生成部28は,全二重/半二重設定レジスタ20bが全二重に設定されているときはポーズパケットを生成して出力し,全二重/半二重設定レジスタ20bが半二重に設定されているときはJAM信号を生成して出力する。
【0058】
このポーズパケットまたはJAM信号の生成・出力は,SEL26から入力されるポーズパケットまたはJAM信号の送出信号もしくは送出停止信号に従って制御されると共に,POS変換部6からのポーズ/JAM送信要求信号(ハイレベルのDC信号)に従って制御される。
【0059】
すなわち,SEL26からポーズパケット/JAM生成信号およびPOS変換部6からのポーズ/JAM送信要求信号(ハイレベルの信号)の少なくとも一方が入力されると,ポーズパケット/JAM信号生成部は,ポーズパケットまたはJAM信号を生成して出力する。SEL26からポーズパケット/JAM送出信号およびPOS変換部6からのポーズ/JAM送信要求信号の双方ともに入力されない場合,すなわち,SEL26からポーズパケット/JAM送出停止信号が入力され,かつ,POS変換部6からの信号がローレベルである場合には,ポーズパケット/JAM信号生成部28は,ポーズパケットおよびJAM信号を生成・送信しない。
【0060】
一方,ポーズ/JAM−ON/OFFレジスタ20eがOFFに設定されている場合には,ポーズパケット/JAM信号生成部28は,POS変換部6からフロー制御信号のみによって,ポーズパケットまたはJAM信号を送信および送信停止を制御され,読み出し制御部25およびFIFO23からの信号によっては制御されない。
【0061】
すなわち,ポーズパケット/JAM信号生成部28は,POS変換部6からのフロー制御信号がハイレベルの場合に,全二重/半二重設定レジスタ20bの値に応じてポーズパケットまたはJAM信号を生成して送出し,POS変換部6からのフロー制御信号がローレベルの場合に,ポーズパケットまたはJAM信号の送信を停止する。
【0062】
FIFO23は,通常の先入れ先出しメモリの機能に加えて,予め設定される2つの閾値に基づいて,ポーズパケットまたはJAM信号の送出信号または送出停止信号を出力する機能を有する機能メモリである。図3は,FIFO23の機能説明図である。
【0063】
FIFO23には,Almost FullおよびAlmost Emptyの2つの閾値と,FIFO23に記憶されたデータ量がAlmost Fullの閾値を超えた場合に出力される信号およびFIFO23に記憶されたデータ量がAlmost Emptyを下回った場合に出力される信号とを設定することができる。一般に,Almost FullはAlmost Emptyよりも大きな値に設定される。図3では,記憶量がAlmost Fullを超えた場合にFIFO23がポーズ/JAM送出信号を出力し,記憶量がAlmost Emptyを下回った場合にはFIFO23がポーズ/JAM停止信号を出力するように設定されている。
【0064】
パケットは,格納メモリ22からFIFO23に記憶される一方,読み出し制御部25から与えられる読み出し信号に従って読み出され,OR回路27を介して100/10BASE−MAC部に出力される。この書き込みおよび読み出しの速度に応じて,FIFO23に記憶されたデータの記憶量は増減する。この記憶量の増減に伴い,記憶量がAlmost Fullを超えると,記憶量がその後減少してAlmost Emptyを下回るまでの間,FIFO23はポーズ/JAM送出信号を出力し続ける。一方,記憶量がAlmost Emptyを下回ると,記憶量がその後増加してAlmost Fullを超えるまでの間,FIFO23はポーズ/JAM停止信号を出力し続ける。
【0065】
出力されたポーズ/JAM送出信号またはポーズ/JAM送出停止信号は,前述したように,SEL26を介してポーズパケット/JAM信号生成部28に与えられる。
【0066】
なお,立ち上げ後の初期状態から,記憶量がAlmost Fullを一度の超えない状態に維持されている場合には,ポーズパケット/JAM送出信号およびポーズパケット/JAM送出停止信号とも出力されない。たとえば,流入制限値設定レジスタ20dに,ファストイーサネットの伝送速度と同じ速度が設定された場合には,FIFO23へのパケットの書き込み速度とFIFO23からのパケットの読み出し速度が同じであるので,FIFO23の記憶量はAlmost Empty以下またはAlmost EmptyとAlmost Fullとの間に維持される。この場合には,FIFO23からポーズパケット/JAM送出信号およびポーズパケット/JAM送出停止信号のいずれも出力されない。
【0067】
OR回路27は,全二重/半二重設定レジスタ20bの値が全二重に設定されている場合には,FIFO23からのパケットを選択して100/10BASE−MAC部30または31に出力し,全二重/半二重設定レジスタ20bの値が半二重に設定されている場合には,分配器21からのパケットを選択して100/10BASE−MAC部30または31に出力する。
【0068】
OR回路29は,ポーズパケット/JAM信号生成部28からのポーズパケットもしくはJAM信号,または,100/10BASE−MAC部からのパケットもしくはJAM信号をPHY部1iに選択的に出力する。
【0069】
なお,分配器21を,前述したように,全二重/半二重設定レジスタ20bの値に応じてパケットの出力先を変更する構成とせずに,レジスタ20bの値に関わらず,パケットを格納メモリ22およびOR回路27に分配する構成とし,OR回路27により,全二重/半二重設定レジスタ20bの値に応じて,分配器21またはFIFO23からのパケットを選択して出力する構成とすることもできる。
【0070】
また,常に流入制御を行う場合には,流入制御ON/OFFレジスタ20cは省略することができる。ポーズまたはJAM信号の送出を必ず行う場合には,ポーズ/JAM−ON/OFFレジスタ20eを省略することもできる。
【0071】
次に,流入制御部2iの動作について説明する。
【0072】
(1)全二重通信の場合の動作
全二重通信の場合には,全二重/半二重設定レジスタ20bに,全二重を示す1が予め設定される。100M/10M設定レジスタ20aには,接続されるファストイーサネットの速度(10Mbpsまたは100Mbps)が設定される。
【0073】
ここで,流入制御ON/OFFレジスタ20cはONに設定され,流入制限値設定レジスタ20dは,100M/10M設定レジスタ20aの示す伝送速度以下の値が設定され,ポーズ/JAM−ON/OFFレジスタ20eは,ONに設定されているものとする。
【0074】
この場合に,分配器21は,PHY部1iからのパケットを格納メモリ22にのみ与え,OR回路27には与えない。また,PHY部1iからの書き込み信号は,分配器21を介して格納メモリ21に与えられる。これにより,パケットは格納メモリ22に記憶される。
【0075】
格納メモリ22は,パケット長を計測すると共にパケットの誤りの有無をFCSに基づいてチェックし,正常なパケット長を有する誤りのないパケットをFIFO23に与えると共に,書き込み信号を書き込み制御部24に与える。
【0076】
書き込み制御部24は,書き込み信号をFIFO23に入力する。これにより,格納メモリ22からFIFO23に与えられたパケットはFIFO23に記憶される。
【0077】
読み出し制御部25は,流入制限値設定レジスタ20dに設定された伝送速度に応じて,読み出し信号をFIFO23に与える。この読み出し信号により,FIFO23に記憶されたパケットはOR回路27を介して100/10BASE−MAC部に出力される。なお,全二重/半二重設定レジスタ20bが全二重に設定されているので,読み出し制御部25はSEL26にJAM送出信号を出力しない。
【0078】
FIFO23は,その記憶量に応じて,ポーズパケット送出信号もしくはポーズパケット送出停止信号を出力し,または,いずれの信号も出力しない。FIFO23からポーズパケット送出信号またはポーズパケット送出停止信号が出力された場合には,この出力された信号は,SEL26を介してポーズパケット/JAM信号生成部28に入力される。
【0079】
また,ポーズパケット/JAM信号生成部28には,POS変換部6からのフロー制御信号も入力される。
【0080】
ポーズパケット/JAM信号生成部28がFIFO23からポーズパケット送出信号を受信し,または,POS変換部6から入力されるフロー制御信号がハイレベルである場合には,ポーズパケット/JAM信号生成部28は,ポーズパケットを生成して出力する。出力されたポーズパケットは,OR回路29およびPHY部1iを介して,ファストイーサネット側に送信される。ファストイーサネットに接続されたコンピュータ等の端末は,このポーズパケットを受信する。これにより,ファストイーサネットに接続された端末はパケットの送信を停止し,インタフェース終端装置に入力されるパケット量が減少する。
【0081】
一方,ポーズパケット/JAM信号生成部28がFIFO23からポーズパケット送出停止信号を受信し,かつ,POS変換部6から入力されるフロー制御信号がローレベルである場合には,ポーズパケット/JAM信号生成部28は,ポーズパケットの生成・送信を停止する。これにより,ファストイーサネットの端末はパケットを送信することができ,インタフェース終端装置に入力されるパケット量が増加する。このようにして,ファストイーサネット側からのパケットの流入制御が行われる。
【0082】
なお,流入制御ON/OFFレジスタ20bがOFFに設定されている場合には,流入制御は行われないので,読み出し制御部25は,流入制限値設定レジスタ20dの設定値に関わらず,100M/10M設定レジスタ20aの設定値(すなわち接続されたファストイーサネットの伝送速度)と同じ速度で読み出し信号をFIFO23に与える。これにより,パケットは,接続されたファストイーサネットの伝送速度と同じ伝送速度でFIFO23から読み出される。
【0083】
また,SEL26は,FIFO23からのポーズパケット送出信号および送出停止信号をポーズパケット/JAM信号生成部28に与えない。これにより,ポーズパケット/JAM信号生成部28は,POS変換部6からのフロー制御信号によってのみ制御され,フロー制御信号がハイレベルの場合にはポーズパケットを生成・送信し,フロー制御信号がローレベルの場合にはポーズパケットの生成・送信を停止する。
【0084】
ポーズ/JAM−ON/OFFレジスタ20eがOFFに設定されている場合には,ポーズパケット/JAM信号生成部28は,FIFO23からSEL28を介して与えられるポーズパケット送出信号およびポーズパケット送出停止信号を無視し,POS変換部6からのフロー制御信号のみによってポーズパケットの送出および送出停止を行う。
【0085】
(2)半二重通信の場合の動作
半二重通信の場合には,全二重/半二重設定レジスタ20bに,半二重を示す0が予め設定される。100M/10M設定レジスタ20aには,接続されるファストイーサネットの速度が設定される。
【0086】
ここで,流入制御ON/OFFレジスタ20cはONに設定され,流入制限値設定レジスタ20dは,100M/10M設定レジスタ20aの示す伝送速度以下の値が設定され,ポーズ/JAM−ON/OFFレジスタ20eは,ONに設定されているものとする。
【0087】
この場合に,分配器21は,PHY部1iからのパケットを格納メモリ22に与えると共に,OR回路27を介して100/10BASE−MAC部30または31に与える。このように,100/10BASE−MAC部30または31には,ファストイーサネットからインタフェース終端装置に受信されたパケットが直ちに入力される。これにより,100/10BASE−MAC部30または31は,コリジョン発生の有無を直ちにチェックすることができる。このように流入制御部を設けて流入制御を行う場合でも,コリジョン発生の有無を直ちに検出することができるので,レイトコリジョンの発生が防止される。
【0088】
一方,格納メモリ22に記憶されたパケットは,全二重通信の場合と同様に,パケット長および誤り有無が検査され,正常なパケット長を有し,誤りのないパケットのみが,書き込み制御部24の書き込み信号に従ってFIFO23に格納される。
【0089】
読み出し制御部25は,流入制御ON/OFFレジスタ20bの設定値に応じて読み出し信号をFIFO23に与える。この読み出し信号により,FIFO23からパケットが読み出されるが,読み出されたパケットはOR回路27から出力されず,OR回路27は,分配器21からのパケットのみを選択して出力する。これにより,同じパケットが2つ100/10BASE−MAC部に出力されることが防止される。
【0090】
読み出し制御部25は,読み出し信号の出力中は,JAM送出停止信号をSEL26を介してポーズパケット/JAM信号生成部28に出力し,読み出し信号を出力していない間,すなわちパケット間ギャップに対応する時間の間は,JAM送出信号をSEL26を介してポーズパケット/JAM信号生成部28に与える。
【0091】
SEL26は,読み出し制御部25からのJAM送出信号およびJAM送出停止信号を選択してポーズパケット/JAM信号生成部28に与え,FIFO23からの信号をポーズパケット/JAM信号生成部28に与えない。
【0092】
ポーズパケット/JAM信号生成部28がJAM送出信号を受信し,または,POS変換部6からのフロー制御信号がハイレベルの場合には,ポーズパケット/JAM信号生成部28は,JAM信号をOR回路29を介してファストイーサネットに出力する。このJAM信号は,ファストイーサネットの端末に受信される。これにより,端末はパケットの送信を停止する。これにより,パケットの流入制限が行われる。
【0093】
一方,ポーズパケット/JAM信号生成部28がJAM送出停止信号を受信し,かつ,POS変換部6からのフロー制御信号がローレベルの場合には,ポーズパケット/JAM信号生成部28は,JAM信号の送信を停止する。これにより,端末はパケットを送信することができ,インタフェース終端装置に入力されるパケット量が増加する。このようにして,ファストイーサネット側からのパケットの流入制御が行われる。
【0094】
なお,流入制御ON/OFFレジスタ20bがOFFに設定されている場合には,流入制御は行われないので,読み出し制御部25は,流入制限値設定レジスタ20dの設定値に関わらず,100M/10M設定レジスタ20aの設定値(すなわち接続されたファストイーサネットの伝送速度)と同じ速度で読み出し信号をFIFO23に与える。
【0095】
また,SEL26は,読み出し制御部25からのJAM送出信号および送出停止信号をポーズパケット/JAM信号生成部28に与えない。これにより,ポーズパケット/JAM信号生成部28は,POS変換部6からのフロー制御信号によってのみ制御され,フロー制御信号がハイレベルの場合にはJAM信号を生成・送信し,フロー制御信号がローレベルの場合にはJAM信号の生成・送信を停止する。
【0096】
ポーズ/JAM−ON/OFFレジスタ20eがOFFに設定されている場合には,ポーズパケット/JAM信号生成部28は,読み出し制御部25からSEL28を介して与えられるJAM送出信号およびJAM送出停止信号を無視し,POS変換部6からのフロー制御信号のみによってJAM信号の送出および送出停止を行う。
【0097】
このように,本実施の形態によると,ギガビットイーサネットだけでなく,10Mbpsまたは100Mbpsの伝送速度を有するファストイーサネットも収容することができる。
【0098】
また,全二重通信だけでなく半二重通信のイーサネットも収容することができる。特に半二重通信のイーサネットを収容した場合には,受信されたパケットがFIFO23を介することなく直ちに,100/10BASE−MAC部に与えられ,コリジョンの有無が検出される。これにより,レイトコリジョンの発生が防止される。
【0099】
さらに,本実施の形態によると,ギガビットイーサネット(全二重通信)におけるパケット流入制御装置のポーズパケット生成部にジャム信号送信機能を付加すると共に,分配器21,レジスタ20a,20b等を該装置に追加することにより,全二重および半二重の双方に対応可能なパケット流入制御装置を提供することができるので,全二重のパケット流入制御装置の仕組みを利用することができる。
【0100】
(付記1) イーサネットから流入されるパケットを光同期ネットワークのフレームに変換して転送する伝送装置に設けられ,前記イーサネットからのパケットの流入制御を行うパケット流入制御装置であって,
前記イーサネットからのパケットを記憶し,該記憶したパケットが読み出し信号の入力により先入れ先出しの順序で読み出される第1記憶手段と,
前記イーサネットの全二重または半二重の通信形態が設定され,該設定された通信形態を記憶する第2記憶手段と,
前記第1記憶手段に記憶されたパケットの読み出し側の伝送速度が設定され,該設定された伝送速度を記憶する第3記憶手段と,
前記第2記憶手段に全二重が記憶されている場合には,前記第3記憶手段に記憶された伝送速度で,前記第1記憶手段からパケットを読み出して媒体アクセス制御部に与えると共に,前記第1記憶手段の記憶量が所定の閾値を超えると,ポーズパケットを前記イーサネットに送信し,前記第2記憶手段に半二重が記憶されている場合には,前記イーサネットからのパケットを前記媒体アクセス制御部に直接与えると共に,前記第3記憶手段に記憶された伝送速度で前記第1記憶手段に記憶されたパケットを読み出す場合のパケット間ギャップに対応する時間の間,ジャム信号を前記イーサネットに送信する制御手段と,
を備えているパケット流入制御装置。
【0101】
(付記2) 付記1において,
前記第1記憶手段は,その記憶量が前記所定の閾値を超えると,ポーズパケット送出信号を出力し,
前記制御手段は,読み出し制御手段と,ポーズパケット/ジャム信号生成手段とを備え,
前記読み出し制御部は,前記第2記憶手段に全二重が記憶されている場合には,前記第3記憶手段に記憶された伝送速度で,前記第1記憶手段からパケットを読み出して前記媒体アクセス制御部に与え,前記第2記憶手段に半二重が記憶されている場合には,前記パケット間ギャップに対応する時間の間,前記ポーズパケット/ジャム信号生成部にジャム送出信号を出力し,
前記ポーズパケット/ジャム信号生成手段は,前記ポーズパケット送出信号が入力されている間,ポーズパケットを生成して前記イーサネットに送信し,前記ジャム送出信号が入力されている間,ジャム信号を生成して前記イーサネットに送信する,
パケット流入制御装置。
【0102】
(付記3) 付記1において,
前記制御部は,後段に配置された,イーサネットのパケットを光同期ネットワークのフレームに変換する変換部から,パケットの出力を抑制するフロー制御信号を受信すると,前記第2記憶手段に全二重が記憶されている場合にはポーズパケットを,半二重が記憶されている場合にはジャム信号を前記イーサネットにそれぞれ生成して送信する,
パケット流入制御装置。
【0103】
(付記4) 付記1から3のいずれか1つにおいて,
前記イーサネットの伝送速度が設定され,該設定された伝送速度を記憶する第4記憶手段をさらに備え,
前記第3記憶手段は,前記第4記憶手段に設定された伝送速度以下の値のみを記憶するように構成される,
パケット流入制御装置。
【0104】
(付記5) 付記1から4のいずれか1つにおいて,
前記イーサネットは,10Mbpsまたは100Mbpsの伝送速度を有するファストイーサネットである,パケット流入制御装置。
【0105】
(付記6) イーサネットから流入されるパケットを光同期ネットワークのフレームに変換して転送する伝送装置に設けられ,前記イーサネットからのパケットの流入制御を行うパケット流入制御装置であって,
前記イーサネットからのパケットを記憶し,該記憶したパケットが読み出し信号の入力により先入れ先出しの順序で読み出されるパケット記憶手段と,
前記パケット記憶手段に記憶されたパケットの読み出し側の伝送速度が設定され,該設定された伝送速度を記憶する流入制限値記憶手段と,
前記イーサネットからのパケットを,パケット間のコリジョンを検出する媒体アクセス制御部に転送する転送手段と,
前記流入制限値記憶手段に記憶された伝送速度で前記パケット記憶手段に記憶されたパケットを読み出す場合のパケット間ギャップに対応する時間の間,ジャム信号を前記イーサネットに送信するジャム信号生成手段と,
を備えているパケット流入制御装置。
【0106】
【発明の効果】
本発明によると,全二重および半二重通信を含むイーサネットを収容することができる。
【0107】
また,本発明によると,媒体アクセス制御部は,パケット間のコリジョンの有無を,パケットの入力とほぼ同時にチェックすることができ,これにより,レイトコリジョンの発生を回避することができる。
【0108】
さらに,本発明によると,既存のパケット流入制御装置の仕組みを利用して全二重および半二重通信を含むイーサネットを収容できるパケット流入制御装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態による,ファストイーサネットのインタフェース終端装置の全体構成を示すブロック図である。
【図2】本発明の実施の形態による流入制御部(流入制御装置)の詳細な構成を示すブロック図である。
【図3】本発明の実施の形態におけるFIFOの機能説明図である。
【符号の説明】
20〜211 流入制御部
30,31 100/10BASE−MAC部
6 POS変換部
21 分配器
22 格納メモリ
23 FIFO
25 読み出し制御部
28 ポーズパケット/JAM信号生成部
20a 100M/10M設定レジスタ
20b 全二重/半二重設定レジスタ
20c 流入制限値設定レジスタ[0001]
TECHNICAL FIELD OF THE INVENTION
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a packet inflow control device for controlling a packet inflow from an Ethernet in a transmission device for converting a packet flowing from the Ethernet into a frame of an optical synchronous network and transferring the same. The present invention also relates to a packet inflow control device that can handle the above.
[0002]
[Prior art]
When a Gigabit Ethernet is accommodated in a SONET / SDH (Synchronous Optical Network / Synchronous Digital Hierarchy) transmission network, a Gigabit Ethernet Ethernet signal is transmitted to a SONET / SDH (Synchronous Optical Network / Digital Network / Digital Network / Digital Network / Digital Network) transmission system. Is provided (for example, see Patent Document 1).
[0003]
Such a transmission device may be provided with an interface terminating device that performs mutual conversion between an Ethernet signal (Ethernet frame) and a SONET / SDH frame.
[0004]
Such an interface terminating device has a packet narrowing-down (traffic shaping) function for controlling the usage rate (charging rate) for each connected Gigabit Ethernet (port), and the function is used to input data from the Ethernet side. The inflow of the Ethernet frame is restricted.
[0005]
[Patent Document 1]
JP 2001-308869 A
[0006]
[Problems to be solved by the invention]
However, the conventional interface terminating device is intended for Gigabit Ethernet, and is not intended for Fast-Ethernet having a transmission speed of 10 Mbps or 100 Mbps.
[0007]
For this reason, the conventional interface terminating device performs inflow control only corresponding to the transmission speed of Gigabit Ethernet, and cannot cope with the speed conversion between 100 Mbps and 10 Mbps when Fast Ethernet is accommodated.
[0008]
Gigabit Ethernet targets only full-duplex communication, not half-duplex communication. For this reason, Fast Ethernet that targets both full-duplex communication and half-duplex communication cannot be accommodated by the conventional interface terminating device.
[0009]
Further, the interface terminating device is provided with a media access control (MAC) unit for detecting collision between packets (collision). The packet input to the interface terminating device is temporarily stored in a buffer (QoS buffer) in the interface terminating device, and then given to the MAC unit. Therefore, packet collision (collision) may occur while the input packet reaches the MAC unit, and late collision detected after transmission of 64 bytes or more of the packet may also occur. However, since the conventional interface device does not consider half-duplex communication as described above, late collision in half-duplex communication cannot be avoided.
[0010]
In the Fast Ethernet, the bandwidth increases due to the increase in the number of channels on the terminal side port, and a stress due to the bandwidth difference occurs in the EOS conversion unit that maps the SONET / SDH frame. In order to avoid this, high-response flow control is required for the terminal side.
[0011]
The present invention has been made in view of such a situation, and an object of the present invention is to provide a packet inflow control device capable of accommodating Ethernet including full-duplex and half-duplex communication.
[0012]
Another object of the present invention is to prevent occurrence of late collision.
[0013]
It is a further object of the present invention to provide a packet inflow control device capable of accommodating Fast Ethernet including full-duplex and half-duplex communication by utilizing the existing mechanism of the gigabit Ethernet packet inflow control device.
[0014]
[Means for Solving the Problems]
To achieve the above object, a packet inflow control device according to the present invention is provided in a transmission device that converts a packet flowing in from an Ethernet into a frame of an optical synchronous network and transfers the frame, and controls the flow of a packet from the Ethernet. A first storage means for storing packets from the Ethernet and reading the stored packets in a first-in first-out order by inputting a read signal; Is set, a second storage means for storing the set communication form, and a transmission speed on the reading side of the packet stored in the first storage means are set, and the set transmission rate is stored. If full-duplex is stored in the third storage means and the second storage means, the data is stored in the third storage means. At the same transmission rate, a packet is read from the first storage means and provided to the medium access control unit. When the storage amount of the first storage means exceeds a predetermined threshold, a pause packet is transmitted to the Ethernet, and the pause packet is transmitted to the Ethernet. When the half-duplex is stored in the second storage unit, the packet from the Ethernet is directly supplied to the medium access control unit, and the packet is transmitted to the first storage unit at the transmission speed stored in the third storage unit. Control means for transmitting a jam signal to the Ethernet during a time corresponding to the gap between packets when reading stored packets.
[0015]
According to the present invention, the packet inflow control device is provided with the second storage means capable of setting a communication mode of whether the connected Ethernet is full-duplex or half-duplex. The control unit performs the inflow control according to the communication mode stored in the second storage unit. That is, in the case of full-duplex communication, the control means reads out the packet from the first storage means at the transmission rate stored in the third storage means and gives it to the medium access control unit, and also stores the packet in the first storage means. When the amount exceeds a predetermined threshold, a pause packet is transmitted to the Ethernet, and in the case of half-duplex communication, the packet from the Ethernet is directly supplied to the medium access control unit, and the transmission speed stored in the third storage means is transmitted. Transmitting a jam signal to the Ethernet for a time corresponding to the inter-packet gap when reading out the packet stored in the first storage means. Thereby, the packet inflow control device according to the present invention can accommodate Ethernet including full-duplex and half-duplex communication.
[0016]
According to the present invention, when the Ethernet is half-duplex communication, the packet from the Ethernet is not given to the medium access control unit via the first storage means for storing the packet, but is directly sent to the medium access control unit. Provided to the control unit. Therefore, the medium access control unit can check the presence or absence of collision between packets almost simultaneously with the input of the packet. As a result, occurrence of late collision is avoided.
[0017]
Further, the packet inflow control device according to the present invention adds a function of generating a jam signal in the case of half-duplex to the function of generating a pause packet in the existing packet inflow control device of Gigabit Ethernet, In this case, it can be realized by adding a function of directly giving a packet flowing from the Ethernet to the medium access control unit. Therefore, according to the present invention, it is possible to provide a packet inflow control device capable of accommodating Ethernet including full-duplex and half-duplex communication by utilizing the mechanism of the existing packet inflow control device.
[0018]
The packet inflow control device according to the present invention is provided in a transmission device that converts a packet flowing in from the Ethernet into a frame of the optical synchronous network and transfers the frame, and controls the flow of the packet from the Ethernet. A packet storage means for storing packets from the Ethernet, the stored packets being read in a first-in first-out order by input of a read signal, and a transmission speed on a read side of the packets stored in the packet storage means being set. And an inflow limit value storage means for storing the set transmission speed, a transfer means for transferring the packet from the Ethernet to a medium access control unit for detecting a collision between packets, and an inflow limit value storage means. The data stored in the packet storage means at the stored transmission rate. During a time corresponding to the inter-packet gap when reading Tsu bets includes a jam signal generating means for transmitting a jamming signal to the Ethernet, a.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 is a block diagram showing the overall configuration of a Fast-Ethernet interface termination device according to an embodiment of the present invention.
[0020]
This interface terminating device is accommodated in a transmission device of a SONET / SDH transmission network as an optical synchronous network in an EOS (Ethernet over SONET) system, and is an Ethernet frame (packet) input from a Fast Ethernet having a transmission speed of 10 Mbps or 100 Mbps. ) Is converted into a SONET / SDH frame, and the SONET / SDH frame input from the SONET / SDH transmission link is converted into a packet.
[0021]
Various types of Fast Ethernet such as 10BASE-T, 10BASE-2, 10BASE-5, and 10BASE-F having a transmission speed of 10 Mbps, and 100BASE-T, 100BASE-T2, 100BASE-T4 and 100VG-AnyLAN having a transmission speed of 100 Mbps are available. Specifications are included. Further, in the present embodiment, not only full-duplex communication but also half-duplex communication Ethernet can be accommodated.
[0022]
This interface terminating device has 12 ports # 0 to # 11 in order to accommodate, for example, 12 Fast Ethernets. A 10 Mbps or 100 Mbps full-duplex or half-duplex Fast Ethernet is connected to each port.
[0023]
The interface termination device is a PHY (physical layer processing) unit 1 0 ~ 1 11 , Packet inflow control unit (packet inflow control device) 2 according to the embodiment of the present invention 0 ~ 2 11 , 100/10 BASE-MAC unit 3 0 And 3 1 , A layer 2 switch (L2SW) 4, a GbE-MAC unit 5, a POS (Packet over SONET) conversion unit 6, and an LVDS (Low Voltage Differential Signaling) conversion unit 7.
[0024]
Ports # 0 to # 11 are PHY units 1 0 ~ 1 11 Connected to each other. PHY part 1 0 ~ 1 11 Performs the processing of the physical layer (OSI first layer) on the signals (the signals on the Fast Ethernet side) input (received) to the ports # 0 to # 11, and outputs the processed signals to the inflow control unit 2. 0 ~ 2 11 Give to each.
[0025]
Packet inflow controller (packet inflow controller) 2 0 ~ 2 11 Controls the inflow of Ethernet frames (hereinafter, referred to as “packets”) input to the ports # 0 to # 11, respectively. 0 ~ 1 11 And converts the transmission rate of the packet respectively input from the base station into a transmission rate according to the inflow control, and converts the transmission rate into a 100/10 BASE-MAC unit 3. 0 Or 3 1 Output to In order to perform this inflow control, the inflow control unit 2 0 ~ 2 11 Sends a pause packet (for full-duplex communication) or a JAM signal (for half-duplex communication) to the Fast Ethernet side. Also, the inflow control unit 2 0 ~ 2 11 Is the 100/10 BASE-MAC unit 3 0 Or 3 1 PHY part 1 0 ~ 1 11 Respectively. Inflow controller 2 0 ~ 2 11 Will be described later in detail.
[0026]
100/10 BASE-MAC unit 3 0 Is the inflow controller 2 0 ~ 2 5 The MAC (Media Access Control) layer (lower sublayer of the OSI second layer) of the 6 ports of the packet is processed, and the processed packet is given to the L2SW4. 100/10 BASE-MAC unit 3 1 Is the inflow controller 2 6 ~ 2 11 The MAC layer of the six ports is processed, and the processed packet is given to the L2SW4. The processing of the MAC layer includes detection of collision between packets (collision).
[0027]
In the present embodiment, as an example, a 100/10 BASE-MAC unit having 6 ports is used. Therefore, two 100/10 BASE-MAC units are provided, but a 100/10 BASE-MAC unit having 12 ports is provided. If a MAC section is used, one 100/10 BASE-MAC section is sufficient.
[0028]
The L2SW 4 performs packet switching based on the MAC address, and executes a 100/10 BASE-MAC unit 3 0 And 3 1 From the GbE-MAC unit 5 and the packet from the GbE-MAC unit 5 to the 100/10 BASE-MAC unit 3. 0 Or 3 1 Give to.
[0029]
The GbE-MAC unit 5 performs processing of the MAC layer of the Gigabit Ethernet, and supplies the packet from the L2SW 4 to the POS conversion unit 6 and supplies the packet from the POS conversion unit 6 to the L2SW 4.
[0030]
The POS (or EOS (Ethernet over SONET)) conversion unit 6 converts the packet supplied from the GbE-MAC unit 5 into a SONET / SDH frame, and supplies the SONET / SDH frame to the LVDS conversion unit 7, and receives the packet from the LVDS conversion unit 7 The SONET / SDH frame is converted into a packet (Ethernet frame) and given to the GbE-MAC unit 5.
[0031]
Further, the POS conversion unit 6 includes the inflow control unit 2 0 ~ 2 11 And a signal line for a flow control signal. The POS conversion unit 6 maintains the low level when the input amount of the packet from the Fast Ethernet side is equal to or less than the predetermined threshold, and outputs the flow control signal when the input amount of the packet increases and exceeds the predetermined threshold. Set to high level. When the flow control signal becomes high level, as described later, the inflow control unit 2 0 ~ 2 11 Sends a pause packet or a JAM signal to the Fast Ethernet side.
[0032]
The LVDS conversion unit 7 converts the signal of the SONET / SDH frame input from the POS conversion unit 6 according to the LVDS, outputs the signal to the SONET / SDH network side, and outputs the SONET / SDH frame input from the SONET / SDH network side. The signal is converted according to the LVDS, and given to the POS converter 6. The SONET / SDH frame output from the LVDS conversion unit 7 to the SONET / SDH side is thereafter converted into an optical signal and transmitted to the SONET / SDH network.
[0033]
Next, the inflow controller 2 in the interface termination device having such a configuration. 0 ~ 2 11 Will be described in detail. Inflow control unit 2 0 ~ 2 11 Have the same configuration, the inflow controller 2 of the port #i (i is any one of 0 to 11) will be described below. i Will be described in detail.
[0034]
FIG. 2 shows the inflow controller 2 i FIG. 3 is a block diagram showing a detailed configuration of the embodiment. In the figure, the double line indicates the flow of the packet, and the solid line indicates the flow of the control signal.
[0035]
Inflow controller 2 i Are a
[0036]
In the 100M /
[0037]
The setting value of this
[0038]
The full-duplex / half-
[0039]
The setting value of the full-duplex / half-
[0040]
The inflow control ON /
[0041]
Port #i (that is, PHY unit 1) is stored in the inflow limit value setting register 20d. i ) Is set in advance to output the packet input to the SONET / SDH side (that is, the 100/10 BASE-MAC unit). The set speed is lower than the transmission speed of the Fast Ethernet connected to the port #i, and is determined according to the QoS (Quality of Service). That is, when a 10 Mbps Fast Ethernet is connected, a value of 10 Mbps or less (for example, 8 Mbps, 5 Mbps, or the like) is set, and when a 100 Mbps Fast Ethernet is connected, a value of 100 Mbps or less (for example, 70 Mbps) is set. , 30 Mbps, etc.).
[0042]
The set value of the 100M /
[0043]
The value of the inflow limit
[0044]
In the pause / JAM-ON / OFF register 20e, a value of the pause packet / JAM
[0045]
The ON / OFF of the pause / JAM-ON / OFF register 20e means ON / OFF of transmission of a pause packet when Fast Ethernet is full-duplex communication, and when the Fast Ethernet is half-duplex communication. Means ON / OFF of the transmission of the JAM signal.
[0046]
The
[0047]
The
[0048]
The
[0049]
When the set value of the inflow control ON /
[0050]
Note that while no packet is output from the
[0051]
On the other hand, when the inflow control ON /
[0052]
When the set value of the full-duplex / half-
[0053]
The
[0054]
That is, when the inflow control ON /
[0055]
On the other hand, when the inflow control ON /
[0056]
As described above, the signal supplied from the read
[0057]
When the pause / JAM-ON / OFF register 20e is set to ON, the pause packet / JAM
[0058]
The generation and output of the pause packet or the JAM signal are controlled in accordance with the pause packet or the JAM signal transmission signal or the transmission stop signal input from the
[0059]
That is, when at least one of the pause packet / JAM generation signal from the
[0060]
On the other hand, when the pause / JAM-ON / OFF register 20e is set to OFF, the pause packet / JAM
[0061]
That is, the pause packet / JAM
[0062]
The
[0063]
The
[0064]
The packet is stored in the
[0065]
The output pause / JAM transmission signal or pause / JAM transmission stop signal is supplied to the pause packet / JAM
[0066]
If the storage amount does not exceed Almost Full once from the initial state after startup, neither the pause packet / JAM transmission signal nor the pause packet / JAM transmission stop signal is output. For example, if the same speed as the transmission speed of the Fast Ethernet is set in the inflow limit
[0067]
When the value of the full-duplex / half-
[0068]
The OR
[0069]
As described above, the
[0070]
When the inflow control is always performed, the inflow control ON /
[0071]
Next, the inflow control unit 2 i The operation of will be described.
[0072]
(1) Operation for full-duplex communication
In the case of full-duplex communication, 1 indicating full-duplex is preset in the full-duplex / half-
[0073]
Here, the inflow control ON /
[0074]
In this case, the
[0075]
The
[0076]
The
[0077]
The
[0078]
The
[0079]
The pause packet /
[0080]
When the pause packet / JAM
[0081]
On the other hand, when the pause packet / JAM
[0082]
When the inflow control ON /
[0083]
Further, the
[0084]
When the pause / JAM-ON / OFF register 20e is set to OFF, the pause packet / JAM
[0085]
(2) Operation for half-duplex communication
In the case of half-duplex communication, 0 indicating half-duplex is preset in the full-duplex / half-
[0086]
Here, the inflow control ON /
[0087]
In this case, the
[0088]
On the other hand, the packets stored in the
[0089]
The
[0090]
The
[0091]
The
[0092]
When the pause packet / JAM
[0093]
On the other hand, if the pause packet / JAM
[0094]
When the inflow control ON /
[0095]
Further, the
[0096]
When the pause / JAM-ON / OFF register 20e is set to OFF, the pause packet / JAM
[0097]
As described above, according to the present embodiment, not only Gigabit Ethernet but also Fast Ethernet having a transmission speed of 10 Mbps or 100 Mbps can be accommodated.
[0098]
In addition, not only full-duplex communication but also half-duplex communication Ethernet can be accommodated. Particularly, when half-duplex communication Ethernet is accommodated, the received packet is immediately supplied to the 100/10 BASE-MAC unit without passing through the
[0099]
Furthermore, according to the present embodiment, a jam signal transmission function is added to the pause packet generation unit of the packet inflow control device in Gigabit Ethernet (full-duplex communication), and the
[0100]
(Supplementary Note 1) A packet inflow control device provided in a transmission device for converting a packet flowing in from an Ethernet into a frame of an optical synchronous network and transferring the frame, and controlling inflow of a packet from the Ethernet.
First storage means for storing packets from the Ethernet, wherein the stored packets are read in a first-in first-out order by input of a read signal;
Second storage means for setting a full-duplex or half-duplex communication mode of the Ethernet, and storing the set communication mode;
A third storage unit configured to set a transmission rate on a reading side of the packet stored in the first storage unit and to store the set transmission speed;
When full-duplex is stored in the second storage means, a packet is read out from the first storage means at the transmission speed stored in the third storage means and given to the medium access control unit, and When the storage amount of the first storage means exceeds a predetermined threshold, a pause packet is transmitted to the Ethernet, and when half duplex is stored in the second storage means, the packet from the Ethernet is transmitted to the medium. The jam signal is directly supplied to the access control unit and the jam signal is transmitted to the Ethernet for a time corresponding to the inter-packet gap when reading out the packet stored in the first storage unit at the transmission rate stored in the third storage unit. Control means for transmitting;
A packet inflow control device comprising:
[0101]
(Supplementary Note 2) In Supplementary Note 1,
When the storage amount exceeds the predetermined threshold, the first storage unit outputs a pause packet transmission signal,
The control means includes read control means and pause packet / jam signal generation means,
When full-duplex is stored in the second storage unit, the read control unit reads a packet from the first storage unit at the transmission speed stored in the third storage unit and reads the packet from the medium storage unit. When a half-duplex is stored in the second storage unit, a jam transmission signal is output to the pause packet / jam signal generation unit for a time corresponding to the inter-packet gap,
The pause packet / jam signal generation means generates a pause packet while the pause packet transmission signal is being input and transmits it to the Ethernet, and generates a jam signal while the jam transmission signal is being input. To send to the Ethernet,
Packet inflow control device.
[0102]
(Appendix 3) In Appendix 1,
When the control unit receives a flow control signal for suppressing output of a packet from a conversion unit, which is disposed at a subsequent stage and converts an Ethernet packet into a frame of an optical synchronous network, a full duplex is stored in the second storage unit. If it is stored, a pause packet is generated, and if half-duplex is stored, a jam signal is generated and transmitted to the Ethernet.
Packet inflow control device.
[0103]
(Supplementary Note 4) In any one of Supplementary notes 1 to 3,
A transmission rate of the Ethernet is set, and a fourth storage means for storing the set transmission rate;
The third storage means is configured to store only a value equal to or less than the transmission rate set in the fourth storage means,
Packet inflow control device.
[0104]
(Supplementary Note 5) In any one of Supplementary notes 1 to 4,
The packet inflow control device, wherein the Ethernet is a Fast Ethernet having a transmission speed of 10 Mbps or 100 Mbps.
[0105]
(Supplementary Note 6) A packet inflow control device provided in a transmission device for converting a packet flowing from the Ethernet into a frame of an optical synchronous network and transferring the frame, and for controlling a flow of the packet from the Ethernet,
Packet storage means for storing packets from the Ethernet, wherein the stored packets are read in a first-in first-out order by input of a read signal;
An inflow limit value storage means for setting a transmission rate on a read side of a packet stored in the packet storage means, and storing the set transmission rate;
Transfer means for transferring the packet from the Ethernet to a medium access control unit for detecting collision between the packets;
Jam signal generating means for transmitting a jam signal to the Ethernet for a time corresponding to an inter-packet gap when reading packets stored in the packet storage means at the transmission rate stored in the inflow limit value storage means;
A packet inflow control device comprising:
[0106]
【The invention's effect】
According to the present invention, Ethernet including full-duplex and half-duplex communication can be accommodated.
[0107]
Further, according to the present invention, the medium access control unit can check the presence / absence of collision between packets almost simultaneously with the input of a packet, thereby avoiding the occurrence of late collision.
[0108]
Further, according to the present invention, it is possible to provide a packet inflow control device capable of accommodating Ethernet including full-duplex and half-duplex communication by utilizing the mechanism of the existing packet inflow control device.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overall configuration of a Fast Ethernet interface termination device according to an embodiment of the present invention.
FIG. 2 is a block diagram showing a detailed configuration of an inflow control unit (inflow control device) according to the embodiment of the present invention.
FIG. 3 is an explanatory diagram of functions of a FIFO according to the embodiment of the present invention.
[Explanation of symbols]
2 0 ~ 2 11 Inflow control section
3 0 , 3 1 100/10 BASE-MAC section
6 POS converter
21 Distributor
22 Storage memory
23 FIFO
25 Read control unit
28 Pause packet / JAM signal generator
20b Full-duplex / half-duplex setting register
20c Inflow limit value setting register
Claims (3)
前記イーサネットからのパケットを記憶し,該記憶したパケットが読み出し信号の入力により先入れ先出しの順序で読み出される第1記憶手段と,
前記イーサネットの全二重または半二重の通信形態が設定され,該設定された通信形態を記憶する第2記憶手段と,
前記第1記憶手段に記憶されたパケットの読み出し側の伝送速度が設定され,該設定された伝送速度を記憶する第3記憶手段と,
前記第2記憶手段に全二重が記憶されている場合には,前記第3記憶手段に記憶された伝送速度で,前記第1記憶手段からパケットを読み出して媒体アクセス制御部に与えると共に,前記第1記憶手段の記憶量が所定の閾値を超えると,ポーズパケットを前記イーサネットに送信し,前記第2記憶手段に半二重が記憶されている場合には,前記イーサネットからのパケットを前記媒体アクセス制御部に直接与えると共に,前記第3記憶手段に記憶された伝送速度で前記第1記憶手段に記憶されたパケットを読み出す場合のパケット間ギャップに対応する時間の間,ジャム信号を前記イーサネットに送信する制御手段と,
を備えているパケット流入制御装置。A packet inflow control device provided in a transmission device for converting a packet flowing from an Ethernet into a frame of an optical synchronous network and transferring the frame, and for controlling a flow of a packet from the Ethernet,
First storage means for storing packets from the Ethernet, wherein the stored packets are read in a first-in first-out order by input of a read signal;
Second storage means for setting a full-duplex or half-duplex communication mode of the Ethernet, and storing the set communication mode;
A third storage unit configured to set a transmission rate on a reading side of the packet stored in the first storage unit and to store the set transmission speed;
When full-duplex is stored in the second storage means, a packet is read out from the first storage means at the transmission speed stored in the third storage means and given to the medium access control unit, and When the storage amount of the first storage means exceeds a predetermined threshold, a pause packet is transmitted to the Ethernet, and when half duplex is stored in the second storage means, the packet from the Ethernet is transmitted to the medium. The jam signal is directly supplied to the access control unit and the jam signal is transmitted to the Ethernet for a time corresponding to the inter-packet gap when reading out the packet stored in the first storage unit at the transmission rate stored in the third storage unit. Control means for transmitting;
A packet inflow control device comprising:
前記第1記憶手段は,その記憶量が前記所定の閾値を超えると,ポーズパケット送出信号を出力し,
前記制御手段は,読み出し制御手段と,ポーズパケット/ジャム信号生成手段とを備え,
前記読み出し制御部は,前記第2記憶手段に全二重が記憶されている場合には,前記第3記憶手段に記憶された伝送速度で,前記第1記憶手段からパケットを読み出して前記媒体アクセス制御部に与え,前記第2記憶手段に半二重が記憶されている場合には,前記パケット間ギャップに対応する時間の間,前記ポーズパケット/ジャム信号生成部にジャム送出信号を出力し,
前記ポーズパケット/ジャム信号生成手段は,前記ポーズパケット送出信号が入力されている間,ポーズパケットを生成して前記イーサネットに送信し,前記ジャム送出信号が入力されている間,ジャム信号を生成して前記イーサネットに送信する,
パケット流入制御装置。In claim 1,
When the storage amount exceeds the predetermined threshold, the first storage unit outputs a pause packet transmission signal,
The control means includes read control means and pause packet / jam signal generation means,
When full-duplex is stored in the second storage unit, the read control unit reads a packet from the first storage unit at the transmission speed stored in the third storage unit and reads the packet from the medium storage unit. When a half-duplex is stored in the second storage unit, a jam transmission signal is output to the pause packet / jam signal generation unit for a time corresponding to the inter-packet gap,
The pause packet / jam signal generation means generates a pause packet while the pause packet transmission signal is being input and transmits it to the Ethernet, and generates a jam signal while the jam transmission signal is being input. To send to the Ethernet,
Packet inflow control device.
前記イーサネットからのパケットを記憶し,該記憶したパケットが読み出し信号の入力により先入れ先出しの順序で読み出されるパケット記憶手段と,
前記パケット記憶手段に記憶されたパケットの読み出し側の伝送速度が設定され,該設定された伝送速度を記憶する流入制限値記憶手段と,
前記イーサネットからのパケットを,パケット間のコリジョンを検出する媒体アクセス制御部に転送する転送手段と,
前記流入制限値記憶手段に記憶された伝送速度で前記パケット記憶手段に記憶されたパケットを読み出す場合のパケット間ギャップに対応する時間の間,ジャム信号を前記イーサネットに送信するジャム信号生成手段と,
を備えているパケット流入制御装置。A packet inflow control device provided in a transmission device for converting a packet flowing from an Ethernet into a frame of an optical synchronous network and transferring the frame, and for controlling a flow of a packet from the Ethernet,
Packet storage means for storing packets from the Ethernet, wherein the stored packets are read in a first-in first-out order by input of a read signal;
An inflow limit value storage means for setting a transmission rate on a read side of a packet stored in the packet storage means, and storing the set transmission rate;
Transfer means for transferring the packet from the Ethernet to a medium access control unit for detecting collision between the packets;
Jam signal generating means for transmitting a jam signal to the Ethernet for a time corresponding to an inter-packet gap when reading packets stored in the packet storage means at the transmission rate stored in the inflow limit value storage means;
A packet inflow control device comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003012659A JP2004228795A (en) | 2003-01-21 | 2003-01-21 | Packet flowing-in control apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (1)
Publication Number | Publication Date |
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Family
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006135754A (en) * | 2004-11-08 | 2006-05-25 | Fujitsu Ltd | Frame transmission device and frame receiving device |
-
2003
- 2003-01-21 JP JP2003012659A patent/JP2004228795A/en active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2006135754A (en) * | 2004-11-08 | 2006-05-25 | Fujitsu Ltd | Frame transmission device and frame receiving device |
JP4500154B2 (en) * | 2004-11-08 | 2010-07-14 | 富士通株式会社 | Frame transmission apparatus and frame reception apparatus |
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