JP2004228795A - Packet flowing-in control apparatus - Google Patents

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JP2004228795A
JP2004228795A JP2003012659A JP2003012659A JP2004228795A JP 2004228795 A JP2004228795 A JP 2004228795A JP 2003012659 A JP2003012659 A JP 2003012659A JP 2003012659 A JP2003012659 A JP 2003012659A JP 2004228795 A JP2004228795 A JP 2004228795A
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Japanese (ja)
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Taiichiro Sakaguchi
泰一郎 坂口
Yukimasa Shima
幸雅 島
Hirobumi Kinja
博文 近者
Toshimichi Fukuda
利道 福田
Takahiro Yoshii
高広 吉井
Shinya Tokunaga
真也 徳永
Yasutsugu Nagusa
恭紹 南艸
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a packet flowing-in control apparatus capable of accommodating an Ethernet including full duplex and half duplex communications. <P>SOLUTION: When half duplex is set to a full duplex / half duplex setting register 20b, a distributor 21 for the packet flowing-in control apparatus gives packets from a fast Ethernet (R) to a MAC (media access control) section via an OR circuit 27. Thus, the MAC section can immediately detect collision to prevent occurrence of late collision. A read control section 25 gives a read signal to an FIFO (first-in first out) section 23 at a transmission rate stored in a flowing-in limit value setting register 20d and gives a jam transmission signal to a pause packet / JAM signal generating section 28 for a time corresponding to an inter-packet gap. The pause packet / JAM signal generating section 28 receiving a JAM transmission signal transmits the JAM signal to the fast Ethernet side. Thus, flowing-in control is performed. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は，イーサネットから流入されるパケットを光同期ネットワークのフレームに変換して転送する伝送装置において，イーサネットからのパケットの流入制御を行うパケット流入制御装置に関し，特に，半二重通信のイーサネットにも対応できるパケット流入制御装置に関する。
【０００２】
【従来の技術】
ギガビットイーサネットをＳＯＮＥＴ／ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ／Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）伝送ネットワークに収容する場合に，ギガビットイーサネットのイーサネット信号をＳＯＮＥＴ／ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ／Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）信号に多重化して送信する伝送装置が設けられる（例えば特許文献１参照）。
【０００３】
このような伝送装置には，イーサネット信号（イーサネットフレーム）とＳＯＮＥＴ／ＳＤＨフレームとの相互変換を行うインタフェース終端装置が設けられることがある。
【０００４】
このようなインタフェース終端装置は，接続されるギガビットイーサネット（ポート）毎にその使用率（課金レート）を制御するために，パケットの絞り込み（Ｔｒａｆｆｉｃ ｓｈａｐｉｎｇ）機能を有し，該機能によりイーサネット側から入力されるイーサネットフレームの流入制限を行う。
【０００５】
【特許文献１】
特開２００１−３０８８６９号公報
【０００６】
【発明が解決しようとする課題】
しかし，従来のインタフェース終端装置は，ギガビットイーサネットを対象にしており，１０Ｍｂｐｓや１００Ｍｂｐｓ等の伝送速度を有するファストイーサネット（Ｆａｓｔ−Ｅｔｈｅｒｎｅｔ）を対象としていなかった。
【０００７】
このため，従来のインタフェース終端装置は，ギガビットイーサネットの伝送速度にのみ対応した流入制御を行っており，ファストイーサネットを収容した場合の１００Ｍｂｐｓまたは１０Ｍｂｐｓとの間の速度変換に対応できない。
【０００８】
また，ギガビットイーサネットは，全二重通信のみを対象としており，半二重通信を対象としていない。このため，全二重通信および半二重通信の双方を対象とするファストイーサネットを，従来のインタフェース終端装置により収容することはできない。
【０００９】
さらに，インタフェース終端装置には，パケット間の衝突（コリジョン：ｃｏｌｌｉｓｉｏｎ）を検出する媒体制御（ＭＡＣ：Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ）部が設けられる。インタフェース終端装置に入力されたパケットは，一旦，インタフェース終端装置内のバッファ（ＱｏＳバッファ）に格納された後，ＭＡＣ部に与えられる。したがって，入力されたパケットがＭＡＣ部に到達する間にパケットの衝突（コリジョン）が発生する可能性があり，パケットの６４バイト以上が送信された後に検出されるレイトコリジョンも発生し得る。しかし，従来のインタフェース装置は，前述したように半二重通信を考慮していないため，半二重通信におけるレイトコリジョンを回避することができない。
【００１０】
また，ファストイーサネットにおいては，端末側ポートの多チャネル化により帯域の増加となり，ＳＯＮＥＴ／ＳＤＨフレームにマッピングするＥＯＳ変換部で帯域差によるストレスが発生する。それを回避するため端末側に対し，高レスポンスなフロー制御が要求される。
【００１１】
本発明は，このような状況に鑑みなされたものであり，その目的は，全二重および半二重通信を含むイーサネットを収容できるパケット流入制御装置を提供することにある。
【００１２】
また，本発明の目的は，レイトコリジョンの発生を防止することにある。
【００１３】
さらに，本発明の目的は，既存のギガビットイーサネットのパケット流入制御装置の仕組みを利用して全二重および半二重通信を含むファストイーサネットを収容できるパケット流入制御装置を提供することにある。
【００１４】
【課題を解決するための手段】
前記目的を達成するために，本発明によるパケット流入制御装置は，イーサネットから流入されるパケットを光同期ネットワークのフレームに変換して転送する伝送装置に設けられ，前記イーサネットからのパケットの流入制御を行うパケット流入制御装置であって，前記イーサネットからのパケットを記憶し，該記憶したパケットが読み出し信号の入力により先入れ先出しの順序で読み出される第１記憶手段と，前記イーサネットの全二重または半二重の通信形態が設定され，該設定された通信形態を記憶する第２記憶手段と，前記第１記憶手段に記憶されたパケットの読み出し側の伝送速度が設定され，該設定された伝送速度を記憶する第３記憶手段と，前記第２記憶手段に全二重が記憶されている場合には，前記第３記憶手段に記憶された伝送速度で，前記第１記憶手段からパケットを読み出して媒体アクセス制御部に与えると共に，前記第１記憶手段の記憶量が所定の閾値を超えると，ポーズパケットを前記イーサネットに送信し，前記第２記憶手段に半二重が記憶されている場合には，前記イーサネットからのパケットを前記媒体アクセス制御部に直接与えると共に，前記第３記憶手段に記憶された伝送速度で前記第１記憶手段に記憶されたパケットを読み出す場合のパケット間ギャップに対応する時間の間，ジャム信号を前記イーサネットに送信する制御手段と，を備えている。
【００１５】
本発明によると，パケット流入制御装置に，接続されるイーサネットが全二重であるか半二重であるかの通信形態を設定できる第２記憶手段が設けられる。制御手段は，第２記憶手段に記憶された通信形態に応じて流入制御を行う。すなわち，制御手段は，全二重通信の場合には，第３記憶手段に記憶された伝送速度で，第１記憶手段からパケットを読み出して媒体アクセス制御部に与えると共に，第１記憶手段の記憶量が所定の閾値を超えると，ポーズパケットをイーサネットに送信し，半二重通信の場合には，イーサネットからのパケットを媒体アクセス制御部に直接与えると共に，第３記憶手段に記憶された伝送速度で第１記憶手段に記憶されたパケットを読み出す場合のパケット間ギャップに対応する時間の間，ジャム信号をイーサネットに送信する。これにより，本発明によるパケット流入制御装置は，全二重および半二重通信を含むイーサネットを収容することができる。
【００１６】
また，本発明によると，イーサネットが半二重通信の場合には，イーサネットからのパケットが，パケットを記憶する第１記憶手段を介して媒体アクセス制御部に与えられるのではなく，直接，媒体アクセス制御部に与えられる。したがって，媒体アクセス制御部は，パケット間のコリジョンの有無を，パケットの入力とほぼ同時にチェックすることができる。これにより，レイトコリジョンの発生が回避される。
【００１７】
さらに，本発明によるパケット流入制御装置は，既存のギガビットイーサネットのパケット流入制御装置におけるポーズパケットの生成機能に，半二重の場合にはジャム信号を生成する機能を追加すると共に，半二重の場合には，イーサネットから流入されるパケットを媒体アクセス制御部に直接与える機能を追加することにより実現することができる。したがって，本発明によると，既存のパケット流入制御装置の仕組みを利用して全二重および半二重通信を含むイーサネットを収容できるパケット流入制御装置を提供することができる。
【００１８】
また，本発明によるパケット流入制御装置は，イーサネットから流入されるパケットを光同期ネットワークのフレームに変換して転送する伝送装置に設けられ，前記イーサネットからのパケットの流入制御を行うパケット流入制御装置であって，前記イーサネットからのパケットを記憶し，該記憶したパケットが読み出し信号の入力により先入れ先出しの順序で読み出されるパケット記憶手段と，前記パケット記憶手段に記憶されたパケットの読み出し側の伝送速度が設定され，該設定された伝送速度を記憶する流入制限値記憶手段と，前記イーサネットからのパケットを，パケット間のコリジョンを検出する媒体アクセス制御部に転送する転送手段と，前記流入制限値記憶手段に記憶された伝送速度で前記パケット記憶手段に記憶されたパケットを読み出す場合のパケット間ギャップに対応する時間の間，ジャム信号を前記イーサネットに送信するジャム信号生成手段と，を備えている。
【００１９】
【発明の実施の形態】
図１は，本発明の実施の形態による，ファストイーサネット（Ｆａｓｔ−Ｅｔｈｅｒｎｅｔ）のインタフェース終端装置の全体構成を示すブロック図である。
【００２０】
このインタフェース終端装置は，ＥＯＳ（Ｅｔｈｅｒｎｅｔ ｏｖｅｒ ＳＯＮＥＴ）システムにおける，光同期ネットワークとしてのＳＯＮＥＴ／ＳＤＨ伝送ネットワークの伝送装置に収容され，１０Ｍｂｐｓまたは１００Ｍｂｐｓの伝送速度を有するファストイーサネットから入力されるイーサネットフレーム（パケット）をＳＯＮＥＴ／ＳＤＨフレームに変換すると共に，ＳＯＮＥＴ／ＳＤＨの伝送リンクから入力されるＳＯＮＥＴ／ＳＤＨフレームをパケットに変換する。
【００２１】
ファストイーサネットには，伝送速度１０Ｍｂｐｓの１０ＢＡＳＥ−Ｔ，１０ＢＡＳＥ−２，１０ＢＡＳＥ−５，１０ＢＡＳＥ−Ｆ等や，伝送速度１００Ｍｂｐｓの１００ＢＡＳＥ−Ｔ，１００ＢＡＳＥ−Ｔ２，１００ＢＡＳＥ−Ｔ４，１００ＶＧ−ＡｎｙＬＡＮ等の種々の仕様のものが含まれる。また，本実施の形態では，全二重通信だけでなく，半二重通信のイーサネットも収容することができる。
【００２２】
このインタフェース終端装置は，一例として１２個のファストイーサネットを収容するために，ポート＃０〜＃１１の１２ポートを有する。各ポートには，１０Ｍｂｐｓまたは１００Ｍｂｐｓの全二重もしくは半二重のファストイーサネットが接続される。
【００２３】
インタフェース終端装置は，ＰＨＹ（物理層処理）部１０〜１１１，本発明の実施の形態によるパケット流入制御部（パケット流入制御装置）２０〜２１１，１００／１０ＢＡＳＥ−ＭＡＣ部３０および３１，レイヤ２スイッチ（Ｌ２ＳＷ）４，ＧｂＥ−ＭＡＣ部５，ＰＯＳ（Ｐａｃｋｅｔ ｏｖｅｒ ＳＯＮＥＴ）変換部６，ならびにＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）変換部７を有する。
【００２４】
ポート＃０〜＃１１はＰＨＹ部１０〜１１１にそれぞれ接続されている。ＰＨＹ部１０〜１１１は，ポート＃０〜＃１１にそれぞれ入力（受信）される信号（ファストイーサネット側の信号）に対して物理層（ＯＳＩ第１層）の処理を行い，処理後の信号を流入制御部２０〜２１１にそれぞれ与える。
【００２５】
パケット流入制御部（パケット流入制御装置）２０〜２１１は，ポート＃０〜＃１１にそれぞれ入力されるイーサネットフレーム（以下「パケット」という。）の流入制御を行い，ＰＨＹ部１０〜１１１からそれぞれ入力されるパケットの伝送速度を，流入制御に従った伝送速度に変換して１００／１０ＢＡＳＥ−ＭＡＣ部３０または３１に出力する。この流入制御を行うために，流入制御部２０〜２１１は，ファストイーサネット側にポーズパケット（全二重通信の場合）またはＪＡＭ信号（半二重通信の場合）を送出する。また，流入制御部２０〜２１１は，１００／１０ＢＡＳＥ−ＭＡＣ部３０または３１から与えられるパケットをＰＨＹ部１０〜１１１にそれぞれ転送する。流入制御部２０〜２１１の詳細については後述する。
【００２６】
１００／１０ＢＡＳＥ−ＭＡＣ部３０は，流入制御部２０〜２５の６ポート分のパケットのＭＡＣ（媒体アクセス制御：Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ）層（ＯＳＩ第２層の下位副層）の処理を行い，処理後のパケットをＬ２ＳＷ４に与える。１００／１０ＢＡＳＥ−ＭＡＣ部３１は，流入制御部２６〜２１１の６ポート分のパケットのＭＡＣ層の処理を行い，処理後のパケットをＬ２ＳＷ４に与える。ＭＡＣ層の処理には，パケット間の衝突（コリジョン：ｃｏｌｌｉｓｉｏｎ）の検出が含まれる。
【００２７】
なお，本実施の形態では，一例として，６ポートを有する１００／１０ＢＡＳＥ−ＭＡＣ部が使用されているので，１００／１０ＢＡＳＥ−ＭＡＣ部は２つ設けられているが，１２ポートを有する１００／１０ＢＡＳＥ−ＭＡＣ部が使用される場合には，１００／１０ＢＡＳＥ−ＭＡＣ部は１つで足りる。
【００２８】
Ｌ２ＳＷ４は，ＭＡＣアドレスに基づいてパケットのスイッチングを行い，１００／１０ＢＡＳＥ−ＭＡＣ部３０および３１からのパケットをＧｂＥ−ＭＡＣ部５に与えると共に，ＧｂＥ−ＭＡＣ部５からのパケットを１００／１０ＢＡＳＥ−ＭＡＣ部３０または３１に与える。
【００２９】
ＧｂＥ−ＭＡＣ部５は，ギガビットイーサネットのＭＡＣ層の処理を行い，Ｌ２ＳＷ４からのパケットをＰＯＳ変換部６に与えると共に，ＰＯＳ変換部６からのパケットをＬ２ＳＷ４に与える。
【００３０】
ＰＯＳ（またはＥＯＳ（Ｅｔｈｅｒｎｅｔ ｏｖｅｒ ＳＯＮＥＴ））変換部６は，ＧｂＥ−ＭＡＣ部５から与えられたパケットをＳＯＮＥＴ／ＳＤＨフレームに変換してＬＶＤＳ変換部７に与えると共に，ＬＶＤＳ変換部７から与えられたＳＯＮＥＴ／ＳＤＨフレームをパケット（イーサネットフレーム）に変換してＧｂＥ−ＭＡＣ部５に与える。
【００３１】
また，ＰＯＳ変換部６は，流入制御部２０〜２１１と，フロー制御信号用の信号線により接続されている。ＰＯＳ変換部６は，ファストイーサネット側からのパケットの入力量が所定の閾値以下である場合には，ローレベルに維持し，パケットの入力量が多くなり所定の閾値を超えると，フロー制御信号をハイレベルにする。このフロー制御信号がハイレベルになることにより，後述するように，流入制御部２０〜２１１は，ポーズパケットまたはＪＡＭ信号をファストイーサネット側に送出する。
【００３２】
ＬＶＤＳ変換部７は，ＰＯＳ変換部６から入力されたＳＯＮＥＴ／ＳＤＨフレームの信号をＬＶＤＳに従って変換し，ＳＯＮＥＴ／ＳＤＨネットワーク側に出力すると共に，ＳＯＮＥＴ／ＳＤＨネットワーク側から入力されたＳＯＮＥＴ／ＳＤＨフレームの信号をＬＶＤＳに従って変換し，ＰＯＳ変換部６に与える。ＬＶＤＳ変換部７からＳＯＮＥＴ／ＳＤＨ側に出力されたＳＯＮＥＴ／ＳＤＨフレームは，その後，光信号に変換されてＳＯＮＥＴ／ＳＤＨネットワークに送信される。
【００３３】
次に，このような構成のインタフェース終端装置における流入制御部２０〜２１１の詳細な構成を説明する。流入制御部部２０〜２１１は，いずれも同じ構成を有するので，以下では，ポート＃ｉ（ｉは０〜１１のいずれか）の流入制御部部２ｉの詳細な構成について説明する。
【００３４】
図２は，流入制御部２ｉの詳細な構成を示すブロック図である。図中，二重線はパケットの流れを示し，実線は制御信号の流れを示している。
【００３５】
流入制御部２ｉは，分配器２１，格納メモリ２２，ＦＩＦＯ（ＱｏＳバッファ）２３，書き込み制御部２４，読み出し制御部２５，セレクタ（ＳＥＬ）２６，ＯＲ回路（ワイヤードＯＲ）２７および２９，ポーズパケット／ＪＡＭ信号生成部２８，ならびにレジスタ群２０を有する。レジスタ群２０は，１００Ｍ／１０Ｍ設定レジスタ２０ａ，全二重／半二重設定レジスタ２０ｂ，流入制御ＯＮ／ＯＦＦレジスタ２０ｃ，流入制限値設定レジスタ２０ｄ，ポーズ／ＪＡＭ−ＯＮ／ＯＦＦレジスタ２０ｅを有する。
【００３６】
１００Ｍ／１０Ｍ設定レジスタ２０ａには，ポート＃ｉに接続されるファストイーサネットの伝送速度に対応した値が予め設定される。すなわち，１００Ｍ／１０Ｍ設定レジスタ２０ａには，接続されるファストイーサネットの伝送速度が１００Ｍｂｐｓの場合に１００Ｍｂｐｓを表す“１”が設定され，接続されるファストイーサネットの伝送速度が１０Ｍｂｐｓの場合に１０Ｍｂｐｓを表す“０”が設定される。このレジスタ２０ａが設けられていることにより，ポート＃ｉに接続されるファストイーサネットの伝送速度が１０Ｍｂｐｓ／１００Ｍｂｐｓを問わず，いずれの伝送速度のファストイーサネットにも同じ構成の流入制御部を使用することができる。
【００３７】
このレジスタ２０ａの設定値は，後述するように，読み出し制御部２５および流入制限値設定レジスタ２０ｄに参照される。
【００３８】
全二重／半二重設定レジスタ２０ｂには，ポート＃ｉに接続されるファストイーサネットが全二重通信の場合には“１”が予め設定され，半二重通信の場合には“０”が予め設定される。このレジスタ２０ｂが設けられていることにより，ポート＃ｉに接続されるファストイーサネットの通信形態が全二重／半二重を問わず，いずれの通信形態にも同じ構成の流入制御部を使用することができる。
【００３９】
この全二重／半二重設定レジスタ２０ｂの設定値は，後述するように，分配器２１，読み出し制御部２５，ＳＥＬ２６，ＯＲ回路２７，およびポーズパケット／ＪＡＭ信号生成部２８に参照される。
【００４０】
流入制御ＯＮ／ＯＦＦレジスタ２０ｃには，流入制御部２０ｉがファストイーサネット側からのパケットの流入制御を行うかどうか（ＯＮまたはＯＦＦ）の値が予め設定される。すなわち，流入制御を行う場合には，ＯＮを示す“１”が設定され，流入制御を行わない場合には，ＯＦＦを示す“０”が設定される。この流入制御ＯＮ／ＯＦＦレジスタ２０ｃの設定値は，後述するように，読み出し制御部２５およびＳＥＬ２６に参照される。
【００４１】
流入制限値設定レジスタ２０ｄには，ポート＃ｉ（すなわちＰＨＹ部１ｉ）から入力されたパケットをＳＯＮＥＴ／ＳＤＨ側（すなわち１００／１０ＢＡＳＥ−ＭＡＣ部）に出力する速度が予め設定される。設定される速度は，ポート＃ｉに接続されているファストイーサネットの伝送速度以下の速度であり，ＱｏＳ（Ｑｕａｌｉｔｙ ｏｆ Ｓｅｒｖｉｃｃｅ）に応じて決定される。すなわち，１０Ｍｂｐｓのファストイーサネットが接続されている場合には，１０Ｍｂｐｓ以下の値（例えば８Ｍｂｐｓ，５Ｍｂｐｓ等）が設定され，１００Ｍｂｐｓのファストイーサネットが接続されている場合には，１００Ｍｂｐｓ以下の値（例えば７０Ｍｂｐｓ，３０Ｍｂｐｓ等）が設定される。
【００４２】
１００Ｍ／１０Ｍ設定レジスタ２０ａの設定値は流入制限値設定レジスタ２０ｄに参照され，ポート＃ｉに接続されているファストイーサネットの伝送速度を超える値が流入制限値設定レジスタ２０ｄに設定できないように構成されている。
【００４３】
流入制限値設定レジスタ２０ｄの値は，後述するように，読み出し制御部２５に参照される。
【００４４】
ポーズ／ＪＡＭ−ＯＮ／ＯＦＦレジスタ２０ｅには，ポーズパケット／ＪＡＭ信号生成部２８がポーズパケットまたはＪＡＭ信号をファストイーサネット側に送信する（ＯＮ）または送信しない（ＯＦＦ）の値が予め設定される。送信する場合にはＯＮを示す“１”が設定され，送信しない場合にはＯＦＦを示す“０”が設定される。このポーズ／ＪＡＭ−ＯＮ／ＯＦＦレジスタ２０ｅの設定値は，ポーズパケット／ＪＡＭ信号生成部２８に参照される。
【００４５】
なお，ポーズ／ＪＡＭ−ＯＮ／ＯＦＦレジスタ２０ｅのＯＮ／ＯＦＦは，ファストイーサネットが全二重通信の場合には，ポーズパケットの送信のＯＮ／ＯＦＦを意味し，ファストイーサネットが半二重通信の場合には，ＪＡＭ信号の送信のＯＮ／ＯＦＦを意味する。
【００４６】
分配器２１は，ＰＨＹ部１ｉに接続され，ＰＨＹ部１ｉからのパケットおよびパケットの書き込み信号（ライトイネーブル信号）を受信する。分配器２１は，インタフェース終端装置の立ち上げ時等に，全二重／半二重設定レジスタ２０ｂの設定値が１（すなわち全二重通信）の場合に，受信したパケットおよび書き込み信号を格納メモリ２２にのみ与え，ＯＲ回路２７には与えないにように設定される一方，設定値が０（すなわち半二重通信）の場合には，受信したパケットを格納メモリ２２およびＯＲ回路２７に与えると共に，受信した書き込み信号を格納メモリ２２に与えるように設定される。
【００４７】
格納メモリ２２は，分配器２１から与えられたパケットおよび書き込み信号を受信し，書き込み信号に従ってパケットを記憶する。また，格納メモリ２２は，パケットの長さの計算，パケットの最後尾に配置されたＦＣＳ（Ｆｒａｍｅ Ｃｈｅｃｋ Ｓｅｑｕｅｎｃｅ）に基づくパケットの誤りチェック等を行う。そして，格納メモリ２２は，パケットの長さが規定された最小の長さ未満である場合や，パケットに誤りが検出された場合等にパケットを廃棄する一方，これらに該当しない場合にはパケットをＦＩＦＯ２３に与えるとともに，書き込み信号を書き込み制御部２４に与える。
【００４８】
書き込み制御部２４は，格納メモリ２２から与えられた書き込み信号をＦＩＦＯ２３に与える。これにより，格納メモリ２２からＦＩＦＯ２３に与えられたパケットは，ＦＩＦＯ２３に記憶される。
【００４９】
読み出し制御部２５は，流入制御ＯＮ／ＯＦＦレジスタ２０ｃの設定値がＯＮに設定されている場合には，ＦＩＦＯ２３の出力側の伝送速度が流入制限値設定レジスタ２０ｄに設定された伝送速度となるようにパケット間のギャップの長さ（時間）を調整し，ギャップとギャップとの間に読み出し信号をＦＩＦＯ２３に与える。これにより，ＦＩＦＯ２３に記憶されたパケットは，流入制限値設定レジスタ２０ｄに設定された伝送速度で，ＯＲ回路２７を介して，後段の１００／１０ＢＡＳＥ−ＭＡＣ部３０または３１に送信される。
【００５０】
なお，ＦＩＦＯ２３からパケットが出力されていない間，ＦＩＦＯ２３の出力端子の状態はハイの状態，すなわちパケット間のギャップの状態に維持される。これにより，パケット間にはギャップが挿入される。
【００５１】
一方，流入制御ＯＮ／ＯＦＦレジスタ２０ｃがＯＦＦに設定されている場合には，読み出し制御部２５は，流入制限値設定レジスタ２０ｄの設定値に関わらず，１００Ｍｂｐｓ／１０Ｍｂｐｓ設定レジスタ２０ａに設定された伝送速度，すなわちファストイーサネット側の伝送速度と同じ伝送速度でパケットが読み出されるように，ＦＩＦＯ２３に読み出し信号を入力する。
【００５２】
また，読み出し制御部２５は，全二重／半二重設定レジスタ２０ｂの設定値が半二重通信を示す場合（すなわち０である場合）には，読み出し信号を出力していない間，ＪＡＭ送出信号をＳＥＬ２６（すなわちポーズパケット／ＪＡＭ信号生成部２８）に出力し，読み出し信号を出力している間，ＪＡＭ送出停止信号（すなわちポーズパケット／ＪＡＭ信号生成部２８）に出力する。
【００５３】
ＳＥＬ２６は，全二重／半二重設定レジスタ２０ｂおよび流入制御ＯＮ／ＯＦＦレジスタ２０ｃの設定値に基づいて，ＦＩＦＯ２３からの信号もしくは読み出し制御部２５から信号を選択してポーズパケット／ＪＡＭ信号生成部２８に与え，または，ＦＩＦＯ２３からの信号および読み出し制御部２５から信号のいずれも選択せず，出力しない。
【００５４】
すなわち，流入制御ＯＮ／ＯＦＦレジスタ２０ｃがＯＮ（すなわち１）に設定されている場合において，全二重／半二重設定レジスタ２０ｂが全二重（すなわち１）に設定されているときは，ＳＥＬ２６はＦＩＦＯ２３からの信号（ポーズパケット送出／送出停止信号）を選択してポーズパケット／ＪＡＭ信号生成部２８に与える。流入制御ＯＮ／ＯＦＦレジスタ２０ｃがＯＮ（すなわち１）に設定されている場合において，全二重／半二重設定レジスタ２０ｂが半二重（すなわち０）に設定されているときは，ＳＥＬ２６は読み出し制御部２５からの信号（ＪＡＭ送出／送出停止信号）を選択してＪＡＭ信号生成部２８に与える。
【００５５】
一方，流入制御ＯＮ／ＯＦＦレジスタ２０ｃがＯＦＦ（すなわち０）に設定されている場合には，流入制御は行われないので，全二重／半二重設定レジスタ２０ｂの値を問わず，ＳＥＬ２６はいずれの信号も選択せず，また出力しない。
【００５６】
なお，前述したように，読み出し制御部２５からＳＥＬ２６に与えられる信号は，全二重／半二重設定レジスタ２０ｂが半二重に設定されている場合に出力されるＪＡＭ送出／送出停止信号である。ＦＩＦＯ２３からＳＥＬ２６に出力される信号は，後述するように，ポーズパケット送出／送出停止信号である。
【００５７】
ポーズパケット／ＪＡＭ信号生成部２８は，ポーズ／ＪＡＭ−ＯＮ／ＯＦＦレジスタ２０ｅがＯＮに設定されている場合には，全二重／半二重設定レジスタ２０ｂの値に基づいてポーズパケットまたはＪＡＭ信号を生成し，ＯＲ回路２９に出力する。すなわち，ポーズパケット／ＪＡＭ信号生成部２８は，全二重／半二重設定レジスタ２０ｂが全二重に設定されているときはポーズパケットを生成して出力し，全二重／半二重設定レジスタ２０ｂが半二重に設定されているときはＪＡＭ信号を生成して出力する。
【００５８】
このポーズパケットまたはＪＡＭ信号の生成・出力は，ＳＥＬ２６から入力されるポーズパケットまたはＪＡＭ信号の送出信号もしくは送出停止信号に従って制御されると共に，ＰＯＳ変換部６からのポーズ／ＪＡＭ送信要求信号（ハイレベルのＤＣ信号）に従って制御される。
【００５９】
すなわち，ＳＥＬ２６からポーズパケット／ＪＡＭ生成信号およびＰＯＳ変換部６からのポーズ／ＪＡＭ送信要求信号（ハイレベルの信号）の少なくとも一方が入力されると，ポーズパケット／ＪＡＭ信号生成部は，ポーズパケットまたはＪＡＭ信号を生成して出力する。ＳＥＬ２６からポーズパケット／ＪＡＭ送出信号およびＰＯＳ変換部６からのポーズ／ＪＡＭ送信要求信号の双方ともに入力されない場合，すなわち，ＳＥＬ２６からポーズパケット／ＪＡＭ送出停止信号が入力され，かつ，ＰＯＳ変換部６からの信号がローレベルである場合には，ポーズパケット／ＪＡＭ信号生成部２８は，ポーズパケットおよびＪＡＭ信号を生成・送信しない。
【００６０】
一方，ポーズ／ＪＡＭ−ＯＮ／ＯＦＦレジスタ２０ｅがＯＦＦに設定されている場合には，ポーズパケット／ＪＡＭ信号生成部２８は，ＰＯＳ変換部６からフロー制御信号のみによって，ポーズパケットまたはＪＡＭ信号を送信および送信停止を制御され，読み出し制御部２５およびＦＩＦＯ２３からの信号によっては制御されない。
【００６１】
すなわち，ポーズパケット／ＪＡＭ信号生成部２８は，ＰＯＳ変換部６からのフロー制御信号がハイレベルの場合に，全二重／半二重設定レジスタ２０ｂの値に応じてポーズパケットまたはＪＡＭ信号を生成して送出し，ＰＯＳ変換部６からのフロー制御信号がローレベルの場合に，ポーズパケットまたはＪＡＭ信号の送信を停止する。
【００６２】
ＦＩＦＯ２３は，通常の先入れ先出しメモリの機能に加えて，予め設定される２つの閾値に基づいて，ポーズパケットまたはＪＡＭ信号の送出信号または送出停止信号を出力する機能を有する機能メモリである。図３は，ＦＩＦＯ２３の機能説明図である。
【００６３】
ＦＩＦＯ２３には，Ａｌｍｏｓｔ ＦｕｌｌおよびＡｌｍｏｓｔ Ｅｍｐｔｙの２つの閾値と，ＦＩＦＯ２３に記憶されたデータ量がＡｌｍｏｓｔ Ｆｕｌｌの閾値を超えた場合に出力される信号およびＦＩＦＯ２３に記憶されたデータ量がＡｌｍｏｓｔ Ｅｍｐｔｙを下回った場合に出力される信号とを設定することができる。一般に，Ａｌｍｏｓｔ ＦｕｌｌはＡｌｍｏｓｔ Ｅｍｐｔｙよりも大きな値に設定される。図３では，記憶量がＡｌｍｏｓｔ Ｆｕｌｌを超えた場合にＦＩＦＯ２３がポーズ／ＪＡＭ送出信号を出力し，記憶量がＡｌｍｏｓｔ Ｅｍｐｔｙを下回った場合にはＦＩＦＯ２３がポーズ／ＪＡＭ停止信号を出力するように設定されている。
【００６４】
パケットは，格納メモリ２２からＦＩＦＯ２３に記憶される一方，読み出し制御部２５から与えられる読み出し信号に従って読み出され，ＯＲ回路２７を介して１００／１０ＢＡＳＥ−ＭＡＣ部に出力される。この書き込みおよび読み出しの速度に応じて，ＦＩＦＯ２３に記憶されたデータの記憶量は増減する。この記憶量の増減に伴い，記憶量がＡｌｍｏｓｔ Ｆｕｌｌを超えると，記憶量がその後減少してＡｌｍｏｓｔ Ｅｍｐｔｙを下回るまでの間，ＦＩＦＯ２３はポーズ／ＪＡＭ送出信号を出力し続ける。一方，記憶量がＡｌｍｏｓｔ Ｅｍｐｔｙを下回ると，記憶量がその後増加してＡｌｍｏｓｔ Ｆｕｌｌを超えるまでの間，ＦＩＦＯ２３はポーズ／ＪＡＭ停止信号を出力し続ける。
【００６５】
出力されたポーズ／ＪＡＭ送出信号またはポーズ／ＪＡＭ送出停止信号は，前述したように，ＳＥＬ２６を介してポーズパケット／ＪＡＭ信号生成部２８に与えられる。
【００６６】
なお，立ち上げ後の初期状態から，記憶量がＡｌｍｏｓｔ Ｆｕｌｌを一度の超えない状態に維持されている場合には，ポーズパケット／ＪＡＭ送出信号およびポーズパケット／ＪＡＭ送出停止信号とも出力されない。たとえば，流入制限値設定レジスタ２０ｄに，ファストイーサネットの伝送速度と同じ速度が設定された場合には，ＦＩＦＯ２３へのパケットの書き込み速度とＦＩＦＯ２３からのパケットの読み出し速度が同じであるので，ＦＩＦＯ２３の記憶量はＡｌｍｏｓｔ Ｅｍｐｔｙ以下またはＡｌｍｏｓｔ ＥｍｐｔｙとＡｌｍｏｓｔ Ｆｕｌｌとの間に維持される。この場合には，ＦＩＦＯ２３からポーズパケット／ＪＡＭ送出信号およびポーズパケット／ＪＡＭ送出停止信号のいずれも出力されない。
【００６７】
ＯＲ回路２７は，全二重／半二重設定レジスタ２０ｂの値が全二重に設定されている場合には，ＦＩＦＯ２３からのパケットを選択して１００／１０ＢＡＳＥ−ＭＡＣ部３０または３１に出力し，全二重／半二重設定レジスタ２０ｂの値が半二重に設定されている場合には，分配器２１からのパケットを選択して１００／１０ＢＡＳＥ−ＭＡＣ部３０または３１に出力する。
【００６８】
ＯＲ回路２９は，ポーズパケット／ＪＡＭ信号生成部２８からのポーズパケットもしくはＪＡＭ信号，または，１００／１０ＢＡＳＥ−ＭＡＣ部からのパケットもしくはＪＡＭ信号をＰＨＹ部１ｉに選択的に出力する。
【００６９】
なお，分配器２１を，前述したように，全二重／半二重設定レジスタ２０ｂの値に応じてパケットの出力先を変更する構成とせずに，レジスタ２０ｂの値に関わらず，パケットを格納メモリ２２およびＯＲ回路２７に分配する構成とし，ＯＲ回路２７により，全二重／半二重設定レジスタ２０ｂの値に応じて，分配器２１またはＦＩＦＯ２３からのパケットを選択して出力する構成とすることもできる。
【００７０】
また，常に流入制御を行う場合には，流入制御ＯＮ／ＯＦＦレジスタ２０ｃは省略することができる。ポーズまたはＪＡＭ信号の送出を必ず行う場合には，ポーズ／ＪＡＭ−ＯＮ／ＯＦＦレジスタ２０ｅを省略することもできる。
【００７１】
次に，流入制御部２ｉの動作について説明する。
【００７２】
（１）全二重通信の場合の動作
全二重通信の場合には，全二重／半二重設定レジスタ２０ｂに，全二重を示す１が予め設定される。１００Ｍ／１０Ｍ設定レジスタ２０ａには，接続されるファストイーサネットの速度（１０Ｍｂｐｓまたは１００Ｍｂｐｓ）が設定される。
【００７３】
ここで，流入制御ＯＮ／ＯＦＦレジスタ２０ｃはＯＮに設定され，流入制限値設定レジスタ２０ｄは，１００Ｍ／１０Ｍ設定レジスタ２０ａの示す伝送速度以下の値が設定され，ポーズ／ＪＡＭ−ＯＮ／ＯＦＦレジスタ２０ｅは，ＯＮに設定されているものとする。
【００７４】
この場合に，分配器２１は，ＰＨＹ部１ｉからのパケットを格納メモリ２２にのみ与え，ＯＲ回路２７には与えない。また，ＰＨＹ部１ｉからの書き込み信号は，分配器２１を介して格納メモリ２１に与えられる。これにより，パケットは格納メモリ２２に記憶される。
【００７５】
格納メモリ２２は，パケット長を計測すると共にパケットの誤りの有無をＦＣＳに基づいてチェックし，正常なパケット長を有する誤りのないパケットをＦＩＦＯ２３に与えると共に，書き込み信号を書き込み制御部２４に与える。
【００７６】
書き込み制御部２４は，書き込み信号をＦＩＦＯ２３に入力する。これにより，格納メモリ２２からＦＩＦＯ２３に与えられたパケットはＦＩＦＯ２３に記憶される。
【００７７】
読み出し制御部２５は，流入制限値設定レジスタ２０ｄに設定された伝送速度に応じて，読み出し信号をＦＩＦＯ２３に与える。この読み出し信号により，ＦＩＦＯ２３に記憶されたパケットはＯＲ回路２７を介して１００／１０ＢＡＳＥ−ＭＡＣ部に出力される。なお，全二重／半二重設定レジスタ２０ｂが全二重に設定されているので，読み出し制御部２５はＳＥＬ２６にＪＡＭ送出信号を出力しない。
【００７８】
ＦＩＦＯ２３は，その記憶量に応じて，ポーズパケット送出信号もしくはポーズパケット送出停止信号を出力し，または，いずれの信号も出力しない。ＦＩＦＯ２３からポーズパケット送出信号またはポーズパケット送出停止信号が出力された場合には，この出力された信号は，ＳＥＬ２６を介してポーズパケット／ＪＡＭ信号生成部２８に入力される。
【００７９】
また，ポーズパケット／ＪＡＭ信号生成部２８には，ＰＯＳ変換部６からのフロー制御信号も入力される。
【００８０】
ポーズパケット／ＪＡＭ信号生成部２８がＦＩＦＯ２３からポーズパケット送出信号を受信し，または，ＰＯＳ変換部６から入力されるフロー制御信号がハイレベルである場合には，ポーズパケット／ＪＡＭ信号生成部２８は，ポーズパケットを生成して出力する。出力されたポーズパケットは，ＯＲ回路２９およびＰＨＹ部１ｉを介して，ファストイーサネット側に送信される。ファストイーサネットに接続されたコンピュータ等の端末は，このポーズパケットを受信する。これにより，ファストイーサネットに接続された端末はパケットの送信を停止し，インタフェース終端装置に入力されるパケット量が減少する。
【００８１】
一方，ポーズパケット／ＪＡＭ信号生成部２８がＦＩＦＯ２３からポーズパケット送出停止信号を受信し，かつ，ＰＯＳ変換部６から入力されるフロー制御信号がローレベルである場合には，ポーズパケット／ＪＡＭ信号生成部２８は，ポーズパケットの生成・送信を停止する。これにより，ファストイーサネットの端末はパケットを送信することができ，インタフェース終端装置に入力されるパケット量が増加する。このようにして，ファストイーサネット側からのパケットの流入制御が行われる。
【００８２】
なお，流入制御ＯＮ／ＯＦＦレジスタ２０ｂがＯＦＦに設定されている場合には，流入制御は行われないので，読み出し制御部２５は，流入制限値設定レジスタ２０ｄの設定値に関わらず，１００Ｍ／１０Ｍ設定レジスタ２０ａの設定値（すなわち接続されたファストイーサネットの伝送速度）と同じ速度で読み出し信号をＦＩＦＯ２３に与える。これにより，パケットは，接続されたファストイーサネットの伝送速度と同じ伝送速度でＦＩＦＯ２３から読み出される。
【００８３】
また，ＳＥＬ２６は，ＦＩＦＯ２３からのポーズパケット送出信号および送出停止信号をポーズパケット／ＪＡＭ信号生成部２８に与えない。これにより，ポーズパケット／ＪＡＭ信号生成部２８は，ＰＯＳ変換部６からのフロー制御信号によってのみ制御され，フロー制御信号がハイレベルの場合にはポーズパケットを生成・送信し，フロー制御信号がローレベルの場合にはポーズパケットの生成・送信を停止する。
【００８４】
ポーズ／ＪＡＭ−ＯＮ／ＯＦＦレジスタ２０ｅがＯＦＦに設定されている場合には，ポーズパケット／ＪＡＭ信号生成部２８は，ＦＩＦＯ２３からＳＥＬ２８を介して与えられるポーズパケット送出信号およびポーズパケット送出停止信号を無視し，ＰＯＳ変換部６からのフロー制御信号のみによってポーズパケットの送出および送出停止を行う。
【００８５】
（２）半二重通信の場合の動作
半二重通信の場合には，全二重／半二重設定レジスタ２０ｂに，半二重を示す０が予め設定される。１００Ｍ／１０Ｍ設定レジスタ２０ａには，接続されるファストイーサネットの速度が設定される。
【００８６】
ここで，流入制御ＯＮ／ＯＦＦレジスタ２０ｃはＯＮに設定され，流入制限値設定レジスタ２０ｄは，１００Ｍ／１０Ｍ設定レジスタ２０ａの示す伝送速度以下の値が設定され，ポーズ／ＪＡＭ−ＯＮ／ＯＦＦレジスタ２０ｅは，ＯＮに設定されているものとする。
【００８７】
この場合に，分配器２１は，ＰＨＹ部１ｉからのパケットを格納メモリ２２に与えると共に，ＯＲ回路２７を介して１００／１０ＢＡＳＥ−ＭＡＣ部３０または３１に与える。このように，１００／１０ＢＡＳＥ−ＭＡＣ部３０または３１には，ファストイーサネットからインタフェース終端装置に受信されたパケットが直ちに入力される。これにより，１００／１０ＢＡＳＥ−ＭＡＣ部３０または３１は，コリジョン発生の有無を直ちにチェックすることができる。このように流入制御部を設けて流入制御を行う場合でも，コリジョン発生の有無を直ちに検出することができるので，レイトコリジョンの発生が防止される。
【００８８】
一方，格納メモリ２２に記憶されたパケットは，全二重通信の場合と同様に，パケット長および誤り有無が検査され，正常なパケット長を有し，誤りのないパケットのみが，書き込み制御部２４の書き込み信号に従ってＦＩＦＯ２３に格納される。
【００８９】
読み出し制御部２５は，流入制御ＯＮ／ＯＦＦレジスタ２０ｂの設定値に応じて読み出し信号をＦＩＦＯ２３に与える。この読み出し信号により，ＦＩＦＯ２３からパケットが読み出されるが，読み出されたパケットはＯＲ回路２７から出力されず，ＯＲ回路２７は，分配器２１からのパケットのみを選択して出力する。これにより，同じパケットが２つ１００／１０ＢＡＳＥ−ＭＡＣ部に出力されることが防止される。
【００９０】
読み出し制御部２５は，読み出し信号の出力中は，ＪＡＭ送出停止信号をＳＥＬ２６を介してポーズパケット／ＪＡＭ信号生成部２８に出力し，読み出し信号を出力していない間，すなわちパケット間ギャップに対応する時間の間は，ＪＡＭ送出信号をＳＥＬ２６を介してポーズパケット／ＪＡＭ信号生成部２８に与える。
【００９１】
ＳＥＬ２６は，読み出し制御部２５からのＪＡＭ送出信号およびＪＡＭ送出停止信号を選択してポーズパケット／ＪＡＭ信号生成部２８に与え，ＦＩＦＯ２３からの信号をポーズパケット／ＪＡＭ信号生成部２８に与えない。
【００９２】
ポーズパケット／ＪＡＭ信号生成部２８がＪＡＭ送出信号を受信し，または，ＰＯＳ変換部６からのフロー制御信号がハイレベルの場合には，ポーズパケット／ＪＡＭ信号生成部２８は，ＪＡＭ信号をＯＲ回路２９を介してファストイーサネットに出力する。このＪＡＭ信号は，ファストイーサネットの端末に受信される。これにより，端末はパケットの送信を停止する。これにより，パケットの流入制限が行われる。
【００９３】
一方，ポーズパケット／ＪＡＭ信号生成部２８がＪＡＭ送出停止信号を受信し，かつ，ＰＯＳ変換部６からのフロー制御信号がローレベルの場合には，ポーズパケット／ＪＡＭ信号生成部２８は，ＪＡＭ信号の送信を停止する。これにより，端末はパケットを送信することができ，インタフェース終端装置に入力されるパケット量が増加する。このようにして，ファストイーサネット側からのパケットの流入制御が行われる。
【００９４】
なお，流入制御ＯＮ／ＯＦＦレジスタ２０ｂがＯＦＦに設定されている場合には，流入制御は行われないので，読み出し制御部２５は，流入制限値設定レジスタ２０ｄの設定値に関わらず，１００Ｍ／１０Ｍ設定レジスタ２０ａの設定値（すなわち接続されたファストイーサネットの伝送速度）と同じ速度で読み出し信号をＦＩＦＯ２３に与える。
【００９５】
また，ＳＥＬ２６は，読み出し制御部２５からのＪＡＭ送出信号および送出停止信号をポーズパケット／ＪＡＭ信号生成部２８に与えない。これにより，ポーズパケット／ＪＡＭ信号生成部２８は，ＰＯＳ変換部６からのフロー制御信号によってのみ制御され，フロー制御信号がハイレベルの場合にはＪＡＭ信号を生成・送信し，フロー制御信号がローレベルの場合にはＪＡＭ信号の生成・送信を停止する。
【００９６】
ポーズ／ＪＡＭ−ＯＮ／ＯＦＦレジスタ２０ｅがＯＦＦに設定されている場合には，ポーズパケット／ＪＡＭ信号生成部２８は，読み出し制御部２５からＳＥＬ２８を介して与えられるＪＡＭ送出信号およびＪＡＭ送出停止信号を無視し，ＰＯＳ変換部６からのフロー制御信号のみによってＪＡＭ信号の送出および送出停止を行う。
【００９７】
このように，本実施の形態によると，ギガビットイーサネットだけでなく，１０Ｍｂｐｓまたは１００Ｍｂｐｓの伝送速度を有するファストイーサネットも収容することができる。
【００９８】
また，全二重通信だけでなく半二重通信のイーサネットも収容することができる。特に半二重通信のイーサネットを収容した場合には，受信されたパケットがＦＩＦＯ２３を介することなく直ちに，１００／１０ＢＡＳＥ−ＭＡＣ部に与えられ，コリジョンの有無が検出される。これにより，レイトコリジョンの発生が防止される。
【００９９】
さらに，本実施の形態によると，ギガビットイーサネット（全二重通信）におけるパケット流入制御装置のポーズパケット生成部にジャム信号送信機能を付加すると共に，分配器２１，レジスタ２０ａ，２０ｂ等を該装置に追加することにより，全二重および半二重の双方に対応可能なパケット流入制御装置を提供することができるので，全二重のパケット流入制御装置の仕組みを利用することができる。
【０１００】
（付記１） イーサネットから流入されるパケットを光同期ネットワークのフレームに変換して転送する伝送装置に設けられ，前記イーサネットからのパケットの流入制御を行うパケット流入制御装置であって，
前記イーサネットからのパケットを記憶し，該記憶したパケットが読み出し信号の入力により先入れ先出しの順序で読み出される第１記憶手段と，
前記イーサネットの全二重または半二重の通信形態が設定され，該設定された通信形態を記憶する第２記憶手段と，
前記第１記憶手段に記憶されたパケットの読み出し側の伝送速度が設定され，該設定された伝送速度を記憶する第３記憶手段と，
前記第２記憶手段に全二重が記憶されている場合には，前記第３記憶手段に記憶された伝送速度で，前記第１記憶手段からパケットを読み出して媒体アクセス制御部に与えると共に，前記第１記憶手段の記憶量が所定の閾値を超えると，ポーズパケットを前記イーサネットに送信し，前記第２記憶手段に半二重が記憶されている場合には，前記イーサネットからのパケットを前記媒体アクセス制御部に直接与えると共に，前記第３記憶手段に記憶された伝送速度で前記第１記憶手段に記憶されたパケットを読み出す場合のパケット間ギャップに対応する時間の間，ジャム信号を前記イーサネットに送信する制御手段と，
を備えているパケット流入制御装置。
【０１０１】
（付記２） 付記１において，
前記第１記憶手段は，その記憶量が前記所定の閾値を超えると，ポーズパケット送出信号を出力し，
前記制御手段は，読み出し制御手段と，ポーズパケット／ジャム信号生成手段とを備え，
前記読み出し制御部は，前記第２記憶手段に全二重が記憶されている場合には，前記第３記憶手段に記憶された伝送速度で，前記第１記憶手段からパケットを読み出して前記媒体アクセス制御部に与え，前記第２記憶手段に半二重が記憶されている場合には，前記パケット間ギャップに対応する時間の間，前記ポーズパケット／ジャム信号生成部にジャム送出信号を出力し，
前記ポーズパケット／ジャム信号生成手段は，前記ポーズパケット送出信号が入力されている間，ポーズパケットを生成して前記イーサネットに送信し，前記ジャム送出信号が入力されている間，ジャム信号を生成して前記イーサネットに送信する，
パケット流入制御装置。
【０１０２】
（付記３） 付記１において，
前記制御部は，後段に配置された，イーサネットのパケットを光同期ネットワークのフレームに変換する変換部から，パケットの出力を抑制するフロー制御信号を受信すると，前記第２記憶手段に全二重が記憶されている場合にはポーズパケットを，半二重が記憶されている場合にはジャム信号を前記イーサネットにそれぞれ生成して送信する，
パケット流入制御装置。
【０１０３】
（付記４） 付記１から３のいずれか１つにおいて，
前記イーサネットの伝送速度が設定され，該設定された伝送速度を記憶する第４記憶手段をさらに備え，
前記第３記憶手段は，前記第４記憶手段に設定された伝送速度以下の値のみを記憶するように構成される，
パケット流入制御装置。
【０１０４】
（付記５） 付記１から４のいずれか１つにおいて，
前記イーサネットは，１０Ｍｂｐｓまたは１００Ｍｂｐｓの伝送速度を有するファストイーサネットである，パケット流入制御装置。
【０１０５】
（付記６） イーサネットから流入されるパケットを光同期ネットワークのフレームに変換して転送する伝送装置に設けられ，前記イーサネットからのパケットの流入制御を行うパケット流入制御装置であって，
前記イーサネットからのパケットを記憶し，該記憶したパケットが読み出し信号の入力により先入れ先出しの順序で読み出されるパケット記憶手段と，
前記パケット記憶手段に記憶されたパケットの読み出し側の伝送速度が設定され，該設定された伝送速度を記憶する流入制限値記憶手段と，
前記イーサネットからのパケットを，パケット間のコリジョンを検出する媒体アクセス制御部に転送する転送手段と，
前記流入制限値記憶手段に記憶された伝送速度で前記パケット記憶手段に記憶されたパケットを読み出す場合のパケット間ギャップに対応する時間の間，ジャム信号を前記イーサネットに送信するジャム信号生成手段と，
を備えているパケット流入制御装置。
【０１０６】
【発明の効果】
本発明によると，全二重および半二重通信を含むイーサネットを収容することができる。
【０１０７】
また，本発明によると，媒体アクセス制御部は，パケット間のコリジョンの有無を，パケットの入力とほぼ同時にチェックすることができ，これにより，レイトコリジョンの発生を回避することができる。
【０１０８】
さらに，本発明によると，既存のパケット流入制御装置の仕組みを利用して全二重および半二重通信を含むイーサネットを収容できるパケット流入制御装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による，ファストイーサネットのインタフェース終端装置の全体構成を示すブロック図である。
【図２】本発明の実施の形態による流入制御部（流入制御装置）の詳細な構成を示すブロック図である。
【図３】本発明の実施の形態におけるＦＩＦＯの機能説明図である。
【符号の説明】
２０〜２１１ 流入制御部
３０，３１ １００／１０ＢＡＳＥ−ＭＡＣ部
６ ＰＯＳ変換部
２１ 分配器
２２ 格納メモリ
２３ ＦＩＦＯ
２５ 読み出し制御部
２８ ポーズパケット／ＪＡＭ信号生成部
２０ａ １００Ｍ／１０Ｍ設定レジスタ
２０ｂ 全二重／半二重設定レジスタ
２０ｃ 流入制限値設定レジスタ[0001]
TECHNICAL FIELD OF THE INVENTION
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a packet inflow control device for controlling a packet inflow from an Ethernet in a transmission device for converting a packet flowing from the Ethernet into a frame of an optical synchronous network and transferring the same. The present invention also relates to a packet inflow control device that can handle the above.
[0002]
[Prior art]
When a Gigabit Ethernet is accommodated in a SONET / SDH (Synchronous Optical Network / Synchronous Digital Hierarchy) transmission network, a Gigabit Ethernet Ethernet signal is transmitted to a SONET / SDH (Synchronous Optical Network / Digital Network / Digital Network / Digital Network / Digital Network) transmission system. Is provided (for example, see Patent Document 1).
[0003]
Such a transmission device may be provided with an interface terminating device that performs mutual conversion between an Ethernet signal (Ethernet frame) and a SONET / SDH frame.
[0004]
Such an interface terminating device has a packet narrowing-down (traffic shaping) function for controlling the usage rate (charging rate) for each connected Gigabit Ethernet (port), and the function is used to input data from the Ethernet side. The inflow of the Ethernet frame is restricted.
[0005]
[Patent Document 1]
JP 2001-308869 A
[0006]
[Problems to be solved by the invention]
However, the conventional interface terminating device is intended for Gigabit Ethernet, and is not intended for Fast-Ethernet having a transmission speed of 10 Mbps or 100 Mbps.
[0007]
For this reason, the conventional interface terminating device performs inflow control only corresponding to the transmission speed of Gigabit Ethernet, and cannot cope with the speed conversion between 100 Mbps and 10 Mbps when Fast Ethernet is accommodated.
[0008]
Gigabit Ethernet targets only full-duplex communication, not half-duplex communication. For this reason, Fast Ethernet that targets both full-duplex communication and half-duplex communication cannot be accommodated by the conventional interface terminating device.
[0009]
Further, the interface terminating device is provided with a media access control (MAC) unit for detecting collision between packets (collision). The packet input to the interface terminating device is temporarily stored in a buffer (QoS buffer) in the interface terminating device, and then given to the MAC unit. Therefore, packet collision (collision) may occur while the input packet reaches the MAC unit, and late collision detected after transmission of 64 bytes or more of the packet may also occur. However, since the conventional interface device does not consider half-duplex communication as described above, late collision in half-duplex communication cannot be avoided.
[0010]
In the Fast Ethernet, the bandwidth increases due to the increase in the number of channels on the terminal side port, and a stress due to the bandwidth difference occurs in the EOS conversion unit that maps the SONET / SDH frame. In order to avoid this, high-response flow control is required for the terminal side.
[0011]
The present invention has been made in view of such a situation, and an object of the present invention is to provide a packet inflow control device capable of accommodating Ethernet including full-duplex and half-duplex communication.
[0012]
Another object of the present invention is to prevent occurrence of late collision.
[0013]
It is a further object of the present invention to provide a packet inflow control device capable of accommodating Fast Ethernet including full-duplex and half-duplex communication by utilizing the existing mechanism of the gigabit Ethernet packet inflow control device.
[0014]
[Means for Solving the Problems]
To achieve the above object, a packet inflow control device according to the present invention is provided in a transmission device that converts a packet flowing in from an Ethernet into a frame of an optical synchronous network and transfers the frame, and controls the flow of a packet from the Ethernet. A first storage means for storing packets from the Ethernet and reading the stored packets in a first-in first-out order by inputting a read signal; Is set, a second storage means for storing the set communication form, and a transmission speed on the reading side of the packet stored in the first storage means are set, and the set transmission rate is stored. If full-duplex is stored in the third storage means and the second storage means, the data is stored in the third storage means. At the same transmission rate, a packet is read from the first storage means and provided to the medium access control unit. When the storage amount of the first storage means exceeds a predetermined threshold, a pause packet is transmitted to the Ethernet, and the pause packet is transmitted to the Ethernet. When the half-duplex is stored in the second storage unit, the packet from the Ethernet is directly supplied to the medium access control unit, and the packet is transmitted to the first storage unit at the transmission speed stored in the third storage unit. Control means for transmitting a jam signal to the Ethernet during a time corresponding to the gap between packets when reading stored packets.
[0015]
According to the present invention, the packet inflow control device is provided with the second storage means capable of setting a communication mode of whether the connected Ethernet is full-duplex or half-duplex. The control unit performs the inflow control according to the communication mode stored in the second storage unit. That is, in the case of full-duplex communication, the control means reads out the packet from the first storage means at the transmission rate stored in the third storage means and gives it to the medium access control unit, and also stores the packet in the first storage means. When the amount exceeds a predetermined threshold, a pause packet is transmitted to the Ethernet, and in the case of half-duplex communication, the packet from the Ethernet is directly supplied to the medium access control unit, and the transmission speed stored in the third storage means is transmitted. Transmitting a jam signal to the Ethernet for a time corresponding to the inter-packet gap when reading out the packet stored in the first storage means. Thereby, the packet inflow control device according to the present invention can accommodate Ethernet including full-duplex and half-duplex communication.
[0016]
According to the present invention, when the Ethernet is half-duplex communication, the packet from the Ethernet is not given to the medium access control unit via the first storage means for storing the packet, but is directly sent to the medium access control unit. Provided to the control unit. Therefore, the medium access control unit can check the presence or absence of collision between packets almost simultaneously with the input of the packet. As a result, occurrence of late collision is avoided.
[0017]
Further, the packet inflow control device according to the present invention adds a function of generating a jam signal in the case of half-duplex to the function of generating a pause packet in the existing packet inflow control device of Gigabit Ethernet, In this case, it can be realized by adding a function of directly giving a packet flowing from the Ethernet to the medium access control unit. Therefore, according to the present invention, it is possible to provide a packet inflow control device capable of accommodating Ethernet including full-duplex and half-duplex communication by utilizing the mechanism of the existing packet inflow control device.
[0018]
The packet inflow control device according to the present invention is provided in a transmission device that converts a packet flowing in from the Ethernet into a frame of the optical synchronous network and transfers the frame, and controls the flow of the packet from the Ethernet. A packet storage means for storing packets from the Ethernet, the stored packets being read in a first-in first-out order by input of a read signal, and a transmission speed on a read side of the packets stored in the packet storage means being set. And an inflow limit value storage means for storing the set transmission speed, a transfer means for transferring the packet from the Ethernet to a medium access control unit for detecting a collision between packets, and an inflow limit value storage means. The data stored in the packet storage means at the stored transmission rate. During a time corresponding to the inter-packet gap when reading Tsu bets includes a jam signal generating means for transmitting a jamming signal to the Ethernet, a.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 is a block diagram showing the overall configuration of a Fast-Ethernet interface termination device according to an embodiment of the present invention.
[0020]
This interface terminating device is accommodated in a transmission device of a SONET / SDH transmission network as an optical synchronous network in an EOS (Ethernet over SONET) system, and is an Ethernet frame (packet) input from a Fast Ethernet having a transmission speed of 10 Mbps or 100 Mbps. ) Is converted into a SONET / SDH frame, and the SONET / SDH frame input from the SONET / SDH transmission link is converted into a packet.
[0021]
Various types of Fast Ethernet such as 10BASE-T, 10BASE-2, 10BASE-5, and 10BASE-F having a transmission speed of 10 Mbps, and 100BASE-T, 100BASE-T2, 100BASE-T4 and 100VG-AnyLAN having a transmission speed of 100 Mbps are available. Specifications are included. Further, in the present embodiment, not only full-duplex communication but also half-duplex communication Ethernet can be accommodated.
[0022]
This interface terminating device has 12 ports # 0 to # 11 in order to accommodate, for example, 12 Fast Ethernets. A 10 Mbps or 100 Mbps full-duplex or half-duplex Fast Ethernet is connected to each port.
[0023]
The interface termination device is a PHY (physical layer processing) unit 1 0 ~ 1 11 , Packet inflow control unit (packet inflow control device) 2 according to the embodiment of the present invention 0 ~ 2 11 , 100/10 BASE-MAC unit 3 0 And 3 1 , A layer 2 switch (L2SW) 4, a GbE-MAC unit 5, a POS (Packet over SONET) conversion unit 6, and an LVDS (Low Voltage Differential Signaling) conversion unit 7.
[0024]
Ports # 0 to # 11 are PHY units 1 0 ~ 1 11 Connected to each other. PHY part 1 0 ~ 1 11 Performs the processing of the physical layer (OSI first layer) on the signals (the signals on the Fast Ethernet side) input (received) to the ports # 0 to # 11, and outputs the processed signals to the inflow control unit 2. 0 ~ 2 11 Give to each.
[0025]
Packet inflow controller (packet inflow controller) 2 0 ~ 2 11 Controls the inflow of Ethernet frames (hereinafter, referred to as “packets”) input to the ports # 0 to # 11, respectively. 0 ~ 1 11 And converts the transmission rate of the packet respectively input from the base station into a transmission rate according to the inflow control, and converts the transmission rate into a 100/10 BASE-MAC unit 3. 0 Or 3 1 Output to In order to perform this inflow control, the inflow control unit 2 0 ~ 2 11 Sends a pause packet (for full-duplex communication) or a JAM signal (for half-duplex communication) to the Fast Ethernet side. Also, the inflow control unit 2 0 ~ 2 11 Is the 100/10 BASE-MAC unit 3 0 Or 3 1 PHY part 1 0 ~ 1 11 Respectively. Inflow controller 2 0 ~ 2 11 Will be described later in detail.
[0026]
100/10 BASE-MAC unit 3 0 Is the inflow controller 2 0 ~ 2 5 The MAC (Media Access Control) layer (lower sublayer of the OSI second layer) of the 6 ports of the packet is processed, and the processed packet is given to the L2SW4. 100/10 BASE-MAC unit 3 1 Is the inflow controller 2 6 ~ 2 11 The MAC layer of the six ports is processed, and the processed packet is given to the L2SW4. The processing of the MAC layer includes detection of collision between packets (collision).
[0027]
In the present embodiment, as an example, a 100/10 BASE-MAC unit having 6 ports is used. Therefore, two 100/10 BASE-MAC units are provided, but a 100/10 BASE-MAC unit having 12 ports is provided. If a MAC section is used, one 100/10 BASE-MAC section is sufficient.
[0028]
The L2SW 4 performs packet switching based on the MAC address, and executes a 100/10 BASE-MAC unit 3 0 And 3 1 From the GbE-MAC unit 5 and the packet from the GbE-MAC unit 5 to the 100/10 BASE-MAC unit 3. 0 Or 3 1 Give to.
[0029]
The GbE-MAC unit 5 performs processing of the MAC layer of the Gigabit Ethernet, and supplies the packet from the L2SW 4 to the POS conversion unit 6 and supplies the packet from the POS conversion unit 6 to the L2SW 4.
[0030]
The POS (or EOS (Ethernet over SONET)) conversion unit 6 converts the packet supplied from the GbE-MAC unit 5 into a SONET / SDH frame, and supplies the SONET / SDH frame to the LVDS conversion unit 7, and receives the packet from the LVDS conversion unit 7 The SONET / SDH frame is converted into a packet (Ethernet frame) and given to the GbE-MAC unit 5.
[0031]
Further, the POS conversion unit 6 includes the inflow control unit 2 0 ~ 2 11 And a signal line for a flow control signal. The POS conversion unit 6 maintains the low level when the input amount of the packet from the Fast Ethernet side is equal to or less than the predetermined threshold, and outputs the flow control signal when the input amount of the packet increases and exceeds the predetermined threshold. Set to high level. When the flow control signal becomes high level, as described later, the inflow control unit 2 0 ~ 2 11 Sends a pause packet or a JAM signal to the Fast Ethernet side.
[0032]
The LVDS conversion unit 7 converts the signal of the SONET / SDH frame input from the POS conversion unit 6 according to the LVDS, outputs the signal to the SONET / SDH network side, and outputs the SONET / SDH frame input from the SONET / SDH network side. The signal is converted according to the LVDS, and given to the POS converter 6. The SONET / SDH frame output from the LVDS conversion unit 7 to the SONET / SDH side is thereafter converted into an optical signal and transmitted to the SONET / SDH network.
[0033]
Next, the inflow controller 2 in the interface termination device having such a configuration. 0 ~ 2 11 Will be described in detail. Inflow control unit 2 0 ~ 2 11 Have the same configuration, the inflow controller 2 of the port #i (i is any one of 0 to 11) will be described below. i Will be described in detail.
[0034]
FIG. 2 shows the inflow controller 2 i FIG. 3 is a block diagram showing a detailed configuration of the embodiment. In the figure, the double line indicates the flow of the packet, and the solid line indicates the flow of the control signal.
[0035]
Inflow controller 2 i Are a distributor 21, a storage memory 22, a FIFO (QoS buffer) 23, a write controller 24, a read controller 25, a selector (SEL) 26, OR circuits (wired OR) 27 and 29, a pause packet / JAM signal generator. 28, and a register group 20. The register group 20 has a 100M / 10M setting register 20a, a full / half duplex setting register 20b, an inflow control ON / OFF register 20c, an inflow limit value setting register 20d, and a pause / JAM-ON / OFF register 20e.
[0036]
In the 100M / 10M setting register 20a, a value corresponding to the transmission speed of the Fast Ethernet connected to the port #i is set in advance. In other words, “1” representing 100 Mbps is set in the 100M / 10M setting register 20a when the transmission speed of the connected Fast Ethernet is 100 Mbps, and represents 10 Mbps when the transmission speed of the connected Fast Ethernet is 10 Mbps. “0” is set. By providing the register 20a, the inflow control unit having the same configuration can be used for the Fast Ethernet of any transmission speed regardless of the transmission speed of the Fast Ethernet connected to the port #i, regardless of the transmission speed of 10 Mbps / 100 Mbps. Can be.
[0037]
The setting value of this register 20a is referred to by the read control unit 25 and the inflow limit value setting register 20d as described later.
[0038]
The full-duplex / half-duplex setting register 20b is set to "1" in advance when the Fast Ethernet connected to the port #i is full-duplex communication, and "0" in half-duplex communication. Is set in advance. Since the register 20b is provided, the inflow control unit having the same configuration is used for any communication mode regardless of whether the communication mode of the Fast Ethernet connected to the port #i is full-duplex or half-duplex. be able to.
[0039]
The setting value of the full-duplex / half-duplex setting register 20b is referred to by the distributor 21, the read control unit 25, the SEL 26, the OR circuit 27, and the pause packet / JAM signal generation unit 28, as described later.
[0040]
The inflow control ON / OFF register 20c includes an inflow control unit 20. i Is set in advance (ON or OFF) as to whether to control the inflow of packets from the Fast Ethernet side. That is, when inflow control is performed, “1” indicating ON is set, and when inflow control is not performed, “0” indicating OFF is set. The set value of the inflow control ON / OFF register 20c is referred to by the read control unit 25 and the SEL 26 as described later.
[0041]
Port #i (that is, PHY unit 1) is stored in the inflow limit value setting register 20d. i ) Is set in advance to output the packet input to the SONET / SDH side (that is, the 100/10 BASE-MAC unit). The set speed is lower than the transmission speed of the Fast Ethernet connected to the port #i, and is determined according to the QoS (Quality of Service). That is, when a 10 Mbps Fast Ethernet is connected, a value of 10 Mbps or less (for example, 8 Mbps, 5 Mbps, or the like) is set, and when a 100 Mbps Fast Ethernet is connected, a value of 100 Mbps or less (for example, 70 Mbps) is set. , 30 Mbps, etc.).
[0042]
The set value of the 100M / 10M setting register 20a is referred to by the inflow limit value setting register 20d, and a value exceeding the transmission speed of the Fast Ethernet connected to the port #i cannot be set in the inflow limit value setting register 20d. ing.
[0043]
The value of the inflow limit value setting register 20d is referred to by the read control unit 25 as described later.
[0044]
In the pause / JAM-ON / OFF register 20e, a value of the pause packet / JAM signal generation unit 28 transmitting (ON) or not transmitting (OFF) the pause packet or JAM signal to the Fast Ethernet side is set in advance. When transmitting, "1" indicating ON is set, and when not transmitting, "0" indicating OFF is set. The set value of the pause / JAM-ON / OFF register 20e is referred to by the pause packet / JAM signal generator 28.
[0045]
The ON / OFF of the pause / JAM-ON / OFF register 20e means ON / OFF of transmission of a pause packet when Fast Ethernet is full-duplex communication, and when the Fast Ethernet is half-duplex communication. Means ON / OFF of the transmission of the JAM signal.
[0046]
The distributor 21 is a PHY unit 1 i Connected to the PHY unit 1 i , And a packet write signal (write enable signal). When the setting value of the full-duplex / half-duplex setting register 20b is 1 (that is, full-duplex communication) at the time of starting up the interface terminating device or the like, the distributor 21 stores the received packet and the write signal in the storage memory. When the setting value is 0 (ie, half-duplex communication), the received packet is provided to the storage memory 22 and the OR circuit 27, , Is set to provide the received write signal to the storage memory 22.
[0047]
The storage memory 22 receives the packet and the write signal provided from the distributor 21 and stores the packet according to the write signal. The storage memory 22 also calculates the length of the packet, and checks the packet for errors based on the FCS (Frame Check Sequence) located at the end of the packet. The storage memory 22 discards the packet when the length of the packet is less than the prescribed minimum length or when an error is detected in the packet. The write signal is supplied to the write control unit 24 while being supplied to the FIFO 23.
[0048]
The write control unit 24 supplies a write signal given from the storage memory 22 to the FIFO 23. Thus, the packet given from the storage memory 22 to the FIFO 23 is stored in the FIFO 23.
[0049]
When the set value of the inflow control ON / OFF register 20c is set to ON, the read control unit 25 sets the transmission speed on the output side of the FIFO 23 to the transmission speed set in the inflow limit value setting register 20d. The length (time) of the gap between packets is adjusted, and a read signal is supplied to the FIFO 23 between the gaps. As a result, the packet stored in the FIFO 23 is transmitted via the OR circuit 27 at the transmission rate set in the inflow limit value setting register 20d via the 100/10 BASE-MAC unit 3 in the subsequent stage. 0 Or 3 1 Sent to.
[0050]
Note that while no packet is output from the FIFO 23, the state of the output terminal of the FIFO 23 is maintained at a high state, that is, a state of a gap between packets. As a result, a gap is inserted between packets.
[0051]
On the other hand, when the inflow control ON / OFF register 20c is set to OFF, the read control unit 25 transmits the transmission set in the 100Mbps / 10Mbps setting register 20a regardless of the set value of the inflow limit value setting register 20d. A read signal is input to the FIFO 23 so that packets are read at the same speed as the transmission speed on the Fast Ethernet side.
[0052]
When the set value of the full-duplex / half-duplex setting register 20b indicates half-duplex communication (that is, when the value is 0), the read control unit 25 transmits the JAM while the read signal is not output. The signal is output to the SEL 26 (that is, the pause packet / JAM signal generation unit 28), and is output to the JAM transmission stop signal (that is, the pause packet / JAM signal generation unit 28) while the read signal is being output.
[0053]
The SEL 26 selects a signal from the FIFO 23 or a signal from the read control unit 25 based on the setting values of the full-duplex / half-duplex setting register 20b and the inflow control ON / OFF register 20c, and generates a pause packet / JAM signal generation unit. 28, or neither the signal from the FIFO 23 nor the signal from the read control unit 25 is selected and output.
[0054]
That is, when the inflow control ON / OFF register 20c is set to ON (that is, 1) and the full-duplex / half-duplex setting register 20b is set to full-duplex (that is, 1), the SEL 26 Selects a signal (pause packet transmission / transmission stop signal) from the FIFO 23 and supplies it to the pause packet / JAM signal generation unit 28. When the inflow control ON / OFF register 20c is set to ON (that is, 1) and the full-duplex / half-duplex setting register 20b is set to half-duplex (that is, 0), the SEL 26 reads out. A signal (JAM transmission / transmission stop signal) from the control unit 25 is selected and given to the JAM signal generation unit 28.
[0055]
On the other hand, when the inflow control ON / OFF register 20c is set to OFF (that is, 0), the inflow control is not performed, so that the SEL 26 is set regardless of the value of the full-duplex / half-duplex setting register 20b. Neither signal is selected nor output.
[0056]
As described above, the signal supplied from the read control unit 25 to the SEL 26 is a JAM transmission / transmission stop signal output when the full-duplex / half-duplex setting register 20b is set to half-duplex. is there. The signal output from the FIFO 23 to the SEL 26 is a pause packet transmission / transmission stop signal as described later.
[0057]
When the pause / JAM-ON / OFF register 20e is set to ON, the pause packet / JAM signal generation unit 28 generates a pause packet or a JAM signal based on the value of the full / half duplex setting register 20b. Is generated and output to the OR circuit 29. That is, when the full-duplex / half-duplex setting register 20b is set to full-duplex, the pause packet / JAM signal generating unit 28 generates and outputs a pause packet, and sets the full-duplex / half-duplex setting. When the register 20b is set to half duplex, a JAM signal is generated and output.
[0058]
The generation and output of the pause packet or the JAM signal are controlled in accordance with the pause packet or the JAM signal transmission signal or the transmission stop signal input from the SEL 26, and the pause / JAM transmission request signal (high level) from the POS converter 6. DC signal).
[0059]
That is, when at least one of the pause packet / JAM generation signal from the SEL 26 and the pause / JAM transmission request signal (high-level signal) from the POS conversion unit 6 is input, the pause packet / JAM signal generation unit A JAM signal is generated and output. When neither the pause packet / JAM transmission signal from the SEL 26 nor the pause / JAM transmission request signal from the POS converter 6 is input, that is, the pause packet / JAM transmission stop signal is input from the SEL 26 and the POS converter 6 Is a low level, the pause packet / JAM signal generation unit 28 does not generate / transmit the pause packet and the JAM signal.
[0060]
On the other hand, when the pause / JAM-ON / OFF register 20e is set to OFF, the pause packet / JAM signal generation unit 28 transmits a pause packet or a JAM signal only by the flow control signal from the POS conversion unit 6. And transmission stop is controlled, and is not controlled by signals from the read control unit 25 and the FIFO 23.
[0061]
That is, the pause packet / JAM signal generation unit 28 generates a pause packet or a JAM signal according to the value of the full-duplex / half-duplex setting register 20b when the flow control signal from the POS conversion unit 6 is at a high level. When the flow control signal from the POS converter 6 is at a low level, transmission of a pause packet or a JAM signal is stopped.
[0062]
The FIFO 23 is a functional memory having a function of outputting a pause packet or JAM signal transmission signal or a transmission stop signal based on two preset threshold values, in addition to the function of a normal first-in first-out memory. FIG. 3 is an explanatory diagram of the function of the FIFO 23.
[0063]
The FIFO 23 has two thresholds, Almost Full and Almost Empty, and a signal output when the amount of data stored in the FIFO 23 exceeds the threshold of Almost Full, and the amount of data stored in the FIFO 23 has fallen below Almost Empty. The signal to be output in the case can be set. Generally, Almost Full is set to a value larger than Almost Empty. In FIG. 3, when the storage amount exceeds Almost Full, the FIFO 23 outputs a pause / JAM transmission signal, and when the storage amount falls below Almost Empty, the FIFO 23 outputs a pause / JAM stop signal. ing.
[0064]
The packet is stored in the FIFO 23 from the storage memory 22, read out according to a read signal given from the read control unit 25, and output to the 100/10 BASE-MAC unit via the OR circuit 27. The amount of data stored in the FIFO 23 increases or decreases according to the writing and reading speeds. When the storage amount exceeds Almost Full with the increase or decrease of the storage amount, the FIFO 23 continues to output the pause / JAM transmission signal until the storage amount decreases and falls below the Almost Empty. On the other hand, when the storage amount falls below Almost Empty, the FIFO 23 continues to output a pause / JAM stop signal until the storage amount increases and exceeds Almost Full.
[0065]
The output pause / JAM transmission signal or pause / JAM transmission stop signal is supplied to the pause packet / JAM signal generation unit 28 via the SEL 26 as described above.
[0066]
If the storage amount does not exceed Almost Full once from the initial state after startup, neither the pause packet / JAM transmission signal nor the pause packet / JAM transmission stop signal is output. For example, if the same speed as the transmission speed of the Fast Ethernet is set in the inflow limit value setting register 20d, the speed of writing the packet to the FIFO 23 and the speed of reading the packet from the FIFO 23 are the same. The amount is maintained at or below Almost Empty or between Almost Empty and Almost Full. In this case, neither the pause packet / JAM transmission signal nor the pause packet / JAM transmission stop signal is output from the FIFO 23.
[0067]
When the value of the full-duplex / half-duplex setting register 20b is set to full-duplex, the OR circuit 27 selects the packet from the FIFO 23 and selects the 100/10 BASE-MAC unit 3 0 Or 3 1 If the value of the full-duplex / half-duplex setting register 20b is set to half-duplex, the packet from the distributor 21 is selected and the 100/10 BASE-MAC unit 3 is selected. 0 Or 3 1 Output to
[0068]
The OR circuit 29 outputs the pause packet or the JAM signal from the pause packet / JAM signal generation unit 28 or the packet or the JAM signal from the 100/10 BASE-MAC unit to the PHY unit 1. i Output selectively.
[0069]
As described above, the distributor 21 does not change the output destination of the packet according to the value of the full-duplex / half-duplex setting register 20b, and stores the packet regardless of the value of the register 20b. The configuration is such that the packet is distributed to the memory 22 and the OR circuit 27, and the OR circuit 27 selects and outputs the packet from the distributor 21 or the FIFO 23 according to the value of the full-duplex / half-duplex setting register 20b. You can also.
[0070]
When the inflow control is always performed, the inflow control ON / OFF register 20c can be omitted. If the pause or JAM signal is always transmitted, the pause / JAM-ON / OFF register 20e can be omitted.
[0071]
Next, the inflow control unit 2 i The operation of will be described.
[0072]
(1) Operation for full-duplex communication
In the case of full-duplex communication, 1 indicating full-duplex is preset in the full-duplex / half-duplex setting register 20b. The speed (10 Mbps or 100 Mbps) of the connected Fast Ethernet is set in the 100M / 10M setting register 20a.
[0073]
Here, the inflow control ON / OFF register 20c is set to ON, the inflow limit value setting register 20d is set to a value lower than the transmission speed indicated by the 100M / 10M setting register 20a, and the pause / JAM-ON / OFF register 20e is set. Is set to ON.
[0074]
In this case, the distributor 21 includes the PHY unit 1 i Are supplied only to the storage memory 22 and not to the OR circuit 27. PHY section 1 i Is supplied to the storage memory 21 via the distributor 21. Thus, the packet is stored in the storage memory 22.
[0075]
The storage memory 22 measures the packet length and checks the presence / absence of a packet error based on the FCS. The storage memory 22 supplies an error-free packet having a normal packet length to the FIFO 23 and a write signal to the write control unit 24.
[0076]
The write control unit 24 inputs a write signal to the FIFO 23. Thereby, the packet given from the storage memory 22 to the FIFO 23 is stored in the FIFO 23.
[0077]
The read control unit 25 supplies a read signal to the FIFO 23 according to the transmission speed set in the inflow limit value setting register 20d. With the read signal, the packet stored in the FIFO 23 is output to the 100/10 BASE-MAC unit via the OR circuit 27. Since the full-duplex / half-duplex setting register 20b is set to full-duplex, the read control unit 25 does not output a JAM transmission signal to the SEL 26.
[0078]
The FIFO 23 outputs a pause packet transmission signal or a pause packet transmission stop signal or does not output any signal according to the storage amount. When a pause packet transmission signal or a pause packet transmission stop signal is output from the FIFO 23, this output signal is input to the pause packet / JAM signal generation unit 28 via the SEL 26.
[0079]
The pause packet / JAM signal generator 28 also receives a flow control signal from the POS converter 6.
[0080]
When the pause packet / JAM signal generation unit 28 receives the pause packet transmission signal from the FIFO 23 or when the flow control signal input from the POS conversion unit 6 is at a high level, the pause packet / JAM signal generation unit 28 , Generate and output a pause packet. The output pause packet is sent to the OR circuit 29 and the PHY unit 1. i Is transmitted to the Fast Ethernet side via. A terminal such as a computer connected to the Fast Ethernet receives the pause packet. As a result, the terminal connected to the Fast Ethernet stops transmitting packets, and the amount of packets input to the interface terminating device decreases.
[0081]
On the other hand, when the pause packet / JAM signal generation unit 28 receives the pause packet transmission stop signal from the FIFO 23 and the flow control signal input from the POS conversion unit 6 is at a low level, the pause packet / JAM signal generation unit The unit 28 stops generating and transmitting the pause packet. As a result, the Fast Ethernet terminal can transmit packets, and the amount of packets input to the interface terminating device increases. In this way, inflow control of packets from the Fast Ethernet side is performed.
[0082]
When the inflow control ON / OFF register 20b is set to OFF, the inflow control is not performed, so that the read control unit 25 sets the 100M / 10M regardless of the set value of the inflow limit value setting register 20d. A read signal is given to the FIFO 23 at the same speed as the set value of the setting register 20a (that is, the transmission speed of the connected Fast Ethernet). As a result, the packet is read from the FIFO 23 at the same transmission speed as that of the connected Fast Ethernet.
[0083]
Further, the SEL 26 does not supply the pause packet transmission signal and the transmission stop signal from the FIFO 23 to the pause packet / JAM signal generation unit 28. As a result, the pause packet / JAM signal generation unit 28 is controlled only by the flow control signal from the POS conversion unit 6, generates and transmits a pause packet when the flow control signal is at a high level, and sets the flow control signal to a low level. In the case of the level, the generation / transmission of the pause packet is stopped.
[0084]
When the pause / JAM-ON / OFF register 20e is set to OFF, the pause packet / JAM signal generation unit 28 ignores the pause packet transmission signal and the pause packet transmission stop signal supplied from the FIFO 23 via the SEL 28. Then, transmission and suspension of the pause packet are performed only by the flow control signal from the POS converter 6.
[0085]
(2) Operation for half-duplex communication
In the case of half-duplex communication, 0 indicating half-duplex is preset in the full-duplex / half-duplex setting register 20b. The speed of the connected Fast Ethernet is set in the 100M / 10M setting register 20a.
[0086]
Here, the inflow control ON / OFF register 20c is set to ON, the inflow limit value setting register 20d is set to a value lower than the transmission speed indicated by the 100M / 10M setting register 20a, and the pause / JAM-ON / OFF register 20e is set. Is set to ON.
[0087]
In this case, the distributor 21 includes the PHY unit 1 i Is supplied to the storage memory 22 and the 100/10 BASE-MAC unit 3 0 Or 3 1 Give to. Thus, the 100/10 BASE-MAC unit 3 0 Or 3 1 , The packet received from the Fast Ethernet to the interface terminating device is immediately input. Thereby, the 100/10 BASE-MAC unit 3 0 Or 3 1 Can immediately check for the occurrence of collision. Even when the inflow control unit is provided to perform the inflow control, the presence or absence of collision can be immediately detected, so that the occurrence of late collision is prevented.
[0088]
On the other hand, the packets stored in the storage memory 22 are checked for packet length and presence / absence of errors as in the case of full-duplex communication, and only packets having normal packet lengths and no errors are written to the write control unit 24. Is stored in the FIFO 23 in accordance with the write signal.
[0089]
The read control unit 25 supplies a read signal to the FIFO 23 according to the set value of the inflow control ON / OFF register 20b. The packet is read from the FIFO 23 by this read signal, but the read packet is not output from the OR circuit 27, and the OR circuit 27 selects and outputs only the packet from the distributor 21. This prevents two identical packets from being output to the 100/10 BASE-MAC unit.
[0090]
The read control unit 25 outputs the JAM transmission stop signal to the pause packet / JAM signal generation unit 28 via the SEL 26 during the output of the read signal, and corresponds to the gap between packets while the read signal is not output. During the time, the JAM transmission signal is supplied to the pause packet / JAM signal generation unit 28 via the SEL 26.
[0091]
The SEL 26 selects the JAM transmission signal and the JAM transmission stop signal from the read control unit 25 and supplies the selected signal to the pause packet / JAM signal generation unit 28 and does not supply the signal from the FIFO 23 to the pause packet / JAM signal generation unit 28.
[0092]
When the pause packet / JAM signal generation unit 28 receives the JAM transmission signal or when the flow control signal from the POS conversion unit 6 is at a high level, the pause packet / JAM signal generation unit 28 converts the JAM signal into an OR circuit. 29 to the Fast Ethernet. This JAM signal is received by the Fast Ethernet terminal. As a result, the terminal stops transmitting the packet. As a result, the inflow of packets is restricted.
[0093]
On the other hand, if the pause packet / JAM signal generation unit 28 receives the JAM transmission stop signal and the flow control signal from the POS conversion unit 6 is at a low level, the pause packet / JAM signal generation unit 28 Stop sending. As a result, the terminal can transmit packets, and the amount of packets input to the interface terminating device increases. In this way, inflow control of packets from the Fast Ethernet side is performed.
[0094]
When the inflow control ON / OFF register 20b is set to OFF, the inflow control is not performed, so that the read control unit 25 sets the 100M / 10M regardless of the set value of the inflow limit value setting register 20d. A read signal is given to the FIFO 23 at the same speed as the set value of the setting register 20a (that is, the transmission speed of the connected Fast Ethernet).
[0095]
Further, the SEL 26 does not supply the JAM transmission signal and the transmission stop signal from the read control unit 25 to the pause packet / JAM signal generation unit 28. As a result, the pause packet / JAM signal generator 28 is controlled only by the flow control signal from the POS converter 6, generates and transmits a JAM signal when the flow control signal is at a high level, and sets the flow control signal to a low level. In the case of the level, the generation / transmission of the JAM signal is stopped.
[0096]
When the pause / JAM-ON / OFF register 20e is set to OFF, the pause packet / JAM signal generation unit 28 outputs the JAM transmission signal and the JAM transmission stop signal given from the read control unit 25 via the SEL 28. Ignore, and the transmission and stop of the JAM signal are performed only by the flow control signal from the POS converter 6.
[0097]
As described above, according to the present embodiment, not only Gigabit Ethernet but also Fast Ethernet having a transmission speed of 10 Mbps or 100 Mbps can be accommodated.
[0098]
In addition, not only full-duplex communication but also half-duplex communication Ethernet can be accommodated. Particularly, when half-duplex communication Ethernet is accommodated, the received packet is immediately supplied to the 100/10 BASE-MAC unit without passing through the FIFO 23, and the presence or absence of collision is detected. Thereby, occurrence of late collision is prevented.
[0099]
Furthermore, according to the present embodiment, a jam signal transmission function is added to the pause packet generation unit of the packet inflow control device in Gigabit Ethernet (full-duplex communication), and the distributor 21, the registers 20a, 20b, and the like are added to the device. With the addition, a packet inflow control device capable of supporting both full-duplex and half-duplex can be provided, so that the mechanism of the full-duplex packet inflow control device can be used.
[0100]
(Supplementary Note 1) A packet inflow control device provided in a transmission device for converting a packet flowing in from an Ethernet into a frame of an optical synchronous network and transferring the frame, and controlling inflow of a packet from the Ethernet.
First storage means for storing packets from the Ethernet, wherein the stored packets are read in a first-in first-out order by input of a read signal;
Second storage means for setting a full-duplex or half-duplex communication mode of the Ethernet, and storing the set communication mode;
A third storage unit configured to set a transmission rate on a reading side of the packet stored in the first storage unit and to store the set transmission speed;
When full-duplex is stored in the second storage means, a packet is read out from the first storage means at the transmission speed stored in the third storage means and given to the medium access control unit, and When the storage amount of the first storage means exceeds a predetermined threshold, a pause packet is transmitted to the Ethernet, and when half duplex is stored in the second storage means, the packet from the Ethernet is transmitted to the medium. The jam signal is directly supplied to the access control unit and the jam signal is transmitted to the Ethernet for a time corresponding to the inter-packet gap when reading out the packet stored in the first storage unit at the transmission rate stored in the third storage unit. Control means for transmitting;
A packet inflow control device comprising:
[0101]
(Supplementary Note 2) In Supplementary Note 1,
When the storage amount exceeds the predetermined threshold, the first storage unit outputs a pause packet transmission signal,
The control means includes read control means and pause packet / jam signal generation means,
When full-duplex is stored in the second storage unit, the read control unit reads a packet from the first storage unit at the transmission speed stored in the third storage unit and reads the packet from the medium storage unit. When a half-duplex is stored in the second storage unit, a jam transmission signal is output to the pause packet / jam signal generation unit for a time corresponding to the inter-packet gap,
The pause packet / jam signal generation means generates a pause packet while the pause packet transmission signal is being input and transmits it to the Ethernet, and generates a jam signal while the jam transmission signal is being input. To send to the Ethernet,
Packet inflow control device.
[0102]
(Appendix 3) In Appendix 1,
When the control unit receives a flow control signal for suppressing output of a packet from a conversion unit, which is disposed at a subsequent stage and converts an Ethernet packet into a frame of an optical synchronous network, a full duplex is stored in the second storage unit. If it is stored, a pause packet is generated, and if half-duplex is stored, a jam signal is generated and transmitted to the Ethernet.
Packet inflow control device.
[0103]
(Supplementary Note 4) In any one of Supplementary notes 1 to 3,
A transmission rate of the Ethernet is set, and a fourth storage means for storing the set transmission rate;
The third storage means is configured to store only a value equal to or less than the transmission rate set in the fourth storage means,
Packet inflow control device.
[0104]
(Supplementary Note 5) In any one of Supplementary notes 1 to 4,
The packet inflow control device, wherein the Ethernet is a Fast Ethernet having a transmission speed of 10 Mbps or 100 Mbps.
[0105]
(Supplementary Note 6) A packet inflow control device provided in a transmission device for converting a packet flowing from the Ethernet into a frame of an optical synchronous network and transferring the frame, and for controlling a flow of the packet from the Ethernet,
Packet storage means for storing packets from the Ethernet, wherein the stored packets are read in a first-in first-out order by input of a read signal;
An inflow limit value storage means for setting a transmission rate on a read side of a packet stored in the packet storage means, and storing the set transmission rate;
Transfer means for transferring the packet from the Ethernet to a medium access control unit for detecting collision between the packets;
Jam signal generating means for transmitting a jam signal to the Ethernet for a time corresponding to an inter-packet gap when reading packets stored in the packet storage means at the transmission rate stored in the inflow limit value storage means;
A packet inflow control device comprising:
[0106]
【The invention's effect】
According to the present invention, Ethernet including full-duplex and half-duplex communication can be accommodated.
[0107]
Further, according to the present invention, the medium access control unit can check the presence / absence of collision between packets almost simultaneously with the input of a packet, thereby avoiding the occurrence of late collision.
[0108]
Further, according to the present invention, it is possible to provide a packet inflow control device capable of accommodating Ethernet including full-duplex and half-duplex communication by utilizing the mechanism of the existing packet inflow control device.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overall configuration of a Fast Ethernet interface termination device according to an embodiment of the present invention.
FIG. 2 is a block diagram showing a detailed configuration of an inflow control unit (inflow control device) according to the embodiment of the present invention.
FIG. 3 is an explanatory diagram of functions of a FIFO according to the embodiment of the present invention.
[Explanation of symbols]
2 0 ~ 2 11 Inflow control section
3 0 , 3 1 100/10 BASE-MAC section
6 POS converter
21 Distributor
22 Storage memory
23 FIFO
25 Read control unit
28 Pause packet / JAM signal generator
20a 100M / 10M setting register
20b Full-duplex / half-duplex setting register
20c Inflow limit value setting register

Claims (3)

イーサネットから流入されるパケットを光同期ネットワークのフレームに変換して転送する伝送装置に設けられ，前記イーサネットからのパケットの流入制御を行うパケット流入制御装置であって，
前記イーサネットからのパケットを記憶し，該記憶したパケットが読み出し信号の入力により先入れ先出しの順序で読み出される第１記憶手段と，
前記イーサネットの全二重または半二重の通信形態が設定され，該設定された通信形態を記憶する第２記憶手段と，
前記第１記憶手段に記憶されたパケットの読み出し側の伝送速度が設定され，該設定された伝送速度を記憶する第３記憶手段と，
前記第２記憶手段に全二重が記憶されている場合には，前記第３記憶手段に記憶された伝送速度で，前記第１記憶手段からパケットを読み出して媒体アクセス制御部に与えると共に，前記第１記憶手段の記憶量が所定の閾値を超えると，ポーズパケットを前記イーサネットに送信し，前記第２記憶手段に半二重が記憶されている場合には，前記イーサネットからのパケットを前記媒体アクセス制御部に直接与えると共に，前記第３記憶手段に記憶された伝送速度で前記第１記憶手段に記憶されたパケットを読み出す場合のパケット間ギャップに対応する時間の間，ジャム信号を前記イーサネットに送信する制御手段と，
を備えているパケット流入制御装置。A packet inflow control device provided in a transmission device for converting a packet flowing from an Ethernet into a frame of an optical synchronous network and transferring the frame, and for controlling a flow of a packet from the Ethernet,
First storage means for storing packets from the Ethernet, wherein the stored packets are read in a first-in first-out order by input of a read signal;
Second storage means for setting a full-duplex or half-duplex communication mode of the Ethernet, and storing the set communication mode;
A third storage unit configured to set a transmission rate on a reading side of the packet stored in the first storage unit and to store the set transmission speed;
When full-duplex is stored in the second storage means, a packet is read out from the first storage means at the transmission speed stored in the third storage means and given to the medium access control unit, and When the storage amount of the first storage means exceeds a predetermined threshold, a pause packet is transmitted to the Ethernet, and when half duplex is stored in the second storage means, the packet from the Ethernet is transmitted to the medium. The jam signal is directly supplied to the access control unit and the jam signal is transmitted to the Ethernet for a time corresponding to the inter-packet gap when reading out the packet stored in the first storage unit at the transmission rate stored in the third storage unit. Control means for transmitting;
A packet inflow control device comprising: 請求項１において，
前記第１記憶手段は，その記憶量が前記所定の閾値を超えると，ポーズパケット送出信号を出力し，
前記制御手段は，読み出し制御手段と，ポーズパケット／ジャム信号生成手段とを備え，
前記読み出し制御部は，前記第２記憶手段に全二重が記憶されている場合には，前記第３記憶手段に記憶された伝送速度で，前記第１記憶手段からパケットを読み出して前記媒体アクセス制御部に与え，前記第２記憶手段に半二重が記憶されている場合には，前記パケット間ギャップに対応する時間の間，前記ポーズパケット／ジャム信号生成部にジャム送出信号を出力し，
前記ポーズパケット／ジャム信号生成手段は，前記ポーズパケット送出信号が入力されている間，ポーズパケットを生成して前記イーサネットに送信し，前記ジャム送出信号が入力されている間，ジャム信号を生成して前記イーサネットに送信する，
パケット流入制御装置。In claim 1,
When the storage amount exceeds the predetermined threshold, the first storage unit outputs a pause packet transmission signal,
The control means includes read control means and pause packet / jam signal generation means,
When full-duplex is stored in the second storage unit, the read control unit reads a packet from the first storage unit at the transmission speed stored in the third storage unit and reads the packet from the medium storage unit. When a half-duplex is stored in the second storage unit, a jam transmission signal is output to the pause packet / jam signal generation unit for a time corresponding to the inter-packet gap,
The pause packet / jam signal generation means generates a pause packet while the pause packet transmission signal is being input and transmits it to the Ethernet, and generates a jam signal while the jam transmission signal is being input. To send to the Ethernet,
Packet inflow control device. イーサネットから流入されるパケットを光同期ネットワークのフレームに変換して転送する伝送装置に設けられ，前記イーサネットからのパケットの流入制御を行うパケット流入制御装置であって，
前記イーサネットからのパケットを記憶し，該記憶したパケットが読み出し信号の入力により先入れ先出しの順序で読み出されるパケット記憶手段と，
前記パケット記憶手段に記憶されたパケットの読み出し側の伝送速度が設定され，該設定された伝送速度を記憶する流入制限値記憶手段と，
前記イーサネットからのパケットを，パケット間のコリジョンを検出する媒体アクセス制御部に転送する転送手段と，
前記流入制限値記憶手段に記憶された伝送速度で前記パケット記憶手段に記憶されたパケットを読み出す場合のパケット間ギャップに対応する時間の間，ジャム信号を前記イーサネットに送信するジャム信号生成手段と，
を備えているパケット流入制御装置。A packet inflow control device provided in a transmission device for converting a packet flowing from an Ethernet into a frame of an optical synchronous network and transferring the frame, and for controlling a flow of a packet from the Ethernet,
Packet storage means for storing packets from the Ethernet, wherein the stored packets are read in a first-in first-out order by input of a read signal;
An inflow limit value storage means for setting a transmission rate on a read side of a packet stored in the packet storage means, and storing the set transmission rate;
Transfer means for transferring the packet from the Ethernet to a medium access control unit for detecting collision between the packets;
Jam signal generating means for transmitting a jam signal to the Ethernet for a time corresponding to an inter-packet gap when reading packets stored in the packet storage means at the transmission rate stored in the inflow limit value storage means;
A packet inflow control device comprising:
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