JP2004221369A - Method for manufacturing semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for manufacturing a semiconductor device suppressing an occurrence of a black silicon in a trench and forming a drift region along the trench. <P>SOLUTION: The method comprises the steps of forming a number of micro grooves 1 having an aspect ratio of one or more, forming and heat treating a polysilicon layer 31 doped in high concentration on an inside wall of the groove 1, forming a diffusion layer 32 to be becoming a drain region, forming trenches 101, 102 by removing silicon pillars 4, and filling the trenches 101, 102 by an insulating film 33. After this, a source region and a drain region which are not shown in a drawing are formed. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
この発明は、トレンチを有する高耐圧ＭＯＳＦＥＴなどの半導体装置の製造方法であり、特に、トレンチと、このトレンチを充填する絶縁膜およびこのトレンチを囲むドリフト領域などの製造方法に関する。
【０００２】
【従来の技術】
トレンチ技術は、ＤＲＡＭ等のメモリのキャパシタンスを作成する技術、素子分離のＳＯＩ技術、またＭＯＳデバイスのトレンチゲートに既に使用されているが、近年パワーＩＣへの適用が検討され、図４３に示すような横型高耐圧ＭＯＳＦＥＴへの応用も提案されている（特許文献１）。
この横型高耐圧ＭＯＳＦＥＴの構造について説明する。半導体基板３００にトレンチ６０を形成し、このトレンチ６０に沿ってドリフト領域６１を形成し、トレンチ６０を絶縁膜６２で充填し、半導体基板３００の表面層にウエル領域６３を形成する。ウエル領域６３の表面層にドリフト領域６１と離してソース領域６４を形成し、ソース領域６４とドリフト領域６１に挟まれたウエル領域６３上に図示しないゲート絶縁膜を介してゲート電極６６が形成され、半導体基板３００の表面層にドリフト領域６１と接してドレイン領域６５を形成する。ソース領域６４上とドレイン領域６５上にソース電極６７とドレイン電極６８をそれぞれ形成する。前記したドリフト領域６１は、トレンチ内壁に高濃度にドープされた多結晶シリコン膜を形成し、熱処理して、この多結晶シリコン層を拡散源として、トレンチに沿うように、半導体基板３００に拡散層を形成することで形成される。
【０００３】
トレンチ幅Ｗが広く、トレンチ開口率（トレンチの開口部面積のウエハ面積に占める割合）の大きなデバイスを製作する場合、幅広トレンチ内にブラックシリコンと呼ばれる柱状の突起物が形成される（特許文献２）。
このブラックシリコンの発生メカニズムはつぎのように推測される。一回で幅の広いトレンチを形成する場合、そのエッチングする面積が大面積となり、シリコンのエッチングにより発生した反応生成物であるＳｉＯなどが被エッチング面に堆積し、それがマスクとして作用することによってＳｉＯの下のシリコンがエッチングされずにエッチングが進み、結果としてトレンチ内に柱状のシリコンが残りブラックシリコンとなる。
【０００４】
【特許文献１】
ＵＳＰ５８４４２７５号公報
【特許文献２】
特開２００２−６４０８９号公報
【０００５】
【発明が解決しようとする課題】
このようにブラックシリコンが発生すると、トレンチ内に充填した絶縁膜の膜質が低下し、もれ電流が増大する。またシリコンの突起部で電界集中を生じて、耐圧不良を引起す。また、後工程においてこの柱状の突起物が折れてパーティクル発生の原因や拡散炉の汚染原因になり、製造良品率を低下させる。
また、前記のように、大面積をエッチングするとウェハの反りが発生する。開口率（ウェハ面積に対するエッチング面積の比率）が大きくなるほどウェハの反りも大きくなり、この結果、フォトリソグラフィ工程時にウェハに形成されるパターンの精度が低下し、トレンチ形状の精度よい制御が困難になる。また、ウェハの反りが大きくなると、半導体製造装置でウェハの移載などが行えなくなるといった不具合が生じる。
【０００６】
また、開口部が大きく、開口部の幅と同程度の深さのトレンチの内部を酸化膜などの絶縁膜で埋め込む場合、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いた場合には、少なくともトレンチの開口部の幅（トレンチ幅）の半分以上の厚い膜を形成しなければならない。例えば、トレンチ幅及びトレンチの深さが２０μｍの場合には、１０μｍもの厚い膜を形成しなければならず、非常に時間のかかる膜形成工程となるために製造コストが増大する。
また、図４３の半導体装置を製造する場合に、拡散源となる高濃度にドープした多結晶シリコン層を付けたままで、トレンチ内に絶縁膜を充填する工程や、ウエル領域、ソース・ドレイン領域などを形成する工程を実施すると、熱処理により、ドリフト領域の不純物濃度が所定値から変化したり、拡散源の不純物が前記領域に拡散して、所定の特性が得られなくなったり、信頼性の低下を招いたりする。
【０００７】
また、トレンチ内を充填する絶縁膜を酸化膜とした場合、この酸化膜を形成するための熱酸化工程で多結晶シリコン層が酸化膜に変質する。しかし、この変質した酸化膜の膜質は必ずしも良質でなく、また、この変質した酸化膜と熱酸化膜との間で歪みが発生し、耐圧特性などの信頼性が低下する。
この発明は、前記の課題を解決して、トレンチ底面に発生するブラックシリコンを抑制し、ウェハの反りを抑制し、トレンチを囲むように形成されるドリフト領域の不純物濃度を所定値に確保し、トレンチ内を充填する絶縁膜の信頼性を確保できる半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
前記の目的を達成するために、（１）半導体基板の表面層にアスペクト比が１以上の溝を複数個近接して形成する工程と、該溝で挟まれた半導体領域を除去し、前記半導体装置にトレンチを形成する工程とを有する製造方法とする。
（２）半導体基板の表面層にアスペクト比が１以上の溝を複数個近接して形成する工程と、該溝で挟まれた半導体領域を完全に酸化膜に変質するまで酸化する工程と、該酸化された前記半導体領域を除去し、前記半導体基板にトレンチを形成する工程とを有する製造方法とする。
（３）半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝で挟まれた半導体領域を除去し、半導体基板にトレンチを形成する工程とを有する製造方法とする。
（４）半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝で挟まれた半導体領域を完全に酸化膜に変質するまで酸化する工程と、酸化膜に変質した前記半導体領域を除去し、前記半導体基板にトレンチを形成する工程とを有する製造方法とする。
（５）半導体基板の表面層にアスペクト比が１以上の半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、前記溝に挟まれた前記半導体領域を除去し、半導体基板にトレンチ溝を形成する工程とを有する製造方法とする。
（６）半導体基板の表面層にアスペクト比が１以上の半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、前記溝に挟まれた前記半導体領域を完全に酸化膜に変質するまで酸化する工程と、酸化膜に変質した前記半導体領域を除去し、半導体基板にトレンチを形成する工程とを有する製造方法とする。
（７）半導体基板の表面層にアスペクト比が１以上の溝を複数個近接して形成する工程と、該溝で挟まれた半導体領域を酸化膜に変質する工程と、該溝で挟まれ酸化膜に変質しない半導体領域を除去する工程と、酸化膜に変質した前記半導体領域を除去し、前記半導体基板にトレンチを形成する工程とを有する製造方法とする。
【０００９】
（８）半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝で挟まれた半導体領域を酸化膜に変質する工程と、該溝で挟まれ酸化膜に変質しない半導体領域を除去する工程と、酸化膜に変質した前記半導体領域を除去し、前記半導体基板にトレンチを形成する工程とを有する製造方法とする。
（９）半導体基板の表面層にアスペクト比が１以上の半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、前記前記溝に挟まれた前記半導体領域を酸化膜に変質する工程と、該溝で挟まれ酸化膜に変質しない前記半導体領域を除去する工程と、酸化膜に変質した前記半導体領域を除去し、前記半導体基板にトレンチを形成する工程とを有する製造方法とする。
（１０）（１）〜（９）の製造方法において、前記トレンチを形成する工程に続いて、該トレンチ内に絶縁膜を充填する工程を有する製造方法とする。
（１１）半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝で挟まれた半導体領域を酸化膜に変質する工程と、該溝で挟まれ酸化膜に変質しない半導体領域を除去する工程と、該除去された半導体領域の箇所と前記溝に絶縁膜を充填する工程とを有する製造方法とする。
（１２）半導体基板の表面層にアスペクト比が１以上の半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、前記前記溝に挟まれた前記半導体領域を酸化膜に変質する工程と、該溝で挟まれ酸化膜に変質しない半導体領域を除去する工程と、該除去された半導体領域の箇所と前記溝に絶縁膜を充填する工程とを有する製造方法とする。
（１３）（１）から（９）の製造方法において、前記トレンチを形成する工程に続いて、該トレンチ内壁と接するドリフト領域となる拡散層を形成する工程と、該トレンチ内に絶縁膜を充填する工程とを有する製造方法とする。
（１４）半導体基板の表面層にアスペクト比が１以上の溝を複数個近接して形成する工程と、該溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を完全に酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、前記溝を絶縁膜で充填する工程とを有する製造方法とする。
【００１０】
（１５）半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を完全に酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、前記溝を絶縁膜で充填する工程とを有する製造方法とする。
（１６）半導体基板の表面層にアスペクト比が１以上の半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、該第１溝および第２溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と前記溝で挟まれた半導体領域を完全に酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、前記溝を絶縁膜で充填する工程とを有する製造方法とする。
（１７）半導体基板の表面層にアスペクト比が１以上の溝を複数個近接して形成する工程と、該溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質しない前記半導体領域を除去し、該除去箇所に前記拡散層と接するドリフト層の一部となる拡散層を形成する工程と、前記溝と除去された前記半導体領域の箇所を絶縁膜で充填する工程とを有する製造方法とする。
【００１１】
（１８）半導体基板の表面層にアスペクト比が１以上の溝を複数個近接して形成する工程と、該溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、酸化膜に変質しない前記半導体領域を除去し、該除去箇所に前記拡散層と接するドリフト層の一部となる拡散層を形成する工程と、前記溝と除去された前記半導体領域の箇所を絶縁膜で充填する工程とを有する製造方法とする。
（１９）半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質しない前記半導体領域を除去し、該除去箇所に前記拡散層と接するドリフト層の一部となる拡散層を形成する工程と、前記溝と除去された前記半導体領域の箇所を絶縁膜で充填する工程とを有する製造方法とする。
（２０）半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、酸化膜に変質しない前記半導体領域を除去し、該除去箇所に前記拡散層と接するドリフト層の一部となる拡散層を形成する工程と、前記溝と除去された前記半導体領域の箇所を絶縁膜で充填する工程とを有する製造方法とする。
【００１２】
（２１）半導体基板の表面層にアスペクト比が１以上の半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、該第１溝と第２溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質しない前記半導体領域を除去し、該除去箇所に前記拡散層と接するドリフト層の一部となる拡散層を形成する工程と、前記溝と除去された前記半導体領域の箇所を絶縁膜で充填する工程とを有する製造方法とする。
（２２）半導体基板の表面層にアスペクト比が１以上の半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、該第１溝と第２溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、酸化膜に変質しない前記半導体領域を除去し、該除去箇所に前記拡散層と接するドリフト層の一部となる拡散層を形成する工程と、前記溝と除去された前記半導体領域の箇所を絶縁膜で充填する工程とを有する製造方法とする。
【００１３】
（２３）（１４）〜（２２）の半導体装置の製造方法において、前記溝の内壁に多結晶シリコン層を形成する工程を、イオン注入層を形成する工程に置き換えるてもよい。
（２４）（１４）〜（２２）の半導体装置の製造方法において、前記溝の内壁に多結晶シリコン層を形成する工程を、イオン注入層を形成した後、熱処理する工程に置き換えるてもよい。
（２５）（５）、（６）、（９）、（１３）、（１５）、（１６）、（２１）〜（２４）の半導体装置の製造方法において、前記第２溝の両端が前記第１溝と接し、前記第２溝の平面形状がストライプ状をしているとよい。
（２６）（５）、（６）、（９）、（１３）、（１５）、（１６）、（２１）〜（２４）の半導体装置の製造方法において、前記第２溝の平面形状が格子状であり、該格子の外周端が前記第１溝と接するとよい。
（２７）（１）〜（２４）の半導体装置の製造方法において、前記溝で挟まれた前記半導体領域および酸化膜に変質した前記半導体領域を除去する方法が、等方性エッチング法であるとよい。
（２８）半導体基板の表面層にトレンチを形成する工程と、該トレンチの内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層を完全に酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、トレンチと接する半導体基板にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、前記トレンチを絶縁膜で充填する工程とを有する製造方法とする。
（２９）（１３）〜（２８）の半導体装置の製造方法において、前記ドリフト領域を形成する工程に続いて、前記半導体基板上にゲート電極を形成する工程と、該ドリフト領域を挟んで前記半導体基板の表面層にソース領域およびドレイン領域を形成する工程とを有する製造方法とする。
〔作用〕
トレンチを形成する領域にアスペクト比が１以上の微小な溝を近接して多数形成することで、溝底部にブラックシリコンが形成されることを防止できる。
【００１４】
また、溝で挟まれるシリコン柱の幅を広くして、熱酸化によりシリコン柱が熱酸化膜に変質した箇所を残し、変質しない箇所のシリコンを除去することで、幅広のトレンチ内に熱酸化膜に変質したシリコン柱を残すことで、その後の工程でウエハが反ることを防止できる。
また、ドレイン領域を形成した後で、拡散源のドープされたポリシリコン層を除去することで、後工程の熱処理で、ドレイン領域の不純物濃度が変わることを防止できる。また、ドレイン領域以外の拡散層に拡散源の不純物が拡散することを防止できる。
【００１５】
【発明の実施の形態】
図１から図１１は、本発明の半導体装置の製造方法の内、トレンチを形成する方法の概要を説明する図である。図１は、半導体基板にトレンチを形成した平面図であり、図２から図７は微小の溝を形成した平面図であり、図８は図２から図７の断面図であり、図９はトレンチの断面図であり、図１０、図１１はトレンチの平面図である。
図１は、半導体基板にトレンチを形成した平面図である。トレンチ１０１はストライプ状のものであり、トレンチ１０２はリング状をしたものである。図示しないが、トレンチ１０１、１０２に絶縁膜が充填されて、誘電体分離領域が形成されたり、このトレンチに沿うように横型高耐圧ＭＯＳＦＥＴなどのドリフト領域が形成される。
【００１６】
図２、図３は、図１のＡ部およびＢ部の拡大図である。このトレンチ１０１、１０２内には、微小な独立した平面が正方形の溝１が近接して形成されている 。この溝のアスペクト比は１以上である。また溝１で囲まれた（挟まれた）半導体基板１００は格子状をしたシリコン柱４となる。
図４は、図１のＡ部の拡大図である。これは図２とは異なった例である。トレンチ１０１は微小な第１の溝２で枠取りされており、この枠取りされた内側に、複数本のストライプ状の第２の溝３が第１の溝２にその両端が接するように、しかも互いが近接するように、第１の溝２と同時に形成される。この第１および第２の溝２、３のアスペクト比は１以上である。第１の溝２に囲まれた箇所（挟まれた箇所）がストライプ状のシリコン柱４となる。
【００１７】
図５は、図４の変形例であり、図４の複数本のシリコン柱４が途中で切断され、格子状の溝となった場合である。図４ではシリコン柱４の平面形状は長方形となっているが、互いに近接した正方形の場合もある。
図６は、図１のＢ部の拡大図である。これは、図３と異なった例である。トレンチ１０２の外周端と内周端に微小な第１の溝２が形成されており、この第１の溝２で挟まれた領域に、複数本のリング状の第２の溝３が近接して、第１の溝２と同時に形成される。この第１および第２の溝２、３のアスペクト比は１以上である。第１の溝２、第２の溝３および第２の溝３で挟まれた箇所がリング状のシリコン柱４となる。
【００１８】
図７は、図６の変形例であり、図６の複数本のシリコン柱４が途中で切断され、格子状の溝となり、コーナー部のシリコン柱４の平面形状は鉤状となっているが、円弧状の場合もある。また、全域で微小な正方形の場合もある。
図８は、図２から図７のＸ−Ｘ線で切断した要部断面図である。図中の１は図２、図３の溝であり、（２）で示した溝は、図４から図７の第１の溝２であり、（３）で示した溝は、図４から図７の第２の溝３である。これらの溝に挟まれた箇所がシリコン柱４となる。
図９は、最終的に形成されるトレンチの断面形状であり、図１０、図１１はその平面図である。図９は、図１０、図１１のＸ−Ｘ線で切断した断面図である。図８で示すアスペクト比が１以上の溝で挟まれたシリコン柱４を除去することで、幅広のトレンチが形成できる。
【００１９】
多数の微小な溝１、２、３を形成することで、幅広のトレンチを一回のエッチングで形成する場合と比べて、エッチングによる反応生成物（ＳｉＯなど）を少なくできて、この反応生成物で発生する微小なブラックシリコンも、その後のシリコン柱４を除去する工程で除去されるために、ブラックシリコンの発生を抑えることができる。
そのため、例えば、２０μｍ幅で２０μｍ深さの幅広で深いトレンチを形成する場合、２μｍ幅で２０μｍ深さの微小な溝を多数形成し、その後、シリコン柱を除去して２０μｍ幅で２０μｍ深さのトレンチを形成することで、ブラックシリコンの発生を抑制できる。つまり、微小な溝の幅は深さより小さくするほどブラックシリコンの発生は抑制できることになる。そのため、本発明では、微小な溝のアスペクト比を１以上とした。アスペクト比とは溝の深さを幅で割った値であり、アスペクト比が１以上ということは、溝の深さが溝の幅以上に深いということを意味する。
【００２０】
つぎに、具体的な実施例について説明する。ここでは、図２、図３の場合を例として挙げたが、図４から図７の場合も同様である。
図１２は、この発明の第１実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｃ）は工程順に示した要部製造工程断面図である。
半導体基板１００を、絶縁膜１１をマスクとして、アスペクト１以上の溝１を近接して形成する。この溝１に挟まれた箇所がシリコン柱４となる。溝１およびシリコン注４の幅は１μｍ程度である。溝１の形成は、絶縁膜１１をマスクとしてＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法などの異方性ドライエッチングを行う。また、絶縁膜１１は、酸化膜や窒化膜である（同図（ａ））。
【００２１】
つぎに、図示しないレジストをマスクとして、シリコン柱４上の絶縁膜１１を除去する。絶縁膜１１が酸化膜の場合はフッ酸溶液などで容易に除去できる（同図（ｂ））。
つぎに、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）法等の等方性ドライエッチングによりシリコン柱４を除去すことで、トレンチ１０１、１０２が形成される（同図（ｃ））。
前記の溝１幅を狭くすることで、ブラックシリコンの発生は抑制される。
図１３は、この発明の第２実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｄ）は工程順に示した要部製造工程断面図である。
【００２２】
図１２との違いは、シリコン柱４を熱酸化により、シリコン柱４全体を熱酸化膜１２に変質させ（同図（ｂ））、その後、フッ酸溶液などでこの熱酸化膜１２を除去することで、トレンチを形成する（同図（ｃ））点である。図１２と比べると、熱酸化膜１２に変質したシリコン柱を容易に除去できる。
つぎに、このトレンチ１０１、１０２に絶縁膜を充填して誘電体分離領域などを形成する場合について説明する。
図１４は、この発明の第３実施例の半導体装置の製造工程断面図である。この工程断面図は、前記したトレンチ１０１、１０２に絶縁膜を充填した図である。
【００２３】
これは、図１１、図１２の工程に続いて、絶縁膜１３をトレンチ１０１、１０２の深さより、高くなるように全面に形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｌｉｓｈｉｎｇ）法で半導体基板１００より高い余分な絶縁膜１３および絶縁膜１１を除去して平坦化し、トレンチ１０１、１０２内の絶縁膜１３の表面高さを半導体基板１００の表面高さと同じ高さになるようする。
このように、トレンチ１０１、１０２に絶縁膜１３を充填することで、図１のＢのようなリング状のトレンチの場合には、誘電体分離領域とすることができる。
【００２４】
図１５から図２０は、この発明の第３実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
半導体基板１００上に３０ｎｍ厚さの酸化膜２１（熱酸化膜）、１００ｎｍ厚さの窒化膜２２（ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成）、１μｍ厚さの酸化膜２３（減圧ＣＶＤ法で形成）を形成する。これら３層の絶縁膜は微小な溝を形成する場合のマスクとして用いられる。また、熱酸化するときのマスクの働きもする（図１５）。
つぎに、半導体基板１００に、微小な溝１の互いの間隔を２μｍにして形成する。溝１の幅は２μｍ、深さは２０μｍでアスペクト比が１０である。このアスペクト比が５０を超すと後工程での洗浄でシリコン柱４が根元から折れて、エッチング不良やパーティクルの原因となる。また、シリコン柱４の幅は２μｍ程度とする（図１６）。
【００２５】
つぎに、溝１の周囲に熱酸化膜２４を形成する。シリコン柱４の幅が２μｍ程度と広いために、この熱酸化ではシリコン柱４を完全には熱酸化膜２４に変質させることができず、未酸化領域２７が発生する。また、この熱酸化膜２４で囲まれ、溝１より浅い溝２５が形成される（図１７）。
つぎに、未酸化領域２７上を開口したレジスト２６を形成し、このレジスト２６をマスクに未酸化領域２７をＲＩＥ法で異方性ドライエッチングして除去する（図１８）。
つぎに、レジスト２６を除去し、絶縁膜２９を溝２５、２８を覆うように全面に形成する（図１９）。
【００２６】
つぎに、ＣＭＰ法で絶縁膜２９、酸化膜２１、窒化膜２２、酸化膜２３を、半導体基板１００の表面高さまで除去する（図２０）。
このように、シリコン柱４の幅を広くして、未酸化領域２７を除去することで、幅２０μｍ程度のトレンチ１０１、１０２を形成することができる。
また、広いトレンチ幅でも、熱酸化膜２４に変質したシリコン柱を残すことで、ウエハ裏面の図示しない酸化膜とのバランスがとれるため、ウエハの反りを抑制できる。さらに、熱酸化膜２４に変質したシリコンはしら残すと、前記第１、第２実施例と比べ絶縁膜２９の溝内への形成時間を短縮することができる。また、複数解に分け、１回のエッチング開口率を低くして、トレンチを掘ることによっても、プロセス途中でのウエハの反りを抑制できる。また、溝１を微小とすることで、ブラックシリコンの発生を防止できる。
【００２７】
【表１】

Figure 2004221369
表１は、ウエハの反りと開口率の関係を示す。従来の場合はトレンチ（平面形状が正方形）の幅が２０μｍ、トレンチの深さは２０μｍのものをウエハに多数形成し、本発明の場合は、トレンチエッチングを２回に分け、１回のエッチングにおいてトレンチを形成するための微小な溝１（平面形状が正方形）の幅は２μｍ、深さ２０μｍ、間隔２μｍであり、本発明のトレンチも平面形状が正方形でその幅は２０μｍである。この本発明のトレンチもウエハに多数個形成する。開口率とは、従来の場合も本発明の場合も、ウエハ面積に占めるエッチング開口部全部の面積の割合である。この開口率を１０〜７０％とした場合にウエハの反りにより半導体製造装置で搬送エラーが起きた場合を×とし、起きない場合を○で示した。
【００２８】
本発明の場合は、トレンチ１０１、１０２内に熱酸化膜２４に変質したシリコン柱が存在するため、ウエハの反りが小さく、開口率が７０％でも搬送エラーが起きなかった。一方、従来の場合は開口率４０％で搬送エラーが起こった。
【００２９】
【表２】
Figure 2004221369
表２は、ブラックシリコンの発生の有無と溝幅との関係を示す。溝の平面形状は正方形の場合である。また溝の開口率が３５％、溝の深さが２０μｍであり、溝の幅は２μｍから２０μｍまで実験した。
溝の幅が１０μｍまではブラックシリコンは発生しないが、１２μｍ以上ではブラックシリコンは発生するようになる。表２に示さないが、開口率７０％とすると、溝幅が４μｍまではブラックシリコンが発生しない。
【００３０】
このブラックシリコンの発生は、前記したように、シリコンのエッチングにより発生した反応生成物が被エッチング面に付着して起こるため、溝幅（溝の開口部の大きさ）が大きくなると発生し易くなり、また、溝の総数（開口率）が大きくなると発生し易くなる。よって、１回のエッチングの開口率を３５％以下として、トレンチ幅１０μｍ以下とすればよい。
図２１、図２２は、図１８の段階での平面図である。図２１は、図３に相当する平面図で、図２２は、図６に相当する平面図である。これらの平面図から溝２８の平面形状が分かる。
【００３１】
つぎに、横型高耐圧ＭＯＳＦＥＴなどのドリフト領域を形成して、トレンチを絶縁膜で充填する場合の製造方法について説明する。以下の説明ではドリフト領域となる拡散層３２の導電形を示さないが、ｎチャネルＭＯＳＦＥＴを形成する場合はｎ形であり、ｐチャネルＭＯＳＦＥＴを形成する場合はｐ形である。
図２３は、この発明の第４実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｄ）は、工程順に示した要部製造工程断面図である。
図１２、図１３の工程に続いて、全面にドープしたポリシリコン層３１を形成する（同図（ａ））。
【００３２】
つぎに、熱処理して、ドリフト領域となる拡散層３２を形成する（同図（ｂ））。
つぎに、ポリシリコン層３１を除去する（同図（ｃ））。
つぎに、トレンチ１０１、１０２が埋まるように全面に絶縁膜３３を形成し、半導体基板１００の表面が露出するまで、ＣＭＰ法で絶縁膜３３と絶縁膜１１を研削除去し、平坦化する（同図（ｄ））。
拡散源となるポリシリコン層３１を除去することで、後工程での熱処理で、ドリフト領域の不純物濃度が変化することを防止して、所定の不純物濃度を得ることができる。
【００３３】
図２４は、この発明の第５実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｅ）は、工程順に示した要部製造工程断面図である。
半導体基板１００を、絶縁膜１１をマスクとして、アスペクト比１以上（例えばアスペクト比１０程度）の溝１を近接して形成する。
つぎに、全面に、ドープしたポリシリコン層３１（例えば、厚さが３０ｎｍ程度）を減圧ＣＶＤ法で形成する（同図（ｂ）。
つぎに、ポリシリコン層３１を拡散源として、シリコン柱４の底部で拡散層が繋がるまで、例えば、１１５０℃、１２０分の熱処理を行い、ドリフト領域となる拡散層３２を、例えば、ピーク濃度１×１０１６ｃｍ−３で幅３μｍとなるように形成する（同図（ｃ））。
【００３４】
つぎに、ポリシリコン層３１とシリコン柱４を除去して、トレンチ１０１、１０２を形成する。この場合、ポリシリコン層３１とシリコン柱４を熱酸化膜に変質した後、これらを除去しても構わない（同図（ｄ））。
つぎに、トレンチ１０１、１０２が埋まるように全面に絶縁膜３３を形成し、半導体基板１００の表面が露出するまで、ＣＭＰ法で絶縁膜３３と絶縁膜１１を研削除去し、平坦化する（同図（ｅ））。
図２５は、この発明の第６実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｅ）は、工程順に示した要部製造工程断面図である。
【００３５】
半導体基板１００を、絶縁膜１１をマスクとして、アスペクト比１以上（例えば、アスペクト比１０程度）の溝１を近接して形成する。
つぎに、全面にイオン注入層３４を形成する（同図（ｂ））。
つぎに、イオン注入層３４を拡散源として、シリコン柱４の底部で拡散層が繋がるまで熱処理し、ドリフト領域となる拡散層３２（ピーク濃度１×１０１６ｃｍ−３で幅３μｍ）を形成する（同図（ｃ））。
つぎに、シリコン柱４を除去して、トレンチ１０１、１０２を形成する。この場合、シリコン柱４を熱酸化膜に変質した後、これらを除去しても構わない（同図（ｄ））。
【００３６】
つぎに、トレンチ１０１、１０２が埋まるように全面に絶縁膜３３を形成し、半導体基板１００の表面が露出するまで、ＣＭＰ法で絶縁膜３３と絶縁膜１１を研削除去し、平坦化する（同図（ｅ））。
つぎに、シリコン柱の幅が広く、シリコン柱全域が熱酸化膜に変質できない場合について説明する。
図２６から図３２は、この発明の第７実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
半導体基板１００上に３０ｎｍ厚さの酸化膜２１（熱酸化膜）、１００ｎｍ厚さの窒化膜２２（ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成）、１μｍ厚さの酸化膜２３（減圧ＣＶＤ法で形成）を形成する。これら３層の絶縁膜は微小な溝を形成する場合のマスクとして用いられる。また、熱酸化するときのマスクの働きもする（図２６）。
【００３７】
つぎに、半導体基板１００に、微小な溝１の互いの間隔を２μｍにして形成する。溝１の幅は２μｍ、深さは２０μｍでアスペクト比が１０である。この溝１はＲＩＥ法による異方性ドライエッチングで形成される（図２７）。
つぎに、全面に、ドープしたポリシリコン層３１（例えば、厚さが３０ｎｍ程度）を減圧ＣＶＤ法で形成する（図２８）。
つぎに、ポリシリコン層３１を拡散源として、シリコン柱４の底部で拡散層が繋がるまで、例えば、１１５０℃、１２０分の熱処理を行い、ドリフト領域となる拡散層３２を、例えば、ピーク濃度１×１０１６ｃｍ−３で幅３μｍとなるように形成する。その後、熱酸化して、ポリシリコン層３１と拡散層３２の表面層を熱酸化膜２４に変質させる。シリコン柱４の幅が広いために、この熱酸化ではシリコン柱４を完全には熱酸化膜２４に変質させることができず、未酸化領域２７が発生する。また、この熱酸化膜２４で囲まれ、溝１より浅い溝２５が形成される（図２９）。
【００３８】
つぎに、未酸化領域２７上を開口したレジスト２６を形成し、未酸化領域を除去する（図３０）。
つぎに、レジスト２６を除去し、絶縁膜２９を溝２５、２８を覆うように全面に形成する（図３１）。
つぎに、ＣＭＰ法で絶縁膜２９、酸化膜２１、窒化膜２２、酸化膜２３を、半導体基板１００の表面高さまで除去し平坦化する。このとき、窒化膜２２をストッパとしてＣＭＰ法で第１次の平坦化を図り、その後、窒化膜２２と酸化膜２３および絶縁膜２９をエッチングによって最終的に平坦化しても構わない（図３２）。
【００３９】
前記したように、シリコン柱４の幅を広くし、未拡散領域２７を除去することで、トレンチの幅を広くすることができる。
また、広いトレンチ幅でも、熱酸化膜２４に変質したシリコン柱を残すことで、ウエハの反りを防止でき、また、溝１を微小とすることで、ブラックシリコンの発生を防止できる。
図３３は、この発明の第８実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｄ）は工程順に示した要部製造工程断面図である。
図２８の工程に続いて、ポリシリコン層３１を拡散源として、シリコン柱４の底部で拡散層が繋がるまで熱処理し、ドリフト領域となる拡散層３２を形成する。その後、この拡散源となるポリシリコン層３１を除去し、その後で熱酸化して、拡散層３２の表面層を熱酸化膜２４に変質させる。ポリシリコン層３１の除去は熱酸化膜に変質させた後に希フッ酸溶液などで行っても構わない。シリコン柱４の幅が広いために、この熱酸化ではシリコン柱４を完全には熱酸化膜２４に変質させることができず、未酸化領域２７が発生する。また、この熱酸化膜２４で囲まれ、溝１より浅い溝２５が形成される（同図（ａ））。
【００４０】
つぎに、未酸化領域２７上を開口したレジスト２６を形成し、未酸化領域を除去する（同図（ｂ））。
つぎに、レジスト２６を除去し、絶縁膜２９を溝２５、２８を覆うように全面に形成する（同図（ｃ））。
つぎに、ＣＭＰ法で絶縁膜２９、酸化膜２１、窒化膜２２、酸化膜２３を、半導体基板１００の表面高さまで除去し平坦化する（同図（ｄ））。
このように、拡散源となるポリシリコン層３１を除去することで、後工程での熱処理で、ドリフト領域の不純物濃度が変化することを防止して、所定の不純物濃度を得ることができる。
【００４１】
また、前記したように、未拡散領域２７を除去することで、シリコン柱４の幅を広くすることができて、トレンチの幅を広くすることができる。
また、広いトレンチ幅でも、熱酸化膜２４に変質したシリコン柱を残すことで、ウエハの反りを防止でき、また、溝１を微小とすることで、ブラックシリコンの発生を防止できる。
図３４は、この発明の第９実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｄ）は工程順に示した要部製造工程断面図である。
図２８の工程に続いて、ポリシリコン層３１を拡散源として、熱処理して、ドリフト領域となる拡散層３２を形成する。この熱処理では、シリコン柱４の底部で直接的に拡散層が繋がらず未拡散領域３５が残る。その後、熱酸化して、ポリシリコン層３１と拡散層３２の表面層を熱酸化膜２４に変質させる。この熱酸化では拡散層３２の表面層が熱酸化膜に変質するために、未酸化領域２７が発生する。また、この熱酸化膜２４で囲まれ、溝１より浅い溝２５が形成される（同図（ａ））。
【００４２】
つぎに、未酸化領域２７上を開口したレジスト２６を形成し、溝２５で挟まれた未酸化領域２７を除去し、溝２８を形成する。その後で、この溝２８の底の半導体基板１００にドリフト領域となる拡散層３６を拡散層３２と接するように形成する（同図（ｂ））。
つぎに、レジスト２６を除去し、絶縁膜２９を溝２５、２８を覆うように全面に形成する（同図（ｃ））。
つぎに、ＣＭＰ法で絶縁膜２９、酸化膜２１、窒化膜２２、酸化膜２３を、半導体基板１００の表面高さまで除去し、平坦化する（同図（ｄ））。
【００４３】
第７実施例と同様の効果が得られるが、第７実施例よりさらに、シリコン柱４の幅を広げて、トレンチの幅を広げることができる。
図３５は、この発明の第１０実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｄ）は工程順に示した要部製造工程断面図である。
図２８の工程に続いて、ポリシリコン層３１を拡散源として、熱処理して、ドリフト領域となる拡散層３２を形成する。この熱処理では、シリコン柱４の底部で直接的に拡散層が繋がらず未拡散領域３５が残る。その後、この拡散源となるポリシリコン層３１を除去し、その後で熱酸化して、拡散層３２の表面層を熱酸化膜２４に変質させる。シリコン柱４の幅が広いために、この熱酸化ではシリコン柱４を完全には熱酸化膜２４に変質させることができず、未酸化領域２７が発生する。また、この熱酸化膜２４で囲まれ、溝１より浅い溝２５が形成される（同図（ａ））。
【００４４】
つぎに、未酸化領域２７上を開口したレジスト２６を形成し、溝２５で挟まれた未酸化領域２７を除去し、溝２８を形成する。その後で、この溝２８の底の半導体基板１００にドリフト領域となる拡散層３６を拡散層３２と接するように形成する（同図（ｂ））。
つぎに、レジスト２６を除去し、絶縁膜２９を溝２５、２８を覆うように全面に形成する（同図（ｃ））。
つぎに、ＣＭＰ法で絶縁膜２９、酸化膜２１、窒化膜２２、酸化膜２３を、半導体基板１００の表面高さまで除去し、平坦化する（同図（ｄ））。
【００４５】
第８実施例と同様の効果が得られるが、第８実施例よりさらに、シリコン柱４の幅が広い場合に有効となる。
図３６から図４２は、この発明の第１１実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
図２７の工程に続いて、溝１の内壁に接する半導体基板１００にイオン注入層３７を形成する（図３６）。
つぎに、熱処理し、ドリフト領域となる拡散層３２を形成する。この熱処理では、シリコン柱４の底部で直接的に拡散層が繋がらず未拡散領域３５が残る（図３７）。
【００４６】
つぎに、熱酸化して、拡散層３２の表面層を熱酸化膜２４に変質させる。この熱酸化では拡散層３２を完全には熱酸化膜２４に変質させることができず、未酸化領域２７が発生する。また、この熱酸化膜２４で囲まれ、図示しない溝１より浅い溝２５が形成される（図３８））。
つぎに、未酸化領域２７上を開口したレジスト２６を形成し、溝２５で挟まれた未酸化領域２７を除去し、溝２８を形成する。その後で、この溝２８の底の半導体基板１００にドリフト領域となる拡散層３６を拡散層３２と接するように形成する（図３９）。
【００４７】
つぎに、レジスト２６を除去し、絶縁膜２９を溝２５、２８を覆うように全面に形成する（図４０）。
つぎに、ＣＭＰ法で絶縁膜２９、酸化膜２１、窒化膜２２、酸化膜２３を、半導体基板１００の表面高さまで除去し、平坦化する（図４１）。
前記した実施例と同様の効果が得られる。
つぎに、前記した実施例を用いて横型高耐圧ＭＯＳＦＥＴの製造方法について説明する。
図４２は、この発明の第１２実施例の半導体装置の要部製造工程断面図である。
【００４８】
図２３（ｄ）、図２４（ｅ）、図２５（ｅ）、図３２、図３３（ｄ）、図３４（ｄ）、図３５（ｄ）および図４１の工程に続いて、ドリフト領域５１に接するウエル領域５３を半導体基板１００の表面層に形成し、このウエル領域５３の表面層にソース領域５４を形成する。また、ドリフト領域５１と接するドレイン領域を半導体基板１００の表面層に形成する。ソース領域５４とドリフト領域５１に挟まれた半導体基板１００上に図示しないゲート絶縁膜を介してゲート電極５６を形成する。ソース領域５４上とドレイン領域５５上にソース電極５７とドレイン電極５８をそれぞれ形成して、トレンチに沿うドリフト領域５１を有する横型高耐圧ＭＯＳＦＥＴが製作される。
【００４９】
尚、ドリフト領域５１は、前記した各図の拡散層３２、３６である。また、絶縁膜５２は、前記した各図の２４、２９、３３である。
このようにして製作された高耐圧横型ＭＯＳＦＥＴは、その耐圧は数１００Ｖであり、また、微小な溝を形成した後でトレンチを形成するため、ブラックシリコンの発生が抑制され、トレンチ部での耐圧特性を向上できる。また、トレンチに沿うドレイン領域のため、ソース・ドレインの平面距離を短くできて、単位面積当りのオン抵抗を低減できる。
また、ドレイン領域を形成した後、拡散源を除去することで、後工程でのドリフト領域の不純物濃度の変調や他領域への汚染（拡散源からの拡散）を防止できる。また、トレンチ内に熱酸化したシリコン柱を残留させることで、幅広のトレンチ幅でもウエハの反りを抑制できて、半導体製造装置での搬送エラーの発生を防止できる。
【００５０】
【発明の効果】
この発明によれば、微小な溝を多数形成し、その後、この微小な溝で挟まれた多数の微小な半導体柱（シリコン柱）を除去してトレンチを形成することで、トレンチ底面に発生するブラックシリコンを抑制することができる。
このブラックシリコンの発生を抑制することで、素子の電気的特性の向上と信頼性の向上を図ることができる。
また、微小な半導体柱が熱酸化膜に変質した箇所をトレンチ内で残留させることで、ウエハ裏面の酸化膜とのバランスがとれて、ウエハの反りを抑制することができる。また、徐々にトレンチを掘ることで、プロセス途中でのウエハの反りを防止できる。
【００５１】
また、微小な溝内に、ドープされたポリシリコン層を形成し、熱処理でドリフト領域となる拡散層を形成した後、ポリシリコン層を除去することで、後工程での熱処理で、ドリフト領域の不純物濃度の変調や他領域への不純物拡散を防止できる。
【図面の簡単な説明】
【図１】半導体基板にトレンチを形成した平面図
【図２】図１のＡ部の拡大図
【図３】図１のＢ部の拡大図
【図４】図１のＡ部の別の拡大図
【図５】図４の変形例の図
【図６】図１のＢ部の別の拡大図
【図７】図６の変形例の図
【図８】図２から図７のＸ−Ｘ線で切断した要部断面図
【図９】最終的に形成されるトレンチの断面形状であり、図１０、図１１のＸ−Ｘ線で切断した断面図
【図１０】図９の平面図
【図１１】図９の別の平面図
【図１２】この発明の第１実施例の半導体装置の製造方法であり、（ａ）から（ｃ）は工程順に示した要部製造工程断面図
【図１３】この発明の第２実施例の半導体装置の製造方法であり、（ａ）から（ｄ）は工程順に示した要部製造工程断面図
【図１４】この発明の第３実施例の半導体装置の製造工程断面図
【図１５】この発明の第３実施例の半導体装置の要部製造工程断面図
【図１６】図１５に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図１７】図１６に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図１８】図１７に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図１９】図１８に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図２０】図１９に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図２１】図１８の平面図
【図２２】図１８の別の平面図
【図２３】この発明の第４実施例の半導体装置の製造方法であり、（ａ）から（ｄ）は、工程順に示した要部製造工程断面図
【図２４】この発明の第５実施例の半導体装置の製造方法であり、（ａ）から（ｅ）は、工程順に示した要部製造工程断面図
【図２５】この発明の第６実施例の半導体装置の製造方法であり、（ａ）から（ｅ）は、工程順に示した要部製造工程断面図
【図２６】この発明の第７実施例の半導体装置の要部製造工程断面図
【図２７】図２６に続く、この発明の第７実施例の半導体装置の要部製造工程断面図
【図２８】図２７に続く、この発明の第７実施例の半導体装置の要部製造工程断面図
【図２９】図２８に続く、この発明の第７実施例の半導体装置の要部製造工程断面図
【図３０】図２９に続く、この発明の第７実施例の半導体装置の要部製造工程断面図
【図３１】図３０に続く、この発明の第７実施例の半導体装置の要部製造工程断面図
【図３２】図３１に続く、この発明の第７実施例の半導体装置の要部製造工程断面図
【図３３】この発明の第８実施例の半導体装置の製造方法であり、（ａ）から（ｄ）は工程順に示した要部製造工程断面図
【図３４】この発明の第８実施例の半導体装置の製造方法であり、（ａ）から（ｄ）は工程順に示した要部製造工程断面図
【図３５】この発明の第１０実施例の半導体装置の製造方法であり、（ａ）から（ｄ）は工程順に示した要部製造工程断面図
【図３６】この発明の第１１実施例の半導体装置の要部製造工程断面図
【図３７】図３６に続く、この発明の第１１実施例の半導体装置の要部製造工程断面図
【図３８】図３７に続く、この発明の第１１実施例の半導体装置の要部製造工程断面図
【図３９】図３８に続く、この発明の第１１実施例の半導体装置の要部製造工程断面図
【図４０】図３９に続く、この発明の第１１実施例の半導体装置の要部製造工程断面図
【図４１】図４０に続く、この発明の第１１実施例の半導体装置の要部製造工程断面図
【図４２】図４１に続く、この発明の第１１実施例の半導体装置の要部製造工程断面図
【図４３】従来の横型高耐圧ＭＯＳＦＥＴの要部断面図
【符号の説明】
１、２８ 溝
２ 第１の溝
３ 第２の溝
４ シリコン柱
１１、１３、２９、３３、５２ 絶縁膜
１２、２４ 熱酸化膜
２１ 酸化膜
２２ 窒化膜
２３ 酸化膜
２５ 溝
２６ レジスト
２７ 未酸化領域
３１ ポリシリコン層
３２ 拡散層（ドリフト領域）
３４、３７ イオン注入層
３５ 未拡散領域
３６ 拡散層
５１ ドリフト領域
５３ ウエル領域
５４ ソース領域
５５ ドレイン領域
５６ ゲート電極
５７ ソース電極
５８ ドレイン電極
１００ 半導体基板
１０１、１０２ トレンチ
２００ 半導体チップ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor device having a trench, such as a high-breakdown-voltage MOSFET, and more particularly to a method of manufacturing a trench, an insulating film filling the trench, and a drift region surrounding the trench.
[0002]
[Prior art]
The trench technology has already been used for a technology for creating capacitance of a memory such as a DRAM, an SOI technology for element isolation, and a trench gate for a MOS device. In recent years, application to a power IC has been studied, and as shown in FIG. Application to a simple horizontal high voltage MOSFET has also been proposed (Patent Document 1).
The structure of this lateral high voltage MOSFET will be described. A trench 60 is formed in the semiconductor substrate 300, a drift region 61 is formed along the trench 60, the trench 60 is filled with an insulating film 62, and a well region 63 is formed in a surface layer of the semiconductor substrate 300. A source region 64 is formed on the surface layer of well region 63 apart from drift region 61, and a gate electrode 66 is formed on well region 63 interposed between source region 64 and drift region 61 via a gate insulating film (not shown). Then, a drain region 65 is formed on the surface layer of the semiconductor substrate 300 in contact with the drift region 61. A source electrode 67 and a drain electrode 68 are formed on the source region 64 and the drain region 65, respectively. The drift region 61 is formed by forming a highly doped polycrystalline silicon film on the inner wall of the trench and heat-treating the polycrystalline silicon layer to form a diffusion layer along the trench using the polycrystalline silicon layer as a diffusion source. Is formed.
[0003]
When manufacturing a device having a large trench width W and a large trench opening ratio (the ratio of the opening area of the trench to the wafer area), a columnar projection called black silicon is formed in the wide trench (Patent Document 2). ).
The generation mechanism of this black silicon is presumed as follows. When a wide trench is formed at one time, the area to be etched becomes large, and SiO, which is a reaction product generated by etching silicon, is deposited on the surface to be etched, and this acts as a mask. The etching proceeds without etching the silicon under the SiO, and as a result, columnar silicon remains in the trench to become black silicon.
[0004]
[Patent Document 1]
US Pat. No. 5,844,275
[Patent Document 2]
JP-A-2002-64089
[0005]
[Problems to be solved by the invention]
When black silicon is generated in this manner, the quality of the insulating film filled in the trench deteriorates, and the leakage current increases. In addition, electric field concentration occurs at the silicon protrusion, causing a breakdown voltage failure. Further, in a later step, the columnar projections are broken, which causes the generation of particles and the contamination of the diffusion furnace, thereby lowering the yield rate of manufactured non-defective products.
Further, as described above, when a large area is etched, the wafer is warped. As the aperture ratio (the ratio of the etching area to the wafer area) increases, the warpage of the wafer also increases. As a result, the accuracy of the pattern formed on the wafer during the photolithography process decreases, and it becomes difficult to control the trench shape with high accuracy. . In addition, if the warpage of the wafer becomes large, a problem occurs that the wafer cannot be transferred in the semiconductor manufacturing apparatus.
[0006]
When the inside of a trench having a large opening and a depth substantially equal to the width of the opening is buried with an insulating film such as an oxide film, when a low-pressure CVD (Chemical Vapor Deposition) method is used, at least the trench is formed. It is necessary to form a thick film that is at least half the width of the opening (trench width). For example, when the trench width and the trench depth are 20 μm, a film as thick as 10 μm has to be formed, which is a very time-consuming film forming step, and increases the manufacturing cost.
In the case of manufacturing the semiconductor device shown in FIG. 43, a step of filling the trench with an insulating film while keeping the highly doped polycrystalline silicon layer serving as a diffusion source, a well region, a source / drain region, etc. Is performed, the impurity concentration of the drift region changes from a predetermined value due to the heat treatment, the impurity of the diffusion source diffuses into the region, and the predetermined characteristics cannot be obtained or the reliability is reduced. Invite you.
[0007]
If the insulating film filling the trench is an oxide film, the polycrystalline silicon layer is transformed into an oxide film in a thermal oxidation process for forming the oxide film. However, the quality of the deteriorated oxide film is not always good, and distortion occurs between the deteriorated oxide film and the thermal oxide film, thereby lowering reliability such as withstand voltage characteristics.
The present invention solves the above problems, suppresses black silicon generated on the bottom surface of a trench, suppresses warpage of a wafer, and secures a predetermined concentration of an impurity concentration in a drift region formed so as to surround the trench, It is an object of the present invention to provide a method of manufacturing a semiconductor device which can ensure the reliability of an insulating film filling a trench.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, (1) a step of forming a plurality of grooves having an aspect ratio of 1 or more close to each other in a surface layer of a semiconductor substrate, and removing a semiconductor region sandwiched by the grooves; Forming a trench in the device.
(2) a step of forming a plurality of grooves having an aspect ratio of 1 or more close to each other in a surface layer of a semiconductor substrate, and a step of oxidizing a semiconductor region sandwiched by the grooves until the semiconductor region is completely transformed into an oxide film; Removing the oxidized semiconductor region and forming a trench in the semiconductor substrate.
(3) A step of forming a plurality of grooves having an aspect ratio of 1 or more in a loop on the surface layer of the semiconductor substrate, and a step of forming a trench in the semiconductor substrate by removing a semiconductor region sandwiched between the grooves. Manufacturing method.
(4) a step of forming a plurality of grooves having an aspect ratio of 1 or more in a loop on the surface layer of the semiconductor substrate, a step of oxidizing a semiconductor region sandwiched by the grooves until the semiconductor region is completely transformed into an oxide film, Removing the semiconductor region altered to a film and forming a trench in the semiconductor substrate.
(5) The first groove surrounding the semiconductor region having an aspect ratio of 1 or more in the surface layer of the semiconductor substrate, and the semiconductor region surrounded by the first groove has the same width and groove depth as the first groove and the opening. A manufacturing method includes a step of simultaneously forming a second groove and a step of forming a trench in a semiconductor substrate by removing the semiconductor region sandwiched between the grooves.
(6) The first groove surrounding the semiconductor region having an aspect ratio of 1 or more in the surface layer of the semiconductor substrate, and the semiconductor region surrounded by the first groove has the same width and groove depth as the first groove and the opening. Simultaneously forming a second trench, oxidizing the semiconductor region sandwiched between the trenches until the semiconductor region is completely transformed into an oxide film, removing the semiconductor region transformed into an oxide film, and forming a trench in the semiconductor substrate. And a forming step.
(7) a step of forming a plurality of grooves having an aspect ratio of 1 or more close to each other in a surface layer of a semiconductor substrate; a step of transforming a semiconductor region sandwiched between the grooves into an oxide film; A manufacturing method includes a step of removing a semiconductor region that does not change into a film, and a step of removing the semiconductor region that has changed into an oxide film and forming a trench in the semiconductor substrate.
[0009]
(8) a step of forming a plurality of grooves having an aspect ratio of 1 or more in a loop on the surface layer of the semiconductor substrate, a step of transforming a semiconductor region sandwiched by the grooves into an oxide film, and an step of oxidizing the semiconductor region sandwiched by the grooves. A manufacturing method includes a step of removing a semiconductor region that does not change into a film, and a step of removing the semiconductor region that has changed into an oxide film and forming a trench in the semiconductor substrate.
(9) A first groove surrounding the semiconductor region having an aspect ratio of 1 or more in the surface layer of the semiconductor substrate, and the semiconductor region surrounded by the first groove has the same width and groove depth as the first groove and the opening. Simultaneously forming a second trench, transforming the semiconductor region sandwiched between the trenches into an oxide film, removing the semiconductor region sandwiched between the trenches and not transforming into an oxide film, Forming a trench in the semiconductor substrate by removing the altered semiconductor region.
(10) The manufacturing method according to any one of (1) to (9), further comprising, after the step of forming the trench, a step of filling the trench with an insulating film.
(11) a step of forming a plurality of grooves having an aspect ratio of 1 or more in a loop on the surface layer of the semiconductor substrate; a step of transforming a semiconductor region sandwiched by the grooves into an oxide film; A manufacturing method includes a step of removing a semiconductor region which does not change into a film, and a step of filling an insulating film in a location of the removed semiconductor region and the trench.
(12) The first groove surrounding the semiconductor region having an aspect ratio of 1 or more in the surface layer of the semiconductor substrate, and the semiconductor region surrounded by the first groove has the same width and groove depth as the first groove and the opening. Simultaneously forming a second trench, transforming the semiconductor region sandwiched between the trenches into an oxide film, removing a semiconductor region sandwiched between the trenches and not transforming into an oxide film, And a step of filling the trench with an insulating film.
(13) In the manufacturing method according to any one of (1) to (9), following the step of forming the trench, a step of forming a diffusion layer serving as a drift region in contact with the inner wall of the trench, and filling the trench with an insulating film. And a manufacturing method.
(14) a step of forming a plurality of grooves having an aspect ratio of 1 or more close to each other in a surface layer of a semiconductor substrate; a step of forming a polycrystalline silicon layer doped with impurities on the inner wall of the grooves; The semiconductor region sandwiched between the layer and the trench is subjected to thermal oxidation treatment until it completely transforms into an oxide film. In the thermal oxidation treatment, the diffusion layer becomes a drift region in the semiconductor region near the trench using the polycrystalline silicon layer as a diffusion source. , A step of removing the polycrystalline silicon layer transformed into an oxide film, and a step of filling the trench with an insulating film.
[0010]
(15) a step of forming a plurality of grooves having an aspect ratio of 1 or more in a loop on the surface layer of the semiconductor substrate, a step of forming a polycrystalline silicon layer doped with impurities on inner walls of the grooves, The semiconductor region sandwiched between the layer and the trench is subjected to thermal oxidation treatment until it completely transforms into an oxide film. In the thermal oxidation treatment, the diffusion layer becomes a drift region in the semiconductor region near the trench using the polycrystalline silicon layer as a diffusion source. , A step of removing the polycrystalline silicon layer transformed into an oxide film, and a step of filling the trench with an insulating film.
(16) A first groove surrounding the semiconductor region having an aspect ratio of 1 or more in the surface layer of the semiconductor substrate, and the semiconductor region surrounded by the first groove has the same width and groove depth as the first groove and the opening. Forming a second groove simultaneously, forming an impurity-doped polycrystalline silicon layer on inner walls of the first groove and the second groove, and forming a semiconductor region sandwiched between the polycrystalline silicon layer and the groove. A step of forming a diffusion layer that becomes a drift region in a semiconductor region near the trench by using the polycrystalline silicon layer as a diffusion source; and And removing the polycrystalline silicon layer and filling the groove with an insulating film.
(17) a step of forming a plurality of grooves having an aspect ratio of 1 or more close to each other in a surface layer of a semiconductor substrate, a step of forming a polycrystalline silicon layer doped with impurities on inner walls of the grooves, A semiconductor region sandwiched between the layer and the groove is subjected to a thermal oxidation treatment until the semiconductor region is transformed into an oxide film. In the thermal oxidation treatment, a diffusion layer serving as a drift region is formed in the semiconductor region near the groove using the polycrystalline silicon layer as a diffusion source. Removing the semiconductor region that does not change into an oxide film, forming a diffusion layer that becomes a part of the drift layer in contact with the diffusion layer at the removed location, and removing the trench and the removed semiconductor region. Filling a portion with an insulating film.
[0011]
(18) a step of forming a plurality of grooves having an aspect ratio of 1 or more close to each other in a surface layer of a semiconductor substrate, a step of forming a polycrystalline silicon layer doped with impurities on inner walls of the grooves, A semiconductor region sandwiched between the layer and the groove is subjected to a thermal oxidation treatment until the semiconductor region is transformed into an oxide film. In the thermal oxidation treatment, a diffusion layer serving as a drift region is formed in the semiconductor region near the groove using the polycrystalline silicon layer as a diffusion source. Performing a step of removing the polycrystalline silicon layer that has been transformed into an oxide film; removing the semiconductor region that has not been transformed into an oxide film; and forming a diffusion layer that becomes a part of the drift layer in contact with the diffusion layer at the removed portion. And a step of filling the trench and the removed portion of the semiconductor region with an insulating film.
(19) a step of forming a plurality of grooves having an aspect ratio of 1 or more in a loop on the surface layer of the semiconductor substrate, a step of forming a polycrystalline silicon layer doped with impurities on the inner wall of the grooves, A semiconductor region sandwiched between the layer and the groove is subjected to a thermal oxidation treatment until the semiconductor region is transformed into an oxide film. In the thermal oxidation treatment, a diffusion layer serving as a drift region is formed in the semiconductor region near the groove using the polycrystalline silicon layer as a diffusion source. Removing the semiconductor region that does not change into an oxide film, forming a diffusion layer that becomes a part of the drift layer in contact with the diffusion layer at the removed location, and removing the trench and the removed semiconductor region. Filling a portion with an insulating film.
(20) a step of forming a plurality of grooves having an aspect ratio of 1 or more in a loop shape in a surface layer of a semiconductor substrate, a step of forming a polycrystalline silicon layer doped with impurities on inner walls of the grooves, A semiconductor region sandwiched between the layer and the groove is subjected to a thermal oxidation treatment until the semiconductor region is transformed into an oxide film. In the thermal oxidation treatment, a diffusion layer serving as a drift region is formed in the semiconductor region near the groove using the polycrystalline silicon layer as a diffusion source. Performing a step of removing the polycrystalline silicon layer that has been transformed into an oxide film; removing the semiconductor region that has not been transformed into an oxide film; and forming a diffusion layer that becomes a part of the drift layer in contact with the diffusion layer at the removed portion. And a step of filling the trench and the removed portion of the semiconductor region with an insulating film.
[0012]
(21) A first groove surrounding a semiconductor region having an aspect ratio of 1 or more in a surface layer of a semiconductor substrate, and the semiconductor region surrounded by the first groove has the same width and groove depth as the first groove and the opening. Forming a second groove simultaneously, forming an impurity-doped polycrystalline silicon layer on inner walls of the first groove and the second groove, and oxidizing a semiconductor region sandwiched between the polycrystalline silicon layer and the groove. A step of forming a diffusion layer that becomes a drift region in a semiconductor region near a groove by using the polycrystalline silicon layer as a diffusion source, wherein the semiconductor layer does not change into an oxide film. Removing a region, forming a diffusion layer at the removed portion to be a part of the drift layer in contact with the diffusion layer, and filling the trench and the removed portion of the semiconductor region with an insulating film. Manufacturing method.
(22) A first groove surrounding a semiconductor region having an aspect ratio of 1 or more in a surface layer of a semiconductor substrate, and the semiconductor region surrounded by the first groove has the same opening width and groove depth as the first groove. Forming a second groove simultaneously, forming an impurity-doped polycrystalline silicon layer on inner walls of the first groove and the second groove, and oxidizing a semiconductor region sandwiched between the polycrystalline silicon layer and the groove. Forming a diffusion layer serving as a drift region in a semiconductor region near a trench by using the polycrystalline silicon layer as a diffusion source; and performing a thermal oxidation process on the polycrystalline silicon layer as a diffusion source. Removing the crystalline silicon layer, removing the semiconductor region that does not change into an oxide film, and forming a diffusion layer that becomes a part of the drift layer in contact with the diffusion layer at the removed location; Filled in the semiconductor region with an insulating film. A production method having a step.
[0013]
(23) In the method of manufacturing a semiconductor device according to (14) to (22), the step of forming a polycrystalline silicon layer on the inner wall of the groove may be replaced with a step of forming an ion-implanted layer.
(24) In the method of manufacturing a semiconductor device according to any one of (14) to (22), the step of forming a polycrystalline silicon layer on the inner wall of the groove may be replaced with a step of performing a heat treatment after forming an ion-implanted layer.
(25) In the method of manufacturing a semiconductor device according to any one of (5), (6), (9), (13), (15), (16), and (21) to (24), both ends of the second groove are The planar shape of the second groove is preferably in contact with the first groove, and the planar shape of the second groove is a stripe shape.
(26) In the method of manufacturing a semiconductor device according to (5), (6), (9), (13), (15), (16), (21) to (24), the planar shape of the second groove is It is good to be a lattice shape, and the peripheral end of the lattice is in contact with the first groove.
(27) In the method of manufacturing a semiconductor device according to any one of (1) to (24), the method of removing the semiconductor region sandwiched between the trenches and the semiconductor region altered into an oxide film is an isotropic etching method. Good.
(28) a step of forming a trench in the surface layer of the semiconductor substrate, a step of forming a polycrystalline silicon layer doped with impurities on the inner wall of the trench, and a step of heating the polycrystalline silicon layer until it is completely transformed into an oxide film. An oxidation process, a step of forming a diffusion layer serving as a drift region on the semiconductor substrate in contact with the trench by the thermal oxidation process, a step of removing the polycrystalline silicon layer that has been transformed into an oxide film, and a step of forming the trench with an insulating film. And a filling step.
(29) In the method of manufacturing a semiconductor device according to any one of (13) to (28), following the step of forming the drift region, the step of forming a gate electrode on the semiconductor substrate; Forming a source region and a drain region in a surface layer of a substrate.
[Action]
By forming a large number of microscopic grooves having an aspect ratio of 1 or more close to each other in a region where a trench is to be formed, black silicon can be prevented from being formed at the bottom of the groove.
[0014]
In addition, the width of the silicon pillars sandwiched by the grooves is increased, leaving portions where the silicon pillars have been transformed into thermal oxide films by thermal oxidation, and removing the silicon at those portions that have not been transformed. By leaving the silicon pillars that have been altered to a different shape, the wafer can be prevented from warping in subsequent steps.
Further, by removing the doped polysilicon layer as a diffusion source after forming the drain region, it is possible to prevent the impurity concentration of the drain region from being changed by a heat treatment in a later step. In addition, it is possible to prevent the impurity of the diffusion source from diffusing into the diffusion layer other than the drain region.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
FIGS. 1 to 11 are diagrams for explaining the outline of a method for forming a trench in the method of manufacturing a semiconductor device according to the present invention. FIG. 1 is a plan view in which a trench is formed in a semiconductor substrate, FIGS. 2 to 7 are plan views in which minute grooves are formed, FIG. 8 is a cross-sectional view in FIG. 2 to FIG. FIG. 10 is a sectional view of the trench, and FIGS. 10 and 11 are plan views of the trench.
FIG. 1 is a plan view in which a trench is formed in a semiconductor substrate. The trench 101 has a stripe shape, and the trench 102 has a ring shape. Although not shown, the trenches 101 and 102 are filled with an insulating film to form a dielectric isolation region, or a drift region such as a lateral high breakdown voltage MOSFET is formed along the trench.
[0016]
2 and 3 are enlarged views of a portion A and a portion B of FIG. Within each of the trenches 101 and 102, there is formed a groove 1 having a minute independent plane and a square in close proximity. The aspect ratio of this groove is 1 or more. The semiconductor substrate 100 surrounded (sandwiched) by the groove 1 becomes a silicon pillar 4 having a lattice shape.
FIG. 4 is an enlarged view of a portion A in FIG. This is an example different from FIG. The trench 101 is framed by a minute first groove 2. Inside the framed inside, a plurality of stripe-shaped second grooves 3 are in contact with the first groove 2 at both ends. Moreover, they are formed simultaneously with the first groove 2 so that they are close to each other. The aspect ratio of the first and second grooves 2 and 3 is 1 or more. A portion surrounded by the first groove 2 (a portion sandwiched) becomes the stripe-shaped silicon pillar 4.
[0017]
FIG. 5 is a modified example of FIG. 4, in which a plurality of silicon pillars 4 of FIG. 4 are cut in the middle to form lattice-shaped grooves. In FIG. 4, the planar shape of the silicon pillar 4 is rectangular, but it may be a square close to each other.
FIG. 6 is an enlarged view of a portion B in FIG. This is an example different from FIG. A minute first groove 2 is formed at the outer peripheral end and inner peripheral end of the trench 102, and a plurality of ring-shaped second grooves 3 are close to a region sandwiched between the first grooves 2. Thus, it is formed simultaneously with the first groove 2. The aspect ratio of the first and second grooves 2 and 3 is 1 or more. The portion sandwiched between the first groove 2, the second groove 3, and the second groove 3 becomes a ring-shaped silicon pillar 4.
[0018]
FIG. 7 is a modification of FIG. 6, in which a plurality of silicon pillars 4 of FIG. 6 are cut in the middle to form a lattice-like groove, and the silicon pillars 4 at the corners have a hook-like planar shape. , And may be arc-shaped. In addition, there is a case where the whole area is a minute square.
FIG. 8 is a cross-sectional view of a main part taken along line XX in FIGS. 2 to 7. 1 is a groove in FIGS. 2 and 3, the groove shown in (2) is the first groove 2 in FIGS. 4 to 7, and the groove shown in (3) is a groove in FIG. This is the second groove 3 in FIG. The portion sandwiched between these grooves becomes the silicon pillar 4.
FIG. 9 is a cross-sectional shape of a trench to be finally formed, and FIGS. 10 and 11 are plan views thereof. FIG. 9 is a cross-sectional view taken along line XX of FIGS. 10 and 11. A wide trench can be formed by removing the silicon pillar 4 sandwiched between the grooves having the aspect ratio of 1 or more as shown in FIG.
[0019]
By forming a large number of minute grooves 1, 2, and 3, a reaction product (such as SiO) by etching can be reduced as compared with a case where a wide trench is formed by a single etching. Is also removed in the subsequent step of removing the silicon pillar 4, so that the generation of black silicon can be suppressed.
Therefore, for example, in the case of forming a wide and deep trench having a width of 20 μm and a depth of 20 μm, a large number of minute grooves having a width of 20 μm and a depth of 20 μm are formed, and then the silicon pillars are removed to form a trench having a width of 20 μm and a depth of 20 μm. By forming the trench, generation of black silicon can be suppressed. That is, the smaller the width of the fine groove is, the smaller the depth of the groove becomes. Therefore, in the present invention, the aspect ratio of the minute groove is set to 1 or more. The aspect ratio is a value obtained by dividing the depth of the groove by the width, and an aspect ratio of 1 or more means that the depth of the groove is deeper than the width of the groove.
[0020]
Next, specific examples will be described. Here, the cases of FIGS. 2 and 3 are described as examples, but the same applies to the cases of FIGS.
FIGS. 12A to 12C show a method of manufacturing a semiconductor device according to the first embodiment of the present invention. FIGS. 12A to 12C are cross-sectional views of a main part manufacturing process shown in the order of processes.
The semiconductor substrate 100 is formed by using the insulating film 11 as a mask and forming a groove 1 having an aspect of 1 or more in proximity. The portion sandwiched between the grooves 1 becomes the silicon pillar 4. The width of the groove 1 and the silicon note 4 is about 1 μm. The trench 1 is formed by performing anisotropic dry etching such as RIE (Reactive Ion Etching) using the insulating film 11 as a mask. The insulating film 11 is an oxide film or a nitride film (FIG. 1A).
[0021]
Next, the insulating film 11 on the silicon pillar 4 is removed using a resist (not shown) as a mask. When the insulating film 11 is an oxide film, it can be easily removed with a hydrofluoric acid solution or the like (FIG. 4B).
Next, the trenches 101 and 102 are formed by removing the silicon pillars 4 by isotropic dry etching such as a CDE (Chemical Dry Etching) method (FIG. 3C).
By reducing the width of the groove 1, the generation of black silicon is suppressed.
13A to 13D show a method of manufacturing a semiconductor device according to a second embodiment of the present invention. FIGS. 13A to 13D are cross-sectional views of a main part manufacturing process shown in the order of processes.
[0022]
12 is different from FIG. 12 in that the silicon pillars 4 are entirely transformed into thermal oxide films 12 by thermal oxidation (FIG. 12B), and then the thermal oxide films 12 are removed with a hydrofluoric acid solution or the like. This is the point at which a trench is formed (FIG. 3C). Compared with FIG. 12, the silicon pillars transformed into the thermal oxide film 12 can be easily removed.
Next, a case where the trenches 101 and 102 are filled with an insulating film to form a dielectric isolation region and the like will be described.
FIG. 14 is a sectional view showing the manufacturing process of the semiconductor device according to the third embodiment of the present invention. This process sectional view is a diagram in which the trenches 101 and 102 are filled with an insulating film.
[0023]
This is because, following the steps of FIGS. 11 and 12, the insulating film 13 is formed over the entire surface so as to be higher than the depths of the trenches 101 and 102, and then an extra layer higher than the semiconductor substrate 100 is formed by a CMP (Chemical Mechanical Polishing) method. The insulating film 13 and the insulating film 11 are removed and planarized so that the surface height of the insulating film 13 in the trenches 101 and 102 is the same as the surface height of the semiconductor substrate 100.
By filling the trenches 101 and 102 with the insulating film 13 in this manner, in the case of a ring-shaped trench as shown in FIG. 1B, it can be a dielectric isolation region.
[0024]
FIGS. 15 to 20 show a method of manufacturing a semiconductor device according to a third embodiment of the present invention.
An oxide film 21 (thermal oxide film) having a thickness of 30 nm, a nitride film 22 having a thickness of 100 nm (formed by a chemical vapor deposition (CVD) method) on a semiconductor substrate 100, and an oxide film 23 having a thickness of 1 μm (formed by a low-pressure CVD method) ) Is formed. These three layers of insulating films are used as masks when forming minute grooves. It also functions as a mask when performing thermal oxidation (FIG. 15).
Next, the minute grooves 1 are formed on the semiconductor substrate 100 at an interval of 2 μm. The width of the groove 1 is 2 μm, the depth is 20 μm, and the aspect ratio is 10. If the aspect ratio exceeds 50, the silicon pillar 4 will be broken from the root by cleaning in a post-process, which may cause defective etching or particles. The width of the silicon pillar 4 is set to about 2 μm (FIG. 16).
[0025]
Next, a thermal oxide film 24 is formed around the trench 1. Since the width of the silicon pillar 4 is as large as about 2 μm, the silicon pillar 4 cannot be completely transformed into the thermal oxide film 24 by this thermal oxidation, and an unoxidized region 27 is generated. Further, a groove 25 surrounded by the thermal oxide film 24 and shallower than the groove 1 is formed (FIG. 17).
Next, a resist 26 having an opening on the unoxidized region 27 is formed, and the unoxidized region 27 is removed by anisotropic dry etching by RIE using the resist 26 as a mask (FIG. 18).
Next, the resist 26 is removed, and an insulating film 29 is formed on the entire surface so as to cover the grooves 25 and 28 (FIG. 19).
[0026]
Next, the insulating film 29, the oxide film 21, the nitride film 22, and the oxide film 23 are removed to a surface level of the semiconductor substrate 100 by a CMP method (FIG. 20).
As described above, by increasing the width of the silicon pillar 4 and removing the unoxidized region 27, the trenches 101 and 102 having a width of about 20 μm can be formed.
Also, even if the trench width is wide, leaving the altered silicon pillars in the thermal oxide film 24 can balance with the oxide film (not shown) on the back surface of the wafer, so that the warpage of the wafer can be suppressed. Furthermore, if the altered silicon is left in the thermal oxide film 24, the time required for forming the insulating film 29 in the groove can be reduced as compared with the first and second embodiments. Also, by dividing the solution into a plurality of solutions and lowering the etching opening ratio at one time to dig a trench, the warpage of the wafer during the process can be suppressed. Further, by making the groove 1 minute, generation of black silicon can be prevented.
[0027]
[Table 1]
Figure 2004221369
Table 1 shows the relationship between the warpage of the wafer and the aperture ratio. In the conventional case, a large number of trenches (having a square shape in plan view) having a width of 20 μm and a depth of 20 μm are formed on a wafer. In the case of the present invention, the trench etching is divided into two times and one etching is performed. The width of the minute groove 1 (planar shape is square) for forming a trench is 2 μm, the depth is 20 μm, and the interval is 2 μm. The trench of the present invention has a square planar shape and a width of 20 μm. Many trenches of the present invention are also formed on the wafer. The aperture ratio is the ratio of the area of the entire etching opening to the wafer area in both the conventional case and the present invention. When the aperture ratio was 10 to 70%, a case where a transfer error occurred in the semiconductor manufacturing apparatus due to the warpage of the wafer was indicated by x, and a case where no transfer error occurred was indicated by ○.
[0028]
In the case of the present invention, since the silicon column altered in the thermal oxide film 24 exists in the trenches 101 and 102, the warpage of the wafer is small, and no transfer error occurs even if the aperture ratio is 70%. On the other hand, in the conventional case, a transport error occurred at an aperture ratio of 40%.
[0029]
[Table 2]
Figure 2004221369
Table 2 shows the relationship between the occurrence of black silicon and the groove width. The planar shape of the groove is a square. In addition, an experiment was conducted in which the groove opening ratio was 35%, the groove depth was 20 μm, and the groove width was 2 μm to 20 μm.
Black silicon is not generated until the groove width is 10 μm, but black silicon is generated when the groove width is 12 μm or more. Although not shown in Table 2, if the aperture ratio is 70%, no black silicon is generated up to a groove width of 4 μm.
[0030]
As described above, since the reaction product generated by the etching of silicon adheres to the surface to be etched, the generation of the black silicon is likely to occur when the groove width (the size of the opening of the groove) increases. In addition, when the total number of grooves (opening ratio) becomes large, it is likely to occur. Therefore, the opening ratio of one etching may be 35% or less, and the trench width may be 10 μm or less.
21 and 22 are plan views at the stage of FIG. FIG. 21 is a plan view corresponding to FIG. 3, and FIG. 22 is a plan view corresponding to FIG. The plan shape of the groove 28 can be seen from these plan views.
[0031]
Next, a manufacturing method in which a drift region such as a lateral high-voltage MOSFET is formed and a trench is filled with an insulating film will be described. In the following description, the conductivity type of the diffusion layer 32 serving as the drift region is not shown. However, the conductivity type is n-type when an n-channel MOSFET is formed, and p-type when a p-channel MOSFET is formed.
FIGS. 23 (a) to 23 (d) show a method of manufacturing a semiconductor device according to a fourth embodiment of the present invention. FIGS.
Subsequent to the steps of FIGS. 12 and 13, a doped polysilicon layer 31 is formed on the entire surface (FIG. 12A).
[0032]
Next, a heat treatment is performed to form a diffusion layer 32 serving as a drift region (FIG. 2B).
Next, the polysilicon layer 31 is removed (FIG. 3C).
Next, an insulating film 33 is formed on the entire surface so as to fill the trenches 101 and 102, and the insulating film 33 and the insulating film 11 are ground and removed by a CMP method until the surface of the semiconductor substrate 100 is exposed. Figure (d).
By removing the polysilicon layer 31 serving as a diffusion source, it is possible to prevent the impurity concentration of the drift region from being changed by a heat treatment in a later step, and to obtain a predetermined impurity concentration.
[0033]
FIGS. 24A to 24E show a method of manufacturing a semiconductor device according to a fifth embodiment of the present invention. FIGS. 24A to 24E are cross-sectional views of main parts in the order of steps.
A groove 1 having an aspect ratio of 1 or more (for example, about 10) is formed close to the semiconductor substrate 100 using the insulating film 11 as a mask.
Next, a doped polysilicon layer 31 (for example, having a thickness of about 30 nm) is formed on the entire surface by a low pressure CVD method (FIG. 2B).
Next, using the polysilicon layer 31 as a diffusion source, heat treatment is performed, for example, at 1150 ° C. for 120 minutes until the diffusion layer is connected at the bottom of the silicon pillar 4, and the diffusion layer 32 serving as a drift region is made to have a peak concentration of, for example, 1%. × 10 16 cm -3 Is formed to have a width of 3 μm (FIG. 3C).
[0034]
Next, the trenches 101 and 102 are formed by removing the polysilicon layer 31 and the silicon pillar 4. In this case, after the polysilicon layer 31 and the silicon pillar 4 are transformed into a thermal oxide film, they may be removed (FIG. 4D).
Next, an insulating film 33 is formed on the entire surface so as to fill the trenches 101 and 102, and the insulating film 33 and the insulating film 11 are ground and removed by a CMP method until the surface of the semiconductor substrate 100 is exposed. Figure (e).
25A to 25E show a method of manufacturing a semiconductor device according to a sixth embodiment of the present invention. FIGS. 25A to 25E are cross-sectional views of a main part manufacturing process shown in the order of processes.
[0035]
A groove 1 having an aspect ratio of 1 or more (for example, about 10) is formed close to the semiconductor substrate 100 using the insulating film 11 as a mask.
Next, an ion implantation layer 34 is formed on the entire surface (FIG. 2B).
Next, heat treatment is performed using the ion-implanted layer 34 as a diffusion source until the diffusion layer is connected at the bottom of the silicon pillar 4, and the diffusion layer 32 (a peak concentration of 1 × 10 16 cm -3 (FIG. 3C).
Next, the silicon pillar 4 is removed, and trenches 101 and 102 are formed. In this case, after the silicon pillar 4 is transformed into a thermal oxide film, these may be removed (FIG. 4D).
[0036]
Next, an insulating film 33 is formed on the entire surface so as to fill the trenches 101 and 102, and the insulating film 33 and the insulating film 11 are ground and removed by a CMP method until the surface of the semiconductor substrate 100 is exposed. Figure (e).
Next, the case where the width of the silicon pillar is wide and the entire area of the silicon pillar cannot be transformed into a thermal oxide film will be described.
26 to 32 show a method of manufacturing a semiconductor device according to a seventh embodiment of the present invention, which is a cross-sectional view of a main part manufacturing step shown in the order of steps.
An oxide film 21 (thermal oxide film) having a thickness of 30 nm, a nitride film 22 having a thickness of 100 nm (formed by a chemical vapor deposition (CVD) method) on a semiconductor substrate 100, and an oxide film 23 having a thickness of 1 μm (formed by a low-pressure CVD method) ) Is formed. These three layers of insulating films are used as masks when forming minute grooves. It also functions as a mask when performing thermal oxidation (FIG. 26).
[0037]
Next, the minute grooves 1 are formed on the semiconductor substrate 100 at an interval of 2 μm. The width of the groove 1 is 2 μm, the depth is 20 μm, and the aspect ratio is 10. This groove 1 is formed by anisotropic dry etching by RIE (FIG. 27).
Next, a doped polysilicon layer 31 (for example, having a thickness of about 30 nm) is formed on the entire surface by a low pressure CVD method (FIG. 28).
Next, using the polysilicon layer 31 as a diffusion source, heat treatment is performed, for example, at 1150 ° C. for 120 minutes until the diffusion layer is connected at the bottom of the silicon pillar 4, and the diffusion layer 32 serving as a drift region is made to have a peak concentration of, for example, 1%. × 10 16 cm -3 To form a width of 3 μm. Thereafter, thermal oxidation is performed to convert the surface layers of the polysilicon layer 31 and the diffusion layer 32 into the thermal oxide film 24. Since the width of the silicon pillar 4 is wide, the silicon pillar 4 cannot be completely transformed into the thermal oxide film 24 by this thermal oxidation, and an unoxidized region 27 is generated. Further, a groove 25 surrounded by the thermal oxide film 24 and shallower than the groove 1 is formed (FIG. 29).
[0038]
Next, a resist 26 having an opening on the unoxidized region 27 is formed, and the unoxidized region is removed (FIG. 30).
Next, the resist 26 is removed, and an insulating film 29 is formed on the entire surface so as to cover the grooves 25 and 28 (FIG. 31).
Next, the insulating film 29, the oxide film 21, the nitride film 22, and the oxide film 23 are removed to a surface level of the semiconductor substrate 100 by a CMP method and planarized. At this time, the first planarization may be performed by the CMP method using the nitride film 22 as a stopper, and then the nitride film 22, the oxide film 23, and the insulating film 29 may be finally planarized by etching (FIG. 32). .
[0039]
As described above, by increasing the width of the silicon pillar 4 and removing the undiffused region 27, the width of the trench can be increased.
In addition, even if the trench width is large, the warped wafer can be prevented by leaving the altered silicon pillar in the thermal oxide film 24, and the generation of black silicon can be prevented by making the groove 1 minute.
33A to 33D show a method of manufacturing a semiconductor device according to an eighth embodiment of the present invention. FIGS. 33A to 33D are cross-sectional views of a main part manufacturing step shown in the order of steps.
Following the step of FIG. 28, a heat treatment is performed using the polysilicon layer 31 as a diffusion source until the diffusion layer is connected at the bottom of the silicon column 4 to form a diffusion layer 32 serving as a drift region. Thereafter, the polysilicon layer 31 serving as the diffusion source is removed, and thereafter, the surface layer of the diffusion layer 32 is transformed into the thermal oxide film 24 by thermal oxidation. The removal of the polysilicon layer 31 may be performed with a dilute hydrofluoric acid solution or the like after being transformed into a thermal oxide film. Since the width of the silicon pillar 4 is wide, the silicon pillar 4 cannot be completely transformed into the thermal oxide film 24 by this thermal oxidation, and an unoxidized region 27 is generated. Further, a groove 25 which is surrounded by the thermal oxide film 24 and is shallower than the groove 1 is formed (FIG. 3A).
[0040]
Next, a resist 26 having an opening on the unoxidized region 27 is formed, and the unoxidized region is removed (FIG. 2B).
Next, the resist 26 is removed, and an insulating film 29 is formed on the entire surface so as to cover the grooves 25 and 28 (FIG. 3C).
Next, the insulating film 29, the oxide film 21, the nitride film 22, and the oxide film 23 are removed to the surface level of the semiconductor substrate 100 and flattened by the CMP method (FIG. 4D).
As described above, by removing the polysilicon layer 31 serving as a diffusion source, it is possible to prevent the impurity concentration of the drift region from being changed by a heat treatment in a later step, and to obtain a predetermined impurity concentration.
[0041]
Further, as described above, by removing the undiffused region 27, the width of the silicon pillar 4 can be increased, and the width of the trench can be increased.
In addition, even if the trench width is large, the warped wafer can be prevented by leaving the altered silicon pillar in the thermal oxide film 24, and the generation of black silicon can be prevented by making the groove 1 minute.
34A to 34D show a method of manufacturing a semiconductor device according to a ninth embodiment of the present invention. FIGS. 34A to 34D are cross-sectional views of a main part manufacturing step in order of steps.
Following the step of FIG. 28, a heat treatment is performed using the polysilicon layer 31 as a diffusion source to form a diffusion layer 32 to be a drift region. In this heat treatment, the diffusion layer is not directly connected to the bottom of the silicon pillar 4 and the non-diffusion region 35 remains. Thereafter, thermal oxidation is performed to convert the surface layers of the polysilicon layer 31 and the diffusion layer 32 into the thermal oxide film 24. In this thermal oxidation, since the surface layer of the diffusion layer 32 is transformed into a thermal oxide film, an unoxidized region 27 is generated. Further, a groove 25 which is surrounded by the thermal oxide film 24 and is shallower than the groove 1 is formed (FIG. 3A).
[0042]
Next, a resist 26 having an opening on the non-oxidized region 27 is formed, and the non-oxidized region 27 sandwiched between the grooves 25 is removed to form a groove 28. Thereafter, a diffusion layer 36 serving as a drift region is formed on the semiconductor substrate 100 at the bottom of the groove 28 so as to be in contact with the diffusion layer 32 (FIG. 2B).
Next, the resist 26 is removed, and an insulating film 29 is formed on the entire surface so as to cover the grooves 25 and 28 (FIG. 3C).
Next, the insulating film 29, the oxide film 21, the nitride film 22, and the oxide film 23 are removed to the surface height of the semiconductor substrate 100 by a CMP method, and are planarized (FIG. 4D).
[0043]
The same effect as that of the seventh embodiment can be obtained, but the width of the silicon pillar 4 can be further increased and the width of the trench can be further increased as compared with the seventh embodiment.
FIGS. 35 (a) to 35 (d) show a method of manufacturing a semiconductor device according to a tenth embodiment of the present invention. FIGS.
Following the step of FIG. 28, a heat treatment is performed using the polysilicon layer 31 as a diffusion source to form a diffusion layer 32 to be a drift region. In this heat treatment, the diffusion layer is not directly connected to the bottom of the silicon pillar 4 and the non-diffusion region 35 remains. Thereafter, the polysilicon layer 31 serving as the diffusion source is removed, and thereafter, the surface layer of the diffusion layer 32 is transformed into the thermal oxide film 24 by thermal oxidation. Since the width of the silicon pillar 4 is wide, the silicon pillar 4 cannot be completely transformed into the thermal oxide film 24 by this thermal oxidation, and an unoxidized region 27 is generated. Further, a groove 25 which is surrounded by the thermal oxide film 24 and is shallower than the groove 1 is formed (FIG. 3A).
[0044]
Next, a resist 26 having an opening on the non-oxidized region 27 is formed, and the non-oxidized region 27 sandwiched between the grooves 25 is removed to form a groove 28. Thereafter, a diffusion layer 36 serving as a drift region is formed on the semiconductor substrate 100 at the bottom of the groove 28 so as to be in contact with the diffusion layer 32 (FIG. 2B).
Next, the resist 26 is removed, and an insulating film 29 is formed on the entire surface so as to cover the grooves 25 and 28 (FIG. 3C).
Next, the insulating film 29, the oxide film 21, the nitride film 22, and the oxide film 23 are removed to the surface height of the semiconductor substrate 100 by a CMP method, and are planarized (FIG. 4D).
[0045]
The same effect as that of the eighth embodiment can be obtained, but is effective when the width of the silicon pillar 4 is wider than that of the eighth embodiment.
36 to 42 show a method of manufacturing a semiconductor device according to an eleventh embodiment of the present invention, which is a sectional view showing main steps in the order of steps.
Following the step of FIG. 27, an ion implantation layer 37 is formed on the semiconductor substrate 100 in contact with the inner wall of the groove 1 (FIG. 36).
Next, heat treatment is performed to form a diffusion layer 32 to be a drift region. In this heat treatment, the diffusion layer is not directly connected to the bottom of the silicon pillar 4 and the non-diffusion region 35 remains (FIG. 37).
[0046]
Next, the surface layer of the diffusion layer 32 is transformed into the thermal oxide film 24 by thermal oxidation. In this thermal oxidation, the diffusion layer 32 cannot be completely transformed into the thermal oxide film 24, and an unoxidized region 27 is generated. Further, a groove 25 surrounded by the thermal oxide film 24 and shallower than the not-shown groove 1 is formed (FIG. 38).
Next, a resist 26 having an opening on the non-oxidized region 27 is formed, and the non-oxidized region 27 sandwiched between the grooves 25 is removed to form a groove 28. Thereafter, a diffusion layer 36 serving as a drift region is formed on the semiconductor substrate 100 at the bottom of the groove 28 so as to be in contact with the diffusion layer 32 (FIG. 39).
[0047]
Next, the resist 26 is removed, and an insulating film 29 is formed on the entire surface so as to cover the grooves 25 and 28 (FIG. 40).
Next, the insulating film 29, the oxide film 21, the nitride film 22, and the oxide film 23 are removed to the surface level of the semiconductor substrate 100 by a CMP method and planarized (FIG. 41).
An effect similar to that of the above embodiment can be obtained.
Next, a method of manufacturing a lateral high withstand voltage MOSFET will be described using the above-described embodiment.
FIG. 42 is a sectional view showing a main part manufacturing step of the semiconductor device according to the twelfth embodiment of the present invention.
[0048]
Following the steps of FIGS. 23 (d), 24 (e), 25 (e), 32, 33 (d), 34 (d), 35 (d) and 41, the drift region 51 Is formed in the surface layer of the semiconductor substrate 100, and a source region 54 is formed in the surface layer of the well region 53. Further, a drain region in contact with the drift region 51 is formed in a surface layer of the semiconductor substrate 100. A gate electrode 56 is formed on the semiconductor substrate 100 between the source region 54 and the drift region 51 via a gate insulating film (not shown). A source electrode 57 and a drain electrode 58 are formed on the source region 54 and the drain region 55, respectively, and a lateral high breakdown voltage MOSFET having the drift region 51 along the trench is manufactured.
[0049]
Note that the drift region 51 is the diffusion layers 32 and 36 in each of the drawings described above. The insulating films 52 are 24, 29, and 33 in the above-described respective drawings.
The high breakdown voltage lateral MOSFET manufactured in this manner has a withstand voltage of several hundred volts, and since a trench is formed after a minute groove is formed, the generation of black silicon is suppressed, and the withstand voltage in the trench portion is reduced. Characteristics can be improved. Further, since the drain region extends along the trench, the planar distance between the source and the drain can be reduced, and the on-resistance per unit area can be reduced.
In addition, by removing the diffusion source after forming the drain region, modulation of the impurity concentration of the drift region and contamination of other regions (diffusion from the diffusion source) can be prevented in a later step. In addition, since the thermally oxidized silicon pillar remains in the trench, the warpage of the wafer can be suppressed even with a wide trench width, and the occurrence of a transport error in the semiconductor manufacturing apparatus can be prevented.
[0050]
【The invention's effect】
According to the present invention, a large number of minute grooves are formed, and then a large number of minute semiconductor pillars (silicon pillars) sandwiched between the minute grooves are removed to form a trench, thereby generating a trench at the bottom of the trench. Black silicon can be suppressed.
By suppressing the generation of black silicon, it is possible to improve the electrical characteristics and reliability of the device.
In addition, by leaving a portion where the minute semiconductor pillar is transformed into the thermal oxide film in the trench, the balance with the oxide film on the back surface of the wafer can be maintained, and the warpage of the wafer can be suppressed. Also, by gradually digging the trench, it is possible to prevent the warpage of the wafer during the process.
[0051]
In addition, a doped polysilicon layer is formed in a minute groove, a diffusion layer serving as a drift region is formed by heat treatment, and then the polysilicon layer is removed. Modulation of the impurity concentration and diffusion of the impurity into other regions can be prevented.
[Brief description of the drawings]
FIG. 1 is a plan view showing a trench formed in a semiconductor substrate.
FIG. 2 is an enlarged view of a portion A in FIG.
FIG. 3 is an enlarged view of a portion B in FIG. 1;
FIG. 4 is another enlarged view of part A of FIG. 1;
FIG. 5 is a diagram showing a modification of FIG. 4;
FIG. 6 is another enlarged view of part B of FIG. 1;
FIG. 7 is a view showing a modification of FIG. 6;
FIG. 8 is a sectional view of a main part taken along line XX of FIGS. 2 to 7;
FIG. 9 is a cross-sectional shape of a trench to be finally formed, and is a cross-sectional view taken along line XX in FIGS. 10 and 11;
FIG. 10 is a plan view of FIG. 9;
FIG. 11 is another plan view of FIG. 9;
FIGS. 12A to 12C are cross-sectional views of a main part manufacturing process shown in the order of processes, showing a method of manufacturing the semiconductor device according to the first embodiment of the present invention; FIGS.
13A to 13D are cross-sectional views of a main part manufacturing process shown in the order of steps, showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention.
FIG. 14 is a sectional view showing the manufacturing process of the semiconductor device according to the third embodiment of the present invention;
FIG. 15 is a sectional view of a main part manufacturing process of a semiconductor device according to a third embodiment of the present invention;
FIG. 16 is a sectional view of a main part manufacturing step of the semiconductor device according to the third embodiment of the present invention, following FIG. 15;
FIG. 17 is a sectional view of a main part manufacturing step of the semiconductor device according to the third embodiment of the present invention, following FIG. 16;
FIG. 18 is a sectional view of a main part manufacturing step of the semiconductor device according to the third embodiment of the present invention, following FIG. 17;
FIG. 19 is a cross-sectional view of a main part manufacturing step of the semiconductor device according to the third embodiment of the present invention, following FIG. 18;
FIG. 20 is a cross-sectional view of a main part manufacturing step of the semiconductor device according to the third embodiment of the present invention, following FIG. 19;
FIG. 21 is a plan view of FIG. 18;
FIG. 22 is another plan view of FIG. 18;
23 (a) to 23 (d) are cross-sectional views of a main part manufacturing process shown in a process order, showing a method of manufacturing a semiconductor device according to a fourth embodiment of the present invention;
FIGS. 24A to 24E are cross-sectional views of a main part manufacturing process shown in the order of processes, showing a method of manufacturing a semiconductor device according to a fifth embodiment of the present invention; FIGS.
FIGS. 25A to 25E are cross-sectional views of a main part manufacturing process shown in the order of processes, showing a method of manufacturing a semiconductor device according to a sixth embodiment of the present invention; FIGS.
FIG. 26 is a sectional view of a main part manufacturing step of a semiconductor device according to a seventh embodiment of the present invention;
FIG. 27 is a cross-sectional view of a main part manufacturing step of the semiconductor device of the seventh embodiment of the present invention, following FIG. 26;
FIG. 28 is a cross-sectional view of a main part manufacturing step of the semiconductor device of the seventh embodiment of the present invention, following FIG. 27;
FIG. 29 is a cross-sectional view of a main part manufacturing step of the semiconductor device of the seventh embodiment of the present invention, following FIG. 28;
FIG. 30 is a cross-sectional view of a main part manufacturing step of the semiconductor device of the seventh embodiment of the present invention, following FIG. 29;
FIG. 31 is a cross-sectional view of a main part manufacturing step of the semiconductor device of the seventh embodiment of the present invention, following FIG. 30;
FIG. 32 is a cross-sectional view of a main part manufacturing step of the semiconductor device of the seventh embodiment of the invention, following FIG. 31;
FIG. 33 shows a method of manufacturing a semiconductor device according to an eighth embodiment of the present invention.
34 (a) to 34 (d) are cross-sectional views of a main part manufacturing process shown in the order of processes, showing a method of manufacturing a semiconductor device according to an eighth embodiment of the present invention.
35A to 35D are cross-sectional views of a main part manufacturing process shown in the order of processes, showing a method for manufacturing a semiconductor device according to a tenth embodiment of the present invention;
FIG. 36 is a cross-sectional view of a main part manufacturing step of the semiconductor device according to the eleventh embodiment of the present invention;
FIG. 37 is a cross-sectional view of a main part manufacturing step of the semiconductor device of the eleventh embodiment of the present invention, following FIG. 36;
FIG. 38 is a cross-sectional view of a main part manufacturing step of the semiconductor device of the eleventh embodiment of the present invention, following FIG. 37;
FIG. 39 is a cross-sectional view of a main part manufacturing step of the semiconductor device of the eleventh embodiment of the present invention, following FIG. 38;
FIG. 40 is a cross-sectional view of a main part manufacturing step of the semiconductor device of the eleventh embodiment of the present invention, following FIG. 39;
FIG. 41 is a cross-sectional view of a main part manufacturing step of the semiconductor device of the eleventh embodiment of the present invention, following FIG. 40;
FIG. 42 is a cross-sectional view of a main part manufacturing step of the semiconductor device of the eleventh embodiment of the present invention, following FIG. 41;
FIG. 43 is a cross-sectional view of a main part of a conventional lateral high-voltage MOSFET.
[Explanation of symbols]
1,28 grooves
2 First groove
3 Second groove
4 Silicon pillar
11, 13, 29, 33, 52 insulating film
12, 24 thermal oxide film
21 Oxide film
22 nitride film
23 Oxide film
25 grooves
26 Resist
27 Unoxidized area
31 polysilicon layer
32 Diffusion layer (drift region)
34, 37 ion implantation layer
35 Unspread area
36 Diffusion layer
51 Drift area
53 well area
54 Source Area
55 drain region
56 Gate electrode
57 source electrode
58 Drain electrode
100 semiconductor substrate
101, 102 trench
200 semiconductor chip

Claims (29)

半導体基板の表面層にアスペクト比が１以上の溝を複数個近接して形成する工程と、該溝で挟まれた半導体領域を除去し、前記半導体装置にトレンチを形成する工程とを有することを特徴とする半導体装置の製造方法。Forming a plurality of trenches having an aspect ratio of 1 or more close to each other in a surface layer of a semiconductor substrate; and removing a semiconductor region sandwiched between the trenches and forming a trench in the semiconductor device. A method for manufacturing a semiconductor device. 半導体基板の表面層にアスペクト比が１以上の溝を複数個近接して形成する工程と、該溝で挟まれた半導体領域を完全に酸化膜に変質するまで酸化する工程と、該酸化された前記半導体領域を除去し、前記半導体基板にトレンチを形成する工程とを有することを特徴とする半導体装置の製造方法。Forming a plurality of grooves having an aspect ratio of 1 or more close to each other in a surface layer of a semiconductor substrate; oxidizing a semiconductor region sandwiched between the grooves until the semiconductor region is completely transformed into an oxide film; Removing the semiconductor region and forming a trench in the semiconductor substrate. 半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝で挟まれた半導体領域を除去し、半導体基板にトレンチを形成する工程とを有することを特徴とする半導体装置の製造方法。A step of forming a plurality of grooves having an aspect ratio of 1 or more in a loop on the surface layer of the semiconductor substrate; and a step of forming a trench in the semiconductor substrate by removing a semiconductor region sandwiched between the grooves. Manufacturing method of a semiconductor device. 半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝で挟まれた半導体領域を完全に酸化膜に変質するまで酸化する工程と、酸化膜に変質した前記半導体領域を除去し、前記半導体基板にトレンチを形成する工程とを有することを特徴とする半導体装置の製造方法。A step of forming a plurality of grooves having an aspect ratio of 1 or more in a loop on the surface layer of the semiconductor substrate, a step of oxidizing a semiconductor region sandwiched by the grooves until the semiconductor region is completely transformed into an oxide film, Removing the semiconductor region and forming a trench in the semiconductor substrate. 半導体基板の表面層にアスペクト比が１以上の、半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、前記溝に挟まれた前記半導体領域を除去し、半導体基板にトレンチ溝を形成する工程とを有することを特徴とする半導体装置の製造方法。A first groove surrounding the semiconductor region having an aspect ratio of 1 or more in a surface layer of the semiconductor substrate; and a second groove having the same width and groove depth as the first groove and the opening in the semiconductor region surrounded by the first groove. A method for manufacturing a semiconductor device, comprising: simultaneously forming a groove; and removing a semiconductor region sandwiched between the grooves to form a trench in a semiconductor substrate. 半導体基板の表面層にアスペクト比が１以上の、半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、前記溝に挟まれた前記半導体領域を完全に酸化膜に変質するまで酸化する工程と、酸化膜に変質した前記半導体領域を除去し、半導体基板にトレンチを形成する工程とを有することを特徴とする半導体装置の製造方法。A first groove surrounding the semiconductor region having an aspect ratio of 1 or more in a surface layer of the semiconductor substrate; and a second groove having the same width and groove depth as the first groove and the opening in the semiconductor region surrounded by the first groove. Forming a trench simultaneously, oxidizing the semiconductor region sandwiched between the trenches until the semiconductor region is completely transformed into an oxide film, removing the semiconductor region transformed into the oxide film, and forming a trench in the semiconductor substrate And a method for manufacturing a semiconductor device. 半導体基板の表面層にアスペクト比が１以上の溝を複数個近接して形成する工程と、該溝で挟まれた半導体領域を酸化膜に変質する工程と、該溝で挟まれ酸化膜に変質しない半導体領域を除去する工程と、酸化膜に変質した前記半導体領域を除去し、前記半導体基板にトレンチを形成する工程とを有することを特徴とする半導体装置の製造方法。A step of forming a plurality of grooves having an aspect ratio of 1 or more close to each other in a surface layer of a semiconductor substrate; a step of transforming a semiconductor region sandwiched between the grooves into an oxide film; A method of manufacturing a semiconductor device, comprising: a step of removing a semiconductor region that is not changed; and a step of removing the semiconductor region that has been transformed into an oxide film and forming a trench in the semiconductor substrate. 半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝で挟まれた半導体領域を酸化膜に変質する工程と、該溝で挟まれ酸化膜に変質しない半導体領域を除去する工程と、酸化膜に変質した前記半導体領域を除去し、前記半導体基板にトレンチを形成する工程とを有することを特徴とする半導体装置の製造方法。Forming a plurality of grooves having an aspect ratio of 1 or more in a loop on the surface layer of the semiconductor substrate, converting the semiconductor region sandwiched by the grooves into an oxide film, and converting the semiconductor region sandwiched by the grooves into an oxide film; A method of manufacturing a semiconductor device, comprising: a step of removing a semiconductor region that is not changed; and a step of removing the semiconductor region that has been transformed into an oxide film and forming a trench in the semiconductor substrate. 半導体基板の表面層にアスペクト比が１以上の、半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、前記前記溝に挟まれた前記半導体領域を酸化膜に変質する工程と、該溝で挟まれ酸化膜に変質しない前記半導体領域を除去する工程と、酸化膜に変質した前記半導体領域を除去し、前記半導体基板にトレンチを形成する工程とを有することを特徴とする半導体装置の製造方法。A first groove surrounding the semiconductor region having an aspect ratio of 1 or more in a surface layer of the semiconductor substrate; and a second groove having the same width and groove depth as the first groove and the opening in the semiconductor region surrounded by the first groove. Simultaneously forming a groove, transforming the semiconductor region sandwiched between the trenches into an oxide film, removing the semiconductor region sandwiched between the trenches and not transforming into an oxide film, Removing the semiconductor region and forming a trench in the semiconductor substrate. 前記トレンチを形成する工程に続いて、該トレンチ内に絶縁膜を充填する工程を有することを特徴とする請求項１〜９のいずれか一項に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 1, further comprising a step of filling the trench with an insulating film, following the step of forming the trench. 半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝で挟まれた半導体領域を酸化膜に変質する工程と、該溝で挟まれ酸化膜に変質しない半導体領域を除去する工程と、該除去された半導体領域の箇所と前記溝に絶縁膜を充填する工程とを有することを特徴とする半導体装置の製造方法。Forming a plurality of grooves having an aspect ratio of 1 or more in a loop on the surface layer of the semiconductor substrate, converting the semiconductor region sandwiched by the grooves into an oxide film, and converting the semiconductor region sandwiched by the grooves into an oxide film; A method of manufacturing a semiconductor device, comprising: a step of removing a semiconductor region that is not used; and a step of filling an insulating film in a portion of the removed semiconductor region and the trench. 半導体基板の表面層にアスペクト比が１以上の、半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、前記溝に挟まれた前記半導体領域を酸化膜に変質する工程と、該溝で挟まれ酸化膜に変質しない半導体領域を除去する工程と、該除去された半導体領域の箇所と前記溝に絶縁膜を充填する工程とを有することを特徴とする半導体装置の製造方法。A first groove surrounding the semiconductor region having an aspect ratio of 1 or more in a surface layer of the semiconductor substrate; and a second groove having the same width and groove depth as the first groove and the opening in the semiconductor region surrounded by the first groove. Simultaneously forming a groove, transforming the semiconductor region sandwiched between the trenches into an oxide film, removing a semiconductor region sandwiched between the trenches and not transforming into an oxide film, and removing the removed semiconductor region. And a step of filling the trench with an insulating film. 前記トレンチを形成する工程に続いて、該トレンチ内壁と接するドリフト領域となる拡散層を形成する工程と、該トレンチ内に絶縁膜を充填する工程とを有することを特徴とする請求項１〜９のいずれか一項に記載の半導体装置の製造方法。10. The method according to claim 1, further comprising: a step of forming a diffusion layer serving as a drift region in contact with an inner wall of the trench, and a step of filling the trench with an insulating film, following the step of forming the trench. 13. The method for manufacturing a semiconductor device according to claim 1. 半導体基板の表面層にアスペクト比が１以上の溝を複数個近接して形成する工程と、該溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を完全に酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、前記溝を絶縁膜で充填する工程とを有することを特徴とする半導体装置の製造方法。Forming a plurality of grooves having an aspect ratio of 1 or more close to each other in a surface layer of a semiconductor substrate; forming an impurity-doped polycrystalline silicon layer on inner walls of the grooves; Is thermally oxidized until the semiconductor region sandwiched between is completely transformed into an oxide film, and in the thermal oxidization process, a diffusion layer serving as a drift region is formed in the semiconductor region near the trench using the polycrystalline silicon layer as a diffusion source. A method of manufacturing a semiconductor device, comprising: a step of removing the polycrystalline silicon layer that has been changed into an oxide film; and a step of filling the trench with an insulating film. 半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を完全に酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、前記溝を絶縁膜で充填する工程とを有することを特徴とする半導体装置の製造方法。Forming a plurality of grooves having an aspect ratio of 1 or more in a loop in a surface layer of a semiconductor substrate, forming an impurity-doped polycrystalline silicon layer on inner walls of the grooves, Is thermally oxidized until the semiconductor region sandwiched between is completely transformed into an oxide film, and in the thermal oxidization process, a diffusion layer serving as a drift region is formed in the semiconductor region near the trench using the polycrystalline silicon layer as a diffusion source. A method of manufacturing a semiconductor device, comprising: a step of removing the polycrystalline silicon layer that has been changed into an oxide film; and a step of filling the trench with an insulating film. 半導体基板の表面層にアスペクト比が１以上の、半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、該第１溝および第２溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と前記溝で挟まれた半導体領域を完全に酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、前記溝を絶縁膜で充填する工程とを有することを特徴とする半導体装置の製造方法。A first groove surrounding the semiconductor region having an aspect ratio of 1 or more in a surface layer of the semiconductor substrate; and a second groove having the same width and groove depth as the first groove and the opening in the semiconductor region surrounded by the first groove. Forming a groove simultaneously; forming an impurity-doped polycrystalline silicon layer on inner walls of the first groove and the second groove; completely removing a semiconductor region sandwiched between the polycrystalline silicon layer and the groove; Forming a diffusion layer that becomes a drift region in a semiconductor region near a trench using the polycrystalline silicon layer as a diffusion source; and A method for manufacturing a semiconductor device, comprising: a step of removing a polycrystalline silicon layer; and a step of filling the trench with an insulating film. 半導体基板の表面層にアスペクト比が１以上の溝を複数個近接して形成する工程と、該溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質しない前記半導体領域を除去し、該除去箇所に前記拡散層と接するドリフト層の一部となる拡散層を形成する工程と、前記溝と除去された前記半導体領域の箇所を絶縁膜で充填する工程とを有することを特徴とする半導体装置の製造方法。Forming a plurality of grooves having an aspect ratio of 1 or more close to each other in a surface layer of a semiconductor substrate; forming an impurity-doped polycrystalline silicon layer on inner walls of the grooves; Forming a diffusion layer that becomes a drift region in the semiconductor region near the trench by using the polycrystalline silicon layer as a diffusion source by performing a thermal oxidation process until the semiconductor region sandwiched by the oxide film is transformed into an oxide film; Removing the semiconductor region that does not change into an oxide film and forming a diffusion layer that becomes a part of the drift layer in contact with the diffusion layer in the removed portion; insulating the trench and the removed portion of the semiconductor region; Filling the film with a film. 半導体基板の表面層にアスペクト比が１以上の溝を複数個近接して形成する工程と、該溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、酸化膜に変質しない前記半導体領域を除去し、該除去箇所に前記拡散層と接するドリフト層の一部となる拡散層を形成する工程と、前記溝と除去された前記半導体領域の箇所を絶縁膜で充填する工程とを有することを特徴とする半導体装置の製造方法。Forming a plurality of grooves having an aspect ratio of 1 or more close to each other in a surface layer of a semiconductor substrate; forming an impurity-doped polycrystalline silicon layer on inner walls of the grooves; Forming a diffusion layer serving as a drift region in the semiconductor region near the trench by using the polycrystalline silicon layer as a diffusion source by performing a thermal oxidation process until the semiconductor region sandwiched by the oxide film is transformed into an oxide film; Removing the polycrystalline silicon layer transformed into an oxide film, removing the semiconductor region not transformed into an oxide film, and forming a diffusion layer which is a part of the drift layer in contact with the diffusion layer at the removed portion. A method of manufacturing a semiconductor device, comprising: a step of filling the trench and a portion of the semiconductor region removed with an insulating film. 半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質しない前記半導体領域を除去し、該除去箇所に前記拡散層と接するドリフト層の一部となる拡散層を形成する工程と、前記溝と除去された前記半導体領域の箇所を絶縁膜で充填する工程とを有することを特徴とする半導体装置の製造方法。Forming a plurality of grooves having an aspect ratio of 1 or more in a loop in a surface layer of a semiconductor substrate, forming an impurity-doped polycrystalline silicon layer on inner walls of the grooves, Forming a diffusion layer that becomes a drift region in the semiconductor region near the trench by using the polycrystalline silicon layer as a diffusion source by performing a thermal oxidation process until the semiconductor region sandwiched by the oxide film is transformed into an oxide film; Removing the semiconductor region that does not change into an oxide film and forming a diffusion layer that becomes a part of the drift layer in contact with the diffusion layer in the removed portion; insulating the trench and the removed portion of the semiconductor region; Filling the film with a film. 半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、酸化膜に変質しない前記半導体領域を除去し、該除去箇所に前記拡散層と接するドリフト層の一部となる拡散層を形成する工程と、前記溝と除去された前記半導体領域の箇所を絶縁膜で充填する工程とを有することを特徴とする半導体装置の製造方法。Forming a plurality of grooves having an aspect ratio of 1 or more in a loop in a surface layer of a semiconductor substrate, forming an impurity-doped polycrystalline silicon layer on inner walls of the grooves, Forming a diffusion layer that becomes a drift region in the semiconductor region near the trench by using the polycrystalline silicon layer as a diffusion source by performing a thermal oxidation process until the semiconductor region sandwiched by the oxide film is transformed into an oxide film; Removing the polycrystalline silicon layer transformed into an oxide film, removing the semiconductor region not transformed into an oxide film, and forming a diffusion layer which becomes a part of the drift layer in contact with the diffusion layer in the removed portion. A method of manufacturing a semiconductor device, comprising: a step of filling the trench and a portion of the semiconductor region removed with an insulating film. 半導体基板の表面層にアスペクト比が１以上の、半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、該第１溝と第２溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質しない前記半導体領域を除去し、該除去箇所に前記拡散層と接するドリフト層の一部となる拡散層を形成する工程と、前記溝と除去された前記半導体領域の箇所を絶縁膜で充填する工程とを有することを特徴とする半導体装置の製造方法。A first groove surrounding the semiconductor region having an aspect ratio of 1 or more in a surface layer of the semiconductor substrate; and a second groove having the same width and groove depth as the first groove and the opening in the semiconductor region surrounded by the first groove. Forming a groove simultaneously, forming a polycrystalline silicon layer doped with impurities on the inner walls of the first groove and the second groove, and forming a semiconductor region sandwiched between the polycrystalline silicon layer and the groove as an oxide film. Forming a diffusion layer that becomes a drift region in a semiconductor region near the trench using the polycrystalline silicon layer as a diffusion source, and forming the semiconductor region that does not change into an oxide film by the thermal oxidation process. Removing, forming a diffusion layer that becomes a part of the drift layer in contact with the diffusion layer in the removed portion, and filling the trench and the portion of the removed semiconductor region with an insulating film. A method for manufacturing a semiconductor device. 半導体基板の表面層にアスペクト比が１以上の半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、該第１溝と第２溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、酸化膜に変質しない前記半導体領域を除去し、該除去箇所に前記拡散層と接するドリフト層の一部となる拡散層を形成する工程と、前記溝と除去された前記半導体領域の箇所を絶縁膜で充填する工程とを有することを特徴とする半導体装置の製造方法。A first groove surrounding a semiconductor region having an aspect ratio of 1 or more in a surface layer of a semiconductor substrate; and a second groove having the same width and groove depth as the first groove in the semiconductor region surrounded by the first groove. Forming a polycrystalline silicon layer doped with impurities on the inner walls of the first groove and the second groove; and transforming the semiconductor region sandwiched between the polycrystalline silicon layer and the groove into an oxide film. Forming a diffusion layer serving as a drift region in a semiconductor region near a trench using the polycrystalline silicon layer as a diffusion source, and the polycrystalline silicon layer transformed into an oxide film by the thermal oxidation process. Removing the semiconductor region that does not change into an oxide film, forming a diffusion layer that becomes a part of the drift layer in contact with the diffusion layer at the removed portion, and removing the semiconductor from the trench. Filling the area with an insulating film; The method of manufacturing a semiconductor device characterized in that it comprises. 前記溝の内壁に多結晶シリコン層を形成する工程を、イオン注入層を形成する工程に置き換えることを特徴とする請求項１４〜２２のいずれか一項に記載の半導体装置の製造方法。23. The method according to claim 14, wherein the step of forming a polycrystalline silicon layer on the inner wall of the groove is replaced with a step of forming an ion implantation layer. 前記溝の内壁に多結晶シリコン層を形成する工程を、イオン注入層を形成した後、熱処理する工程に置き換えることを特徴とする１４〜２２のいずれか一項に記載の半導体装置の製造方法。23. The method of manufacturing a semiconductor device according to any one of claims 14 to 22, wherein the step of forming a polycrystalline silicon layer on the inner wall of the groove is replaced with a step of performing a heat treatment after forming an ion-implanted layer. 前記第２溝の両端が前記第１溝と接し、前記第２溝の平面形状がストライプ状をしていることを特徴とする請求項５、６、９、１３、１５、１６、２１〜２４のいずれか一項に記載の半導体装置の製造方法。25. The two ends of the second groove are in contact with the first groove, and the planar shape of the second groove is a stripe shape. 13. The method for manufacturing a semiconductor device according to claim 1. 前記第２溝の平面形状が格子状であり、該格子の外周端が前記第１溝と接することを特徴とする請求項５、６、９、１３、１５、１６、２１〜２４のいずれか一項に記載の半導体装置の製造方法。The planar shape of the said 2nd groove | channel is grid-like, The outer peripheral end of this grid | tip is contacting the said 1st groove | channel, The one of Claims 5, 6, 9, 13, 15, 16, 21-24. A method for manufacturing a semiconductor device according to claim 1. 前記溝で挟まれた前記半導体領域および酸化膜に変質した前記半導体領域を除去する方法が、等方性エッチング法であることを特徴とする請求項１〜２４のいずれか一項に記載の半導体装置の製造方法。The semiconductor according to any one of claims 1 to 24, wherein the method of removing the semiconductor region and the semiconductor region deteriorated into an oxide film sandwiched by the groove is an isotropic etching method. Device manufacturing method. 半導体基板の表面層にトレンチを形成する工程と、該トレンチの内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層を完全に酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、トレンチと接する半導体基板にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、前記トレンチを絶縁膜で充填する工程とを有することを特徴とする半導体装置の製造方法。Forming a trench in the surface layer of the semiconductor substrate, forming an impurity-doped polycrystalline silicon layer on the inner wall of the trench, and subjecting the polycrystalline silicon layer to thermal oxidation treatment until the polycrystalline silicon layer is completely transformed into an oxide film. Forming a diffusion layer serving as a drift region in a semiconductor substrate in contact with the trench by the thermal oxidation, removing the polycrystalline silicon layer transformed into an oxide film, and filling the trench with an insulating film And a method for manufacturing a semiconductor device. 前記ドリフト領域を形成する工程に続いて、前記半導体基板上にゲート電極を形成する工程と、該ドリフト領域を挟んで前記半導体基板の表面層にソース領域およびドレイン領域を形成する工程とを有することを特徴とする請求項１３〜２８のいずれか一項に記載の半導体装置の製造方法。A step of forming a gate electrode on the semiconductor substrate following the step of forming the drift region; and a step of forming a source region and a drain region in a surface layer of the semiconductor substrate with the drift region interposed therebetween. The method for manufacturing a semiconductor device according to claim 13, wherein:
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