JP2004201169A - Variable frequency dividing circuit and pll circuit - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To accelerate an operating speed of a PLL circuit using a 4-to-1 multiplexer and to reduce power consumption thereof. <P>SOLUTION: The 4-to-1 multiplexer 1 for selecting one signal from among signals whose phases are 0°, 90°, 180° and 270° formed based upon a signal obtained by dividing a frequency of a signal from a voltage controlled oscillator (VCO) into predetermined stages, is composed of first to fourth AND gates 2-5 to which the signals of the respective phases and selection control signals C1-C4 for selecting the signals of the respective phases are respectively supplied, and a wired OR gate 6 for wired OR connection of the first-fourth AND gates 2-5. In the AND gates 2-5, signal processing is then performed in the form of a current signal, and the form of current is converted into the form of voltage by resistors 19-22 to obtain an output. Signal processing is performed in the form of current signal, thereby easily accelerating the operating speed and reducing power consumption. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

この文献では、一例として図６に示すように１２８分周・１２９分周のデュアルモジュラス分周器が掲載されている。このデュアルモジュラス分周器は、入力端子１２０を介して供給されるＶＣＯからの高周波の信号を、第１，第２の１／２分周器１２１，１２２により４分周して、それぞれ位相が９０度異なる４つの信号（０度〜２７０度）を形成して４対１マルチプレクサ１２３に供給する。
【００１５】
４対１マルチプレクサ１２３は、図７に示す構成を有しており、第１のバッファアンプ１３１に制御回路部１２４（図６参照）からの選択信号Ｃ１を供給することで位相が０度（ＩＮ＿０）或いは位相が１８０度（ＩＮ＿１８０）のいずれかの信号を選択し、第２のバッファアンプ１３２に上記制御回路部１２４からの選択信号Ｃ２を供給することで位相が９０度（ＩＮ＿９０）或いは位相が２７０度（ＩＮ＿２７０）のいずれかの信号を選択する。
【００１６】
具体的には、上記各バッファアンプ１３１，１３２は、図８に示すように所定の位相の信号Ｖｉｎと、該信号Ｖｉｎに対して位相が１８０度異なる反転信号Ｖｉｎとが供給される差動増幅器１４０と、上記選択信号及び反転選択信号で差動し、上記差動増幅器１４０に供給されたいずれかの位相の信号を選択するセレクタ１４１，１４２とを有している。
【００１７】
第１のバッファアンプ１３１の場合、差動増幅器１４０には位相が０度の信号と、該０度の信号に対して位相が反転している、位相が１８０度の信号が供給され、これらいずれかの位相の信号を、セレクタ１４１或いはセレクタ１４２に供給される選択信号Ｃ１により選択し、これを出力端子Ｖｏｕｔを介して出力する。
【００１８】
同様に、第２のバッファアンプ１３２の場合、差動増幅器１４０には位相が９０度の信号と、該９０度の信号に対して位相が反転している、位相が２７０度の信号が供給され、これらいずれかの位相の信号を、セレクタ１４１或いはセレクタ１４２に供給される選択信号Ｃ２により選択し、これを出力端子Ｖｏｕｔを介して出力する。
【００１９】
図７に示す選択回路１３３は、選択信号Ｃ０に基づいて、この第１，第２のバッファアンプ１３１，１３２により選択された各位相の信号のうち、いずれか一つの位相の信号を選択し、図６に示す３２分周器１２５に供給する。３２分周器１２５は、この４対１マルチプレクサ１２３により選択された位相の信号を３２分周してＶＣＯ等に供給する。
【００２０】
この図６に示すデュアルモジュラス分周器の場合、ＶＣＯからの高周波の信号で駆動する回路は、第１の１／２分周器１２１のみである。このため、図５に示した同期式カウンタ１１１〜１１３を１つに削減したものと等価となり低消費電力化を図ることができる。
【００２１】
また、この図６に示すデュアルモジュラス分周器の場合、図５に示す各同期式カウンタ１１１〜１１３のカウンタ制御に必要な高速フィードバックパス１１７を不要とすることができる。このため、動作速度の向上を図ることができる。
【００２２】
【非特許文献】

【００２３】
【発明が解決しようとする課題】
しかし、このようなデュアルモジュラス分周器は、４対１マルチプレクサ１２３を、図７に示すように第１，第２のバッファアンプ１３１，１３２と、２段のＡＮＤゲートで構成された選択回路１３３との、合計３段の帯域制限要素で構成している。このため、この帯域制限が原因で動作速度が制限され、牽いては、この４対１マルチプレクサ１２３の動作速度が、デュアルモジュラス分周器全体の動作速度を制限する問題があった。
【００２４】
また、ＶＣＯから例えば５ＧＨｚの信号が供給されるとすると、第１，第２の１／２分周器１２１，１２２で４分周された１．２５ＧＨｚの信号が４対１マルチプレクサ１２３に供給される。このため、４対１マルチプレクサ１２３は、１．２５ＧＨｚの高周波で駆動されることとなる。
【００２５】
しかし、このようなデュアルモジュラス分周器の場合、図８に点線で示すように浮遊容量や配線容量等の寄生容量により各バッファアンプ１３１，１３２の出力端子Ｖｏｕｔの出力インピーダンスが非常に高く、出力する信号の周波数特性の劣化を生じ易い問題がある（ミラーインフェクト：ゲインの高い箇所に寄生容量が付くと、出力の周波数特性が途端に悪くなる現象。）。
【００２６】
このため、この周波数特性の劣化が生ずるにも拘わらず、各バッファアンプ１３１，１３２の後段の選択回路１３３を、上記１．２５ＧＨｚの高周波で駆動する出力電圧を発生させる必要があるため、このデュアルモジュラス分周器は、相当の電力消費を必要とする問題があった。
【００２７】
本発明は、上述の課題に鑑みてなされたものであり、デュアルモジュラス分周器の帯域制限要素を排除して動作速度の高速化を図り、また、低消費電力で動作可能な可変分周回路及びＰＬＬ回路の提供を目的とする。
【００２８】
【課題を解決するための手段】
本発明は、位相が０度の信号を選択するための第１の選択制御信号及び上記位相が０度の信号の論理積値を電流信号として出力する第１のＡＮＤゲートと、位相が９０度の信号を選択するための第２の選択制御信号及び上記位相が９０度の信号の論理積値を電流信号として出力する第２のＡＮＤゲートと、位相が１８０度の信号を選択するための第３の選択制御信号及び上記位相が１８０度の信号の論理積値を電流信号として出力する第３のＡＮＤゲートと、位相が２７０度の信号を選択するための第４の選択制御信号及び上記位相が２７０度の信号の論理積値を電流信号として出力する第４のＡＮＤゲートを、上記各ＡＮＤゲートからの出力の論理和を出力するワイヤードＯＲゲートによりワイヤード接続する。
【００２９】
そして、選択制御手段により、上記第１〜第４の選択制御信号のうち、選択する位相の信号に対応する選択制御信号を、ハイレベル（或いはローレベル）に制御して所望の位相の信号を切り替えて出力することで分周比を可変する。
【００３０】
【発明の実施の形態】
本発明は、例えばＷ−ＣＤＭＡ（ＤＳ−ＣＤＭＡ）方式に対応する携帯電話機機等の無線通信端末装置において、受信信号のダウンコンバートに必要な２つの周波数の信号を形成してダウンコンバータに供給するＰＬＬ回路（Phase Lock Loop）に適用することができる。
【００３１】
［実施の形態の構成］
この本発明の実施の形態となるＰＬＬ回路は、図１に示すような回路構成の４対１マルチプレクサ１を有する。
【００３２】
〔ＰＬＬ回路の全体構成〕
当該ＰＬＬ回路の全体的な構成は、図２に示すようになっており、電圧可変型発振器３０（ＶＣＯ）と、このＶＣＯ３０から出力された高周波信号を１／２分周する第１の１／２分周器３１と、この第１の１／２分周器３１により１／２分周された信号を、さらに１／２分周してそれぞれ９０度ずつ位相の異なる０度，９０度，１８０度及び２７０度の各信号を形成する第２の１／２分周器３２と、これら各位相の信号にうちいずれか一つの位相の信号を選択して出力するデュアルモジュラス分周器３９とを有している。
【００３３】
また、このＰＬＬ回路は、所定周波数の基準クロックを発生する基準クロック発生回路３６と、この基準クロック発生回路３６からの基準クロック及び上記デュアルモジュラス分周器３９により８分周された信号を比較し、この比較結果に対応する電圧を上記ＶＣＯ３０に帰還する位相比較器３７とを有している。
【００３４】
デュアルモジュラス分周器３９は、上記第２の１／２分周器３２により形成された各位相の信号のうち、いずれか一つの位相の信号を選択して出力する４対１マルチプレクサ１と、無線端末装置の図示しないＣＰＵからの分周比切り替え制御信号に基づいて、上記各位相の信号のうちいずれか一つの位相の信号を選択するための選択制御信号Ｃ１〜Ｃ４を上記４対１マルチプレクサ１に供給する制御回路部３４と、４対１マルチプレクサ１により選択された位相の信号を、例えば８分周する８分周器３５とを有している。
【００３５】
そして、このようなＰＬＬ回路は、上記ＶＣＯ３０〜位相比較器３７を、１チップに集積化することで構成されている。
【００３６】
〔４対１マルチプレクサの回路構成〕
上記デュアルモジュラス分周器３９の４対１マルチプレクサ１は、図１に示すようにＥＣＬ構成（Emitter Coupled Logic）の第１〜第４のＡＮＤゲート２〜５と、各ＡＮＤゲート２〜５のワイヤードＯＲ接続を図るワイヤードＯＲゲート６とを有している。
【００３７】
第１のＡＮＤゲート２は、ＮＰＮ型のトランジスタの差動対からなる第１の差動増幅器７と、同様にＮＰＮ型のトランジスタの差動対からなる第２の差動増幅器８とを有している。
【００３８】
上記第１の差動増幅器７の各トランジスタ７ａ，７ｂのエミッタは、電流源２７を介してそれぞれ接地されている。また、トランジスタ７ｂのコレクタは、定電圧源ＶＣＣに接続されている。そして、トランジスタ７ａ，７ｂのベースに対しては、位相が０度の信号（ＩＮ０）が供給されるようになっている。
【００３９】
上記第２の差動増幅器８の各トランジスタ８ａ，８ｂのエミッタは、上記第１の差動増幅器７のトランジスタ７ａのコレクタにそれぞれ接続されている。また、トランジスタ８ａのコレクタは、定電圧源ＶＣＣに接続されており、トランジスタ８ｂのコレクタは、抵抗１９を介して定電圧源ＶＣＣに接続されると共に、第１の出力用トランジスタ２０のベースに接続されている。そして、トランジスタ８ａ，８ｂのベースに対しては、上記制御回路部３４からの選択制御信号Ｃ１が供給されるようになっている。
【００４０】
第２のＡＮＤゲート３は、ＮＰＮ型のトランジスタの差動対からなる第１の差動増幅器９と、同様にＮＰＮ型のトランジスタの差動対からなる第２の差動増幅器１０とを有している。
【００４１】
上記第１の差動増幅器９の各トランジスタ９ａ，９ｂのエミッタは、電流源１１を介してそれぞれ接地されている。また、トランジスタ９ｂのコレクタは、定電圧源ＶＣＣに接続されている。そして、トランジスタ９ａ，９ｂのベースに対しては、位相が９０度の信号（ＩＮ９０）が供給されるようになっている。
【００４２】
上記第２の差動増幅器１０の各トランジスタ１０ａ，１０ｂのエミッタは、上記第１の差動増幅器９のトランジスタ９ａのコレクタにそれぞれ接続されている。また、トランジスタ１０ａのコレクタは、定電圧源ＶＣＣに接続されており、トランジスタ１０ｂのコレクタは、抵抗１９を介して定電圧源ＶＣＣに接続されると共に、上記第１のＡＮＤゲート２の第２のトランジスタ８ｂのコレクタと上記第１の出力用トランジスタ２０のベースとの接続間に接続されている。そして、トランジスタ１０ａ，１０ｂのベースに対しては、上記制御回路部３４からの選択制御信号Ｃ２が供給されるようになっている。
【００４３】
第３のＡＮＤゲート４は、ＮＰＮ型のトランジスタの差動対からなる第１の差動増幅器１２と、同様にＮＰＮ型のトランジスタの差動対からなる第２の差動増幅器１３とを有している。
【００４４】
上記第１の差動増幅器１２の各トランジスタ１２ａ，１２ｂのエミッタは、電流源１４を介してそれぞれ接地されている。また、トランジスタ１２ｂのコレクタは、定電圧源ＶＣＣに接続されている。そして、トランジスタ１２ａ，１２ｂのベースに対しては、位相が１８０度の信号（ＩＮ１８０）が供給されるようになっている。
【００４５】
上記第２の差動増幅器１３の各トランジスタ１３ａ，１３ｂのエミッタは、上記第１の差動増幅器１２のトランジスタ１２ａのコレクタにそれぞれ接続されている。また、トランジスタ１３ａのコレクタは、定電圧源ＶＣＣに接続されており、トランジスタ１３ｂのコレクタは、抵抗１９を介して定電圧源ＶＣＣに接続されると共に、上記第１のＡＮＤゲート２の第２のトランジスタ８ｂのコレクタと上記第１の出力用トランジスタ２０のベースとの接続間に接続されている。そして、トランジスタ１３ａ，１３ｂのベースに対しては、上記制御回路部３４からの選択制御信号Ｃ３が供給されるようになっている。
【００４６】
第４のＡＮＤゲート５は、ＮＰＮ型のトランジスタの差動対からなる第１の差動増幅器１５と、同様にＮＰＮ型のトランジスタの差動対からなる第２の差動増幅器１６とを有している。
【００４７】
上記第１の差動増幅器１５の各トランジスタ１５ａ，１５ｂのエミッタは、電流源１７を介してそれぞれ接地されている。また、トランジスタ１５ｂのコレクタは、定電圧源ＶＣＣに接続されている。そして、トランジスタ１５ａ，１５ｂのベースに対しては、位相が２７０度の信号（ＩＮ２７０）が供給されるようになっている。
【００４８】
上記第２の差動増幅器１６の各トランジスタ１６ａ，１６ｂのエミッタは、上記第１の差動増幅器１５のトランジスタ１５ａのコレクタにそれぞれ接続されている。また、トランジスタ１６ａのコレクタは、定電圧源ＶＣＣに接続されており、トランジスタ１６ｂのコレクタは、抵抗１９を介して定電圧源ＶＣＣに接続されると共に、上記第１のＡＮＤゲート２の第２のトランジスタ８ｂのコレクタと上記第１の出力用トランジスタ２０のベースとの接続間に接続されている。そして、トランジスタ１６ａ，１６ｂのベースに対しては、上記制御回路部３４からの選択制御信号Ｃ４が供給されるようになっている。
【００４９】
第１の出力用トランジスタ２０は、前述のようにベースが、各ＡＮＤゲート２〜５の第２の差動増幅器８，１０，１３，１６の各トランジスタ８ｂ，１０ｂ，１３ｂ，１６ｂのコレクタにそれぞれ接続されている。また、この第１の出力用トランジスタ２０のコレクタは、それぞれ定電圧源ＶＣＣに接続された、各トランジスタ７ｂ，８ａ，９ｂ，１０ａ，１２ｂ，１３ａ，１５ｂ，１６ａの各コレクタに接続されている。また、この第１の出力用トランジスタ２０のエミッタは、電流源２５を介して接地されている。
【００５０】
第２の出力用トランジスタ２１は、ベース及びコレクタが、抵抗２２を介して、それぞれ定電圧源ＶＣＣに接続された、各トランジスタ７ｂ，８ａ，９ｂ，１０ａ，１２ｂ，１３ａ，１５ｂ，１６ａの各コレクタに接続されている。また、この第２の出力用トランジスタ２１のエミッタは、電流源２６を介して接地されている。
【００５１】
そして、このような４対１マルチプレクサ１は、第１の出力用トランジスタ２０のエミッタと電流源２５との接続間に出力端子２３を設けると共に、第２の出力用トランジスタ２１のエミッタと電流源２６との接続間に出力端子２４を設け、この各出力端子２３，２４を介して、上記選択制御信号Ｃ１〜Ｃ４により選択された位相の信号を取り出すようになっている。
【００５２】
［実施の形態の動作］
まず、図２に示すＶＣＯ３０は、図３（ａ）に示すような例えば４ＧＨｚの信号を形成し、これを第１の１／２分周器３１に供給する。第１の１／２分周器３１は、この４ＧＨｚの信号を１／２分周することで、図３（ｂ）に示すような２ＧＨｚの信号を形成し、これを第２の１／２分周器３２に供給する。
【００５３】
第２の１／２分周器３２は、第１の１／２分周器３１からの２ＧＨｚの信号を１／２分周し、図３（ｃ）〜（ｆ）に示すような位相がそれぞれ９０度異なる、０度，９０度，１８０度，２７０度の１ＧＨｚの信号を形成し、これらをデュアルモジュラス分周器３９の４対１マルチプレクサ１に供給する。
【００５４】
これら各位相の信号は、それぞれ図１に示す第１〜第４のＡＮＤゲート２〜５の第１の差動増幅器７，９，１２，１５の差動対となっている各トランジスタ７ａ，７ｂ，９ａ，９ｂ，１２ａ，１２ｂ，１５ａ，１５ｂのベースにそれぞれ供給される。
【００５５】
これにより、上記各トランジスタ７ａ，７ｂ，９ａ，９ｂ，１２ａ，１２ｂ，１５ａ，１５ｂのコレクタには、電圧から電流に変換された各位相の信号（電流信号）が現れることとなる。
【００５６】
制御回路部３４は、これら各位相の信号のうち、例えば位相が０度の信号を選択する場合、選択制御信号Ｃ１をハイレベルとし、他の選択制御信号Ｃ２〜Ｃ４をローレベルに制御する。
【００５７】
これにより、図１に示す第１のＡＮＤゲート２の第２の差動増幅器８の各トランジスタ８ａ，８ｂのベースに、それぞれハイレベルの選択制御信号Ｃ１が供給され、第１の差動増幅器７の各トランジスタ７ａ，７ｂのコレクタに現れている位相が０度の電流信号がワイヤードＯＲゲート６により選択され、各抵抗１９，２２により、電圧に変換され出力端子２３，２４を介して取り出されることとなる。
【００５８】
この出力端子２３，２４を介して取り出された信号は、８分周器３５により８分周され、位相比較器３７において、基準クロック発生回路３６からの基準周波数のクロックと位相が比較される。位相比較器３７は、この比較結果に応じた電圧でＶＣＯ３０を駆動する。これにより、ＶＣＯ３０から上記比較結果に応じた電圧に対応する周波数の信号が出力される。このＶＣＯ３０から出力される信号は、前述のように第１の１／２分周器３１に供給されると共に、無線通信端末装置のダウンコンバータに供給され、受信信号のダウンコンバートに用いられる。
【００５９】
〔分周比の切り替え動作〕
ここで、無線通信端末装置のＣＰＵは、分周比を切り替える際、図３（ｇ）に示すようにハイレベルの分周切り替え信号を所定時間、入力端子３８を介してデュアルモジュラス分周器３９のＮＡＮＤゲート３３に供給する。
【００６０】
ＮＡＮＤゲート３３は、ハイレベルの分周切り替え信号が供給されると、図３（ｈ）に示すように、８分周器３５からの出力がハイレベルとなったタイミングでローレベルの分周比切り替え信号を制御回路部３４に供給する。
【００６１】
制御回路部３４は、ローレベルの分周比切り替え信号が供給される毎に、選択制御信号Ｃ１→Ｃ２→Ｃ３→Ｃ４→Ｃ１→Ｃ２・・・のようにハイレベルとする選択制御信号を順次切り替えるようになっている。
【００６２】
このため、制御回路部３４は、例えばそれまで０度の位相の信号を選択するための選択制御信号Ｃ１をハイレベルとしていたとすると、上記ローレベルの分周比切り替え信号が供給されたタイミングで、図３（ｉ）に示すように選択制御信号Ｃ１をローレベルとすると共に、９０度の位相の信号を選択するための選択制御信号Ｃ２を、図３（ｊ）に示すようにハイレベルとする。
【００６３】
なお、この場合、選択制御信号Ｃ３，Ｃ４は、図３（ｋ），（ｌ）に示すようにローレベルのままである。そして、選択制御信号Ｃ３は、次にローレベルの分周比切り替え信号が制御回路部３４に供給された際に、また、選択制御信号Ｃ４は、次の次にローレベルの分周比切り替え信号が制御回路部３４に供給された際に、それぞれハイレベルに制御される。
【００６４】
次に、制御回路部３４によりハイレベルとされた、９０度の位相の信号を選択するための選択制御信号Ｃ２は、図１に示す第２のＡＮＤゲート３の第２の差動増幅器１０の差動対となるトランジスタ１０ａ，１０ｂの各ベースに供給される。これにより、上述のように当該第２のＡＮＤゲート３の第１の差動増幅器９に供給されている位相が９０度の信号がワイヤードＯＲゲート６により選択される。
【００６５】
この分周比の切り替えを行うと、この分周比の切り替えを行ったタイミングで第１のＡＮＤゲート２に供給される０度の位相の信号の立ち上がりエッジ（図３（ｃ）参照）から、該分周比の切り替えを行ったタイミングで第２のＡＮＤゲート３に供給される９０度の位相の信号の立ち下がりエッジ（図３（ｄ）参照）までの振幅を有するクロックが形成される。
【００６６】
このクロックは、図３（ｍ）に示すように５分周の信号に相当する。このため、分周比の切り替えを行ったタイミングで、図３（ｍ）に示すように４対１マルチプレクサ１から出力される信号を、４分周の信号から５分周の信号に切り替えることができる。
【００６７】
［実施の形態の効果］
以上の説明から明らかなように、当該実施の形態のＰＬＬ回路は、デュアルモジュラス分周器３９の４対１マルチプレクサ１を、選択制御信号Ｃ１及び位相が０度の信号が供給される第１のＡＮＤゲート２、選択制御信号Ｃ２及び位相が９０度の信号が供給される第２のＡＮＤゲート３、選択制御信号Ｃ３及び位相が１８０度の信号が供給される第３のＡＮＤゲート４、選択制御信号Ｃ４及び位相が２７０度の信号が供給される第４のＡＮＤゲート５をワイヤードＯＲゲート６によりワイヤード接続することで構成し、各選択制御信号Ｃ１〜Ｃ４を順次ハイレベルとすることで、所望の位相の信号を選択して分周比を切り替え制御する。このように、いわゆるワイヤードＯＲ構成とすることにより、論理回路のハードウェア規模を大幅に削減することができる。
【００６８】
また、上記各トランジスタ７ａ，７ｂ，９ａ，９ｂ，１２ａ，１２ｂ，１５ａ，１５ｂのコレクタにおいて、電圧から電流に変換された各位相の信号（電流信号）のかたちで信号処理を行うようになっているため、無理無く高速な信号処理を可能とすることができる。そして、無理無く高速な信号処理を可能とすることができるため、低消費電力で４対１マルチプレクサ１を駆動可能とすることができ、牽いては当該ＰＬＬ回路全体の低消費電力化を図ることができる。
【００６９】
また、上記各ＡＮＤゲート２〜５をワイヤードＯＲ接続する構成のため、従来のデュアルモジュラス分周器のように、バッファアンプとＡＮＤゲートの構成により問題となった帯域制限による制約を、大幅に緩和することができる。
【００７０】
さらに、当該ＰＬＬ回路は、上記ＶＣＯ３０〜位相比較器３７を１チップに集積化しているため、寄生容量が少ない状態で該ＶＣＯ３０〜位相比較器３７を接続することができ、出力の周波数特性の劣化を防止することができる。このため、当該ＰＬＬ回路を無理無く駆動することができ、さらなる低消費電力化を図ることができる。
【００７１】
特に、当該ＰＬＬ回路を携帯電話機等の有限な電源を備えた機器に設ける場合、前述のように低消費電力化を図ることができることから、上記電源の節約に大きく貢献することができる。
【００７２】
なお、上述の実施の形態は本発明の一例である。このため、本発明は、上述の実施形態に限定されることはなく、該実施の形態以外であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論であることを付け加えておく。
【００７３】
【発明の効果】
本発明は、各選択制御信号及び各位相の信号の論理積の電流信号を出力する第１〜第４のＡＮＤゲートを、各ＡＮＤゲートの出力の論理和を出力するワイヤードＯＲゲートでワイヤード接続することで、動作速度の高速化、及び低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明を適用した第１の実施の形態となるＰＬＬ回路のデュアルモジュラス分周器に設けられている４対１マルチプレクサの回路図である。
【図２】上記第１の実施の形態のＰＬＬ回路のブロック図である。
【図３】上記４対１マルチプレクサにおける分周比の切り替え制御動作を説明するためのタイムチャートである。
【図４】従来のデュアルモジュラス分周回路のブロック図である。
【図５】従来のデュアルモジュラス分周回路に設けられているデュアルモジュラス分周器の回路図である。
【図６】従来の４対１マルチプレクサを用いたデュアルモジュラス分周器のブロック図である。
【図７】従来の４対１マルチプレクサの回路図である。
【図８】従来の４対１マルチプレクサに設けられているバッファアンプの回路図である。
【符号の説明】
１…４対１マルチプレクサ、２…第１のＡＮＤゲート、３…第２のＡＮＤゲート、４…第３のＡＮＤゲート、５…第４のＡＮＤゲート、６…ワイヤードＯＲゲート、７…第１のＡＮＤゲートの第１の差動増幅器、８…第１のＡＮＤゲートの第２の差動増幅器、９…第２のＡＮＤゲートの第１の差動増幅器、１０…第２のＡＮＤゲートの第２の差動増幅器、１１…電流源、１２…第３のＡＮＤゲートの第１の差動増幅器、１３…第３のＡＮＤゲートの第２の差動増幅器、１４…電流源、１５…第４のＡＮＤゲートの第１の差動増幅器、１６…第４のＡＮＤゲートの第２の差動増幅器、１７…電流源、１９…抵抗、２０…第１の出力用トランジスタ、２１…第２の出力用トランジスタ、２３…出力端子、２４…出力端子、２５…電流源、２６…電流源、２７…電流源、３０…電圧可変型発振器（ＶＣＯ）、３１…第１の１／２分周器、３２…第２の１／２分周器、３３…ＮＡＮＤゲート、３４…制御回路部、３５…８分周器、３６…基準クロック発生回路、３７…位相比較器、３８…分周比切り替え信号の入力端子、３９…デュアルモジュラス分周器[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to down-converting a frequency of a signal for down-conversion to a down-converter of a wireless communication terminal device such as a mobile phone, a PHS phone (Personal Handyphone System), or a PDA (Personal Digital (Data) Assistants) having a wireless communication function. The present invention relates to a variable frequency dividing circuit and a PLL circuit which are preferably provided in a PLL circuit or the like which is switched and supplied.
[0002]
[Prior art]
In today's wireless communication devices such as mobile phones and wireless LANs, a VCO (Voltage Controlled Oscillator) is set to a high frequency oscillation frequency of several GHz, while a PLL circuit (Phase Locked Loop) has low power consumption. Performances that are inconsistent with the oscillation frequency of the VCO, such as power consumption, low phase noise, and high-speed lock, are required.
[0003]
FIG. 4 shows a block diagram of a general pulse swallow frequency divider as a dual modulus divider. This pulse swallow frequency divider circuit controls a dual modulus frequency divider 105 capable of switching the frequency division ratio between 1 / m and 1 / (m + 1), and controls the switching timing of the frequency division ratio of the dual modulus frequency divider 105. And a swallow counter 107 for performing the operation.
[0004]
Such a pulse swallow dual modulus divider circuit divides a reference signal of a reference frequency oscillated from an oscillator into a reference signal of a predetermined division ratio by a reference divider 100 and supplies the reference signal to a phase comparator 101. I do.
[0005]
The phase comparator 101 is supplied with the comparison signal from the comparison frequency divider 104. The phase comparator 101 receives the reference signal divided at the predetermined frequency division ratio and the comparison frequency divider 104. And a pulse signal corresponding to the frequency difference and the phase difference between these signals is supplied to the charge pump 102.
[0006]
The charge pump 102 supplies an output signal corresponding to the frequency difference and the phase difference of each pulse signal from the phase comparator 101 to the VCO 103. The VCO 103 forms a high-frequency signal of, for example, several GHz according to the voltage value of the output signal from the charge pump 102, and supplies this to the dual modulus divider 105 of the comparison divider 104. The dual modulus frequency divider 105 divides the high frequency output signal from the VCO 103 by a predetermined frequency based on the frequency division ratio control signal from the swallow counter 107, and supplies this to the main counter 106 and the swallow counter 107.
[0007]
The swallow counter 107 forms a frequency division ratio control signal by further dividing the output signal that has been frequency-divided by the dual modulus frequency divider 105 by a predetermined frequency, and feeds it back to the dual modulus frequency divider 105. , The frequency division ratio of the dual modulus frequency divider 105 is controlled.
[0008]
The main counter 106 forms the comparison signal by further dividing the output signal that has been frequency-divided by the dual modulus frequency divider 105 by a predetermined frequency based on the frequency division ratio set in the shift register. Is supplied to the phase comparator 101.
[0009]
In a normal frequency dividing circuit, the output frequency can be changed only by an integer multiple of (reference frequency × prescaler frequency dividing number). In the case of this pulse swallow type dual modulus frequency dividing circuit, the count number of the swallow counter 107 is controlled. Thus, the output frequency can be changed in steps of the reference clock frequency.
[0010]
Here, the dual modulus divider 105 consumes most of the power among the blocks constituting such a dual modulus divider circuit.
[0011]
That is, since the dual modulus divider 105 needs to divide the high-frequency signal of several GHz from the VCO 103, the fastest operation is required in the divider circuit, and as a result, the most power is consumed. Consume.
[0012]
In order to reduce the power consumption of the dual modulus frequency divider circuit, it is necessary to reduce the power consumption of the dual modulus frequency divider 105. For example, the dual modulus frequency divider 105 that performs 32/33 frequency division is required. In the case of, as shown in FIG. 5, it mainly comprises three synchronous counters 111 to 113 and three asynchronous counters 114 to 116, of which the synchronous counters 111 to 113 It operates in synchronization with a high frequency signal of GHz. For this reason, the synchronous counters 111 to 113 have been a factor of increasing power consumption.
[0013]
Here, the following document discloses a dual modulus divider circuit for achieving both high-speed operation and low power consumption.
[0014]

In this document, as an example, as shown in FIG. 6, a dual modulus frequency divider having a frequency division of 128/129 is disclosed. This dual modulus frequency divider divides a high frequency signal supplied from the VCO through the input terminal 120 by four by the first and second 1/2 frequency dividers 121 and 122, and has a phase of each. Four signals (0 to 270 degrees) different by 90 degrees are formed and supplied to the 4-to-1 multiplexer 123.
[0015]
The four-to-one multiplexer 123 has the configuration shown in FIG. 7, and supplies a selection signal C1 from the control circuit unit 124 (see FIG. 6) to the first buffer amplifier 131, so that the phase becomes 0 degree (IN_0). ) Or a signal having a phase of 180 degrees (IN_180) and supplying the selection signal C2 from the control circuit section 124 to the second buffer amplifier 132, thereby selecting a signal having a phase of 90 degrees (IN_90) or a phase of One of the signals at 270 degrees (IN_270) is selected.
[0016]
Specifically, each of the buffer amplifiers 131 and 132 is a differential amplifier to which a signal Vin having a predetermined phase and an inverted signal Vin having a phase 180 degrees different from the signal Vin are supplied as shown in FIG. 140, and selectors 141 and 142 for performing a differential operation with the selection signal and the inverted selection signal and selecting a signal of any phase supplied to the differential amplifier 140.
[0017]
In the case of the first buffer amplifier 131, a signal having a phase of 0 degree and a signal having a phase of 180 degrees which are inverted in phase with respect to the signal of 0 degree are supplied to the differential amplifier 140. The signal of that phase is selected by the selection signal C1 supplied to the selector 141 or the selector 142, and is output via the output terminal Vout.
[0018]
Similarly, in the case of the second buffer amplifier 132, a signal having a phase of 90 degrees and a signal having a phase of 270 degrees, the phase of which is inverted with respect to the signal of 90 degrees, are supplied to the differential amplifier 140. , One of these phases is selected by the selection signal C2 supplied to the selector 141 or the selector 142, and is output via the output terminal Vout.
[0019]
The selection circuit 133 shown in FIG. 7 selects one of the signals of the respective phases selected by the first and second buffer amplifiers 131 and 132 based on the selection signal C0, It is supplied to the 32 frequency divider 125 shown in FIG. The 32 frequency divider 125 divides the phase of the signal selected by the 4-to-1 multiplexer 123 by 32 and supplies the signal to a VCO or the like.
[0020]
In the case of the dual modulus frequency divider shown in FIG. 6, the only circuit driven by the high-frequency signal from the VCO is the first 1/2 frequency divider 121. For this reason, the synchronous counters 111 to 113 shown in FIG. 5 are reduced to one, and the power consumption can be reduced.
[0021]
Further, in the case of the dual modulus frequency divider shown in FIG. 6, the high-speed feedback path 117 required for counter control of each of the synchronous counters 111 to 113 shown in FIG. 5 can be eliminated. Therefore, the operation speed can be improved.
[0022]
[Non-patent literature]

[0023]
[Problems to be solved by the invention]
However, such a dual modulus frequency divider includes a 4-to-1 multiplexer 123, as shown in FIG. 7, a selection circuit 133 including first and second buffer amplifiers 131 and 132 and a two-stage AND gate. , And a total of three stages of band limiting elements. For this reason, the operating speed is limited due to the band limitation, and the operating speed of the 4-to-1 multiplexer 123 limits the operating speed of the entire dual modulus frequency divider.
[0024]
Further, assuming that a signal of, for example, 5 GHz is supplied from the VCO, a signal of 1.25 GHz that is frequency-divided by the first and second 1/2 frequency dividers 121 and 122 is supplied to the 4-to-1 multiplexer 123. You. Therefore, the 4-to-1 multiplexer 123 is driven at a high frequency of 1.25 GHz.
[0025]
However, in the case of such a dual modulus frequency divider, the output impedance of the output terminal Vout of each of the buffer amplifiers 131 and 132 is extremely high due to parasitic capacitance such as stray capacitance and wiring capacitance as shown by a dotted line in FIG. There is a problem that the frequency characteristic of the signal to be deteriorated is likely to occur (mirror effect: a phenomenon in which the output frequency characteristic deteriorates immediately if a parasitic capacitance is attached to a high gain portion).
[0026]
Therefore, despite the deterioration of the frequency characteristics, it is necessary to generate the output voltage for driving the selection circuit 133 at the subsequent stage of each of the buffer amplifiers 131 and 132 at the high frequency of 1.25 GHz. Modulus dividers have the problem of requiring considerable power consumption.
[0027]
SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problems, and has an object to eliminate the band limiting element of a dual modulus divider to increase the operation speed and to operate at a low power consumption. And a PLL circuit.
[0028]
[Means for Solving the Problems]
According to the present invention, there is provided a first selection control signal for selecting a signal having a phase of 0 degree, a first AND gate which outputs a logical product of the signal having the phase of 0 degree as a current signal, and a 90 degree phase. And a second AND gate for outputting a logical product of the signal having the phase of 90 degrees as a current signal and a second AND gate for selecting the signal having the phase of 180 degrees. A third AND gate for outputting a logical product value of the selection control signal of No. 3 and the signal of the phase 180 ° as a current signal, a fourth selection control signal for selecting a signal of the phase 270 ° and the phase Is wired-connected to a fourth AND gate that outputs a logical product value of the signal of 270 degrees as a current signal by a wired OR gate that outputs a logical sum of outputs from the respective AND gates.
[0029]
Then, the selection control means controls the selection control signal corresponding to the signal of the phase to be selected among the first to fourth selection control signals to a high level (or a low level) so that a signal of a desired phase is obtained. The frequency division ratio is varied by switching and outputting.
[0030]
BEST MODE FOR CARRYING OUT THE INVENTION
The present invention forms a signal of two frequencies necessary for down-conversion of a received signal and supplies the down-converted signal to a down-converter in a wireless communication terminal device such as a cellular phone compatible with W-CDMA (DS-CDMA), for example. It can be applied to a PLL circuit (Phase Lock Loop).
[0031]
[Configuration of Embodiment]
The PLL circuit according to the embodiment of the present invention has a 4-to-1 multiplexer 1 having a circuit configuration as shown in FIG.
[0032]
[Overall Configuration of PLL Circuit]
The overall configuration of the PLL circuit is as shown in FIG. 2, and includes a voltage variable oscillator 30 (VCO) and a first 1/1/2 frequency-divided high-frequency signal output from the VCO 30. The ２ frequency divider 31 and the signal that is 周 frequency-divided by the first ２ frequency divider 31 are further frequency-divided by ０ to obtain 0 °, 90 °, A second 1/2 frequency divider 32 for forming signals of 180 degrees and 270 degrees, a dual modulus frequency divider 39 for selecting and outputting any one of these phase signals; have.
[0033]
The PLL circuit compares a reference clock generation circuit 36 for generating a reference clock of a predetermined frequency with a reference clock from the reference clock generation circuit 36 and a signal whose frequency has been divided by 8 by the dual modulus divider 39. And a phase comparator 37 for feeding back a voltage corresponding to the comparison result to the VCO 30.
[0034]
The dual modulus divider 39 selects the one-phase signal from the signals of the respective phases formed by the second 1/2 divider 32, and outputs the selected signal. Based on a frequency division ratio switching control signal from a CPU (not shown) of the wireless terminal device, selection control signals C1 to C4 for selecting any one of the signals of the respective phases are transmitted to the four-to-one multiplexer. 1 and a divide-by-8 frequency divider 35 that divides the phase of the signal selected by the 4-to-1 multiplexer 1 by 8, for example.
[0035]
Such a PLL circuit is configured by integrating the VCO 30 to the phase comparator 37 on one chip.
[0036]
[Circuit configuration of 4-to-1 multiplexer]
As shown in FIG. 1, the 4-to-1 multiplexer 1 of the dual modulus divider 39 includes first to fourth AND gates 2 to 5 having an ECL configuration (Emitter Coupled Logic) and wired connections of the respective AND gates 2 to 5. A wired OR gate 6 for OR connection.
[0037]
The first AND gate 2 has a first differential amplifier 7 composed of a differential pair of NPN transistors and a second differential amplifier 8 composed of a differential pair of NPN transistors. ing.
[0038]
The emitters of the transistors 7a and 7b of the first differential amplifier 7 are grounded via a current source 27, respectively. The collector of the transistor 7b is connected to the constant voltage source VCC. A signal (IN0) having a phase of 0 degree is supplied to the bases of the transistors 7a and 7b.
[0039]
The emitters of the transistors 8a and 8b of the second differential amplifier 8 are connected to the collector of the transistor 7a of the first differential amplifier 7, respectively. The collector of the transistor 8a is connected to the constant voltage source VCC, and the collector of the transistor 8b is connected to the constant voltage source VCC via the resistor 19 and to the base of the first output transistor 20. Have been. The selection control signal C1 from the control circuit section 34 is supplied to the bases of the transistors 8a and 8b.
[0040]
The second AND gate 3 has a first differential amplifier 9 composed of a differential pair of NPN transistors, and a second differential amplifier 10 composed of a differential pair of NPN transistors. ing.
[0041]
The emitters of the transistors 9a and 9b of the first differential amplifier 9 are grounded via a current source 11, respectively. The collector of the transistor 9b is connected to the constant voltage source VCC. A signal (IN90) having a phase of 90 degrees is supplied to the bases of the transistors 9a and 9b.
[0042]
The emitters of the transistors 10a and 10b of the second differential amplifier 10 are connected to the collectors of the transistors 9a of the first differential amplifier 9, respectively. The collector of the transistor 10a is connected to the constant voltage source VCC, the collector of the transistor 10b is connected to the constant voltage source VCC via the resistor 19, and the second of the first AND gate 2 It is connected between the connection between the collector of the transistor 8b and the base of the first output transistor 20. The selection control signal C2 from the control circuit unit 34 is supplied to the bases of the transistors 10a and 10b.
[0043]
The third AND gate 4 has a first differential amplifier 12 composed of a differential pair of NPN transistors and a second differential amplifier 13 composed of a differential pair of NPN transistors. ing.
[0044]
The emitters of the transistors 12a and 12b of the first differential amplifier 12 are grounded via a current source 14, respectively. The collector of the transistor 12b is connected to the constant voltage source VCC. A signal (IN180) having a phase of 180 degrees is supplied to the bases of the transistors 12a and 12b.
[0045]
The emitters of the transistors 13a and 13b of the second differential amplifier 13 are connected to the collector of the transistor 12a of the first differential amplifier 12, respectively. Further, the collector of the transistor 13a is connected to the constant voltage source VCC, the collector of the transistor 13b is connected to the constant voltage source VCC via the resistor 19, and the second of the first AND gate 2 is connected. It is connected between the connection between the collector of the transistor 8b and the base of the first output transistor 20. The selection control signal C3 from the control circuit unit 34 is supplied to the bases of the transistors 13a and 13b.
[0046]
The fourth AND gate 5 includes a first differential amplifier 15 composed of a differential pair of NPN transistors and a second differential amplifier 16 composed of a differential pair of NPN transistors. ing.
[0047]
The emitters of the transistors 15a and 15b of the first differential amplifier 15 are grounded via a current source 17, respectively. The collector of the transistor 15b is connected to the constant voltage source VCC. Then, a signal (IN270) having a phase of 270 degrees is supplied to the bases of the transistors 15a and 15b.
[0048]
The emitters of the transistors 16a and 16b of the second differential amplifier 16 are connected to the collectors of the transistors 15a of the first differential amplifier 15, respectively. Further, the collector of the transistor 16a is connected to the constant voltage source VCC, the collector of the transistor 16b is connected to the constant voltage source VCC via the resistor 19, and the second of the first AND gate 2 is connected. It is connected between the connection between the collector of the transistor 8b and the base of the first output transistor 20. The selection control signal C4 from the control circuit unit 34 is supplied to the bases of the transistors 16a and 16b.
[0049]
As described above, the first output transistor 20 has its base connected to the collector of each of the transistors 8b, 10b, 13b, and 16b of the second differential amplifiers 8, 10, 13, and 16 of each of the AND gates 2 to 5, respectively. It is connected. The collector of the first output transistor 20 is connected to the collector of each of the transistors 7b, 8a, 9b, 10a, 12b, 13a, 15b, and 16a connected to the constant voltage source VCC. The emitter of the first output transistor 20 is grounded via a current source 25.
[0050]
The second output transistor 21 has a base and a collector connected to a constant voltage source VCC via a resistor 22, respectively, and a collector of each of the transistors 7b, 8a, 9b, 10a, 12b, 13a, 15b, 16a. It is connected to the. The emitter of the second output transistor 21 is grounded via the current source 26.
[0051]
The four-to-one multiplexer 1 includes an output terminal 23 between the emitter of the first output transistor 20 and the current source 25, and the emitter of the second output transistor 21 and the current source 26. An output terminal 24 is provided between the output terminals 23 and 24, and a signal having a phase selected by the selection control signals C1 to C4 is extracted through the output terminals 23 and 24.
[0052]
[Operation of Embodiment]
First, the VCO 30 shown in FIG. 2 forms a signal of, for example, 4 GHz as shown in FIG. 3A and supplies this to the first １ ／ frequency divider 31. The first 分 frequency divider 31 divides this 4 GHz signal by １ ／ to form a 2 GHz signal as shown in FIG. It is supplied to the frequency divider 32.
[0053]
The second 分 frequency divider 32 divides the 2 GHz signal from the first 分 frequency divider 31 by 、, and has a phase as shown in FIGS. Signals of 0 GHz, 90 degrees, 180 degrees, and 270 degrees of 1 GHz which are different from each other by 90 degrees are formed and supplied to the 4-to-1 multiplexer 1 of the dual modulus frequency divider 39.
[0054]
The signals of these phases are respectively applied to the transistors 7a, 7b forming a differential pair of the first differential amplifiers 7, 9, 12, 15 of the first to fourth AND gates 2 to 5 shown in FIG. , 9a, 9b, 12a, 12b, 15a, 15b.
[0055]
As a result, a signal (current signal) of each phase converted from voltage to current appears at the collector of each of the transistors 7a, 7b, 9a, 9b, 12a, 12b, 15a, and 15b.
[0056]
When selecting, for example, a signal having a phase of 0 degree from the signals of each phase, the control circuit unit 34 controls the selection control signal C1 to a high level and controls the other selection control signals C2 to C4 to a low level.
[0057]
As a result, the high-level selection control signal C1 is supplied to the bases of the transistors 8a and 8b of the second differential amplifier 8 of the first AND gate 2 shown in FIG. Is selected by the wired OR gate 6, is converted into a voltage by the resistors 19 and 22, and is taken out through the output terminals 23 and 24. It becomes.
[0058]
The signal extracted through the output terminals 23 and 24 is frequency-divided by 8 by the 8 frequency divider 35, and the phase comparator 37 compares the phase with the clock of the reference frequency from the reference clock generation circuit 36. The phase comparator 37 drives the VCO 30 with a voltage according to the comparison result. As a result, a signal having a frequency corresponding to the voltage corresponding to the comparison result is output from the VCO 30. The signal output from the VCO 30 is supplied to the first 分 frequency divider 31 as described above, and is also supplied to the down converter of the wireless communication terminal device, and used for down conversion of the received signal.
[0059]
[Division ratio switching operation]
Here, when switching the frequency division ratio, the CPU of the wireless communication terminal device transmits a high-level frequency division switching signal for a predetermined time through the input terminal 38 to the dual modulus frequency divider 39 as shown in FIG. Is supplied to the NAND gate 33.
[0060]
When the high-level frequency division switching signal is supplied, the NAND gate 33 outputs the low-level frequency division ratio at the timing when the output from the 8-frequency divider 35 becomes high as shown in FIG. The switching signal is supplied to the control circuit unit 34.
[0061]
Each time the low-level frequency division ratio switching signal is supplied, the control circuit unit 34 sequentially selects a selection control signal that is set to a high level such as a selection control signal C1 → C2 → C3 → C4 → C1 → C2. It is designed to switch.
[0062]
For this reason, for example, if the selection control signal C1 for selecting a signal having a phase of 0 degree has been set to the high level, the control circuit unit 34 sets the timing at which the low-level frequency division ratio switching signal is supplied. 3 (i), the selection control signal C1 is set to a low level, and the selection control signal C2 for selecting a signal having a phase of 90 degrees is set to a high level as shown in FIG. 3 (j). I do.
[0063]
In this case, the selection control signals C3 and C4 remain at the low level as shown in FIGS. The selection control signal C3 is set to the next low-level division ratio switching signal supplied to the control circuit unit 34, and the selection control signal C4 is set to the next low-level division ratio switching signal. Are supplied to the control circuit unit 34 and are respectively controlled to the high level.
[0064]
Next, the selection control signal C2, which is set to the high level by the control circuit unit 34 and selects a signal having a phase of 90 degrees, is supplied to the second differential amplifier 10 of the second AND gate 3 shown in FIG. It is supplied to the bases of the transistors 10a and 10b that form a differential pair. As a result, a signal having a phase of 90 degrees supplied to the first differential amplifier 9 of the second AND gate 3 is selected by the wired OR gate 6 as described above.
[0065]
When the frequency division ratio is switched, from the rising edge of the 0-degree phase signal supplied to the first AND gate 2 at the timing when the frequency division ratio is switched (see FIG. 3C), A clock having an amplitude up to the falling edge (see FIG. 3D) of the 90-degree phase signal supplied to the second AND gate 3 is formed at the timing when the frequency division ratio is switched.
[0066]
This clock corresponds to a signal obtained by dividing the frequency by 5 as shown in FIG. For this reason, at the timing when the frequency division ratio is switched, the signal output from the 4-to-1 multiplexer 1 can be switched from the frequency-divided signal to the frequency-divided signal by five as shown in FIG. it can.
[0067]
[Effects of Embodiment]
As is clear from the above description, the PLL circuit of the present embodiment controls the 4-to-1 multiplexer 1 of the dual modulus frequency divider 39 to be supplied with the selection control signal C1 and the signal whose phase is 0 degree. AND gate 2, selection control signal C2 and second AND gate 3 supplied with a signal having a phase of 90 degrees, selection control signal C3 and third AND gate 4 supplied with a signal having a phase of 180 degrees, selection control The fourth AND gate 5 to which the signal C4 and the signal having the phase of 270 degrees are supplied is connected by a wired OR gate 6, and each of the selection control signals C1 to C4 is sequentially set to a high level, so that a desired level is obtained. Is selected and the frequency division ratio is switched and controlled. In this manner, by employing a so-called wired OR configuration, the hardware scale of the logic circuit can be significantly reduced.
[0068]
In the collectors of the transistors 7a, 7b, 9a, 9b, 12a, 12b, 15a, and 15b, signal processing is performed in the form of a signal of each phase (current signal) converted from voltage to current. Therefore, it is possible to reasonably perform high-speed signal processing. Further, since high-speed signal processing can be reasonably performed, the 4-to-1 multiplexer 1 can be driven with low power consumption, and the overall power consumption of the PLL circuit can be reduced. Can be.
[0069]
In addition, since the AND gates 2 to 5 are wired-OR connected, the restriction due to the band limitation caused by the configuration of the buffer amplifier and the AND gate as in the conventional dual modulus frequency divider is greatly eased. can do.
[0070]
Further, in the PLL circuit, since the VCO 30 to the phase comparator 37 are integrated on one chip, the VCO 30 to the phase comparator 37 can be connected in a state where the parasitic capacitance is small, and the frequency characteristics of the output deteriorate. Can be prevented. Therefore, the PLL circuit can be driven without difficulty, and the power consumption can be further reduced.
[0071]
In particular, when the PLL circuit is provided in a device having a finite power supply such as a mobile phone, low power consumption can be achieved as described above, which can greatly contribute to the saving of the power supply.
[0072]
Note that the above embodiment is an example of the present invention. For this reason, the present invention is not limited to the above-described embodiment, and other than the embodiment, various modifications may be made according to the design and the like within a range not departing from the technical idea according to the present invention. It is of course added that it is possible to change.
[0073]
【The invention's effect】
According to the present invention, the first to fourth AND gates that output a current signal of the logical product of each selection control signal and each phase signal are wired-connected by a wired OR gate that outputs the logical sum of the outputs of the respective AND gates. Thus, the operation speed can be increased and the power consumption can be reduced.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a 4-to-1 multiplexer provided in a dual modulus divider of a PLL circuit according to a first embodiment of the present invention.
FIG. 2 is a block diagram of a PLL circuit according to the first embodiment.
FIG. 3 is a time chart for explaining a switching control operation of a dividing ratio in the 4-to-1 multiplexer.
FIG. 4 is a block diagram of a conventional dual modulus divider circuit.
FIG. 5 is a circuit diagram of a dual modulus frequency divider provided in a conventional dual modulus frequency divider.
FIG. 6 is a block diagram of a conventional dual modulus divider using a 4-to-1 multiplexer.
FIG. 7 is a circuit diagram of a conventional 4-to-1 multiplexer.
FIG. 8 is a circuit diagram of a buffer amplifier provided in a conventional 4-to-1 multiplexer.
[Explanation of symbols]
1 ... 4: 1 multiplexer, 2 ... first AND gate, 3 ... second AND gate, 4 ... third AND gate, 5 ... fourth AND gate, 6 ... wired OR gate, 7 ... first 1st differential amplifier of AND gate, 8 ... 2nd differential amplifier of 1st AND gate, 9 ... 1st differential amplifier of 2nd AND gate, 10 ... 2nd of 2nd AND gate 11, a current source, 12: a first differential amplifier of a third AND gate, 13: a second differential amplifier of a third AND gate, 14: a current source, 15: a fourth 1st differential amplifier of AND gate, 16 ... 2nd differential amplifier of 4th AND gate, 17 ... current source, 19 ... resistor, 20 ... 1st output transistor, 21 ... 2nd output Transistor, 23 ... output terminal, 24 ... output terminal, 25 ... current source, 26 ... electricity Source 27 27 Current source 30 Variable voltage oscillator (VCO) 31 First 分 frequency divider 32 Second 分 frequency divider 33 NAND gate 34 Control circuit 35, 8 frequency divider, 36, reference clock generation circuit, 37, phase comparator, 38, input terminal for frequency division ratio switching signal, 39, dual modulus frequency divider

Claims (4)

A first selection control signal for selecting a signal having a phase of 0 degree, and a first AND gate for outputting a logical product value of the signal having the phase of 0 degree as a current signal;
A second selection control signal for selecting a signal having a phase of 90 degrees and a second AND gate that outputs a logical product of the signals having the phase of 90 degrees as a current signal;
A third selection control signal for selecting a signal having a phase of 180 degrees, and a third AND gate that outputs a logical product of the signals having the phase of 180 degrees as a current signal;
A fourth selection control signal for selecting a signal having a phase of 270 degrees, and a fourth AND gate that outputs a logical product of the signals having the phase of 270 degrees as a current signal;
A wired OR gate for outputting a logical sum of outputs from the respective AND gates,
A variable frequency dividing circuit having a selection control unit that controls the first to fourth selection control signals to perform selection control of a signal having any one of the phases. Each of the AND gates has a differential amplifier to which the selection control signal is supplied, and a differential amplifier to which the signal of the phase is supplied, and connects a collector of each differential amplifier to the wired OR gate. 2. The variable frequency dividing circuit according to claim 1, wherein Phase difference signal forming means for forming signals having phases of 0 degree, 90 degrees, 180 degrees and 270 degrees based on a signal supplied from the oscillating means;
A first selection control signal for selecting a signal having a phase of 0 degree, a first AND gate that outputs a logical product value of the signal having the phase of 0 degree as a current signal, and a signal having a phase of 90 degrees is selected And a second AND gate for outputting a logical product of the signals having a phase of 90 degrees as a current signal, and a third selection control for selecting a signal having a phase of 180 degrees A third AND gate that outputs a logical product of the signal and the signal having the phase of 180 degrees as a current signal, a fourth selection control signal for selecting a signal having the phase of 270 degrees, and the signal having the phase of 270 degrees. A fourth AND gate that outputs a logical product of the signals as a current signal, a wired OR gate that outputs a logical sum of outputs from the respective AND gates, and a control circuit that controls the first to fourth selection control signals. , Any of the above A variable frequency division means and a selection control means for selecting control signals,
Reference signal generating means for generating a reference signal having a reference frequency;
A PLL circuit comprising: a phase comparison unit that detects a phase difference between a reference signal from the reference signal generation unit and a signal from the variable frequency division unit and drives the oscillation unit to oscillate based on the phase difference. 4. The PLL circuit according to claim 3, wherein said oscillating means, phase difference signal forming means, variable frequency dividing means, reference signal generating means, and phase comparing means are integrated on one chip.

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