JP2004198111A

JP2004198111A - Method for extracting device parameter of field effect transistor

Info

Publication number: JP2004198111A
Application number: JP2002363230A
Authority: JP
Inventors: Toshihiko Kosugi; 敏彦小杉; Yukimichi Shibata; 随道柴田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2002-12-16
Filing date: 2002-12-16
Publication date: 2004-07-15
Anticipated expiration: 2022-12-16
Also published as: JP3790851B2

Abstract

<P>PROBLEM TO BE SOLVED: To highly precisely extract drain-source capacitance (Cds), which has been low in sensitivity to an optimum evaluation function and has not been extracted with high accuracy. <P>SOLUTION: In this method for extracting device parameters of a field effect transistor, both a source-grounded transistor small signal equivalent circuit and a gate-grounded transistor small signal equivalent circuit each for measuring source-grounded 2 port s-parameters of the field effect transistor and its gate-grounded 2 port s-parameters are constituted through the use of common device parameters. The fitting to the source-grounded 2 port s-parameters by the source-grounded transistor small signal equivalent circuit and the fitting to the gate-grounded 2 port s-parameters by the gate-grounded transistor small signal equivalent circuit are simultaneously performed through the use of one optimum evaluation function. The device parameters when the optimum evaluation function displays an optimum state. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタのゲート・ソース間容量（Ｃｇｓ）、ゲート・ドレイン間容量（Ｃｇｄ）、ドレイン・ソース間容量（Ｃｄｓ）等のデバイスパラメータを抽出する方法に関するものである。
【０００２】
【従来の技術】
電界効果トランジスタのデバイスパラメータ抽出は、従来、ソース接地されたトランジスタのｓパラメータとソース接地トランジスタ小信号等価回路のフィッティングにより行われることが多かった（非特許文献１）。ソース接地トランジスタ小信号等価回路には多くのパラメータが含まれるが、それらのうちゲート・ソース間容量（Ｃｇｓ）、ゲート・ドレイン間容量（Ｃｇｄ）、ドレイン・ソース間容量（Ｃｄｓ）の３種類の容量はトランジスタの高周波特性を決定する最も重要なパラメータであり、またこれら３種類の容量はｓパラメータを用いたフィッティング以外の方法で精度良く抽出する事は容易でないため、ｓパラメータを用いたフィッティング作業とは上記３種類の容量の決定と言える。
【０００３】
３種類の容量の最適化評価関数に対する感度はそれぞれ異なる。ソース接地においては、ゲート・ソース間容量（Ｃｇｓ）、ゲート・ドレイン間容量（Ｃｇｄ）は比較的大きな感度を有するのに対して、ドレイン・ソース間容量（Ｃｄｓ）は感度が低い傾向にある。これはドレイン・ソース間容量（Ｃｄｓ）の値が他の容量に比べて相対的に小さいこと、大きなドレインコンダクタンス（ｇｄ）と並列に接続されていること、ゲート・ドレイン間容量（Ｃｇｄ）のように帰還容量として働いていないこと等による。これらのことが原因となり、ゲート・ソース間容量（Ｃｇｓ）やゲート・ドレイン間容量（Ｃｇｄ）と比較しドレイン・ソース間容量（Ｃｄｓ）の抽出精度は従来悪かった。
【０００４】
また、測定されたｓパラメータにはトランジスタの真性部分だけでなく寄生容量や寄生インダクタンスの影響が含まれている。最適化評価関数への感度の低いドレイン・ソース間容量（Ｃｄｓ）は容易に寄生成分の影響を受けて正しい値からずれることになる。この点を改良するためにあらかじめ真性デバイスパラメータ以外の影響をｓパラメータの操作で補正することが一般的に行なわれている。ポートエクステンション法、または青木の方法（非特許文献２）がこれである。しかし近年の１００ＧＨｚ以上の周波数領域での超高周波回路設計に要求されるデバイスパラメータの精度は高く、ｓパラメータの補正にも限界があるためさらなる改良の方法が必要とされている。
【０００５】
ドレイン・ソース間容量（Ｃｄｓ）の抽出誤差の悪影響が最も顕在化するのは小信号等価回路モデルをフィッティング周波数範囲より高周波数側まで外挿して用いた場合である。今日、ｓパラメータのベクトル測定可能な周波数はおよそ１１０ＧＨｚまでであり、これを越えた周波数においては小信号等価回路モデルの外挿が必要となる。こういった周波数では、整合条件や安定指数の見積もり精度が低下し回路の設計性を悪化させる要因となっていた。
【０００６】
【非特許文献１】レザ・マジディアホイ他著、「１００ＧＨｚハイゲインMMIC InPカスコードアンプ」アイトリプルイージャーナルオブソリッドステートサーキット、１９９１年、第２６巻、１３７０−１３７７頁（Reza Majidi-Ahy,etal."100-GHzHigh-gain InP MMIC Cascode Amplifier" IEEE Journal of Solid-State Vol.26,pp.1370-1377,1991)
【非特許文献２】青木均著、「パッケージトランジスタのＳパラメータ測定」電子情報通信学会論文誌、Ｃ−II、１９９０年、第J73-C-II巻、７号、４３２−４３５頁。
【０００７】
【発明が解決しようとする課題】
前記の問題が発生するのは、ドレイン・ソース間容量（Ｃｄｓ）について最適化評価関数への感度が低いソース接地ｓパラメータのフィッティングのみを用いることに根本的な原因があり、また電界効果トランジスタの構造上も本質的には最適化評価関数への感度は改善されない。
【０００８】
本発明の目的は、より高精度なｓパラメータフィッティングの方法を提案し、従来最適化評価関数への感度が低く抽出精度が悪かったドレイン・ソース間容量（Ｃｄｓ）をより高精度に抽出することにある。
【０００９】
【課題を解決するための手段】
請求項１に係る発明は、ソース接地された電界効果トランジスタのゲート電極をポート１としドレイン電極をポート２としてソース接地２ポートｓパラメータを測定し、該電界効果トランジスタをゲート接地したもののソース電極をポート１としドレイン電極をポート２としてゲート接地２ポートｓパラメータを測定し、ソース接地トランジスタ小信号等価回路とゲート接地トランジスタ小信号等価回路を共通なデバイスパラメータを用いて構成し、前記ソース接地２ポートｓパラメータに対する前記ソース接地トランジスタ小信号等価回路によるフィッティングと前記ゲート接地２ポートｓパラメータに対する前記ゲート接地トランジスタ小信号等価回路によるフィッティングを一つの最適化評価関数を用いて同時に行ない、該最適化評価関数が最適状態を示した時のデバイスパラメータを最適解とすることを特徴とする電界効果トランジスタのデバイスパラメータ抽出法とした。
【００１０】
請求項２に係る発明は、請求項１に記載のデバイスパラメータ抽出法において、ドレイン接地された電界効果トランジスタのゲート電極をポート１としソース電極をポート２としてドレイン接地２ポートｓパラメータを測定し、ドレイン接地トランジスタ小信号等価回路を前記の共通なデバイスパラメータを用いて構成し、前記ドレイン接地２ポートｓパラメータに対する前記ドレイン接地トランジスタ小信号等価回路によるフィッティングと前記した２者のフィッティングの３者を一つの最適化評価関数を用いて同時に行い、該最適化評価関数が最適状態を示した時のデバイスパラメータを最適解とすることを特徴とする電界効果トランジスタのデバイスパラメータ抽出法とした。
【００１１】
請求項３に係る発明は、請求項１又は２に記載のデバイスパラメータ抽出法において、前記電界効果トランジスタの周辺構造物による寄生的な容量、インダクタンス、抵抗も未知数として、前記デバイスパラメータと同時に抽出を行なうことを特徴とする電界効果トランジスタのデバイスパラメータ抽出法とした。
【００１２】
請求項４に係る発明は、請求項１，２，又は３に記載のデバイスパラメータ抽出法において、前記フィッティングは、最小二乗法で行われることを特徴とする電界効果トランジスタのデバイスパラメータ抽出法とした。
【００１３】
【発明の実施の形態】
本発明では、通常用いられるソース接地の高周波ＴＥＧ（Test Element Group)のｓパラメータ測定に加えて、ゲート接地の高周波ＴＥＧのｓパラメータを測定し、両者のｓパラメータに対して同時に対応する小信号等価回路のフィッティングを行う。「ＴＥＧ」とは半導体ウエハにおける半導体装置の形成領域以外の領域に評価用素子として形成され、半導体装置のパラメータを直接測定する代わりに、その評価用素子のパラメータを測定して実際の半導体装置のパラメータを間接的に知るようにするものである。ゲート接地によるデバイスパラメータ抽出は、ゲート・ソース間容量（Ｃｇｓ）についてはソース接地よりも感度が低い反面、ドレイン・ソース間容量（Ｃｄｓ）についてはソース接地よりも最適化評価関数へ高い感度を有する。このため、相補的なソース接地とゲート接地の両フィッティングを同時に行うことで、デバイスパラメータの抽出精度を向上することができる。
【００１４】
［第１の実施の形態］
図１に本発明の第１の実施の形態で用いる高周波ＴＥＧを示す。図１(a)、(b)では、ソース接地された電界効果トランジスタ１とゲート接地された電界効果トランジスタ３に対して２ポートのｓパラメータ測定が行なえるよう電極パッド２が配置されている。また図１(c)は図１(a)、(b)のトランジスタ１，３の部分が直線状の伝送線路５に置きかえられた伝送線路高周波ＴＥＧである。
【００１５】
まず、図１(c)の高周波ＴＥＧについて２ポートｓパラメータの測定を行ない、測定用電極パッド２の等価回路７（図２参照）に含まれる回路定数を決定する。図１(c)の直線状の伝送線路５については、その特性が理論的に容易に解析可能である。そこで前記直線状の伝送線路５のｓパラメータを解析的に計算しておき、図１(c)の高周波ＴＥＧの測定用電極パッド２を表す等価回路７を仮定し、図１(c)について測定した２ポートｓパラメータへのフィッティングを行なう事で、測定用電極パッド２の等価回路パラメータを決定する事が出来る。ただし、測定用電極パッド２の影響が小さく、ソース接地電界効果トランジスタ１の２ポートｓパラメータやゲート接地電界効果トランジスタ３の２ポートｓパラメータへの寄与が無視できる場合は、上記の作業を行なう必要はない。
【００１６】
次に、図１(a)、(b)の高周波ＴＥＧについて測定された２ポートｓパラメータと図２(a)、(b)のソース接地トランジスタ小信号等価回路、ゲート接地トランジスタ小信号等価回路のフィッティングを行なう。このソース接地トランジスタ小信号等価回路とゲート接地トランジスタ小信号等価回路は共通のデバイスパラメータを用いて構成されている。図２において、７は測定用電極パッド２の等価回路、８は伝送線路４の等価回路、９はゲート・ソース間容量（Ｃｇｓ）、１０はゲート・ドレイン間容量（Ｃｇｄ）、１１はドレイン・ソース間容量（Ｃｄｓ）、１２はソースインダクタンス、１３はゲート抵抗、１４はソース抵抗、１５はドレイン抵抗、１６はＲａ、１７はＲｂ、１８はドレインコンダクタンスを表す抵抗、１９はドレイン電流を表す電流源、２０はゲートインダクタンスである。ｇ_m＝ｇ_m0exp（−ｊωτ）である。ｇ_mは相互コンダクタンス、ｇ_m0はＤＣでの相互コンダクタンス、τは電子のチャネル走行時間である。
【００１７】
本実施例の場合、図１(c)の高周波ＴＥＧよりパラメータ抽出した測定用電極パッド２を表す等価回路７の等価回路パラメータは既知であるので、その値に固定されている。ただし、測定用電極パッド２の影響が小さくソース接地電界効果トランジスタ１の２ポートｓパラメータやゲート接地電界効果トランジスタ３の２ポートｓパラメータへの寄与が無視できる場合は、測定用電極パッド２を表す等価回路７を削除しても差し支えない。
【００１８】
また、図１に示す測定用電極パッド２とトランジスタの間に存在する短い伝送線路４については、図２に示すように、容量とインダクタによる等価回路８を想定し、トランジスタの真性パラメータ９〜２０のフィッティングと同時にその値を決定する。ただし、前記伝送線路４の影響が小さく、ソース接地電界効果トランジスタ１の２ポートｓパラメータやゲート接地電界効果トランジスタ３の２ポートｓパラメータへの寄与が無視できる場合は、前記伝送線路４を表す等価回路８を削除しても差し支えない。
【００１９】
また、ソース接地されたトランジスタ１には寄生的に発生するソースインダクタンス１２を、ゲート接地されたトランジスタ３には寄生的に発生するゲートインダクタンス２０をパラメータとしている。ただし、それらソースインダクタンス１２やゲートインダクタンス２０の影響が小さく、ソース接地電界効果トランジスタ１の２ポートｓパラメータやゲート接地電界効果トランジスタ３の２ポートｓパラメータへの寄与が無視できる場合は、前記ソースインダクタンス１２やゲートインダクタンス２０を表す等価回路を削除しても差し支えない。
【００２０】
また、真性パラメータ９〜２０の内、ｓパラメータによるフィッティング以外の方法で抽出する事のできるゲート抵抗１３、ソース抵抗１４、ドレイン抵抗１５等は、あらかじめ抽出しておくことで、ｓパラメータによるフィッティング精度を向上する事が可能である。
【００２１】
図１(a)の高周波ＴＥＧより得られたソース接地電界効果トランジスタ１の２ポートｓパラメータに対するフィッティング誤差と、図１(b)の高周波ＴＥＧより得られたゲート接地電界効果トランジスタ３の２ポートｓパラメータに対するフィッティング誤差は、一つの最適化評価関数で評価する。また図１(d)のドレイン接地高周波ＴＥＧについて測定された２ポートｓパラメータと図２(c)のドレイン接地トランジスタ小信号等価回路のフィッティングも合せて行い、ソース接地、ゲート接地、ドレイン接地の３種類のフィッティング誤差を一つの最適化評価関数で評価しても良い。
【００２２】
最適化評価関数としては、たとえばｓパラメータの差分の絶対値を全てのｓパラメータの組について足し合せたものや、前記差分の絶対値を累乗し全てのｓパラメータの組について足し合せたものを用いる事が可能である。また特定のｓパラメータに重みを付けてもよい。
【００２３】
重みの付いた最小二乗法による最適化評価関数Costを表す一例を示すと、次の式

のようになる。ここで、Ｓは小信号等価回路のｓパラメータ、Ｓ^＊は測定された２ポートｓパラメータを表し、さらに添え字のｓはソース接地、ｇはゲート接地、ｍは測定周波数（予め用意している１番目からｍ番目の内の特定の周波数）、ｉとｊはｓパラメータのポート（１、２）を表す。ＷｓとＷｇはそれぞれソース接地とゲート接地のフィッティング誤差に対する重みである。
【００２４】
式(1)において、右辺第１項はソース接地のフィッティング誤差を表し、第２項はゲート接地のフィッティング誤差を表し、両者は足し合わされている。つまりこの式(1)では、ソース接地とゲート接地のフィッティング誤差の合計が最小になるよう小信号等価回路パラメータを決定することになる。
【００２５】
この他にも最適化評価関数として様々なものが使える。例えばｓパラメータを実部と虚部に分けて実測値と計算値の差分をおのおの計算し、その絶対値を足しあわせてもよい。またｓパラメータを極座標形式で表示し、絶対値と角度に分けて計算値との差分を計算しその絶対値を足しあわせても最適化評価関数として使える。本質的には最適化評価関数の数学的な表現に本発明の改善効果が影響を受ける事はない。
【００２６】
図３(a)，(b)，(c)は真性パラメータであるゲート・ソース間容量（Ｃｇｓ）９、ゲート・ドレイン間容量（Ｃｇｄ）１０、ドレイン・ソース間容量（Ｃｄｓ）１１の最適化評価関数への感度を表す。通常用いられるソース接地高周波ＴＥＧのみを用いる場合（×印）は、ゲート・ソース間容量（Ｃｇｓ）９に対する感度が高い反面、ドレイン・ソース間容量（Ｃｄｓ）１１に対する感度が低い。また、ゲート接地高周波ＴＥＧのみを用いる場合（△印）は、ドレイン・ソース間容量（Ｃｄｓ）１１に対する感度が高い反面、ゲート・ソース間容量（Ｃｇｓ）９に対する感度が低い。これらに対し、本発明による方法（太線）は、全てのパラメータ（Ｃｇｓ，Ｃｇｄ，Ｃｄｓ）に対してバランス良く感度が高いことがわかる。この効果により真性デバイスパラメータ９〜２０の抽出がより高い精度で行なえるようになる。
【００２７】
【発明の効果】
以上説明したように本発明によれば、電界効果トランジスタのパラメータ抽出精度が改善され、最適化評価関数への感度が低く抽出精度が悪かったドレイン・ソース間容量（Ｃｄｓ）をより高精度に抽出することが可能となり、回路設計における設計性の向上に資することが大である。
【図面の簡単な説明】
【図１】(a)，(b)，(c)，(d)はソース接地、ゲート接地、伝送線路、ドレイン接地の高周波ＴＥＧの説明図である。
【図２】(a)，(b)，(c)はソース接地、ゲート接地、ドレイン接地の小信号等価回路の回路図である。
【図３】(a)，(b)，(c)は真性パラメータであるゲート・ソース間容量（Ｃｇｓ）、ゲート・ドレイン間容量（Ｃｇｄ）、ドレイン・ソース間容量（Ｃｄｓ）の最適化評価関数への感度を表す特性図である。
【符号の説明】
１：ソース接地トランジスタ
２：測定用電極パッド
３：ゲート接地トランジスタ
４：伝送線路
５：直線状の伝送線路
６：ドレイン接地トランジスタ
７：測定用電極パッドの等価回路
８：伝送線路部分の等価回路
９：ゲート・ソース間容量（Ｃｇｓ）
１０：ゲート・ドレイン間容量（Ｃｇｄ）
１１：ドレイン・ソース間容量（Ｃｄｓ）
１２：ソースインダクタンス
１３：ゲート抵抗
１４：ソース抵抗
１５：ドレイン抵抗
１６：Ｒａ
１７：Ｒｂ
１８：ドレインコンダクタンスを表す抵抗
１９：ドレイン電流を表す電流源
２０：ゲートインダクタンス[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for extracting device parameters such as a gate-source capacitance (Cgs), a gate-drain capacitance (Cgd), and a drain-source capacitance (Cds) of a field-effect transistor.
[0002]
[Prior art]
Conventionally, device parameters of a field-effect transistor are often extracted by fitting an s-parameter of a transistor whose source is grounded and a small-signal equivalent circuit of a source-grounded transistor (Non-Patent Document 1). The common-source transistor small-signal equivalent circuit includes many parameters, of which three types, namely, gate-source capacitance (Cgs), gate-drain capacitance (Cgd), and drain-source capacitance (Cds). The capacitance is the most important parameter that determines the high-frequency characteristics of the transistor, and since it is not easy to accurately extract these three types of capacitance by a method other than the fitting using the s parameter, the fitting operation using the s parameter is difficult. Can be said to be the determination of the above three types of capacity.
[0003]
The sensitivities of the three types of capacities to the optimization evaluation function are different from each other. At the common source, the gate-source capacitance (Cgs) and the gate-drain capacitance (Cgd) have relatively high sensitivities, while the drain-source capacitance (Cds) tends to have low sensitivity. This is due to the fact that the value of the drain-source capacitance (Cds) is relatively small compared to other capacitances, that the capacitance is connected in parallel with a large drain conductance (gd), and that the gate-drain capacitance (Cgd) is large. Because it does not work as a return capacity. Due to these factors, the extraction accuracy of the drain-source capacitance (Cds) has been conventionally poor compared to the gate-source capacitance (Cgs) and the gate-drain capacitance (Cgd).
[0004]
The measured s-parameter includes the influence of not only the intrinsic portion of the transistor but also the parasitic capacitance and the parasitic inductance. The drain-source capacitance (Cds) having low sensitivity to the optimization evaluation function easily shifts from a correct value due to the influence of a parasitic component. In order to improve this point, it is common practice to previously correct the effects other than the intrinsic device parameters by operating the s parameter. This is the port extension method or the Aoki method (Non-Patent Document 2). However, the accuracy of device parameters required for the design of ultrahigh-frequency circuits in the frequency range of 100 GHz or more in recent years is high, and there is a limit to the correction of s-parameters, so that a further improvement method is required.
[0005]
The adverse effect of the extraction error of the drain-source capacitance (Cds) is most apparent when the small-signal equivalent circuit model is used by extrapolating from the fitting frequency range to higher frequencies. Today, the frequency at which the s-parameter vector can be measured is up to about 110 GHz, and at frequencies beyond this, extrapolation of a small signal equivalent circuit model is required. At such a frequency, the estimation accuracy of the matching condition and the stability index is reduced, which is a factor of deteriorating the design of the circuit.
[0006]
[Non-Patent Document 1] Reza Majidiahui et al., "100 GHz High Gain MMIC InP Cascode Amplifier," I Triple E Journal of Solid State Circuit, 1991, Vol. 26, pp. 1370-1377 (Reza Majidi-Ahy, et al., 100). -GHzHigh-gain InP MMIC Cascode Amplifier "IEEE Journal of Solid-State Vol.26, pp.1370-1377,1991)
[Non-Patent Document 2] Hitoshi Aoki, "S-parameter measurement of package transistor", IEICE Transactions, C-II, 1990, J73-C-II, Vol. 7, No. 432-435.
[0007]
[Problems to be solved by the invention]
The above problem is caused by using only the fitting of the common source s parameter, which has low sensitivity to the optimization evaluation function, for the drain-source capacitance (Cds). Structurally, the sensitivity to the optimization evaluation function is not essentially improved.
[0008]
An object of the present invention is to propose a more accurate s-parameter fitting method, and to more accurately extract a drain-source capacitance (Cds), which was conventionally low in sensitivity to an optimization evaluation function and poor in extraction accuracy. It is in.
[0009]
[Means for Solving the Problems]
According to the first aspect of the present invention, a two-port s parameter of a source-grounded field-effect transistor whose port electrode is set to port 1 and a drain electrode is set to port 2 is measured, and the source electrode of the field-effect transistor whose gate is grounded is measured. The s-parameter of the common-gate transistor small-signal equivalent circuit and the common-gate transistor small-signal equivalent circuit are configured using common device parameters, with the port 1 serving as the drain electrode and the port 2 serving as the drain electrode. Fitting of the s parameter by the common-source transistor small signal equivalent circuit and fitting of the common-gate two-port s parameter by the small-gate transistor small signal equivalent circuit are performed simultaneously using one optimization evaluation function, and the optimization evaluation is performed. The number is the device parameter extraction of the field effect transistor, characterized in that the optimal solution the device parameters when showing the optimum state.
[0010]
According to a second aspect of the present invention, in the device parameter extracting method according to the first aspect, a two-port s parameter of a grounded drain and a source electrode is measured using a gate electrode as a port 1 and a source electrode as a port 2, A common-drain-transistor small-signal equivalent circuit is constructed using the common device parameters, and the fitting of the common-drain two-port s parameter by the common-drain-transistor small-signal equivalent circuit and the two fittings described above are defined as one. A method for extracting device parameters of a field-effect transistor is characterized in that the optimization is performed simultaneously using two optimization evaluation functions, and the device parameters when the optimization evaluation function indicates an optimum state are optimized.
[0011]
According to a third aspect of the present invention, in the device parameter extracting method according to the first or second aspect, the parasitic capacitance, inductance, and resistance due to the peripheral structure of the field-effect transistor are also unknown, and the extraction is performed simultaneously with the device parameter. The method is a method for extracting device parameters of a field effect transistor.
[0012]
According to a fourth aspect of the present invention, in the device parameter extracting method according to the first, second, or third aspect, the fitting is performed by a least square method. .
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
In the present invention, in addition to the s-parameter measurement of the commonly used high-frequency TEG (Test Element Group) with the common source, the s-parameter of the high-frequency TEG with the common gate is measured, and the small signal equivalent corresponding to both s-parameters at the same time is measured. Perform circuit fitting. "TEG" is formed as an evaluation element in a region other than the semiconductor device formation region on a semiconductor wafer, and instead of directly measuring the parameters of the semiconductor device, measuring the parameters of the evaluation element to measure the actual semiconductor device. The parameter is indirectly known. The device parameter extraction based on the common gate has lower sensitivity for the gate-source capacitance (Cgs) than the common source, but has higher sensitivity for the optimized evaluation function than the common source for the drain-source capacitance (Cds). . Therefore, by performing both complementary source grounding and gate grounding fittings at the same time, the accuracy of extracting device parameters can be improved.
[0014]
[First Embodiment]
FIG. 1 shows a high-frequency TEG used in the first embodiment of the present invention. In FIGS. 1A and 1B, the electrode pad 2 is arranged so that two-port s-parameter measurement can be performed on the field-effect transistor 1 and the field-effect transistor 3 with the source grounded. FIG. 1C shows a transmission line high-frequency TEG in which the

transistors

1 and 3 of FIGS. 1A and 1B are replaced by a linear transmission line 5.
[0015]
First, two-port s-parameters are measured for the high-frequency TEG shown in FIG. 1C, and circuit constants included in the equivalent circuit 7 (see FIG. 2) of the measurement electrode pad 2 are determined. The characteristics of the linear transmission line 5 shown in FIG. 1C can be theoretically easily analyzed. Therefore, the s parameter of the linear transmission line 5 is analytically calculated, and an equivalent circuit 7 representing the measurement electrode pad 2 of the high-frequency TEG shown in FIG. 1C is assumed. By performing fitting to the two-port s parameter, the equivalent circuit parameter of the electrode pad 2 for measurement can be determined. However, when the influence of the electrode pad 2 for measurement is small and the contribution to the two-port s parameter of the common-source field effect transistor 1 and the two-port s parameter of the common-gate field effect transistor 3 can be neglected, the above operation is required. There is no.
[0016]
Next, the two-port s parameter measured for the high-frequency TEG shown in FIGS. 1A and 1B and the equivalent circuit of the common-source transistor small signal and the common-gate transistor small signal of FIGS. 2A and 2B are shown. Perform fitting. The common-source transistor small-signal equivalent circuit and the common-gate transistor small-signal equivalent circuit are configured using common device parameters. In FIG. 2, 7 is an equivalent circuit of the

measurement electrode pad

2, 8 is an equivalent circuit of the transmission line 4, 9 is the gate-source capacitance (Cgs), 10 is the gate-drain capacitance (Cgd), and 11 is the drain Source-to-source capacitance (Cds), 12 is a source inductance, 13 is a gate resistance, 14 is a source resistance, 15 is a drain resistance, 16 is Ra, 17 is Rb, 18 is a resistance representing drain conductance, and 19 is a current representing drain current. Source, 20 is the gate inductance. g _m = g _m0 exp (−jωτ). g _m is the transconductance, g _m0 is the transconductance at DC, and τ is the channel transit time of the electrons.
[0017]
In the case of this embodiment, since the equivalent circuit parameters of the equivalent circuit 7 representing the measurement electrode pads 2 extracted from the high-frequency TEG in FIG. 1C are known, they are fixed to the values. However, when the influence of the measurement electrode pad 2 is small and the contribution to the two-port s parameter of the common source field effect transistor 1 and the two-port s parameter of the common gate field effect transistor 3 can be ignored, the measurement electrode pad 2 is represented. The equivalent circuit 7 may be deleted.
[0018]
As for the short transmission line 4 existing between the measurement electrode pad 2 and the transistor shown in FIG. 1, an equivalent circuit 8 including a capacitance and an inductor is assumed as shown in FIG. The value is determined at the same time as fitting. However, when the influence of the transmission line 4 is small and the contribution to the two-port s parameter of the common-source field effect transistor 1 and the two-port s parameter of the common-gate field effect transistor 3 can be neglected, the equivalent of the transmission line 4 is expressed. The circuit 8 may be deleted.
[0019]
The source inductance 12 which is parasitically generated in the transistor 1 whose source is grounded is set as a parameter, and the gate inductance 20 which is parasitically generated in the transistor 3 whose gate is grounded is used as a parameter. However, when the influence of the source inductance 12 and the gate inductance 20 is small and the contribution to the two-port s parameter of the common-source field effect transistor 1 and the two-port s parameter of the common-gate field effect transistor 3 can be neglected, 12 and the equivalent circuit representing the gate inductance 20 may be deleted.
[0020]
Further, among the intrinsic parameters 9 to 20, the gate resistance 13, the source resistance 14, the drain resistance 15, etc., which can be extracted by a method other than the fitting using the s parameter, are extracted in advance so that the fitting accuracy using the s parameter can be obtained. Can be improved.
[0021]
The fitting error for the 2-port s parameter of the common-source field effect transistor 1 obtained from the high-frequency TEG of FIG. 1A and the 2-port s of the common-gate field-effect transistor 3 obtained from the high-frequency TEG of FIG. The fitting error for the parameter is evaluated by one optimization evaluation function. Also, the 2-port s parameter measured for the common-drain high-frequency TEG in FIG. 1D and the fitting of the common-drain transistor small-signal equivalent circuit in FIG. The types of fitting errors may be evaluated by one optimization evaluation function.
[0022]
As the optimization evaluation function, for example, a function obtained by adding the absolute value of the s-parameter difference for all the s-parameter sets or a function obtained by raising the absolute value of the difference to the power and adding all the s-parameter sets is used. Things are possible. Further, a specific s parameter may be weighted.
[0023]
An example of the weighted least-squares optimization evaluation function Cost is shown below.

become that way. Here, S represents the s parameter of the small signal equivalent circuit, S ^* represents the measured two-port s parameter, and the subscripts s represent the source ground, g represents the gate ground, and m represents the measurement frequency (prepared in advance). I and j represent ports (1, 2) of the s parameter. Ws and Wg are weights for fitting errors between the common source and the common gate, respectively.
[0024]
In equation (1), the first term on the right side represents the fitting error of the source ground, the second term represents the fitting error of the gate ground, and both are added. That is, in this equation (1), the small signal equivalent circuit parameters are determined so that the sum of the fitting errors between the common source and the common gate is minimized.
[0025]
Various other optimization evaluation functions can be used. For example, the s parameter may be divided into a real part and an imaginary part, and the difference between the measured value and the calculated value may be calculated, and their absolute values may be added. Further, the s parameter is displayed in a polar coordinate format, the difference between the absolute value and the calculated value is calculated separately, and the sum of the absolute values can be used as an optimization evaluation function. Essentially, the improvement effect of the present invention is not affected by the mathematical expression of the optimization evaluation function.
[0026]
FIGS. 3A, 3B and 3C show the optimization of the intrinsic parameters of the gate-source capacitance (Cgs) 9, the gate-drain capacitance (Cgd) 10, and the drain-source capacitance (Cds) 11. Indicates the sensitivity to the evaluation function. When only the commonly used high-frequency grounded source TEG is used (marked with “x”), the sensitivity to the gate-source capacitance (Cgs) 9 is high, but the sensitivity to the drain-source capacitance (Cds) 11 is low. When only the common gate high-frequency TEG is used (indicated by a triangle), the sensitivity to the drain-source capacitance (Cds) 11 is high, but the sensitivity to the gate-source capacitance (Cgs) 9 is low. On the other hand, it can be seen that the method (bold line) according to the present invention has high sensitivity in a well-balanced manner for all parameters (Cgs, Cgd, Cds). This effect allows the intrinsic device parameters 9 to 20 to be extracted with higher accuracy.
[0027]
【The invention's effect】
As described above, according to the present invention, the parameter extraction accuracy of the field-effect transistor is improved, and the drain-source capacitance (Cds), which has low sensitivity to the optimization evaluation function and poor extraction accuracy, is extracted with higher accuracy. This greatly contributes to the improvement of designability in circuit design.
[Brief description of the drawings]
FIGS. 1A, 1B, 1C, and 1D are explanatory diagrams of a high-frequency TEG having a common source, a common gate, a transmission line, and a common drain.
FIGS. 2A, 2B, and 2C are circuit diagrams of small-signal equivalent circuits having a common source, a common gate, and a common drain.
FIG. 3 (a), (b) and (c) are optimization evaluations of intrinsic parameters of gate-source capacitance (Cgs), gate-drain capacitance (Cgd), and drain-source capacitance (Cds). It is a characteristic view showing sensitivity to a function.
[Explanation of symbols]
1: Common source transistor 2: Measurement electrode pad 3: Common gate transistor 4: Transmission line 5: Linear transmission line 6: Common drain transistor 7: Equivalent circuit of measurement electrode pad 8: Equivalent circuit 9 of transmission line portion : Capacitance between gate and source (Cgs)
10: Gate-drain capacitance (Cgd)
11: Drain-source capacitance (Cds)
12: Source inductance 13: Gate resistance 14: Source resistance 15: Drain resistance 16: Ra
17: Rb
18: Resistance representing drain conductance 19: Current source representing drain current 20: Gate inductance

Claims

With the gate electrode of the source-grounded field-effect transistor as the port 1 and the drain electrode as the port 2, the s parameter of the source-grounded two-port is measured,
With the field effect transistor gate grounded, the source electrode is set to port 1 and the drain electrode is set to port 2;
A common-source transistor small-signal equivalent circuit and a common-gate transistor small-signal equivalent circuit are configured using common device parameters,
Fitting the common-source two-port s parameter with the common-source transistor small-signal equivalent circuit and fitting the common-gate two-port s parameter with the common-gate transistor small-signal equivalent circuit using one optimization evaluation function,
A device parameter extraction method for a field effect transistor, wherein a device parameter when the optimization evaluation function indicates an optimal state is an optimal solution.

The device parameter extraction method according to claim 1,
With the gate electrode of the field-effect transistor grounded to the drain as the port 1 and the source electrode as the port 2, the s parameter of the drain-grounded 2 port is measured,
A common-drain transistor small signal equivalent circuit is configured using the common device parameters,
The fitting of the common-drain two-port s parameter by the small-signal equivalent circuit of the common-drain transistor and the above-mentioned two fittings are simultaneously performed using one optimization evaluation function,
A device parameter extraction method for a field effect transistor, wherein a device parameter when the optimization evaluation function indicates an optimal state is an optimal solution.

In the device parameter extraction method according to claim 1 or 2,
A method for extracting device parameters of a field-effect transistor, wherein parasitic capacitance, inductance and resistance due to a peripheral structure of the field-effect transistor are also unknown and are simultaneously extracted with the device parameters.

The device parameter extraction method according to claim 1, 2, or 3,
The method for extracting device parameters of a field effect transistor, wherein the fitting is performed by a least square method.