JP2004180417A - Simultaneous control method for two or more motors, control system for two or more motors, pulse generating circuit for control of two or more motors, and pulse generating ic for control of two or more motors - Google Patents

Simultaneous control method for two or more motors, control system for two or more motors, pulse generating circuit for control of two or more motors, and pulse generating ic for control of two or more motors Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To enable real-time simultaneous control of two or more motors to be controlled simultaneously without slippage even if the processing speed of a CPU is slow and further by quickening the response of the motor. <P>SOLUTION: In this simultaneous control method for two or more motors which simultaneously controls two or more pulse drive motors 10, using CPU 30 for outputting a motor control command, a plurality of pulse generators 21 for generating drive pulses for each motor 10, according to the motor control command, and a CPU interface 22 for connecting these pulse generators 21 with the CPU 30, the CPU 30 outputs motor selection information together with the motor control command, and the CPU interface 22 outputs the above motor control commands roughly simultaneously to two or more pulse generators 21 selected by the motor selection information. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、複数のパルス駆動モータ（ステッピングモータ、サーボモータなど）をリアルタイムに同時制御することができる複数モータ同時制御方法、複数モータ制御システム、複数モータ制御用パルス発生回路及び複数モータ制御用パルス発生ＩＣに関する。
【０００２】
【従来の技術】
複数のパルス駆動モータを一つのＣＰＵで制御する複数モータ制御システムは、種々の分野において広く採用されている。例えば、ＮＣ加工機械においては、Ｘ軸、Ｙ軸、Ｚ軸、θ軸に関するワーク移動や工具移動を行うために、複数のパルス駆動モータを備え、これらのパルス駆動モータを一つのＣＰＵで制御している。
【０００３】
図６は、従来の複数モータ制御システムを示すブロック図である。この図に示すように、従来の複数モータ制御システム１００は、複数のモータ１１０（１）〜１１０（ｎ）と、各モータ１１０（１）〜１１０（ｎ）の駆動パルスを発生する複数のパルス発生ＩＣ１２０（１）〜１２０（ｎ）と、これらのパルス発生ＩＣ１２０（１）〜１２０（ｎ）がバス接続されるＣＰＵ１３０とを備えて構成されている。
【０００４】
ＣＰＵ１３０は、スタートコマンド、ストップコマンドなどのモータ制御コマンドと共に、制御対象となるパルス発生ＩＣ１２０（１）〜１２０（ｎ）のアドレスを出力し、このアドレスで指定されたパルス発生ＩＣ１２０（１）〜１２０（ｎ）は、モータ制御コマンドに応じた駆動パルスを発生し、モータ１１０（１）〜１１０（ｎ）を駆動させる。
【０００５】
図７は、従来の複数モータ制御システムにおける作用を示すタイミングチャート図である。この図に示すように、従来の複数モータ制御システムでは、複数のモータ１１０（１）〜１１０（ｎ）を同時制御（例えば、同時スタート制御）する場合、ＣＰＵ１３０は、スタートコマンドＳ１〜Ｓｎを各パルス発生ＩＣ１２０（１）〜１２０（ｎ）に対してシーケンシャルに出力し、それに応じて各パルス発生ＩＣ１２０（１）〜１２０（ｎ）が駆動パルスを発生させる。これは、同時スタート制御だけでなく、同時ストップ制御、同時速度制御、同時位置制御などにおいても同様である。
【０００６】
このように、従来の複数モータ制御システムでは、ＣＰＵ１３０が各パルス発生ＩＣ１２０（１）〜１２０（ｎ）に対して順番通りに連続したシーケンシャルにモータ制御コマンドを出力するため、各パルス発生ＩＣ１２０（１）〜１２０（ｎ）のパルス発生動作にズレが生じ、特に、ＣＰＵ１３０の処理速度が遅い場合にはズレが大きくなり、各モータ１１０（１）〜１１０（ｎ）を精度良く同時制御することが困難になる。
【０００７】
そこで出願人は、上記の問題を解決することができる複数モータ制御システムを過去に提案した（特許文献１参照）。図８、図９に示すように、この複数モータ制御システム２００のパルス発生ＩＣ２２０（１）〜２２０（ｎ）は、ＣＰＵ２３０が出力したモータ制御コマンドＨ１〜Ｈｎを実行保留状態で一時記憶するレジスタ２２１（１）〜２２１（ｎ）と、このレジスタ２２１（１）〜２２１（ｎ）に一時記憶したモータ制御コマンドＨ１〜Ｈｎの同期実行信号Ｄを入力する同期端子２２２（１）〜２２２（ｎ）とを備える。このように構成された複数モータ制御システム２００によれば、たとえＣＰＵ２３０の処理速度が遅くても、図９に示すように、同期実行信号Ｄを受信したパルス発生ＩＣ２２０（１）は直ちにレジスタ２２１（１）に記憶されたコマンドに従った動作を行い、同期端子２２２（２）〜２２２（ｎ）が２２２（１）と共通接続されており、他の各パルス発生ＩＣ２２０（２）〜２２０（ｎ）もアクティブ信号を同時受信して同時に動作するため、各モータ２１０（１）〜２１０（ｎ）を精度良く同時制御することが可能になる。
【０００８】
しかしながら、上記の複数モータ制御システム２００では、モータ２１０（１）〜２１０（ｎ）を同時制御する場合、ＣＰＵ２３０から各パルス発生ＩＣ２２０（１）〜２２０（ｎ）に対してシーケンシャルにモータ制御コマンドを出力し、その後、ＣＰＵ２３０又は所定のパルス発生ＩＣ２２０（１）〜２２０（ｎ）から同期実行信号Ｄを出力する必要があるため、センサ信号に応じて複数のモータ２１０（１）〜２１０（ｎ）を同時制御するような状況では、モータ２１０（１）〜２１０（ｎ）の応答が遅れる可能性があり、特に、処理速度が遅いＣＰＵ２３０を用いると、リアルタイムな同時制御が困難になるという問題がある。
【０００９】
【特許文献１】
特開平８−２７２４１０号公報
【００１０】
【発明が解決しようとする課題】
本発明は、上記の如き問題点を一掃すべく創案されたものであって、ＣＰＵインタフェースが、ＣＰＵからモータ制御コマンドと共にモータ選択情報を入力し、該モータ選択情報で選択された複数のパルス発生部に対し、前記モータ制御コマンドを略同時に出力することにより、複数モータの同時制御に際して、シーケンシャルなコマンド書き込みが不要になり、その結果、リアルタイムで、かつ精度の高い複数モータ同時制御を行うことができる複数モータ同時制御方法、複数モータ制御システム、複数モータ制御用パルス発生回路及び複数モータ制御用パルス発生ＩＣを提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するために本発明の複数モータ同時制御方法は、モータ制御コマンドを出力するＣＰＵと、前記モータ制御コマンドに応じて、各モータの駆動パルスを発生する複数のパルス発生部と、これらのパルス発生部を前記ＣＰＵに接続するＣＰＵインタフェースとを用いて、複数のパルス駆動モータを同時制御する複数モータ同時制御方法であって、前記ＣＰＵが、モータ制御コマンドと共にモータ選択情報を出力するステップと、前記ＣＰＵインタフェースが、前記モータ選択情報で選択された複数のパルス発生部に対し、前記モータ制御コマンドを略同時に出力するステップと、前記各パルス発生部が、前記モータ制御コマンドに応じて駆動パルスを発生するステップとを備えることを特徴とするものである。
【００１２】
また、上記課題を解決するために本発明の複数モータ制御システムは、モータ制御コマンドを出力するＣＰＵと、前記モータ制御コマンドに応じて、各モータの駆動パルスを発生する複数のパルス発生部と、これらのパルス発生部を前記ＣＰＵに接続するＣＰＵインタフェースとを用いて、複数のパルス駆動モータを制御する複数モータ制御システムであって、前記ＣＰＵは、モータ制御コマンドと共にモータ選択情報を出力するように構成され、前記ＣＰＵインタフェースは、前記モータ選択情報で選択された複数のパルス発生部に対し、前記モータ制御コマンドを略同時に出力するように構成され、前記各パルス発生部は、前記モータ制御コマンドに応じて駆動パルスを発生するように構成されることを特徴とするものである。
【００１３】
また、上記課題を解決するために本発明の複数モータ制御用パルス発生回路は、ＣＰＵが出力するモータ制御コマンドに応じて、各モータの駆動パルスを発生する複数のパルス発生部と、これらのパルス発生部をＣＰＵに接続するＣＰＵインタフェースとを備える複数モータ制御用パルス発生回路であって、前記ＣＰＵインタフェースは、前記ＣＰＵからモータ制御コマンドと共にモータ選択情報を入力し、該モータ選択情報で選択された複数のパルス発生部に対し、前記モータ制御コマンドを略同時に出力するように構成されることを特徴とするものである。
【００１４】
また、上記課題を解決するために本発明の複数モータ制御用パルス発生ＩＣは、ＣＰＵが出力するモータ制御コマンドに応じて、各モータの駆動パルスを発生する複数のパルス発生部と、これらのパルス発生部をＣＰＵに接続するＣＰＵインタフェースとを、一つの半導体パッケージに集積回路として備える複数モータ制御用パルス発生ＩＣであって、前記ＣＰＵインタフェースは、前記ＣＰＵからモータ制御コマンドと共にモータ選択情報を入力し、該モータ選択情報で選択された複数のパルス発生部に対し、前記モータ制御コマンドを略同時に出力するように構成されることを特徴とするものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を好適な実施の形態として例示する複数モータ制御システムを図面に基づいて詳細に説明する。図１は、本発明の実施形態に係る複数モータ制御システムの概略構成を示すブロック図である。この図に示すように、複数モータ制御システム１は、複数のモータ１０（１）〜１０（ｎ）と、これらのモータ１０（１）〜１０（ｎ）の駆動パルスを発生する複数モータ制御用パルス発生ＩＣ（パルス発生回路）２０と、該パルス発生ＩＣ２０にモータ制御コマンドなどを入力するＣＰＵ３０とを備えて構成されている。尚、図１の符号４０（１）〜４０（ｎ）は、パルス発生ＩＣ２０が出力した駆動パルスによりモータ１０を駆動する回路である。
【００１６】
モータ１０（１）〜１０（ｎ）は、ステッピングモータ、サーボモータなどのパルス駆動モータであり、本実施形態で採用されるステッピングモータは、駆動パルスの周波数に比例する速度で回転し、また、回転量が駆動パルス数に比例するという特性を備えている。
【００１７】
ＣＰＵ３０は、例えば、１６ビットのデータ出力端子及び４ビットのアドレス出力端子を備える。本実施形態では、データ出力端子が制御データの出力に使用され、アドレス出力端子が制御データの書き込み先指定に使用される。
【００１８】
図２は、本発明の実施形態に係る制御データの説明図である。この図に示すように、ＣＰＵ３０が出力する制御データは、１６ビットで構成され、その下位８ビットがモータ制御コマンドであり、上位８ビットがモータ選択情報である。モータ制御コマンドには、予め設定されるスタートコマンド、ストップコマンド、速度、速度変更コマンド、移動量変更コマンドなどがある。また、モータ選択情報では、例えば、各ビットが各モータ１０（１）〜１０（ｎ）に対応し、各ビットのＯＮ／ＯＦＦ（１／０）により、対応するモータ１０（１）〜１０（ｎ）が選択される。但し、モータ選択情報は、複数のモータ１０（１）〜１０（ｎ）を同時制御する場合にのみ使用され、各モータ１０（１）〜１０（ｎ）を個別制御する場合は、全てのビットがＯＦＦ（０）とされる。
【００１９】
図３は、本発明の実施形態に係るパルス発生ＩＣの概略構成を示すブロック図である。この図に示すように、パルス発生ＩＣ２０は、複数のパルス発生部２１（１）〜２１（ｎ）と、ＣＰＵインタフェース２２とを備えている。パルス発生部２１（１）〜２１（ｎ）は、前記モータ制御コマンドを解析し、それに対応する駆動パルスを発生すべく構成されている。
【００２０】
図４は、本発明の実施形態に係るパルス発生ＩＣの構成及び同時制御動作を示すブロック図である。この図に示すように、ＣＰＵインタフェース２２は、各パルス発生部２１（１）〜２１（ｎ）に対応して設けられる複数の制御データ格納部２３（１）〜２３（ｎ）と、ＣＰＵ３０が出力した制御データ（モータ制御コマンド及びモータ選択情報）を、ＣＰＵ３０がアドレス指定した制御データ格納部２３（１）〜２３（ｎ）に格納するインタフェースブロック（コマンド入力部）２４と、各制御データ格納部２３（１）〜２３（ｎ）に格納されたモータ制御コマンドを各パルス発生部２１（１）〜２１（ｎ）に出力する軸選択ブロック（コマンド出力部）２５とを備える。
【００２１】
軸選択ブロック２５は、制御データ格納部２３（１）〜２３（ｎ）に制御データが格納されると、制御データに含まれるモータ選択情報を参照する。そして、図５に示すように、モータ選択情報が未選択状態（全てのビットがＯＦＦ）である場合は、制御データ格納部２３（１）〜２３（ｎ）の制御データに含まれるモータ制御コマンドを、対応するパルス発生部２１（１）〜２１（ｎ）に出力する。これにより、各モータ１０（１）〜１０（ｎ）を個別制御することが可能になる。
【００２２】
また、軸選択ブロック２５は、図４に示すように、モータ選択情報が選択状態（複数のビットがＯＮ）である場合、その制御データ格納部２３（１）〜２３（ｎ）に格納されているモータ制御コマンドを、モータ選択情報で選択された複数のパルス発生部２１（１）〜２１（ｎ）に対して出力する。この出力処理は、ハードウエア処理であるため、各パルス発生部２１（１）〜２１（ｎ）には、モータ制御コマンドが略同時に入力される。これにより、各パルス発生部２１（１）〜２１（ｎ）は、モータ制御コマンドに応じた駆動パルスを略同時に発生させることになり、その結果、各モータ１０（１）〜１０（ｎ）を精度良く同時制御することが可能になる。
【００２３】
叙述の如く構成された本発明の実施の形態において、モータ制御コマンドを出力するＣＰＵ３０と、前記モータ制御コマンドに応じて、各モータ１０の駆動パルスを発生する複数のパルス発生部２１（１）〜２１（ｎ）と、これらのパルス発生部２１を前記ＣＰＵ３０に接続するＣＰＵインタフェース２２とを用いて、複数のパルス駆動モータ１０（１）〜１０（ｎ）を同時制御するのであるが、本発明における複数モータの同時制御は、前記ＣＰＵ３０が、モータ制御コマンドと共にモータ選択情報を出力するよう構成され（ステップ１）と、前記ＣＰＵインタフェース２２が、前記モータ選択情報で選択された複数のパルス発生部２１に対し、前記モータ制御コマンドを略同時に出力するように構成され（ステップ２）と、各パルス発生部が、前記モータ制御コマンドに応じて駆動パルスを発生するように構成され（ステップ３）、これら構成に基づいて各ステップ１〜３により制御される。
【００２４】
例えば、モータ１０（１）、１０（３）を同時スタート制御する場合は、図４に示すように、下位８ビットにスタートコマンド（例えば、ｎｎｎｎｎｎｎｎ）がセットされ、上位８ビットにモータ１０（１）、１０（３）を選択するモータ選択情報（例えば、０００００１０１）がセットされた制御データをＣＰＵ３０から出力する。このとき、制御データを書き込む制御データ格納部２３（１）〜２３（ｎ）のアドレス指定は任意であるが、図４においては、制御データ格納部２３（１）に書き込むものとする。制御データ格納部２３（１）に上記の制御データが書き込まれると、軸選択ブロック２５が制御データのモータ選択情報を参照する。ここでは、モータ１０（１）、１０（３）が選択されているので、軸選択ブロック２５は、スタートコマンドをパルス発生部２１（１）、２１（３）に略同時に出力する。そして、パルス発生部２１（１）、２１（３）は、スタートコマンドに応じて駆動パルスを発生し、この駆動パルスによってモータ１０（１）、１０（３）が同時スタートすることになる。
【００２５】
このように構成された複数モータ制御システム１によれば、ＣＰＵインタフェース２２が、ＣＰＵ３０からモータ制御コマンドと共にモータ選択情報を入力し、該モータ選択情報で選択された複数のパルス発生部２１（１）〜２１（ｎ）に対し、前記モータ制御コマンドを略同時に出力するので、複数のモータ１０（１）〜１０（ｎ）を同時制御する際に、ＣＰＵ３０がシーケンシャルなコマンド書き込みを行う必要がない。そのため、ＣＰＵ３０の処理速度が遅くても、複数のモータ１０（１）〜１０（ｎ）をズレなく同時制御でき、しかも、シーケンシャルなコマンド書き込みを行った後、同期信号でコマンド実行を行うものに比べ、モータ１０（１）〜１０（ｎ）の応答を速くし、略リアルタイムな同時制御を行うことが可能になる。
【００２６】
また、本実施形態において、モータ１０（１）を個別スタート制御する場合は、図５に示すように、下位８ビットにスタートコマンド（例えば、ｎｎｎｎｎｎｎｎ）がセットされ、上位８ビットに未選択状態のモータ選択情報（例えば、００００００００）がセットされた制御データをＣＰＵ３０から出力する。このとき、制御データの書き込み先として制御データ格納部２３（１）をアドレス指定する。制御データ格納部２３（１）に上記の制御データが書き込まれると、軸選択ブロック２５が制御データのモータ選択情報を参照する。ここでは、モータ選択情報が未選択状態であるため、軸選択ブロック２５は、スタートコマンドをパルス発生部２１（１）だけに出力する。そして、パルス発生部２１（１）は、スタートコマンドに応じて駆動パルスを発生し、この駆動パルスによってモータ１０（１）だけがスタートすることになる。これにより、一つのパルス発生ＩＣ（パルス発生回路）２０によって複数モータ１０（１）〜１０（ｎ）の同時制御及び個別制御を行うことが可能になる。
【００２７】
【発明の効果】
本発明は、上記のように構成したことにより、ＣＰＵインタフェース２２が、ＣＰＵ３０からモータ制御コマンドと共にモータ選択情報を入力し、該モータ選択情報で選択された複数のパルス発生部２１……に対し、前記モータ制御コマンドを略同時に出力することにより、複数モータ１０……の同時制御に際して、シーケンシャルなコマンド書き込みが不要になり、その結果、リアルタイムで、かつ精度の高い複数モータ同時制御を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る複数モータ制御システムの概略構成を示すブロック図。
【図２】本発明の実施形態に係る制御データの説明図。
【図３】本発明の実施形態に係るパルス発生ＩＣの概略構成を示すブロック図。
【図４】本発明の実施形態に係るパルス発生ＩＣの構成及び同時制御動作を示すブロック図。
【図５】本発明の実施形態に係るパルス発生ＩＣの個別制御動作を示すブロック図。
【図６】従来の複数モータ制御システムを示すブロック図。
【図７】従来の複数モータ制御システムにおける作用を示すタイミングチャート図。
【図８】他の従来例を示す複数モータ制御システムのブロック図。
【図９】他の従来例における作用を示すタイミングチャート図。
【符号の説明】
１ 複数モータ制御システム
１０ モータ
２０ パルス発生ＩＣ
２１ パルス発生部
２２ ＣＰＵインタフェース
２３ 制御データ格納部
２４ インタフェースブロック
２５ 軸選択ブロック
３０ ＣＰＵ
４０ 駆動回路
１００ 複数モータ制御システム
１１０ モータ
１２０ パルス発生ＩＣ
１３０ ＣＰＵ
２００ 複数モータ制御システム
２１０ モータ
２２０ パルス発生ＩＣ
２２１ レジスタ
２２２ 同期端子
２３０ ＣＰＵ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a multiple motor simultaneous control method, a multiple motor control system, a multiple motor control pulse generation circuit, and a multiple motor control pulse capable of simultaneously controlling a plurality of pulse drive motors (stepping motors, servo motors, etc.) in real time. It relates to the generated IC.
[0002]
[Prior art]
A multiple motor control system that controls a plurality of pulse drive motors with one CPU has been widely adopted in various fields. For example, an NC processing machine is provided with a plurality of pulse drive motors for performing workpiece movement and tool movement on the X, Y, Z, and θ axes, and these pulse drive motors are controlled by a single CPU. ing.
[0003]
FIG. 6 is a block diagram showing a conventional multiple motor control system. As shown in FIG. 1, a conventional multiple motor control system 100 includes a plurality of motors 110 (1) to 110 (n) and a plurality of pulses for generating drive pulses for each of the motors 110 (1) to 110 (n). The pulse generating ICs 120 (1) to 120 (n) are provided with a CPU 130 to which these pulse generating ICs 120 (1) to 120 (n) are bus-connected.
[0004]
The CPU 130 outputs the addresses of the pulse generation ICs 120 (1) to 120 (n) to be controlled together with the motor control commands such as the start command and the stop command, and the pulse generation ICs 120 (1) to 120 (120) specified by the addresses. (N) generates a drive pulse according to the motor control command to drive the motors 110 (1) to 110 (n).
[0005]
FIG. 7 is a timing chart showing the operation of the conventional multiple motor control system. As shown in this figure, in the conventional multiple motor control system, when performing simultaneous control (for example, simultaneous start control) of the plurality of motors 110 (1) to 110 (n), the CPU 130 transmits start commands S1 to Sn to each of them. The pulses are sequentially output to the pulse generation ICs 120 (1) to 120 (n), and each of the pulse generation ICs 120 (1) to 120 (n) generates a drive pulse accordingly. This applies not only to simultaneous start control but also to simultaneous stop control, simultaneous speed control, simultaneous position control, and the like.
[0006]
As described above, in the conventional multiple motor control system, the CPU 130 outputs the motor control command to each of the pulse generation ICs 120 (1) to 120 (n) sequentially and sequentially. ) To 120 (n) are shifted, especially when the processing speed of the CPU 130 is low, the shift becomes large, and simultaneous control of the motors 110 (1) to 110 (n) can be performed with high accuracy. It becomes difficult.
[0007]
Therefore, the applicant has proposed a multiple motor control system capable of solving the above problem in the past (see Patent Document 1). As shown in FIGS. 8 and 9, the pulse generation ICs 220 (1) to 220 (n) of the multiple motor control system 200 temporarily store the motor control commands H1 to Hn output from the CPU 230 in an execution pending state. (1) to 221 (n) and synchronization terminals 222 (1) to 222 (n) for inputting synchronization execution signals D of the motor control commands H1 to Hn temporarily stored in the registers 221 (1) to 221 (n). And According to the multiple motor control system 200 configured as described above, even if the processing speed of the CPU 230 is low, the pulse generation IC 220 (1) that has received the synchronization execution signal D immediately receives the register 221 () as shown in FIG. The operation according to the command stored in 1) is performed, the synchronization terminals 222 (2) to 222 (n) are commonly connected to 222 (1), and the other pulse generation ICs 220 (2) to 220 (n) are connected. ) Also simultaneously receives the active signals and operates at the same time, so that it is possible to simultaneously control the motors 210 (1) to 210 (n) with high accuracy.
[0008]
However, in the above-described multiple motor control system 200, when the motors 210 (1) to 210 (n) are simultaneously controlled, the motor control command is sequentially transmitted from the CPU 230 to each of the pulse generation ICs 220 (1) to 220 (n). Output, and thereafter, it is necessary to output the synchronization execution signal D from the CPU 230 or the predetermined pulse generation ICs 220 (1) to 220 (n). Therefore, the plurality of motors 210 (1) to 210 (n) according to the sensor signals. , The response of the motors 210 (1) to 210 (n) may be delayed. In particular, when the CPU 230 having a slow processing speed is used, real-time simultaneous control becomes difficult. is there.
[0009]
[Patent Document 1]
JP-A-8-272410
[Problems to be solved by the invention]
SUMMARY OF THE INVENTION The present invention has been devised in order to eliminate the above-described problems. A CPU interface inputs motor selection information together with a motor control command from a CPU, and generates a plurality of pulses selected by the motor selection information. By outputting the motor control command to the unit at substantially the same time, sequential command writing is not required in simultaneous control of a plurality of motors. As a result, real-time and highly accurate simultaneous control of a plurality of motors can be performed. An object of the present invention is to provide a multiple motor simultaneous control method, a multiple motor control system, a multiple motor control pulse generation circuit, and a multiple motor control pulse generation IC.
[0011]
[Means for Solving the Problems]
In order to solve the above problem, a method for simultaneously controlling a plurality of motors according to the present invention includes a CPU that outputs a motor control command, a plurality of pulse generators that generate drive pulses for each motor in response to the motor control command, A multiple motor simultaneous control method for simultaneously controlling a plurality of pulse drive motors using a CPU interface that connects the pulse generation unit to the CPU, wherein the CPU outputs motor selection information together with a motor control command. Outputting the motor control command to the plurality of pulse generators selected by the motor selection information at substantially the same time; and driving each of the pulse generators in response to the motor control command. Generating a pulse.
[0012]
Further, in order to solve the above problem, a multiple motor control system according to the present invention includes a CPU that outputs a motor control command, and a plurality of pulse generators that generate drive pulses for each motor according to the motor control command. A multiple motor control system that controls a plurality of pulse drive motors using a CPU interface that connects these pulse generators to the CPU, wherein the CPU outputs motor selection information together with a motor control command. The CPU interface is configured to output the motor control command substantially simultaneously to a plurality of pulse generators selected by the motor selection information, and each of the pulse generators is configured to output the motor control command. It is characterized in that it is configured to generate a drive pulse in response.
[0013]
According to another aspect of the present invention, there is provided a pulse generator for controlling a plurality of motors, comprising: a plurality of pulse generators for generating a drive pulse for each motor in response to a motor control command output by a CPU; A pulse generating circuit for controlling a plurality of motors, comprising a CPU interface for connecting a generating unit to a CPU, wherein the CPU interface inputs motor selection information together with a motor control command from the CPU, and is selected by the motor selection information. The motor control command is output to a plurality of pulse generators substantially simultaneously.
[0014]
According to another aspect of the present invention, there is provided a pulse generating IC for controlling a plurality of motors, comprising: a plurality of pulse generating units for generating driving pulses for each motor in response to a motor control command output by a CPU; A multiple motor control pulse generation IC including a CPU interface for connecting a generation unit to a CPU as an integrated circuit in one semiconductor package, wherein the CPU interface inputs motor selection information together with a motor control command from the CPU. The motor control command is output substantially simultaneously to a plurality of pulse generators selected by the motor selection information.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a multiple motor control system that exemplifies an embodiment of the present invention as a preferred embodiment will be described in detail with reference to the drawings. FIG. 1 is a block diagram illustrating a schematic configuration of a multiple motor control system according to an embodiment of the present invention. As shown in this figure, a multiple motor control system 1 includes a plurality of motors 10 (1) to 10 (n) and a plurality of motor control systems for generating drive pulses for the motors 10 (1) to 10 (n). It includes a pulse generation IC (pulse generation circuit) 20 and a CPU 30 that inputs a motor control command and the like to the pulse generation IC 20. Reference numerals 40 (1) to 40 (n) in FIG. 1 denote circuits for driving the motor 10 by driving pulses output from the pulse generation IC 20.
[0016]
The motors 10 (1) to 10 (n) are pulse driving motors such as stepping motors and servo motors. The stepping motor employed in the present embodiment rotates at a speed proportional to the frequency of the driving pulse. It has a characteristic that the amount of rotation is proportional to the number of drive pulses.
[0017]
The CPU 30 includes, for example, a 16-bit data output terminal and a 4-bit address output terminal. In this embodiment, the data output terminal is used for outputting control data, and the address output terminal is used for specifying a control data write destination.
[0018]
FIG. 2 is an explanatory diagram of control data according to the embodiment of the present invention. As shown in this figure, the control data output by the CPU 30 is composed of 16 bits, the lower 8 bits of which are motor control commands, and the upper 8 bits are motor selection information. The motor control commands include a preset start command, stop command, speed, speed change command, movement amount change command, and the like. In the motor selection information, for example, each bit corresponds to each of the motors 10 (1) to 10 (n), and the ON / OFF (1/0) of each bit corresponds to the corresponding motor 10 (1) to 10 (n). n) is selected. However, the motor selection information is used only when simultaneously controlling a plurality of motors 10 (1) to 10 (n), and when individually controlling each of the motors 10 (1) to 10 (n), all bits are used. Is set to OFF (0).
[0019]
FIG. 3 is a block diagram showing a schematic configuration of the pulse generation IC according to the embodiment of the present invention. As shown in this figure, the pulse generation IC 20 includes a plurality of pulse generation units 21 (1) to 21 (n) and a CPU interface 22. The pulse generators 21 (1) to 21 (n) are configured to analyze the motor control command and generate a corresponding drive pulse.
[0020]
FIG. 4 is a block diagram illustrating a configuration and a simultaneous control operation of the pulse generation IC according to the embodiment of the present invention. As shown in the figure, the CPU interface 22 includes a plurality of control data storage units 23 (1) to 23 (n) provided corresponding to the respective pulse generation units 21 (1) to 21 (n), and a CPU 30. An interface block (command input unit) 24 for storing the output control data (motor control command and motor selection information) in the control data storage units 23 (1) to 23 (n) addressed by the CPU 30; An axis selection block (command output unit) 25 that outputs the motor control commands stored in the units 23 (1) to 23 (n) to the respective pulse generators 21 (1) to 21 (n).
[0021]
When the control data is stored in the control data storage units 23 (1) to 23 (n), the axis selection block 25 refers to the motor selection information included in the control data. Then, as shown in FIG. 5, when the motor selection information is in an unselected state (all bits are OFF), the motor control command included in the control data of the control data storage units 23 (1) to 23 (n) is included. To the corresponding pulse generators 21 (1) to 21 (n). This makes it possible to individually control each of the motors 10 (1) to 10 (n).
[0022]
As shown in FIG. 4, when the motor selection information is in the selected state (a plurality of bits are ON), the axis selection block 25 is stored in the control data storage units 23 (1) to 23 (n). The motor control command is output to the plurality of pulse generators 21 (1) to 21 (n) selected by the motor selection information. Since this output process is a hardware process, a motor control command is input to each of the pulse generators 21 (1) to 21 (n) substantially simultaneously. As a result, each of the pulse generators 21 (1) to 21 (n) generates drive pulses substantially simultaneously according to the motor control command. As a result, each of the motors 10 (1) to 10 (n) is generated. Simultaneous control can be performed with high accuracy.
[0023]
In the embodiment of the present invention configured as described above, the CPU 30 that outputs a motor control command, and the plurality of pulse generators 21 (1) to 21 that generate drive pulses for each motor 10 according to the motor control command. A plurality of pulse drive motors 10 (1) to 10 (n) are simultaneously controlled by using a CPU interface 21 that connects these pulse generators 21 to the CPU 30. In the simultaneous control of a plurality of motors, the CPU 30 is configured to output motor selection information together with a motor control command (step 1), and the CPU interface 22 outputs the plurality of pulse generators selected by the motor selection information. 21 is configured to output the motor control command substantially simultaneously (step 2). But in response to said motor control command is configured to generate a driving pulse (step 3), is controlled by the steps 1-3 based on these configurations.
[0024]
For example, when performing simultaneous start control of the motors 10 (1) and 10 (3), as shown in FIG. 4, a start command (for example, nnnnnnnnn) is set in the lower 8 bits, and the motor 10 (1) is set in the upper 8 bits. The CPU 30 outputs control data in which motor selection information (for example, 00000101) for selecting 10 (3) is set. At this time, the address designation of the control data storage units 23 (1) to 23 (n) for writing the control data is arbitrary, but in FIG. 4, it is assumed that the address is written to the control data storage unit 23 (1). When the above control data is written in the control data storage unit 23 (1), the axis selection block 25 refers to the motor selection information of the control data. Here, since the motors 10 (1) and 10 (3) are selected, the axis selection block 25 outputs a start command to the pulse generators 21 (1) and 21 (3) substantially simultaneously. Then, the pulse generators 21 (1) and 21 (3) generate a drive pulse in response to the start command, and the motors 10 (1) and 10 (3) are started simultaneously by the drive pulse.
[0025]
According to the multiple motor control system 1 configured as described above, the CPU interface 22 inputs the motor selection information from the CPU 30 together with the motor control command, and the plurality of pulse generators 21 (1) selected by the motor selection information. Since the motor control commands are output substantially simultaneously to the motors 21 to 21 (n), there is no need for the CPU 30 to perform sequential command writing when simultaneously controlling a plurality of motors 10 (1) to 10 (n). Therefore, even if the processing speed of the CPU 30 is low, the plurality of motors 10 (1) to 10 (n) can be simultaneously controlled without deviation, and the command is executed by the synchronous signal after performing the sequential command writing. In comparison, it is possible to make the response of the motors 10 (1) to 10 (n) faster, and to perform substantially real-time simultaneous control.
[0026]
Further, in the present embodiment, when the individual start control of the motor 10 (1) is performed, as shown in FIG. The CPU 30 outputs control data in which motor selection information (for example, 0000000000) is set. At this time, the control data storage unit 23 (1) is specified as an address as a control data write destination. When the above control data is written in the control data storage unit 23 (1), the axis selection block 25 refers to the motor selection information of the control data. Here, since the motor selection information is in an unselected state, the axis selection block 25 outputs a start command only to the pulse generator 21 (1). Then, the pulse generator 21 (1) generates a drive pulse in response to the start command, and only the motor 10 (1) starts by the drive pulse. This makes it possible to perform simultaneous control and individual control of the plurality of motors 10 (1) to 10 (n) by one pulse generation IC (pulse generation circuit) 20.
[0027]
【The invention's effect】
According to the present invention, as described above, the CPU interface 22 inputs the motor selection command and the motor selection information from the CPU 30 and sends the motor selection information to the plurality of pulse generators 21 selected by the motor selection information. By outputting the motor control commands at substantially the same time, sequential command writing is not required in simultaneous control of the plurality of motors 10... As a result, real-time and highly accurate simultaneous control of a plurality of motors can be performed. .
[Brief description of the drawings]
FIG. 1 is a block diagram showing a schematic configuration of a multiple motor control system according to an embodiment of the present invention.
FIG. 2 is an explanatory diagram of control data according to the embodiment of the present invention.
FIG. 3 is a block diagram showing a schematic configuration of a pulse generation IC according to the embodiment of the present invention.
FIG. 4 is a block diagram showing a configuration and a simultaneous control operation of the pulse generation IC according to the embodiment of the present invention.
FIG. 5 is a block diagram showing an individual control operation of the pulse generation IC according to the embodiment of the present invention.
FIG. 6 is a block diagram showing a conventional multiple motor control system.
FIG. 7 is a timing chart showing an operation in a conventional multiple motor control system.
FIG. 8 is a block diagram of a multiple motor control system showing another conventional example.
FIG. 9 is a timing chart showing an operation in another conventional example.
[Explanation of symbols]
1 Multiple motor control system 10 Motor 20 Pulse generation IC
21 pulse generation unit 22 CPU interface 23 control data storage unit 24 interface block 25 axis selection block 30 CPU
40 drive circuit 100 plural motor control system 110 motor 120 pulse generation IC
130 CPU
200 Multiple motor control system 210 Motor 220 Pulse generation IC
221 register 222 synchronization terminal 230 CPU

Claims (7)

モータ制御コマンドを出力するＣＰＵと、前記モータ制御コマンドに応じて、各モータの駆動パルスを発生する複数のパルス発生部と、これらのパルス発生部を前記ＣＰＵに接続するＣＰＵインタフェースとを用いて、複数のパルス駆動モータを同時制御する複数モータ同時制御方法であって、
前記ＣＰＵが、モータ制御コマンドと共にモータ選択情報を出力するステップと、
前記ＣＰＵインタフェースが、前記モータ選択情報で選択された複数のパルス発生部に対し、前記モータ制御コマンドを略同時に出力するステップと、
前記各パルス発生部が、前記モータ制御コマンドに応じて駆動パルスを発生するステップと
を備えることを特徴とする複数モータ同時制御方法。Using a CPU that outputs a motor control command, a plurality of pulse generators that generate drive pulses for each motor according to the motor control command, and a CPU interface that connects these pulse generators to the CPU, A multiple motor simultaneous control method for simultaneously controlling a plurality of pulse drive motors,
A step in which the CPU outputs motor selection information together with a motor control command;
A step in which the CPU interface outputs the motor control command to the plurality of pulse generators selected by the motor selection information substantially simultaneously;
Generating a drive pulse in response to the motor control command. モータ制御コマンドを出力するＣＰＵと、前記モータ制御コマンドに応じて、各モータの駆動パルスを発生する複数のパルス発生部と、これらのパルス発生部を前記ＣＰＵに接続するＣＰＵインタフェースとを用いて、複数のパルス駆動モータを制御する複数モータ制御システムであって、
前記ＣＰＵは、モータ制御コマンドと共にモータ選択情報を出力するように構成され、
前記ＣＰＵインタフェースは、前記モータ選択情報で選択された複数のパルス発生部に対し、前記モータ制御コマンドを略同時に出力するように構成され、
前記各パルス発生部は、前記モータ制御コマンドに応じて駆動パルスを発生するように構成される
ことを特徴とする複数モータ制御システム。Using a CPU that outputs a motor control command, a plurality of pulse generators that generate drive pulses for each motor according to the motor control command, and a CPU interface that connects these pulse generators to the CPU, A multiple motor control system for controlling a plurality of pulse drive motors,
The CPU is configured to output motor selection information together with a motor control command,
The CPU interface is configured to output the motor control command substantially simultaneously to a plurality of pulse generators selected by the motor selection information,
The multi-motor control system according to claim 1, wherein each of the pulse generators is configured to generate a drive pulse in response to the motor control command. 前記ＣＰＵインタフェースは、各パルス発生部に対応して設けられる複数の制御データ格納部と、前記ＣＰＵが出力したモータ制御コマンド及びモータ選択情報を、前記ＣＰＵがアドレス指定した制御データ格納部に格納するコマンド入力部と、各制御データ格納部に格納されたモータ制御コマンドを各パルス発生部に出力するコマンド出力部とを有し、該コマンド出力部は、各制御データ格納部のモータ選択情報が未選択状態のとき、各制御データ格納部のモータ制御コマンドを、それぞれ対応するパルス発生部に出力する一方、モータ選択情報が選択状態のときは、その制御データ格納部に格納されたモータ制御コマンドを、モータ選択情報で選択された複数のパルス発生部に対して略同時に出力するように構成されることを特徴とする請求項２記載の複数モータ制御システム。The CPU interface stores a plurality of control data storage units provided corresponding to each pulse generation unit, and a motor control command and motor selection information output by the CPU in a control data storage unit addressed by the CPU. It has a command input unit and a command output unit that outputs a motor control command stored in each control data storage unit to each pulse generation unit, and the command output unit does not receive the motor selection information of each control data storage unit. When in the selected state, the motor control command of each control data storage unit is output to the corresponding pulse generation unit, while when the motor selection information is in the selected state, the motor control command stored in the control data storage unit is Is configured to output substantially simultaneously to a plurality of pulse generators selected by the motor selection information. Motomeko 2 multiple motor control system according. ＣＰＵが出力するモータ制御コマンドに応じて、各モータの駆動パルスを発生する複数のパルス発生部と、これらのパルス発生部をＣＰＵに接続するＣＰＵインタフェースとを備える複数モータ制御用パルス発生回路であって、
前記ＣＰＵインタフェースは、前記ＣＰＵからモータ制御コマンドと共にモータ選択情報を入力し、該モータ選択情報で選択された複数のパルス発生部に対し、前記モータ制御コマンドを略同時に出力するように構成されることを特徴とする複数モータ制御用パルス発生回路。A multi-motor control pulse generation circuit comprising: a plurality of pulse generation units for generating drive pulses for each motor in response to a motor control command output by the CPU; and a CPU interface connecting the pulse generation units to the CPU. hand,
The CPU interface is configured to input motor selection information together with a motor control command from the CPU, and to output the motor control command substantially simultaneously to a plurality of pulse generators selected by the motor selection information. A pulse generation circuit for controlling a plurality of motors. 前記ＣＰＵインタフェースは、各パルス発生部に対応して設けられる複数の制御データ格納部と、前記ＣＰＵが出力したモータ制御コマンド及びモータ選択情報を、前記ＣＰＵがアドレス指定した制御データ格納部に格納するコマンド入力部と、各制御データ格納部に格納されたモータ制御コマンドを各パルス発生部に出力するコマンド出力部とを有し、該コマンド出力部は、各制御データ格納部のモータ選択情報が未選択状態のとき、各制御データ格納部のモータ制御コマンドを、それぞれ対応するパルス発生部に出力する一方、モータ選択情報が選択状態のときは、その制御データ格納部に格納されたモータ制御コマンドを、モータ選択情報で選択された複数のパルス発生部に対して略同時に出力するように構成されることを特徴とする請求項４記載の複数モータ制御用パルス発生回路。The CPU interface stores a plurality of control data storage units provided corresponding to each pulse generation unit, and a motor control command and motor selection information output by the CPU in a control data storage unit addressed by the CPU. It has a command input unit and a command output unit that outputs a motor control command stored in each control data storage unit to each pulse generation unit, and the command output unit does not receive the motor selection information of each control data storage unit. When in the selected state, the motor control command of each control data storage unit is output to the corresponding pulse generation unit, while when the motor selection information is in the selected state, the motor control command stored in the control data storage unit is Is configured to output substantially simultaneously to a plurality of pulse generators selected by the motor selection information. Multiple motor control pulse generation circuit of Motomeko 4 wherein. ＣＰＵが出力するモータ制御コマンドに応じて、各モータの駆動パルスを発生する複数のパルス発生部と、これらのパルス発生部をＣＰＵに接続するＣＰＵインタフェースとを、一つの半導体パッケージに集積回路として備える複数モータ制御用パルス発生ＩＣであって、
前記ＣＰＵインタフェースは、前記ＣＰＵからモータ制御コマンドと共にモータ選択情報を入力し、該モータ選択情報で選択された複数のパルス発生部に対し、前記モータ制御コマンドを略同時に出力するように構成されることを特徴とする複数モータ制御用パルス発生ＩＣ。A plurality of pulse generators for generating drive pulses for each motor in response to a motor control command output by the CPU, and a CPU interface for connecting these pulse generators to the CPU are provided as an integrated circuit in one semiconductor package. A pulse generating IC for controlling a plurality of motors,
The CPU interface is configured to input motor selection information together with a motor control command from the CPU, and to output the motor control command substantially simultaneously to a plurality of pulse generators selected by the motor selection information. A pulse generating IC for controlling a plurality of motors. 前記ＣＰＵインタフェースは、各パルス発生部に対応して設けられる複数の制御データ格納部と、前記ＣＰＵが出力したモータ制御コマンド及びモータ選択情報を、前記ＣＰＵがアドレス指定した制御データ格納部に格納するコマンド入力部と、各制御データ格納部に格納されたモータ制御コマンドを各パルス発生部に出力するコマンド出力部とを有し、該コマンド出力部は、各制御データ格納部のモータ選択情報が未選択状態のとき、各制御データ格納部のモータ制御コマンドを、それぞれ対応するパルス発生部に出力する一方、モータ選択情報が選択状態のときは、その制御データ格納部に格納されたモータ制御コマンドを、モータ選択情報で選択された複数のパルス発生部に対して略同時に出力するように構成されることを特徴とする請求項６記載の複数モータ制御用パルス発生ＩＣ。The CPU interface stores a plurality of control data storage units provided corresponding to each pulse generation unit, and a motor control command and motor selection information output by the CPU in a control data storage unit addressed by the CPU. It has a command input unit and a command output unit that outputs a motor control command stored in each control data storage unit to each pulse generation unit, and the command output unit does not receive the motor selection information of each control data storage unit. When in the selected state, the motor control command of each control data storage unit is output to the corresponding pulse generation unit, while when the motor selection information is in the selected state, the motor control command stored in the control data storage unit is Is configured to output substantially simultaneously to a plurality of pulse generators selected by the motor selection information. Multiple motor control pulse generator IC of Motomeko 6 wherein.
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