JP2004178591A - ダイナミック・トレース用プログレッシブ拡張圧縮マスク - Google Patents
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Abstract
【解決手段】トレース・アドレス圧縮方法および装置は、現トレース・アドレス(501)のそれぞれの区間を、格納されている比較アドレス(516、526)と比較する。それぞれの区間に対する比較結果は、トレース・ストリーム・コントローラ(503)に供給される。トレース・ストリーム・コントローラは、比較アドレスと一致しない現トレース・アドレスの下位区間、または比較アドレスと一致しない現トレース・アドレスの区間よりも下位にある区間のみを送信する。これによって、送信するデータ量を削減する。比較アドレス(526)は、メモリ・マップ・レジスタ書き込み動作から得ることができる。比較アドレス(516)は、完全な不一致があった場合には、現トレース・アドレスで更新することができる。
【選択図】図5
Description
本発明のこれらおよびその他の態様を図面に示す。
(1)トレース・アドレスの比較方法であって、
比較アドレスを格納するステップと、
現トレース・アドレスのそれぞれの等しい長さの区間(セクション)を、格納した比較アドレスと比較するステップと、
前記格納した比較アドレスのそれぞれの区間と一致しない前記現トレース・アドレスの最下位区間、または前記格納した比較アドレスと一致しない前記現トレース・アドレスの区間よりも下位にある前記トレース・アドレスの下位区間のみを送信することによって、前記現トレース・アドレスの指示を送信するステップと、
から成る、トレース・アドレスの比較方法。
(2)前記比較するステップは、前記現トレース・アドレスの区間を、前記格納した比較アドレスの対応する区間と、最上位区間から最下位区間まで順次比較する、第1項記載のトレース・アドレスの比較方法。
(3) 更に、中央演算装置のメモリ・マップ・レジスタへの書き込み動作によって、前記比較アドレスを指定するステップを含む、第1項記載のトレース・アドレスの比較方法。
(4)更に、前記現トレース・アドレスに、前記格納した比較アドレスのそれぞれの区間と一致する区間がない場合、前記現トレース・アドレスを前記比較アドレスとして格納するステップを含む、第1項記載のトレース・アドレスの比較方法。
(5)前記区間は、前記格納した以前のトレース・アドレスおよび前記現トレース・アドレスの長さの整数分の1である、第1項記載のトレース・アドレスの比較方法。
現トレース・アドレスを受け取る入力と、
比較アドレスを格納する比較アドレス・レジスタと、
複数の区間比較器であって、各区間比較器が前記比較アドレス・レジスタに接続されて前記比較アドレスの1区間を受け取り、更に前記入力に接続されて前記現トレース・アドレスの対応する区間を受け取り、各々、前記対応する区間の一致または不一致を示す、複数の区間比較器と、
前記入力と前記区間比較器の各々とに接続されたトレース・ストリーム制御部であって、前記格納した比較アドレスのそれぞれの区間と一致しない前記現トレース・アドレスの最下位区間、または前記格納した比較アドレスと一致しない前記現トレース・アドレスの区間よりも下位にある、前記現トレース・アドレスの下位区間のみを送信する、トレース・ストリーム制御部と、
を備えているトレース圧縮装置。
(7)更に、
前記比較アドレス・レジスタの出力を受け取る第1入力と、メモリ・マップ書き込みデータを受け取る第2入力と、前記比較レジスタの入力に接続された出力と、制御入力とを有するマルチプレクサであって、前記制御入力における信号に応じて、前記第1入力または前記第2入力の一方を前記出力に結合する、マルチプレクサを備えており、
前記マルチプレクサの前記制御入力が、メモリ・マップ書き込み指示を受け取り、該マルチプレクサが前記第2入力を選択することによって、前記比較アドレス・レジスタに対応するアドレスへのメモリ・マップ・レジスタ書き込み時に、前記メモリ・マップ書き込みデータを前記比較レジスタに格納する、第6項記載のトレース圧縮装置。
(8)更に、
前記比較アドレス・レジスタの出力を受け取る第1入力と、前記現トレース・アドレスを受け取る第2入力と、前記比較アドレス・レジスタの入力に接続された出力と、制御入力とを有するマルチプレクサであって、前記制御入力における信号に応じて前記第1入力または前記第2入力の一方を前記出力に結合する、マルチプレクサを備えており、
前記トレース・ストリーム制御部が、前記マルチプレクサの前記制御入力に接続されており、前記現トレース・アドレスに前記比較アドレス・レジスタの対応する区間と一致する区間がない場合、前記トレース・ストリーム制御部が前記マルチプレクサの前記制御入力に信号を供給し、前記マルチプレクサに前記第2入力を選択させることによって、前記現トレース・アドレスを前記比較アドレス・レジスタに格納する、第6項記載のトレース圧縮装置。
(9)前記区間は、格納されている以前のアドレスおよび現トレース・アドレスの長さの整数分の1である、第6項記載のトレース・アドレス圧縮装置。
(10)前記以前のトレース・アドレスおよび前記現アドレスは、32ビットの長さを有し、
前記複数の区間比較器は、それぞれ、前記以前のトレース・アドレスおよび前記現トレース・アドレスのそれぞれ上位3バイトを比較する3つのバイト比較器から成り、
前記トレース・ストリーム制御部は、
最上位ビット比較器が一致を検出しない場合、前記現トレース・アドレスの4バイトを送信し、
最上位バイト比較器が一致を検出し、第2位バイト比較器が一致を検出しない場合、前記現トレース・アドレスの上位3バイトを送信し、
最上位バイト比較器および第2位バイト比較器が一致を検出し、第3位バイト比較器が一致を検出しない場合、前記現トレース・アドレスの上位2バイトを送信し、
最上位バイト比較器、第2位バイト比較器、および第3位バイト比較器が各々一致を検出した場合、前記現トレース・アドレスの最下位バイトを送信する、
ように動作する、第6項記載のトレース・アドレス圧縮装置。
110 デバッガ・アプリケーション・プログラム
120 ホスト・コンピュータ
130 エミュレーション・コントローラ
140 オンチップ・デバッグ機構
201 CPUコア
210 バス・イベント検出器
211 補助イベント検出器
213 カウンタ/ステートマシン
220 トリガ・ビルダ
230 トレース収集
240 トレース・エクスポート
241 リアル・タイム・データ交換エクスポート
245 局部発振器
250 走査アダプタ
260 ピン・マネージャおよびピン・マクロ
501 アドレス入力
502 出力
503 トレース・ストリーム制御回路
504、505、506 NORゲート
510 漸進トレース比較部
511 バイト1比較器
512 バイト2比較器
513 バイト3比較器
515 マルチプレクサ
516 比較アドレス・レジスタ
520 プログラマブル比較ユニット
521、522、523 比較器
525 マルチプレクサ
526 比較アドレス・レジスタ
527 ライト・バス
Claims (2)
- トレース・アドレスの比較方法であって、
比較アドレスを格納するステップと、
現トレース・アドレスのそれぞれの等しい長さの区間を、格納した比較アドレスと比較するステップと、
前記格納した比較アドレスのそれぞれの区間と一致しない前記現トレース・アドレスの下位区間、または前記格納した比較アドレスと一致しない前記現トレース・アドレスの区間よりも下位にある前記トレース・アドレスの下位区間のみを送信することによって、前記現トレース・アドレスの指示を送信するステップと、
から成ることを特徴とするトレース・アドレスの比較方法。 - トレース圧縮装置であって、
現トレース・アドレスを受け取る入力と、
比較アドレスを格納する比較アドレス・レジスタと、
複数の区間比較器であって、各区間比較器が前記比較アドレス・レジスタに接続されて前記比較アドレスの1区間を受け取り、更に前記入力に接続されて前記現トレース・アドレスの対応する区間を受け取り、各々、前記対応する区間の一致または不一致を示す、区間比較器と、
前記入力と前記区間比較器の各々とに接続されたトレース・ストリーム制御部であって、前記格納した比較アドレスのそれぞれの区間と一致しない前記現トレース・アドレスの下位区間、または前記格納した比較アドレスと一致しない前記現トレース・アドレスの区間よりも下位にある、前記現トレース・アドレスの下位区間のみを送信する、トレース・ストリーム制御部と、
を備えていることを特徴とするトレース圧縮装置。
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