【０００１】
【発明の属する技術分野】
この発明は、半導体メモリの救済解析装置に関するものである。
【０００２】
【従来の技術】
従来の半導体メモリの救済解析装置は、周知のように、テスタに接続して用いられ、テスタによる被測定半導体メモリの良、不良の判定結果を蓄えるフェイルメモリと、フェイルメモリから判定結果を読み出して救済解析を行なう救済解析部とを備え、テストの実行中に救済解析を行なうものであった。即ち、テスト項目が複数ある場合、１つのテスト項目が終了する毎に救済解析を行ない、被測定半導体メモリの全数が良品の場合は、全数について次のテスト項目を実施し、不良品が発生した場合は、不良品を除く残りの被測定半導体メモリについて次のテスト項目を実施するようにしていた（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開２００２−４２４８５号公報（段落００１０）
【０００４】
【発明が解決しようとする課題】
従来の半導体メモリの救済解析装置は以上のように、テスト中において、１つのテスト項目が終了する毎に救済解析を行なうものであったが、被測定半導体メモリの微細化と大容量化により不良ビットの増加に伴なって冗長回路も大型化し、救済解析時間も増大しているため、救済解析作業でテスタを一時停止すると、高価なテスタのスループットが低下するという問題点があった。
この発明は、上記のような問題点を解消するためになされたもので、全テスト項目のテスト完了後に救済解析を行なうようにした半導体メモリの救済解析装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
この発明に係る半導体メモリの救済解析装置は、所定の被測定半導体メモリに対して実施するテスト項目数に対応した数のフェイルメモリと、上記各テスト項目のテストを所定の順序で実施し、その結果を各テスト項目に対応したフェイルメモリにそれぞれ蓄積すると共に、全テスト項目のテスト完了後に上記フェイルメモリからテスト結果を読み出して上記各テスト項目の救済解析を上記テストの項目順あるいは上記テストとは逆の項目順に実施するＣＰＵとを備えたものである。
【０００６】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を図にもとづいて説明する。図１は、テスタと実施の形態１の救済解析装置の構成を示すブロック図である。この実施の形態は、被測定半導体メモリが８個で、テスタのテスト項目が４項目の場合を例示している。図１において、テスタ１０は被測定半導体メモリ１に試験信号を供給する信号発生回路１１と、被測定半導体メモリ１の良、不良を判定する判定回路１２と、信号発生回路１１及び判定回路１２を制御するＣＰＵ１３とから構成されている。
【０００７】
また、救済解析装置２０は判定回路１２による判定結果のうち、テスト項目１のテスト結果を蓄える第１のフェイルメモリ２１と、テスト項目１と２のテスト結果を蓄える第２のフェイルメモリ２２と、テスト項目１と２と３のテスト結果を蓄える第３のフェイルメモリ２３と、テスト項目１と２と３と４のテスト結果を蓄える第４のフェイルメモリ２４と、上記各フェイルメモリからテスト結果を読み出して救済解析を行なう救済解析部２５と、救済解析部２５を各テスト項目のテスト順に動作させるように制御する項目順制御ＣＰＵ２６とから構成されている。
【０００８】
次に、図２に示すテストと救済解析のシーケンスにもとづいて実施の形態１の動作について説明する。
ステップＳ１でテスタ１０によって被測定半導体メモリ（図ではＤＵＴと表示、以下同じ）８個について同時にテスト項目１のテストを実施する。このテストでは全数が救済可能の判定を受けたと仮定する。その結果は第１のフェイルメモリ２１に記憶される。次に、ステップＳ２でＤＵＴ１〜８について同様にテスト項目２のテストを実施する。このテストでも全数が救済可能の判定を受けたと仮定する。その結果は第２のフェイルメモリ２２に記憶される。続いてステップＳ３でＤＵＴ１〜８についてテスト項目３のテストを実施する。このテストでＤＵＴ８が救済不能で不良の判定を受けたと仮定する。その結果は第３のフェイルメモリ２３に記憶される。次に、ステップＳ４でＤＵＴ１〜８についてテスト項目４のテストを実施する。このテストでは全数が救済可能の判定を受けたと仮定する。その結果は第４のフェイルメモリ２４に記憶される。
【０００９】
４つのテスト項目のテストが完了した段階で救済解析を行なう。この場合、テスト項目の数に対応したフェイルメモリ２１〜２４が設けられているため、テスタを使用することなく救済解析を行なうことができる。
先ず、ステップＳ５で第１のフェイルメモリ２１から判定結果を読み出してＤＵＴ１〜８についてテスト項目１の救済解析を行なう。テスト項目１では全数が救済可能と判定されているため救済処理が行なわれる。
次に、ステップＳ６で第２のフェイルメモリ２２から判定結果を読み出してＤＵＴ１〜８についてテスト項目１と２の救済解析が行なわれる。テスト項目２についても全数が救済可能と判定されているため、テスト項目１と同様に救済処理が行なわれる。次いで、ステップＳ７で第３のフェイルメモリ２３から判定結果を読み出してＤＵＴ１〜８についてテスト項目１〜３の救済解析が行なわれる。テスト項目３ではＤＵＴ８が不良品の判定を受けているため排除されるが、残りのＤＵＴ１〜７については救済処理が行なわれる。
【００１０】
次に、ステップＳ８では、第４のフェイルメモリ２４から判定結果を読み出して、排除されたＤＵＴ８以外のＤＵＴ１〜７についてテスト項目１〜４の救済解析が行なわれる。テスト項目４ではＤＵＴ１〜７は救済可能と判定されているため救済処理が行なわれる。
実施の形態１は以上のようになされており、テスト項目に対応した数のフェイルメモリを設けると共に、全テスト項目のテストを完了した後に救済解析を行なうようにしているため、テストの時間を短縮することができ、テスタのスループットを向上することができる。
【００１１】
実施の形態２．
次に、この発明の実施の形態２を図にもとづいて説明する。図３は、テスタと実施の形態２の救済解析装置の構成を示すブロック図である。この実施の形態は、実施の形態１と同様に、被測定半導体メモリが８個で、テスタのテスト項目が４項目の場合を例示している。また、図３において、図１と同一または相当部分にはそれぞれ同一符号を付して説明を省略する。図１と異なる点は、図１の項目順制御ＣＰＵ２６に代えて救済解析時に救済解析部２５をテストとは逆の項目順に動作させるように制御する項目逆順制御ＣＰＵ２７を設けた点である。
【００１２】
次に、図４に示すテストと救済解析のシーケンスにもとづいて実施の形態２の動作について説明する。ステップＳ１１〜Ｓ１４は、図２のステップＳ１〜Ｓ４と同内容であるため説明を省略する。４つのテスト項目のテストが完了した段階で救済解析が行なわれる。この場合、テスト項目の数に対応したフェイルメモリが設けられているため、テスタを使用することなく救済解析を行なうことができる。この実施の形態では、テストとは逆の項目順に救済解析を実施するため、ステップＳ１５で第４のフェイルメモリ２４から判定結果を読み出してＤＵＴ１〜８についてテスト項目１〜４の救済解析を行なう。ここではＤＵＴ８が不良品の判定を受けているため、ＤＵＴ８を除いてＤＵＴ１〜７について救済処理が行なわれる。しかし、ＤＵＴ８については、どのテスト項目で不良品と判定されたかがこの段階では確定できないため、これを明確にするために不良判定を受けたＤＵＴ８のみについてステップＳ１６でテスト項目１〜３の救済解析を行なう。
【００１３】
ここでもＤＵＴ８は不良品の判定を受けているが、テスト項目は確定できないため、更に、ＤＵＴ８のみについてステップＳ１７でテスト項目１〜２の救済解析を行なう。ここではＤＵＴ８がテスト項目２で救済可能の判定を受けていることが確認されるため、ＤＵＴ８はテスト項目３で不良品と判定されたものであることが明確になる。従って、この段階で救済解析は終了となる。
この実施の形態では、上述のように、テストとは逆の項目順に救済解析を行なったことにより、解析回数が実施の形態１より１回少なくなり、また、解析するＤＵＴの数も最初のステップであるＳ１５では全数（８個）であるが、２回目のステップＳ１６からは不良品の数である１個のみとなるため、救済解析装置のスループットも向上する。
【００１４】
実施の形態３．
次に、この発明の実施の形態３を図にもとづいて説明する。図５は、テスタと実施の形態３の救済解析装置の構成を示すブロック図である。この実施の形態は、実施の形態１と同様に、被測定半導体メモリが８個でテスタのテスト項目が４項目の場合を例示している。図５において、図１と同一または相当部分にはそれぞれ同一符号を付して説明を省略する。
図１と異なる点は、救済解析装置２０を、判定回路１２の判定結果としてテスト項目１〜４のテスト結果を蓄えるフェイルメモリ２４と、それぞれのフェイルビットが最初に発生したテスト項目を記憶するテスト項目メモリ２８と、フェイルメモリから判定結果を読み出して救済解析を行なう救済解析部２５と、救済解析部２５を各テスト項目のテスト順に動作させるように制御する項目順制御ＣＰＵ２６とから構成した点である。テストと救済解析は実施の形態１とほぼ同様であるが、この実施の形態ではテスト項目メモリ２８が設けられているため、フェイルメモリをテスト項目数に応じて持たなくても、項目ごとのフェイルビットの状況がわかる。
【００１５】
実施の形態４．
次に、この発明の実施の形態４を図にもとづいて説明する。図６は、テスタと実施の形態４の救済解析装置の構成を示すブロック図である。この図において、図５と同一または相当部分にはそれぞれ同一符号を付して説明を省略する。
図５と異なる点は、図５の項目順制御ＣＰＵ２６に代えて救済解析部２５をテストとは逆の項目順に動作させるように制御する項目逆順制御ＣＰＵ２９を設けた点である。この実施の形態においても実施の形態３と同様な効果を期待することができる。
【００１６】
【発明の効果】
この発明に係る半導体メモリの救済解析装置は、所定の被測定半導体メモリに対して実施するテスト項目数に対応した数のフェイルメモリと、上記各テスト項目のテストを所定の順序で実施し、その結果を各テスト項目に対応したフェイルメモリにそれぞれ蓄積すると共に、全テスト項目のテスト完了後に上記フェイルメモリからテスト結果を読み出して上記各テスト項目の救済解析を上記テストの項目順あるいは上記テストとは逆の項目順に実施するＣＰＵとを備えたものであるため、テスト時間を短縮することができ、テスタのスループットを向上することができる。
【図面の簡単な説明】
【図１】テスタとこの発明の実施の形態１の救済解析装置の構成を示すブロック図である。
【図２】実施の形態１におけるテストと救済解析のシーケンスを示す図である。
【図３】テスタとこの発明の実施の形態２の救済解析装置の構成を示すブロック図である。
【図４】実施の形態２におけるテストと救済解析のシーケンスを示す図である。
【図５】テスタとこの発明の実施の形態３の救済解析装置の構成を示すブロック図である。
【図６】テスタとこの発明の実施の形態４の救済解析装置の構成を示すブロック図である。
【符号の説明】
１ 被測定半導体メモリ、 １０ テスタ、 １１ 信号発生回路、 １２ 判定回路、 １３ ＣＰＵ、 ２０ 救済解析装置、 ２１ 第１のフェイルメモリ、 ２２ 第２のフェイルメモリ、 ２３ 第３のフェイルメモリ、 ２４ 第４のフェイルメモリ、 ２５ 救済解析部、 ２６ 項目順制御ＣＰＵ。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a repair analysis device for a semiconductor memory.
[0002]
[Prior art]
As is well known, a conventional semiconductor memory rescue analyzer is used in connection with a tester, and stores a fail memory for storing good / bad judgment results of a semiconductor memory to be measured by the tester, and reads a judgment result from the fail memory. A repair analysis unit for performing a repair analysis, and performing the repair analysis during the execution of the test. In other words, when there are a plurality of test items, rescue analysis is performed each time one test item is completed. When all the semiconductor memory devices to be measured are non-defective, the next test item is performed for all the semiconductor memory devices to be tested, and defective products are generated. In such a case, the following test items are performed on the remaining semiconductor memory to be measured except for the defective product (for example, see Patent Document 1).
[0003]
[Patent Document 1]
JP-A-2002-42485 (paragraph 0010)
[0004]
[Problems to be solved by the invention]
As described above, the conventional repair analysis apparatus for a semiconductor memory performs a repair analysis every time one test item is completed during a test. However, the failure analysis is performed due to the miniaturization and large capacity of the semiconductor memory to be measured. As the number of bits increases, the size of the redundant circuit increases, and the repair analysis time also increases. Therefore, when the tester is temporarily stopped during the repair analysis work, there is a problem that the throughput of the expensive tester decreases.
SUMMARY OF THE INVENTION The present invention has been made in order to solve the above-described problems, and has as its object to provide a repair analysis apparatus for a semiconductor memory in which a repair analysis is performed after testing of all test items is completed.
[0005]
[Means for Solving the Problems]
A repair analysis apparatus for a semiconductor memory according to the present invention performs a number of fail memories corresponding to the number of test items to be performed on a predetermined semiconductor memory to be measured, and performs a test of each of the test items in a predetermined order. The results are stored in the fail memory corresponding to each test item, and the test results are read out from the fail memory after all the test items have been tested, and the rescue analysis of each test item is performed in the order of the test items or what is the above test? And a CPU that executes the operations in reverse order.
[0006]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiment 1 FIG.
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a configuration of a tester and a repair analysis apparatus according to the first embodiment. This embodiment exemplifies a case where the number of semiconductor memories to be measured is eight and the test items of the tester are four. In FIG. 1, a tester 10 includes a signal generation circuit 11 for supplying a test signal to a semiconductor memory 1 to be measured, a determination circuit 12 for determining whether the semiconductor memory 1 is good or defective, and a signal generation circuit 11 and a determination circuit 12. And a CPU 13 for control.
[0007]
The rescue analyzer 20 includes a first fail memory 21 for storing the test result of the test item 1 among the determination results by the determination circuit 12, a second fail memory 22 for storing the test results of the test items 1 and 2, A third fail memory 23 for storing test results for test items 1, 2, and 3, a fourth fail memory 24 for storing test results for test items 1, 2, 3, and 4, and a test result from each of the above fail memories. It comprises a repair analysis unit 25 for reading and performing a repair analysis, and an item order control CPU 26 for controlling the repair analysis unit 25 to operate in the test order of each test item.
[0008]
Next, the operation of the first embodiment will be described based on the test and repair analysis sequence shown in FIG.
In step S1, a test of test item 1 is simultaneously performed on eight semiconductor memories to be measured (shown as DUT in the figure, the same applies hereinafter) by the tester 10. In this test, it is assumed that all the members have been judged that relief is possible. The result is stored in the first fail memory 21. Next, the test of the test item 2 is similarly performed on the DUTs 1 to 8 in step S2. In this test, it is also assumed that all the parts have been determined to be rescueable. The result is stored in the second fail memory 22. Subsequently, a test of test item 3 is performed on DUTs 1 to 8 in step S3. In this test, it is assumed that the DUT 8 cannot be repaired and is determined to be defective. The result is stored in the third fail memory 23. Next, in step S4, a test of test item 4 is performed on DUTs 1 to 8. In this test, it is assumed that all the members have been judged that relief is possible. The result is stored in the fourth fail memory 24.
[0009]
When the tests of the four test items are completed, the repair analysis is performed. In this case, since the fail memories 21 to 24 corresponding to the number of test items are provided, the repair analysis can be performed without using a tester.
First, in step S5, the judgment result is read from the first fail memory 21 and the repair analysis of the test item 1 is performed for the DUTs 1 to 8. In test item 1, the rescue process is performed because all the items are determined to be rescueable.
Next, in step S6, the judgment result is read from the second fail memory 22, and the repair analysis of the test items 1 and 2 is performed on the DUTs 1 to 8. Since all the test items 2 are determined to be rescueable, the rescue process is performed in the same manner as the test item 1. Next, in step S7, the judgment result is read from the third fail memory 23, and the repair analysis of the test items 1 to 3 is performed on the DUTs 1 to 8. In the test item 3, the DUT 8 is rejected because it has been determined to be defective, but rescue processing is performed for the remaining DUTs 1 to 7.
[0010]
Next, in step S8, the judgment result is read from the fourth fail memory 24, and the repair analysis of the test items 1 to 4 is performed for the DUTs 1 to 7 other than the excluded DUT 8. In test item 4, since the DUTs 1 to 7 are determined to be rescueable, rescue processing is performed.
In the first embodiment, the number of fail memories corresponding to the test items is provided, and the repair analysis is performed after all the test items have been tested, so that the test time is reduced. And the throughput of the tester can be improved.
[0011]
Embodiment 2 FIG.
Next, a second embodiment of the present invention will be described with reference to the drawings. FIG. 3 is a block diagram illustrating a configuration of the tester and the repair analysis apparatus according to the second embodiment. This embodiment exemplifies a case where the number of semiconductor memories to be measured is eight and the test items of the tester are four as in the first embodiment. In FIG. 3, the same or corresponding parts as those in FIG. The difference from FIG. 1 is that an item reverse control CPU 27 is provided in place of the item order control CPU 26 of FIG. 1 to control the repair analysis unit 25 to operate in the reverse order of the test in the repair analysis.
[0012]
Next, the operation of the second embodiment will be described based on the test and repair analysis sequence shown in FIG. Steps S11 to S14 are the same as steps S1 to S4 in FIG. When the tests of the four test items are completed, the repair analysis is performed. In this case, since the fail memories corresponding to the number of the test items are provided, the repair analysis can be performed without using the tester. In this embodiment, in order to perform the repair analysis in the reverse order of the test, the determination result is read from the fourth fail memory 24 in step S15, and the repair analysis of the test items 1 to 4 is performed for the DUTs 1 to 8. Here, since the DUT 8 has been determined to be defective, the rescue process is performed on the DUTs 1 to 7 excluding the DUT 8. However, since it is not possible to determine at this stage which test item was determined to be defective with respect to the DUT 8, in order to clarify this, the repair analysis of the test items 1 to 3 is performed for only the DUT 8 which has been determined to be defective in step S16. Do.
[0013]
Also here, the DUT 8 has been determined to be defective, but since the test items cannot be determined, the repair analysis of the test items 1 and 2 is further performed on only the DUT 8 in step S17. Here, since it is confirmed that the DUT 8 has been determined to be rescueable in the test item 2, it is clear that the DUT 8 has been determined to be defective in the test item 3. Therefore, the relief analysis ends at this stage.
In this embodiment, as described above, since the repair analysis is performed in the reverse order of the test, the number of analyzes is reduced by one compared with the first embodiment, and the number of DUTs to be analyzed is also reduced to the first step. In S15, which is the total number (8), since the second step S16 is only one, which is the number of defective products, the throughput of the repair analysis apparatus is also improved.
[0014]
Embodiment 3 FIG.
Next, a third embodiment of the present invention will be described with reference to the drawings. FIG. 5 is a block diagram showing a configuration of the tester and the repair analysis apparatus according to the third embodiment. As in the first embodiment, this embodiment exemplifies a case in which the number of semiconductor memories to be measured is eight and the test items of the tester are four. 5, the same or corresponding parts as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
The difference from FIG. 1 is that the rescue analyzer 20 includes a fail memory 24 for storing test results of test items 1 to 4 as determination results of the determination circuit 12 and a test for storing a test item in which each fail bit first occurs. It is composed of an item memory 28, a repair analysis unit 25 that reads out the determination result from the fail memory and performs a repair analysis, and an item order control CPU 26 that controls the repair analysis unit 25 to operate in the test order of each test item. is there. The test and the repair analysis are almost the same as those in the first embodiment. However, in this embodiment, since the test item memory 28 is provided, even if the fail memory is not provided according to the number of test items, the failure for each item is failed. Know the status of the bits.
[0015]
Embodiment 4 FIG.
Next, a fourth embodiment of the present invention will be described with reference to the drawings. FIG. 6 is a block diagram showing a configuration of a tester and a repair analysis apparatus according to the fourth embodiment. In this figure, the same or corresponding parts as those in FIG.
5 is different from FIG. 5 in that an item reverse control CPU 29 for controlling the repair analysis unit 25 to operate in the reverse order of the test is provided instead of the item order control CPU 26 in FIG. In this embodiment, effects similar to those of the third embodiment can be expected.
[0016]
【The invention's effect】
A repair analysis apparatus for a semiconductor memory according to the present invention performs a number of fail memories corresponding to the number of test items to be performed on a predetermined semiconductor memory to be measured, and performs a test of each of the test items in a predetermined order. The results are stored in the fail memory corresponding to each test item, and the test results are read out from the fail memory after all the test items have been tested, and the repair analysis of each test item is performed in the order of the test items or what is the above test? Since the system includes a CPU that executes the operations in the reverse order, the test time can be reduced, and the throughput of the tester can be improved.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a tester and a repair analysis apparatus according to Embodiment 1 of the present invention.
FIG. 2 is a diagram showing a test and repair analysis sequence in the first embodiment.
FIG. 3 is a block diagram illustrating a configuration of a tester and a repair analysis apparatus according to a second embodiment of the present invention;
FIG. 4 is a diagram showing a sequence of a test and a repair analysis in the second embodiment.
FIG. 5 is a block diagram illustrating a configuration of a tester and a repair analysis device according to a third embodiment of the present invention;
FIG. 6 is a block diagram showing a configuration of a tester and a repair analysis apparatus according to a fourth embodiment of the present invention.
[Explanation of symbols]
Reference Signs List 1 semiconductor memory under test, 10 tester, 11 signal generation circuit, 12 determination circuit, 13 CPU, 20 rescue analyzer, 21 first fail memory, 22 second fail memory, 23 third fail memory, 24 fourth Fail memory, 25 rescue analysis unit, 26 item order control CPU.
