JP2004165948A

JP2004165948A - D/a converter and its manufacturing method

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Publication number: JP2004165948A
Application number: JP2002329073A
Authority: JP
Inventors: Seiichiro Horiike; 成一郎堀池
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-11-13
Filing date: 2002-11-13
Publication date: 2004-06-10

Abstract

<P>PROBLEM TO BE SOLVED: To provide the constitution of a D/A converter and its manufacturing method for relieving a D/A converter, decided as a defective due to an operation defect of a current source or variance in current capacity, into a conforming article. <P>SOLUTION: A spare current source (2nd current generating means) is arranged for a D/A converter of a current addition system in which a plurality of current sources (1st current generating means) supply equal currents. If there is a defective current source among the current sources, it is replaced with the spare current source means, thus the defective coming to be sound one. Further, when an error of an operation characteristic such as a differential linear error is smaller than a specified value, the correspondence relation between a decoded signal and the current generating means is replaced to make the error small, and then the error is minimized to correct the defective to the sound one. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、電流加算方式のＤ／Ａ（Ｄｉｇｉｔａｌ−Ａｎａｌｏｇ）変換器、及びその製造方法に関するものである。
【０００２】
【従来の技術】
Ｄ／Ａ変換器の回路方式の１つとして、等電流の電流源セルによる電流加算方式が知られている。
図１５（ａ）に電流加算方式のＤ／Ａ変換器の基本的な構成を示す。
入力されるデジタルデータＤｉｎは、デコーダ３１においてデジタル値がデコードされ、その値に応じてデコード信号（電流制御信号）Ｓａ、Ｓｂ、Ｓｃ、Ｓｄが発生される。
なお、ここでは説明の簡略化のため、入力されるデジタルデータＤｉｎを「１」「２」「３」「４」の値をとる２ビットのデータであるとし、このため４系統のデコード信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄが発生されるとしている。
【０００３】
電流源セル部３２においては、各デコード信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄに対応して、それぞれ電流源セル３３ａ、３３ｂ、３３ｃ、３３ｄが形成されている。
電流源セル３３ａ〜３３ｄについては模式的に示しているが、各電流源セル３３ａ〜３３ｄは、電流源となる回路構成と例えばＰ−ＭＯＳトランジスタによるスイッチ素子により形成される。
この場合、各電流源セル３３ａ〜３３ｄはそれぞれ同一能力、つまり等しい電流量の電流（Ｉａ＝Ｉｂ＝Ｉｃ＝Ｉｄ）を流すものとして設計されている。そして各デコード信号Ｓａ〜Ｓｄは、それぞれ各電流源セル３３ａ〜３３ｄにおけるスイッチ素子のゲートに印加される。つまりデコード信号Ｓａ〜Ｓｄが各電流源セル３３ａ〜３３ｄによる電流出力をオン／オフ制御するものとなる。
【０００４】
そしてデコード信号によってオンとされた電流源セルにより得られる電流の加算値が、抵抗Ｒ１によって電圧に変換され、アナログ電圧Ａｏｕｔとして出力される。即ち入力されたデジタルデータＤｉｎがアナログ電圧に変換された出力である。
【０００５】
入力されるデジタルデータＤｉｎの値と、アナログ電圧Ａｏｕｔとしての電圧値の関係を図１５（ｂ）に示す。
例えばデジタルデータＤｉｎの値が「１」である場合は、デコード信号Ｓａは「Ｌ」、デコード信号Ｓｂ、Ｓｃ、Ｓｄは「Ｈ」とされて、電流源セル３３ａのみがオンとされる。これによって電流源セル３３ａからの電流Ｉａによる電圧Ｖａが出力される。また、デジタルデータＤｉｎの値が「２」である場合は、デコード信号Ｓａ、Ｓｂは「Ｌ」、デコード信号Ｓｃ、Ｓｄは「Ｈ」とされて、電流源セル３３ａ、３３ｂがオンとされる。これによって電流源セル３３ａ及び３３ｂからの電流（Ｉａ＋Ｉｂ）による電圧（Ｖａ＋Ｖｂ）が出力される。
同様にして、デジタルデータＤｉｎの値が「３」である場合、電流源セル３３ａ、３３ｂ、３３ｃからの電流（Ｉａ＋Ｉｂ＋Ｉｃ）による電圧（Ｖａ＋Ｖｂ＋Ｖｃ）が出力され、またデジタルデータＤｉｎの値が「４」である場合、電流源セル３３ａ、３３ｂ、３３ｃ、３３ｄからの電流（Ｉａ＋Ｉｂ＋Ｉｃ＋Ｉｃ）による電圧（Ｖａ＋Ｖｂ＋Ｖｃ＋Ｖｃ）が出力される。
【０００６】
なお、Ｄ／Ａ変換器に関する公知文献としては次のものがある。
【０００７】
【特許文献１】特開２００１−２４５１１
【特許文献２】特開２００２−１００９９１
【０００８】
【発明が解決しようとする課題】
上記のように、電流加算方式のＤ／Ａ変換器は、同一出力電流能力の電流源セルからの電流加算によって出力電流を得、それを電圧へ変換して出力している。従って製造工程において、電流源セルが一つでも動作しない場合は欠陥品となる。
例えば図１６（ａ）には、図１５（ａ）のＤ／Ａ変換器において電流源セル３３ｂが動作不良であった場合を示している。電流源セル３３ｂが全く動作しないとすると、入力されるデジタルデータＤｉｎの値と出力されるアナログ電圧Ａｏｕｔの関係は図１６（ｂ）のようになってしまい、つまり正しい電圧値を出力できない欠陥品となる。
或いは、電流源セル３３ｂが、設計どおりの電流量を流せない場合は、入力されるデジタルデータＤｉｎの値と出力されるアナログ電圧Ａｏｕｔの関係は図１６（ｃ）のようになってしまい、これも正しい電圧値を出力できない欠陥品となる。
【０００９】
また、全ての電流源セルが動作したとしても、製造のばらつきにより、各電流源セルの相対的な能力がずれた場合には、線形誤差が悪化して、同じく欠陥品となる。
例えば図１７（ａ）に示すように、各電流源セル３３ａ〜３３ｂがそれぞれ流す電流Ｉａ、Ｉｂ、Ｉｃ、Ｉｄの電流量が不均一であった場合を考える。なお図中、Ｉｄｅａｌは、本来の電流量として予定した設計値であるとする。
【００１０】
この場合、入力されるデジタルデータＤｉｎの値と出力されるアナログ電圧Ａｏｕｔの関係は図１７（ｂ）のようになる。図１７（ｂ）の場合、微分線形誤差（ＤＬＥ：ＤｉｆｆｅｒｅｎｔｉａｌＬｉｎｅａｒｉｔｙＥｒｒｏｒ）が大きくなることが示されている。
このように微分線形誤差ＤＬＥが悪化したものは欠陥品とせざるを得ない。
なお、このような各電流源の相対誤差を小さくするためには、ダミーのトランジスタを周辺に敷き詰めるなどのレイアウトの工夫により加工誤差を抑えていたが、ダストなどによるランダムな不良要因に対しては対応できていないのが現状である。
【００１１】
これらのような原因で不良とされたＤ／Ａ変換器は、廃棄せざるを得ないが、もちろんこれは製造上の歩留まりを悪化させ、好ましくない。このため、不良とされた製品を救済する技術が求められている。
なお、上記特許文献１には電流加算型のＤ／Ａ変換器の技術が開示されており、また上記特許文献２には容量アレイ型のＤ／Ａ変換器の技術が開示されているが、動作不良とされた製品を救済する技術は述べられていない。
【００１２】
【課題を解決するための手段】
本発明はこのような問題に鑑みて、電流源の動作不良又は電流能力のバラツキにより、不良品と判定されたＤ／Ａ変換器を良品に救済できるようにするためのＤ／Ａ変換器の構成及び製造方法を提供することを目的とする。
【００１３】
このため本発明のＤ／Ａ変換器は、供給されたデジタル信号に応じてそれぞれ所定の電流を生成する複数の第一の電流生成手段と、供給されたデジタル信号に応じて前記所定の電流を生成する第二の電流生成手段と、少なくとも１つの前記第一の電流生成手段を前記第二の電流生成手段に置換する置換手段と、前記第一及び第二の電流生成手段により生成された電流の和に応じた電圧を有するアナログ信号を生成して出力する出力手段とを備える。
また、前記置換手段は、入力されたデジタル信号を供給された制御信号に応じてデコードすることによってデコード信号を生成し、前記デコード信号を前記第二の電流生成手段へ供給することにより前記置換を実行する。
【００１４】
また本発明のＤ／Ａ変換器は、デジタル信号をアナログ信号に変換するＤ／Ａ変換器であって、入力された前記デジタル信号をデコードして複数のデコード信号を生成するデコード手段と、供給された前記デコード信号に応じて、それぞれ所定の電流を生成する複数の電流生成手段と、前記複数の電流生成手段により生成された電流の和に応じた電圧を有するアナログ信号を生成して出力する出力手段と、前記デコード信号毎に供給先とする前記電流生成手段を選択する選択手段とを備える。
また、前記選択手段は、供給される制御信号に応じて前記選択を実行する。
【００１５】
また本発明は、入力されたデジタル信号をアナログ信号に変換するＤ／Ａ変換器の製造方法である。そして、供給されたデジタル信号に応じて所定の電流を生成する複数の第一の電流生成手段と、供給されたデジタル信号に応じて前記所定の電流を生成する第二の電流生成手段と、前記第一及び第二の電流生成手段により生成された電流の和に応じた電圧を有するアナログ信号を生成して出力する出力手段とを形成する第一のステップと、各々の前記第一の電流生成手段が正常に動作するか否かを試験する第二のステップと、前記第二のステップにおいて正常に動作しないと判断された前記第一の電流生成手段を前記第二の電流生成手段に置換する第三のステップとを有する。
【００１６】
また本発明は、入力されたデジタル信号をアナログ信号に変換するＤ／Ａ変換器の製造方法である。そして、前記デジタル信号をデコードして複数のデコード信号を生成するデコード手段と、供給された前記デコード信号に応じてそれぞれ所定の電流を生成する複数の電流生成手段と、前記複数の電流生成手段により生成された電流の和に応じた電圧を有する前記アナログ信号を生成して出力する出力手段とを形成するステップと、前記Ｄ／Ａ変換器について動作試験を行うステップと、前記動作試験の結果に応じて、前記デコード信号毎にいずれの前記電流生成手段へ供給するかを決定するステップとを有する。
【００１７】
即ち本発明では、デジタル入力信号に応じて所定の電流を生成する複数の第一の電流生成手段が、等電流の電流源とされた電流加算方式のＤ／Ａ変換器であり、この複数の第一の電流生成手段に加えて第二の電流生成手段（予備電流源）を配置するようにする。そして第一の電流生成手段において或る電流生成手段が不良であった場合に、その電流生成手段を予備とされた第二の電流生成手段に置き換えることができるようにするものである。つまり不良電流源と予備の電流源を置き換えて適正な動作が行われるようにする。
また本発明では、デジタル入力信号に基づいて発生されるデコード信号に対応して設けられる複数の電流生成手段が、等電流の電流源とされた電流加算方式のＤ／Ａ変換器において、例えば微分線形誤差などの動作特性上の誤差が所定以上である場合に、その誤差が小さくなるように、各デコード信号と各電流生成手段との対応関係を選択できるようにするものである。つまり、対応関係の選択により加算する電流の順序を置き換えて線形誤差を最小化する。
【００１８】
【発明の実施の形態】
以下、本発明のＤ／Ａ変換器及びその製造方法に関し、第１〜第３の実施の形態をそれぞれ説明する。
各実施の形態のＤ／Ａ変換器は、同一能力の電流源セルによる電流を加算する電流加算方式のものであるとする。
また、説明の簡略化のために、入力されるデジタルデータＤｉｎを「１」「２」「３」「４」の値をとる２ビットのデータであるとする。
もちろんデジタルデータＤｉｎが何ビットのデータであろうと、各実施の形態の構成をそのままビット数に応じて拡張して本発明を適用できるものである。
【００１９】
＜第１の実施の形態＞
第１の実施の形態のＤ／Ａ変換器の構成を図１に示す。
このＤ／Ａ変換器は、デコーダ１と電流源セル部２により形成される。
デコーダ１には、デコード部３と置換部４ａが設けられる。
【００２０】
入力されるデジタルデータＤｉｎは、デコーダ１におけるデコード部３においてデジタル値がデコードされ、その値に応じてデコード信号（電流制御信号）Ｓａ、Ｓｂ、Ｓｃ、Ｓｄが発生される。
このデコード信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄは、置換部４ａを介して電流源セル部２に供給される。
【００２１】
電流源セル部２においては、各デコード信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄに対応して、それぞれ電流源セル５ａ、５ｂ、５ｃ、５ｄが形成されている。
またさらに、１又は複数個（図では簡略化のため１個）の予備電流源セル５Ｚが設けられる。
電流源セル５ａ〜５ｄ、及び予備電流源セル５Ｚについては模式的に示しているが、それぞれ電流源となる回路構成と例えばＰ−ＭＯＳトランジスタによるスイッチ素子により形成される。
この場合、各電流源セル５ａ〜５ｄ、及び予備電流源セル５Ｚはそれぞれ同一能力、つまり等しい電流量の電流（Ｉａ＝Ｉｂ＝Ｉｃ＝Ｉｄ＝ＩＺ）を流すものとして設計されている。
【００２２】
製造当初は、各デコード信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄは、それぞれ図示するように各電流源セル５ａ、５ｂ、５ｃ、５ｄにおけるスイッチ素子のゲートに印加される。つまりデコード信号Ｓａ〜Ｓｄが各電流源セル３３ａ〜３３ｄに対する電流制御信号として機能して電流出力をオン／オフ制御するものとされる。
この際、予備電流源セル５Ｚは使用されないものとされ、そのスイッチ素子のゲートには置換部４ａを介して「Ｈ」レベルに固定された信号が供給されている。つまり予備電流源セル５Ｚは常にオフ状態とされる。
【００２３】
デコード信号Ｓａ〜Ｓｄによってオンとされた電流源セルにより得られる電流の加算値が、抵抗Ｒ１によって電圧に変換され、アナログ電圧Ａｏｕｔとして出力される。即ち入力されたデジタルデータＤｉｎがアナログ電圧に変換された出力である。
入力されるデジタルデータＤｉｎの値と、アナログ電圧Ａｏｕｔとしての電圧値の関係は、理想的には上述した図１５（ｂ）のとおりとなる。
例えばデジタルデータＤｉｎの値が「１」である場合は、デコード信号Ｓａは「Ｌ」、デコード信号Ｓｂ、Ｓｃ、Ｓｄは「Ｈ」とされて、電流源セル３３ａのみがオンとされる。これによって電流源セル５ａからの電流Ｉａによる電圧Ｖａが出力される。また、デジタルデータＤｉｎの値が「２」である場合は、デコード信号Ｓａ、Ｓｂは「Ｌ」、デコード信号Ｓｃ、Ｓｄは「Ｈ」とされて、電流源セル５ａ、５ｂがオンとされる。これによって電流源セル５ａ及び５ｂからの電流（Ｉａ＋Ｉｂ）による電圧（Ｖａ＋Ｖｂ）が出力される。
同様にして、デジタルデータＤｉｎの値が「３」である場合、電流源セル５ａ、５ｂ、５ｃからの電流（Ｉａ＋Ｉｂ＋Ｉｃ）による電圧（Ｖａ＋Ｖｂ＋Ｖｃ）が出力され、またデジタルデータＤｉｎの値が「４」である場合、電流源セル５ａ、５ｂ、５ｃ、５ｄからの電流（Ｉａ＋Ｉｂ＋Ｉｃ＋Ｉｃ）による電圧（Ｖａ＋Ｖｂ＋Ｖｃ＋Ｖｃ）が出力される。
【００２４】
このように本例のＤ／Ａ変換器は、基本的には図１５で説明したＤ／Ａ変換器と同一の動作を行うように製造されるものであるが、特に図１に示したように予備電流源セル５Ｚと、置換部４ａが形成されることになる。
上記のように予備電流源セル５Ｚは、電流源セル５ａ〜５ｄと同一能力の電流源セルとされる。
また置換部４ａは、デコード信号Ｓａ〜Ｓｄのうちの或るデコード信号が供給される電流源セルを、電流源セル５ａ〜５ｄのうちの１つから予備電流源セル５Ｚに置き換えることを可能とする部位である。
【００２５】
今、図１の構成のＤ／Ａ変換器を有するチップを製造した際に、ウェハーレベル試験等において電流源セル５ｂが不良であることが発見されたとする。
この場合、図２に示すように、置換部４ａによって、デコード信号Ｓｂが供給される電流源セルを、電流源セル５ｂから予備電流源セル５Ｚに置き換える。つまりデコード信号Ｓｂが予備電流源セル５Ｚに供給されるようにし、予備電流源セル５Ｚがデコード信号Ｓｂによってオン／オフ制御されるようにする。これによって電流源セル５ｂによって得られるはずであった電流Ｉｂは、予備電流源セル５Ｚによる電流ＩＺとして得られることになる。電流Ｉｂ＝ＩＺと設計されているため、これによって正常なＡ／Ｄ変換動作が実現される。
なお、不良とされた電流源セル５ｂについては、そのスイッチ素子のゲートに対して、置換部４ａの置換処理により、Ｈレベルに固定された信号が供給される。従って電流源セル５ｂは非導通状態に固定され、以降、使用されないものとなる。
【００２６】
このような置換処理を含むＤ／Ａ変換器の製造手順を図３に示す。
まずステップＦ１０１として、図１の構成のＤ／Ａ変換器を含むチップを製造する。
ステップＦ１０２で、製造したチップの動作テストを行う。この際に、Ａ／Ｄ変換器として動作不良がなければステップＦ１０３からＦ１０６に進み、良品として判定する。
一方、動作テストで不良な電流源セルが発見された場合は、ステップＦ１０３からＦ１０４に進み、まず予備セルに置換が可能か否かを判断する。具体的には、置換するための予備電流源セルが余っているか否かを確認する。
そして置換可能であればステップＦ１０５に進み、不良な電流源セルを予備電流源セルに置き換える置換処理を行う。例えば上記図２の状態とする。
【００２７】
そしてステップＦ１０２に戻り、動作テストを行って、動作不良が解消されていれば、ステップＦ１０３からＦ１０６に進んで良品と判定する。
従って、一旦動作不良が観測されたものでも、多くの場合、置き換え処理によって良品とすることができる。
【００２８】
ただし、置換処理後のステップＦ１０２で再度動作不良が観測され、不良な電流源セルが発見された場合や、或いは置換した予備電流源セルが不良であった場合などは、再びステップＦ１０３からＦ１０４に進み、更に予備電流源セルに置換可能か否かを判別して、可能であればステップＦ１０５で置換処理を行う。その場合、ステップＦ１０２に戻っての動作テストでＯＫであれば、良品となる。
【００２９】
また、不良な電流源セルが発見された場合には、ステップＦ１０４で置換処理可能か否か判断することになるが、例えば動作テストにおいて不良な電流源セルが、用意されている予備電流源セルの数より多く発見された場合や、或いは１又は複数回の置換処理によって予備電流源セルを使い切ってしまった後に、さらに不良な電流源セルが発見された場合などは、置換処理が不能となる。
この場合、ステップＦ１０７に進み、その製品は救済不能な不良品と判定されることになる。
【００３０】
なお、このような製造手順では、Ｄ／Ａ変換器に対するテストコストが増加する場合もあるが、Ｄ−ＲＡＭ混載プロセスにて適用することで、テストコスト増加を最小限とできる。
【００３１】
次に、図１の置換部４ａ（図３のステップＦ１０５）での具体的な置換処理のための手法を説明する。
第１の手法としては、置換部４ａを再結線可能な構造とする。
これにより、ウェハーレベル試験で欠陥場所を特定した後、Ｆｕｓｅなどを用いて再結線して、不良とされた電流源セルへのデコード信号を、予備電流源セルに供給されるようにする。
この再結線に関しては、Ｄ−ＲＡＭ混載チップであれば、Ｄ−ＲＡＭのリペア工程において同時に加工が可能である。
また、置換部４ａの各入力端と各出力端を外部ピンに導出し、外部ピンの結線状態で図１の状態に製造すると共に、その外部ピンの結線変更で例えば図２の状態に変更できるようにしてもよい。
【００３２】
第２の手法としては、置換部４ａ（ステップＦ１０５）が、デコード信号Ｓａ〜Ｓｄと、電流源セル５ａ〜５ｄ及び予備電流源セル５Ｚとの対応関係を切換可能な回路構成を備えるようにし、供給される置換制御信号ＣＴに基づいて、回路の切換が行われることで、置換処理を可能とするものである。
即ちこれは、デコード部３で得られるデコード信号Ｓａ〜Ｓｄを、更に置換部４ａにおいて供給される置換制御信号ＣＴに基づいたデコードを行い、そのデコード信号が予備電流源セル５Ｚに供給されることにより置換処理を実行するものと言える。
【００３３】
この場合の置換部４ａの構成例を図４に示す。
置換部４ａには、図示するようにセレクタ１１及びオアゲート１２，１３，１４，１５が設けられる。
図１に示したデコード部２から出力されるデコード信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄは、置換部４ａにおいて、それぞれオアゲート１２，１３，１４，１５に入力される。
また置換部４ａには置換制御信号ＣＴａ、ＣＴｂ、ＣＴｃ、ＣＴｄが供給される。この置換制御信号ＣＴａ、ＣＴｂ、ＣＴｃ、ＣＴｄは、それぞれオアゲート１２，１３，１４，１５に供給される。
オアゲート１２，１３，１４，１５の出力は、それぞれ電流源セル５ａ、５ｂ、５ｃ、５ｄに供給される。
【００３４】
またデコード信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄは、それぞれセレクタ１１のｔａ端子、ｔｂ端子、ｔｃ端子、ｔｄ端子に供給される。セレクタ１１のｔｚ端子には「Ｈ」に固定された信号が供給されている。
さらに置換制御信号ＣＴａ、ＣＴｂ、ＣＴｃ、ＣＴｄは、セレクタ１１に対して切換制御信号として供給される。
セレクタ１１の出力は、予備電流源セル５Ｚに供給される。
【００３５】
このような構成において、まずセレクタ１１は、製造当初（置換制御信号ＣＴａ〜ＣＴｄが供給されていない状態／又はＣＴａ〜ＣＴｄが全て「Ｌ」の状態）ではｔｚ端子が選択状態となるようにされている。従って予備電流源セル５Ｚには「Ｈ」レベルの信号が供給されることになり、予備電流源セル５Ｚは非動作状態に固定される。
また、同じく、置換制御信号ＣＴａ〜ＣＴｄが供給されていない状態、又はＣＴａ〜ＣＴｄが全て「Ｌ」の状態である製造当初では、オアゲート１２，１３，１４，１５は、それぞれデコード信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄの論理状態をそのまま出力する。
従って図１で説明したようにデコード信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄによって電流源セル５ａ、５ｂ、５ｃ、５ｄがオン／オフ制御される状態となる。
【００３６】
ここで上記図２に示したように、電流源セル５ｂが不良であって、これを予備電流源セル５Ｚに置き換える場合を例に挙げる。
この場合、デコード信号Ｓｂに対応する置換制御信号ＣＴｂを「Ｈ」とし、他の置換制御信号ＣＴａ、ＣＴｃ、ＣＴｄを「Ｌ」として置換部４ａに入力する。
すると、セレクタ１１は、置換制御信号ＣＴｂが「Ｈ」であることからｔｂ端子を選択する。これによってデコード信号Ｓｂが予備電流源セル５Ｚに供給される状態となる。
また、置換制御信号ＣＴｂが「Ｈ」であることから、オアゲート１３の出力は「Ｈ」に固定され、従って不良とされた電流源セル５ｂは、非導通状態に固定されるものとなる。
つまり、置換制御信号ＣＴａ、ＣＴｂ、ＣＴｃ、ＣＴｄを「Ｌ」「Ｈ」「Ｌ」「Ｌ」として置換部４ａに入力するのみで、電流源セル５ｂを予備電流源セル５Ｚに置き換える処理が実行できる。
置換制御信号ＣＴａ、ＣＴｂ、ＣＴｃ、ＣＴｄの発生方式例は後述する。
【００３７】
第３の手法は、置換部４ａ（ステップＦ１０５）において切換可能な回路構成による選択と、再結線とを併用して置換処理を行うものである。
この場合、置換部４ａを図５のように構成する。
【００３８】
この場合も置換部４ａには、例えば図示するようにセレクタ１１及びオアゲート１２，１３，１４，１５を設ける。
図１に示したデコード部２から出力されるデコード信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄは、置換部４ａにおいて、それぞれオアゲート１２，１３，１４，１５に入力される。
またデコード信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄは、それぞれセレクタ１１のｔａ端子、ｔｂ端子、ｔｃ端子、ｔｄ端子に供給される。セレクタ１１のｔｚ端子には「Ｈ」に固定された信号が供給されている。
そして置換制御信号ＣＴｓが、セレクタ１１に対して切換制御信号として供給される。
【００３９】
オアゲート１２，１３，１４，１５の各他端は、外部ピン１６，１７，１８，１９に導出される。製造当初では、例えば外部ピン１６，１７，１８，１９は、全てグランドラインなどに接続されるなどして、外部ピン１６，１７，１８，１９からのオアゲート１２，１３，１４，１５への入力は全て「Ｌ」レベルに固定される。
【００４０】
オアゲート１２，１３，１４，１５の出力は、それぞれ電流源セル５ａ、５ｂ、５ｃ、５ｄに供給される。またセレクタ１１の出力は、予備電流源セル５Ｚに供給される。
【００４１】
このような構成において、まずセレクタ１１は、製造当初（置換制御信号ＣＴｓが供給されていない状態／又はＣＴｓが「Ｌ」の状態）ではｔｚ端子が選択状態となるようにされている。従って予備電流源セル５Ｚには「Ｈ」レベルの信号が供給されることになり、予備電流源セル５Ｚは非動作状態に固定される。
また外部ピン１６，１７，１８，１９が全て「Ｌ」に固定されることで、オアゲート１２，１３，１４，１５は、それぞれデコード信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄの論理状態をそのまま出力する。
従って図１で説明したようにデコード信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄによって電流源セル５ａ、５ｂ、５ｃ、５ｄがオン／オフ制御される状態となる。
【００４２】
ここで上記図２に示したように、電流源セル５ｂが不良であって、これを予備電流源セル５Ｚに置き換える場合を例に挙げる。その場合、セレクタ１１の端子ｔｂ端子を選択させる置換制御信号ＣＴｓを発生させ、セレクタ１１を介してデコード信号Ｓｂが予備電流源セル５Ｚに供給される状態とする。
また、電流源セル５ｂを不使用とするために、外部ピン１７のグランドラインへの結線をはずし、Ｈレベルに相当する固定電位のラインに再結線する。つまり外部ピン１７を「Ｈ」に固定する。これによって、オアゲート１３の出力は「Ｈ」に固定され、従って不良とされた電流源セル５ｂは、非導通状態に固定されるものとなる。
このように、セレクタ１１に対する置換制御信号ＣＴｓと、外部ピン１７の再結線により、電流源セル５ｂを予備電流源セル５Ｚに置き換える処理が実行できる。
【００４３】
ところで、上記第２の手法では置換制御信号ＣＴａ、ＣＴｂ、ＣＴｃ、ＣＴｄを、また第３の手法では置換制御信号ＣＴｓを、置換部４ａに継続的に供給する必要がある。このためには例えば図６に示す構成を採る。
図６のＤ／Ａ内蔵チップ２０は、図１のＤ／Ａ変換器を内蔵した半導体チップであり、デコーダ１，電流源セル２が図１のＤ／Ａ変換器に相当する。図１に示したように置換部４ａはデコーダ１内の回路部となる。
【００４４】
このＤ／Ａ内蔵チップ２０には、例えばＥＥＰ−ＲＯＭなどのメモリ２２を搭載しているとともに、メモリ２２に記憶された値に応じて置換制御信号ＣＴ（ＣＴａ、ＣＴｂ、ＣＴｃ、ＣＴｄ、又はＣＴｓ）を発生するＣＴ発生部２１を備えるようにする。
そして、例えば図３のステップＦ１０５の時点では、置換処理のための置換制御信号ＣＴの情報をメモリ２２に書き込むようにする。
例えば図４の例でいえばメモリ２２には当初、置換制御信号ＣＴａ、ＣＴｂ、ＣＴｃ、ＣＴｄが全て「Ｌ」とされた情報が初期記憶されており、電流源セル５ｂが不良と判定された場合は、ステップＦ１０５で置換制御信号ＣＴｂのみを「Ｈ」に書き換える。
ＣＴ発生部２１はメモリ２２に記憶された置換制御信号の情報に応じて、その情報値をデコーダ１内の置換部４ａに供給するものであり、従って上記のようなメモリ２２の書換によって置換処理が完了するものである。
図５の例の場合でも、置換制御信号ＣＴｓとしてセレクタ１１の選択端子を指示する値を書き換えればよいものとなる。
【００４５】
また図７は別例として、外部ホストＣＰＵのソフトウエアにより置換処理のための置換制御信号ＣＴを発生させる構成である。図１のＤ／Ａ変換器を内蔵したＤ／Ａ内蔵チップ２５として、ホストインターフェース２６を設けるようにし、その内部のレジスタ２７に、外部ＣＰＵから置換制御信号ＣＴの情報を書き込めるようにする。
そしてその書き込まれた情報が置換制御信号ＣＴとしてデコーダ１内の置換部４ａに供給されるようにするものである。
【００４６】
以上のように、置換処理については、置換部４ａでの再結線（第１の手法）、置換部４ａの切換回路の制御（第２の手法）、置換部４ａの切換回路の制御と外部ピンの再結線（第３の手法）、などにより実行可能であり、また切換回路の制御は、メモリ２２の書換やソフトウエア制御などにより可能である。
【００４７】
なお図４又は図５の例では、予備電流源セル５Ｚを１つとして構成を例示したが、予備電流源セル５Ｚが複数設けられる場合は、セレクタ１１が各予備電流源セル５Ｚに対応して複数設けられることになる。
【００４８】
＜第２の実施の形態＞
第２の実施の形態のＤ／Ａ変換器の構成を図８に示す。
なお、図１と同一部分は同一符号を付し、重複説明を避ける。
図８の場合は、予備電流源セル５Ｚが設けられていないこと、及び選択部４ｂとして、デコード部３からのデコード信号Ｓａ〜Ｓｄと、電流源セル５ａ〜５ｄとの対応関係の変更を可能とする部位が設けられている点が、図１と異なるものである。
【００４９】
製造当初は、各デコード信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄは、それぞれ図示するように選択部４ｂを介して各電流源セル５ａ、５ｂ、５ｃ、５ｄにおけるスイッチ素子のゲートに印加される。つまりデコード信号Ｓａ〜Ｓｄがそれぞれ各電流源セル３３ａ〜３３ｄによる電流出力をオン／オフ制御するものとされる。
そしてデコード信号Ｓａ〜Ｓｄによってオンとされた電流源セルにより得られる電流の加算値が、抵抗Ｒ１によって電圧に変換され、アナログ電圧Ａｏｕｔとして出力される。この場合も、入力されるデジタルデータＤｉｎの値と、アナログ電圧Ａｏｕｔとしての電圧値の関係は、理想的には上述した図１５（ｂ）のとおりとなる。
このように本例のＤ／Ａ変換器は、基本的には図１５で説明したＤ／Ａ変換器と同一の動作を行うように製造されるものであるが、特に上記の対応関係の置き換えを可能とした選択部４ｂが形成されることになる。
【００５０】
今、図８の構成のＤ／Ａ変換器を有するチップを製造した際の動作テストにおいて、図１７で説明したような不良、即ち各電流源セル５ａ〜５ｄの電流量のバラツキにより、微分線形誤差ＤＬＥが大きいことが発見されたとする。
この場合において、例えば図１７（ａ）のような電流量のバラツキであった場合は、図９に示すように、選択部４ｂによって、デコード信号Ｓａ〜Ｓｄと、電流源セル５ａ〜５ｄの対応関係を選択して置き換える。
【００５１】
即ちデコード信号Ｓａが電流源セル５ｃに対応し、デコード信号Ｓｂが電流源セル５ａに対応し、デコード信号Ｓｃが電流源セル５ｄに対応し、デコード信号Ｓｄが電流源セル５ｂに対応するように置き換える。
すると、各デコード信号Ｓａ〜Ｓｄによって発生制御される電流量は、図１１（ａ）のようになる。
具体的にはデコード信号Ｓａによって電流Ｉｃが発生制御され、デコード信号Ｓｂによって電流Ｉａが発生制御され、デコード信号Ｓｃによって電流Ｉｄが発生制御され、デコード信号Ｓｄによって電流Ｉｂが発生制御されるようになる。
この場合の、入力されるデジタルデータＤｉｎの値と出力されるアナログ電圧Ａｏｕｔの関係は図１１（ｂ）のようになる。
上述した図１７（ｂ）と、図１１（ｂ）を比較するとわかるように、微分線形誤差ＤＬＥが最小となり、特性改善、ひいては不良品救済が可能となる。
【００５２】
このような選択処理を含むＤ／Ａ変換器の製造手順を図１０に示す。
まずステップＦ２０１として、図８の構成のＤ／Ａ変換器を含むチップを製造する。
ステップＦ２０２で、製造したチップの動作テストを行う。この際に、Ａ／Ｄ変換器として特性、特に微分線形誤差ＤＬＥを計測し、それが動作不良とされる範囲内でなければステップＦ２０３からＦ２０７に進み、良品として判定する。
一方、動作テストで特性不良とされた場合は、ステップＦ２０３からＦ２０４に進み、まず微分線形誤差ＤＬＥの特性改善のための選択（対応関係の変更処理）がすでに行われたか否かを判断する。
選択処理が行われる前であればステップＦ２０５に進み、各電流源セル５ａ〜５ｄによる発生電流量を測定し、最適な対応関係を見つける。
そしてステップＦ２０６では、デコード信号Ｓａ〜Ｓｄと電流源セル５ａ〜５ｄの対応関係を、ステップＦ２０５で検討した最適な対応関係に置き換える処理を行う。例えば上記図９の状態とする。
【００５３】
そしてステップＦ２０２に戻り、動作テストを行って、微分線形誤差ＤＬＥが最小化され、不良品に相当しない状態となっていれば、ステップＦ２０３からＦ２０７に進んで良品と判定する。従って、一旦特性不良が観測されたものでも、多くの場合、選択処理によって特性を改善し、良品とすることができる。
【００５４】
ただし、選択処理後のステップＦ２０２で再度特性不良が観測された場合は、再びステップＦ２０３からＦ２０４に進み、既に最適な選択処理を行った後であるため、ステップＦ２０８に進んで、その製品は救済不能な不良品と判定されることになる。
なお、対応関係の選択（ステップＦ２０５、Ｆ２０６の処理）を複数回試行してみるような処理手順も考えられる。
【００５５】
図８の選択部４ｂ（図１０のステップＦ２０６）での具体的な置換処理のための手法は以下のようになる。
第１の手法としては、選択部４ｂを再結線可能な構造とする。
即ち選択部４ｂ内で物理的な再結線により、図８の状態から図９の状態に配線変更を行う。
この再結線に関しては、Ｄ−ＲＡＭ混載チップであれば、Ｄ−ＲＡＭのリペア工程において同時に加工が可能である。
また、選択部４ｂの各入力端と各出力端を外部ピンに導出し、外部ピンの結線状態で図８の状態に製造すると共に、その外部ピンの結線変更で例えば図９の状態に変更できるようにしてもよい。
【００５６】
第２の手法としては、選択部４ｂ（ステップＦ２０６）が、デコード信号Ｓａ〜Ｓｄと電流源セル５ａ〜５ｄとの対応関係を切換可能な切換回路を備えるようにし、供給される選択制御信号ＣＴに基づいて、切換回路の切換が行われることで、選択処理を可能とするものである。
【００５７】
この場合の選択部４ｂの構成例を図１２に示す。
選択部４ｂには、図示するようにセレクタ４１，４２，４３，４４が設けられる。
セレクタ４１，４２，４３，４４の全てには、図８に示したデコード部２から出力されるデコード信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄが選択可能な信号として供給される。
セレクタ４１，４２，４３，４４の出力は、それぞれ電流源セル５ａ、５ｂ、５ｃ、５ｄに供給される。
セレクタ４１，４２，４３，４４に対しては、それぞれ選択制御信号ＣＴ１、ＣＴ２、ＣＴ３、ＣＴ４が、それぞれ切換制御のために供給される。
【００５８】
このような構成において、製造当初では、セレクタ４１はデコード信号Ｓａを選択し、セレクタ４２はデコード信号Ｓｂを選択し、セレクタ４３はデコード信号Ｓｃを選択し、セレクタ４４はデコード信号Ｓｄを選択する状態とされる。即ち選択制御信号ＣＴ１、ＣＴ２、ＣＴ３、ＣＴ４として、このような選択を指示する信号が供給される（或いは初期選択設定として上記状態とされる）。従って、図８の状態となる。
【００５９】
ここで図９に示したように対応関係の置換を行う場合は、選択制御信号ＣＴ１としてデコード信号Ｓｂが指示され、セレクタ２１がデコード信号Ｓｂを電流源セル５ａに供給する。同様に、選択制御信号ＣＴ２はセレクタ２２にデコード信号Ｓｄを選択させ、選択制御信号ＣＴ３はセレクタ４３にデコード信号Ｓａを選択させ、選択制御信号ＣＴ４はセレクタ４４にデコード信号Ｓｃを選択させる。
これによって図９に示したように選択処理が行われる。
【００６０】
なお、この第２の手法では選択制御信号ＣＴ１、ＣＴ２、ＣＴ３、ＣＴ４を選択部４ｂに継続的に供給する必要があるが、このためには上述した図６或いは図７と同様の手法を採ればよい。即ち選択制御信号ＣＴ１、ＣＴ２、ＣＴ３、ＣＴ４としての各値をメモリ２２又はレジスタ２７に書き込んで、それに基づいて選択制御信号ＣＴ１〜ＣＴ４を発生させる。
【００６１】
ところで、第２の実施の形態の動作として、微分線形誤差ＤＬＥに着目して置換処理により特性改善を行う例を述べたが、積分線形誤差（ＩｎｔｅｇｒａｌＬｉｎｅａｒＥｒｒｏｒ）についても、置換処理により特性を改善することができる。つまり積分線形誤差の特性不良による不良品の救済も可能である。
【００６２】
＜第３の実施の形態＞
第３の実施の形態のＤ／Ａ変換器の構成を図１３に示す。
これは、第１の実施の形態（図１）と第２の実施の形態（図８）の構成を合成した構成例である。各部には図１，図８と同一符号を付す。
【００６３】
図１３では、デコード部３からのデコード信号Ｓａ〜Ｓｄは、上記第２の実施の形態で説明した選択部４ｂに供給される。即ちこの選択部４ｂは、デコード信号Ｓａ〜Ｓｄと、電流源セル５ａ〜５ｄとの対応関係を選択して変更することを可能とする部位である。
また選択部４ｂから出力されるデコード信号Ｓａ〜Ｓｄは、上記第１の実施の形態で説明した置換部４ａに供給される。この置換部４ａは、デコード信号Ｓａ〜Ｓｄのうちの或るデコード信号が供給される電流源セルを、電流源セル５ａ〜５ｄのうちの１つから予備電流源セル５Ｚに置き換えることを可能とする部位である。
【００６４】
製造当初は、各デコード信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄは、選択部４ｂ及び置換部４ａを介して、それぞれ各電流源セル５ａ、５ｂ、５ｃ、５ｄにおけるスイッチ素子のゲートに印加される。つまりデコード信号Ｓａ〜Ｓｄがそれぞれ各電流源セル３３ａ〜３３ｄによる電流出力をオン／オフ制御するものとされる。
【００６５】
ところが電流源セル５ａ、５ｂ、５ｃ、５ｄのうちで不良セルが発見された場合には、置換部４ａにおける置換処理で、不良セルが予備電流源セル５Ｚに置き換えられる。
また、電流源セル５ａ、５ｂ、５ｃ、５ｄ、又は予備電流源セル５Ｚは、本来電流能力が同等（Ｉａ＝Ｉｂ＝Ｉｃ＝Ｉｄ＝ＩＺ）に設計されているが、製造上のバラツキで電流量の差が生じ、微分線形誤差又は積分線形誤差などの特性が悪化している場合は、これらの誤差が最小化されるように、選択部４ｂにおいて対応関係の選択処理が行われる。
【００６６】
このようなＤ／Ａ変換器の製造手順を図１４に示す。
まずステップＦ３０１として、図１３の構成のＤ／Ａ変換器を含むチップを製造する。
ステップＦ３０２で、製造したチップの動作テストを行う。この場合、不良な電流源セルの有無や、微分線形誤差及び積分線形誤差の値の確認を行う。
【００６７】
動作テストの結果として、不良な電流源セルが発見された場合は、図３で説明した処理と同様の処理が行われる。
即ち動作不良の電流源セルが発見された場合は、ステップＦ３０３からＦ３０４に進み、動作不良の電流源セルを予備電流源セルに置換が可能か否かを判断する。
そして置換可能であればステップＦ３０５に進み、置換部４ａにおいて不良な電流源セルを予備電流源セルに置き換える置換処理を行う。
そしてステップＦ３０２に戻り、動作テストを行って、電流源セルの動作不良が解消されているか否かを確認する。
なお、ステップＦ３０４で置換不能となった場合は、ステップＦ３１１に進んで不良品（救済不能）と判定される。
【００６８】
ステップＦ３０２の動作テストで不良な電流源セルが発見されなかった場合（又はステップＦ３０５の置換処理で解消された場合）は、ステップＦ３０６に進み、微分線形誤差や積分線形誤差が適正範囲内であったか否かを確認する。
適正範囲内であれば、ステップＦ３１０に進んで良品と判定する。
【００６９】
適正範囲内でなければ、上記図１０と同様の処理が行われる。
即ちステップＦ３０６からＦ３０７に進み、まず微分線形誤差或いは積分線形誤差の特性改善のための選択部５ｂでの選択処理がすでに行われたか否かを判断する。そして選択処理が行われる前であればステップＦ３０８に進み、各電流源セル５ａ〜５ｄ（但しステップＦ３０５の置換処理が行われている場合は、不良とされた電流源セルに代えて予備電流源セル５Ｚを対象とする）による発生電流量を測定し、最適な対応関係を見つける。
そしてステップＦ３０９では、デコード信号Ｓａ〜Ｓｄと電流源セル５ａ〜５ｄ（或いは５Ｚ）の対応関係を、選択部５ｂにおいて、ステップＦ３０８で検討した最適な対応関係に設定する処理を行う。
【００７０】
そしてステップＦ３０２に戻り、動作テストを行って、微分線形誤差又は積分線形誤差が最小化され、不良品に相当しない状態となっていれば、ステップＦ３０３→Ｆ３０６→Ｆ３１０と進んで良品と判定する。
一方、ステップＦ３０９の選択処理後のステップＦ３０２で再度特性不良が観測された場合は、再びステップＦ３０６からＦ３０７に進むが、既に最適な選択処理を行った後であるためステップＦ３１１に進んで、その製品は救済不能な不良品と判定されることになる。
なお、ステップＦ３０９での対応関係の変更を複数回試行してみるような処理手順も考えられる。
【００７１】
このような第３の実施の形態によれば、電流源セルの個別の不良個所の対応と、各電流源セルの能力のバラツキによる特性不良の対応の両方が可能となる。
従ってこの実施の形態も、不良品を良品に救済することによる製造歩留まりの向上や、特性改善によるＤ／Ａ変換器の性能向上を実現できる。
【００７２】
なお、図１３の構成では選択部４ｂの後段に置換部４ａを配置するようにしたが、この逆でも良い。その場合、選択部４ｂでは、Ｈ固定信号の入力及び予備電流源セル５Ｚへの出力も含めて、選択処理を可能とする。
【００７３】
また、置換部４ａ、選択部４ｂの各機能を一体的に備えた置換・選択部を設けるようにしてもよい。
例えば、デコード信号Ｓａ〜Ｓｄ及びＨ信号を入力し、これをそれぞれ全て選択的に電流源セル５ａ〜５ｄ及び予備電流源セル５Ｚに供給できる複数のセレクタを設けるようにすれば、置換部４ａと選択部４ｂの両方の機能を実現できる。
【００７４】
【発明の効果】
以上の説明からわかるように本発明では、供給されるデジタル信号に応じてそれぞれ電流を生成する複数の第一の電流生成手段が、等電流の電流源とされた電流加算方式のＤ／Ａ変換器であり、この複数の第一の電流源手段に加えて予備電流源としての第二の電流生成手段を配置するようにしている。そして第一の電流生成手段において或る電流生成手段が不良であった場合に、その電流生成手段を第二の電流生成手段（予備電流源）に置き換えることができるようにしている。従って、不良電流源が存在した場合には、それを予備の電流源を置き換えて適正な動作が行われるようにすることができ、つまり不良品を良品に救済できる。
【００７５】
また本発明では、デジタル入力信号に基づいて発生される複数のデコード信号に対応して設けられる複数の電流生成手段が、等電流の電流源とされた電流加算方式のＤ／Ａ変換器において、例えば微分線形誤差などの動作特性上の誤差が所定以上である場合に、その誤差が小さくなるように、各デコード信号と各電流生成手段との対応関係を選択して置き換えることができるようにしている。従って、各電流生成手段の能力のバラツキにより誤差が拡大された場合は、各デコード信号と各電流生成手段との対応関係を選択的に変更して、加算する電流の順序を換えることで上記誤差を最小化できる。これも、不良品を良品に救済できるものである。
【００７６】
これらのように不良品の救済ができることで、本発明によれば、Ｄ／Ａ変換器の製造歩留まりを著しく向上させることができる。
また、特性誤差の最小化ができるということは、元々不良ではないとされる範囲のものであっても、上記手法により誤差を小さくできることになり、Ｄ／Ａ変換器の性能向上も実現できる。
【００７７】
また、置換手段では、制御信号により置き換えが行われるようなデコードを実行し、また選択手段では制御信号により選択が実行されるようにすることにより、容易かつフレキシブルに置換や選択を実行できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のＤ／Ａ変換器のブロック図である。
【図２】第１の実施の形態における置換処理の説明図である。
【図３】第１の実施の形態のＤ／Ａ変換器の製造手順を示すフローチャートである。
【図４】第１の実施の形態の置換部の構成例の回路図である。
【図５】第１の実施の形態の置換部の他の構成例の回路図である。
【図６】実施の形態の置換部に対する置換制御信号生成方式の説明図である。
【図７】実施の形態の置換部に対する置換制御信号生成方式の説明図である。
【図８】本発明の第２の実施の形態のＤ／Ａ変換器のブロック図である。
【図９】第２の実施の形態における選択処理の説明図である。
【図１０】第２の実施の形態のＤ／Ａ変換器の製造手順を示すフローチャートである。
【図１１】第２の実施の形態における選択処理による誤差最小化の説明図である。
【図１２】第２の実施の形態の選択部の構成例の回路図である。
【図１３】本発明の第３の実施の形態のＤ／Ａ変換器のブロック図である。
【図１４】第３の実施の形態のＤ／Ａ変換器の製造手順を示すフローチャートである。
【図１５】従来のＤ／Ａ変換器の説明図である。
【図１６】Ｄ／Ａ変換器の動作不良の説明図である。
【図１７】Ｄ／Ａ変換器の電流源のバラツキによる誤差の説明図である。
【符号の説明】
１デコーダ、２電流源セル部、３デコード部、４ａ置換部、４ｂ選択部、５ａ〜５ｄ電流源セル、５Ｚ予備電流源セル[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a current addition type D / A (Digital-Analog) converter and a method of manufacturing the same.
[0002]
[Prior art]
As one of the circuit systems of the D / A converter, a current addition system using current source cells of equal current is known.
FIG. 15A shows a basic configuration of a current addition type D / A converter.
The digital value of the input digital data Din is decoded by the decoder 31, and decode signals (current control signals) Sa, Sb, Sc, and Sd are generated according to the value.
Here, for the sake of simplicity, it is assumed that the input digital data Din is 2-bit data having values of “1”, “2”, “3”, and “4”. , Sb, Sc, and Sd are generated.
[0003]
In the current source cell section 32, current source cells 33a, 33b, 33c, 33d are formed corresponding to the respective decode signals Sa, Sb, Sc, Sd.
Although the current source cells 33a to 33d are schematically illustrated, each of the current source cells 33a to 33d is formed by a circuit configuration serving as a current source and a switch element including, for example, a P-MOS transistor.
In this case, each of the current source cells 33a to 33d is designed to have the same capability, that is, a current of the same amount (Ia = Ib = Ic = Id). Then, each of the decode signals Sa to Sd is applied to the gate of the switch element in each of the current source cells 33a to 33d. That is, the decode signals Sa to Sd control on / off of the current output by the current source cells 33a to 33d.
[0004]
Then, the added value of the current obtained by the current source cell turned on by the decode signal is converted into a voltage by the resistor R1, and output as an analog voltage Aout. That is, it is an output obtained by converting the input digital data Din into an analog voltage.
[0005]
FIG. 15B shows the relationship between the value of the input digital data Din and the voltage value as the analog voltage Aout.
For example, when the value of the digital data Din is “1”, the decode signal Sa is “L”, the decode signals Sb, Sc, and Sd are “H”, and only the current source cell 33a is turned on. As a result, voltage Va based on current Ia from current source cell 33a is output. When the value of the digital data Din is "2", the decode signals Sa and Sb are set to "L", the decode signals Sc and Sd are set to "H", and the current source cells 33a and 33b are turned on. . As a result, a voltage (Va + Vb) based on the current (Ia + Ib) from the current source cells 33a and 33b is output.
Similarly, when the value of the digital data Din is "3", the voltage (Va + Vb + Vc) based on the current (Ia + Ib + Ic) from the current source cells 33a, 33b, and 33c is output, and the value of the digital data Din is "4". In this case, a voltage (Va + Vb + Vc + Vc) based on the current (Ia + Ib + Ic + Ic) from the current source cells 33a, 33b, 33c and 33d is output.
[0006]
In addition, there are the following known documents regarding the D / A converter.
[0007]
[Patent Document 1] JP-A-2001-24511
[Patent Document 2] JP-A-2002-100991
[0008]
[Problems to be solved by the invention]
As described above, the current addition type D / A converter obtains an output current by adding currents from current source cells having the same output current capability, converts the output current into a voltage, and outputs the voltage. Therefore, in the manufacturing process, if even one current source cell does not operate, it is a defective product.
For example, FIG. 16A shows a case where the current source cell 33b has a malfunction in the D / A converter of FIG. 15A. If the current source cell 33b does not operate at all, the relationship between the value of the input digital data Din and the output analog voltage Aout is as shown in FIG. 16B, that is, a defective product that cannot output a correct voltage value. It becomes.
Alternatively, when the current source cell 33b cannot supply the designed amount of current, the relationship between the value of the input digital data Din and the output analog voltage Aout is as shown in FIG. This is a defective product that cannot output a correct voltage value.
[0009]
Even if all the current source cells operate, if the relative performance of each current source cell is deviated due to manufacturing variations, the linear error is worsened and the product is also defective.
For example, as shown in FIG. 17A, consider a case where the current amounts of the currents Ia, Ib, Ic, and Id flowing through the respective current source cells 33a to 33b are non-uniform. In the figure, Ideal is a design value that is planned as an original current amount.
[0010]
In this case, the relationship between the value of the input digital data Din and the output analog voltage Aout is as shown in FIG. FIG. 17B shows that the differential linearity error (DLE: Differential Linearity Error) increases.
In this way, the one in which the differential linear error DLE has deteriorated must be regarded as a defective product.
In order to reduce the relative error of each current source, the processing error was suppressed by devising the layout such as laying dummy transistors around the periphery. At present it is not possible to respond.
[0011]
D / A converters which have been determined to be defective due to such factors must be discarded, but this obviously deteriorates the production yield and is not preferred. Therefore, there is a need for a technique for relieving defective products.
Patent Document 1 discloses a technique of a current addition type D / A converter, and Patent Document 2 discloses a technique of a capacitance array type D / A converter. No technique is described for rescuing a malfunctioning product.
[0012]
[Means for Solving the Problems]
In view of such a problem, the present invention provides a D / A converter that can remedy a D / A converter determined to be defective due to an operation failure of a current source or a variation in current capability to a non-defective product. It is an object to provide a configuration and a manufacturing method.
[0013]
For this reason, the D / A converter of the present invention comprises a plurality of first current generating means for respectively generating a predetermined current according to the supplied digital signal, and the predetermined current according to the supplied digital signal. A second current generating means for generating, a replacing means for replacing at least one of the first current generating means with the second current generating means, and a current generated by the first and second current generating means. Output means for generating and outputting an analog signal having a voltage corresponding to the sum of
Further, the replacement means generates a decode signal by decoding the input digital signal in accordance with the supplied control signal, and supplies the decoded signal to the second current generation means to perform the replacement. Execute.
[0014]
The D / A converter of the present invention is a D / A converter for converting a digital signal into an analog signal, and decodes the input digital signal to generate a plurality of decoded signals. A plurality of current generating means for respectively generating a predetermined current in accordance with the decoded signal, and an analog signal having a voltage corresponding to the sum of the currents generated by the plurality of current generating means, and outputting the analog signal. Output means; and selection means for selecting the current generation means to be supplied to each of the decode signals.
Further, the selection means executes the selection in accordance with the supplied control signal.
[0015]
The present invention is also a method of manufacturing a D / A converter for converting an input digital signal into an analog signal. And a plurality of first current generating means for generating a predetermined current according to the supplied digital signal, a second current generating means for generating the predetermined current according to the supplied digital signal, A first step of forming output means for generating and outputting an analog signal having a voltage corresponding to the sum of the currents generated by the first and second current generating means, and each of the first current generating means A second step of testing whether or not the means operates normally; and replacing the first current generating means determined to not operate normally in the second step with the second current generating means. And a third step.
[0016]
The present invention is also a method of manufacturing a D / A converter for converting an input digital signal into an analog signal. A decoding unit that decodes the digital signal to generate a plurality of decode signals; a plurality of current generation units that respectively generate predetermined currents according to the supplied decode signals; and a plurality of current generation units. Forming output means for generating and outputting the analog signal having a voltage corresponding to the sum of the generated currents; performing an operation test on the D / A converter; Deciding which of the current generating means to supply for each of the decode signals.
[0017]
That is, in the present invention, the plurality of first current generating means for generating a predetermined current in accordance with the digital input signal is a current addition type D / A converter serving as a current source of an equal current. A second current generating means (preliminary current source) is arranged in addition to the first current generating means. Then, when a certain current generating means in the first current generating means is defective, the current generating means can be replaced with a second current generating means which is reserved. That is, a proper operation is performed by replacing the defective current source with the spare current source.
Further, in the present invention, a plurality of current generating means provided in correspondence with a decode signal generated based on a digital input signal are used, for example, in a current addition type D / A converter which is a current source of an equal current, for example, in a differential circuit. When an error in operating characteristics such as a linear error is equal to or more than a predetermined value, the correspondence between each decoded signal and each current generating means can be selected so as to reduce the error. That is, the order of the currents to be added is replaced by the selection of the correspondence to minimize the linear error.
[0018]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, first to third embodiments of a D / A converter and a method of manufacturing the same according to the present invention will be described.
It is assumed that the D / A converter of each embodiment is of a current addition type in which currents from current source cells having the same capacity are added.
For the sake of simplicity, it is assumed that the input digital data Din is 2-bit data having values of “1”, “2”, “3”, and “4”.
Of course, no matter how many bits of digital data Din are, the present invention can be applied by extending the configuration of each embodiment according to the number of bits as it is.
[0019]
<First embodiment>
FIG. 1 shows the configuration of the D / A converter according to the first embodiment.
This D / A converter is formed by the decoder 1 and the current source cell unit 2.
The decoder 1 includes a decoding unit 3 and a replacement unit 4a.
[0020]
The digital value of the input digital data Din is decoded by the decoding unit 3 of the decoder 1, and decode signals (current control signals) Sa, Sb, Sc, and Sd are generated according to the value.
The decode signals Sa, Sb, Sc, and Sd are supplied to the current source cell unit 2 via the replacement unit 4a.
[0021]
In the current source cell section 2, current source cells 5a, 5b, 5c, and 5d are formed corresponding to the respective decode signals Sa, Sb, Sc, and Sd.
Further, one or more (one in the figure, one for simplicity) spare current source cells 5Z are provided.
Although the current source cells 5a to 5d and the spare current source cell 5Z are schematically shown, each of them is formed by a circuit configuration serving as a current source and a switching element using, for example, a P-MOS transistor.
In this case, each of the current source cells 5a to 5d and the spare current source cell 5Z are designed to flow the same capacity, that is, the currents of the same current amount (Ia = Ib = Ic = Id = IZ).
[0022]
Initially, each of the decode signals Sa, Sb, Sc, and Sd is applied to the gate of the switch element in each of the current source cells 5a, 5b, 5c, and 5d as shown. That is, the decode signals Sa to Sd function as current control signals for the current source cells 33a to 33d to control on / off of the current output.
At this time, the spare current source cell 5Z is not used, and a signal fixed to the “H” level is supplied to the gate of the switch element via the replacement unit 4a. That is, the spare current source cell 5Z is always turned off.
[0023]
The sum of the currents obtained by the current source cells turned on by the decode signals Sa to Sd is converted into a voltage by the resistor R1, and output as an analog voltage Aout. That is, it is an output obtained by converting the input digital data Din into an analog voltage.
The relationship between the value of the input digital data Din and the voltage value as the analog voltage Aout is ideally as shown in FIG.
For example, when the value of the digital data Din is “1”, the decode signal Sa is “L”, the decode signals Sb, Sc, and Sd are “H”, and only the current source cell 33a is turned on. As a result, voltage Va based on current Ia from current source cell 5a is output. When the value of the digital data Din is "2", the decode signals Sa and Sb are set to "L", the decode signals Sc and Sd are set to "H", and the current source cells 5a and 5b are turned on. . As a result, a voltage (Va + Vb) based on the current (Ia + Ib) from the current source cells 5a and 5b is output.
Similarly, when the value of the digital data Din is "3", the voltage (Va + Vb + Vc) based on the current (Ia + Ib + Ic) from the current source cells 5a, 5b, 5c is output, and the value of the digital data Din is "4". In this case, the voltage (Va + Vb + Vc + Vc) based on the current (Ia + Ib + Ic + Ic) from the current source cells 5a, 5b, 5c and 5d is output.
[0024]
As described above, the D / A converter of the present example is manufactured so as to basically perform the same operation as the D / A converter described with reference to FIG. 15, but in particular, as shown in FIG. The spare current source cell 5Z and the replacement part 4a are formed.
As described above, the spare current source cell 5Z is a current source cell having the same capacity as the current source cells 5a to 5d.
The replacement unit 4a can replace a current source cell to which a certain decode signal among the decode signals Sa to Sd is supplied from one of the current source cells 5a to 5d with a spare current source cell 5Z. It is a part to do.
[0025]
Now, it is assumed that when a chip having the D / A converter having the configuration shown in FIG. 1 is manufactured, it is found that the current source cell 5b is defective in a wafer level test or the like.
In this case, as shown in FIG. 2, the replacement unit 4a replaces the current source cell to which the decode signal Sb is supplied from the current source cell 5b to the spare current source cell 5Z. That is, the decode signal Sb is supplied to the spare current source cell 5Z, and the ON / OFF control of the spare current source cell 5Z is performed by the decode signal Sb. As a result, the current Ib that should have been obtained by the current source cell 5b is obtained as the current IZ by the spare current source cell 5Z. Since the current Ib is designed as Ib = IZ, a normal A / D conversion operation is realized.
For the current source cell 5b determined to be defective, a signal fixed to the H level is supplied to the gate of the switch element by the replacement process of the replacement unit 4a. Therefore, the current source cell 5b is fixed in a non-conducting state, and is not used thereafter.
[0026]
FIG. 3 shows a manufacturing procedure of the D / A converter including such a replacement process.
First, as step F101, a chip including the D / A converter having the configuration shown in FIG. 1 is manufactured.
In step F102, an operation test of the manufactured chip is performed. At this time, if there is no malfunction in the A / D converter, the process proceeds from step F103 to F106, and is determined as a non-defective product.
On the other hand, if a defective current source cell is found in the operation test, the process proceeds from step F103 to F104, and first, it is determined whether or not a spare cell can be replaced. Specifically, it is checked whether or not there is a spare current source cell for replacement.
If the replacement is possible, the process proceeds to step F105 to perform a replacement process for replacing the defective current source cell with the spare current source cell. For example, assume the state shown in FIG.
[0027]
Then, returning to step F102, an operation test is performed. If the operation failure has been eliminated, the process proceeds from step F103 to F106 to determine a non-defective product.
Therefore, even if an operation failure is once observed, in many cases, a good product can be obtained by the replacement process.
[0028]
However, if an operation failure is observed again in step F102 after the replacement process and a defective current source cell is found, or if the replaced spare current source cell is defective, the process returns from step F103 to F104 again. Then, it is determined whether or not replacement with the spare current source cell is possible. If possible, replacement processing is performed in step F105. In this case, if the operation test returns to step F102 and is OK, it is a non-defective product.
[0029]
If a defective current source cell is found, it is determined in step F104 whether or not the replacement process can be performed. For example, in the operation test, the defective current source cell is replaced with a prepared spare current source cell. If more than the number are found, or if a more defective current source cell is found after the spare current source cells have been used up by one or more replacement processes, the replacement process becomes impossible. .
In this case, the process proceeds to step F107, and the product is determined to be an irreparable defective product.
[0030]
Note that, in such a manufacturing procedure, the test cost for the D / A converter may increase, but the increase in the test cost can be minimized by applying it in the D-RAM mixed process.
[0031]
Next, a method for a specific replacement process in the replacement unit 4a in FIG. 1 (step F105 in FIG. 3) will be described.
As a first method, the replacement section 4a has a reconnectable structure.
As a result, after the location of the defect is specified in the wafer level test, reconnection is performed using Fuse or the like, and a decode signal to the defective current source cell is supplied to the spare current source cell.
Regarding the reconnection, if the chip is a D-RAM mixed chip, it can be processed simultaneously in the D-RAM repair process.
In addition, each input terminal and each output terminal of the replacement unit 4a are led out to external pins, and the external pin connection state is manufactured to the state shown in FIG. You may do so.
[0032]
As a second method, the replacement unit 4a (step F105) has a circuit configuration capable of switching the correspondence between the decode signals Sa to Sd and the current source cells 5a to 5d and the spare current source cell 5Z. Switching is performed on the basis of the supplied replacement control signal CT, thereby enabling replacement processing.
In other words, this means that the decoding signals Sa to Sd obtained in the decoding unit 3 are further decoded based on the replacement control signal CT supplied in the replacement unit 4a, and the decoded signals are supplied to the spare current source cell 5Z. Can be said to execute the replacement process.
[0033]
FIG. 4 shows a configuration example of the replacement unit 4a in this case.
The replacement unit 4a is provided with a selector 11 and OR gates 12, 13, 14, and 15, as shown.
The decoded signals Sa, Sb, Sc, Sd output from the decoding unit 2 shown in FIG. 1 are input to the OR gates 12, 13, 14, 15 in the replacement unit 4a.
Further, replacement control signals CTa, CTb, CTc, and CTd are supplied to the replacement unit 4a. The replacement control signals CTa, CTb, CTc, CTd are supplied to the OR gates 12, 13, 14, and 15, respectively.
Outputs of the OR gates 12, 13, 14, and 15 are supplied to current source cells 5a, 5b, 5c, and 5d, respectively.
[0034]
The decode signals Sa, Sb, Sc, and Sd are supplied to the ta terminal, tb terminal, tc terminal, and td terminal of the selector 11, respectively. A signal fixed to “H” is supplied to the tz terminal of the selector 11.
Further, the replacement control signals CTa, CTb, CTc, CTd are supplied to the selector 11 as switching control signals.
The output of the selector 11 is supplied to the spare current source cell 5Z.
[0035]
In such a configuration, first, the selector 11 is configured such that the tz terminal is in the selected state at the beginning of manufacture (in a state where the replacement control signals CTa to CTd are not supplied / or when all of the CTa to CTd are “L”). ing. Therefore, an "H" level signal is supplied to spare current source cell 5Z, and spare current source cell 5Z is fixed to a non-operating state.
Similarly, in the state in which the replacement control signals CTa to CTd are not supplied, or in the initial stage of manufacture in which all the CTa to CTd are in the “L” state, the OR gates 12, 13, 14, and 15 respectively output the decode signals Sa and Sb. , Sc, and Sd are output as they are.
Accordingly, as described with reference to FIG. 1, the current source cells 5a, 5b, 5c, and 5d are turned on / off by the decode signals Sa, Sb, Sc, and Sd.
[0036]
Here, as shown in FIG. 2, a case where the current source cell 5b is defective and replaced with the spare current source cell 5Z will be described as an example.
In this case, the replacement control signal CTb corresponding to the decode signal Sb is set to “H”, and the other replacement control signals CTa, CTc, CTd are set to “L” and input to the replacement unit 4a.
Then, since the replacement control signal CTb is “H”, the selector 11 selects the tb terminal. As a result, the decode signal Sb is supplied to the spare current source cell 5Z.
Further, since the replacement control signal CTb is "H", the output of the OR gate 13 is fixed at "H", and the defective current source cell 5b is fixed in a non-conductive state.
In other words, the processing for replacing the current source cell 5b with the spare current source cell 5Z is executed only by inputting the replacement control signals CTa, CTb, CTc, and CTd as "L", "H", "L", and "L" to the replacement unit 4a. it can.
Examples of generation methods of the replacement control signals CTa, CTb, CTc, CTd will be described later.
[0037]
The third method is to perform the replacement process by using both the selection by the switchable circuit configuration and the reconnection in the replacement unit 4a (step F105).
In this case, the replacement unit 4a is configured as shown in FIG.
[0038]
Also in this case, the replacement unit 4a is provided with, for example, a selector 11 and OR gates 12, 13, 14, and 15, as shown in the figure.
The decoded signals Sa, Sb, Sc, Sd output from the decoding unit 2 shown in FIG. 1 are input to the OR gates 12, 13, 14, 15 in the replacement unit 4a.
The decode signals Sa, Sb, Sc, and Sd are supplied to the ta terminal, tb terminal, tc terminal, and td terminal of the selector 11, respectively. A signal fixed to “H” is supplied to the tz terminal of the selector 11.
Then, the replacement control signal CTs is supplied to the selector 11 as a switching control signal.
[0039]
The other ends of the OR gates 12, 13, 14, 15 are led out to external pins 16, 17, 18, 19, respectively. At the beginning of manufacturing, for example, the external pins 16, 17, 18, and 19 are all connected to a ground line or the like, and input to the OR gates 12, 13, 14, 15 from the external pins 16, 17, 18, 19, for example. Are all fixed at the “L” level.
[0040]
Outputs of the OR gates 12, 13, 14, and 15 are supplied to current source cells 5a, 5b, 5c, and 5d, respectively. The output of the selector 11 is supplied to the spare current source cell 5Z.
[0041]
In such a configuration, first, the selector 11 is configured such that the tz terminal is in the selected state at the beginning of manufacture (in a state where the replacement control signal CTs is not supplied / or CTs is “L”). Therefore, an "H" level signal is supplied to spare current source cell 5Z, and spare current source cell 5Z is fixed to a non-operating state.
Since all the external pins 16, 17, 18, and 19 are fixed to “L”, the OR gates 12, 13, 14, and 15 output the logic states of the decode signals Sa, Sb, Sc, and Sd, respectively, as they are.
Accordingly, as described with reference to FIG. 1, the current source cells 5a, 5b, 5c, and 5d are turned on / off by the decode signals Sa, Sb, Sc, and Sd.
[0042]
Here, as shown in FIG. 2, a case where the current source cell 5b is defective and replaced with the spare current source cell 5Z will be described as an example. In this case, a replacement control signal CTs for selecting the terminal tb terminal of the selector 11 is generated, and the decode signal Sb is supplied to the spare current source cell 5Z via the selector 11.
Further, in order to make the current source cell 5b unused, the connection of the external pin 17 to the ground line is disconnected, and the connection is reconnected to a line of a fixed potential corresponding to the H level. That is, the external pin 17 is fixed at “H”. As a result, the output of the OR gate 13 is fixed to "H", and the defective current source cell 5b is fixed to a non-conductive state.
In this manner, the process of replacing the current source cell 5b with the spare current source cell 5Z can be executed by the replacement control signal CTs for the selector 11 and the reconnection of the external pin 17.
[0043]
Incidentally, it is necessary to continuously supply the replacement control signals CTa, CTb, CTc, and CTd to the replacement unit 4a in the second method, and to the replacement unit 4a in the third method. For this purpose, for example, the configuration shown in FIG. 6 is adopted.
The D / A built-in chip 20 in FIG. 6 is a semiconductor chip incorporating the D / A converter in FIG. 1, and the decoder 1 and the current source cell 2 correspond to the D / A converter in FIG. As shown in FIG. 1, the replacement unit 4a is a circuit unit in the decoder 1.
[0044]
The D / A built-in chip 20 has a memory 22 such as an EEP-ROM mounted thereon, and has a replacement control signal CT (CTa, CTb, CTc, CTd, or CTs) according to the value stored in the memory 22. ) Is provided.
Then, for example, at the time of step F105 in FIG. 3, the information of the replacement control signal CT for the replacement process is written in the memory 22.
For example, in the example of FIG. 4, the memory 22 initially stores information in which the replacement control signals CTa, CTb, CTc, and CTd are all set to “L”, and the current source cell 5b is determined to be defective. In this case, only the replacement control signal CTb is rewritten to “H” in step F105.
The CT generation unit 21 supplies the information value to the replacement unit 4a in the decoder 1 in accordance with the information of the replacement control signal stored in the memory 22. Therefore, the replacement process is performed by rewriting the memory 22 as described above. Is to be completed.
Even in the case of the example of FIG. 5, it is sufficient to rewrite the value indicating the selection terminal of the selector 11 as the replacement control signal CTs.
[0045]
FIG. 7 shows another example in which the software of the external host CPU generates a replacement control signal CT for the replacement process. A host interface 26 is provided as a D / A built-in chip 25 having a built-in D / A converter shown in FIG.
Then, the written information is supplied to the replacement section 4a in the decoder 1 as a replacement control signal CT.
[0046]
As described above, regarding the replacement process, the reconnection in the replacement unit 4a (first method), the control of the switching circuit of the replacement unit 4a (second method), the control of the switching circuit of the replacement unit 4a, and the external pin (The third method), and the switching circuit can be controlled by rewriting the memory 22 or controlling the software.
[0047]
In the example of FIG. 4 or FIG. 5, the configuration is exemplified by using one spare current source cell 5Z. However, when a plurality of spare current source cells 5Z are provided, the selector 11 corresponds to each spare current source cell 5Z. A plurality will be provided.
[0048]
<Second embodiment>
FIG. 8 shows the configuration of the D / A converter according to the second embodiment.
The same parts as those in FIG. 1 are denoted by the same reference numerals, and redundant description will be avoided.
In the case of FIG. 8, the spare current source cell 5Z is not provided, and the correspondence between the decode signals Sa to Sd from the decode unit 3 and the current source cells 5a to 5d can be changed as the selection unit 4b. Is different from FIG. 1.
[0049]
Initially, the decode signals Sa, Sb, Sc, and Sd are applied to the gates of the switch elements in the current source cells 5a, 5b, 5c, and 5d via the selection unit 4b, respectively, as illustrated. That is, the decode signals Sa to Sd control on / off of the current output by the current source cells 33a to 33d, respectively.
Then, the sum of the currents obtained by the current source cells turned on by the decode signals Sa to Sd is converted into a voltage by the resistor R1, and output as an analog voltage Aout. Also in this case, the relationship between the value of the input digital data Din and the voltage value as the analog voltage Aout is ideally as shown in FIG.
As described above, the D / A converter of this example is basically manufactured to perform the same operation as the D / A converter described with reference to FIG. Is formed.
[0050]
Now, in an operation test when a chip having the D / A converter having the configuration shown in FIG. 8 is manufactured, the differential linearity is determined due to the defect described with reference to FIG. 17, that is, the variation in the amount of current of each of the current source cells 5a to 5d. Assume that the error DLE is found to be large.
In this case, for example, if the current amount varies as shown in FIG. 17A, as shown in FIG. 9, the selection unit 4b controls the correspondence between the decode signals Sa to Sd and the current source cells 5a to 5d. Select and replace relationships.
[0051]
That is, the decode signal Sa corresponds to the current source cell 5c, the decode signal Sb corresponds to the current source cell 5a, the decode signal Sc corresponds to the current source cell 5d, and the decode signal Sd corresponds to the current source cell 5b. replace.
Then, the amount of current generated and controlled by each of the decode signals Sa to Sd is as shown in FIG.
Specifically, generation of current Ic is controlled by decode signal Sa, generation of current Ia is controlled by decode signal Sb, generation of current Id is controlled by decode signal Sc, and generation of current Ib is controlled by decode signal Sd. Become.
In this case, the relationship between the value of the input digital data Din and the output analog voltage Aout is as shown in FIG.
As can be seen by comparing FIG. 17B and FIG. 11B described above, the differential linear error DLE is minimized, and the characteristics can be improved and the defective product can be relieved.
[0052]
FIG. 10 shows a manufacturing procedure of the D / A converter including such a selection process.
First, as step F201, a chip including the D / A converter having the configuration shown in FIG. 8 is manufactured.
In step F202, an operation test of the manufactured chip is performed. At this time, the characteristics of the A / D converter, particularly the differential linear error DLE, are measured. If the differential linear error DLE is not within the range in which the operation is defective, the process proceeds from step F203 to F207 to determine a non-defective product.
On the other hand, if the operation test indicates that the characteristic is defective, the process proceeds from step F203 to F204, and first, it is determined whether or not a selection for changing the characteristic of the differential linear error DLE (correspondence change processing) has already been performed.
If the selection process has not been performed, the process proceeds to step F205, in which the amount of current generated by each of the current source cells 5a to 5d is measured to find an optimal correspondence.
Then, in step F206, a process of replacing the correspondence between the decoded signals Sa to Sd and the current source cells 5a to 5d with the optimum correspondence examined in step F205 is performed. For example, assume the state shown in FIG.
[0053]
Then, returning to step F202, an operation test is performed. If the differential linear error DLE is minimized and the state does not correspond to a defective product, the process proceeds from step F203 to F207 to determine a non-defective product. Therefore, even in the case where the characteristic failure is once observed, the characteristic can be improved by the selection process in many cases, and a good product can be obtained.
[0054]
However, if the characteristic failure is observed again in step F202 after the selection process, the process proceeds from step F203 to F204 again, and since the optimal selection process has already been performed, the process proceeds to step F208 to rescue the product. It is determined that the defective product is impossible.
Note that a processing procedure in which the selection of the correspondence (the processing of steps F205 and F206) is tried a plurality of times may be considered.
[0055]
The specific method for the replacement process in the selection unit 4b (step F206 in FIG. 10) in FIG. 8 is as follows.
As a first method, the selection unit 4b is configured to be reconnectable.
That is, the wiring is changed from the state of FIG. 8 to the state of FIG. 9 by physical reconnection in the selection unit 4b.
Regarding the reconnection, if the chip is a D-RAM mixed chip, it can be processed simultaneously in the D-RAM repair process.
In addition, each input terminal and each output terminal of the selection unit 4b can be led to external pins, and the external pins can be manufactured in the state shown in FIG. 8 by connecting the external pins, and can be changed to the state shown in FIG. 9 by changing the connection of the external pins. You may do so.
[0056]
As a second method, the selection unit 4b (step F206) includes a switching circuit that can switch the correspondence between the decode signals Sa to Sd and the current source cells 5a to 5d, and the supplied selection control signal CT The selection process is made possible by switching of the switching circuit based on.
[0057]
FIG. 12 shows a configuration example of the selection unit 4b in this case.
The selector 4b is provided with selectors 41, 42, 43 and 44 as shown.
To all of the selectors 41, 42, 43, and 44, the decoded signals Sa, Sb, Sc, and Sd output from the decoding unit 2 shown in FIG. 8 are supplied as selectable signals.
The outputs of the selectors 41, 42, 43, 44 are supplied to the current source cells 5a, 5b, 5c, 5d, respectively.
Selection control signals CT1, CT2, CT3, and CT4 are supplied to the selectors 41, 42, 43, and 44, respectively, for switching control.
[0058]
In such a configuration, at the beginning of manufacture, the selector 41 selects the decode signal Sa, the selector 42 selects the decode signal Sb, the selector 43 selects the decode signal Sc, and the selector 44 selects the decode signal Sd. It is said. That is, a signal instructing such a selection is supplied as the selection control signals CT1, CT2, CT3, and CT4 (or the state is set as the initial selection setting). Accordingly, the state shown in FIG. 8 is obtained.
[0059]
Here, when replacing the correspondence as shown in FIG. 9, the decode signal Sb is specified as the selection control signal CT1, and the selector 21 supplies the decode signal Sb to the current source cell 5a. Similarly, the selection control signal CT2 causes the selector 22 to select the decode signal Sd, the selection control signal CT3 causes the selector 43 to select the decode signal Sa, and the selection control signal CT4 causes the selector 44 to select the decode signal Sc.
Thus, the selection process is performed as shown in FIG.
[0060]
In the second method, it is necessary to continuously supply the selection control signals CT1, CT2, CT3, and CT4 to the selection unit 4b. For this purpose, a method similar to that of FIG. 6 or FIG. Just fine. That is, the values as the selection control signals CT1, CT2, CT3, and CT4 are written in the memory 22 or the register 27, and the selection control signals CT1 to CT4 are generated based on the values.
[0061]
By the way, as an operation of the second embodiment, an example has been described in which the characteristic is improved by the replacement processing by focusing on the differential linear error DLE. However, the characteristic of the integral linear error (Integral Linear Error) is also improved by the replacement processing. can do. That is, it is also possible to rescue a defective product due to a characteristic failure of the integral linear error.
[0062]
<Third embodiment>
FIG. 13 shows the configuration of the D / A converter according to the third embodiment.
This is an example of a configuration obtained by combining the configurations of the first embodiment (FIG. 1) and the second embodiment (FIG. 8). Each part is assigned the same reference numeral as in FIGS.
[0063]
In FIG. 13, the decode signals Sa to Sd from the decode unit 3 are supplied to the selection unit 4b described in the second embodiment. That is, the selection section 4b is a section that enables the correspondence between the decode signals Sa to Sd and the current source cells 5a to 5d to be selected and changed.
The decode signals Sa to Sd output from the selection unit 4b are supplied to the replacement unit 4a described in the first embodiment. The replacement unit 4a can replace a current source cell to which a certain decode signal among the decode signals Sa to Sd is supplied from one of the current source cells 5a to 5d with a spare current source cell 5Z. It is a part to do.
[0064]
At the beginning of manufacture, the decode signals Sa, Sb, Sc, and Sd are applied to the gates of the switching elements in the current source cells 5a, 5b, 5c, and 5d, respectively, via the selection unit 4b and the replacement unit 4a. That is, the decode signals Sa to Sd control on / off of the current output by the current source cells 33a to 33d, respectively.
[0065]
However, when a defective cell is found among the current source cells 5a, 5b, 5c, and 5d, the defective cell is replaced with the spare current source cell 5Z by the replacement process in the replacement unit 4a.
Further, the current source cells 5a, 5b, 5c, 5d or the spare current source cell 5Z are originally designed to have the same current capability (Ia = Ib = Ic = Id = IZ). When a difference in the amount occurs and characteristics such as a differential linear error or an integral linear error are deteriorated, the selecting unit 4b performs a process of selecting a correspondence so as to minimize these errors.
[0066]
FIG. 14 shows a procedure for manufacturing such a D / A converter.
First, as step F301, a chip including the D / A converter having the configuration shown in FIG. 13 is manufactured.
In step F302, an operation test of the manufactured chip is performed. In this case, the presence or absence of a defective current source cell and the values of the differential linear error and the integral linear error are checked.
[0067]
When a defective current source cell is found as a result of the operation test, the same processing as the processing described in FIG. 3 is performed.
That is, if a malfunctioning current source cell is found, the process proceeds from step F303 to step F304, and it is determined whether the malfunctioning current source cell can be replaced with a spare current source cell.
If the replacement is possible, the process proceeds to step F305, and the replacement unit 4a performs a replacement process of replacing the defective current source cell with the spare current source cell.
Then, returning to step F302, an operation test is performed to check whether or not the operation failure of the current source cell has been eliminated.
If the replacement is impossible in step F304, the process proceeds to step F311 to determine that the product is defective (cannot be rescued).
[0068]
If no defective current source cell is found in the operation test in step F302 (or if it is eliminated in the replacement process in step F305), the process proceeds to step F306, and whether the differential linear error or the integral linear error is within an appropriate range. Check whether or not.
If it is within the appropriate range, the process proceeds to step F310 and is determined to be good.
[0069]
If not within the appropriate range, the same processing as in FIG. 10 is performed.
That is, the process proceeds from step F306 to F307, and firstly, it is determined whether or not the selection processing in the selection unit 5b for improving the characteristic of the differential linear error or the integral linear error has already been performed. If the selection process is not performed, the process proceeds to step F308, and the current source cells 5a to 5d (however, if the replacement process in step F305 is performed, the spare current source is replaced with the current source cell determined to be defective). The amount of current generated by the cell 5Z) is measured to find an optimal correspondence.
In step F309, the correspondence between the decode signals Sa to Sd and the current source cells 5a to 5d (or 5Z) is set in the selection unit 5b to the optimum correspondence examined in step F308.
[0070]
Then, returning to step F302, an operation test is performed. If the differential linear error or the integral linear error is minimized and the state does not correspond to a defective product, the process proceeds to steps F303 → F306 → F310 to determine a non-defective product.
On the other hand, if the characteristic failure is observed again in step F302 after the selection process in step F309, the process proceeds to step F307 again from step F306. The product is determined to be an irreparable defective product.
Note that a processing procedure in which the change of the correspondence in step F309 is tried a plurality of times is also conceivable.
[0071]
According to the third embodiment, it is possible to cope with both individual defective portions of the current source cells and to cope with characteristic defects due to variations in the capabilities of the current source cells.
Therefore, also in this embodiment, it is possible to improve the production yield by relieving defective products to good products, and to improve the performance of the D / A converter by improving characteristics.
[0072]
In the configuration of FIG. 13, the replacement unit 4a is arranged at the subsequent stage of the selection unit 4b, but the reverse may be adopted. In this case, the selection unit 4b enables the selection process including the input of the H fixed signal and the output to the spare current source cell 5Z.
[0073]
Further, a replacement / selection unit having the functions of the replacement unit 4a and the selection unit 4b integrally may be provided.
For example, if the decoding signals Sa to Sd and the H signal are input and a plurality of selectors that can selectively supply all of them to the current source cells 5a to 5d and the spare current source cell 5Z are provided, the replacement unit 4a Both functions of the selection unit 4b can be realized.
[0074]
【The invention's effect】
As can be seen from the above description, according to the present invention, the plurality of first current generating means for respectively generating currents in accordance with the supplied digital signals is a current addition type D / A conversion in which the current sources are equal current sources. And a second current generating means as a spare current source is arranged in addition to the plurality of first current source means. When a certain current generating means is defective in the first current generating means, the current generating means can be replaced with a second current generating means (preliminary current source). Therefore, if there is a defective current source, it can be replaced with a spare current source so that proper operation can be performed, that is, defective products can be rescued to good products.
[0075]
Further, in the present invention, in a current addition type D / A converter in which a plurality of current generating means provided corresponding to a plurality of decode signals generated based on a digital input signal are current sources of equal currents, For example, when an error in operating characteristics such as a differential linear error is equal to or more than a predetermined value, the correspondence between each decoded signal and each current generating means can be selected and replaced so that the error is reduced. I have. Therefore, when the error is enlarged due to the variation in the capability of each current generating means, the correspondence between each decode signal and each current generating means is selectively changed, and the error is increased by changing the order of the current to be added. Can be minimized. In this case, defective products can be remedied to good products.
[0076]
By being able to rescue defective products as described above, according to the present invention, the production yield of the D / A converter can be significantly improved.
In addition, the fact that the characteristic error can be minimized means that the error can be reduced by the above method even in a range that is not originally defective, and the performance of the D / A converter can be improved.
[0077]
In addition, the replacement unit performs decoding such that replacement is performed by the control signal, and the selection unit performs selection by the control signal, so that replacement and selection can be performed easily and flexibly.
[Brief description of the drawings]
FIG. 1 is a block diagram of a D / A converter according to a first embodiment of the present invention.
FIG. 2 is an explanatory diagram of a replacement process according to the first embodiment.
FIG. 3 is a flowchart showing a manufacturing procedure of the D / A converter according to the first embodiment.
FIG. 4 is a circuit diagram of a configuration example of a replacement unit according to the first embodiment;
FIG. 5 is a circuit diagram of another configuration example of the replacement unit according to the first embodiment;
FIG. 6 is an explanatory diagram of a replacement control signal generation method for a replacement unit according to the embodiment;
FIG. 7 is an explanatory diagram of a replacement control signal generation method for a replacement unit according to the embodiment;
FIG. 8 is a block diagram of a D / A converter according to a second embodiment of the present invention.
FIG. 9 is an explanatory diagram of a selection process according to the second embodiment.
FIG. 10 is a flowchart illustrating a manufacturing procedure of the D / A converter according to the second embodiment.
FIG. 11 is an explanatory diagram of error minimization by selection processing according to the second embodiment.
FIG. 12 is a circuit diagram of a configuration example of a selection unit according to the second embodiment.
FIG. 13 is a block diagram of a D / A converter according to a third embodiment of the present invention.
FIG. 14 is a flowchart illustrating a manufacturing procedure of the D / A converter according to the third embodiment.
FIG. 15 is an explanatory diagram of a conventional D / A converter.
FIG. 16 is an explanatory diagram of a malfunction of the D / A converter.
FIG. 17 is an explanatory diagram of an error due to a variation in a current source of the D / A converter.
[Explanation of symbols]
1 decoder, 2 current source cell section, 3 decoding section, 4a replacement section, 4b selection section, 5a to 5d current source cell, 5Z spare current source cell

Claims

A plurality of first current generating means for respectively generating a predetermined current according to the supplied digital signal,
Second current generating means for generating the predetermined current according to the supplied digital signal,
Replacement means for replacing at least one of the first current generation means with the second current generation means;
Output means for generating and outputting an analog signal having a voltage corresponding to the sum of the currents generated by the first and second current generation means,
A D / A converter comprising:

The replacement means generates a decode signal by decoding the input digital signal according to the supplied control signal, and executes the replacement by supplying the decoded signal to the second current generation means. The D / A converter according to claim 1.

A D / A converter for converting a digital signal into an analog signal,
Decoding means for decoding the input digital signal to generate a plurality of decoded signals;
A plurality of current generating means for respectively generating a predetermined current according to the supplied decode signal;
Output means for generating and outputting an analog signal having a voltage corresponding to the sum of the currents generated by the plurality of current generation means,
Selecting means for selecting the current generating means as a supply destination for each of the decode signals;
A D / A converter comprising:

The D / A converter according to claim 3, wherein the selection unit performs the selection according to a supplied control signal.

A method of manufacturing a D / A converter for converting an input digital signal into an analog signal,
A plurality of first current generating means for generating a predetermined current in accordance with the supplied digital signal; a second current generating means for generating the predetermined current in accordance with the supplied digital signal; and And a first step of forming output means for generating and outputting an analog signal having a voltage corresponding to the sum of the currents generated by the second current generation means,
A second step of testing whether each of the first current generating means operates normally,
A third step of replacing the first current generating means determined to not operate normally in the second step with the second current generating means,
A method for manufacturing a D / A converter, comprising:

A method of manufacturing a D / A converter for converting an input digital signal into an analog signal,
Decoding means for decoding the digital signal to generate a plurality of decode signals; a plurality of current generation means for respectively generating a predetermined current in accordance with the supplied decode signal; and a plurality of current generation means. Forming output means for generating and outputting the analog signal having a voltage corresponding to the sum of
Performing an operation test on the D / A converter;
Deciding which of the current generation means to supply to each of the decode signals according to a result of the operation test;
A method for manufacturing a D / A converter, comprising: