JP2004164780A

JP2004164780A - Semiconductor storage cell

Info

Publication number: JP2004164780A
Application number: JP2002331465A
Authority: JP
Inventors: Takashi Okawa; 大川　　隆
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-11-15
Filing date: 2002-11-15
Publication date: 2004-06-10
Anticipated expiration: 2022-11-15
Also published as: JP4118654B2

Abstract

<P>PROBLEM TO BE SOLVED: To prevent the malfunction of a semiconductor storage cell by increasing an operation margin thereof. <P>SOLUTION: In the semiconductor storage cell 10 for writing or reading data by using two ports, two switching transistors 12, 13 are arranged of which the input-output terminals on one side are connected to one terminal of a ferroelectric capacitor 11; two switching transistors 14, 15 are arranged of which the input-output terminals on one side are connected to the other terminal of the capacitor 11; the other input-output terminals of the switching transistors 14, 15 are connected to the plate lines PLa, PLb corresponding to the two ports; and in writing or reading, a predetermined voltage is applied to the plate lines PLa, PLb corresponding to the ports. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、強誘電体容量素子とスイッチングトランジスタからなる半導体記憶セルに関し、特に、マルチポートに対応可能な半導体記憶セルに関する。
【０００２】
【従来の技術】
強誘電体容量素子（以下強誘電体キャパシタと呼ぶ）を用いた不揮発性メモリであるＦｅＲＡＭ（ＦｅｒｒｏｅｌｅｃｔｒｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）は、高速書き込みが可能なうえ、ＤＲＡＭなどにくらべ低消費電力性であり、ＩＣカードなどの分野で使われている。
【０００３】
また、近年、ユーザの様々な要求やアプリケーションに対応するため、マルチポートに対応した半導体記憶セルがある（例えば、特許文献１参照）。
図８は、従来の２ポートの半導体記憶セルの回路構成図である。
【０００４】
半導体記憶セル３００は、強誘電体キャパシタ３０１の一方の端子をプレート線ＰＬに接続し、他方の端子を２つのスイッチングトランジスタ３０２、３０３の一方の入出力端子（ドレインまたはソース）に接続し、他方の入出力端子（ドレインまたはソース）を、２つのポートに対応したビット線ＢＬａ、ＢＬｂに接続し、２つのスイッチングトランジスタ３０２、３０３のゲート端子を２つのポートに対応したワード線ＷＬａ、ＷＬｂに接続した構成である。ここで、プレート線ＰＬは、所定の中間電位（例えば、電源電圧ＶＤＤの半分の電圧、ＶＤＤ／２）が印加されており固定である。また、ビット線ＢＬａ、ＢＬｂは非選択時には、例えば、ＶＤＤ／２が印加されているとする。スイッチングトランジスタ３０２、３０３は、例えば、Ｎ型またはＰ型のＭＯＳＦＥＴ（ＭｅｔａｌｌｉｃＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）である。
【０００５】
なお、以下では、ワード線ＷＬａ、ビット線ＢＬａをＡポート、ワード線ＷＬｂ、ビット線ＢＬｂをＢポートに関するワード線及びビット線であるとして説明する。
【０００６】
以下、従来の半導体記憶セル３００の動作を説明する。
半導体記憶セル３００に、Ａポートからアクセスする場合、ワード線ＷＬａに電源電圧ＶＤＤを印加して、スイッチングトランジスタ３０２をオンする。また、Ｂポートからアクセスする場合、ワード線ＷＬｂに電源電圧ＶＤＤを印加して、スイッチングトランジスタ３０３をオンする。
【０００７】
Ａポートから書き込みを行う場合、図示しないクロック信号に同期して、ビット線ＢＬａをディスチャージしてＶＤＤ／２から０Ｖにする。次にワード線ＷＬａに電源電圧ＶＤＤを印加し、スイッチングトランジスタ３０２をオンする。Ａポートから信号が入力されると、“１”か、“０”かに応じて、ビット線ＢＬａに０Ｖまたは電源電圧ＶＤＤを印加する。例えば、ビット線ＢＬａの電位が０Ｖになると、プレート線ＰＬの電位はＶＤＤ／２であるから、強誘電体キャパシタ３０１には矢印ａ１方向の分極が発生する。また、ビット線ＢＬａの電位が電源電圧ＶＤＤになると、プレート線ＰＬの電位より高くなるので、強誘電体キャパシタ３０１には矢印ａ２方向の分極が発生する。
【０００８】
以下、矢印ａ１方向の分極が、強誘電体キャパシタ３０１に発生している場合を“１”、矢印ａ２方向の分極が、強誘電体キャパシタ３０１に発生している場合を“０”とする。つまり上記の場合、ビット線ＢＬａの電位が０Ｖの時は“１”が書き込まれ、電源電圧ＶＤＤの時は、“０”が書き込まれる。
【０００９】
一方、Ｂポートから書き込みを行う場合、図示しないクロック信号に同期して、ビット線ＢＬｂをディスチャージしてＶＤＤ／２から０Ｖにする。次にワード線ＷＬｂに電源電圧ＶＤＤを印加し、スイッチングトランジスタ３０３をオンする。Ｂポートから信号が入力されると、“１”か、“０”かに応じて、ビット線ＢＬｂに０Ｖまたは電源電圧ＶＤＤを印加する。ビット線ＢＬｂの電位を０Ｖにすると、プレート線ＰＬの電位はＶＤＤ／２であるから、強誘電体キャパシタ３０１には“１”が書き込まれ、ビット線ＢＬｂが電源電圧ＶＤＤの時、プレート線ＰＬの電位より高くなるので、強誘電体キャパシタ３０１には“０”が書き込まれる。
【００１０】
読み出しの際も、Ａポート、Ｂポート、別々に読み出しを行うことができる。Ａポートに読み出しを行う場合、図示しないクロック信号に同期して、ビット線ＢＬａをディスチャージしてＶＤＤ／２から０Ｖにする。次にワード線ＷＬａに電源電圧ＶＤＤを印加し、スイッチングトランジスタ３０２をオンする。このとき、強誘電体キャパシタ３０１に矢印ａ１のような分極が発生している状態、つまり“１”が書き込まれている場合、分極の反転は起こらず、電荷の移動は生じず、ビット線ＢＬａの電位の変動はほとんどない。一方、強誘電体キャパシタ３０１に矢印ａ２のような分極が発生している状態、つまり“０”が書き込まれている場合、分極が反転するので、電荷の移動が生じ、ビット線ＢＬａに電流が流れる。ここで、ビット線ＢＬａに接続される図示しないセンスアンプによりこの信号を増幅し、“０”か“１”を判別する。
【００１１】
一方、Ｂポートに読み出しを行う場合、図示しないクロック信号に同期して、ビット線ＢＬｂをディスチャージしてＶＤＤ／２から０Ｖにする。次に、ワード線ＷＬｂに電源電圧ＶＤＤを印加し、スイッチングトランジスタ３０３をオンする。このとき、強誘電体キャパシタ３０１に矢印ａ１のような分極が発生している状態、つまり“１”が書き込まれている場合、分極の反転は起こらず、電荷の移動は生じず、ビット線ＢＬｂの電位の変動はほとんどない。一方、強誘電体キャパシタ３０１に矢印ａ２の分極が発生している状態、つまり“０”が書き込まれている場合、分極が反転するので、電荷の移動が生じ、ビット線ＢＬｂに電流が流れる。ここで、ビット線ＢＬｂに接続される図示しないセンスアンプによりこの信号を増幅し、“０”か“１”を判別する。
【００１２】
このように、２つのスイッチングトランジスタ３０２、３０３を、２つのポートに対応したワード線ＷＬａ、ＷＬｂでオンオフし、２つのポートに対応したビット線ＢＬａ、ＢＬｂで、データの書き込み読み出しを行うようにすることで、２ＲＷの半導体記憶セル３００を実現している。
【００１３】
【特許文献１】
特開平１１−２６１０１７（段落番号〔００４３〕，第１２図）
【００１４】
【発明が解決しようとする課題】
しかし、従来のマルチポートに対応した半導体記憶セル３００の場合、プレート線ＰＬの電位を中間電位（例えばＶＤＤ／２）で固定しており、ビット線ＢＬａ、ＢＬｂの電位との高低によって、書き込まれるデータが“１”か“０”かが決まっていた。ビット線ＢＬａ、ＢＬｂの電位は、０Ｖか、電源電圧ＶＤＤであるので、プレート線ＰＬの電位との差は最大でＶＤＤ／２しかない。つまりマージンが小さく、誤動作する可能性が高いという問題があった。
【００１５】
本発明はこのような点に鑑みてなされたものであり、マルチポートに対応し、誤動作を防止した強誘電体キャパシタを有する半導体記憶セルを提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すような、２つのポートを用いて、データの書き込みまたは読み出しを行う半導体記憶セル１０において、強誘電体キャパシタ１１の一方の端子に一方の入出力端子を接続した２つのスイッチングトランジスタ１２、１３からなるスイッチングトランジスタ部ＳＴ１と、強誘電体キャパシタ１１の他方の端子に一方の入出力端子を接続した２つのスイッチングトランジスタ１４、１５からなるスイッチングトランジスタ部ＳＴ２と、を有し、スイッチングトランジスタ部ＳＴ１のスイッチングトランジスタ１２、１３の他方の入出力端子を、２つのポートに対応したビット線ＢＬａ、ＢＬｂに接続し、スイッチングトランジスタ部ＳＴ２のスイッチングトランジスタ１４、１５の他方の入出力端子を、２つのポートに対応したプレート線ＰＬａ、ＰＬｂに接続し、スイッチングトランジスタ１２、１３、１４、１５のゲート端子を、２つのポートに対応したワード線ＷＬａ、ＷＬｂに接続した構成であることを特徴とする半導体記憶セル１０が提供される。
【００１７】
上記構成によれば、ポートごとにプレート線ＰＬａ、ＰＬｂを設け、書き込みまたは読み出し時に、所定の電圧を印加可能にするので、動作マージンが大きくとれ、誤動作を防止する。
【００１８】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。
図１は、本発明の第１の実施の形態の半導体記憶セルの回路構成図である。
【００１９】
本発明の第１の実施の形態の半導体記憶セル１０は、強誘電体キャパシタ１１の一方の端子に、一方の入出力端子（ソースまたはドレイン）を接続した２つのスイッチングトランジスタ１２、１３からなるスイッチングトランジスタ部ＳＴ１と、強誘電体キャパシタ１１の他方の端子に、一方の入出力端子を接続した２つのスイッチングトランジスタ１４、１５からなるスイッチングトランジスタ部ＳＴ２を有し、スイッチングトランジスタ部ＳＴ１のスイッチングトランジスタ１２、１３の他方の入出力端子を、２つのポートに対応したビット線ＢＬａ、ＢＬｂに接続し、スイッチングトランジスタ部ＳＴ２のスイッチングトランジスタ１４、１５の他方の入出力端子を、２つのポートに対応したプレート線ＰＬａ、ＰＬｂに接続し、スイッチングトランジスタ１２、１３、１４、１５のゲート端子を、２つのポートに対応したワード線ＷＬａ、ＷＬｂに接続（スイッチングトランジスタ１２、１４はワード線ＷＬａ、スイッチングトランジスタ１３、１５はワード線ＷＬｂに接続）した構成である。スイッチングトランジスタ１２、１３、１４、１５は、例えば、Ｎ型またはＰ型のＭＯＳＦＥＴである。これは、以下の実施の形態でも同様である。
【００２０】
また、以下では、ワード線ＷＬａ、ビット線ＢＬａをＡポート、ワード線ＷＬｂ、ビット線ＢＬｂをＢポートに対応したワード線及びビット線であり、さらにプレート線ＰＬａはＡポートに対応したプレート線、プレート線ＰＬｂはＢポートに対応したプレート線であるとして説明する。
【００２１】
以下、強誘電体キャパシタ１１に発生する矢印ａ１方向の分極を“１”、矢印ａ２方向の分極を“０”として半導体記憶セル１０の動作を説明する。
Ａポートからの書き込みの場合、ワード線ＷＬａに電源電圧ＶＤＤを印加し、スイッチングトランジスタ１２、１４をオンする。このときプレート線ＰＬａに電源電圧ＶＤＤ、ビット線ＢＬａに０Ｖをそれぞれ印加することで、強誘電体キャパシタ１１に矢印ａ１方向の分極が発生し、“１”が書き込まれる。また、“０”を書き込む場合、逆に、プレート線ＰＬａを０Ｖ、ビット線ＢＬａを電源電圧ＶＤＤにする。電源電圧ＶＤＤは、例えば、３．３Ｖである。
【００２２】
Ａポートへの読み出しの場合、ワード線ＷＬａに電源電圧ＶＤＤを印加し、スイッチングトランジスタ１２、１４をオンする。次に、プレート線ＰＬａに電源電圧ＶＤＤを印加する。このとき強誘電体キャパシタ１１に“１”が書き込まれている場合、分極の反転は起きず、電荷の移動が起きない。一方“０”が書き込まれている場合、分極は反転し、電荷の移動が起きる。これらをビット線ＢＬａに接続された図示しないセンスアンプで検出して“１”、“０”を読み出す。
【００２３】
Ｂポートの場合は、スイッチングトランジスタ１３、１５を用い、これらに接続されるワード線ＷＬｂ、プレート線ＰＬｂ、ビット線ＢＬｂの電位をＡポートの場合と同様に制御することで、書き込み読み出しを行うことができる。
【００２４】
このように、プレート線ＰＬａ、ＰＬｂをポートごとに設け、プレート線ＰＬａ、ＰＬｂの電位を０Ｖか電源電圧ＶＤＤ、ビット線ＢＬａ、ＢＬｂの電位も０Ｖか電源電圧ＶＤＤにできるため、動作マージンが大きく取れ、誤動作を防止することができる。
【００２５】
以下、本発明の第２の実施の形態の半導体記憶セルを説明する。
本発明の第２の実施の形態の半導体記憶セルは、相補ビット線を用いたものである。
【００２６】
図２は、本発明の第２の実施の形態の半導体記憶セルの回路構成図である。
本発明の第２の実施の形態の半導体記憶セル２０は、強誘電体キャパシタ２１の一方の端子に、一方の入出力端子（ソースまたはドレイン）を接続したスイッチングトランジスタ２３、２４と、強誘電体キャパシタ２１の他方の端子に、一方の入出力端子を接続したスイッチングトランジスタ２５、２６と、強誘電体キャパシタ２２の一方の端子に、一方の入出力端子を接続したスイッチングトランジスタ２７、２８と、強誘電体キャパシタ２２の他方の端子に、一方の入力端子を接続したスイッチングトランジスタ２９、３０と、を有し、スイッチングトランジスタ２３、２４の他方の入出力端子を、２つのポートに対応した正のビット線ＢＬａ、ＢＬｂに接続し、スイッチングトランジスタ２５、２６、２９、３０の他方の入出力端子を、２つのポートに対応したプレート線に接続し、スイッチングトランジスタ２７、２８の他方の入出力端子を、２つのポートに対応した負のビット線ＢＬａｎ、ＢＬｂｎに接続し、スイッチングトランジスタ２３〜３０のゲート端子を、２つのポートに対応したワード線ＷＬａ、ＷＬｂに接続した構成である。
【００２７】
ここで、ワード線ＷＬａ、ビット線ＢＬａ、ＢＬａｎはＡポート、ワード線ＷＬｂ、ビット線ＢＬｂ、ビット線ＢＬｂｎはＢポートに関するワード線及びビット線であり、プレート線ＰＬａはＡポートに関するプレート線、プレート線ＰＬｂはＢポートに関するプレート線であるとする。
【００２８】
強誘電体キャパシタ２１、２２に発生する矢印ａ１方向の分極を“１”、矢印ａ２方向の分極を“０”として半導体記憶セル２０の動作を説明する。
Ａポートから書き込みを行う場合、ワード線ＷＬａに電源電圧ＶＤＤを印加し、Ａポートに対応したスイッチングトランジスタ２３、２５、２７、２９をオンする。このときプレート線ＰＬａに電源電圧ＶＤＤ、ビット線ＢＬａに０Ｖをそれぞれ印加することで、強誘電体キャパシタ２１に矢印ａ１方向の分極が発生し、“１”が書き込まれる。また、“０”を書き込む場合、逆に、プレート線ＰＬａを０Ｖ、ビット線ＢＬａを電源電圧ＶＤＤにする。一方、強誘電体キャパシタ２２には、強誘電体キャパシタ２１に書き込まれるデータと、相補となるデータが書き込まれる。
【００２９】
Ａポートへの読み出しを行う場合、ワード線ＷＬａに電源電圧ＶＤＤを印加し、スイッチングトランジスタ２３、２５、２７、２９をオンする。次に、プレート線ＰＬａに電源電圧ＶＤＤを印加する。このとき強誘電体キャパシタ２１に“１”が書き込まれている場合、分極の反転は起きず、電荷の移動が起きない。一方“０”が書き込まれている場合、分極は反転し、電荷の移動が起き、ビット線ＢＬａの電位が変化する。また、強誘電体キャパシタ２２に“０”が書き込まれている場合、分極の反転が起こり、ビット線ＢＬａｎの電位が変化する。ここで、ビット線ＢＬａ、ＢＬａｎに接続されている図示しないセンスアンプによって、ビット線ＢＬａ、ＢＬａｎの電位を差動で増幅して検出することにより、読み出しを行う。
【００３０】
Ｂポートの場合は、スイッチングトランジスタ２４、２６、２８、３０を用い、これらに接続されるワード線ＷＬｂ、プレート線ＰＬｂ、ビット線ＢＬｂ、ＢＬｂｎの電位をＡポートの場合と同様に制御することで、書き込み読み出しを行うことができる。
【００３１】
このように、相補ビット線を用いる場合でも、ポートごとに、プレート線ＰＬａ、ＰＬｂを設け、所定の電圧をビット線ＢＬａ、ＢＬａｎ、ＢＬｂ、ＢＬｂｎに印加することで、誤動作を防止した、２ポートで書き込み及び読み出しが可能な２ＲＷ方式の半導体記憶セル２０が実現可能である。
【００３２】
次に、上記で説明した半導体記憶セル１０、２０を適用した半導体記憶装置の例として、特に、第２の実施の形態の半導体記憶セル２０から構成される半導体記憶装置を説明する。
【００３３】
図３は、２ＲＷ方式の２ポートの半導体記憶装置の構成図である。
半導体記憶装置１００は、ｎ×ｍの半導体記憶セルＳ００〜Ｓｎｍを有する。半導体記憶セルＳ００〜Ｓｎｍの構成は、第２の実施の形態の半導体記憶セル２０と同じ構成である。ここで、Ａポートに関しては、ビット線ＢＬａ０〜ＢＬａｍが図２の正のビット線ＢＬａに対応し、ビット線ＢＬａｎ０〜ＢＬａｎｍが負のビット線ＢＬａｎ、プレート線ＰＬａ０〜ＰＬａｍがプレート線ＰＬａ、ワード線ＷＬａ０〜ＷＬａｎがワード線ＷＬａにそれぞれ対応している。Ｂポートに関しても同様に、ビット線ＢＬｂ０〜ＢＬｂｍが図２の正のビット線ＢＬｂに対応し、ビット線ＢＬｂｎ０〜ＢＬｂｎｍが負のビット線ＢＬｂｎ、プレート線ＰＬｂ０〜ＰＬｂｍがプレート線ＰＬｂ、ワード線ＷＬｂ０〜ＷＬｂｎがワード線ＷＬｂにそれぞれ対応している。
【００３４】
さらに、半導体記憶装置１００は、Ａポートに関して、ワード線を選択するワードデコーダ１０１、アドレスとクロックを制御するアドレス／クロック制御回路１０２、入出力部１０３と、半導体記憶セルＳ００〜Ｓｎｍに書き込まれたデータを読み出すセンスアンプ、書き込むデータをビット線ＢＬａ０〜ＢＬａｍ、またはビット線ＢＬａｎ０〜ＢＬａｎｍに供給するライトアンプ、プレート線ＰＬａ１〜ＰＬａｍを駆動するためのプレート線ドライバをまとめたセンスアンプ／ライトアンプ／プレート線ドライバ部１０４を有し、同様にＢポートに対応して、ワードデコーダ１０５、アドレス／クロック制御回路１０６、入出力部１０７、センスアンプ／ライトアンプ／プレート線ドライバ部１０８を有する。
【００３５】
半導体記憶セルＳ００〜Ｓｎｍの選択は、Ａポートの場合は、アドレス／クロック制御回路１０２で、入力されたアドレス信号ＩＡ０〜ＩＡｎをもとに、クロック信号ＣＫＩＡに同期して、ワードデコーダ１０１で、ワード線ＷＬａ０〜ＷＬａｎを選択する。センスアンプ／ライトアンプ／プレート線ドライバ部１０４では、書き込みの場合、ライトアンプ及びプレート線ドライバで、入力信号Ｉ０〜Ｉｍを、入出力部１０３を介して、アドレス／クロック制御回路１０２の制御のもと、選択されたワード線に接続された半導体記憶セルに書き込む。読み出しの場合、センスアンプ及びプレート線ドライバで、選択されたワード線に接続された半導体記憶セルに書き込まれたデータを読み出し、出力信号Ａ０〜Ａｍとして出力する。半導体記憶セルＳ００〜Ｓｎｍへの書き込み読み出しについては、前述の第２の実施の形態の半導体記憶セル２０の動作と同じであるので説明を省略する。また、これらの動作はＢポートの場合も同様であるので説明を省略する。
【００３６】
これまでの説明では、２ＲＷの２ポートの半導体記憶セル１０、２０を説明してきたが、２ポート以上の半導体記憶セルも、上記と同様の構成で実現可能である。
【００３７】
以下では、３ポートの半導体記憶セルについて構成を中心に説明する。
なお、以下に示す３ポートの半導体記憶セルの動作の説明は、２ポートの半導体記憶セルの場合とほぼ同様であるので省略する。
【００３８】
図４は本発明の第３の実施の形態の半導体記憶セルの回路構成図であり、３ポートに対応した半導体記憶セルの回路構成図である。
半導体記憶セル１１０は、強誘電体キャパシタ１１１の一方の端子に、一方の入出力端子を接続したスイッチングトランジスタ１１２、１１３、１１４と、強誘電体キャパシタ１１１の他方の端子に、一方の入出力端子を接続したスイッチングトランジスタ１１５、１１６、１１７を有し、スイッチングトランジスタ１１２、１１３、１１４の他方の入出力端子を、３つのポートに対応したビット線ＢＬｉ、ＢＬａ、ＢＬｂに接続し、スイッチングトランジスタ１１５、１１６、１１７の他方の入力端子を、３つのポートに対応したプレート線ＰＬｉ、ＰＬａ、ＰＬｂに接続し、スイッチングトランジスタ１１２〜１１７のゲート端子を、３つのポートに対応したワード線ＷＬｉ、ＷＬａ、ＷＬｂに接続した構成である。
【００３９】
この構成は、第１の実施の形態の半導体記憶セル１０を３ポートにした構成であり、ワード線ＷＬａ、ＷＬｂ、ＷＬｉ、ビット線ＢＬａ、ＢＬｂ、ＢＬｉ、プレート線ＰＬａ、ＰＬｂ、ＰＬｉにより、３ポートを実現している。なお、ワード線ＷＬａ、ビット線ＢＬａ、プレート線ＰＬａがＡポート、ワード線ＷＬｂ、ビット線ＢＬｂ、プレート線ＰＬｂがＢポート、ワード線ＷＬｉ、ビット線ＢＬｉ、プレート線ＰＬｉがＩポートに対応するワード線、ビット線及びプレート線である。ここで、Ａポート及びＢポートを読み出し専用のポート、Ｉポートを書き込み専用のポートとすることで、２Ｒ／１Ｗ方式の半導体記憶セル１１０を実現できる。
【００４０】
図５は本発明の第４の実施の形態の半導体記憶セルの回路構成図であり、３ポートに対応した半導体記憶セルの回路構成図である。
半導体記憶セル１２０は、強誘電体キャパシタ１２１の一方の端子に、一方の入出力端子を接続した３つのスイッチングトランジスタ１２３、１２４、１２５と、強誘電体キャパシタ１２１の他方の端子に、一方の入出力端子を接続した３つのスイッチングトランジスタ１２６、１２７、１２８と、強誘電体キャパシタ１２２の一方の端子に、一方の入出力端子を接続した３つのスイッチングトランジスタ１２９、１３０、１３１と、強誘電体キャパシタ１２２の他方の端子に、一方の入出力端子を接続した３つのスイッチングトランジスタ１３２、１３３、１３４と、を有し、スイッチングトランジスタ１２３、１２４、１２５の他方の入出力端子を、３つのポートに対応した正のビット線ＢＬｉ、ＢＬａ、ＢＬｂに接続し、スイッチングトランジスタ１２６、１２７、１２８、１３２、１３３、１３４の他方の入出力端子を、３つのポートに対応したプレート線ＰＬｉ、ＰＬａ、ＰＬｂに接続し、スイッチングトランジスタ１２９、１３０、１３１の他方の入出力端子を、３つのポートに対応した負のビット線ＢＬｉｎ、ＢＬａｎ、ＢＬｂｎに接続し、スイッチングトランジスタ１２３〜１３４のゲート端子を、３つのポートに対応したワード線ＷＬｉ、ＷＬａ、ＷＬｂに接続した構成である。
【００４１】
この構成は、第２の実施の形態の半導体記憶セル２０を３ポートにした構成である。ワード線ＷＬａ、ビット線ＢＬａ、ＢＬａｎ、プレート線ＰＬａがＡポート、ワード線ＷＬｂ、ビット線ＢＬｂ、ＢＬｂｎ、プレート線ＰＬｂがＢポート、ワード線ＷＬｉ、ビット線ＢＬｉ、ＢＬｉｎ、プレート線ＰＬｉがＩポートに関するワード線及びビット線である。ここで、Ａポート及びＢポートを読み出し専用のポート、Ｉポートを書き込み専用のポートとすることで、２Ｒ／１Ｗ方式を実現できる。
【００４２】
図６は、本発明の第５の実施の形態の半導体記憶セルの回路構成図であり、３ポートに対応した半導体記憶セルの回路構成図である。
半導体記憶セル１４０は、書き込み専用のＩポート、読み出し専用のＡポート、Ｂポートの３つのポートに対応した半導体記憶セル１４０であり、強誘電体キャパシタ１４１の一方の端子に、一方の入出力端子を接続したスイッチングトランジスタ１４３、１４４と、強誘電体キャパシタ１４１の他方の端子に、一方の入出力端子を接続したスイッチングトランジスタ１４５、１４６と、強誘電体キャパシタ１４２の一方の端子に、一方の入出力端子を接続したスイッチングトランジスタ１４７、１４８と、強誘電体キャパシタ１４２の他方の端子に、一方の入出力端子を接続したスイッチングトランジスタ１４９、１５０を有し、スイッチングトランジスタ１４３の他方の入出力端子を、Ｉポートに対応した正のビット線ＢＬｉに接続し、スイッチングトランジスタ１４４の他方の入出力端子を、Ｂポートに対応した正のビット線ＢＬｂに接続し、スイッチングトランジスタ１４５、１４９の他方の入出力端子を、Ｉポートに対応したプレート線ＰＬｉに接続し、スイッチングトランジスタ１４６の他方の入出力端子を、Ｂポートに対応したプレート線ＰＬｂに接続し、スイッチングトランジスタ１４７の他方の入出力端子を、Ｉポートに対応した負のビット線ＢＬｉｎに接続し、スイッチングトランジスタ１４８の他方の入出力端子を、Ａポートに対応した負のビット線ＢＬａｎに接続し、スイッチングトランジスタ１５０の他方の入出力端子を、Ａポートに対応したプレート線ＰＬａに接続し、スイッチングトランジスタ１４３〜１５０のゲート端子を、３つのポートに対応したワード線ＷＬｉ、ＷＬａ、ＷＬｂに接続（スイッチングトランジスタ１４３、１４５、１４７、１４９はワード線ＷＬｉ、スイッチングトランジスタ１４４、１４６はワード線ＷＬｂ、スイッチングトランジスタ１４８、１５０はワード線ＷＬａに接続）した構成である。
【００４３】
半導体記憶セル１４０は、本発明の第４の実施の形態の半導体記憶セル１２００を改良したものであり、データの書き込みをＩポートで行い、読み出しをＡポート、Ｂポートの２ポートで行う場合に適した回路構成である。なお、半導体記憶セル１４０の読み出し動作は、差動ではなく、ビット線ＢＬａｎ、ＢＬｂの電位を１本ずつ図示しないセンスアンプで検出して“１”か“０”を読み出す。Ａポートの読み出しは、ビット線ＢＬａｎで行い、Ｂポートの読み出しはビット線ＢＬｂで行う。このような回路構成にすることで素子数を少なくすることができる。
【００４４】
次に、上記で説明した半導体記憶セル１１０、１２０、１４０を適用した半導体記憶装置の例として、特に、第５の実施の形態の半導体記憶セル１４０から構成される半導体記憶装置を説明する。
【００４５】
図７は、２Ｒ／１Ｗ方式の３ポートの半導体記憶装置の構成図である。
半導体記憶装置２００は、ｎ×ｍの半導体記憶セルＴ００〜Ｔｎｍを有する。半導体記憶セルＴ００〜Ｔｎｍの構成は、第５の実施の形態の半導体記憶セル１４０と同じ構成である。すなわち、符号は省略したが、各半導体記憶セルＴ００〜Ｔｎｍに接続される計７本のビット線及びプレート線と、３本のワード線は、図６のビット線ＢＬｉ、ＢＬｉｎ、ＢＬｂ、ＢＬａｎ及びプレート線ＰＬｉ、ＰＬａ、ＰＬｂと、ワード線ＷＬｉ、ＷＬａ、ＷＬｂに対応している。
【００４６】
さらに、半導体記憶装置２００は、読み出し用のＡポートに関して、ワード線を選択するワードデコーダ２０１、データを読み出すためのセンスアンプ／プレートドライバ部２０２、読み出したデータを出力する出力部２０３、指定された読み出しアドレスＲＡ０〜ＲＡｎをもとにクロック信号ＣＫＲＡに同期して読み出しを制御する、アドレス／クロック制御部２０４を有する。Ｂポートも同様に、ワードデコーダ２０５、センスアンプ／プレートドライバ部２０６、出力部２０７、アドレス／クロック制御部２０８を有する。書き込み用のＩポートに関して、ワードデコーダ２０９、書き込みのためのライトアンプ／プレートドライバ部２１０、データを入力する入力部２１１、指定された書き込みアドレスＩＷ０〜ＩＷｎをもとにクロック信号ＣＫＩＷに同期して書き込みを制御するアドレス／クロック制御部２１２を有する。
【００４７】
上記のように構成することによって、３ポートで、２Ｒ／１Ｗ方式の半導体記憶装置２００を実現できる。
なお、上記では、２ポート、３ポートの場合についてのみ説明したが、同様の考え方で、４ポート以上に対応した半導体記憶セルを構成することができる。
【００４８】
【発明の効果】
以上説明したように本発明では、ポートごとにプレート線を設け、書き込みまたは読み出し時に、ポートに対応したプレート線に所定の電圧を印加するので、従来のように、プレート線の電位を固定にする場合と異なり、動作マージンを大きくすることができる。これにより誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体記憶セルの回路構成図である。
【図２】本発明の第２の実施の形態の半導体記憶セルの回路構成図である。
【図３】２ＲＷ方式の２ポートの半導体記憶装置の構成図である。
【図４】本発明の第３の実施の形態の半導体記憶セルの回路構成図であり、３ポートに対応した半導体記憶セルの回路構成図である。
【図５】本発明の第４の実施の形態の半導体記憶セルの回路構成図であり、３ポートに対応した半導体記憶セルの回路構成図である。
【図６】本発明の第５の実施の形態の半導体記憶セルの回路構成図であり、３ポートに対応した半導体記憶セルの回路構成図である。
【図７】２Ｒ／１Ｗ方式の３ポートの半導体記憶装置の構成図である。
【図８】従来の２ポートの半導体記憶セルの回路構成図である。
【符号の説明】
１０半導体記憶セル
１１強誘電体キャパシタ
１２、１３、１４、１５スイッチングトランジスタ
ＳＴ１、ＳＴ２スイッチングトランジスタ部
ＢＬａ、ＢＬｂビット線
ＰＬａ、ＰＬｂプレート線
ＷＬａ、ＷＬｂワード線[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor memory cell including a ferroelectric capacitor and a switching transistor, and more particularly, to a semiconductor memory cell capable of supporting multiple ports.
[0002]
[Prior art]
A ferroelectric random access memory (FeRAM), which is a non-volatile memory using a ferroelectric capacitor (hereinafter referred to as a ferroelectric capacitor), can perform high-speed writing and consumes less power than a DRAM or the like. Used in fields such as cards.
[0003]
In recent years, in order to respond to various requests and applications of users, there is a semiconductor memory cell that supports multi-ports (for example, see Patent Document 1).
FIG. 8 is a circuit configuration diagram of a conventional two-port semiconductor memory cell.
[0004]
In the semiconductor memory cell 300, one terminal of the ferroelectric capacitor 301 is connected to the plate line PL, the other terminal is connected to one input / output terminal (drain or source) of the two switching transistors 302 and 303, and the other is connected. Are connected to bit lines BLa and BLb corresponding to two ports, and the gate terminals of two switching transistors 302 and 303 are connected to word lines WLa and WLb corresponding to two ports. This is the configuration. Here, a predetermined intermediate potential (for example, half of the power supply voltage VDD, VDD / 2) is applied to the plate line PL, and is fixed. When the bit lines BLa and BLb are not selected, for example, it is assumed that VDD / 2 is applied. The switching transistors 302 and 303 are, for example, N-type or P-type MOSFETs (Metallic Oxide Semiconductor Field Effect Transistors).
[0005]
In the following, the description will be made assuming that the word line WLa and the bit line BLa are a port line for the A port, and the word line WLb and the bit line BLb are a word line and a bit line for the B port.
[0006]
Hereinafter, the operation of the conventional semiconductor memory cell 300 will be described.
When the semiconductor memory cell 300 is accessed from the A port, the power supply voltage VDD is applied to the word line WLa to turn on the switching transistor 302. When accessing from the B port, the power supply voltage VDD is applied to the word line WLb to turn on the switching transistor 303.
[0007]
When writing is performed from the A port, the bit line BLa is discharged from VDD / 2 to 0 V in synchronization with a clock signal (not shown). Next, the power supply voltage VDD is applied to the word line WLa, and the switching transistor 302 is turned on. When a signal is input from the A port, 0 V or the power supply voltage VDD is applied to the bit line BLa depending on whether the signal is “1” or “0”. For example, when the potential of the bit line BLa becomes 0 V, the polarization of the ferroelectric capacitor 301 is generated in the direction of the arrow a1 because the potential of the plate line PL is VDD / 2. When the potential of the bit line BLa becomes the power supply voltage VDD, the potential of the bit line BLa becomes higher than the potential of the plate line PL, so that the ferroelectric capacitor 301 is polarized in the direction of the arrow a2.
[0008]
Hereinafter, "1" indicates that the polarization in the direction of arrow a1 occurs in the ferroelectric capacitor 301, and "0" indicates that the polarization in the direction of arrow a2 occurs in the ferroelectric capacitor 301. That is, in the above case, “1” is written when the potential of the bit line BLa is 0 V, and “0” is written when the potential of the bit line BLa is the power supply voltage VDD.
[0009]
On the other hand, when writing is performed from the B port, the bit line BLb is discharged from VDD / 2 to 0 V in synchronization with a clock signal (not shown). Next, the power supply voltage VDD is applied to the word line WLb, and the switching transistor 303 is turned on. When a signal is input from the B port, 0 V or the power supply voltage VDD is applied to the bit line BLb depending on whether the signal is “1” or “0”. When the potential of the bit line BLb is set to 0 V, the potential of the plate line PL is VDD / 2, so "1" is written in the ferroelectric capacitor 301. When the bit line BLb is at the power supply voltage VDD, the plate line PL Therefore, “0” is written to the ferroelectric capacitor 301.
[0010]
At the time of reading, reading can be performed separately for the A port and the B port. When data is read to the A port, the bit line BLa is discharged from VDD / 2 to 0 V in synchronization with a clock signal (not shown). Next, the power supply voltage VDD is applied to the word line WLa, and the switching transistor 302 is turned on. At this time, when the polarization as indicated by the arrow a1 is generated in the ferroelectric capacitor 301, that is, when "1" is written, the polarization is not inverted, the charge does not move, and the bit line BLa Has almost no fluctuation in the potential. On the other hand, when the ferroelectric capacitor 301 has a polarization as indicated by the arrow a2, that is, when “0” is written, the polarization is inverted, so that the charge moves and the current flows through the bit line BLa. Flows. Here, this signal is amplified by a sense amplifier (not shown) connected to the bit line BLa to determine “0” or “1”.
[0011]
On the other hand, when data is read out to the B port, the bit line BLb is discharged from VDD / 2 to 0 V in synchronization with a clock signal (not shown). Next, the power supply voltage VDD is applied to the word line WLb, and the switching transistor 303 is turned on. At this time, in the state where the polarization as indicated by the arrow a1 occurs in the ferroelectric capacitor 301, that is, when "1" is written, the inversion of the polarization does not occur, the charge does not move, and the bit line BLb Has almost no fluctuation in the potential. On the other hand, when the polarization of the arrow a2 is generated in the ferroelectric capacitor 301, that is, when "0" is written, the polarization is inverted, so that a charge moves and a current flows through the bit line BLb. Here, this signal is amplified by a sense amplifier (not shown) connected to the bit line BLb to determine “0” or “1”.
[0012]
As described above, the two switching transistors 302 and 303 are turned on and off by the word lines WLa and WLb corresponding to the two ports, and data is written and read by the bit lines BLa and BLb corresponding to the two ports. Thus, a 2RW semiconductor memory cell 300 is realized.
[0013]
[Patent Document 1]
JP-A-11-261017 (paragraph number [0043], FIG. 12)
[0014]
[Problems to be solved by the invention]
However, in the case of the conventional semiconductor memory cell 300 corresponding to the multiport, the potential of the plate line PL is fixed at an intermediate potential (for example, VDD / 2), and writing is performed depending on the level of the potential of the bit lines BLa and BLb. It was determined whether the data was "1" or "0". Since the potential of the bit lines BLa and BLb is 0 V or the power supply voltage VDD, the difference from the potential of the plate line PL is only VDD / 2 at the maximum. That is, there is a problem that the margin is small and a malfunction is likely to occur.
[0015]
The present invention has been made in view of such a point, and an object of the present invention is to provide a semiconductor memory cell having a ferroelectric capacitor compatible with multiports and preventing malfunction.
[0016]
[Means for Solving the Problems]
In the present invention, in order to solve the above problem, in a semiconductor memory cell 10 for writing or reading data using two ports as shown in FIG. 1, one terminal of a ferroelectric capacitor 11 is connected to one terminal of a ferroelectric capacitor 11. A switching transistor unit ST1 including two switching transistors 12 and 13 having input / output terminals connected thereto, and a switching transistor including two switching transistors 14 and 15 having one input / output terminal connected to the other terminal of the ferroelectric capacitor 11 And the other input / output terminals of the switching transistors 12 and 13 of the switching transistor unit ST1 are connected to bit lines BLa and BLb corresponding to the two ports, respectively. 15 other inputs and outputs And the gate terminals of the switching transistors 12, 13, 14, and 15 are connected to the word lines WLa and WLb corresponding to the two ports. The semiconductor memory cell 10 is provided.
[0017]
According to the above configuration, the plate lines PLa and PLb are provided for each port, and a predetermined voltage can be applied at the time of writing or reading, so that an operation margin can be increased and malfunction can be prevented.
[0018]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a circuit configuration diagram of a semiconductor memory cell according to a first embodiment of the present invention.
[0019]
The semiconductor memory cell 10 according to the first embodiment of the present invention includes a switching device including two switching transistors 12 and 13 in which one input / output terminal (source or drain) is connected to one terminal of a ferroelectric capacitor 11. It has a transistor section ST1 and a switching transistor section ST2 composed of two switching transistors 14 and 15 having one input / output terminal connected to the other terminal of the ferroelectric capacitor 11, and the switching transistor 12 of the switching transistor section ST1 has 13 is connected to the bit lines BLa and BLb corresponding to the two ports, and the other input / output terminals of the switching transistors 14 and 15 of the switching transistor unit ST2 are connected to the plate lines corresponding to the two ports. Connect to PLa, PLb and switch The gate terminals of the switching transistors 12, 13, 14, 15 are connected to the word lines WLa, WLb corresponding to the two ports (the switching transistors 12, 14 are connected to the word line WLa, and the switching transistors 13, 15 are connected to the word line WLb). This is the configuration. The switching transistors 12, 13, 14, 15 are, for example, N-type or P-type MOSFETs. This is the same in the following embodiments.
[0020]
In the following, the word line WLa and the bit line BLa are the word line and the bit line corresponding to the A port, the word line WLb and the bit line BLb are the word line and the bit line corresponding to the B port, and the plate line PLa is the plate line corresponding to the A port. The description will be made assuming that the plate line PLb is a plate line corresponding to the B port.
[0021]
Hereinafter, the operation of the semiconductor memory cell 10 will be described assuming that the polarization in the direction of the arrow a1 generated in the ferroelectric capacitor 11 is "1" and the polarization in the direction of the arrow a2 is "0".
In the case of writing from the A port, the power supply voltage VDD is applied to the word line WLa, and the switching transistors 12 and 14 are turned on. At this time, by applying the power supply voltage VDD to the plate line PLa and 0 V to the bit line BLa, polarization in the direction of the arrow a1 occurs in the ferroelectric capacitor 11, and "1" is written. On the other hand, when writing "0", the plate line PLa is set to 0 V and the bit line BLa is set to the power supply voltage VDD. The power supply voltage VDD is, for example, 3.3 V.
[0022]
In the case of reading from the A port, the power supply voltage VDD is applied to the word line WLa, and the switching transistors 12 and 14 are turned on. Next, the power supply voltage VDD is applied to the plate line PLa. At this time, when "1" is written in the ferroelectric capacitor 11, no polarization inversion occurs and no charge transfer occurs. On the other hand, when “0” is written, the polarization is inverted, and a charge transfer occurs. These are detected by a sense amplifier (not shown) connected to the bit line BLa, and "1" and "0" are read.
[0023]
In the case of the B port, writing and reading are performed by using the switching transistors 13 and 15 and controlling the potentials of the word line WLb, plate line PLb, and bit line BLb connected thereto in the same manner as in the case of the A port. Can be.
[0024]
As described above, the plate lines PLa and PLb are provided for each port, and the potential of the plate lines PLa and PLb can be set to 0 V or the power supply voltage VDD, and the potential of the bit lines BLa and BLb can be set to 0 V or the power supply voltage VDD. Erroneous operation can be prevented.
[0025]
Hereinafter, a semiconductor memory cell according to a second embodiment of the present invention will be described.
The semiconductor memory cell according to the second embodiment of the present invention uses a complementary bit line.
[0026]
FIG. 2 is a circuit configuration diagram of a semiconductor memory cell according to the second embodiment of the present invention.
The semiconductor memory cell 20 according to the second embodiment of the present invention includes switching transistors 23 and 24 having one input / output terminal (source or drain) connected to one terminal of a ferroelectric capacitor 21, A switching transistor 25, 26 having one input / output terminal connected to the other terminal of the capacitor 21; a switching transistor 27, 28 having one input / output terminal connected to one terminal of the ferroelectric capacitor 22; Switching transistors 29 and 30 having one input terminal connected to the other terminal of the dielectric capacitor 22; and the other input / output terminals of the switching transistors 23 and 24 are connected to positive bits corresponding to two ports. Lines BLa, BLb, and connect the other input / output terminals of the switching transistors 25, 26, 29, 30 Connected to plate lines corresponding to two ports, the other input / output terminals of switching transistors 27 and 28 are connected to negative bit lines BLan and BLbn corresponding to two ports, and gate terminals of switching transistors 23 to 30 Are connected to word lines WLa and WLb corresponding to two ports.
[0027]
Here, the word line WLa and the bit lines BLa and BLan are the A port, the word line WLb, the bit line BLb and the bit line BLbn are the word line and the bit line relating to the B port, and the plate line PLa is the plate line and the plate relating to the A port. It is assumed that the line PLb is a plate line for the B port.
[0028]
The operation of the semiconductor memory cell 20 will be described with the polarization in the direction of the arrow a1 generated in the ferroelectric capacitors 21 and 22 being "1" and the polarization in the direction of the arrow a2 being "0".
When writing is performed from the A port, the power supply voltage VDD is applied to the word line WLa, and the switching transistors 23, 25, 27, and 29 corresponding to the A port are turned on. At this time, by applying the power supply voltage VDD to the plate line PLa and 0V to the bit line BLa, polarization in the direction of the arrow a1 occurs in the ferroelectric capacitor 21 and "1" is written. On the other hand, when writing "0", the plate line PLa is set to 0 V and the bit line BLa is set to the power supply voltage VDD. On the other hand, data to be written to the ferroelectric capacitor 21 and complementary data are written to the ferroelectric capacitor 22.
[0029]
When reading data from the A port, the power supply voltage VDD is applied to the word line WLa, and the switching transistors 23, 25, 27, and 29 are turned on. Next, the power supply voltage VDD is applied to the plate line PLa. At this time, when "1" is written in the ferroelectric capacitor 21, no polarization inversion occurs and no charge transfer occurs. On the other hand, when “0” is written, the polarization is inverted, the charge moves, and the potential of the bit line BLa changes. When "0" is written in the ferroelectric capacitor 22, the polarization is inverted, and the potential of the bit line BLan changes. Here, reading is performed by differentially amplifying and detecting the potentials of the bit lines BLa and BLan by a sense amplifier (not shown) connected to the bit lines BLa and BLan.
[0030]
In the case of the B port, the switching transistors 24, 26, 28, and 30 are used, and the potentials of the word line WLb, plate line PLb, and bit lines BLb and BLbn connected thereto are controlled in the same manner as in the case of the A port. , Writing and reading can be performed.
[0031]
As described above, even when complementary bit lines are used, plate lines PLa and PLb are provided for each port, and a predetermined voltage is applied to bit lines BLa, BLan, BLb, and BLbn to prevent malfunctions. Thus, it is possible to realize the semiconductor memory cell 20 of the 2RW type capable of writing and reading.
[0032]
Next, as an example of a semiconductor memory device to which the semiconductor memory cells 10 and 20 described above are applied, a semiconductor memory device including the semiconductor memory cell 20 according to the second embodiment will be described.
[0033]
FIG. 3 is a configuration diagram of a 2RW type two-port semiconductor memory device.
The semiconductor memory device 100 has n × m semiconductor memory cells S00 to Snm. The configuration of the semiconductor storage cells S00 to Snm is the same as that of the semiconductor storage cell 20 of the second embodiment. Here, regarding the A port, the bit lines BLa0 to BLam correspond to the positive bit line BLa in FIG. 2, the bit lines BLan0 to BLan are the negative bit line BLan, the plate lines PLa0 to PLam are the plate line PLa, and the word line. WLa0 to WLan correspond to the word lines WLa, respectively. Similarly, for the B port, bit lines BLb0 to BLbm correspond to positive bit line BLb in FIG. 2, bit lines BLbn0 to BLbnm are negative bit line BLbn, plate lines PLb0 to PLbm are plate line PLb, and word line WLb0. To WLbn respectively correspond to the word lines WLb.
[0034]
Further, with respect to the A port, the semiconductor memory device 100 is written in the word decoder 101 for selecting a word line, the address / clock control circuit 102 for controlling an address and a clock, the input / output unit 103, and the semiconductor memory cells S00 to Snm. A sense amplifier for reading data, a write amplifier for supplying write data to bit lines BLa0 to BLam or bit lines BLan0 to BLanm, and a sense amplifier / write amplifier / plate combining plate line drivers for driving plate lines PLa1 to PLam. It has a line driver unit 104, and similarly has a word decoder 105, an address / clock control circuit 106, an input / output unit 107, and a sense amplifier / write amplifier / plate line driver unit 108 corresponding to the B port.
[0035]
In the case of the A port, the selection of the semiconductor memory cells S00 to Snm is performed by the address / clock control circuit 102 based on the input address signals IA0 to IAn, in synchronization with the clock signal CKIA, and by the word decoder 101. Select the word lines WLa0 to WLan. In the sense amplifier / write amplifier / plate line driver unit 104, in the case of writing, the write amplifier and the plate line driver also control input / output signals I0 to Im via the input / output unit 103 to control the address / clock control circuit 102. Is written to the semiconductor memory cell connected to the selected word line. In the case of reading, data written in the semiconductor memory cell connected to the selected word line is read by the sense amplifier and the plate line driver, and output as output signals A0 to Am. The operation of writing to and reading from the semiconductor memory cells S00 to Snm is the same as the operation of the semiconductor memory cell 20 according to the above-described second embodiment, and a description thereof will be omitted. Further, these operations are the same for the case of the B port, and therefore the description is omitted.
[0036]
In the above description, the two-port two-port semiconductor memory cells 10 and 20 have been described. However, a two-port or more semiconductor memory cell can be realized with the same configuration as described above.
[0037]
Hereinafter, the configuration of the three-port semiconductor memory cell will be mainly described.
The following description of the operation of the three-port semiconductor memory cell is substantially the same as that of the two-port semiconductor memory cell, and will not be repeated.
[0038]
FIG. 4 is a circuit configuration diagram of a semiconductor memory cell according to the third embodiment of the present invention, and is a circuit configuration diagram of a semiconductor memory cell corresponding to three ports.
The semiconductor memory cell 110 includes switching transistors 112, 113, and 114 having one terminal connected to one terminal of a ferroelectric capacitor 111 and one input / output terminal connected to the other terminal of the ferroelectric capacitor 111. And the other input / output terminals of the switching transistors 112, 113, 114 are connected to bit lines BLi, BLa, BLb corresponding to three ports, respectively. The other input terminals of 116 and 117 are connected to plate lines PLi, PLa and PLb corresponding to three ports, and the gate terminals of switching transistors 112 to 117 are connected to word lines WLi, WLa and WLb corresponding to three ports. It is the structure connected to.
[0039]
This configuration is a configuration in which the semiconductor memory cell 10 of the first embodiment has three ports, and includes three lines by word lines WLa, WLb, WLi, bit lines BLa, BLb, BLi, and plate lines PLa, PLb, PLi. The port has been realized. The word line WLa, bit line BLa, and plate line PLa correspond to the A port, the word line WLb, bit line BLb, and plate line PLb correspond to the B port, and the word line WLi, bit line BLi, and plate line PLi correspond to the I port. Line, bit line and plate line. Here, the 2R / 1W semiconductor memory cell 110 can be realized by setting the A port and the B port as read-only ports and the I port as write-only ports.
[0040]
FIG. 5 is a circuit diagram of a semiconductor memory cell according to the fourth embodiment of the present invention, and is a circuit diagram of a semiconductor memory cell corresponding to three ports.
The semiconductor memory cell 120 includes three switching transistors 123, 124, and 125 having one input / output terminal connected to one terminal of the ferroelectric capacitor 121, and one input terminal connected to the other terminal of the ferroelectric capacitor 121. Three switching transistors 126, 127, 128 to which output terminals are connected; three switching transistors 129, 130, 131 to which one input / output terminal is connected to one terminal of the ferroelectric capacitor 122; 122 has three switching transistors 132, 133, and 134 each having one input / output terminal connected to the other terminal, and the other input / output terminals of the switching transistors 123, 124, and 125 correspond to three ports. Switching to the connected positive bit lines BLi, BLa, BLb The other input / output terminals of the transistors 126, 127, 128, 132, 133, 134 are connected to plate lines PLi, PLa, PLb corresponding to the three ports, and the other input / output terminals of the switching transistors 129, 130, 131 Are connected to negative bit lines BLin, BLan, BLbn corresponding to three ports, and gate terminals of switching transistors 123 to 134 are connected to word lines WLi, WLa, WLb corresponding to three ports. .
[0041]
This configuration is a configuration in which the semiconductor memory cell 20 of the second embodiment has three ports. Word line WLa, bit lines BLa, BLan, plate line PLa are A port, word line WLb, bit lines BLb, BLbn, plate line PLb are B port, word line WLi, bit lines BLi, BLin, and plate line PLi are I port Word lines and bit lines. Here, the 2R / 1W system can be realized by setting the A port and the B port as read-only ports and the I port as write-only ports.
[0042]
FIG. 6 is a circuit diagram of a semiconductor memory cell according to the fifth embodiment of the present invention, and is a circuit diagram of a semiconductor memory cell corresponding to three ports.
The semiconductor memory cell 140 is a semiconductor memory cell 140 corresponding to three ports of a write-only I port, a read-only A port, and a B port. One terminal of the ferroelectric capacitor 141 has one input / output terminal. Are connected to the other terminals of the ferroelectric capacitor 141, the switching transistors 145 and 146 having one input / output terminal connected thereto, and one input terminal is connected to one terminal of the ferroelectric capacitor 142. Switching transistors 147 and 148 having output terminals connected thereto and switching transistors 149 and 150 having one input / output terminal connected to the other terminal of the ferroelectric capacitor 142 are provided. , Connected to the positive bit line BLi corresponding to the I port, The other input / output terminal of the switching transistor 144 is connected to the positive bit line BLb corresponding to the B port, and the other input / output terminal of the switching transistors 145 and 149 is connected to the plate line PLi corresponding to the I port, The other input / output terminal of the switching transistor 146 is connected to the plate line PLb corresponding to the B port, and the other input / output terminal of the switching transistor 147 is connected to the negative bit line BLin corresponding to the I port. 148, the other input / output terminal is connected to the negative bit line BLan corresponding to the A port, the other input / output terminal of the switching transistor 150 is connected to the plate line PLa corresponding to the A port, and the switching transistors 143 to 143 are connected. 150 gate terminals for 3 ports (The switching transistors 143, 145, 147, and 149 are connected to the word line WLi, the switching transistors 144 and 146 are connected to the word line WLb, and the switching transistors 148 and 150 are connected to the word line WLa). is there.
[0043]
The semiconductor memory cell 140 is an improvement of the semiconductor memory cell 1200 according to the fourth embodiment of the present invention. The semiconductor memory cell 140 has a configuration in which data is written at the I port and data is read at the two ports A and B. This is a suitable circuit configuration. Note that the read operation of the semiconductor memory cell 140 is not differential, and the potential of the bit lines BLan and BLb is detected one by one by a sense amplifier (not shown) to read “1” or “0”. Reading from the A port is performed on the bit line BLan, and reading from the B port is performed on the bit line BLb. With such a circuit configuration, the number of elements can be reduced.
[0044]
Next, as an example of a semiconductor memory device to which the semiconductor memory cells 110, 120, and 140 described above are applied, a semiconductor memory device including the semiconductor memory cell 140 according to the fifth embodiment will be described.
[0045]
FIG. 7 is a configuration diagram of a 2R / 1W three-port semiconductor memory device.
The semiconductor memory device 200 has n × m semiconductor memory cells T00 to Tnm. The configuration of the semiconductor memory cells T00 to Tnm is the same as that of the semiconductor memory cell 140 of the fifth embodiment. That is, although the reference numerals are omitted, a total of seven bit lines and plate lines connected to each of the semiconductor memory cells T00 to Tnm and three word lines are the bit lines BLi, BLin, BLb, BLan, and BLan of FIG. They correspond to the plate lines PLi, PLa, PLb and the word lines WLi, WLa, WLb.
[0046]
Further, in the semiconductor memory device 200, with respect to the read A port, a word decoder 201 for selecting a word line, a sense amplifier / plate driver unit 202 for reading data, an output unit 203 for outputting read data, An address / clock control unit 204 controls reading in synchronization with the clock signal CKRA based on the read addresses RA0 to RAn. Similarly, the B port has a word decoder 205, a sense amplifier / plate driver unit 206, an output unit 207, and an address / clock control unit 208. Regarding the I port for writing, a word decoder 209, a write amplifier / plate driver unit 210 for writing, an input unit 211 for inputting data, and a clock signal CKIW based on designated write addresses IW0 to IWn. An address / clock control unit 212 that controls writing is provided.
[0047]
With the above-described configuration, it is possible to realize a 2R / 1W semiconductor memory device 200 with three ports.
Although only two ports and three ports have been described above, a semiconductor memory cell corresponding to four or more ports can be configured in the same manner.
[0048]
【The invention's effect】
As described above, in the present invention, a plate line is provided for each port, and a predetermined voltage is applied to the plate line corresponding to the port at the time of writing or reading, so that the potential of the plate line is fixed as in the related art. Unlike the case, the operation margin can be increased. Thereby, malfunction can be prevented.
[Brief description of the drawings]
FIG. 1 is a circuit configuration diagram of a semiconductor memory cell according to a first embodiment of the present invention.
FIG. 2 is a circuit configuration diagram of a semiconductor memory cell according to a second embodiment of the present invention.
FIG. 3 is a configuration diagram of a two-port two-port semiconductor memory device;
FIG. 4 is a circuit configuration diagram of a semiconductor memory cell according to a third embodiment of the present invention, and is a circuit configuration diagram of a semiconductor memory cell corresponding to three ports.
FIG. 5 is a circuit configuration diagram of a semiconductor memory cell according to a fourth embodiment of the present invention, and is a circuit configuration diagram of a semiconductor memory cell corresponding to three ports.
FIG. 6 is a circuit configuration diagram of a semiconductor memory cell according to a fifth embodiment of the present invention, and is a circuit configuration diagram of a semiconductor memory cell corresponding to three ports.
FIG. 7 is a configuration diagram of a 2R / 1W three-port semiconductor memory device.
FIG. 8 is a circuit configuration diagram of a conventional two-port semiconductor memory cell.
[Explanation of symbols]
10. Semiconductor memory cell
11 Ferroelectric capacitor
12, 13, 14, 15 switching transistor
ST1, ST2 Switching transistor section
BLa, BLb bit line
PLa, PLb Plate wire
WLa, WLb word line

Claims

In a semiconductor memory cell for writing or reading data by using n ports,
A first switching transistor unit including n switching transistors in which one input / output terminal is connected to one terminal of the ferroelectric capacitor;
And a second switching transistor section comprising n switching transistors in which one input / output terminal is connected to the other terminal of the ferroelectric capacitor,
Connecting the other input / output terminal of the switching transistor of the first switching transistor unit to a bit line corresponding to the port;
Connecting the other input / output terminal of the switching transistor of the second switching transistor unit to a plate line corresponding to the port;
A semiconductor memory cell, wherein gate terminals of the switching transistors constituting the first and second switching transistor units are connected to a word line corresponding to the port.

In a semiconductor memory cell for writing or reading data by using n ports,
A first switching transistor unit including n switching transistors in which one input / output terminal is connected to one terminal of the first ferroelectric capacitor;
A second switching transistor unit including n switching transistors in which one input / output terminal is connected to the other terminal of the first ferroelectric capacitor;
A third switching transistor unit including n switching transistors in which one input / output terminal is connected to one terminal of the second ferroelectric capacitor;
And a fourth switching transistor section including n switching transistors each having one input / output terminal connected to the other terminal of the second ferroelectric capacitor,
Connecting the other input / output terminal of the switching transistor of the first switching transistor unit to a positive bit line corresponding to the port;
Connecting the other input / output terminal of the switching transistor of the second and fourth switching transistor units to a plate line corresponding to the port;
Connecting the other input / output terminal of the switching transistor of the third switching transistor unit to a negative bit line corresponding to the port;
A semiconductor memory cell, wherein gate terminals of the switching transistors constituting the first to fourth switching transistor units are connected to word lines corresponding to the ports.

In a semiconductor memory cell in which data is written or read using three ports,
A first switching transistor and a second switching transistor each having one input / output terminal connected to one terminal of the first ferroelectric capacitor;
A third switching transistor and a fourth switching transistor each having one input / output terminal connected to the other terminal of the first ferroelectric capacitor;
A fifth switching transistor and a sixth switching transistor having one input / output terminal connected to one terminal of the second ferroelectric capacitor;
A seventh switching transistor and an eighth switching transistor each having one input / output terminal connected to the other terminal of the second ferroelectric capacitor,
Connecting the other input / output terminal of the first switching transistor to a positive bit line corresponding to a first port;
Connecting the other input / output terminal of the second switching transistor to a positive bit line corresponding to a second port;
Connecting the other input / output terminals of the third and seventh switching transistors to a plate line corresponding to the first port;
Connecting the other input / output terminal of the fourth switching transistor to a plate line corresponding to the second port;
Connecting the other input / output terminal of the fifth switching transistor to a negative bit line corresponding to the first port;
Connecting the other input / output terminal of the sixth switching transistor to a negative bit line corresponding to a third port;
Connecting the other input / output terminal of the eighth switching transistor to a plate line corresponding to the third port;
A semiconductor memory cell, wherein gate terminals of said first to eighth switching transistors are connected to word lines corresponding to said first to third ports.