JP2004146598A

JP2004146598A - Method of manufacturing semiconductor device

Info

Publication number: JP2004146598A
Application number: JP2002309872A
Authority: JP
Inventors: Kazutaka Akiyama; 秋山　和隆
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-10-24
Filing date: 2002-10-24
Publication date: 2004-05-20

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method by which a semiconductor device on which fuse blowing can be performed easily and in which fuse wiring is hardly deteriorated can be manufactured easily. <P>SOLUTION: After a first insulating layer 7 is provided on a substrate 1 on which base wiring 3 and fuse wiring 4 are formed, a contact hole 11b for forming a contact plug 10b and a recess 11a for wiring for forming wiring 10a are formed on the wiring 3. Then, a fuse blowing recess 12 which electrically disconnect the fuse wiring 4 is formed on the wiring 4, and a conductive material is buried inside the recess 11a, the contact hole 11b, and the recess 12. In addition, a second insulating layer 15 having a thickness which is nearly equal to the thickness from the lower surface of the first insulating layer 7 to the bottom section of the recess 12 is provided on the insulating layer 7. After the opening 18 of the recess 12 is formed through the second insulating layer 15, the conductive material existing in the recess 12 is removed. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置のフューズ配線付近の技術に係り、特に多層配線構造を有する半導体装置のフューズ配線付近の構造の改良を図り得る半導体装置の製造方法に関する。
【０００２】
【従来の技術】
配線が複数層に積層された多層配線構造を有する半導体装置に、フューズ配線およびフューズ配線を電気的に断線させるためのフューズブロー用のフューズ窓を形成する一般的な方法を、２層構造を例に挙げて簡潔に説明する。
【０００３】
先ず、図６（ａ）に示すように、ＳｉＯ_２等の絶縁物により構成されて、基板１０１上に設けられた第Ｍ層目（Ｍは１以上の整数）の絶縁膜１０２に、例えばＲＩＥ法などの異方性エッチング法により図示しない溝を形成する。続けて、この溝の内側にＣｕ等の導電体を埋め込んだ後、例えばＣＭＰ法により溝の外側の導電体を除去して第Ｍ層目の配線１０３およびフューズ配線１０４を形成する。続けて、第Ｍ層目の絶縁膜１０２上に第Ｍ＋１層目の絶縁膜１０５を成膜する。続けて、第Ｍ＋１層目の配線１０６およびコンタクトプラグ１０７を形成するための第Ｍ＋１層目の溝１０８および第Ｍ＋１層目のコンタクトホール１０９を、ＲＩＥ法により形成する。
【０００４】
次に、図６（ｂ）に示すように、第Ｍ＋１層目の溝１０８および第Ｍ＋１層目のコンタクトホール１０９の内側にＣｕ等の導電体をめっき法などによって埋め込む。続けて、ＣＭＰ法を行って第Ｍ＋１層目の配線１０６およびコンタクトプラグ１０７を形成する。
【０００５】
次に、図６（ｃ）に示すように、第Ｍ＋１層目の配線１０６およびコンタクトプラグ１０７が形成された第Ｍ＋１層目の絶縁膜１０５上に第Ｍ＋２層目の絶縁膜１１０を成膜する。
【０００６】
そして、図６（ｄ）に示すように、ＲＩＥ法などにより、電極となる第Ｍ＋１層目の配線１０６の表面を露出するように、第Ｍ＋２層目の絶縁膜１１０を貫通して第Ｎ＋１層目のコンタクトホール１１１を形成する。それとともに、ＲＩＥ法などにより、フューズ窓１１２を形成する。これにより、フューズ配線１０４上にフューズ窓１１２が形成された、所望の半導体装置１１３を得る。
【０００７】
この際、フューズ窓１１２はフューズ配線１０４まで開口せず、フューズ配線１０４上に絶縁膜を０．１〜０．７μｍ程度残すことが好ましい。フューズ配線１０４上の残膜（絶縁膜）が約０．１μｍより薄い場合には、フューズ配線１０４の表面が露出して、露出部分の周辺の酸素や水などと反応してフューズ配線１０４（導電体）が腐食するおそれがある。また、フューズ配線１０４上の残膜が約０．７μｍより厚い場合には、フューズ配線１０４を切断するためのフューズブロー用レーザー光線がフューズ配線１０４に届かず、フューズ配線１０４の切断が困難になる。
【０００８】
【発明が解決しようとする課題】
一般に、フューズ窓の深さは多層配線の層数やメタル配線の膜厚によって異なる。例えば、フューズ窓の深さが約４μｍ以上になる場合もある。このような４μｍ以上の深さのフューズ窓を開口し、かつ、その底部においてフューズ配線上に０．１〜０．７μｍ程度の適正な薄さの絶縁膜を残すことは非常に難しい。
【０００９】
本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、フューズ配線を電気的に断線させるためのフューズブローを行い易く、かつ、フューズ配線が劣化し難い適正な厚さを有する膜をフューズ配線上に備えた半導体装置を容易に製造できる半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記課題を解決するために、本発明に係る半導体装置の製造方法は、表面側に下地配線およびフューズ配線が形成された基板上に、第１の絶縁層を設ける工程と、前記下地配線に電気的に接続されるコンタクトプラグを形成するためのコンタクトホールを、前記第１の絶縁層をその厚さ方向に沿って貫通して前記下地配線の上方に形成し、かつ、前記コンタクトプラグに電気的に接続される配線を形成するための配線用凹部を、前記第１の絶縁層の上面から内部にかけて前記コンタクトホールに連通して形成する工程と、前記フューズ配線を電気的に断線させるフューズブロー用の凹部を、前記第１の絶縁層の上面から内部にかけて前記フューズ配線の上方に形成する工程と、前記コンタクトホールおよび前記配線用凹部のそれぞれの内側に導電材料を埋め込んで前記コンタクトプラグおよび前記配線を形成するとともに、前記フューズブロー用凹部の内側に導電材料を埋め込む工程と、前記コンタクトホール、前記配線用凹部、および前記フューズブロー用凹部を前記導電材料で埋め込んだ前記第１の絶縁層上に、前記第１の絶縁層の下面から前記フューズブロー用凹部の底部までの厚さと略同じ厚さの第２の絶縁層を設ける工程と、前記フューズブロー用凹部の開口部を、前記第２の絶縁層をその厚さ方向に沿って貫通して前記フューズブロー用凹部の上方に形成する工程と、前記フューズブロー用凹部の内側に埋め込まれた前記導電材料を除去する工程と、を含むことを特徴とするものである。
【００１１】
この半導体装置の製造方法では、先ず、表面側に下地配線およびフューズ配線が形成された基板上に第１の絶縁層を設ける。続けて、フューズ配線を電気的に断線させるフューズブロー用の凹部を、第１の絶縁層の上面から内部にかけてフューズ配線の上方に形成した後、フューズブロー用凹部の内側に導電材料を埋め込む。続けて、第１の絶縁層の下面からフューズブロー用凹部の底部までの厚さと略同じ厚さの第２の絶縁層を、第１の絶縁層上に設ける。続けて、フューズブロー用凹部の上方で第２の絶縁層をその厚さ方向に沿って貫通して、フューズブロー用凹部の開口部を形成した後、フューズブロー用凹部の内側に埋め込まれた導電材料を除去する。
【００１２】
これにより、所望の深さを有するフューズブロー用凹部をフューズ配線の上方に形成することができるとともに、第１の絶縁層よりも薄肉な絶縁膜をフューズ配線の上に安定して残すことができる。この結果、フューズ配線上にフューズブロー用凹部を形成しても、フューズ配線は劣化し難くなる。すなわち、フューズ配線上の絶縁膜の厚さを、フューズ配線が劣化し難く、かつ、フューズブローを行い易い適正な膜厚に高い精度で容易に設定できる。
【００１３】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１４】
（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１および図２を参照しつつ説明する。図１および図２は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。この第１実施形態では、基板上に配線が２層に積層されて形成された２層配線構造を有する半導体装置の製造方法を例に挙げて説明する。以下、本実施形態に係る半導体装置の製造方法を、製造工程の順番に沿って説明する。
【００１５】
先ず、図１（ａ）に示すように、図示しない各種電子回路を構成する能動領域などが形成された半導体基板（シリコン基板、Ｓｉ基板）１上に、第１層目の層間絶縁膜２を設ける。具体的には、例えばＣＶＤ法により、Ｓｉ基板１の表面上に第１層目の層間絶縁膜としてのＳｉＯ_２膜２をその膜厚が約０．５μｍとなるまで成膜する。続けて、例えばリソグラフィ法により、ＳｉＯ_２膜２の表面に下地配線３およびフューズ配線４のそれぞれの配線パターンをパターニングする。この後、例えば反応性イオンエッチング法（ＲＩＥ法）によりＳｉＯ_２膜２を加工して、ＳｉＯ_２膜２の上面から内部にかけて、下地配線３およびフューズ配線４を形成するための図示しない下地配線用凹部（溝）およびフューズ配線用凹部（溝）を形成する。これら各凹部は、それぞれの深さを約０．３μｍに形成される。
【００１６】
続けて、ＳｉＯ_２膜２の表面上、下地配線用凹部およびフューズ配線用凹部の内側に、バリアメタル膜５、下地配線３、およびフューズ配線４のそれぞれの形成材料となる導電材料を順次積層して設ける。具体的には、例えばＰＶＤ法により、ＳｉＯ_２膜２の表面上、下地配線用凹部およびフューズ配線用凹部の内側に、先ずバリアメタル膜としてのＴａＮ膜５を成膜する。続けて、同じくＰＶＤ法により、ＴａＮ膜５の表面上に、下地配線３およびフューズ配線４の下地となる図示しないＣｕめっきシード層（膜）を成膜する。この後、配線用凹部およびフューズ配線用凹部の内側を埋めるように、Ｃｕめっきシード層を電極として、Ｃｕめっきシード層の表面上に下地配線３およびフューズ配線４の形成材料としてのＣｕ膜６（導電材料）を成膜する。
【００１７】
続けて、例えばＣＭＰ法により、ＳｉＯ_２膜２の表面上の不要なＴａＮ膜５およびＣｕ膜６を研磨して除去する。これにより、下地配線用凹部およびフューズ配線用凹部の内側にのみＴａＮ膜５およびＣｕ膜６を残して、下地配線３（Ｃｕ下地配線３）およびフューズ配線（Ｃｕフューズ配線）４を形成する。Ｃｕ下地配線３およびＣｕフューズ配線４は、Ｓｉ基板１上にそれぞれ所定の配線パターンで設けられて、Ｓｉ基板１に形成されている各種電子回路などに電気的に接続される。Ｃｕ下地配線３は、第１層目のＣｕ配線として機能する。また、図１および図２には、Ｃｕフューズ配線４のうち、Ｃｕフューズ配線４を電気的に断線させるフューズブローのターゲットとなるＣｕフューズ本体部４ａ付近の断面図を示す。以下の説明においては、このＣｕフューズ本体部４ａをもってＣｕフューズ配線４に代表させて説明する。
【００１８】
続けて、ＳｉＯ_２膜２、Ｃｕ下地配線３、およびＣｕフューズ本体部４ａなどの上に、第１の絶縁層７を設ける。この第１の絶縁層７には、Ｃｕ下地配線３およびＣｕフューズ配線４の酸化およびＣｕの拡散などを防止するための絶縁膜８（酸化・拡散防止膜８）、ならびに第２層目の層間絶縁膜９の２層構造からなる積層絶縁膜を採用する。具体的には、ＣＶＤ法により、ＳｉＯ_２膜２、Ｃｕ下地配線３、およびＣｕフューズ本体部４ａなどの表面上に、先ず拡散防止膜としてのＳｉＮ膜８を成膜する。続けて、このＳｉＮ膜８の表面上に、第１層目の層間絶縁膜２と同様に、ＣＶＤ法により第２層目の層間絶縁膜としてのＳｉＯ_２膜９を成膜する。ＳｉＯ_２膜９は、ＳｉＮ膜８との合計の膜厚が約２．３μｍとなるまで、ＳｉＮ膜８の表面上に成膜される。
【００１９】
続けて、第２層目の配線１０ａを形成するための配線用凹部（溝）１１ａ、および第２層目の配線１０ａと第１層目の配線であるＣｕ下地配線３とを電気的に接続するためのコンタクトプラグ（ヴィアプラグ）１０ｂを形成するためのコンタクトホール（ヴィアホール）１１ｂを第１の絶縁層７に形成する。配線１０ａとコンタクトプラグ１０ｂとは一体に形成される。すなわち、配線１０ａとコンタクトプラグ１０ｂとは、いわゆるデュアルダマシン構造（デュアルダマシン配線）として形成される。したがって、配線用凹部１１ａはコンタクトホール１１ｂの上端部に連通して一体に形成される。
【００２０】
具体的には、先ず、リソグラフィ法により、ＳｉＯ_２膜９の表面に第２層目の配線１０ａの配線パターンをパターニングする。この後、ＲＩＥ法により、Ｃｕ下地配線３の上面（表面）を露出するようにＳｉＯ_２膜９およびＳｉＮ膜８を加工する。これにより、第１の絶縁層７をその厚さ方向に貫通して配線用凹部１１ａおよびコンタクトホール１１ｂの基礎となる貫通孔を形成する。続けて、同じくＲＩＥ法により、ＳｉＯ_２膜９の上面から内部にかけて貫通孔を広げるようにＳｉＯ_２膜９を加工する。これにより、ＳｉＯ_２膜９の上面から内部にかけて配線用凹部１１ａを形成するとともに、配線用凹部１１ａの底部および第１の絶縁層７の下面（裏面）に連通するコンタクトホール１１ｂを形成する。配線用凹部１１ａは、その深さが約１．５μｍとなるまでＳｉＯ_２膜９の上面から内部に向けて掘り下げられる。この結果、コンタクトホール１１ｂは、その深さが約０．８μｍとなる。
【００２１】
また、配線用凹部１１ａを形成するのと並行して、フューズブローを行い易くするためのフューズブロー用凹部（溝）１２、いわゆるフューズ窓１２を形成する。このフューズ窓１２は、配線用凹部１１ａと同様の方法により形成される。具体的には、先ず、リソグラフィ法により、Ｃｕフューズ本体部４ａの上方（略真上）でＳｉＯ_２膜９の表面にフューズ窓１２のパターンをパターニングする。この後、ＲＩＥ法によりＳｉＯ_２膜９を加工して、ＳｉＯ_２膜９の上面から内部にかけてフューズ窓１２を形成する。このフューズ窓１２は、配線用凹部１１ａと略同じ深さに形成される。すなわち、フューズ窓１２は、その深さが約１．５μｍとなるまでＳｉＯ_２膜９の上面から内部に向けて掘り下げられる。この結果、フューズ窓１２の底部とＣｕフューズ本体部４ａの上面との間隔（距離）は、約０．８μｍとなる。すなわち、Ｃｕフューズ本体部４ａの上面上に残された膜（絶縁膜）の厚さは、約０．８μｍとなる。
【００２２】
次に、図１（ｂ）に示すように、配線用凹部１１ａおよびコンタクトホール１１ｂのそれぞれの内側に導電材料を埋め込んで配線１０ａおよびコンタクトプラグ１０ｂを形成するとともに、フューズ窓１２の内側に導電材料を埋め込む。具体的には、先ず、ＰＶＤ法により、ＳｉＯ_２膜９の上面（表面）上、配線用凹部１１ａおよびコンタクトホール１１ｂの内側、ならびにフューズ窓１２の内側に、バリアメタル膜としてのＴａＮ膜１３を成膜する。続けて、同じくＰＶＤ法により、ＴａＮ膜１３の表面上に、配線１０ａおよびコンタクトプラグ１０ｂの下地となる図示しないＣｕめっきシード層（膜）を成膜する。この後、配線用凹部１１ａおよびコンタクトホール１１ｂの内側、ならびにフューズ窓１２の内側を埋めるように、Ｃｕめっきシード層を電極として、Ｃｕめっきシード層の表面上に配線１０ａおよびコンタクトプラグ１０ｂの形成材料としてのＣｕ膜１４を成膜する。
【００２３】
続けて、ＣＭＰ法により、ＳｉＯ_２膜９の表面上の不要なＴａＮ膜１３およびＣｕ膜１４を研磨して除去する。これにより、配線用凹部１１ａおよびコンタクトホール１１ｂのそれぞれの内側にＴａＮ膜１３およびＣｕ膜１４を残して、配線１０ａおよびコンタクトプラグ１０ｂを形成する。それとともに、フューズ窓１２の内側にもＴａＮ膜１３およびＣｕ膜１４を残す。配線１０ａとコンタクトプラグ１０ｂとは、Ｃｕ膜１４により一体のデュアルダマシン構造（Ｃｕデュアルダマシン配線）に形成されている。
【００２４】
なお、第１の絶縁層７、配線１０ａ、コンタクトプラグ１０ｂ、配線用凹部１１ａ、コンタクトホール１１ｂ、およびフューズ窓１２などから構成される部分を、第１の配線構造体２０と称することとする。
【００２５】
次に、図１（ｃ）に示すように、ＳｉＯ_２膜９の表面上に、第２の絶縁層１５を設ける。この第２の絶縁層１５は、その厚さが第１の絶縁層７の下面からフューズ窓１２の底部までの厚さ（高さ）と略同じ大きさになるまでＳｉＯ_２膜９の表面上に設けられる。すなわち、第２の絶縁層１５は、その厚さを第１の絶縁層７の下面から配線用凹部１１ａの底部までの厚さ（高さ）と略同じ大きさに設定される。あるいは、第２の絶縁層１５は、その厚さをコンタクトホール１１ｂの深さ（高さ）と略同じ大きさに設定される。換言すれば、ＳｉＯ_２膜９の表面上には、Ｃｕフューズ本体部４ａ上の残膜の厚さと略同じ厚さを有する第２の絶縁層１５が設けられる。
【００２６】
この第２の絶縁層は、第１の絶縁層７と接する下層部１６、およびこの下層部１６の上側の上層部１７からなる２層構造に形成される。それとともに、上層部１７は、下層部１６と上層部１７との加工選択比に応じて、下層部１６に対して選択的に加工可能な材料により形成される。具体的には、第２の絶縁層１５の下層部１６をＳｉＮ膜を用いて形成するとともに、上層部１７をＳｉＯ_２膜を用いて形成する。すなわち、第２の絶縁層１５を、ＳｉＮ膜１６およびＳｉＯ_２膜１７を積層して設けた２層構造からなる積層絶縁膜として形成する。
【００２７】
先ず、ＣＶＤ法により、ＳｉＯ_２膜９、Ｃｕ配線１０ａ、ならびにＴａＮ膜１３およびＣｕ膜１４が埋め込まれたフューズ窓１２などの表面上に、ＳｉＮ膜１６をその膜厚が約０．３μｍとなるまで成膜する。続けて、このＳｉＮ膜１６の表面上に、ＣＶＤ法により、ＳｉＯ_２膜１７をその膜厚が約０．５μｍとなるまで成膜する。これにより、ＳｉＯ_２膜９の表面上に、ＳｉＮ膜１６とＳｉＯ_２膜１７との合計の膜厚が約０．８μｍである第２の絶縁層１５が設けられる。ＳｉＮ膜１６は、下層のＳｉＮ膜８と同様に、Ｃｕ配線１０ａの酸化およびＣｕの拡散などを防止するための酸化・拡散防止膜（保護膜）として機能する。
【００２８】
次に、図２（ａ）に示すように、フューズ本体部４ａおよびフューズ窓１２の上方（略真上）に、フューズ窓１２の開口部（フューズブロー用開口部）１８を形成する。具体的には、先ず、リソグラフィ法により、フューズ本体部４ａおよびフューズ窓１２の上方で、ＳｉＯ_２膜１７の上面（表面）にフューズ窓開口部１８のパターンをパターニングする。この後、ＲＩＥ法によりＳｉＯ_２膜１７およびＳｉＮ膜１６を加工して、第３の絶縁層１５をその厚さ方向に沿って貫通して、フューズ窓１２の上端部よりも広口のフューズ窓開口部１８を形成する。
【００２９】
次に、図２（ｂ）に示すように、フューズ窓１２内に埋め込まれているＴａＮ膜１３およびＣｕ膜１４を除去する。具体的には、例えば希釈ＨＣｌとＨ_２Ｏ_２との混合液を用いて、先ずフューズ窓１２内のＣｕ膜１４を除去する。続けて、例えばＨＣｌ／ＢＣｌ_３系のガスを用いて、ＲＩＥ法によりフューズ窓１２内のＴａＮ膜１３を除去する。
【００３０】
続けて、電極となるＣｕ配線１０ａの上方（略真上）に、Ｃｕ配線１０ａの外部への通電経路を得るための電極用開口部１９を形成する。具体的には、先ず、リソグラフィ法により、Ｃｕ配線１０ａの上方で、ＳｉＯ_２膜１７の上面（表面）に電極用開口部１９のマスクをパターニングする。この後、ＲＩＥ法により、２層構造からなる第２の絶縁層１５のうち下層部のＳｉＮ膜１６を残すように、先ず上層部のＳｉＯ_２膜１７のみを加工する。具体的には、ＳｉＮ膜１６を加工しないように、ＳｉＯ_２膜１７の加工選択比をＳｉＮ膜１６の加工選択比よりも高く設定して、ＳｉＯ_２膜１７のみを選択的に加工する。これにより、ＳｉＯ_２膜１７をその厚さ方向に沿って貫通して、電極用開口部１９の上側が形成される。この際、フューズ窓１２およびその開口部１８が加工されないように、フューズ窓開口部１８を図示しないマスク材で予め覆っておく。
【００３１】
次に、図２（ｃ）に示すように、第２の絶縁層１５のＳｉＮ膜１６に電極用開口部１９を形成するのと並行して、フューズ窓１２を掘り下げる。具体的には、マスク材を除去した後、ＲＩＥ法によりＣｕ配線１０ａの表面を露出するようにＳｉＮ膜１６を加工する。この際、ＳｉＮ膜１６とＳｉＯ_２膜９とのＲＩＥ法による加工選択比を１：１に設定する。これにより、ＳｉＮ膜１６をその厚さ方向に沿って貫通して、電極用開口部１９の下側がＣｕ配線１０ａ上に形成される。すなわち、第２の絶縁層１５をその厚さ方向に沿って貫通して、電極用開口部１９がＣｕ配線１０ａ上に形成される。それとともに、フューズ窓１２も掘り下げられる。ＳｉＮ膜１６とＳｉＯ_２膜９とのＲＩＥ法による加工選択比を１：１に設定することにより、フューズ窓１２はＳｉＮ膜１６の膜厚と略同じ深さ分掘り下げられる。具体的には、フューズ窓１２は約０．３μｍ掘り下げられる。この結果、フューズ窓１２の底部とＣｕフューズ本体部４ａの上面との間隔（距離）は、約０．５μｍとなる。すなわち、Ｃｕフューズ本体部４ａの上面上に残された膜（絶縁膜）の厚さは、約０．５μｍとなる。
【００３２】
以後、予め決められている所定の工程を経て、図２（ｃ）に示す所望の半導体装置２１を得る。すなわち、Ｃｕ下地配線３およびＣｕ配線１０ａが２層に積層された積層配線構造を有するとともに、第１の絶縁層７（層間絶縁膜９）の厚さと略同じ深さを有するフューズ窓１２がＣｕフューズ本体部４ａ上に形成された半導体装置２１を得る。本発明者らが行った実験によれば、以上説明した工程により製造された半導体装置２１では、所望のＣｕフューズ本体部４ａ上のフューズ窓１２に向けて所定のレーザー光線を照射することにより、フューズブローを適正に行うことができた。すなわち、本実施形態の半導体装置２１では、所望のＣｕフューズ配線４を適正に切断して、電気的に断線させることができた。
【００３３】
以上説明したように、この第１実施形態によれば、フューズ窓１２の深さが層間絶縁膜であるＳｉＯ_２膜９の膜厚以上にならない。このため、フューズ窓１２を形成（開口）する際の加工が容易である。すなわち、所望の深さを有するフューズ窓１２をフューズ本体部４ａの上方に容易に形成することができる。また、フューズ窓１２は、同じ層の配線用凹部１１ａと並行して形成される。このため、フューズ本体部４ａ上の残膜（絶縁膜）の膜厚は、コンタクトホール１１ｂの深さと略同じ大きさとなる。これにより、ＳｉＯ_２膜９に比べて十分に薄肉な絶縁膜を、フューズ本体部４ａの上に安定して残すことができる。この結果、フューズ本体部４ａを含めたフューズ配線４は劣化し難くなる。
【００３４】
また、第２の絶縁層１５をＳｉＮ膜１６およびＳｉＯ_２膜１７からなる２層構造に形成するとともに、そのＳｉＮ膜１６の厚さ、およびＳｉＮ膜１６とフューズ窓１２とを並行して加工する際のＳｉＮ膜１６とＳｉＯ_２膜９との加工選択比を適宜、適正な値に調整する。これにより、フューズ窓１２の深さを容易に微調整できる。すなわち、フューズ窓１２の底部とフューズ本体部４ａの上面との距離を高い精度で容易に制御できる。この結果、フューズ本体部４ａの上の絶縁膜の厚さを、フューズ配線４が劣化し難く、かつ、フューズブローを行い易い適正な膜厚に高い精度で容易に設定できる。
【００３５】
一般に、フューズブローを行い易く、かつ、フューズ配線４が劣化し難くするためには、フューズ本体部４ａの上の絶縁膜の厚さを約０．１〜０．７μｍとすることが好ましい。本実施形態では、前述したように、フューズ本体部４ａの上の絶縁膜の厚さを約０．５μｍとすることができる。すなわち、フューズ窓１２の底部とフューズ本体部４ａの上面との間隔（距離）を高い精度で制御して、適正な大きさに設定できる。
【００３６】
このように、第１実施形態に係る半導体装置の製造方法によれば、深い（アスペクト比の高い）フューズ窓１２を形成することが可能であるとともに、フューズ配線４（フューズ本体部４ａ）の上面とフューズ窓１２の底部との距離を適正な大きさに安定して設定することが可能である。したがって、本実施形態に係る半導体装置の製造方法によれば、フューズ配線を電気的に断線させるためのフューズブローを行い易く、かつ、フューズ配線が劣化し難い、適正な厚さを有する膜（絶縁膜）をフューズ配線上に備えた半導体装置を容易に製造できる。すなわち、信頼性の高い半導体装置を高い歩留まりで製造できる。この結果、半導体装置の品質および生産効率を向上できるとともに、半導体装置の低コスト化を図ることができる。つまり、本実施形態に係る半導体装置の製造方法によれば、良質かつ安価な半導体装置を量産できる。
【００３７】
（第２の実施の形態）
次に、本発明に係る第２実施形態を図３〜図５を参照しつつ説明する。図３は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。図４および図５は、本実施形態に係る半導体装置に対する第１および第２の比較例を示す断面図である。なお、第１実施形態と同一部分には同一符号を付してその詳しい説明を省略する。この第２実施形態では、基板上に配線が３層に積層されて形成された３層配線構造を有する半導体装置の製造方法を例に挙げて説明する。以下、本実施形態に係る半導体装置の製造方法を、製造工程の順番に沿って説明する。
【００３８】
先ず、図３（ａ）に示すように、第１実施形態と同様の工程により、Ｓｉ基板１上に第１の層間絶縁膜であるＳｉＯ_２膜２を設けた後、Ｃｕ下地配線３およびＣｕフューズ配線４を形成する。続けて、ＳｉＯ_２膜２上にＳｉＮ膜８およびＳｉＯ_２膜９からなる第１の絶縁層７を設けた後、Ｃｕ配線１０ａおよびコンタクトプラグ１０ｂを形成するとともに、フューズ窓１２の内側にＴａＮ膜１３およびＣｕ膜１４を残す。
【００３９】
続けて、第１実施形態と同様の工程により、この第１層目の第１の絶縁層７の上に、第１の絶縁層７と同様の積層絶縁膜からなる第２層目の第１の絶縁層７を設ける。すなわち、第２層目の層間絶縁膜としてのＳｉＯ_２膜９の上に、ＳｉＮ膜８および第３層目の層間絶縁膜としてのＳｉＯ_２膜９を設ける。そして、第１実施形態と同様の工程により、この第２層目の第１の絶縁層７内にＣｕ配線１０ａおよびコンタクトプラグ１０ｂを形成するとともに、フューズ窓１２の内側にＴａＮ膜１３およびＣｕ膜１４を残す。ただし、第２層目のフューズ窓１２は、後の工程により第１層目のフューズ窓１２と連通するように、第２層目の第１の絶縁層７をその厚さ方向に沿って貫通して形成される。したがって、この第２層目のフューズ窓１２の内側には、第１層目のフューズ窓１２内のＴａＮ膜１３およびＣｕ膜１４に連続するように、第２層目の第１の絶縁層７をその厚さ方向に沿って貫通してＴａＮ膜１３およびＣｕ膜１４が埋め込まれる。
【００４０】
なお、前述した第１の配線構造体２０と同様に、第１の絶縁層７、配線１０ａ、コンタクトプラグ１０ｂ、配線用凹部１１ａ、コンタクトホール１１ｂ、および第１の絶縁層７をその厚さ方向に沿って貫通して形成されたフューズ窓１２から構成される部分を、第２の配線構造体３２と称することとする。
【００４１】
次に、図３（ｂ）に示すように、第１実施形態と同様の工程により、第３層目のＳｉＯ_２膜９の表面上に、ＳｉＮ膜１６およびＳｉＯ_２膜１７の２層構造からなる第２の絶縁層１５を設ける。続けて、第１実施形態と同様の工程により、ＳｉＯ_２膜１７およびＳｉＮ膜１６を加工して、第３の絶縁層１５をその厚さ方向に沿って貫通してフューズ窓開口部１８を形成する。
【００４２】
次に、図３（ｃ）に示すように、第１実施形態と同様の工程により、第１層目および第２層目の各フューズ窓１２内に埋め込まれているＴａＮ膜１３およびＣｕ膜１４を、上側から順番に除去する。続けて、第１実施形態と同様の工程により、第３の絶縁層１５をその厚さ方向に沿って貫通して、Ｃｕ配線１０上に電極用開口部１９を形成するとともに、ＳｉＮ膜１６の膜厚と略同じ深さ分フューズ窓１２を掘り下げる。これにより、フューズ窓１２の底部とＣｕフューズ本体部４ａの上面との間隔（距離）は、約０．５μｍとなる。すなわち、Ｃｕフューズ本体部４ａの上面上に残された膜（絶縁膜）の厚さは、第１実施形態と同様に約０．５μｍとなる。
【００４３】
以後、予め決められている所定の工程を経て、図３（ｃ）に示す所望の半導体装置３１を得る。すなわち、Ｃｕ下地配線３およびＣｕ配線１０が３層に積層された積層配線構造を有するとともに、第１の絶縁層７の２層分の厚さと略同じ深さを有するフューズ窓１２がＣｕフューズ本体部４ａ上に形成された半導体装置３１を得る。
【００４４】
次に、本発明者らが行った試験およびその結果について、図４および図５を参照しつつ説明する。この試験は、第２実施形態に係る半導体装置の製造方法とは異なる製造方法によって、フューズ配線およびフューズ窓が形成された３層配線構造を有する３種類の半導体装置に対して、フューズ窓の加工性およびフューズブローの容易性について調べるものである。以下、第２実施形態の半導体装置２１に対する第１〜第３の各比較例（比較サンプル）について、各比較例ごとに説明する。
【００４５】
（第１比較例）
図４に示すように、第１比較例としての半導体装置２０１は、第２層目の第１の絶縁層７内にＣｕ配線１０ａおよびコンタクトプラグ１０ｂなどを形成するまでは、前述した第２実施形態と同様の工程により形成される。ただし、フューズ窓２０２を、第２層目および第３層目の図示しない各配線用凹部と並行して形成しない。続けて、第２実施形態と同様の工程により、第３層目のＳｉＯ_２膜９の表面上に、ＳｉＯ_２膜の１層構造からなる第２の絶縁層２０３をその膜厚が約０．８μｍとなるまで設ける。続けて、リソグラフィ法により、ＳｉＯ_２膜２０３の表面上にフューズ窓２０２のパターンをパターニングする。この後、ＲＩＥ法によりＳｉＯ_２膜２０３およびＳｉＯ_２膜９をそれらの厚さ方向に沿って掘り下げて、フューズ窓２０２およびその開口部２０４をまとめて形成（開口）する。以後、予め決められている所定の工程を経て、図４に示す所望の半導体装置２０１を得る。
【００４６】
この半導体装置２０１では、最上層の絶縁層（膜）であるＳｉＯ_２膜２０３の上面から、第１層目の層間絶縁膜であるＳｉＯ_２膜２に形成されているＣｕフューズ本体部４ａの上面までの距離が約５．４μｍとなっている。このような厚肉の絶縁膜では、フューズ窓２０２のパターンをパターニングする際に用いる図示しないマスク材と、ＲＩＥ法に生じ易い、いわゆるエッチングストップ現象とによって、フューズ窓２０２を約３μｍ以上の深さに加工することができなかった。したがって、フューズ窓２０２の底部とＣｕフューズ本体部４ａの上面との間隔（距離）が約２．４μｍの厚肉になった。このようなフューズ窓２０２に向けて本発明者らがレーザー光線を照射したところ、所望のＣｕフューズ本体部４ａをフューズブローすることはできなかった。すなわち、この第１比較例である半導体装置２０１では、所望のＣｕフューズ配線４を適正に切断して、電気的に断線することができなかった。
【００４７】
（第２比較例）
この第２比較例の半導体装置は、図示は省略するが、前述した第１比較例としての半導体装置２０１において、第１層目および第２層目の第１の絶縁層７を、それぞれ約１．２μｍの厚さに形成したものである。したがって、最上層の絶縁層であるＳｉＯ_２膜の上面から、第１層目の層間絶縁膜であるＳｉＯ_２膜に形成されているＣｕフューズ本体部の上面までの距離が約３．２μｍとなっている。この結果、フューズ窓を約３μｍの深さに形成して、Ｃｕフューズ本体部上の残膜（絶縁膜）の厚さを約０．２μｍの薄肉に形成することができた。ところが、第１層目および第２層目の第１の絶縁層をそれぞれ約１．１μｍずつ薄くした分、各層のＣｕ配線を、それぞれの厚さが約０．４μｍの薄肉形状に形成せざるを得なくなった。これにより、第２実施形態の半導体装置２１および第１比較例の半導体装置２０１に比べて、この第２比較例の半導体装置では、第２層目および第３層目のそれぞれのＣｕ配線の抵抗が４倍程度高くなった。また、この第２比較例の半導体装置では、第１層目、２層目、および３層目のそれぞれの配線間距離が短くなったため、各配線間の容量が増大し、各配線中を進む電気信号のスピードが遅くなった。
【００４８】
（第３比較例）
図５に示すように、第３比較例としての半導体装置３０１では、第１層目の層間絶縁膜であるＳｉＯ_２膜２内に、ＴａＮ膜５を有するＣｕ下地配線３のみを形成する。そして、第１層目の第１の絶縁層７内にＴａＮ膜１３を有する第２層目のＣｕ配線１０ａを形成するのと並行して、ＴａＮ膜１３を有するＣｕフューズ配線３０２（Ｃｕフューズ本体部３０２ａ）を形成する。続けて、第２実施形態と同様の工程により、第１層目の第１の絶縁層７上に第２層目の第１の絶縁層７を設ける。ただし、第１比較例と同様に、フューズ窓３０３を、第３層目の図示しない配線用凹部と並行して形成しない。続けて、第１比較例と同様の工程により、第３層目のＳｉＯ_２膜９の表面上にＳｉＯ_２膜２０３を設けた後、フューズ窓３０３およびその開口部３０４をまとめて形成（開口）する。以後、予め決められている所定の工程を経て、図５に示す所望の半導体装置３０１を得る。なお、第１層目の層間絶縁層２、第１層目および第２層目の第１の絶縁層７、ならびに最上層の第２の絶縁層２０３のそれぞれの厚さは、前述した第１比較例と同じとする。
【００４９】
この半導体装置３０１では、Ｃｕフューズ本体部３０２ａを第２層目のＣｕ配線１０ａと並行して形成する。これにより、ＳｉＯ_２膜２０３の上面から、第１層目のＳｉＯ_２膜７（第２層目の層間絶縁膜）に形成されているＣｕフューズ本体部３０２ａの上面までの距離が約３．１μｍとなっている。この結果、フューズ窓３０３を約３μｍの深さに形成して、Ｃｕフューズ本体部３０２ａ上の残膜（絶縁膜）の厚さを約０．１μｍの薄肉に形成することができた。ところが、Ｃｕフューズ本体部３０２ａは、その厚さが第２層目のＣｕ配線１０ａと略同じ厚さである約１．５μｍの厚肉に形成されている。本発明者らがフューズ窓３０３に向けてレーザー光線を照射したところ、フューズ窓３０３の底部を破ることができた。ところが、Ｃｕフューズ本体部３０２ａが厚すぎるため、所望のＣｕフューズ本体部４ａをフューズブローすることはできなかった。すなわち、この第３比較例としての半導体装置３０１では、所望のＣｕフューズ配線４を適正に切断して、電気的に断線することができなかった。
【００５０】
以上説明したように、この第２実施形態によれば、Ｃｕ下地配線３およびＣｕ配線１０ａを３層に積層するとともに、Ｃｕフューズ配線４（Ｃｕフューズ本体部４ａ）を第１層目のＣｕ下地配線３と同じ高さに形成しても、前述した第１実施形態と同様の効果を得ることができる。
【００５１】
また、従来は１層ないしは２層程度であったメタル配線の積層数が、近年の半導体装置の微細化に伴って、数層から１０層以上になってきている。すなわち、半導体装置の多層配線構造化が進みつつある。特に、最上層のメタル配線は、配線抵抗を下げるために、その厚さを約１．５μｍに形成される場合もある。
【００５２】
また、従来、ＤＲＡＭ、ＦｅＲＡＭ、ＳＲＡＭ、あるいはＦｌａｓｈメモリなどに代表される、揮発性あるいは不揮発性の各種記憶型半導体装置（メモリチップ製品）は、製品の歩留りを上げるために予めフューズ配線を備えている。そして、それらメモリチップ製品では、フューズ配線が所定の層のメタル配線と同じ層に形成される場合がある。しかし、多層配線構造を有する場合が多いロジック（Ｌｏｇｉｃ）混載メモリ製品などでは、フューズ配線をあまり下層のメタル配線と同じ高さに形成すると、フューズ配線を切断するためのレーザー光線がフューズ配線まで届かなくなる。すなわち、フューズ配線をあまり下層に形成すると、フューズブローによりフューズ配線を切断できなくなる。このため、多層配線構造を有するロジック混載メモリ製品などでは、上層のメタル配線と同じ高さにフューズ配線を形成することが多い。ところが、一般に高速の処理能力を必要とするロジック（Ｌｏｇｉｃ）回路を備えるロジック混載メモリ製品の場合、前述した最上層のメタル配線と同様に、最上層のフューズ配線が厚肉に形成される場合がある。フューズ配線があまり厚肉に形成されると、やはりレーザー光線でフューズ配線を切断できなくなる。
【００５３】
このような問題を解決するために、通常は、フューズ配線を下層のメタル配線と同じ高さに形成するとともに、フューズブロー用のレーザー光線がフューズ配線に届き易いように、フューズ配線の上に予めフューズ窓を形成しておく場合が多い。
【００５４】
前述したように、第２実施形態に係る半導体装置の製造方法によれば、深いフューズ窓を形成できるとともに、フューズ配線の上面とフューズ窓の底部との距離を適正な大きさに設定できるので、フューズブローを行い易く、かつ、フューズ配線が劣化し難い半導体装置を容易に製造できる。したがって、配線の積層数や半導体装置の種類に拘らず、信頼性の高い半導体装置を高い歩留まりで製造できる。ひいては、半導体装置の品質および生産効率を向上できるとともに、半導体装置の低コスト化を図ることができる。すなわち、第２実施形態に係る半導体装置の製造方法によれば、良質かつ安価な半導体装置を量産できる。
【００５５】
なお、本発明に係る半導体装置の製造方法は、前述した第１および第２の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【００５６】
例えば、配線の積層数およびフューズ配線上の絶縁膜（絶縁層）の厚さは、前述した各設定には限られない。それとともに、フューズ配線を形成する層の位置、すなわちフューズ配線を形成する高さも、基板に直接接して設けられる第１層目の層間絶縁膜には限られない。配線の積層数、フューズ配線上の絶縁膜の厚さ、およびフューズ配線を形成する高さなどは、所望する半導体装置の全体の構成を考慮しつつ適宜、適正に設定すればよい。本発明に係る半導体装置の製造方法を適用することにより、例えば配線を１０層以上に積層する多層配線構造を有する半導体装置を製造する場合にも、フューズブローを行い易く、かつ、フューズ配線が劣化し難い半導体装置を容易に製造できる。
【００５７】
例えば、配線を１０層以上に積層するとともに、フューズ配線を第１層目の配線と同じ層に形成する多層配線構造からなる半導体装置を製造する場合、最下層のフューズ窓を除く他の全ての層のフューズ窓を、各層の絶縁層をそれらの厚さ方向に沿って貫通して形成すればよい。すなわち、第２層目以上のフューズ窓を、各絶縁層をそれらの厚さ方向に沿って貫通して形成すればよい。
【００５８】
また、フューズ窓は、必ずしも同じ層の配線用凹部と並行して形成する必要はない。フューズ窓と配線用凹部とを別工程で形成しても構わない。例えば、多層配線構造を有する半導体装置を製造する場合、フューズ窓全体の深さが３μｍ以上になり、フューズ窓を掘り下げ難くなることが予想される場合には、最下層のフューズ窓と配線用凹部とを別工程で形成する。この際、最下層のフューズ窓を同じ層の配線用凹部よりも若干深く形成する。これにより、フューズ窓を掘り下げ難くなる場合においても、フューズ配線上には、フューズブローを行い易く、かつ、フューズ配線が劣化し難い適正な膜厚を有する絶縁膜が残される。
【００５９】
また、コンタクトホールを配線用凹部よりも先に形成する必要はない。配線用凹部した後に、コンタクトホールを形成しても構わない。例えば、配線用凹部とフューズ窓とを並行して形成した後、フューズ窓上にマスク材を設ける。この後、コンタクトホールを形成する。このような形成方法でも、所望のフューズ窓を形成することができる。
【００６０】
また、フューズ配線のすべてを同じ高さ（層）に形成する必要はない。フューズ配線のうち、フューズブローのターゲットとなるフューズ本体部だけをフューズ窓の底部に近接して形成すれば良い。フューズ配線のうち、フューズ本体部以外の部分は、フューズ本体部よりも高い層に形成しても構わないし、フューズ本体部よりも低い層に形成しても構わない。
【００６１】
また、最上層に設けられる第２の絶縁層の形成材料、構造、および厚さなどは、前述した膜厚を有するＳｉＮ膜およびＳｉＯ_２膜からなる２層構造には限られない。単一の材料を用いて１層からなる単層構造に形成しても、あるいは複数種類の材料を用いて３層以上の多層構造に形成しても構わない。第２の絶縁層の各層の厚さ、ひいては第２の絶縁層全体の厚さも適宜、所定の厚さに設定して構わない。フューズ窓の底部を高い精度で制御性良く掘り下げることができるように、フューズ窓の底部を形成している材料およびフューズ窓の加工方法と併せて適宜、適正な材料を用いて、適正な構造および膜厚に形成すればよい。
【００６２】
また、配線およびフューズ配線の形成材料は、前述したＣｕには限られない。例えば、Ｃｕを主成分とする合金や、あるいはアルミニウム（Ａｌ）やＡｌを主成分とする合金を用いて配線およびフューズ配線を形成しても構わない。また、それら各種金属と同等の導電性を有する材料により形成しても構わない。また、配線とフューズ配線とを互いに異なる導電材料により形成しても構わない。また、フューズ配線のうち、フューズ本体部だけを他の部分と異なる導電材料により形成しても構わない。さらには、各層の配線を、層ごとに異なる導電材料により形成しても構わない。特に、電極となる最上層の配線は、Ｃｕに比べて酸化され難いＡｌを用いて形成するとよい。
【００６３】
また、配線およびフューズ配線の周りに設けられるバリアメタル膜は、前述したＴａＮには限られない。例えば、配線およびフューズ配線をＡｌやＡｌを主成分とする合金を用いて形成する場合、バリアメタル膜をチタン（Ｔｉ）により形成するとよい。バリアメタル膜も、配線およびフューズ配線と同様に、ＴａＮやＴｉと同等の導電性およびバリア性を有する材料により形成しても構わない。配線およびフューズ配線のそれぞれの形成材料との相性を考慮して、適正な導電材料を用いてバリアメタル膜を形成すればよい。
【００６４】
また、フューズブロー用凹部内に埋め込まれる導電材料も、配線、フューズ配線、およびバリアメタル膜の形成材料に応じて、種々様々な材料を用いて構わないのも当然である。
【００６５】
さらに、配線およびコンタクトプラグの構造は、前述したデュアルダマシン構造には限られない。配線とコンタクトプラグとが別体に形成された、いわゆるシングルダマシン構造に形成しても構わない。配線およびコンタクトプラグをシングルダマシン構造に形成する場合においても、フューズ窓を配線用凹部と並行して形成することにより、前述した第１および第２の各実施形態と同様の効果を得ることができる。
【００６６】
【発明の効果】
本発明に係る半導体装置の製造方法によれば、フューズ配線上の絶縁膜の厚さを、フューズ配線が劣化し難く、かつ、フューズブローを行い易い適正な膜厚に高い精度で容易に設定できる。したがって、本発明に係る半導体装置の製造方法によれば、フューズ配線を電気的に断線させるためのフューズブローを行い易く、かつ、フューズ配線が劣化し難い適正な厚さを有する膜をフューズ配線上に備えた半導体装置を容易に製造できる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図３】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図４】第２実施形態に係る半導体装置に対する第１の比較例を示す断面図。
【図５】第２実施形態に係る半導体装置に対する第２の比較例を示す断面図。
【図６】従来の技術に係る半導体装置の製造方法を示す工程断面図。
【符号の説明】
１…Ｓｉ基板（シリコン基板、半導体基板、基板）
３…Ｃｕ下地配線（下地配線）
４…Ｃｕフューズ配線（フューズ配線）
４ａ…フューズ本体部（フューズ配線）
７…第１の絶縁層
８…ＳｉＮ膜（酸化・拡散防止膜）
９…ＳｉＯ_２膜（層間絶縁膜）
１０ａ…Ｃｕ配線（配線）
１０ｂ…Ｃｕコンタクトプラグ（配線）
１１ａ…配線用凹部
１１ｂ…コンタクトホール
１２…フューズ窓（フューズブロー用凹部）
１３…ＴａＮ膜（バリアメタル膜、導電材料）
１４…Ｃｕ膜（導電材料）
１５…第２の絶縁層
１６…ＳｉＮ膜（酸化・拡散防止膜、第２の絶縁層の下層部）
１７…ＳｉＯ_２膜（第２の絶縁層の上層部）
１８…フューズ窓開口部（フューズブロー用開口部）
１９…電極用開口部
２０…第１の配線構造体
２１，３１…半導体装置
２２…第２の配線構造体[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a technique near a fuse wiring of a semiconductor device, and more particularly to a method of manufacturing a semiconductor device capable of improving a structure near a fuse wiring of a semiconductor device having a multilayer wiring structure.
[0002]
[Prior art]
In a semiconductor device having a multilayer wiring structure in which wirings are stacked in a plurality of layers, a general method of forming a fuse wiring and a fuse window for fuse blowing for electrically disconnecting the fuse wiring is exemplified by a two-layer structure. A brief description is given below.
[0003]
First, as shown in FIG. ₂ A groove (not shown) is formed on the insulating film 102 of the M-th layer (M is an integer of 1 or more) provided on the substrate 101 by anisotropic etching such as RIE. I do. Subsequently, after a conductor such as Cu is buried inside the groove, the conductor outside the groove is removed by, for example, a CMP method to form the M-th layer wiring 103 and the fuse wiring 104. Subsequently, an (M + 1) th layer insulating film 105 is formed over the Mth layer insulating film 102. Subsequently, a groove 108 of the (M + 1) th layer and a contact hole 109 of the (M + 1) th layer for forming the wiring 106 and the contact plug 107 of the (M + 1) th layer are formed by RIE.
[0004]
Next, as shown in FIG. 6B, a conductor such as Cu is buried by plating or the like inside the groove 108 of the (M + 1) th layer and the contact hole 109 of the (M + 1) th layer. Subsequently, the wiring 106 and the contact plug 107 of the (M + 1) th layer are formed by performing the CMP method.
[0005]
Next, as shown in FIG. 6C, an (M + 2) th layer insulating film 110 is formed on the (M + 1) th layer insulating film 105 on which the (M + 1) th layer wiring 106 and the contact plug 107 are formed. .
[0006]
Then, as shown in FIG. 6D, the (N + 1) th layer is penetrated through the (M + 1) th layer insulating film 110 by RIE or the like so as to expose the surface of the (M + 1) th layer wiring 106 serving as an electrode. An eye contact hole 111 is formed. At the same time, the fuse window 112 is formed by RIE or the like. Thus, a desired semiconductor device 113 having the fuse window 112 formed on the fuse wiring 104 is obtained.
[0007]
At this time, it is preferable that the fuse window 112 does not open to the fuse wiring 104 and the insulating film is left on the fuse wiring 104 by about 0.1 to 0.7 μm. When the remaining film (insulating film) on the fuse wiring 104 is thinner than about 0.1 μm, the surface of the fuse wiring 104 is exposed, and reacts with oxygen, water, etc. around the exposed portion to make the fuse wiring 104 (conductive). Body) may corrode. Further, when the remaining film on the fuse wiring 104 is thicker than about 0.7 μm, the laser beam for fuse blowing for cutting the fuse wiring 104 does not reach the fuse wiring 104, and it becomes difficult to cut the fuse wiring 104.
[0008]
[Problems to be solved by the invention]
Generally, the depth of the fuse window differs depending on the number of layers of the multilayer wiring and the thickness of the metal wiring. For example, the depth of the fuse window may be about 4 μm or more. It is very difficult to open such a fuse window having a depth of 4 μm or more and leave an insulating film having an appropriate thickness of about 0.1 to 0.7 μm on the fuse wiring at the bottom.
[0009]
The present invention has been made to solve the problems described above, and an object of the present invention is to easily perform a blow blow for electrically disconnecting a fuse wiring, and to deteriorate the fuse wiring. It is an object of the present invention to provide a method of manufacturing a semiconductor device which can easily manufacture a semiconductor device having a film having an appropriate thickness on a fuse wiring, which is difficult to perform.
[0010]
[Means for Solving the Problems]
In order to solve the above-mentioned problems, a method for manufacturing a semiconductor device according to the present invention includes a step of providing a first insulating layer on a substrate on which a base wiring and a fuse wiring are formed on a surface side; A contact hole for forming a contact plug to be electrically connected is formed above the underlying wiring by penetrating the first insulating layer along a thickness direction thereof, and electrically connecting the contact plug to the contact plug. Forming a wiring recess for forming a wiring connected to the first insulating layer from the upper surface to the inside of the first insulating layer so as to communicate with the contact hole; and forming a fuse recess for electrically disconnecting the fuse wiring. Forming a concave portion above the fuse wiring from the upper surface to the inside of the first insulating layer; and forming the concave portion inside each of the contact hole and the wiring concave portion. Forming a contact plug and the wiring by burying an electrical material, and burying a conductive material inside the fuse-blow recess; and forming the contact hole, the wire recess, and the fuse-blow recess into the conductive material. Providing a second insulating layer having a thickness substantially equal to a thickness from a lower surface of the first insulating layer to a bottom of the fuse blow recess on the first insulating layer buried in the step; Forming an opening of the fuse recess above the fuse blow recess by penetrating the second insulating layer along the thickness direction thereof; and forming the conductive layer embedded inside the fuse blow recess. Removing the material.
[0011]
In this method of manufacturing a semiconductor device, first, a first insulating layer is provided on a substrate on which a base wiring and a fuse wiring are formed on a front surface side. Subsequently, after forming a fuse blowing recess for electrically disconnecting the fuse wiring from the upper surface to the inside of the first insulating layer, above the fuse wiring, a conductive material is embedded inside the fuse blowing recess. Subsequently, a second insulating layer having a thickness substantially equal to the thickness from the lower surface of the first insulating layer to the bottom of the fuse blow recess is provided on the first insulating layer. Subsequently, the opening of the fuse blow recess is formed by penetrating the second insulating layer along the thickness direction above the fuse blow recess to form a conductive layer embedded inside the fuse blow recess. Remove material.
[0012]
Thus, a fuse blow recess having a desired depth can be formed above the fuse wiring, and an insulating film thinner than the first insulating layer can be stably left on the fuse wiring. . As a result, even if a fuse blow concave portion is formed on the fuse wiring, the fuse wiring hardly deteriorates. In other words, the thickness of the insulating film on the fuse wiring can be easily set with high accuracy so that the fuse wiring is not easily deteriorated and the fuse is easily blown.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
[0014]
(First Embodiment)
First, a first embodiment according to the present invention will be described with reference to FIGS. 1 and 2 are process cross-sectional views illustrating a method for manufacturing a semiconductor device according to the present embodiment. In the first embodiment, a method for manufacturing a semiconductor device having a two-layer wiring structure in which wirings are stacked in two layers on a substrate will be described as an example. Hereinafter, the method for manufacturing the semiconductor device according to the present embodiment will be described in the order of the manufacturing steps.
[0015]
First, as shown in FIG. 1A, a first-layer interlayer insulating film 2 is formed on a semiconductor substrate (silicon substrate, Si substrate) 1 on which active regions constituting various electronic circuits (not shown) are formed. Provide. Specifically, for example, a CVD method is used to form a first interlayer insulating film of SiO 2 on the surface of the Si substrate 1. ₂ The film 2 is formed until the film thickness becomes about 0.5 μm. Subsequently, for example, by lithography, the SiO 2 ₂ On the surface of the film 2, respective wiring patterns of the underlying wiring 3 and the fuse wiring 4 are patterned. Thereafter, the SiO 2 is formed by, for example, a reactive ion etching method (RIE method). ₂ The film 2 is processed to form SiO ₂ From the upper surface of the film 2 to the inside, a not-shown underlying wiring recess (groove) and a fuse wiring recess (groove) for forming the underlying wiring 3 and the fuse wiring 4 are formed. Each of these recesses has a depth of about 0.3 μm.
[0016]
Continuing, SiO ₂ On the surface of the film 2, conductive materials to be the respective forming materials of the barrier metal film 5, the underlying wiring 3, and the fuse wiring 4 are sequentially laminated and provided inside the concave portion for the underlying wiring and the concave portion for the fuse wiring. Specifically, for example, by the PVD method, SiO 2 ₂ First, a TaN film 5 as a barrier metal film is formed on the surface of the film 2 and inside the concave portion for the underlying wiring and the concave portion for the fuse wiring. Subsequently, a Cu plating seed layer (film) (not shown) serving as a base of the base wiring 3 and the fuse wiring 4 is formed on the surface of the TaN film 5 by the PVD method. Thereafter, a Cu film 6 (as a material for forming the underlying wiring 3 and the fuse wiring 4) is formed on the surface of the Cu plating seed layer by using the Cu plating seed layer as an electrode so as to fill the inside of the wiring recess and the fuse wiring recess. A conductive material).
[0017]
Subsequently, for example, by the CMP method, ₂ Unnecessary TaN film 5 and Cu film 6 on the surface of film 2 are removed by polishing. As a result, the base wiring 3 (Cu base wiring 3) and the fuse wiring (Cu fuse wiring) 4 are formed while leaving the TaN film 5 and the Cu film 6 only inside the base wiring concave part and the fuse wiring concave part. The Cu base wiring 3 and the Cu fuse wiring 4 are provided on the Si substrate 1 in a predetermined wiring pattern, respectively, and are electrically connected to various electronic circuits formed on the Si substrate 1. The Cu underlayer wiring 3 functions as a first-layer Cu wiring. 1 and 2 are cross-sectional views of the Cu fuse wiring 4 and the vicinity of the Cu fuse body 4a serving as a fuse blow target for electrically disconnecting the Cu fuse wiring 4. FIG. In the following description, the Cu fuse body 4a will be described as representative of the Cu fuse wiring 4.
[0018]
Continuing, SiO ₂ A first insulating layer 7 is provided on the film 2, the Cu base wiring 3, the Cu fuse body 4a, and the like. The first insulating layer 7 includes an insulating film 8 (oxidation / diffusion prevention film 8) for preventing oxidation of the Cu underlayer wiring 3 and the Cu fuse wiring 4 and diffusion of Cu, and an interlayer of the second layer. A laminated insulating film having a two-layer structure of the insulating film 9 is employed. Specifically, SiO 2 is deposited by CVD. ₂ First, an SiN film 8 as a diffusion prevention film is formed on the surface of the film 2, the Cu underlayer wiring 3, the Cu fuse body 4a, and the like. Subsequently, on the surface of the SiN film 8, as in the case of the first-layer interlayer insulating film 2, SiO 2 as a second-layer interlayer insulating film is formed by CVD. ₂ The film 9 is formed. SiO ₂ The film 9 is formed on the surface of the SiN film 8 until the total thickness of the film 9 and the SiN film 8 becomes about 2.3 μm.
[0019]
Subsequently, a wiring recess (groove) 11a for forming the second-layer wiring 10a, and the second-layer wiring 10a and the Cu underlayer wiring 3 as the first-layer wiring are electrically connected. A contact hole (via hole) 11b for forming a contact plug (via plug) 10b is formed in the first insulating layer 7. The wiring 10a and the contact plug 10b are formed integrally. That is, the wiring 10a and the contact plug 10b are formed as a so-called dual damascene structure (dual damascene wiring). Therefore, the wiring recess 11a communicates with the upper end of the contact hole 11b and is integrally formed.
[0020]
Specifically, first, SiO 2 is formed by a lithography method. ₂ The wiring pattern of the second-layer wiring 10a is patterned on the surface of the film 9. Thereafter, the upper surface (surface) of the Cu underlayer wiring 3 is exposed by RIE so as to expose the upper surface (surface). ₂ The film 9 and the SiN film 8 are processed. Thus, a through hole serving as a basis for the wiring recess 11a and the contact hole 11b is formed by penetrating the first insulating layer 7 in the thickness direction. Subsequently, the RIE method is used to form SiO 2 ₂ SiO is formed so as to widen the through hole from the upper surface to the inside of the film 9. ₂ The film 9 is processed. Thereby, the SiO ₂ A wiring recess 11a is formed from the upper surface to the inside of the film 9, and a contact hole 11b communicating with the bottom of the wiring recess 11a and the lower surface (back surface) of the first insulating layer 7 is formed. The wiring recess 11a is made of SiO.sub.2 until its depth is ₂ It is dug down from the upper surface of the film 9 toward the inside. As a result, the contact hole 11b has a depth of about 0.8 μm.
[0021]
In parallel with the formation of the wiring recess 11a, a fuse blow recess (groove) 12 for facilitating fuse blowing, that is, a so-called fuse window 12 is formed. The fuse window 12 is formed by a method similar to that of the wiring recess 11a. Specifically, first, a SiO 2 film is formed above (substantially right above) the Cu fuse body 4a by lithography. ₂ The pattern of the fuse window 12 is patterned on the surface of the film 9. Thereafter, the SiO 2 is formed by the RIE method. ₂ The film 9 is processed to form SiO ₂ A fuse window 12 is formed from the upper surface to the inside of the film 9. The fuse window 12 is formed at substantially the same depth as the wiring recess 11a. That is, the fuse window 12 is made of SiO 2 until its depth becomes about 1.5 μm. ₂ It is dug down from the upper surface of the film 9 toward the inside. As a result, the distance (distance) between the bottom of the fuse window 12 and the upper surface of the Cu fuse body 4a is about 0.8 μm. That is, the thickness of the film (insulating film) left on the upper surface of the Cu fuse body 4a is about 0.8 μm.
[0022]
Next, as shown in FIG. 1B, a conductive material is buried inside each of the wiring recess 11 a and the contact hole 11 b to form the wiring 10 a and the contact plug 10 b, and the conductive material is formed inside the fuse window 12. Embed Specifically, first, SiOD is formed by the PVD method. ₂ A TaN film 13 as a barrier metal film is formed on the upper surface (front surface) of the film 9, inside the wiring recess 11 a and the contact hole 11 b, and inside the fuse window 12. Subsequently, a Cu plating seed layer (film) (not shown) serving as a base of the wiring 10a and the contact plug 10b is formed on the surface of the TaN film 13 by the PVD method. Thereafter, the material for forming the wiring 10a and the contact plug 10b is formed on the surface of the Cu plating seed layer using the Cu plating seed layer as an electrode so as to fill the inside of the wiring recess 11a and the contact hole 11b and the inside of the fuse window 12. Is formed as a Cu film 14.
[0023]
Subsequently, by the CMP method, the SiO 2 ₂ Unnecessary TaN film 13 and Cu film 14 on the surface of film 9 are removed by polishing. As a result, the wiring 10a and the contact plug 10b are formed while leaving the TaN film 13 and the Cu film 14 inside the wiring recess 11a and the contact hole 11b, respectively. At the same time, the TaN film 13 and the Cu film 14 are also left inside the fuse window 12. The wiring 10a and the contact plug 10b are formed in an integrated dual damascene structure (Cu dual damascene wiring) by the Cu film 14.
[0024]
Note that a portion including the first insulating layer 7, the wiring 10a, the contact plug 10b, the wiring recess 11a, the contact hole 11b, the fuse window 12, and the like is referred to as a first wiring structure 20.
[0025]
Next, as shown in FIG. ₂ On the surface of the film 9, a second insulating layer 15 is provided. The second insulating layer 15 is made of SiO 2 until its thickness is substantially the same as the thickness (height) from the lower surface of the first insulating layer 7 to the bottom of the fuse window 12. ₂ It is provided on the surface of the film 9. That is, the thickness of the second insulating layer 15 is set to be substantially the same as the thickness (height) from the lower surface of the first insulating layer 7 to the bottom of the wiring recess 11a. Alternatively, the thickness of the second insulating layer 15 is set to be substantially the same as the depth (height) of the contact hole 11b. In other words, SiO ₂ On the surface of the film 9, a second insulating layer 15 having substantially the same thickness as the remaining film on the Cu fuse body 4a is provided.
[0026]
The second insulating layer is formed in a two-layer structure including a lower layer portion 16 in contact with the first insulating layer 7 and an upper layer portion 17 above the lower layer portion 16. At the same time, the upper layer portion 17 is formed of a material that can be selectively processed with respect to the lower layer portion 16 according to a processing selection ratio between the lower layer portion 16 and the upper layer portion 17. Specifically, the lower layer 16 of the second insulating layer 15 is formed using a SiN film, and the upper layer 17 is formed of SiO 2. ₂ It is formed using a film. That is, the second insulating layer 15 is made of the SiN film 16 and the SiON ₂ The film 17 is formed as a laminated insulating film having a two-layer structure provided by laminating the films.
[0027]
First, the SiO ₂ An SiN film 16 is formed on the surface of the film 9, the Cu wiring 10a, and the fuse window 12 in which the TaN film 13 and the Cu film 14 are embedded until the film thickness becomes about 0.3 μm. Subsequently, on the surface of the SiN film 16, SiO ₂ The film 17 is formed until its thickness becomes about 0.5 μm. Thereby, the SiO ₂ On the surface of the film 9, a SiN film 16 and SiO ₂ A second insulating layer 15 having a total thickness of about 0.8 μm with the film 17 is provided. Like the underlying SiN film 8, the SiN film 16 functions as an oxidation / diffusion prevention film (protective film) for preventing oxidation of the Cu wiring 10a and diffusion of Cu.
[0028]
Next, as shown in FIG. 2A, an opening (fuse blow opening) 18 of the fuse window 12 is formed above (substantially right above) the fuse body 4 a and the fuse window 12. Specifically, first, a SiO 2 film is formed above the fuse body 4 a and the fuse window 12 by lithography. ₂ The pattern of the fuse window opening 18 is patterned on the upper surface (front surface) of the film 17. Thereafter, the SiO 2 is formed by the RIE method. ₂ The film 17 and the SiN film 16 are processed to penetrate the third insulating layer 15 along the thickness direction thereof to form a fuse window opening 18 wider than the upper end of the fuse window 12.
[0029]
Next, as shown in FIG. 2B, the TaN film 13 and the Cu film 14 embedded in the fuse window 12 are removed. Specifically, for example, diluted HCl and H ₂ O ₂ First, the Cu film 14 in the fuse window 12 is removed using a mixed solution of Subsequently, for example, HCl / BCl ₃ The TaN film 13 in the fuse window 12 is removed by RIE using a system gas.
[0030]
Subsequently, an electrode opening 19 for forming a current path to the outside of the Cu wiring 10a is formed above (substantially right above) the Cu wiring 10a serving as an electrode. Specifically, first, SiO 2 is formed above the Cu wiring 10a by lithography. ₂ The mask of the electrode opening 19 is patterned on the upper surface (front surface) of the film 17. Thereafter, an upper SiO 2 layer is first formed by RIE so that the lower SiN film 16 of the second insulating layer 15 having a two-layer structure is left. ₂ Only the film 17 is processed. Specifically, the SiON film 16 is processed so that the SiN film 16 is not processed. ₂ By setting the processing selectivity of the film 17 higher than the processing selectivity of the SiN film 16, ₂ Only the film 17 is selectively processed. Thereby, the SiO ₂ The upper side of the electrode opening 19 is formed by penetrating the film 17 along the thickness direction. At this time, the fuse window opening 18 is previously covered with a mask material (not shown) so that the fuse window 12 and its opening 18 are not processed.
[0031]
Next, as shown in FIG. 2C, the fuse window 12 is dug down in parallel with the formation of the electrode opening 19 in the SiN film 16 of the second insulating layer 15. Specifically, after removing the mask material, the SiN film 16 is processed by RIE so as to expose the surface of the Cu wiring 10a. At this time, the SiN film 16 and SiO ₂ The processing selectivity with the film 9 by the RIE method is set to 1: 1. As a result, the lower side of the electrode opening 19 is formed on the Cu wiring 10a, penetrating the SiN film 16 along the thickness direction. That is, the electrode opening 19 is formed on the Cu wiring 10a by penetrating the second insulating layer 15 along the thickness direction. At the same time, the fuse window 12 is dug down. SiN film 16 and SiO ₂ By setting the processing selectivity with the film 9 by the RIE method to 1: 1, the fuse window 12 is dug down by the same depth as the thickness of the SiN film 16. Specifically, the fuse window 12 is dug down by about 0.3 μm. As a result, the distance (distance) between the bottom of the fuse window 12 and the upper surface of the Cu fuse body 4a is about 0.5 μm. That is, the thickness of the film (insulating film) left on the upper surface of the Cu fuse body 4a is about 0.5 μm.
[0032]
Thereafter, through a predetermined process, a desired semiconductor device 21 shown in FIG. 2C is obtained. That is, the fuse window 12 having a laminated wiring structure in which the Cu underlayer wiring 3 and the Cu wiring 10a are laminated in two layers and having a depth substantially equal to the thickness of the first insulating layer 7 (interlayer insulating film 9) is formed. The semiconductor device 21 formed on the fuse body 4a is obtained. According to an experiment performed by the present inventors, in the semiconductor device 21 manufactured by the above-described steps, a predetermined laser beam is applied to the fuse window 12 on the desired Cu fuse body 4a to fuse it. I was able to blow properly. That is, in the semiconductor device 21 of the present embodiment, the desired Cu fuse wiring 4 could be cut appropriately and electrically disconnected.
[0033]
As described above, according to the first embodiment, the depth of the fuse window 12 is the same as that of the SiO 2 film serving as an interlayer insulating film. ₂ It does not exceed the thickness of the film 9. Therefore, processing for forming (opening) the fuse window 12 is easy. That is, the fuse window 12 having a desired depth can be easily formed above the fuse body 4a. The fuse window 12 is formed in parallel with the wiring recess 11a in the same layer. Therefore, the thickness of the remaining film (insulating film) on the fuse body 4a is substantially the same as the depth of the contact hole 11b. Thereby, the SiO ₂ An insulating film sufficiently thinner than the film 9 can be stably left on the fuse body 4a. As a result, the fuse wiring 4 including the fuse body 4a is hardly deteriorated.
[0034]
Further, the second insulating layer 15 is formed of the SiN film 16 and the SiON ₂ The SiN film 16 is formed in a two-layer structure including the film 17, the thickness of the SiN film 16, and the SiN film 16 and the SiO ₂ The processing selection ratio with the film 9 is appropriately adjusted to an appropriate value. Thereby, the depth of the fuse window 12 can be easily finely adjusted. That is, the distance between the bottom of the fuse window 12 and the upper surface of the fuse body 4a can be easily controlled with high accuracy. As a result, the thickness of the insulating film on the fuse body 4a can be easily and accurately set to an appropriate film thickness in which the fuse wiring 4 is hardly deteriorated and the fuse can be easily blown.
[0035]
In general, it is preferable that the thickness of the insulating film on the fuse main body 4a be about 0.1 to 0.7 μm in order to easily perform the fuse blowing and prevent the fuse wiring 4 from being deteriorated. In the present embodiment, as described above, the thickness of the insulating film on the fuse body 4a can be set to about 0.5 μm. That is, the distance (distance) between the bottom of the fuse window 12 and the upper surface of the fuse main body 4a can be controlled with high accuracy and set to an appropriate size.
[0036]
As described above, according to the method of manufacturing the semiconductor device according to the first embodiment, the deep (high aspect ratio) fuse window 12 can be formed, and the upper surface of the fuse wiring 4 (fuse main body 4a) can be formed. And the distance from the bottom of the fuse window 12 can be stably set to an appropriate size. Therefore, according to the method of manufacturing a semiconductor device according to the present embodiment, it is easy to perform a blow blow for electrically disconnecting the fuse wiring, and it is difficult for the fuse wiring to be deteriorated. The semiconductor device having the film on the fuse wiring can be easily manufactured. That is, a highly reliable semiconductor device can be manufactured with a high yield. As a result, the quality and production efficiency of the semiconductor device can be improved, and the cost of the semiconductor device can be reduced. That is, according to the method for manufacturing a semiconductor device according to the present embodiment, a high-quality and inexpensive semiconductor device can be mass-produced.
[0037]
(Second embodiment)
Next, a second embodiment according to the present invention will be described with reference to FIGS. FIG. 3 is a process sectional view illustrating the method for manufacturing the semiconductor device according to the present embodiment. 4 and 5 are sectional views showing first and second comparative examples of the semiconductor device according to the present embodiment. The same portions as those in the first embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted. In the second embodiment, a method for manufacturing a semiconductor device having a three-layer wiring structure in which wiring is stacked on a substrate in three layers will be described as an example. Hereinafter, the method for manufacturing the semiconductor device according to the present embodiment will be described in the order of the manufacturing steps.
[0038]
First, as shown in FIG. 3A, a first interlayer insulating film SiO 2 is formed on a Si substrate 1 by the same process as in the first embodiment. ₂ After providing the film 2, a Cu base wiring 3 and a Cu fuse wiring 4 are formed. Continuing, SiO ₂ SiN film 8 and SiO 2 on film 2 ₂ After the first insulating layer 7 made of the film 9 is provided, the Cu wiring 10 a and the contact plug 10 b are formed, and the TaN film 13 and the Cu film 14 are left inside the fuse window 12.
[0039]
Subsequently, in the same process as that of the first embodiment, the first insulating layer 7 of the second layer made of the same laminated insulating film as the first insulating layer 7 is formed on the first insulating layer 7 of the first layer. Is provided. That is, SiO 2 as the second interlayer insulating film ₂ On the film 9, an SiN film 8 and SiO 3 as a third interlayer insulating film are formed. ₂ A membrane 9 is provided. Then, the Cu wiring 10a and the contact plug 10b are formed in the second-layer first insulating layer 7 by the same process as in the first embodiment, and the TaN film 13 and the Cu film are formed inside the fuse window 12. Leave 14. However, the fuse window 12 of the second layer penetrates the first insulating layer 7 of the second layer along the thickness direction thereof so as to communicate with the fuse window 12 of the first layer in a later step. Formed. Therefore, inside the second-layer fuse window 12, the second-layer first insulating layer 7 is continuous with the TaN film 13 and the Cu film 14 in the first-layer fuse window 12. Is penetrated along the thickness direction, and the TaN film 13 and the Cu film 14 are embedded.
[0040]
Note that, like the first wiring structure 20, the first insulating layer 7, the wiring 10a, the contact plug 10b, the wiring recess 11a, the contact hole 11b, and the first insulating layer 7 are arranged in the thickness direction. A portion composed of the fuse window 12 formed so as to penetrate along the line is referred to as a second wiring structure 32.
[0041]
Next, as shown in FIG. 3B, a third layer of SiO is formed by the same process as in the first embodiment. ₂ On the surface of the film 9, an SiN film 16 and SiO ₂ A second insulating layer 15 having a two-layer structure of the film 17 is provided. Subsequently, by the same process as in the first embodiment, SiO 2 ₂ The film 17 and the SiN film 16 are processed to form the fuse window opening 18 by penetrating the third insulating layer 15 along the thickness direction.
[0042]
Next, as shown in FIG. 3C, the TaN film 13 and the Cu film 14 buried in the fuse windows 12 of the first layer and the second layer by the same process as in the first embodiment. Are removed in order from the top. Subsequently, in the same process as in the first embodiment, the electrode opening 19 is formed on the Cu wiring 10 by penetrating the third insulating layer 15 along the thickness direction, and the SiN film 16 is formed. The fuse window 12 is dug down to the same depth as the film thickness. Thus, the distance (distance) between the bottom of the fuse window 12 and the upper surface of the Cu fuse body 4a is about 0.5 μm. That is, the thickness of the film (insulating film) left on the upper surface of the Cu fuse body 4a is about 0.5 μm as in the first embodiment.
[0043]
Thereafter, through a predetermined process, a desired semiconductor device 31 shown in FIG. 3C is obtained. That is, the fuse window 12 having a laminated wiring structure in which the Cu base wiring 3 and the Cu wiring 10 are laminated in three layers and having a depth substantially equal to the thickness of the two layers of the first insulating layer 7 is provided in the Cu fuse body. The semiconductor device 31 formed on the portion 4a is obtained.
[0044]
Next, the tests performed by the present inventors and the results thereof will be described with reference to FIGS. In this test, the processing of the fuse window was performed on three types of semiconductor devices having a three-layer wiring structure in which the fuse wiring and the fuse window were formed by a manufacturing method different from the manufacturing method of the semiconductor device according to the second embodiment. The purpose of this study is to examine the properties and ease of fuse blowing. Hereinafter, first to third comparative examples (comparative samples) for the semiconductor device 21 of the second embodiment will be described for each comparative example.
[0045]
(First comparative example)
As shown in FIG. 4, the semiconductor device 201 as the first comparative example has the above-described second embodiment until the Cu wiring 10a, the contact plug 10b, and the like are formed in the first insulating layer 7 of the second layer. It is formed by the same process as the embodiment. However, the fuse window 202 is not formed in parallel with the not-shown wiring recesses of the second and third layers. Subsequently, by the same process as in the second embodiment, the third-layer SiO 2 ₂ On the surface of the film 9, SiO ₂ A second insulating layer 203 having a one-layer structure of a film is provided until the film thickness becomes about 0.8 μm. Then, the lithography method was used to ₂ The pattern of the fuse window 202 is patterned on the surface of the film 203. Thereafter, the SiO 2 is formed by the RIE method. ₂ Film 203 and SiO ₂ The film 9 is dug down along the thickness direction to form (open) the fuse window 202 and the opening 204 thereof. Thereafter, through a predetermined process, a desired semiconductor device 201 shown in FIG. 4 is obtained.
[0046]
In this semiconductor device 201, the uppermost insulating layer (film) of SiO ₂ From the upper surface of the film 203, the first interlayer insulating film SiO ₂ The distance to the upper surface of the Cu fuse body 4a formed on the film 2 is about 5.4 μm. In such a thick insulating film, the fuse window 202 has a depth of about 3 μm or more due to a mask material (not shown) used for patterning the pattern of the fuse window 202 and a so-called etching stop phenomenon that is likely to occur in the RIE method. Could not be processed. Therefore, the distance (distance) between the bottom of the fuse window 202 and the upper surface of the Cu fuse main body 4a was increased to about 2.4 μm. When the present inventors irradiate such a fuse window 202 with a laser beam, the desired Cu fuse main body 4a could not be blown. That is, in the semiconductor device 201 of the first comparative example, the desired Cu fuse wiring 4 was not properly cut and could not be electrically disconnected.
[0047]
(Second comparative example)
Although not shown, the semiconductor device of the second comparative example has the first insulating layer 7 of the first layer and the first insulating layer 7 of the second layer which are approximately 1 .. 2 μm. Therefore, the uppermost insulating layer of SiO ₂ From the upper surface of the film, the first interlayer insulating film SiO 2 ₂ The distance to the upper surface of the Cu fuse body formed in the film is about 3.2 μm. As a result, the fuse window was formed at a depth of about 3 μm, and the thickness of the remaining film (insulating film) on the Cu fuse body could be formed as thin as about 0.2 μm. However, since the first insulating layer of the first layer and the first insulating layer of the second layer are each thinned by about 1.1 μm, the Cu wiring of each layer has to be formed in a thin shape having a thickness of about 0.4 μm. No longer. Thereby, compared to the semiconductor device 21 of the second embodiment and the semiconductor device 201 of the first comparative example, in the semiconductor device of the second comparative example, the resistance of the Cu wiring of each of the second and third layers is different. Was about four times higher. Further, in the semiconductor device of the second comparative example, since the distance between the first, second, and third layers of the wiring is reduced, the capacitance between the wirings is increased, and the semiconductor device proceeds in each wiring. The speed of the electric signal has been reduced.
[0048]
(Third comparative example)
As shown in FIG. 5, in a semiconductor device 301 as a third comparative example, the first interlayer insulating film SiO ₂ Only the Cu underlayer wiring 3 having the TaN film 5 is formed in the film 2. In parallel with the formation of the second-layer Cu wiring 10a having the TaN film 13 in the first-layer first insulating layer 7, the Cu fuse wiring 302 having the TaN film 13 (Cu fuse body) The part 302a) is formed. Subsequently, the second-layer first insulating layer 7 is provided on the first-layer first insulating layer 7 in the same process as in the second embodiment. However, similarly to the first comparative example, the fuse window 303 is not formed in parallel with the third-layer wiring recess (not shown). Subsequently, by the same process as in the first comparative example, the third layer of SiO ₂ SiO on the surface of the film 9 ₂ After providing the film 203, the fuse window 303 and its opening 304 are formed (opened) together. Thereafter, through a predetermined process, a desired semiconductor device 301 shown in FIG. 5 is obtained. The thicknesses of the first interlayer insulating layer 2, the first and second first insulating layers 7, and the uppermost second insulating layer 203 are the same as those of the above-described first insulating layer. It is the same as the comparative example.
[0049]
In the semiconductor device 301, the Cu fuse body 302a is formed in parallel with the second-layer Cu wiring 10a. Thereby, the SiO ₂ From the upper surface of the film 203, the first layer of SiO ₂ The distance to the upper surface of the Cu fuse body 302a formed on the film 7 (the second interlayer insulating film) is about 3.1 μm. As a result, the fuse window 303 was formed to a depth of about 3 μm, and the thickness of the remaining film (insulating film) on the Cu fuse body 302a was reduced to about 0.1 μm. However, the Cu fuse body 302a is formed to have a thickness of about 1.5 μm, which is substantially the same as the thickness of the second-layer Cu wiring 10a. When the present inventors irradiated the laser beam toward the fuse window 303, the bottom of the fuse window 303 could be broken. However, since the Cu fuse body 302a was too thick, the desired Cu fuse body 4a could not be blown. That is, in the semiconductor device 301 as the third comparative example, the desired Cu fuse wiring 4 could not be properly cut and electrically disconnected.
[0050]
As described above, according to the second embodiment, the Cu underlayer wiring 3 and the Cu wiring 10a are laminated in three layers, and the Cu fuse wiring 4 (Cu fuse body 4a) is connected to the first layer of Cu underlayer. Even if the wiring 3 is formed at the same height as the wiring 3, the same effect as in the first embodiment can be obtained.
[0051]
In addition, the number of stacked metal wirings, which has conventionally been about one or two layers, has increased from several layers to ten or more layers with the recent miniaturization of semiconductor devices. That is, a multilayer wiring structure of a semiconductor device is being developed. In particular, the uppermost metal wiring may be formed to a thickness of about 1.5 μm in order to reduce wiring resistance.
[0052]
Conventionally, various volatile or nonvolatile storage-type semiconductor devices (memory chip products) represented by DRAM, FeRAM, SRAM, Flash memory, and the like are provided with a fuse wiring in advance in order to increase the product yield. I have. In these memory chip products, the fuse wiring may be formed on the same layer as a predetermined layer of metal wiring. However, in the case of a logic-embedded memory product having a multilayer wiring structure in many cases, if the fuse wiring is formed at the same height as the metal wiring of the lower layer, a laser beam for cutting the fuse wiring will not reach the fuse wiring. . That is, if the fuse wiring is formed too low, the fuse wiring cannot be cut by the fuse blow. For this reason, in a logic embedded memory product having a multilayer wiring structure, etc., the fuse wiring is often formed at the same height as the upper metal wiring. However, in general, in the case of a logic-mixed memory product including a logic (Logic) circuit requiring high-speed processing capability, the uppermost fuse wiring may be formed thick as in the case of the above-described uppermost metal wiring. is there. If the fuse wiring is formed too thick, the laser wiring cannot cut the fuse wiring.
[0053]
In order to solve such a problem, usually, the fuse wiring is formed at the same height as the metal wiring of the lower layer, and a fuse is previously placed on the fuse wiring so that a laser beam for fuse blowing can easily reach the fuse wiring. A window is often formed.
[0054]
As described above, according to the method of manufacturing the semiconductor device according to the second embodiment, a deep fuse window can be formed, and the distance between the top surface of the fuse wiring and the bottom of the fuse window can be set to an appropriate size. It is possible to easily manufacture a semiconductor device in which fuse blowing is easily performed and fuse wiring is not easily deteriorated. Therefore, a highly reliable semiconductor device can be manufactured at a high yield regardless of the number of stacked wirings or the type of the semiconductor device. As a result, the quality and production efficiency of the semiconductor device can be improved, and the cost of the semiconductor device can be reduced. That is, according to the method of manufacturing a semiconductor device according to the second embodiment, high-quality and inexpensive semiconductor devices can be mass-produced.
[0055]
The method for manufacturing a semiconductor device according to the present invention is not limited to the first and second embodiments. Some of these steps and the like can be changed to various settings, or various settings can be used in an appropriate combination without departing from the spirit of the present invention.
[0056]
For example, the number of stacked wirings and the thickness of the insulating film (insulating layer) on the fuse wiring are not limited to the above-described settings. In addition, the position of the layer for forming the fuse wiring, that is, the height for forming the fuse wiring is not limited to the first-layer interlayer insulating film provided directly in contact with the substrate. The number of stacked wirings, the thickness of the insulating film over the fuse wiring, the height at which the fuse wiring is formed, and the like may be appropriately set in consideration of the desired overall configuration of the semiconductor device. By applying the method of manufacturing a semiconductor device according to the present invention, even in the case of manufacturing a semiconductor device having a multilayer wiring structure in which wirings are stacked in ten or more layers, for example, it is easy to perform a blow blow, and the fuse wiring is deteriorated. A semiconductor device that is difficult to manufacture can be easily manufactured.
[0057]
For example, in the case of manufacturing a semiconductor device having a multilayer wiring structure in which wirings are stacked in ten or more layers and a fuse wiring is formed in the same layer as the wiring of the first layer, all other parts except the lowermost fuse window are used. The fuse window of each layer may be formed by penetrating the insulating layer of each layer along the thickness direction thereof. That is, the second or higher fuse windows may be formed by penetrating the respective insulating layers along their thickness direction.
[0058]
Further, the fuse window does not necessarily need to be formed in parallel with the wiring recess of the same layer. The fuse window and the wiring recess may be formed in different steps. For example, when manufacturing a semiconductor device having a multilayer wiring structure, if it is expected that the entire depth of the fuse window will be 3 μm or more and it is difficult to dig down the fuse window, the lowermost fuse window and the wiring recess Are formed in separate steps. At this time, the lowermost fuse window is formed slightly deeper than the wiring recess in the same layer. As a result, even when it is difficult to dig down the fuse window, an insulating film having an appropriate film thickness that facilitates fuse blowing and hardly deteriorates the fuse wiring is left on the fuse wiring.
[0059]
Further, it is not necessary to form the contact hole before the wiring recess. A contact hole may be formed after forming the wiring recess. For example, after forming the wiring concave portion and the fuse window in parallel, a mask material is provided on the fuse window. Thereafter, a contact hole is formed. Even with such a forming method, a desired fuse window can be formed.
[0060]
Further, it is not necessary to form all of the fuse wirings at the same height (layer). Of the fuse wiring, only the fuse main body serving as a fuse blow target may be formed close to the bottom of the fuse window. A portion of the fuse wiring other than the fuse body may be formed in a layer higher than the fuse body or may be formed in a layer lower than the fuse body.
[0061]
The material, structure, thickness, and the like of the second insulating layer provided on the uppermost layer are the same as those of the SiN film and SiO ₂ It is not limited to a two-layer structure composed of a film. A single material may be used to form a single-layer structure of one layer, or a plurality of materials may be used to form a multilayer structure of three or more layers. The thickness of each layer of the second insulating layer, and thus the entire thickness of the second insulating layer, may be appropriately set to a predetermined thickness. In order to be able to dug down the bottom of the fuse window with high precision and controllability, use the appropriate material in combination with the material forming the bottom of the fuse window and the method of processing the fuse window, as appropriate, What is necessary is just to form in a film thickness.
[0062]
Further, the material for forming the wiring and the fuse wiring is not limited to Cu described above. For example, the wiring and the fuse wiring may be formed using an alloy containing Cu as a main component, aluminum (Al), or an alloy containing Al as a main component. Further, it may be formed of a material having the same conductivity as those various metals. Further, the wiring and the fuse wiring may be formed of mutually different conductive materials. Further, in the fuse wiring, only the fuse body may be formed of a conductive material different from the other parts. Further, the wiring of each layer may be formed of a different conductive material for each layer. In particular, the uppermost wiring serving as an electrode is preferably formed using Al, which is hardly oxidized compared to Cu.
[0063]
Further, the barrier metal film provided around the wiring and the fuse wiring is not limited to TaN described above. For example, when the wiring and the fuse wiring are formed using Al or an alloy containing Al as a main component, the barrier metal film may be formed using titanium (Ti). The barrier metal film may be formed of a material having the same conductivity and barrier properties as TaN or Ti, similarly to the wiring and the fuse wiring. The barrier metal film may be formed using an appropriate conductive material in consideration of the compatibility with the respective forming materials of the wiring and the fuse wiring.
[0064]
Also, as the conductive material embedded in the fuse blow recess, it is natural that various kinds of materials may be used depending on the material for forming the wiring, the fuse wiring, and the barrier metal film.
[0065]
Further, the structures of the wiring and the contact plug are not limited to the dual damascene structure described above. A so-called single damascene structure in which the wiring and the contact plug are formed separately may be used. Even in the case where the wiring and the contact plug are formed in a single damascene structure, by forming the fuse window in parallel with the wiring recess, the same effects as in the first and second embodiments can be obtained. .
[0066]
【The invention's effect】
ADVANTAGE OF THE INVENTION According to the manufacturing method of the semiconductor device which concerns on this invention, the thickness of the insulating film on a fuse wiring can be easily set with high precision to the appropriate film thickness in which a fuse wiring does not deteriorate easily and fuse blowing is easy to perform. . Therefore, according to the method of manufacturing a semiconductor device according to the present invention, it is easy to perform fuse blowing for electrically disconnecting the fuse wiring, and a film having an appropriate thickness on which the fuse wiring is not easily deteriorated is formed on the fuse wiring. Can easily be manufactured.
[Brief description of the drawings]
FIG. 1 is a process sectional view illustrating a method for manufacturing a semiconductor device according to a first embodiment.
FIG. 2 is a process sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
FIG. 3 is a process sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
FIG. 4 is a sectional view showing a first comparative example of the semiconductor device according to the second embodiment;
FIG. 5 is a sectional view showing a second comparative example of the semiconductor device according to the second embodiment;
FIG. 6 is a process sectional view showing a method for manufacturing a semiconductor device according to a conventional technique.
[Explanation of symbols]
1 .... Si substrate (silicon substrate, semiconductor substrate, substrate)
3: Cu underlay (underlay)
4: Cu fuse wiring (fuse wiring)
4a: fuse body (fuse wiring)
7 First insulating layer
8 ... SiN film (oxidation / diffusion prevention film)
9 ... SiO ₂ Film (interlayer insulating film)
10a: Cu wiring (wiring)
10b Cu contact plug (wiring)
11a: recess for wiring
11b ... Contact hole
12 ... Fuse window (Fuse blow recess)
13 ... TaN film (barrier metal film, conductive material)
14 Cu film (conductive material)
15: Second insulating layer
16 ... SiN film (oxidation / diffusion prevention film, lower layer of the second insulating layer)
17 ... SiO ₂ Film (upper layer of second insulating layer)
18 ... Fuse window opening (Fuse blow opening)
19: Electrode opening
20: first wiring structure
21, 31 ... Semiconductor device
22... Second wiring structure

Claims

Providing a first insulating layer on a substrate on which a base wiring and a fuse wiring are formed on the surface side;
Forming a contact hole for forming a contact plug electrically connected to the underlying wiring above the underlying wiring by penetrating the first insulating layer along a thickness direction thereof; Forming a wiring recess for forming a wiring electrically connected to the contact plug from the upper surface of the first insulating layer to the inside thereof so as to communicate with the contact hole;
Forming a fuse blow recess for electrically disconnecting the fuse wiring above the fuse wiring from the upper surface to the inside of the first insulating layer;
Burying a conductive material inside each of the contact hole and the wiring concave portion to form the contact plug and the wiring, and burying a conductive material inside the fuse blow concave portion;
The thickness from the lower surface of the first insulating layer to the bottom of the fuse blow recess on the first insulating layer in which the contact hole, the wiring recess, and the fuse blow recess are embedded with the conductive material. Providing a second insulating layer having substantially the same thickness as
Forming an opening of the fuse blow recess above the fuse blow recess by penetrating the second insulating layer along the thickness direction thereof;
Removing the conductive material embedded inside the fuse blow recess,
A method for manufacturing a semiconductor device, comprising:

After removing the conductive material, an electrode opening for obtaining a current path to the outside of the wiring is formed above the wiring by penetrating the second insulating layer along the thickness direction thereof. The method according to claim 1, further comprising a step of digging down the fuse blow recess.

3. The method according to claim 1, wherein the wiring recess is formed after the contact hole is formed.

4. The method according to claim 1, wherein the fuse blow recess is formed in parallel with the wiring recess. 5.

5. The method of manufacturing a semiconductor device according to claim 1, wherein the fuse blow recess is formed at substantially the same depth as the wiring recess.

The second insulating layer is formed in a two-layer structure including a lower layer portion in contact with the first insulating layer and an upper layer portion above the lower layer portion, and the upper layer portion is formed by the lower layer portion and the upper layer portion. 6. The method of manufacturing a semiconductor device according to claim 1, wherein the lower layer portion is formed of a material that can be selectively processed in accordance with a processing selection ratio.

When forming the electrode opening in the second insulating layer, a processing selectivity of the upper layer of the second insulating layer is set higher than a processing selectivity of the lower layer, and 7. The method according to claim 6, wherein only the portion is selectively processed.

8. The method according to claim 6, wherein the lower layer portion of the second insulating layer is formed to have a thickness substantially equal to a depth of the fuse blow recess.

9. The semiconductor device according to claim 7, wherein the digging of the fuse blow recess is performed in parallel with the formation of the electrode opening in the lower layer of the second insulating layer. Manufacturing method.

10. The work selection ratio between the lower layer portion of the second insulating layer and the first insulating layer is set to 1: 1 when the fuse blow recess is dug down. A method for manufacturing a semiconductor device according to any one of the above.

The method for manufacturing a semiconductor device according to claim 8, wherein the fuse blow recess is dug down to a depth substantially equal to the thickness of the lower layer portion of the second insulating layer.

Before the step of providing the second insulating layer, a first wiring structure including the first insulating layer, the contact hole, the wiring recess, the contact plug, the wiring, and the fuse blow recess. A second wiring structure having a structure similar to that of the first wiring structure and having the fuse blow recess formed through the first insulating layer in a thickness direction thereof. The method for manufacturing a semiconductor device according to claim 1, wherein one or more layers are further provided.

13. The fuse blow-blow recess formed in the second wiring structure is formed in parallel with forming the contact hole in the second wiring structure. Manufacturing method of a semiconductor device.