JP2004127067A

JP2004127067A - Technology migration method

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Publication number: JP2004127067A
Application number: JP2002292153A
Authority: JP
Inventors: Shinya Fujimoto; 藤本　信也; Kunihiko Sanada; 真田　邦彦; Michiko Uchimura; 内村　美智子; Takashi Fujii; 藤井　孝
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-10-04
Filing date: 2002-10-04
Publication date: 2004-04-22

Abstract

<P>PROBLEM TO BE SOLVED: To contract the area of a semiconductor integrated circuit by executing a compaction with application of only a constraint required to be satisfied in one hierarchy layer of a plurality of constraints defined in a design rule, and satisfying the constraint not applied in the high-order hierarchies. <P>SOLUTION: A layout result obtained by compacting layout information of each hierarchy with application of a wiring width rule and a wiring space rule is compared with a layout result obtained by compacting the layout information of each hierarchy with application of the wiring width rule, the wiring space rule and a minimum area rule successively from the low-order layout information of hierarchical layout data. When the layout shape is changed between the both, the compaction condition of the low-order layout information is determined according to the connecting state of the pattern of the low-order layout information with the pattern of the next high-order layout information. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のレイアウトに関するものであり、特に、半導体集積回路のレイアウト情報を階層的に有するレイアウトデータを異なるデザインルールのレイアウトデータに移植するテクノロジ・マイグレーション方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路の開発期間を短縮するために、過去の設計資産を再利用することがある。この場合、ＶＨＤＬ（Ｖｈｓｉｃ　ｈａｒｄｗａｒｅ　Ｄｅｓｃｒｉｐｔｉｏｎ　Ｌａｎｇｕａｇｅ）やＶｅｒｉｌｏｇ−ＨＤＬ（Ｖｅｒｉｌｏｇ　Ｈａｒｄｗａｒｅ　Ｄｅｓｃｒｉｐｔｉｏｎ　Ｌａｎｇｕａｇｅ）などのハードウエア記述言語で記述された回路モデルを新たなデザインルールを用いて論理合成を行い、合成されたネットリストに基づきレイアウトを行うことが考える。しかし、この場合、論理合成により生成されたネットリストに対してシミュレーションを実行した後、レイアウトを行わなければならない。そのため、新たに設計を行うよりは開発期間を短縮することができるが、大幅な短縮を期待することはできない。
【０００３】
このような問題を改善するために、すでにレイアウトされた設計資産をもとに、別のデザインルールに変換するテクノロジ・マイグレーションの技術が考えられている。すなわち、一度設計した半導体集積回路のレイアウトデータを異なる製造技術のレイアウトデータに移植することで、設計工程からシミュレーションやレイアウトを省き開発期間の短縮を実現する。
【０００４】
従来のテクノロジ・マイグレーション方法では、階層的レイアウトにおいて、すでにコンパクションが実行された下位階層セルを１つ上の階層ではコンパクション前のセル外形と端子のみから成る抽象化セルに置き換え、抽象化セルに接続する現階層セルの配線に対して端子の接続を保つような圧縮制約を与えコンパクションを実行した後抽象化セルをコンパクション後の下位階層セルに置き換えることを最上位階層まで繰返し、２つの階層を考慮してレイアウトデータをコンパクションするようにしている。（たとえば、特許文献１参照）
【０００５】
【特許文献１】
特開平７−２７３２０４号公報（第３−５頁、第１図）
【０００６】
【発明が解決しようとする課題】
しかしながら、従来のテクノロジ・マイグレーション方法は、階層毎の端子接続を保持するようにしているが、各配線層に対する最小面積ルールや終端処理ルールを考慮していない。そのため、階層毎に最小面積ルールや終端処理ルールを適用してコンパクションが実行される。例えば、論理ゲートを実現するセルの入出力端子には、上位階層の配線パタンと接続するためのビアホールと上位階層の配線パタンで構成されている。このセルのレイアウト情報を有する階層において最小面積ルールや終端処理ルールを適用してコンパクションを実行すると、一般的に上位階層の配線パタンが大きくなり、半導体集積回路のレイアウト全体の面積が大きくなってしまうという問題があった。
【０００７】
この発明は上記に鑑みてなされたもので、複数の制約条件が定義されているデザインルールの中で１つの階層だけで満たす必要のあるデザインルールだけを適用してコンパクションを実行し、適用しなかったデザインルールについては上位階層でその条件を満たすことで半導体集積回路の面積を縮小するテクノロジ・マイグレーション方法を得ることを目的としている。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、この発明にかかるテクノロジ・マイグレーション方法は、各配線層の配線幅ルール、配線間隔ルールおよび最小面積ルールが定義されているデザインルールに基づいて、セルのレイアウト情報と各配線層のレイアウト情報とを階層的に有する半導体集積回路のレイアウトデータを異なる製造技術のレイアウトデータに移植するテクノロジ・マイグレーション方法において、前記デザインルールに定義されている配線幅ルールおよび配線間隔ルールを適用して前記レイアウトデータの最下位のレイアウト情報から最上位のレイアウト情報まで順に、階層毎にレイアウト情報をコンパクションする第１ステップと、前記デザインルールに定義されている配線幅ルール、配線間隔ルールおよび最小面積ルールを適用して前記レイアウトデータの最下位のレイアウト情報から最上位のレイアウト情報まで順に、階層毎にレイアウト情報をコンパクションする第２ステップと、前記第１ステップの階層毎のコンパクション結果をマージしたレイアウト結果と前記第２ステップの階層毎のコンパクション結果をマージしたレイアウト結果とのレイアウト形状を比較してレイアウト形状が変化している場合、下位のレイアウト情報のパタンが１つ上位のレイアウト情報のパタンと接続しているか否かを判定する第３ステップと、前記第３ステップの判定結果に基づいて前記下位のレイアウト情報をコンパクションする条件を決定し、その条件に基づいて前記下位のレイアウト情報をコンパクションする第４ステップとを備えることを特徴とする。
【０００９】
この発明によれば、テクノロジ・マイグレーション方法は、階層的に構成されているレイアウトデータの下位のレイアウト情報から順に、デザインルールの配線幅ルールと配線間隔ルールを適用して階層毎にレイアウト情報をコンパクションした結果をマージしたレイアウト結果と、デザインルールの配線幅ルール、配線間隔ルールおよび最小面積ルールを適用して階層毎にレイアウト情報をコンパクションした結果をマージしたレイアウト結果とを比較してレイアウト形状が変化している場合には、下位のレイアウト情報のパタンが１つ上位のレイアウト情報のパタンと接続の状態によって下位のレイアウト情報のコンパクション条件を決定するようにしている。
【００１０】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる階層的レイアウトのテクノロジ・マイグレーション方法の好適な実施の形態を詳細に説明する。
【００１１】
実施の形態１．
図１〜図８を用いてこの発明の実施の形態１を説明する。図１のフローチャートを参照して、この実施の形態１のテクノロジ・マイグレーション方法の手順を説明する。
【００１２】
まず、過去の設計資産のレイアウト結果である入力レイアウトデータを読み込む（ステップＳ１００）。図２は、入力レイアウトデータの概念図である。図２に示した入力レイアウトデータは、図３に示す下位セル１０がＹ方向に４個隣接して並んでおり、各下位セル１０上に第２層メタル配線２０〜２２が配線されている。この入力レイアウトデータは、階層的にレイアウト情報を有している。すなわち、入力レイアウトデータは、図３に示す第１層メタル配線１１、第２層メタル配線１３および第１層メタル配線と第２層メタル配線を接続するビアホール１２とで構成される下位セル１０の下位レイアウト情報と、図４に示す第２層メタル配線２０〜２２の上位レイアウト情報とで構成される。
【００１３】
つぎに、デザインルールを読み込む（ステップＳ１１０）。デザインルールには、各メタル配線の配線幅ルール、配線間隔ルール、最小面積ルールと異なるメタル配線を接続するためのビアホールの大きさなどが定義される。この場合は、第１層メタルと第２層メタルの２層配線であるので、第１層メタルの配線幅ルール、配線間隔ルール、最小面積ルールと、第２層メタルの配線幅ルール、配線間隔ルール、最小面積ルールと、第１層メタルと第２層メタルを接続するためのビアホールの大きさが定義される。
【００１４】
入力レイアウトデータとデザインルールを読み込むと、セルのコンパクションを実行する（ステップＳ１２０）。具体的には、図３に示した下位セル１０の第１層メタル配線１１、第２層メタル配線１３および第１層メタル配線１１と第２層メタル配線１３を接続するためのビアホール１２に対して、デザインルールに定義されている配線幅ルール、配線間隔ルール、大きさを満たすようにコンパクションを実行する。
【００１５】
下位セルのコンパクションが終了すると、各配線層のコンパクションを実行する（ステップＳ１３０）。具体的には、図４に示した第２層メタル配線２０〜２２の配線幅および配線間隔をデザインルールに定義されている第２層メタルの配線幅ルールおよび配線間隔ルールを満たすようにコンパクションを実行する。なお、図２に示した入力レイアウトデータは２層配線であるが、入力レイアウトデータが３層、４層…の配線であれば最上位の配線層まで順にコンパクションを実行する。
【００１６】
配線幅ルールおよび配線間隔ルールを適用して各階層のコンパクションが終了すると、最小面積ルールを適用したコンパクションを実行する（ステップＳ１４０）。具体的には、配線幅ルールおよび配線間隔ルールを適用してコンパクションを実行した第１層メタル配線１１と第２層メタル配線１３のそれぞれの面積が、デザインルールに定義されている最小面積ルールを満たしているか否かを判定する。そして、判定の結果が最小面積ルールを満たしていない場合には、最小面積ルールを満たすように面積を大きくする。たとえば、図３に示した下位セル１０に対して配線幅ルールと配線間隔ルールを適用してコンパクションを実行し最小面積ルールを満たしているか判定した結果、第２層メタル配線１３が最小面積ルールを満たしていなかったとする。この場合、図５に示すように、最小面積ルールを満たすように第２層メタル配線１３の面積を大きくする。
【００１７】
つぎに、最小面積ルールを適用したことによりレイアウト形状に影響があるか否かを判定する（ステップＳ１５０）。すなわち、最小面積ルールを適用してコンパクションを実行した階層のレイアウト情報とその１つ上の階層のレイアウト情報とをマージし、マージしたレイアウトデータに対して配線間隔ルールを満足するようにした場合、レイアウト形状が変化するか否かを判定する。たとえば、図６に、最小面積ルールを適用してコンパクションを実行した下位セル１０（図５参照）と１つ上の階層のコンパクション結果をマージした結果を示す。第２層メタル配線１３と第２層メタル配線２１との間隔３０および第２層メタル配線２２と第２層メタル配線１３の間隔３１がデザインルールの配線間隔ルールを満たすようにするために、４個の下位セル１０は隣接する下位セル１０と間隔３２をとって配置されている。すなわち、最小面積ルールを適用してコンパクションを実行したことにより、図２に示した入力レイアウトデータでは隣接していた下位セル１０が間隔３２をとって配置され、レイアウト形状が変化している。
【００１８】
最小面積ルールを適用したことによりレイアウト形状に影響がある場合、最小面積ルールを適用して面積を大きくした層がすべて上位階層に接続しているか否かを判定する（ステップＳ１６０）。図６の場合、最小面積ルールを適用して面積が大きくなった下位セル１０の第２層メタル配線１３が上位階層の第２層メタル配線２０に接続している。
【００１９】
最小面積ルールを適用して面積が大きくなったパタンがすべて上位階層に接続している場合、最小面積ルール以外のデザインルールを満たすようにコンパクションを実行する（ステップＳ１７０）。すなわち、上位階層に接続しているパタン（この場合、第２層メタル配線１３）については、最小面積ルールを適用せずにコンパクションを実行する。これは、第２層メタル配線１３と第２層メタル配線２０は同一の配線パタンであり、第２層メタル配線１３と第２層メタル配線２０をあわせた面積が第２層メタル配線の最小面積ルールを満たせばレイアウト全体でみた場合、最小面積ルール違反とならないためである。具体的には、図５に示した第２層メタル配線１３を図７に示した第２層メタル配線１３のように小さくする。
【００２０】
一方、最小面積ルールを適用してもレイアウト形状に影響がなかった場合、または、レイアウト形状に影響があるが上位階層に接続されていなかった場合は、最小面積ルールを適用したコンパクション結果をその階層のコンパクション結果とする。
【００２１】
このような処理を入力レイアウトデータの下位の階層から順に最上位の階層まで繰返し実行する（ステップＳ１４０〜Ｓ１８０）。
【００２２】
最上位階層まで処理が終了すると、階層構造を保持してコンパクションを実行した出力レイアウトデータを出力する（ステップＳ１９０）。
【００２３】
図８は、この実施の形態１におけるテクノロジ・マイグレーション方法を用いた出力レイアウトデータの概念図である。図８に示すように、下位セル１０の第２層メタル配線１３が接続している上位階層の第２層メタル配線２０が第２層メタル配線の最小面積ルールを満たしているため、第２層メタル配線１３と第２層メタル配線２１の間隔３０および第２層メタル配線２２と第２層メタル配線１３の間隔３１が、デザインルールに定義されている第２層メタル配線の配線間隔ルールを満たすようにしても、４個の下位セル１０は隣接配置されている。すなわち、図６に示した入力レイアウトデータの階層毎に最小面積ルールを適用した場合と比較して、間隔３２の分だけレイアウト面積が小さくなっている。
【００２４】
このように、この実施の形態１では、階層的に構成されている入力レイアウトデータの階層に上位階層に接続しているパタンがあることに着目し、上位階層を含めて最小面積ルールを満たすようにしているため、階層毎に最小面積ルールを適用するよりもテクノロジ・マイグレーション実行後のレイアウト面積を小さくすることができる。
【００２５】
実施の形態２．
図９〜図１４を用いてこの発明の実施の形態２を説明する。実施の形態１では、下位セルが複数個配置され、下位セルにおいて最小面積ルールを適用してコンパクションを実行した際にレイアウト形状に影響がある場合、すべての下位セルが上位階層に接続されているパタンについては最小面積ルールを適用せずにコンパクションを実行した。しかし、すべての下位セルが上位階層に接続されているとは限らない。
【００２６】
実施の形態２では、下位セル内の第２層メタル配線が上位階層の第２層メタル配線に接続していないものが存在する場合でも、上位階層にそのレイアウト情報を生成して上位階層と接続しているものとして最小面積ルールを適用せずにコンパクションを実行するものである。
【００２７】
図９は、この実施の形態２の入力レイアウトデータの概念図である。図１０に示す下位セル１０がＹ方向に４個（下位セル１０ａ〜１０ｄ）隣接して並んでおり、下位セル１０ａ〜１０ｃ上に第２層メタル配線２０〜２２が、下位セル１０ｄ上に第２層メタル配線２１，２２が配線されている。すなわち、下位セル１０ｄの第２層メタル配線１３は、上位レイアウト情報の第２層メタル配線に接続されていない。
【００２８】
図１２のフローチャートを参照して、この実施の形態２のテクノロジ・マイグレーション方法の手順を説明する。入力レイアウトデータとデザインルールを読み込み、下位セルおよび各配線層に対して配線幅ルール、配線間隔ルール、大きさを満たすようにコンパクションを実行した後、下位セル１０に対して最小面積ルールを適用してコンパクションを実行し、レイアウト形状に影響があるか否かの判定するステップＳ１００〜Ｓ１５０については、実施の形態１と同じ動作であるので、詳細な説明は省略する。
【００２９】
図９に示した入力レイアウトデータとデザインルールを読み込む（ステップＳ１００，Ｓ１１０）。読み込んだデザインルールの配線幅ルールおよび配線間隔ルールを適用して下位セルのコンパクションを実行する（ステップＳ１２０）。そして、各配線層に対して配線幅ルールおよび配線間隔ルールを適用してコンパクションを実行する（ステップＳ１３０）。さらに、最小面積ルールを適用したコンパクションを実行し、最小面積ルールを適用したことによりレイアウト形状に影響があるか否かを判定する（ステップＳ１４０，Ｓ１５０）。
【００３０】
最小面積ルールを適用したことによりレイアウト形状に影響がある場合、上位レイアウト情報にパタンを生成する（ステップＳ２００）。具体的には、図１３に示す下位レイアウト情報に含まれる下位セル１０の第２層メタル配線１３と同一のパタンである第２層メタル配線２３を上位レイアウト情報に生成する。これにより、下位セル１０ｄの第２層メタル配線１３も上位階層に接続していることになる。
【００３１】
上位階層のレイアウト情報にパタンを生成した後、再度、配線幅ルールと配線間隔ルールのみを適用してコンパクションを実行する（ステップＳ２１０）。そして、コンパクション結果をその階層のコンパクション結果とする。
【００３２】
一方、最小面積ルールを適用してもレイアウト形状に影響がなかった場合は、最小面積ルールを適用したコンパクション結果をその階層のコンパクション結果とする。
【００３３】
このような処理を入力レイアウトデータの下位の階層から順に最上位の階層まで繰返し実行する（ステップＳ１４０，Ｓ１５０，Ｓ２００，Ｓ２１０，Ｓ１８０）。
【００３４】
最上位階層まで処理が終了すると、階層構造を保持してコンパクションを実行した出力レイアウトデータを出力する（ステップＳ１９０）。
【００３５】
図１４は、この実施の形態２におけるテクノロジ・マイグレーション方法を用いた出力レイアウトデータの概念図である。図１４に示すように、第２層メタル配線層に接続されていない下位セル１０ｄの第２層メタル配線１３のレイアウト情報を移行した第２層メタル配線２３だけが、最小面積ルールを適用したコンパクションの実行により、第２層メタル配線２４となっている。入力レイアウトデータにおいて、上位層と接続していた下位セル１０ａ〜１０ｃの第２層メタル配線１３を移行した第２層メタル配線２３については、上位層の第２層メタル配線２０に含まれている。そのため、第２層メタル配線２０が最小面積ルールを満たしているので、そのレイアウト形状は変更されない。
【００３６】
このように、この実施の形態２では、下位セル内の第２層メタル配線が上位階層の第２層メタル配線に接続していないものが存在する場合でも、上位階層のそのレイアウト情報を生成して上位階層と接続しているようにしているため、階層毎に最小面積ルールを適用するよりもテクノロジ・マイグレーション実行後のレイアウト面積を小さくすることができる。
【００３７】
なお、上位レイアウト情報にパタンを生成する場合は、下位セルと第２層メタル配線が接続されていない下位セルについてだけ生成するようにしてもよい。
【００３８】
また、この実施の形態２では、最小面積ルールを例に挙げて説明したが、上位レイアウト情報に下位レイアウト情報と同一形状のパタンを生成する際に、ビアホールのレイアウト情報も生成することで後述する終端処理ルールに適用することもできる。これにより、階層毎に終端処理ルールを適用するよりもテクノロジ・マイグレーション実行後のレイアウト面積を小さくすることができる。
【００３９】
実施の形態３．
図１５〜図１８を用いてこの発明の実施の形態３を説明する。実施の形態２では、下位セル内の第２層メタル配線が上位階層の第２層メタル配線に接続していないものが存在する場合でも、上位階層にそのレイアウト情報を生成して上位階層と接続しているものとした。そのため、入力レイアウトデータの上位レイアウト情報に新たなパタン情報を追加しなければならない。
【００４０】
実施の形態３では、入力レイアウトデータのレイアウト情報に新たなパタン情報を追加するのではなく、下位セル内の第２層メタル配線が上位階層の第２層メタル配線に接続している下位セルと、接続していない下位セルとを別の下位セルとしてコンパクションを行うものである。
【００４１】
この実施の形態３の入力レイアウトデータは、図９〜図１１で示した実施の形態２の入力レイアウトデータと同様となるので、その説明を省略する。
【００４２】
図１５のフローチャートを参照して、この実施の形態３のテクノロジ・マイグレーション方法の手順を説明する。入力レイアウトデータとデザインルールを読み込み、下位セルおよび各配線層に対して配線幅ルール、配線間隔ルール、大きさを満たすようにコンパクションを実行した後、下位セル１０に対して最小面積ルールを適用してコンパクションを実行し、レイアウト形状に影響があるかの判定し、さらに、すべての下位セルが上位階層に接続しているかを判定するステップＳ１００〜Ｓ１６０については、実施の形態１と同じ動作であるので、詳細な説明は省略する。
【００４３】
図９に示した入力レイアウトデータとデザインルールを読み込む（ステップＳ１００，Ｓ１１０）。読み込んだデザインルールの配線幅ルールおよび配線間隔ルールを適用して下位セルのコンパクションを実行する（ステップＳ１２０）。そして、各配線層に対して配線幅ルールおよび配線間隔ルールを適用してコンパクションを実行する（ステップＳ１３０）。さらに、最小面積ルールを適用したコンパクションを実行し、最小面積ルールを適用したことによりレイアウト形状に影響があるか否かを判定する（ステップＳ１４０，Ｓ１５０）。レイアウト形状に影響がある場合には、そのすべての下位セルが、上位レイアウト情報に接続しているかを判定する（ステップＳ１６０）。
【００４４】
すべての下位セルが上位レイアウト情報に接続していない場合には、上位階層で接続している下位セルと、接続していない下位セルとを分類する（ステップＳ３００）。図９の入力レイアウトデータの場合、下位セル１０ａ〜１０ｃの第２層メタル配線１３は、第２層メタル配線２０に接続されている。したがって、この下位セル１０ａ〜１０ｃと、下位セル１０ｄを分類する。すなわち、下位セル１０ａ〜１０ｄは、同一の下位セル１０であるが、第２層メタル配線１３が上位階層の第２層メタル配線と接続されているか否かにより、異なる下位セルとする。
【００４５】
上位階層の第２層メタル配線と接続されているセルと分類された下位セルについては（ステップＳ３１０，Ｙｅｓ）、最小面積ルールを適用せずにコンパクションを実行する（ステップＳ１７０）。具体的には、入力レイアウトデータの下位セル１０ａ〜１０ｃについては、最小面積ルールを適用せずにコンパクションを実行する。図１６に下位セル１０ａ〜１０ｃに対応する下位セル１０のコンパクション結果を示す。最小面積ルールを適用していないため、第２層メタル配線１３の面積は変化していない。
【００４６】
一方、上位階層の第２層メタル配線と接続されていないセルと分類された下位セルについては（ステップＳ３１０，Ｎｏ）、最小面積ルールを適用したコンパクション結果をその階層のコンパクション結果とする。具体的には、入力レイアウトデータの下位セル１０ｄは、最小面積ルールを適用してコンパクションを実行した図１７に示す下位セル１０となる。最小面積ルールを適用しているため、コンパクション実行前の第２層メタル配線１３（図１０）の面積が大きくなり、第２層メタル配線１４に変更されている。
【００４７】
最小面積ルールを適用してもレイアウト形状に影響がなかった場合は、最小面積ルールを適用したコンパクション結果をその階層のコンパクション結果とする。
【００４８】
このような処理を入力レイアウトデータの下位の階層から順に最上位の階層まで繰返し実行する（ステップＳ１４０〜Ｓ１８０，Ｓ３００，Ｓ３１０）。
【００４９】
最上位階層まで処理が終了すると、階層構造を保持してコンパクションを実行した出力レイアウトデータを出力する（ステップＳ１９０）。
【００５０】
図１８は、この実施の形態３におけるテクノロジ・マイグレーション方法を用いた出力レイアウトデータの概念図である。図１８に示すように、第２層メタル配線２０に接続されている下位セル１０ａ〜１０ｃは、隣接して配置されている。第２層メタル配線に接続されていない下位セル１０ｄだけは、第２層メタル配線２５と第２層メタル配線２１の間隔３３と、下位セル１０ｄ上の第２層メタル配線２２と下位セル１０ｃ上の第２層メタル配線２０の間隔３４がデザインルールの配線間隔ルールを満たすために、下位セル１０ｃと下位セル１０ｄとの間隔３５をとって配置されている。
【００５１】
このように、この実施の形態３では、下位セル内の第２層メタル配線が上位階層の第２層メタル配線に接続していないものが存在する場合、下位セル内の第２層メタル配線が上位階層の第２層メタル配線に接続している下位セルと、接続していない下位セルとを分類する。そして、第２層メタル配線に接続している下位セルについては、最小面積ルールを適用せずにコンパクションを実行し、上位階層を含んで最小面積ルールを適用するようにしている。一方、第２層メタル配線に接続していない下位セルについては、下位セルにおいて最小面積ルールを適用してコンパクションを実行するようにしている。これにより、入力レイアウトデータの階層構造に新たなパタンを生成することなく、階層毎に最小面積ルールを適用するよりもテクノロジ・マイグレーション実行後のレイアウト面積を小さくすることができる。
【００５２】
なお、この実施の形態３では、最小面積ルールを例に挙げて説明したが、上位階層の第２層メタル配線と接続されているセルと分類された下位セルのビアホールと同一形状のパタンを上位階層に生成することで、後述する終端処理ルールに適用することもできる。これにより、入力レイアウトデータの階層構造に新たなパタンを生成することなく、階層毎に終端処理ルールを適用するよりもテクノロジ・マイグレーション実行後のレイアウト面積を小さくすることができる。
【００５３】
実施の形態４．
図１９〜図２１を用いてこの発明の実施の形態４を説明する。実施の形態２では、下位セル内の第２層メタル配線が上位階層の第２層メタル配線に接続していないものが存在する場合でも、上位階層にそのレイアウト情報を生成して上位階層と接続しているものとした。そのため、入力レイアウトデータの上位レイアウト情報に新たなパタン情報を追加しなければならず、データ量が増えてしまう。
【００５４】
また、実施の形態３では、入力レイアウトデータのレイアウト情報に新たなパタン情報を追加するのではなく、下位セル内の第２層メタル配線が上位階層の第２層メタル配線に接続している下位セルと、接続していない下位セルとを別の下位セルとしてコンパクションを行った。そのため、データ量は抑えられたが、セルの分類をしなければならないため、処理時間が増加する。
【００５５】
実施の形態４では、上位レイアウト情報に新たなパタン情報を生成する際に、下位レイアウト情報のパタン情報を削除するものである。
【００５６】
この実施の形態４の入力レイアウトデータは、図９〜図１１で示した実施の形態２の入力レイアウトデータと同様となるので、その説明を省略する。
【００５７】
図１９のフローチャートを参照して、この実施の形態４のテクノロジ・マイグレーション方法の手順を説明する。入力レイアウトデータとデザインルールを読み込み、下位セルおよび各配線層に対して配線幅ルール、配線間隔ルール、大きさを満たすようにコンパクションを実行した後、下位セル１０に対して最小面積ルールを適用してコンパクションを実行し、レイアウト形状に影響があるかの判定をするステップＳ１００〜Ｓ１５０については、実施の形態１と同じ動作であるので、詳細な説明は省略する。
【００５８】
図９に示した入力レイアウトデータとデザインルールを読み込む（ステップＳ１００，Ｓ１１０）。読み込んだデザインルールの配線幅ルールおよび配線間隔ルールを適用して下位セルのコンパクションを実行する（ステップＳ１２０）。そして、各配線層に対して配線幅ルールおよび配線間隔ルールを適用してコンパクションを実行する（ステップＳ１３０）。さらに、最小面積ルールを適用したコンパクションを実行し、最小面積ルールを適用したことによりレイアウト形状に影響があるか否かを判定する（ステップＳ１４０，Ｓ１５０）。
【００５９】
最小面積ルールを適用したことによりレイアウト形状に影響がある場合、上位レイアウト情報にパタンを移動する（ステップＳ４００）。具体的には、下位レイアウト情報（図１０参照）に含まれる下位セル１０の第２層メタル配線１３と同一のパタンである第２層メタル配線２３を上位レイアウト情報（図１３参照）に生成した後、下位レイアウト情報から第２層メタル配線１３を削除する。これにより、図２０に示すように、下位レイアウト情報に含まれる下位セル１０は、第１層メタル配線１１とビアホール１２で構成されるものとなる。
【００６０】
上位レイアウト情報にパタンを移動した後、再度、新たな下位レイアウト情報に対して最小面積ルールを適用したコンパクションを実行する（ステップＳ４１０）。そして、コンパクション結果をその階層のコンパクション結果とする。
【００６１】
一方、最小面積ルールを適用してもレイアウト形状に影響がなかった場合は、最小面積ルールを適用したコンパクション結果をその階層のコンパクション結果とする。
【００６２】
このような処理を入力レイアウトデータの下位の階層から順に最上位の階層まで繰返し実行する（ステップＳ１４０，Ｓ１５０，Ｓ４００，Ｓ４１０，Ｓ１８０）。
【００６３】
最上位階層まで処理が終了すると、階層構造を保持してコンパクションを実行した出力レイアウトデータを出力する（ステップＳ１９０）。
【００６４】
図２１は、この実施の形態４におけるテクノロジ・マイグレーション方法を用いた出力レイアウトデータの概念図である。図２１に示すように、下位セル１０ａ〜１０ｄは、隣接して配置されている。そして、上位レイアウト情報に移動した第２層メタル配線２３に対してのみ最小面積ルールの適用によりその面積が大きくなり、第２層メタル配線２６となっている。
【００６５】
このように、この実施の形態４では、下位セル内の第２層メタル配線が上位階層の第２層メタル配線に接続していないものが存在する場合でも、そのレイアウト情報をして第２層メタル配線に移動して最小面積ルールを適用したコンパクションを実行するようにしている。これにより、データ量と処理時間を抑えながら階層毎に最小面積ルールを適用するよりもテクノロジ・マイグレーション実行後のレイアウト面積を小さくすることができる。
【００６６】
なお、この実施の形態４では、最小面積ルールを例に挙げて説明したが、上位レイアウト情報に下位レイアウト情報と同一形状のパタンを移動する際に、ビアホールのレイアウト情報も移動することで後述する終端処理ルールに適用することもできる。これにより、データ量と処理時間を抑えながら階層毎に終端処理ルールを適用するよりもテクノロジ・マイグレーション実行後のレイアウト面積を小さくすることができる。
【００６７】
実施の形態５．
図２２〜図２７を用いてこの発明の実施の形態５を説明する。実施の形態１〜４では、デザインルールの中で最小面積ルールについて説明した。この実施の形態５は、ビアホール周辺のメタルの終端処理ルールについて説明する。
【００６８】
まず、この実施の形態５のデザインルールに定義する終端処理ルールについて、第１層メタル配線と第２層メタル配線を接続するためのビアホールと第２層メタル配線を例にあげて説明する。図２２に示すように、第２層メタル配線２７上にビアホール１２が配置されている場合、間隔４０，４１を終端処理ルールとして定義する。この間隔４０，４１は、製造条件により決まるが、一般的に第２層メタル配線２７の終端部分となる間隔４１が間隔４０より長めになる。デザインルールには、配線層毎の終端処理ルールを定義する。
【００６９】
この実施の形態５の入力レイアウトデータは、図２〜図４で示した実施の形態１の入力レイアウトデータと同様となるので、その説明を省略する。
【００７０】
図２３のフローチャートを参照して、この実施の形態５のテクノロジ・マイグレーション方法の手順を説明する。入力レイアウトデータとデザインルールを読み込み、下位セルおよび各配線層に対して配線幅ルール、配線間隔ルール、大きさを満たすようにコンパクションを実行するステップＳ１００〜Ｓ１３０については、実施の形態１と同じ動作であるので、詳細な説明は省略する。
【００７１】
図２に示した入力レイアウトデータとデザインルールを読み込む（ステップＳ１００，Ｓ１１０）。読み込んだデザインルールの配線幅ルールおよび配線間隔ルールを適用して下位セルのコンパクションを実行する（ステップＳ１２０）。そして、各配線層に対して配線幅ルールおよび配線間隔ルールを適用してコンパクションを実行する（ステップＳ１３０）。
【００７２】
配線幅ルールおよび配線間隔ルールを適用して各階層のコンパクションが終了すると、終端処理ルールを適用したコンパクションを実行する（ステップＳ５００）。具体的には、例えば、下位セル１０の第２層メタル配線１３とビアホール１２に対して終端処理ルールを適用してコンパクションを実行する。下位セル１０の第２層メタル配線１３はビアホール１２によって、上位階層の第２層メタル配線２０に接続されるが、下位セル１０のレイアウト情報を有する下位レイアウト情報だけでは、その判断ができない。そのため、Ｘ方向に対して終端処理ルールの間隔４１を適用するべきところを、図２４に示すようにＹ方向に対して終端処理ルールの間隔４１を適用してコンパクションを行い、第２層メタル配線１３のパタン形状を第２層メタル配線２７に変更することがある。
【００７３】
つぎに、配線処理ルールを適用したことによりレイアウト形状に影響があるか否かを判定する（ステップＳ５１０）。すなわち、終端処理ルールを適用してコンパクションを実行した階層のレイアウト情報とその１つ上の階層のレイアウト情報とをマージし、マージレイアウトデータに対して配線間隔ルールを満足するようにした場合、レイアウト形状が変化するか否かを判定する。たとえば、図２５に、図２４の終端処理ルールを適用してコンパクションを実行した下位セル１０と１つ上の階層のコンパクション結果をマージしたレイアウトデータを示す。第２層メタル配線２７と第２層メタル配線２１との間隔３６および第２層メタル配線２２と第２層メタル配線２０の間隔３７がデザインルールの配線間隔ルールを満たすために、４個の下位セル１０は隣接する下位セル１０と間隔３８をとって配置されている。すなわち、終端処理ルールを適用してコンパクションを実行したことにより、図２に示した入力レイアウトデータでは隣接していた下位セル１０が間隔３８をとって配置され、レイアウト形状が変化している。
【００７４】
終端処理ルールを適用したことによりレイアウト形状に影響がある場合、終端処理ルールを適用して形状が変化した層がすべて上位階層に接続しているか否かを判定する（ステップＳ１６０）。図２５の場合、終端処理ルールを適用して面積が大きくなった下位セル１０の第２層メタル配線２７が上位階層の第２層メタル配線２０と重なり合っている。すなわち、終端処理ルールを適用して形状が変化した下位セル１０の第２層メタル配線２７は第２層メタル配線２０に接続している。
【００７５】
終端処理ルールを適用して形状が変化した層がすべて上位階層に接続している場合、上位階層の形状を考慮して終端処理ルールを満たすようにコンパクションを実行する（ステップＳ５３０）。すなわち、下位レイアウト情報では得られない下位セル１０の第２層メタル配線１３がビアホール１２によって接続される第２層メタル配線の形状を上位レイアウト情報から得ることで、終端処理ルールの間隔４０，４１をＸ方向とＹ方向のどちらに適用するかを決定してコンパクションを実行する。図２５の場合、ビアホール１２により接続されている第２層メタル配線２０は、Ｘ方向にのびている。したがって、下位セル１０の第２層メタル配線１３は、図２６に示すように、Ｘ方向に対して終端処理ルールの間隔４１が、Ｙ方向に対して終端処理ルールの間隔４０が適用される。すなわち、コンパクションの結果、第２層メタル配線１３は、第２層メタル配線２８となる。
【００７６】
一方、終端処理ルールを適用してもレイアウト形状に影響がなかった場合、または、レイアウト形状に影響があるが上位階層に接続されていなかった場合は、終端処理ルールを適用したコンパクション結果をその階層のコンパクション結果とする。
【００７７】
このような処理を入力レイアウトデータの下位の階層から順に最上位の階層まで繰返し実行する（ステップＳ５００，Ｓ１６０、Ｓ５３０，Ｓ１８０）。
【００７８】
最上位階層まで処理が終了すると、階層構造を保持してコンパクションを実行した出力レイアウトデータを出力する（ステップＳ１９０）。
【００７９】
図２７は、この実施の形態５におけるテクノロジ・マイグレーション方法を用いた出力レイアウトデータの概念図である。図２７に示すように、第２層メタル配線２０の形状を考慮して終端処理ルールを適用したため、図２５に示した１つの階層だけで終端処理ルールを適用したレイアウト結果と比較して、間隔３８の分だけレイアウト面積が小さくなっている。
【００８０】
このように、この実施の形態５では、上位レイアウト情報からビアホールにより接続される配線の形状の情報を得て、適切な方向に終端処理ルールを適用してコンパクションを行うようにしているため、階層毎に終端処理ルールを適用するよりもテクノロジ・マイグレーション実行後のレイアウト面積を小さくすることができる。
【００８１】
【発明の効果】
以上説明したように、この発明にかかるテクノロジ・マイグレーション方法によれば、階層的に構成されているレイアウトデータの下位のレイアウト情報から順に、デザインルールの配線幅ルールと配線間隔ルールを適用して階層毎にレイアウト情報をコンパクションした結果をマージしたレイアウト結果と、デザインルールの配線幅ルール、配線間隔ルールおよび最小面積ルールを適用して階層毎にレイアウト情報をコンパクションした結果をマージしたレイアウト結果とを比較してレイアウト形状が変化している場合には、下位のレイアウト情報のパタンが１つ上位のレイアウト情報のパタンと接続の状態によって下位のレイアウト情報のコンパクション条件を決定するようにしているため、１階層毎にデザインルールに定義される条件すべてを適用してコンパクションした場合よりもテクノロジ・マイグレーション実行後のレイアウト面積を小さくすることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１のテクノロジ・マイグレーション方法の手順を説明するためのフローチャートである。
【図２】この発明の実施の形態１の入力レイアウトデータの概念図である。
【図３】入力レイアウトデータの下位セルを示す図である。
【図４】入力レイアウトデータの第２層メタル配線層を示す図である。
【図５】最小面積ルールを適用してコンパクションを実行した下位セルを示す図である。
【図６】最小面積ルールを適用してコンパクションを実行した下位セルと第２層メタル配線層をマージした結果を示す図である。
【図７】最小面積ルールを適用外としてコンパクションを実行した下位セルを示す図である。
【図８】この発明の実施の形態１の出力レイアウトデータの概念図である。
【図９】この発明の実施の形態２の入力レイアウトデータの概念図である。
【図１０】入力レイアウトデータの下位セルを示す図である。
【図１１】入力レイアウトデータの第２層メタル配線層を示す図である。
【図１２】この発明の実施の形態２のテクノロジ・マイグレーション方法の手順を説明するためのフローチャートである。
【図１３】下位セルの第２層メタル配線と同一のパタンを第２層メタル配線層に生成した図である。
【図１４】この発明の実施の形態２の出力レイアウトデータの概念図である。
【図１５】この発明の実施の形態３のテクノロジ・マイグレーション方法の手順を説明するためのフローチャートである。
【図１６】上位階層の第２層メタル配線と接続されているセルと分類された下位セルのコンパクション結果を示す図である。
【図１７】上位階層の第２層メタル配線と接続されていないセルと分類された下位セルのコンパクション結果を示す図である。
【図１８】この発明の実施の形態３の出力レイアウトデータの概念図である。
【図１９】この発明の実施の形態４のテクノロジ・マイグレーション方法の手順を説明するためのフローチャートである。
【図２０】上位レイアウト情報にパタンを移動した下位セルを示す図である。
【図２１】この発明の実施の形態４の出力レイアウトデータの概念図である。
【図２２】終端処理ルールを説明するための図である。
【図２３】この発明の実施の形態５のテクノロジ・マイグレーション方法の手順を説明するためのフローチャートである。
【図２４】終端処理ルールを適用してコンパクションを実行した下位セルを示す図である。
【図２５】終端処理ルールを適用してコンパクションを実行した下位セルと第２層メタル配線層をマージした結果を示す図である。
【図２６】上位レイアウト情報を考慮して終端処理ルールを適用してコンパクションを実行した下位セルを示す図である。
【図２７】この発明の実施の形態５の出力レイアウトデータの概念図である。
【符号の説明】
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ　下位セル、１１　第１層メタル配線、１２　ビアホール、１３，２０，２１，２２，２３，２４，２５，２６，２７，２８　第２層メタル配線、３１，３２，３３，３４，３５，３６，３７，３８，４０，４１　間隔。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a layout of a semiconductor integrated circuit, and more particularly to a technology migration method for porting layout data having a hierarchical structure of layout information of a semiconductor integrated circuit to layout data of different design rules.
[0002]
[Prior art]
In order to shorten the development period of a semiconductor integrated circuit, past design resources may be reused. In this case, a circuit model described in a hardware description language such as VHDL (Vhsic hardware Description Language) or Verilog-HDL (Verilog Hardware Description Language) is synthesized using a new design rule, and a new design rule is used. Consider performing layout based on However, in this case, the layout must be performed after performing the simulation on the netlist generated by the logic synthesis. For this reason, the development period can be shortened compared to the case of newly designing, but a significant reduction cannot be expected.
[0003]
In order to solve such a problem, a technology migration technology that converts a design resource that has already been laid out into another design rule has been considered. That is, by transferring layout data of a semiconductor integrated circuit once designed to layout data of a different manufacturing technology, simulation and layout can be omitted from the design process, and the development period can be shortened.
[0004]
In the conventional technology migration method, in a hierarchical layout, lower-level cells that have already undergone compaction are replaced with abstract cells consisting of only the cell shape and terminals before compaction in the next higher layer, and connected to the abstract cells. After performing compaction after applying compression constraints to maintain the connection of the terminal to the wiring of the current hierarchical cell, the process of replacing the abstracted cells with the lower hierarchical cells after compaction is repeated up to the highest hierarchical level, and the two hierarchical levels are considered. To compact the layout data. (For example, see Patent Document 1)
[0005]
[Patent Document 1]
JP-A-7-273204 (page 3-5, FIG. 1)
[0006]
[Problems to be solved by the invention]
However, although the conventional technology migration method retains terminal connections for each hierarchy, it does not consider the minimum area rule and the termination processing rule for each wiring layer. Therefore, compaction is performed by applying the minimum area rule and the termination processing rule for each hierarchy. For example, an input / output terminal of a cell that implements a logic gate is configured with a via hole for connecting to an upper-layer wiring pattern and an upper-layer wiring pattern. When compaction is performed by applying the minimum area rule and the termination processing rule in the hierarchy having the cell layout information, the wiring pattern of the upper hierarchy generally increases, and the area of the entire layout of the semiconductor integrated circuit increases. There was a problem.
[0007]
The present invention has been made in view of the above, and performs compaction by applying only a design rule that needs to be satisfied by only one hierarchy among design rules in which a plurality of constraint conditions are defined, and does not apply the compaction rule. It is an object of the present invention to obtain a technology migration method for reducing the area of a semiconductor integrated circuit by satisfying the conditions in the upper hierarchy.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, a technology migration method according to the present invention provides a cell layout information and a cell layout information based on a design rule in which a wiring width rule, a wiring interval rule, and a minimum area rule of each wiring layer are defined. In a technology migration method for transplanting layout data of a semiconductor integrated circuit having wiring layer layout information hierarchically to layout data of a different manufacturing technology, a wiring width rule and a wiring interval rule defined in the design rule are applied. A first step of compacting the layout information for each hierarchy in order from the lowest layout information to the highest layout information of the layout data; and a wiring width rule, a wiring interval rule, and a minimum value defined in the design rule. Apply the area rule A second step of compacting layout information for each hierarchy in order from the lowest layout information to the highest layout information of the layout data; and a layout result obtained by merging the compaction results of the first step with each hierarchy. If the layout shape is changed by comparing the layout shape with the layout result obtained by merging the compaction results for each layer of the step, whether or not the pattern of the lower layout information is connected to the pattern of the next higher layout information And a fourth step of determining a condition for compacting the lower-level layout information based on the determination result of the third step, and compacting the lower-level layout information based on the condition. It is characterized by having.
[0009]
According to the present invention, the technology migration method compacts layout information for each hierarchy by applying the wiring width rule and the wiring interval rule of the design rule in order from the lower layout information of the hierarchically structured layout data. The layout shape changes by comparing the layout result obtained by merging the results obtained with the layout result obtained by merging the result of compacting the layout information for each hierarchy by applying the wiring width rule, wiring interval rule, and minimum area rule of the design rule In this case, the compaction condition of the lower-level layout information is determined based on the connection state between the pattern of the lower-level layout information and the pattern of the upper-level layout information.
[0010]
BEST MODE FOR CARRYING OUT THE INVENTION
Exemplary embodiments of the present invention will be described in detail below with reference to the accompanying drawings.
[0011]
Embodiment 1 FIG.
Embodiment 1 of the present invention will be described with reference to FIGS. The procedure of the technology migration method according to the first embodiment will be described with reference to the flowchart in FIG.
[0012]
First, input layout data as a layout result of past design assets is read (step S100). FIG. 2 is a conceptual diagram of the input layout data. In the input layout data shown in FIG. 2, four lower cells 10 shown in FIG. 3 are arranged adjacent to each other in the Y direction, and second-layer metal wirings 20 to 22 are wired on each lower cell 10. This input layout data has layout information hierarchically. That is, the input layout data includes the lower layer cell 10 composed of the first layer metal wiring 11, the second layer metal wiring 13, and the via hole 12 connecting the first layer metal wiring and the second layer metal wiring shown in FIG. It is composed of lower layout information and upper layout information of the second layer metal wirings 20 to 22 shown in FIG.
[0013]
Next, the design rules are read (step S110). In the design rule, a wiring width rule, a wiring interval rule, and a size of a via hole for connecting a metal wiring different from the minimum area rule are defined. In this case, since it is a two-layer wiring of the first layer metal and the second layer metal, the wiring width rule, the wiring interval rule, and the minimum area rule of the first layer metal, the wiring width rule of the second layer metal, the wiring distance A rule, a minimum area rule, and a size of a via hole for connecting the first layer metal and the second layer metal are defined.
[0014]
When the input layout data and the design rules are read, compaction of cells is executed (step S120). Specifically, the first layer metal wiring 11, the second layer metal wiring 13, and the via hole 12 for connecting the first layer metal wiring 11 and the second layer metal wiring 13 of the lower cell 10 shown in FIG. Then, compaction is performed so as to satisfy the wiring width rule, the wiring interval rule, and the size defined in the design rule.
[0015]
When compaction of the lower cell is completed, compaction of each wiring layer is performed (step S130). Specifically, the compaction is performed so that the wiring width and the wiring interval of the second-layer metal wirings 20 to 22 shown in FIG. 4 satisfy the wiring width rule and the wiring interval rule of the second-layer metal defined in the design rule. Execute. Note that the input layout data shown in FIG. 2 is a two-layer wiring, but if the input layout data is wiring of three layers, four layers,..., Compaction is sequentially performed up to the uppermost wiring layer.
[0016]
When the compaction of each layer is completed by applying the wiring width rule and the wiring interval rule, the compaction applying the minimum area rule is executed (step S140). More specifically, the area of each of the first-layer metal wiring 11 and the second-layer metal wiring 13 that has been compacted by applying the wiring width rule and the wiring interval rule is determined by the minimum area rule defined in the design rule. It is determined whether or not the condition is satisfied. If the result of the determination does not satisfy the minimum area rule, the area is increased so as to satisfy the minimum area rule. For example, the compaction is performed by applying the wiring width rule and the wiring interval rule to the lower cell 10 shown in FIG. 3, and it is determined whether or not the minimum area rule is satisfied. Suppose we did not meet. In this case, as shown in FIG. 5, the area of the second-layer metal wiring 13 is increased so as to satisfy the minimum area rule.
[0017]
Next, it is determined whether or not the layout shape is affected by applying the minimum area rule (step S150). That is, when the layout information of the hierarchy on which the compaction is performed by applying the minimum area rule and the layout information of the hierarchy immediately above it are merged, and the merged layout data satisfies the wiring interval rule, It is determined whether or not the layout shape changes. For example, FIG. 6 shows the result of merging the lower cell 10 (see FIG. 5) that has been compacted by applying the minimum area rule and the compaction result of the next higher level. In order that the spacing 30 between the second-layer metal wiring 13 and the second-layer metal wiring 21 and the spacing 31 between the second-layer metal wiring 22 and the second-layer metal wiring 13 satisfy the wiring spacing rule of the design rule, 4 The lower cells 10 are arranged with an interval 32 between adjacent lower cells 10. That is, by performing the compaction by applying the minimum area rule, the lower cells 10 adjacent to each other in the input layout data shown in FIG. 2 are arranged at intervals 32, and the layout shape is changed.
[0018]
If the application of the minimum area rule affects the layout shape, it is determined whether or not all the layers whose areas have been increased by applying the minimum area rule are connected to the upper layer (step S160). In the case of FIG. 6, the second-layer metal wiring 13 of the lower cell 10 whose area has been increased by applying the minimum area rule is connected to the second-layer metal wiring 20 of the upper hierarchy.
[0019]
If all the patterns whose area has been increased by applying the minimum area rule are connected to the upper hierarchy, compaction is performed so as to satisfy a design rule other than the minimum area rule (step S170). That is, compaction is performed on the pattern connected to the upper hierarchy (in this case, the second-layer metal wiring 13) without applying the minimum area rule. This is because the second-layer metal wiring 13 and the second-layer metal wiring 20 have the same wiring pattern, and the combined area of the second-layer metal wiring 13 and the second-layer metal wiring 20 is the minimum area of the second-layer metal wiring. This is because, if the rules are satisfied, the layout does not violate the minimum area rule in the entire layout. Specifically, the second-layer metal wiring 13 shown in FIG. 5 is made smaller as in the second-layer metal wiring 13 shown in FIG.
[0020]
On the other hand, if the application of the minimum area rule did not affect the layout shape, or if the layout shape was affected but not connected to the upper hierarchy, the compaction result applying the minimum area rule was applied to that hierarchy. Is the compaction result.
[0021]
Such processing is repeatedly executed from the lower hierarchy of the input layout data to the uppermost hierarchy (steps S140 to S180).
[0022]
When the processing is completed up to the highest hierarchical level, output layout data that has undergone compaction while maintaining the hierarchical structure is output (step S190).
[0023]
FIG. 8 is a conceptual diagram of output layout data using the technology migration method according to the first embodiment. As shown in FIG. 8, the second-layer metal wiring 20 of the upper layer to which the second-layer metal wiring 13 of the lower cell 10 is connected satisfies the minimum area rule of the second-layer metal wiring. The space 30 between the metal wiring 13 and the second-layer metal wiring 21 and the space 31 between the second-layer metal wiring 22 and the second-layer metal wiring 13 satisfy the wiring space rule of the second-layer metal wiring defined in the design rule. Even in this case, the four lower cells 10 are arranged adjacent to each other. That is, the layout area is reduced by the interval 32 as compared with the case where the minimum area rule is applied to each layer of the input layout data shown in FIG.
[0024]
As described above, in the first embodiment, attention is paid to the fact that there is a pattern connected to the upper hierarchy in the hierarchy of the input layout data configured in a hierarchical manner, and the minimum area rule including the upper hierarchy is satisfied. Therefore, the layout area after executing the technology migration can be made smaller than when the minimum area rule is applied to each hierarchy.
[0025]
Embodiment 2 FIG.
Embodiment 2 of the present invention will be described with reference to FIGS. In the first embodiment, when a plurality of lower cells are arranged and the layout shape is affected when compaction is performed by applying the minimum area rule in the lower cells, all lower cells are connected to the upper hierarchy. Compaction was performed without applying the minimum area rule for patterns. However, not all lower cells are connected to the upper hierarchy.
[0026]
In the second embodiment, even when the second layer metal wiring in the lower cell is not connected to the second layer metal wiring in the upper layer, the layout information is generated in the upper layer and the connection to the upper layer is generated. That is, the compaction is performed without applying the minimum area rule.
[0027]
FIG. 9 is a conceptual diagram of the input layout data according to the second embodiment. Four lower cells 10 (lower cells 10a to 10d) shown in FIG. 10 are arranged adjacently in the Y direction, and second-layer metal wirings 20 to 22 are arranged on lower cells 10a to 10c and second layers are arranged on lower cells 10d. Two-layer metal wirings 21 and 22 are provided. That is, the second-layer metal wiring 13 of the lower cell 10d is not connected to the second-layer metal wiring of the upper layout information.
[0028]
The procedure of the technology migration method according to the second embodiment will be described with reference to the flowchart in FIG. After input layout data and design rules are read and compaction is performed to satisfy the wiring width rule, the wiring interval rule, and the size for the lower cell and each wiring layer, the minimum area rule is applied to the lower cell 10. Steps S100 to S150 for determining whether or not the layout shape is affected by performing compaction are the same operations as those in the first embodiment, and thus detailed description is omitted.
[0029]
The input layout data and the design rules shown in FIG. 9 are read (steps S100, S110). The compaction of the lower cell is performed by applying the wiring width rule and the wiring interval rule of the read design rule (step S120). Then, compaction is performed by applying the wiring width rule and the wiring interval rule to each wiring layer (step S130). Further, compaction is performed by applying the minimum area rule, and it is determined whether the application of the minimum area rule affects the layout shape (steps S140 and S150).
[0030]
If the layout shape is affected by applying the minimum area rule, a pattern is generated in the upper layout information (step S200). Specifically, a second-layer metal wiring 23 having the same pattern as the second-layer metal wiring 13 of the lower cell 10 included in the lower layout information shown in FIG. 13 is generated as the upper layout information. Thus, the second-layer metal wiring 13 of the lower cell 10d is also connected to the upper layer.
[0031]
After generating a pattern in the layout information of the upper hierarchy, compaction is executed again by applying only the wiring width rule and the wiring interval rule (step S210). Then, the compaction result is set as the compaction result of the hierarchy.
[0032]
On the other hand, if the layout shape is not affected even when the minimum area rule is applied, the compaction result to which the minimum area rule is applied is set as the compaction result of the hierarchy.
[0033]
Such processing is repeatedly executed from the lower layer of the input layout data to the uppermost layer (steps S140, S150, S200, S210, S180).
[0034]
When the processing is completed up to the highest hierarchical level, output layout data that has undergone compaction while maintaining the hierarchical structure is output (step S190).
[0035]
FIG. 14 is a conceptual diagram of output layout data using the technology migration method according to the second embodiment. As shown in FIG. 14, only the second-layer metal wiring 23 to which the layout information of the second-layer metal wiring 13 of the lower cell 10d that is not connected to the second-layer metal wiring layer has been transferred is compacted by applying the minimum area rule. , The second-layer metal wiring 24 is obtained. In the input layout data, the second-layer metal wiring 23 transferred from the second-layer metal wiring 13 of the lower cells 10a to 10c connected to the upper layer is included in the second-layer metal wiring 20 of the upper layer. . Therefore, since the second-layer metal wiring 20 satisfies the minimum area rule, its layout shape is not changed.
[0036]
As described above, in the second embodiment, even when the second layer metal wiring in the lower cell is not connected to the second layer metal wiring in the upper layer, the layout information of the upper layer is generated. In this case, the layout area after executing the technology migration can be made smaller than when the minimum area rule is applied to each layer.
[0037]
When a pattern is generated in the upper layout information, the pattern may be generated only for the lower cell in which the lower cell and the second-layer metal wiring are not connected.
[0038]
In the second embodiment, the minimum area rule has been described as an example. However, when a pattern having the same shape as the lower layout information is generated in the upper layout information, the layout information of the via hole is also generated, which will be described later. It can also be applied to termination processing rules. As a result, the layout area after the execution of the technology migration can be made smaller than when the termination processing rule is applied to each hierarchy.
[0039]
Embodiment 3 FIG.
Third Embodiment A third embodiment of the present invention will be described with reference to FIGS. In the second embodiment, even when the second layer metal wiring in the lower cell is not connected to the second layer metal wiring in the upper layer, the layout information is generated in the upper layer and the connection to the upper layer is generated. I was doing it. Therefore, new pattern information must be added to the upper layout information of the input layout data.
[0040]
In the third embodiment, instead of adding new pattern information to the layout information of the input layout data, the second layer metal wiring in the lower cell is connected to the lower cell connected to the second layer metal wiring in the upper layer. , And performs compaction by setting a lower cell that is not connected to another lower cell.
[0041]
The input layout data according to the third embodiment is the same as the input layout data according to the second embodiment shown in FIGS. 9 to 11, and a description thereof will be omitted.
[0042]
The procedure of the technology migration method according to the third embodiment will be described with reference to the flowchart in FIG. After input layout data and design rules are read and compaction is performed to satisfy the wiring width rule, the wiring interval rule, and the size for the lower cell and each wiring layer, the minimum area rule is applied to the lower cell 10. Steps S100 to S160 that perform compaction to determine whether the layout shape is affected and determine whether all lower cells are connected to the upper layer are the same as those in the first embodiment. Therefore, detailed description is omitted.
[0043]
The input layout data and the design rules shown in FIG. 9 are read (steps S100, S110). The compaction of the lower cell is performed by applying the wiring width rule and the wiring interval rule of the read design rule (step S120). Then, compaction is performed by applying the wiring width rule and the wiring interval rule to each wiring layer (step S130). Further, compaction is performed by applying the minimum area rule, and it is determined whether the application of the minimum area rule affects the layout shape (steps S140 and S150). If the layout shape is affected, it is determined whether all the lower cells are connected to the upper layout information (step S160).
[0044]
If all the lower cells are not connected to the upper layout information, the lower cells connected in the upper layer and the lower cells not connected are classified (step S300). In the case of the input layout data of FIG. 9, the second-layer metal wires 13 of the lower cells 10 a to 10 c are connected to the second-layer metal wires 20. Therefore, the lower cells 10a to 10c and the lower cell 10d are classified. That is, the lower cells 10a to 10d are the same lower cell 10, but are different lower cells depending on whether the second-layer metal wiring 13 is connected to the second-layer metal wiring of the upper hierarchy.
[0045]
For the lower cell classified as a cell connected to the second-layer metal wiring of the upper hierarchy (step S310, Yes), compaction is performed without applying the minimum area rule (step S170). Specifically, compaction is performed on the lower cells 10a to 10c of the input layout data without applying the minimum area rule. FIG. 16 shows the compaction results of the lower cells 10 corresponding to the lower cells 10a to 10c. Since the minimum area rule is not applied, the area of the second-layer metal wiring 13 does not change.
[0046]
On the other hand, for a lower cell classified as a cell that is not connected to the second-layer metal wiring of the upper layer (step S310, No), the compaction result to which the minimum area rule is applied is set as the compaction result of the layer. Specifically, the lower cell 10d of the input layout data is the lower cell 10 shown in FIG. 17 in which the compaction is performed by applying the minimum area rule. Since the minimum area rule is applied, the area of the second-layer metal wiring 13 (FIG. 10) before compaction is increased, and the second-layer metal wiring 13 is changed to the second-layer metal wiring 14.
[0047]
If the layout shape is not affected by applying the minimum area rule, the compaction result to which the minimum area rule is applied is set as the compaction result of the hierarchy.
[0048]
Such processing is repeatedly executed from the lower hierarchy of the input layout data to the uppermost hierarchy (steps S140 to S180, S300, S310).
[0049]
When the processing is completed up to the highest hierarchical level, output layout data that has undergone compaction while maintaining the hierarchical structure is output (step S190).
[0050]
FIG. 18 is a conceptual diagram of output layout data using the technology migration method according to the third embodiment. As shown in FIG. 18, the lower cells 10a to 10c connected to the second-layer metal wiring 20 are arranged adjacent to each other. Only the lower cell 10d that is not connected to the second-layer metal wiring includes the space 33 between the second-layer metal wiring 25 and the second-layer metal wiring 21, the second-layer metal wiring 22 on the lower cell 10d and the lower cell 10c. In order to satisfy the wiring spacing rule of the design rule, the spacing 34 between the second-layer metal wirings 20 is arranged with a spacing 35 between the lower cell 10c and the lower cell 10d.
[0051]
As described above, in the third embodiment, when there is a second-layer metal interconnect in the lower cell that is not connected to the second-layer metal interconnect in the upper hierarchy, the second-layer metal interconnect in the lower cell is The lower cells connected to the second-level metal wiring of the upper hierarchy and the lower cells not connected are classified. For the lower cells connected to the second-layer metal wiring, compaction is performed without applying the minimum area rule, and the minimum area rule is applied including the upper layer. On the other hand, for lower cells not connected to the second-layer metal wiring, compaction is performed by applying the minimum area rule in the lower cells. This makes it possible to reduce the layout area after executing the technology migration as compared with applying the minimum area rule for each hierarchy without generating a new pattern in the hierarchical structure of the input layout data.
[0052]
In the third embodiment, the minimum area rule has been described as an example. However, a pattern having the same shape as a via hole of a lower cell classified as a cell connected to a second-layer metal wiring of an upper layer is described as an upper layer. By generating them in a hierarchy, it is also possible to apply to a termination processing rule described later. As a result, the layout area after executing the technology migration can be reduced as compared to applying the termination processing rule for each layer without generating a new pattern in the layer structure of the input layout data.
[0053]
Embodiment 4 FIG.
Fourth Embodiment A fourth embodiment of the present invention will be described with reference to FIGS. In the second embodiment, even when the second layer metal wiring in the lower cell is not connected to the second layer metal wiring in the upper layer, the layout information is generated in the upper layer and the connection to the upper layer is generated. I was doing it. Therefore, new pattern information must be added to the upper layout information of the input layout data, and the data amount increases.
[0054]
Further, in the third embodiment, instead of adding new pattern information to the layout information of the input layout data, the second layer metal wiring in the lower cell is connected to the second layer metal wiring of the upper layer. Compaction was performed with the cell and the unconnected lower cell as different lower cells. Therefore, although the data amount is suppressed, the processing time increases because the cells must be classified.
[0055]
In the fourth embodiment, when generating new pattern information for the upper layout information, the pattern information of the lower layout information is deleted.
[0056]
The input layout data according to the fourth embodiment is the same as the input layout data according to the second embodiment shown in FIGS. 9 to 11, and a description thereof will be omitted.
[0057]
The procedure of the technology migration method according to the fourth embodiment will be described with reference to the flowchart in FIG. After input layout data and design rules are read and compaction is performed to satisfy the wiring width rule, the wiring interval rule, and the size for the lower cell and each wiring layer, the minimum area rule is applied to the lower cell 10. Steps S100 to S150 for performing compaction and determining whether the layout shape is affected are the same operations as those in the first embodiment, and thus detailed description is omitted.
[0058]
The input layout data and the design rules shown in FIG. 9 are read (steps S100, S110). The compaction of the lower cell is performed by applying the wiring width rule and the wiring interval rule of the read design rule (step S120). Then, compaction is performed by applying the wiring width rule and the wiring interval rule to each wiring layer (step S130). Further, compaction is performed by applying the minimum area rule, and it is determined whether the application of the minimum area rule affects the layout shape (steps S140 and S150).
[0059]
When the layout shape is affected by applying the minimum area rule, the pattern is moved to the upper layout information (step S400). Specifically, a second-layer metal wiring 23 having the same pattern as the second-layer metal wiring 13 of the lower cell 10 included in the lower layout information (see FIG. 10) is generated in the upper layout information (see FIG. 13). After that, the second layer metal wiring 13 is deleted from the lower layout information. As a result, as shown in FIG. 20, the lower cell 10 included in the lower layout information has the first-layer metal wiring 11 and the via hole 12.
[0060]
After moving the pattern to the upper layout information, compaction is performed again with the minimum area rule applied to the new lower layout information (step S410). Then, the compaction result is set as the compaction result of the hierarchy.
[0061]
On the other hand, if the layout shape is not affected even when the minimum area rule is applied, the compaction result to which the minimum area rule is applied is set as the compaction result of the hierarchy.
[0062]
Such processing is repeatedly executed from the lower hierarchy of the input layout data to the uppermost hierarchy (steps S140, S150, S400, S410, S180).
[0063]
When the processing is completed up to the highest hierarchical level, output layout data that has undergone compaction while maintaining the hierarchical structure is output (step S190).
[0064]
FIG. 21 is a conceptual diagram of output layout data using the technology migration method according to the fourth embodiment. As shown in FIG. 21, the lower cells 10a to 10d are arranged adjacent to each other. Then, only by applying the minimum area rule to the second-layer metal wiring 23 moved to the higher-level layout information, the area is increased, and the second-layer metal wiring 26 is formed.
[0065]
As described above, in the fourth embodiment, even when the second-layer metal wiring in the lower cell is not connected to the second-layer metal wiring in the upper layer, the layout information is obtained and the It moves to metal wiring and performs compaction applying the minimum area rule. This makes it possible to reduce the layout area after executing the technology migration as compared with applying the minimum area rule for each hierarchy while suppressing the data amount and the processing time.
[0066]
In the fourth embodiment, the minimum area rule has been described as an example. However, when a pattern having the same shape as the lower layout information is moved to the upper layout information, the layout information of the via hole is also moved. It can also be applied to termination processing rules. This makes it possible to reduce the layout area after executing the technology migration as compared to applying the termination processing rule for each hierarchy while suppressing the data amount and the processing time.
[0067]
Embodiment 5 FIG.
Embodiment 5 of the present invention will be described with reference to FIGS. In the first to fourth embodiments, the minimum area rule among the design rules has been described. In the fifth embodiment, a metal termination rule around a via hole will be described.
[0068]
First, the termination rule defined in the design rule of the fifth embodiment will be described by taking as an example a via hole for connecting the first-layer metal wiring and the second-layer metal wiring and a second-layer metal wiring. As shown in FIG. 22, when the via holes 12 are arranged on the second-layer metal wiring 27, the intervals 40 and 41 are defined as a termination processing rule. The intervals 40 and 41 are determined by the manufacturing conditions, but the interval 41 which is the terminal portion of the second-layer metal wiring 27 is generally longer than the interval 40. In the design rule, a termination processing rule for each wiring layer is defined.
[0069]
The input layout data according to the fifth embodiment is similar to the input layout data according to the first embodiment shown in FIGS.
[0070]
The procedure of the technology migration method according to the fifth embodiment will be described with reference to the flowchart in FIG. Steps S100 to S130 of reading input layout data and design rules and performing compaction on lower cells and each wiring layer to satisfy the wiring width rule, the wiring interval rule, and the size are the same as those in the first embodiment. Therefore, detailed description is omitted.
[0071]
The input layout data and design rules shown in FIG. 2 are read (steps S100, S110). The compaction of the lower cell is performed by applying the wiring width rule and the wiring interval rule of the read design rule (step S120). Then, compaction is performed by applying the wiring width rule and the wiring interval rule to each wiring layer (step S130).
[0072]
When the compaction of each layer is completed by applying the wiring width rule and the wiring interval rule, compaction to which the termination processing rule is applied is executed (step S500). Specifically, for example, compaction is performed by applying a termination processing rule to the second layer metal wiring 13 and the via hole 12 of the lower cell 10. The second-layer metal wiring 13 of the lower cell 10 is connected to the second-layer metal wiring 20 of the upper hierarchy via the via hole 12, but the determination cannot be made only by the lower layout information having the layout information of the lower cell 10. Therefore, compaction is performed by applying the termination processing rule interval 41 in the Y direction as shown in FIG. 24, where the termination processing rule interval 41 should be applied in the X direction. 13 may be changed to the second layer metal wiring 27.
[0073]
Next, it is determined whether or not the application of the wiring processing rule affects the layout shape (step S510). That is, when the layout information of the layer on which compaction is performed by applying the termination processing rule and the layout information of the layer immediately above it are merged to satisfy the wiring interval rule for the merged layout data, It is determined whether or not the shape changes. For example, FIG. 25 shows layout data obtained by merging the lower cell 10 subjected to compaction by applying the termination processing rule of FIG. 24 and the compaction result of the immediately higher hierarchy. The spacing 36 between the second-layer metal wiring 27 and the second-layer metal wiring 21 and the spacing 37 between the second-layer metal wiring 22 and the second-layer metal wiring 20 satisfy the wiring spacing rule of the design rule. The cell 10 is arranged at an interval 38 with the adjacent lower cell 10. That is, by performing compaction by applying the termination processing rule, the lower cells 10 adjacent to each other in the input layout data shown in FIG. 2 are arranged with an interval 38, and the layout shape is changed.
[0074]
If the layout shape is affected by the application of the termination processing rule, it is determined whether or not all the layers whose shapes have been changed by applying the termination processing rule are connected to the upper layer (step S160). In the case of FIG. 25, the second-layer metal wiring 27 of the lower cell 10 whose area has been increased by applying the termination processing rule overlaps the second-layer metal wiring 20 of the upper hierarchy. That is, the second-layer metal wiring 27 of the lower cell 10 whose shape has changed by applying the termination processing rule is connected to the second-layer metal wiring 20.
[0075]
If all the layers whose shapes have been changed by applying the termination processing rule are connected to the upper layer, compaction is performed so as to satisfy the termination processing rule in consideration of the shape of the upper layer (step S530). That is, by obtaining from the upper layout information the shape of the second layer metal wiring in which the second layer metal wiring 13 of the lower cell 10 that cannot be obtained from the lower layout information is connected by the via hole 12, the intervals 40 and 41 of the termination processing rules are obtained. Is determined in either the X direction or the Y direction, and compaction is performed. In the case of FIG. 25, the second layer metal wiring 20 connected by the via hole 12 extends in the X direction. Accordingly, as shown in FIG. 26, the second-layer metal wiring 13 of the lower cell 10 has the termination processing rule interval 41 in the X direction and the termination processing rule interval 40 in the Y direction. That is, as a result of the compaction, the second-layer metal wiring 13 becomes the second-layer metal wiring 28.
[0076]
On the other hand, if the application of the termination processing rule does not affect the layout shape, or if the layout shape is affected but not connected to the upper hierarchy, the compaction result to which the termination processing rule is applied is applied to the hierarchy. Is the compaction result.
[0077]
Such processing is repeatedly executed from the lower hierarchy of the input layout data to the uppermost hierarchy (steps S500, S160, S530, S180).
[0078]
When the processing is completed up to the highest hierarchical level, output layout data that has undergone compaction while maintaining the hierarchical structure is output (step S190).
[0079]
FIG. 27 is a conceptual diagram of output layout data using the technology migration method according to the fifth embodiment. As shown in FIG. 27, the termination processing rule is applied in consideration of the shape of the second-layer metal wiring 20, and therefore, compared with the layout result in which the termination processing rule is applied only for one layer shown in FIG. 38, the layout area is reduced.
[0080]
As described above, in the fifth embodiment, the information of the shape of the wiring connected by the via hole is obtained from the upper layout information, and the compaction is performed by applying the termination processing rule in an appropriate direction. The layout area after the execution of the technology migration can be made smaller than when the termination processing rule is applied every time.
[0081]
【The invention's effect】
As described above, according to the technology migration method according to the present invention, the hierarchical level is obtained by applying the wiring width rule and the wiring interval rule of the design rule in order from the lower layout information of the hierarchically structured layout data. Compare the layout result obtained by merging the results of compacting the layout information for each layer with the layout result obtained by merging the results of compacting the layout information for each layer by applying the wiring width rule, wiring interval rule, and minimum area rule of the design rules When the layout shape changes, the compaction condition of the lower-level layout information is determined based on the pattern of the lower-level layout information and the connection state with the pattern of the lower-level layout information. Conditions defined in design rules for each hierarchy Than when the compaction by applying all it is possible to reduce the layout area after technology migration execution.
[Brief description of the drawings]
FIG. 1 is a flowchart for explaining a procedure of a technology migration method according to a first embodiment of the present invention;
FIG. 2 is a conceptual diagram of input layout data according to the first embodiment of the present invention.
FIG. 3 is a diagram showing lower cells of input layout data.
FIG. 4 is a diagram showing a second metal wiring layer of input layout data.
FIG. 5 is a diagram showing a lower cell in which compaction is performed by applying a minimum area rule.
FIG. 6 is a diagram showing a result of merging a lower cell subjected to compaction by applying a minimum area rule and a second metal wiring layer.
FIG. 7 is a diagram illustrating a lower cell in which compaction is performed with the minimum area rule not applied.
FIG. 8 is a conceptual diagram of output layout data according to the first embodiment of the present invention.
FIG. 9 is a conceptual diagram of input layout data according to the second embodiment of the present invention.
FIG. 10 is a diagram showing lower cells of input layout data.
FIG. 11 is a diagram showing a second metal wiring layer of input layout data.
FIG. 12 is a flowchart illustrating a procedure of a technology migration method according to the second embodiment of the present invention;
FIG. 13 is a diagram in which the same pattern as the second layer metal wiring of the lower cell is generated in the second layer metal wiring layer.
FIG. 14 is a conceptual diagram of output layout data according to the second embodiment of the present invention.
FIG. 15 is a flowchart illustrating a procedure of a technology migration method according to a third embodiment of the present invention;
FIG. 16 is a diagram showing a compaction result of a lower cell classified as a cell connected to a second-layer metal wiring of an upper hierarchy.
FIG. 17 is a diagram illustrating a compaction result of a lower cell classified as a cell that is not connected to the second-layer metal wiring of the upper layer.
FIG. 18 is a conceptual diagram of output layout data according to the third embodiment of the present invention.
FIG. 19 is a flowchart illustrating a procedure of a technology migration method according to a fourth embodiment of the present invention;
FIG. 20 is a diagram showing a lower cell in which a pattern has been moved to upper layout information;
FIG. 21 is a conceptual diagram of output layout data according to the fourth embodiment of the present invention.
FIG. 22 is a diagram for explaining a termination processing rule.
FIG. 23 is a flowchart illustrating a procedure of a technology migration method according to the fifth embodiment of the present invention;
FIG. 24 is a diagram showing a lower cell in which compaction is performed by applying a termination processing rule.
FIG. 25 is a diagram showing a result of merging a lower cell subjected to compaction by applying a termination processing rule and a second metal wiring layer.
FIG. 26 is a diagram illustrating a lower cell in which compaction is performed by applying a termination processing rule in consideration of upper layout information.
FIG. 27 is a conceptual diagram of output layout data according to the fifth embodiment of the present invention.
[Explanation of symbols]
10, 10a, 10b, 10c, 10d Lower cell, 11 first layer metal wiring, 12 via hole, 13, 20, 21, 22, 23, 24, 25, 26, 27, 28 second layer metal wiring, 31, 32 , 33, 34, 35, 36, 37, 38, 40, 41 intervals.

Claims

Based on a design rule in which a wiring width rule, a wiring interval rule, and a minimum area rule of each wiring layer are defined, layout data of a semiconductor integrated circuit having cell layout information and layout information of each wiring layer in a hierarchical manner. In the technology migration method to port to layout data of different manufacturing technology,
A first step of compacting layout information for each layer in order from the lowest layout information to the highest layout information of the layout data by applying a wiring width rule and a wiring interval rule defined in the design rule; Applying a wiring width rule, a wiring interval rule, and a minimum area rule defined in the design rule to compact the layout information for each hierarchy in order from the lowest layout information to the highest layout information of the layout data. Two steps,
If the layout shape obtained by merging the compaction results of the first step with each layer and the layout result obtained by merging the compaction results of the second step with each layer are compared, and the layout shape is changed, A third step of determining whether or not the layout information pattern is connected to the next higher layout information pattern;
A fourth step of determining a condition for compacting the lower-level layout information based on the determination result of the third step, and compacting the lower-level layout information based on the condition;
A technology migration method, comprising:

The fourth step is
When the third step determines that all the patterns of the lower-level layout information are connected to the patterns of the one-level higher-level layout information,
2. The technology migration method according to claim 1, wherein compaction is performed by applying only a wiring width rule and a wiring interval rule defined in the design rule.

The fourth step is
When the third step determines that there is a pattern in which the lower-level layout information is connected to a pattern in the one-level higher-level layout information and a pattern in which the lower-level layout information is not connected,
After generating a pattern having the same shape as the pattern of the lower-level layout information in the upper-level layout information, compaction is performed by applying only a wiring width rule and a wiring interval rule defined in the design rule. The technology migration method according to claim 1.

The fourth step is
The method according to claim 3, wherein when a pattern having the same shape as the pattern of the lower layout information is generated in the upper layout information, a pattern having the same shape as the generated pattern is deleted from the lower layout information. The described technology migration method.

The fourth step is
When the third step determines that there is a pattern in which the lower-level layout information is connected to a pattern in the one-level higher-level layout information and a pattern in which the lower-level layout information is not connected,
For those connected to the pattern of the next higher-level layout information, compaction is performed by applying only the wiring width rule and the wiring interval rule defined in the design rule, and 2. The technology migration method according to claim 1, wherein compaction is performed by applying a wiring width rule, a wiring interval rule, and a minimum area rule defined in the design rule for those not connected.

The layout data of the cell and the layout data of the semiconductor integrated circuit having the hierarchical layout information of each wiring layer are different based on the design rule in which the wiring width rule, the wiring interval rule, and the termination processing rule of each wiring layer are defined. In the technology migration method of porting to manufacturing technology layout data,
A first step of compacting layout information for each layer in order from the lowest layout information to the highest layout information of the layout data by applying the wiring width rule and the wiring interval rule of the design rule;
A second step of compacting layout information for each layer in order from the lowest layout information to the highest layout information of the layout data by applying the wiring width rule, the wiring interval rule, and the termination processing rule of the design rule;
If the layout shape obtained by merging the compaction results of the first step with each layer and the layout result obtained by merging the compaction results of the second step with each layer are compared, and the layout shape is changed, A third step of determining whether or not the layout information pattern is connected to the next higher layout information pattern;
A fourth step of determining a condition for compacting the lower-level layout information based on the determination result of the third step, and compacting based on the condition;
A technology migration method, comprising:

The fourth step is
When the third step determines that all the patterns of the lower-level layout information are connected to the patterns of the one-level higher-level layout information,
7. The technology migration method according to claim 6, wherein the compaction is performed by applying only a wiring width rule and a wiring interval rule defined in the design rule.

The fourth step is
When the third step determines that there is a pattern in which the lower-level layout information is connected to a pattern in the one-level higher-level layout information and a pattern in which the lower-level layout information is not connected,
After generating a pattern having the same shape as the pattern of the lower-level layout information and a pattern having the same shape as a pattern for connecting the pattern of the lower-level layout information and the pattern of the higher-level layout information to the upper-level layout information 7. The technology migration method according to claim 6, wherein compaction is performed by applying only a wiring width rule and a wiring interval rule defined in the design rule.

The fourth step is
When a pattern having the same shape as the pattern of the lower-level layout information and a pattern having the same shape as a pattern for connecting the pattern of the lower-level layout information and the pattern of the higher-level layout information are generated in the upper-level layout information. 9. The technology migration method according to claim 8, wherein a pattern having the same shape as the generated pattern is deleted from the lower-level layout information.

The fourth step is
When the third step determines that there is a pattern in which the lower-level layout information is connected to a pattern in the one-level higher-level layout information and a pattern in which the lower-level layout information is not connected,
For those connected to the pattern of the next higher-level layout information, compaction is performed by applying only the wiring width rule and the wiring interval rule defined in the design rule, and 7. The technology migration method according to claim 6, wherein compaction is performed by applying a wiring width rule, a wiring interval rule, and a termination processing rule defined in the design rule for those not connected.