JP2004104648A

JP2004104648A - Voltage controlled oscillator

Info

Publication number: JP2004104648A
Application number: JP2002266555A
Authority: JP
Inventors: Masafumi Yamanoue; 山之上　雅文; Shigeya Taguchi; 田口　滋也
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2002-09-12
Filing date: 2002-09-12
Publication date: 2004-04-02

Abstract

<P>PROBLEM TO BE SOLVED: To provide a voltage controlled oscillator provided with both an oscillation range of a wideband and a high phase noise characteristic. <P>SOLUTION: An output terminal of a first buffer circuit (101, 102, 105 and 106) is connected to respective gate terminals of a first PMOS transistor P1 and a first NMOS transistor N1, and an input terminal of the first buffer circuit (101, 102, 105 and 106) is connected to one end of an inductance element L1. An output terminal of a second buffer circuit (103, 104, 107 and 108) is connected to respective gate terminals of a second PMOS transistor P2 and a second NMOS transistor N2, and an input terminal of the second buffer circuit (103, 104, 107 and 108) is connected to the end of the inductance element L1. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
この発明は、電圧制御発振器に関し、特にチューナ用ＩＣ（集積回路）のミキサーに用いられるローカル信号等を発生するのに好適な電圧制御発振器に関する。
【０００２】
【従来の技術】
従来、電圧制御発振器としては、図４に示す電圧制御発振器（ＶＣＯ；ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄ　Ｏｓｃｉｌｌａｔｏｒ）がある。この図４に示す構成の電圧制御発振器において、高い位相雑音特性が実現されることが報告されている（例えば、非特許文献１）。
【０００３】
図４の電圧制御発振器は、発振周波数を決定するタンク回路１に対して、負性抵抗として発振に必要な電流を供給するクロスカップルトランジスタとして、第１ＮＭＯＳトランジスタＮ１および第１ＰＭＯＳトランジスタＰ１が相補的に接続され、第２ＮＭＯＳトランジスタＮ２および第２ＰＭＯＳトランジスタＰ２が相補的に接続されている。なお、タンク回路１は、アノードが互いに接続された一対のバラクタ（可変容量ダイオード）Ｃ１，Ｃ２と、その一対のバラクタＣ１，Ｃ２に並列に接続されたインダクタンス素子Ｌ１で構成されている。
【０００４】
ここで、第１，第２ＮＭＯＳトランジスタＮ１，Ｎ２および第１，第２ＰＭＯＳトランジスタＰ１，Ｐ２のチャネル長は極力長くした上で、所望の発振周波数レンジや発振レベルを満たすように構成することが、位相雑音特性をより向上させるために有効である。
【０００５】
一方で、ダブルコンバージョン方式によるＣＡＴＶ（Ｃａｂｌｅ　Ｔｅｌｅｖｉｓｉｏｎ）用などのチューナＩＣにおいては、広帯域で発振可能な電圧制御発振器が必要となり、単一の電圧制御発振器によって所望の周波数レンジがカバーできない場合には、複数の電圧制御発振器により、これらを切り替えて用いることにより、全体の周波数レンジでの発振を実現するといった方法が用いられる。
【０００６】
この場合においても、その個数が増えることによって、ＩＣのチップサイズが飛躍的に増大するために、より少ない電圧制御発振器で実現できることが望まれる。
【０００７】
【非特許文献１】
マーク・ティーブート（Ｍａｒｃ　Ｔｉｅｂｏｕｔ）著，「ローパワー・ローフェイズノイズ・ディファレンシャル・ターンド・クワドレイチャー・ブィシーオー・デザイン・イン・スタンダード・シーモス（Ｌｏｗ−Ｐｏｗｅｒ　Ｌｏｗ−Ｐｈａｓｅ−Ｎｏｉｓｅ　Ｄｉｆｆｅｒｅｎｔｉａｌｌｙ　Ｔｕｎｅｄ　Ｑｕａｄｒａｔｕｒｅ　ＶＣＯ　Ｄｅｓｉｇｎ　ｉｎ　Ｓｔａｎｄａｒｄ　ＣＭＯＳ）」，「アイトリプルイー・ジャーナル・オブ・ソリッドステート・サーキット（ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＬＩＤ−ＳＴＡＴＥ　ＣＩＲＣＵＩＴ）」，米国，アイトリプルイー（ＩＥＥＥ），２００１年７月，第３６巻（ＶＯＬ．３６），第７号（ＮＯ．７），ｐ．１０１８−１０２４
【０００８】
【発明が解決しようとする課題】
ところで、上記電圧制御発振器において、第１，第２ＮＭＯＳトランジスタＮ１，Ｎ２および第１，第２ＰＭＯＳトランジスタＰ１，Ｐ２のチャネル長を長くすることにより、位相雑音特性の改善が可能となる一方で、ゲート容量が増加するために、バラクタＣ１，Ｃ２による容量の可変範囲が抑制されることとなり、結果として周波数可変範囲が狭くなるという問題がある。
【０００９】
そこで、この発明の目的は、発振周波数の可変範囲が広くかつ位相雑音特性に優れた電圧制御発振器を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、この発明の電圧制御発振器は、電圧制御端子側が対向するように直列に接続された２つのバラクタからなるバラクタ対と、そのバラクタ対の両端に並列に接続されたインダクタンス素子と、そのインダクタンス素子の一端にソース端子が接続され、ドレイン端子が電源に接続された第１ＰＭＯＳトランジスタと、インダクタンス素子の他端にソース端子が接続され、ドレイン端子が電源に接続された第２ＰＭＯＳトランジスタと、インダクタンス素子の一端にドレイン端子が接続され、ソース端子がグランドに接続された第１ＮＭＯＳトランジスタと、インダクタンス素子の他端にドレイン端子が接続され、ソース端子がグランドに接続された第２ＮＭＯＳトランジスタとを備える。そして、上記第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタの各ゲート端子に出力端子が接続され、入力端子が上記インダクタンス素子の他端に接続された第１バッファ回路と、第２ＰＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタの各ゲート端子に出力端子が接続され、入力端子がインダクタンス素子の一端に接続された第２バッファ回路とを備える。
【００１１】
上記構成の電圧制御発振器によれば、上記第１，第２ＰＭＯＳトランジスタおよび第１，第２ＮＭＯＳトランジスタのゲート容量の影響がバラクタによる容量変化に影響しないので、バラクタによる容量の可変範囲が抑制されることなく、第１，第２ＰＭＯＳトランジスタおよび第１，第２ＮＭＯＳトランジスタのゲート長さを変更することが可能になる。さらに、第１，第２ＰＭＯＳトランジスタおよび第１，第２ＮＭＯＳトランジスタのゲート容量に比して、発振ノード（インダクタンス素子とバラクタ対からなる回路の両端）に接続される第１，第２バッファ回路のトランジスタのゲートサイズを十分小さくすることができることから、発振周波数の可変幅に影響するゲート容量を小さくすることも同時に実現できる。
【００１２】
なお、上記第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタの各ゲート端子に接続する第１バッファ回路を別々のバッファで構成してもよいし、上記第２ＰＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタの各ゲート端子に接続する第２バッファ回路を別々のバッファで構成してもよい。また、第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタの各ゲート端子に接続する第１バッファ回路を共通のバッファで構成し、第２ＰＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタの各ゲート端子に接続する第２バッファ回路を共通のバッファで構成してもよい。
【００１３】
上記第１バッファ回路を共通のバッファで構成し、第２バッファ回路を共通のバッファで構成した場合、回路素子を少なくして、同様の効果を実現することができると共に、さらに発振ノード（インダクタンス素子とバラクタ対からなる回路の両端）に接続される第１，第２バッファ回路のトランジスタのゲート容量を小さくすることが可能となる。
【００１４】
また、一実施形態の電圧制御発振器は、上記第１，第２バッファ回路に、直列に接続された２段のインバータを用いる。
【００１５】
上記実施形態の電圧制御発振器によれば、上記第１，第２バッファ回路に直列に接続された２段のインバータを用いることによって、初段のインバータは、第１，第２ＮＭＯＳトランジスタおよび第１，第２ＰＭＯＳトランジスタを駆動する後段のインバータを駆動可能なトランジスタサイズで十分であり、発振ノード（インダクタンス素子とバラクタ対からなる回路の両端）につながる部分のゲート容量は、第１，第２ＮＭＯＳトランジスタおよび第１，第２ＰＭＯＳトランジスタよりも格段に小さくすることが可能となる。したがって、上記バラクタ対の容量変化分が発振周波数に対して寄与する比率は高くなり、発振周波数の可変範囲をより広帯域にすることができる。
【００１６】
また、一実施形態の電圧制御発振器は、上記第１，第２バッファ回路の出力を制御する出力制御端子を上記第１，第２バッファ回路が夫々有している。
【００１７】
上記実施形態の電圧制御発振器によれば、上記第１，第２バッファ回路の出力制御端子に制御信号を入力して第１，第２バッファ回路の出力を制御することによって、発振ノード（インダクタンス素子とバラクタ対からなる回路の両端）に影響を及ぼすことなしに、第１，第２ＰＭＯＳトランジスタおよび第１，第２ＮＭＯＳトランジスタを制御することが可能となる。
【００１８】
また、一実施形態の電圧制御発振器は、上記第１バッファ回路は、上記第１ＰＭＯＳトランジスタのゲート端子に出力端子が接続された第１ＰＭＯＳトランジスタ用インバータと、上記第１ＰＭＯＳトランジスタ用インバータの入力端子に出力端子が接続され、一方の入力端子が上記インダクタンス素子の他端に接続され、他方の入力端子を出力制御端子とする第１ＰＭＯＳトランジスタ用否定的論理和回路と、上記第１ＮＭＯＳトランジスタのゲート端子に出力端子が接続された第１ＮＭＯＳトランジスタ用インバータと、上記第１ＮＭＯＳトランジスタ用インバータの入力端子に出力端子が接続され、一方の入力端子に上記インダクタンス素子の他端に接続され、他方の入力端子を出力制御端子とする第１ＮＭＯＳトランジスタ用否定的論理積回路とを有する。さらに、上記第２バッファ回路は、上記第２ＰＭＯＳトランジスタのゲート端子に出力端子が接続された第２ＰＭＯＳトランジスタ用インバータと、上記第２ＰＭＯＳトランジスタ用インバータの入力端子に出力が接続され、一方の入力端子が上記インダクタンス素子の一端に接続され、他方の入力端子を出力制御端子とする第２ＰＭＯＳトランジスタ用否定的論理和回路と、上記第２ＮＭＯＳトランジスタのゲート端子に出力端子が接続された第２ＮＭＯＳトランジスタ用インバータと、上記第２ＮＭＯＳトランジスタ用インバータの入力端子に出力端子が接続され、一方の入力端子が上記インダクタンス素子の一端に接続され、他方の入力端子を出力制御端子とする第２ＮＭＯＳトランジスタ用否定的論理積回路とを有する。
【００１９】
上記実施形態の電圧制御発振器によれば、簡単な回路構成で、発振ノード（インダクタンス素子とバラクタ対からなる回路の両端）に影響を及ぼすことなしに、第１，第２ＰＭＯＳトランジスタおよび第１，第２ＮＭＯＳトランジスタを制御することが可能となる。
【００２０】
【発明の実施の形態】
以下、この発明の電圧制御発振器を図示の実施の形態により詳細に説明する。なお、各図において共通するものに関しては、共通の符号を用いて説明し、そのサイズなどに関しては、構成に付加されたものの影響によって、同等の動作を実現するために変更が必要な場合もあるが、ここではその効果に対して本質的でないものについては詳述しない。
【００２１】
［第１実施形態］
図１はこの発明の第１実施形態の電圧制御発振器の回路図である。この第１実施形態の電圧制御発振器は、チューナ用ＩＣ（集積回路）のミキサーに用いられるローカル信号を発生する。
【００２２】
この電圧制御発振器は、図１に示すように、電圧制御端子側が対向するように直列に接続された２つのバラクタ（可変容量ダイオード）Ｃ１，Ｃ２からなるバラクタ対と、上記バラクタ対の両端に並列に接続されたインダクタンス素子Ｌ１と、上記インダクタンス素子Ｌ１の一端にソース端子が接続され、ドレイン端子が電源ＶＤＤに接続された第１ＰＭＯＳトランジスタＰ１と、上記インダクタンス素子Ｌ１の他端にソース端子が接続され、ドレイン端子が電源ＶＤＤに接続された第２ＰＭＯＳトランジスタＰ２と、上記インダクタンス素子Ｌ１の一端にドレイン端子が接続され、ソース端子がグランドに接続された第１ＮＭＯＳトランジスタＮ１と、上記インダクタンス素子Ｌ１の他端にドレイン端子が接続され、ソース端子がグランドに接続された第２ＮＭＯＳトランジスタＮ２とを備えている。上記バラクタ対（Ｃ１，Ｃ２）の電圧制御端子に電圧制御信号Ｖｃｔｒｌを接続しており、インダクタンス素子Ｌ１とバラクタ対（Ｃ１，Ｃ２）でタンク回路１を構成している。
【００２３】
また、上記電圧制御発振回路は、第１ＮＭＯＳトランジスタＮ１のゲート端子に出力端子が接続され、インダクタンス素子Ｌ１の他端に入力端子が接続された２段のインバータ１０１，１０２と、第２ＮＭＯＳトランジスタＮ２のゲート端子に出力端子が接続され、インダクタンス素子Ｌ１の一端に入力端子が接続された２段のインバータ１０３，１０４とを備えている。さらに、上記電圧制御発振回路は、第１ＰＭＯＳトランジスタＰ１のゲート端子に出力端子が接続され、インダクタンス素子Ｌ１の他端に入力端子が接続された２段のインバータ１０５，１０６と、第２ＰＭＯＳトランジスタＰ２のゲート端子に出力端子が接続され、インダクタンス素子Ｌ１の一端に入力端子が接続された２段のインバータ１０７，１０８とを備えている。上記インバータ１０１，１０２およびインバータ１０５，１０６で第１バッファ回路を構成すると共に、インバータ１０３，１０４およびインバータ１０７，１０８で第２バッファ回路を構成している。
【００２４】
すなわち、この第１実施形態の電圧制御発振器は、図４に示す従来の電圧制御発振器の構成に対して、クロスカップルトランジスタである第１，第２ＮＭＯＳトランジスタＮ１，Ｎ２および第１，第２ＰＭＯＳトランジスタＰ１，Ｐ２の各ゲート端子に対して、各々２段のインバータ（１０１〜１０８）をバッファとして挿入したものである。
【００２５】
これによって、所望の位相雑音特性を実現するために、第１，第２ＮＭＯＳトランジスタＮ１，Ｎ２および第１，第２ＰＭＯＳトランジスタＰ１，Ｐ２のチャネル長を長くした場合でも、そのゲート容量の変化が図１のタンク回路１に対して影響しないようにすることが可能になる。
【００２６】
さらに、第１，第２ＮＭＯＳトランジスタＮ１，Ｎ２および第１，第２ＰＭＯＳトランジスタＰ１，Ｐ２は、安定した発振を実現するための条件を満足するためのゲインを得るために十分なサイズのトランジスタとする。
【００２７】
また、図４に示す従来の電圧制御発振器などでは、第１，第２ＮＭＯＳトランジスタＮ１，Ｎ２および第１，第２ＰＭＯＳトランジスタＰ１，Ｐ２のゲート容量などのタンク回路（Ｌ１，Ｃ１，Ｃ２）と並列に付加されることとなる寄生容量成分は、電圧制御発振器の発振周波数の可変範囲を決定するタンク回路のバラクタＣ１，Ｃ２の容量変化を小さくすることになり、結果として電圧制御発振器の周波数可変幅が狭くなる。
【００２８】
これに対して、上記実施形態の図１に示す電圧制御発振器では、前段のインバータ１０１，１０３，１０５，１０７は、第１，第２ＮＭＯＳトランジスタＮ１，Ｎ２および第１，第２ＰＭＯＳトランジスタＰ１，Ｐ２を駆動する後段のインバータ１０２，１０４，１０６，１０８を駆動可能なトランジスタサイズで十分であり、タンク回路１につながる部分のゲート容量は、第１，第２ＮＭＯＳトランジスタＮ１，Ｎ２および第１，第２ＰＭＯＳトランジスタＰ１，Ｐ２よりも格段に小さくすることが可能である。これによって、タンク回路１のバラクタＣ１，Ｃ２の容量変化分が発振周波数に対して寄与する比率は高くなり、より広帯域での発振を実現することが可能となる。
【００２９】
図２は上記第１実施形態の電圧制御発振器の別の回路構成を示す図である。
【００３０】
ここで、図１の電圧制御発振器では、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１、および、ＮＭＯＳトランジスタＮ２とＰＭＯＳトランジスタＰ２自体がインバータとして動作する構成となっている。したがって、図２に示すように、図１のインバータ１０１と１０５、インバータ１０２と１０６を共通にして、図２のインバータ２０１，２０２として構成し、インバータ１０３と１０７、インバータ１０４と１０８を共通にして、図２のインバータ２０３，２０４として構成することによっても、同様の動作となる。これによって、さらにタンク回路１に接続されたトランジスタが少なくなるように構成することも可能である。
【００３１】
なお、上記第１実施形態では、第１，第２バッファ回路の一例として２段構成のインバータを用いたが、第１，第２バッファ回路は構成はこれに限らない。
【００３２】
［第２実施形態］
図３はこの発明の第２実施形態の電圧制御発振器の構成を示す回路図である。この第２実施形態の電圧制御発振器では、第１実施形態の電圧制御発振器と同一の構成部は、同一参照番号を付して説明を省略する。
【００３３】
この第２実施形態の電圧制御発振器は、上記第１実施形態の電圧制御発振器の構成に対して、図１のインバータ１０１，１０３を排他的論理積回路としてのＮＡＮＤゲート３０１，３０３に置き換えると共に、図１のインバータ１０５，１０７を排他的論理和回路としてのＮＯＲゲート３０５，３０７に置き換えている。上記ＮＡＮＤゲート３０１，３０３のもう一方の入力端子に制御信号を夫々接続している。また、その制御信号をインバータ３０９により反転させた信号をＮＯＲゲート３０５，３０７のもう一方の入力端子に夫々接続している。
【００３４】
上記第２実施形態の電圧制御発振器は、第１実施形態の電圧制御発振器と同様の効果を有する。また、図３に示すインバータ３０２，３０４，３０５，３０８、ＮＡＮＤゲート３０１，３０３、ＮＯＲゲート３０５，３０７、第１，第２ＮＭＯＳトランジスタＮ１，Ｎ２および第１，第２ＰＭＯＳトランジスタＰ１，Ｐ２からなるユニットを複数有する電圧制御発振器を構成し、その各ユニットを独立して制御可能な制御信号を接続しておくことにより、複数のユニットのうちの一部のユニットの第１，第２ＮＭＯＳトランジスタＮ１，Ｎ２および第１，第２ＰＭＯＳトランジスタＰ１，Ｐ２をオフ状態にすることで、電圧制御発振器の発振に寄与するトランジスタサイズが選択できるように制御することができる。
【００３５】
これにより、例えば発振周波数の変更に伴う発振レベルの変化などを調整して、安定したローカル信号が供給できるように制御することが可能となる。
【００３６】
また、ここで図３に示すインバータ３０２とＮＡＮＤゲート３０１を入れ替え、インバータ３０４とＮＡＮＤゲート３０４を入れ替え、インバータ３０４とＮＯＲゲート３０６を入れ替え、インバータ３０８とＮＯＲゲート３０７を入れ替えて構成することも可能である。
【００３７】
上記第１，第２実施形態では、チューナ用ＩＣ（集積回路）のミキサーに用いられるローカル信号を発生する電圧制御発振器について説明したが、発振周波数の可変範囲が広い信号源を必要とする様々な装置にこの発明の電圧制御発振器を適用してもよい。
【００３８】
【発明の効果】
以上より明らかなように、この発明の電圧制御発振器によれば、第１，第２ＰＭＯＳトランジスタおよび第１，第２ＮＭＯＳトランジスタのゲート容量の影響がバラクタ対による容量変化に影響しないで、第１，第２ＰＭＯＳトランジスタおよび第１，第２ＮＭＯＳトランジスタのゲート長さを変更することが可能になる。さらに、上記第１，第２ＰＭＯＳトランジスタおよび第１，第２ＮＭＯＳトランジスタのゲート容量に比して、発振ノードに接続される第１，第２バッファ回路のトランジスタのゲートサイズを十分小さくすることができることから、発振周波数の可変幅に影響するゲート容量を小さくすることも同時に実現できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１実施形態の電圧制御発振器の回路構成を示す図である。
【図２】図２は上記電圧制御発振器の別の回路構成を示す図である。
【図３】図３はこの発明の第２実施形態の電圧制御発振器の回路構成を示す図である。
【図４】図４は従来の電圧制御発振器の回路構成を示す図である。
【符号の説明】
１…タンク回路、
Ｃ１，Ｃ２…バラクタ
Ｌ１…インダクタンス素子、
Ｐ１…第１ＰＭＯＳトランジスタ、
Ｐ２…第２ＰＭＯＳトランジスタ、
Ｎ１…第１ＮＭＯＳトランジスタ、
Ｎ２…第２ＮＭＯＳトランジスタＮ２、
１０１〜１０８…インバータ、
２０１〜２０４…インバータ、
３０１，３０３…ＮＡＮＤゲート、
３０２，３０４，３０５，３０８…インバータ、
３０６，３０７…ＮＯＲゲート。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a voltage-controlled oscillator, and more particularly to a voltage-controlled oscillator suitable for generating a local signal used in a mixer of a tuner IC (integrated circuit).
[0002]
[Prior art]
Conventionally, as a voltage controlled oscillator, there is a voltage controlled oscillator (VCO: Voltage Controlled Oscillator) shown in FIG. It has been reported that the voltage controlled oscillator having the configuration shown in FIG. 4 achieves high phase noise characteristics (for example, Non-Patent Document 1).
[0003]
In the voltage controlled oscillator shown in FIG. 4, a first NMOS transistor N1 and a first PMOS transistor P1 complement each other as a cross-coupled transistor that supplies a current necessary for oscillation as a negative resistance to a tank circuit 1 that determines an oscillation frequency. The second NMOS transistor N2 and the second PMOS transistor P2 are connected in a complementary manner. The tank circuit 1 includes a pair of varactors (variable capacitance diodes) C1 and C2 whose anodes are connected to each other, and an inductance element L1 connected in parallel to the pair of varactors C1 and C2.
[0004]
Here, it is preferable that the channel lengths of the first and second NMOS transistors N1 and N2 and the first and second PMOS transistors P1 and P2 are made as long as possible and that the desired oscillation frequency range and oscillation level are satisfied. This is effective for further improving noise characteristics.
[0005]
On the other hand, in a tuner IC for a CATV (Cable Television) using a double conversion method, a voltage-controlled oscillator capable of oscillating in a wide band is required, and when a desired frequency range cannot be covered by a single voltage-controlled oscillator, A method is used in which a plurality of voltage controlled oscillators are used by switching between them to realize oscillation in the entire frequency range.
[0006]
In this case as well, the increase in the number of the ICs dramatically increases the chip size of the IC.
[0007]
[Non-patent document 1]
Mark Tiebout, "Low-Power Low-Phase-Noise Differentiated Tuned Quadrature Standard CMOS), "IEE JOURNAL OF SOLID-STATE CIRCUIT", USA, I Triple E (IEEE), July 2001, Vol. 36 (VOL. 36). ), No. 7 (NO. 7), p. 1018-1024
[0008]
[Problems to be solved by the invention]
By the way, in the above-mentioned voltage controlled oscillator, by increasing the channel length of the first and second NMOS transistors N1 and N2 and the first and second PMOS transistors P1 and P2, the phase noise characteristic can be improved, while the gate capacitance is improved. Increases, the variable range of the capacitance by the varactors C1 and C2 is suppressed, and as a result, there is a problem that the variable frequency range is narrowed.
[0009]
Therefore, an object of the present invention is to provide a voltage controlled oscillator having a wide variable range of the oscillation frequency and excellent phase noise characteristics.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, a voltage controlled oscillator according to the present invention includes a varactor pair including two varactors connected in series such that a voltage control terminal side faces each other, and an inductance element connected in parallel to both ends of the varactor pair. And a first PMOS transistor having a source terminal connected to one end of the inductance element and a drain terminal connected to the power supply, and a second PMOS transistor having a source terminal connected to the other end of the inductance element and a drain terminal connected to the power supply. A first NMOS transistor having a drain terminal connected to one end of the inductance element and a source terminal connected to the ground; a second NMOS transistor having a drain terminal connected to the other end of the inductance element and a source terminal connected to the ground. Is provided. An output terminal is connected to each gate terminal of the first PMOS transistor and the first NMOS transistor, and an input terminal is connected to the other end of the inductance element; and a gate of the second PMOS transistor and the second NMOS transistor. A second buffer circuit having an output terminal connected to the terminal and an input terminal connected to one end of the inductance element.
[0011]
According to the voltage-controlled oscillator having the above configuration, the influence of the gate capacitance of the first and second PMOS transistors and the first and second NMOS transistors does not affect the capacitance change caused by the varactor, so that the variable range of the capacitance caused by the varactor is suppressed. In addition, the gate lengths of the first and second PMOS transistors and the first and second NMOS transistors can be changed. Further, the transistors of the first and second buffer circuits connected to the oscillation node (both ends of the circuit including the inductance element and the varactor pair), compared to the gate capacitances of the first and second PMOS transistors and the first and second NMOS transistors. Can be sufficiently reduced, so that the gate capacitance that affects the variable width of the oscillation frequency can be reduced at the same time.
[0012]
The first buffer circuit connected to each gate terminal of the first PMOS transistor and the first NMOS transistor may be constituted by a separate buffer, or a second buffer circuit connected to each gate terminal of the second PMOS transistor and the second NMOS transistor. The buffer circuits may be constituted by separate buffers. Further, a first buffer circuit connected to each gate terminal of the first PMOS transistor and the first NMOS transistor is constituted by a common buffer, and a second buffer circuit connected to each gate terminal of the second PMOS transistor and the second NMOS transistor is connected to a common buffer. May be configured.
[0013]
When the first buffer circuit is constituted by a common buffer and the second buffer circuit is constituted by a common buffer, the same effect can be realized by reducing the number of circuit elements, and the oscillation node (inductance element) And the varactor pair), the gate capacitance of the transistors of the first and second buffer circuits connected to both ends can be reduced.
[0014]
In one embodiment, the first and second buffer circuits use two-stage inverters connected in series.
[0015]
According to the voltage controlled oscillator of the embodiment, by using the two-stage inverter connected in series to the first and second buffer circuits, the first-stage inverter can be configured by the first and second NMOS transistors and the first and second NMOS transistors. A transistor size capable of driving the inverter at the subsequent stage that drives the 2PMOS transistor is sufficient, and the gate capacitance of the portion connected to the oscillation node (both ends of the circuit including the inductance element and the varactor pair) is the first and second NMOS transistors and the first and second NMOS transistors. , Can be made much smaller than the second PMOS transistor. Therefore, the ratio of the change in capacitance of the varactor pair to the oscillation frequency increases, and the variable range of the oscillation frequency can be made wider.
[0016]
In one embodiment, the first and second buffer circuits each have an output control terminal for controlling the output of the first and second buffer circuits.
[0017]
According to the voltage controlled oscillator of the embodiment, the control signal is input to the output control terminal of the first and second buffer circuits to control the output of the first and second buffer circuits, so that the oscillation node (inductance element And the first and second PMOS transistors and the first and second NMOS transistors can be controlled without affecting both ends of the circuit composed of the first and second varactor pairs.
[0018]
In one embodiment, the first buffer circuit includes a first PMOS transistor inverter having an output terminal connected to a gate terminal of the first PMOS transistor, and an output terminal connected to an input terminal of the first PMOS transistor inverter. A negative OR circuit for a first PMOS transistor having one input terminal connected to the other end of the inductance element and the other input terminal serving as an output control terminal, and an output terminal connected to a gate terminal of the first NMOS transistor. A first NMOS transistor inverter having a terminal connected thereto, an output terminal connected to the input terminal of the first NMOS transistor inverter, one input terminal connected to the other end of the inductance element, and the other input terminal being output controlled Negative for first NMOS transistor as terminal And a Riseki circuit. Further, the second buffer circuit has a second PMOS transistor inverter having an output terminal connected to the gate terminal of the second PMOS transistor, an output connected to the input terminal of the second PMOS transistor inverter, and one input terminal connected to the input terminal. A second NOR circuit for a second PMOS transistor connected to one end of the inductance element and having the other input terminal as an output control terminal; a second NMOS transistor inverter having an output terminal connected to a gate terminal of the second NMOS transistor; An output terminal is connected to an input terminal of the second NMOS transistor inverter, one input terminal is connected to one end of the inductance element, and the other input terminal is an output control terminal, and a negative AND circuit for the second NMOS transistor is used. And
[0019]
According to the voltage controlled oscillator of the embodiment, the first and second PMOS transistors and the first and second PMOS transistors can be formed with a simple circuit configuration without affecting the oscillation node (both ends of the circuit including the inductance element and the varactor pair). It is possible to control two NMOS transistors.
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a voltage-controlled oscillator according to the present invention will be described in detail with reference to the illustrated embodiments. Note that components common to the drawings are described using common reference numerals, and their sizes and the like may need to be changed in order to realize equivalent operations due to the effects of components added to the configuration. However, details that are not essential to the effect will not be described in detail here.
[0021]
[First Embodiment]
FIG. 1 is a circuit diagram of a voltage controlled oscillator according to a first embodiment of the present invention. The voltage controlled oscillator according to the first embodiment generates a local signal used for a mixer of a tuner IC (integrated circuit).
[0022]
As shown in FIG. 1, this voltage controlled oscillator includes a varactor pair composed of two varactors (variable capacitance diodes) C1 and C2 connected in series such that a voltage control terminal side faces each other, and is connected in parallel to both ends of the varactor pair. , A source terminal connected to one end of the inductance element L1 and a drain terminal connected to the power supply VDD, and a source terminal connected to the other end of the inductance element L1. A second PMOS transistor P2 having a drain terminal connected to the power supply VDD, a first NMOS transistor N1 having a drain terminal connected to one end of the inductance element L1, and a source terminal connected to ground, and the other end of the inductance element L1. Is connected to the drain terminal, and the source terminal is connected to ground. And a second 2NMOS transistor N2 connected. The voltage control signal Vctrl is connected to the voltage control terminal of the varactor pair (C1, C2), and the tank circuit 1 is configured by the inductance element L1 and the varactor pair (C1, C2).
[0023]
Further, the voltage controlled oscillator circuit includes two-stage inverters 101 and 102 having an output terminal connected to the gate terminal of the first NMOS transistor N1 and an input terminal connected to the other end of the inductance element L1, and a second NMOS transistor N2. The output terminal is connected to the gate terminal, and two stages of inverters 103 and 104 each having an input terminal connected to one end of the inductance element L1. Further, the voltage-controlled oscillation circuit includes two-stage inverters 105 and 106 having an output terminal connected to the gate terminal of the first PMOS transistor P1 and an input terminal connected to the other end of the inductance element L1, and a second PMOS transistor P2. The output terminal is connected to the gate terminal, and two stages of inverters 107 and 108 are connected to the input terminal at one end of the inductance element L1. The inverters 101 and 102 and the inverters 105 and 106 constitute a first buffer circuit, and the inverters 103 and 104 and the inverters 107 and 108 constitute a second buffer circuit.
[0024]
That is, the voltage controlled oscillator according to the first embodiment is different from the configuration of the conventional voltage controlled oscillator shown in FIG. 4 in that first and second NMOS transistors N1 and N2 and first and second PMOS transistors P1 which are cross-coupled transistors. , P2, two-stage inverters (101 to 108) are inserted as buffers for each gate terminal.
[0025]
Thus, even if the channel lengths of the first and second NMOS transistors N1 and N2 and the first and second PMOS transistors P1 and P2 are increased in order to realize a desired phase noise characteristic, the change in the gate capacitance does not change as shown in FIG. Can be prevented from affecting the tank circuit 1.
[0026]
Further, the first and second NMOS transistors N1 and N2 and the first and second PMOS transistors P1 and P2 are transistors of a sufficient size to obtain a gain for satisfying a condition for realizing stable oscillation.
[0027]
Further, in the conventional voltage controlled oscillator shown in FIG. 4 and the like, tank circuits (L1, C1, C2) such as gate capacitances of the first and second NMOS transistors N1, N2 and the first and second PMOS transistors P1, P2 are arranged in parallel. The parasitic capacitance component to be added reduces the capacitance change of the varactors C1 and C2 of the tank circuit that determines the variable range of the oscillation frequency of the voltage controlled oscillator. As a result, the frequency variable width of the voltage controlled oscillator is reduced. Narrows.
[0028]
On the other hand, in the voltage controlled oscillator shown in FIG. 1 of the above embodiment, the inverters 101, 103, 105, and 107 at the preceding stage connect the first and second NMOS transistors N1 and N2 and the first and second PMOS transistors P1 and P2. A transistor size that can drive the inverters 102, 104, 106, and 108 at the subsequent stage is sufficient, and the gate capacitance of the portion connected to the tank circuit 1 is the first and second NMOS transistors N1 and N2 and the first and second PMOS transistors. It can be made much smaller than P1 and P2. As a result, the ratio of the change in the capacitance of the varactors C1 and C2 of the tank circuit 1 to the oscillation frequency increases, and it is possible to realize oscillation in a wider band.
[0029]
FIG. 2 is a diagram showing another circuit configuration of the voltage controlled oscillator of the first embodiment.
[0030]
Here, in the voltage controlled oscillator of FIG. 1, the NMOS transistor N1 and the PMOS transistor P1, and the NMOS transistor N2 and the PMOS transistor P2 themselves operate as inverters. Therefore, as shown in FIG. 2, the inverters 101 and 105 and the inverters 102 and 106 of FIG. 1 are commonly used to constitute the inverters 201 and 202 of FIG. 2, and the inverters 103 and 107 and the inverters 104 and 108 are commonly used. The same operation can be achieved by configuring as inverters 203 and 204 in FIG. Thereby, it is possible to configure so that the number of transistors connected to the tank circuit 1 is further reduced.
[0031]
In the first embodiment, a two-stage inverter is used as an example of the first and second buffer circuits. However, the configuration of the first and second buffer circuits is not limited to this.
[0032]
[Second embodiment]
FIG. 3 is a circuit diagram showing a configuration of a voltage controlled oscillator according to a second embodiment of the present invention. In the voltage controlled oscillator according to the second embodiment, the same components as those of the voltage controlled oscillator according to the first embodiment are denoted by the same reference numerals and description thereof is omitted.
[0033]
The voltage controlled oscillator according to the second embodiment is different from the voltage controlled oscillator according to the first embodiment in that the inverters 101 and 103 in FIG. 1 are replaced with NAND gates 301 and 303 as exclusive AND circuits. The inverters 105 and 107 in FIG. 1 are replaced with NOR gates 305 and 307 as exclusive OR circuits. Control signals are connected to the other input terminals of the NAND gates 301 and 303, respectively. A signal obtained by inverting the control signal by the inverter 309 is connected to the other input terminals of the NOR gates 305 and 307, respectively.
[0034]
The voltage controlled oscillator according to the second embodiment has the same effect as the voltage controlled oscillator according to the first embodiment. A unit including inverters 302, 304, 305, 308, NAND gates 301, 303, NOR gates 305, 307, first and second NMOS transistors N1, N2, and first and second PMOS transistors P1, P2 shown in FIG. By configuring a plurality of voltage-controlled oscillators and connecting control signals that can independently control each unit, the first and second NMOS transistors N1 and N2 of some of the plurality of units are By turning off the first and second PMOS transistors P1 and P2, control can be performed so that the transistor size contributing to the oscillation of the voltage controlled oscillator can be selected.
[0035]
This makes it possible to control, for example, the supply of a stable local signal by adjusting the change in the oscillation level due to the change in the oscillation frequency.
[0036]
Further, here, the inverter 302 and the NAND gate 301 shown in FIG. 3 can be exchanged, the inverter 304 and the NAND gate 304 can be exchanged, the inverter 304 and the NOR gate 306 can be exchanged, and the inverter 308 and the NOR gate 307 can be exchanged. is there.
[0037]
In the first and second embodiments, the voltage-controlled oscillator for generating a local signal used for the mixer of the tuner IC (integrated circuit) has been described. However, various types of signal sources requiring a wide variable range of the oscillation frequency are required. The voltage controlled oscillator of the present invention may be applied to the device.
[0038]
【The invention's effect】
As apparent from the above, according to the voltage controlled oscillator of the present invention, the influence of the gate capacitance of the first and second PMOS transistors and the first and second NMOS transistors does not affect the capacitance change due to the varactor pair. The gate lengths of the 2PMOS transistor and the first and second NMOS transistors can be changed. Furthermore, the gate sizes of the transistors of the first and second buffer circuits connected to the oscillation node can be made sufficiently smaller than the gate capacitances of the first and second PMOS transistors and the first and second NMOS transistors. In addition, it is possible to simultaneously reduce the gate capacitance that affects the variable width of the oscillation frequency.
[Brief description of the drawings]
FIG. 1 is a diagram showing a circuit configuration of a voltage controlled oscillator according to a first embodiment of the present invention.
FIG. 2 is a diagram showing another circuit configuration of the voltage controlled oscillator.
FIG. 3 is a diagram showing a circuit configuration of a voltage controlled oscillator according to a second embodiment of the present invention.
FIG. 4 is a diagram showing a circuit configuration of a conventional voltage controlled oscillator.
[Explanation of symbols]
1: tank circuit,
C1, C2 ... varactor L1 ... inductance element,
P1 ... first PMOS transistor,
P2: second PMOS transistor,
N1 ... first NMOS transistor,
N2: a second NMOS transistor N2,
101 to 108 ... inverter,
201-204 ... inverter,
301, 303... NAND gates,
302, 304, 305, 308 ... inverter,
306, 307... NOR gates.

Claims

A varactor pair including two varactors connected in series such that the voltage control terminal side faces each other;
An inductance element connected in parallel to both ends of the varactor pair,
A first PMOS transistor having a source terminal connected to one end of the inductance element and a drain terminal connected to a power supply;
A second PMOS transistor having a source terminal connected to the other end of the inductance element and a drain terminal connected to a power supply;
A first NMOS transistor having a drain terminal connected to one end of the inductance element and a source terminal connected to ground;
A second NMOS transistor having a drain terminal connected to the other end of the inductance element and a source terminal connected to ground;
A first buffer circuit having an output terminal connected to each gate terminal of the first PMOS transistor and the first NMOS transistor, and an input terminal connected to the other end of the inductance element;
A voltage controlled oscillator, comprising: a second buffer circuit having an output terminal connected to each gate terminal of the second PMOS transistor and the second NMOS transistor, and an input terminal connected to one end of the inductance element.

The voltage controlled oscillator according to claim 1,
A voltage controlled oscillator, wherein the first and second buffer circuits use two-stage inverters connected in series.

The voltage controlled oscillator according to claim 1,
A voltage controlled oscillator, wherein each of the first and second buffer circuits has an output control terminal for controlling an output.

The voltage controlled oscillator according to claim 3,
The first buffer circuit includes:
An inverter for a first PMOS transistor having an output terminal connected to a gate terminal of the first PMOS transistor;
An output terminal is connected to an input terminal of the inverter for the first PMOS transistor, one input terminal is connected to the other end of the inductance element, and a negative OR circuit for the first PMOS transistor having the other input terminal as an output control terminal. When,
An inverter for a first NMOS transistor having an output terminal connected to a gate terminal of the first NMOS transistor;
An output terminal is connected to the input terminal of the first NMOS transistor inverter, one input terminal is connected to the other end of the inductance element, and the other input terminal is an output control terminal. And having
The second buffer circuit includes:
An inverter for a second PMOS transistor having an output terminal connected to a gate terminal of the second PMOS transistor;
An output terminal connected to an input terminal of the inverter for the second PMOS transistor, one input terminal connected to one end of the inductance element, and a negative OR circuit for the second PMOS transistor having the other input terminal as an output control terminal;
An inverter for a second NMOS transistor having an output terminal connected to the gate terminal of the second NMOS transistor;
An output terminal is connected to an input terminal of the second NMOS transistor inverter, one input terminal is connected to one end of the inductance element, and the other input terminal is an output control terminal; A voltage controlled oscillator comprising: