JP2004086797A - 共通メモリを備えたプロセッサシステム - Google Patents
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Abstract
【解決手段】複数のプロセッサから読出及び書込をする共通メモリと、共通メモリとプロセッサ間のアクセス信号を伝送する信号用リングバスと、タイミング信号を伝送するタイミング用リングバスと、タイミング用リングバスに有限のタイミング値からなるタイミング信号を送信するタイミング生成部と、バス制御部を備えた複数のプロセッサと、信号用リングバスと共通メモリとの間で信号の仲介をするメモリ制御部とを有し、タイミング用リングバスのタイミング信号が予め定められたアクセスタイミング値になったときに指定のプロセッサから共通メモリの読み出しあるいは書き込みができるように構成した。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、複数のプロセッサから1つの共通メモリをアクセスするように構成されたプロセッサシステム関し、特に共通メモリへのアクセスに必要な時間を予め決めた最大時間よりも必ず小さくすることが可能な共通メモリを備えたプロセッサシステムに関する。
【0002】
【従来の技術】
複数のプロセッサで共通のメモリをアクセスする共通メモリを備えたプロセッサシステムとして、従来、例えば特開平11−134312に記述されるようなリングバスを用いた方式が提案されている。この方式では、共通メモリをアクセスしたいプロセッサは、まず、ブロードキャスト信号として要求信号を送信し、他のプロセッサからのアクセスに対して邪魔をせず、また、他のプロセッサからのアクセスで邪魔をされないことを確認した後、実際に共通メモリへのアクセスを行うことができる。
【0003】
【発明が解決しようとする課題】
しかしながら、上述した従来の共通メモリを備えたプロセッサシステムでは、共通メモリをアクセスしたいときに、リングバスが他のプロセッサからのアクセスで使われていた場合、リングバスが空くまで待ち時間が必要になる。特に、多くのプロセッサが同時にアクセスを要求するような状況では、この待ち時間が大きくなり、共通メモリのアクセスに必要な時間を正確に見積ることができず、場合によっては、アクセスを諦めなければならない状況もあり得るという問題点があった。
本発明は、以上の点を考慮してなされたものであり、共通メモリのアクセスに必要な時間を予め定めた最大時間よりも必ず小さくできる共通メモリを備えたプロセッサシステムを提供することを目的とする。
【0004】
【課題を解決するための手段】
上記目的を達成するため本発明は、複数のプロセッサから読出及び書込をする共通メモリと、該共通メモリとプロセッサ間のアクセス信号を伝送する信号用リングバスと、タイミング信号を伝送するタイミング用リングバスと、該タイミング用リングバスに有限のタイミング値からなる前記タイミング信号を送信するタイミング生成部と、バス制御部を備えた複数のプロセッサと、前記信号用リングバスと前記共通メモリとの間で信号の仲介をするメモリ制御部とを有し、前記バス制御部は一のプロセッサからの指示に基づき、前記タイミング用リングバスのタイミング信号が予め定められたアクセスタイミング値になったときに前記信号用リングバスに対しアクセス信号を入力または出力し、前記メモリ制御部は、前記信号用リングバスから入力したアクセス信号を前記共通メモリに渡し、該アクセス信号が読み出しを意味する場合、該共通メモリからのメモリ読出結果を対応するプロセッサへのアクセス信号として前記信号用リングバスへ出力し、前記入力したアクセス信号が書き込みを意味する場合、前記共通メモリへデータを書き込むことをように構成したものである。
【0005】
【発明の実施の形態】
図1は、本発明の共通メモリを備えたプロセッサシステムの第一の実施形態を示すブロック図である。図1は、5個のプロセッサで1つの共通メモリをアクセスする場合を示している。図1において、111、112、113、114、115はプロセッサ、121、122、123、124、125はバス制御部、13はタイミング生成部、14は信号用リングバス、15はタイミング用リングバス、16はメモリ制御部、17は共通メモリである。
【0006】
タイミング生成部13は、巡回的なタイミング値からなるタイミング信号を発生し、タイミング用リングバス15へ送信する。ここでは、タイミング値は、例えば、0から7まで1ずつ増えた後で0に戻るような巡回的な値をとることを仮定している。
【0007】
一例としてプロセッサ111とバス制御部121を例に、共通メモリ17へのアクセス動作を説明する。プロセッサ111は、共通メモリ17に対し書き込みまたは読み出しをしたい場合、バス制御部121へアクセス信号の送信を指示する。バス制御部121は、プロセッサ111からの指示を受けて、アクセス信号を生成し、タイミング用リングバス15のタイミング値が予め定められたアクセスタイミング値になったときに、信号用リングバス14へアクセス信号を送信する。ここでは、アクセスタイミング値として、バス制御部121、122、123、124、及び125に対して、それぞれ、0、1、2、3、4、及び5が設定されているものと仮定する。このため、バス制御部121は、タイミング用リングバス15のタイミング値が0のときに、信号用リングバス14へアクセス信号を送信する。アクセス信号には、書き込みと読み出しの区別、プロセッサ111に対応する送信元アドレス、共通メモリアドレス、書き込みの場合は書き込みデータなどの情報が含まれている。
【0008】
メモリ制御部16は、常に信号用リングバス14を監視しており、アクセス信号が来たら受信する。そして、受信したアクセス信号が書き込みを意味していたら、共通メモリアドレスと書き込みデータを抽出し、共通メモリ17の共通メモリアドレスへ書き込みデータを書き込む。一方、受信したアクセス信号が読み出しを意味していたら、送信元アドレスと共通メモリアドレスを抽出し、共通メモリ17の共通メモリアドレスから読み出しを行う。
【0009】
読み出し処理の場合、読み出し結果は、一般に時間的に遅れて、共通メモリ17から出力される。メモリ制御部16は、読み出し結果からアクセス信号を生成し、プロセッサ111に対応する送信元アドレスに対して予め定められたアクセスタイミング値が0であることから、タイミング用リングバス15のタイミング値が0のときに、信号用リングバス14へアクセス信号を送信する。
【0010】
バス制御部121は、タイミング用リングバス15のタイミング値が0のときに、アクセス信号の受信を行う。そして、アクセス信号から読み出し結果を抽出し、プロセッサ111へ渡すことで、プロセッサ111は共通メモリからの読み出し処理を完了する。なおこの例では、アクセスタイミング値として、全て1つの値のみを仮定したが、複数の値を設定することも可能である。すなわち、例えば、タイミング値6と7が未割り当てになっているので、これをバス制御部121に割り当てれば、バス制御部121からの共通メモリアクセス効率、すなわち、プロセッサ111からの共通メモリアクセス効率を向上できる。
【0011】
図2は、本発明のプロセッサシステムにおけるプロセッサ及びバス制御部の構成例を示すブロック図である。図2において、21はプロセッサ、22はバス制御部、211はプロセッサ・コア、212はデュアルポートメモリ(以下、DPメモリと略す)、213は応答レジスタ、214は要求レジスタ、215は応答フラグ、216は要求フラグ、221は要求キュー、222はタイミングメモリ、223は送信制御部、224は受信制御部である。先の説明と同様に、一例として図1のプロセッサ111とバス制御部121について説明する。
【0012】
プロセッサ111(図2では、プロセッサ21に対応する)から、共通メモリ17に対し書き込みまたは読み出しをしたい場合、プロセッサ・コア211は、要求フラグ216の状態を調べる。要求フラグ216は、セットとリセットの2状態を有する1ビットのフラグであり、共通メモリアクセス要求があるときにはセット、ないときにはリセットとなる。プロセッサ・コア211は、要求フラグ216がリセットであれば、要求レジスタ214に、書き込みと読み出しの区別、共通メモリアドレス、書き込みの場合は書き込みデータが格納されているDPメモリ・アドレスを格納し、その後、要求フラグ216をセットする。もし、要求フラグ216がセットになっていれば、先行する共通メモリアクセス要求が未だ処理されていないため、プロセッサ・コア211は処理を待たなければならない。
【0013】
バス制御部121(図2では、バス制御部22に対応する)は、要求フラグ216を監視し、これがセットになっているとき、要求レジスタ214の内容を読み出し、要求キュー221へ内容を格納し、要求フラグ216をリセットする。要求キュー221は、ランダム書き込みが可能な終了ビットを付加した変則的なFIFO構造のメモリであり、終了ビット以外は、先に格納された内容から順に読み出すことができる。
【0014】
タイミングメモリ222は、バス制御部121に対して予め定められた送信または受信を許すアクセスタイミング値を記憶している。バス制御部121に対するアクセスタイミング値は0と仮定する。
【0015】
送信制御部223は、要求キュー221から最も先に書き込まれた内容を読み出し、これに基づいて、アクセス信号を生成する。アクセス信号には、書き込みと読み出しの区別、プロセッサ111に対応する送信元アドレス、共通メモリアドレス、書き込みの場合はDPメモリのDPメモリアドレスから得られる書き込みデータなどの情報が含まれている。一方、送信制御部223は、タイミングメモリ222から、アクセスタイミング値0を知り、タイミング用リングバス15のタイミング値が0のときに、信号用リングバス14へアクセス信号を送信する。また、送信制御部223は、読み出し処理の場合は、要求キュー221の対応する終了ビットをセットする。もし、要求キュー221に読み出す内容がなければ、読み出す内容が格納されるのを待つことになる。
【0016】
メモリ制御部16は、常に信号用リングバス14を監視しており、アクセス信号が来たら受信する。そして、受信したアクセス信号が書き込みを意味していたら、共通メモリアドレスと書き込みデータを抽出し、共通メモリ17の共通メモリアドレスへ書き込みデータを書き込む。一方、受信したアクセス信号が読み出しを意味していたら、送信元アドレスと共通メモリアドレスを抽出し、共通メモリ17の共通メモリアドレスから読み出しを行う。
【0017】
読み出し処理の場合、読み出し結果は、一般に時間的に遅れて、共通メモリ17から出力される。メモリ制御部16は、読み出し結果からアクセス信号を生成し、プロセッサ111に対応する送信元アドレスに対して予め定められたアクセスタイミング値が0であることから、タイミング用リングバス15のタイミング値が0のときに、信号用リングバス14へアクセス信号を送信する。
【0018】
バス制御部121(図2では、バス制御部22に対応する)において、受信制御部224は、タイミング用リングバス15のタイミング値が0のときに、アクセス信号の受信を行う。そして、アクセス信号から読み出し結果とDPメモリアドレスを抽出し、DPメモリ212のDPメモリアドレスへ読み出し結果を書き込み、その後、要求キュー221の対応する終了ビットをセットする。DPメモリ212は、受信制御部224からの書き込みと送信制御部223への読み出しを同時に行うことはできないのが普通である。しかし、送信制御部223において書き込み処理のためにアクセス信号を生成する場合、送信に先行してDPメモリ212からの読み出しが行われるため、特に問題になることは少ないと考えられる。
【0019】
要求キュー221は、終了ビットを順に調べ、それがセットされていたら、応答フラグ215の状態を調べる。応答フラグ215は、セットとリセットの2状態を有する1ビットのフラグであり、共通メモリ読み出し結果があるときにはセット、ないときにはリセットとなる。要求キュー221は、応答フラグ215がリセットであれば、応答レジスタ213に、共通メモリアドレス、DPメモリ・アドレスを格納し、その後、応答フラグ215をセットする。もし、応答フラグ215がセットになっていれば、先行する共通メモリ読み出し結果が未だ処理されていないため、要求キュー221は処理を待たなければならない。
【0020】
プロセッサ112(図2では、プロセッサ21に対応する)において、プロセッサ・コア211は、応答フラグ215の状態を調べ、これがセットされていれば、応答レジスタ213の内容を読み出し、DPメモリ212のDPメモリ・アドレスから共通メモリの読み出し結果を読む。その後、プロセッサ・コア211は、応答フラグ215をリセットしてから、必要な処理を行うことができる。
【0021】
先に、図2におけるプロセッサ21では、送信及び受信したデータを格納するために、DPメモリ212を用いているため、受信制御部224からの書き込みと送信制御部223への読み出しを同時にできないが、通常は問題にならないと記述した。しかし、特定のプロセッサに連続する複数のアクセスタイミング値を割り当てるような場合には、送信制御部223における後方のアクセスタイミング値でのアクセス信号の送信のためのDPメモリ212からの読み出しが、受信制御部224における前方のアクセスタイミング値での受信によるDPメモリ212への書き込みと一致することが起こり得る。このような場合、送信専用と受信専用のDPメモリを設ける、あるいは、DPメモリではなく同時に送受信可能な専用回路を設けるなどの工夫を行い、DPメモリ212において書き込みと読み出しを同時に行うことができるようにして、解決することも可能である。
【0022】
図3は、本発明のプロセッサシステムの第二の実施形態を示すブロック図である。図3は、図1と同様に、5個のプロセッサで1つの共通メモリをアクセスする場合を示している。図3において、31は乗換え回路であり、図1と同じ構成要素には同じ符号が付されている。
【0023】
乗換え回路31は、信号用リングバス14を伝送されてくるアクセス信号に対して、優先順位を付けてから、メモリ制御部16との仲介をする回路である。各プロセッサに対応する各バス制御部からのアクセス信号は、固有のタイミング値において乗換え回路に到着するため、優先順位処理は、タイミング用リングバス15のタイミング値のみを用いて行うことができる。このような構成とすることで、優先的に共通メモリをアクセスする必要があるプロセッサからの共通メモリアクセスを確実に行うことが可能になる。
【0024】
図4は、本発明の乗換え回路の構成例を示すブロック図である。図4において、41は上り受信部、42は上り優先キュー、43は上り一般キュー、44は上り送信部、45は下り受信部、46は下りキュー、47は下り送信部である。上り優先キュー42、上り一般キュー43、及び下りキュー46は、それぞれFIFO構造のメモリで構成される。
【0025】
上り受信部41は、信号用リングバス14からのアクセス信号を受信し、タイミング用リングバス15のタイミング値に応じて、上り優先キュー42または上り一般キュー43を選択し、アクセス信号を格納する。上り送信部44は、まず、上り優先キュー42から読み出しを行い、上り優先キュー42が空のときのみ上り一般キュー43から読み出しを行い、読み出したアクセス信号をメモリ制御部へ渡す。もし、上り優先キュー42と上り一般キュー43共に空ならば、上り送信部44は、処理を待つことになる。
【0026】
下り受信部45は、メモリ制御部からの共通メモリ読み出し結果を含むアクセス信号を受信し、下りキュー46へ格納する。下り送信部47は、下りキュー46からアクセス信号を読み出し、アクセス信号内の送信元アドレスに対するアクセスタイミング値を調べて、タイミング用リングバス15のタイミング値がアクセスタイミング値に一致するときに、信号用リングバスへアクセス信号を送信する。
【0027】
図5は、本発明のプロセッサシステムの第三の実施形態を示すブロック図である。図5は、一例として、全部で7個のプロセッサで1つの共通メモリをアクセスする場合を示している。図5において、511、512はプロセッサ、521、522はバス制御部、53は第一の信号用リングバス、54は第一のタイミング用リングバス、55は第二の信号用リングバス、56は第二のタイミング用リングバスであり、図1及び3と同じ構成要素には同じ符号が付されている。
【0028】
図5では、それぞれ2つの信号用リングバス53、55とタイミング用リングバス54、56を設け、これらの間を乗換え回路31で結んでいる。また、5つのプロセッサ111、112、113、114、及び115と対応するバス制御部121、122、123、124、及び125は第一の信号用リングバス53と第一のタイミング用リングバス54に接続され、他の2つのプロセッサ511及び512と対応するバス制御部521及び522、そして、メモリ制御部16とそれに繋がる共通メモリ17は第二の信号用リングバス55と第二のタイミング用リングバス56に接続されている。このような構成にすることで、第二の信号用リングバス55に接続された2つのプロセッサからの共通メモリアクセスを最優先で行うようにし、更に、第一の信号用リングバス53に接続された5つのプロセッサの間でも優先順位付けを行うことで、きめ細かい共通メモリアクセスの優先順位処理を行うことが可能になる。
【0029】
以上、共通メモリにアクセスするプロセッサシステムについて説明したが、本発明は、上述したような実施形態に限定されるものではなく、他にも、本発明の主旨を逸脱しない範囲で、様々な変形実施可能であることは勿論である。
【発明の効果】
以上詳細に説明したように、本発明によれば、各プロセッサからの共通メモリアクセスを予め定めたタイミング用リングバスのタイミング値を条件に制御できるため、予め設定した速度で共通メモリをアクセスすることができ、共通メモリのアクセスに必要な時間を予め定めた最大時間よりも必ず小さくすることができる共通メモリを備えたプロセッサシステムを提供することができる。
【図面の簡単な説明】
【図1】本発明の共通メモリを備えたプロセッサシステムの第一の実施形態を示すブロック図である。
【図2】本発明の共通メモリを備えたプロセッサシステムにおけるプロセッサ及びバス制御部の構成例を示すブロック図である。
【図3】本発明の共通メモリを備えたプロセッサシステムの第二の実施形態を示すブロック図である。
【図4】本発明の乗換え回路の構成例を示すブロック図である。
【図5】本発明の共通メモリを備えたプロセッサシステムの第三の実施形態を示すブロック図である。
【符号の説明】
111、112、113、114,115:プロセッサ、121、122、123、124、125:バス制御部、13:タイミング生成部、14:信号用リングバス、15:タイミング用リングバス、16:メモリ制御部、17:共通メモリ、21:プロセッサ、22:バス制御部、211:プロセッサ・コア、212:デュアルポートメモリ、213:応答レジスタ、214:要求レジスタ、215:応答フラグ、216:要求フラグ、221:要求キュー、222:タイミングメモリ、223:送信制御部、224:受信制御部、31:乗換え回路、41:上り受信部、42:上り優先キュー、43:上り一般キュー、44:上り送信部、45:下り受信部、46:下りキュー、47:下り送信部、511、512:プロセッサ、521、522:バス制御部、53:第一の信号用リングバス、54:第一のタイミング用リングバス、55:第二の信号用リングバス、56:第二のタイミング用リングバス。
Claims (7)
- 複数のプロセッサから読出及び書込をする共通メモリと、該共通メモリとプロセッサ間のアクセス信号を伝送する信号用リングバスと、タイミング信号を伝送するタイミング用リングバスと、該タイミング用リングバスに有限のタイミング値からなる前記タイミング信号を送信するタイミング生成部と、バス制御部を備えた複数のプロセッサと、前記信号用リングバスと前記共通メモリとの間で信号の仲介をするメモリ制御部とを有し、
前記バス制御部は一のプロセッサからの指示に基づき、前記タイミング用リングバスのタイミング信号が予め定められたアクセスタイミング値になったときに前記信号用リングバスに対しアクセス信号を入力または出力し、
前記メモリ制御部は、前記信号用リングバスから入力したアクセス信号を前記共通メモリに渡し、該アクセス信号が読出を意味する場合、該共通メモリからのメモリ読出結果を対応するプロセッサへのアクセス信号として前記信号用リングバスへ出力し、前記入力したアクセス信号が書込を意味する場合、前記共通メモリへデータを書き込むことを特徴とする共通メモリを備えたプロセッサシステム。 - 前記プロセッサは、プロセッサ・コアと、該プロセッサ・コア側と前記バス制御部側から独立に読み書きできるデュアルポートメモリと、共通メモリアクセス指示内容を格納する要求レジスタと、共通メモリ読み出し指示内容を格納する応答レジスタと、前記要求レジスタへの書き込みと読み出しに合わせてセットとリセットが行われる要求フラグと、前記応答レジスタへの書き込みと読み出しに合わせてセットとリセットが行われる応答フラグとを有し、
前記バス制御部は、
ランダム書き込みが可能な終了ビットを付加した共通メモリアクセス指示内容を格納する変則的なFIFO構造のメモリで構成され、前記要求フラグがセットならば前記要求レジスタに格納されている共通メモリアクセス指示内容を格納してから該要求フラグをリセットする一方で、前記終了ビットを順に調べてセットになっているとき、前記応答フラグがリセットならば前記応答レジスタに格納されている共通メモリアクセス指示内容から共通メモリ読み出し指示内容を生成して格納してから該応答フラグをセットする要求キューと、
アクセス信号を送信または受信できる予め定めたアクセスタイミング値を記憶するタイミングメモリと、
前記要求キューに格納されている共通メモリアクセス指示内容を読み出し、これに基づいてアクセス信号を生成する一方で、前記タイミングメモリからアクセスタイミング値を知り、前記タイミング用リングバスのタイミング値が該アクセスタイミング値と一致したとき、前記信号用リングバスへ前記アクセス信号を送信する送信制御部と、
前記タイミングメモリからアクセスタイミング値を知り、前記タイミング用リングバスのタイミング値が該アクセスタイミング値と一致したとき、前記信号用リングバスからアクセス信号を受信し、メモリ読み出し結果を抽出してデュアルポートメモリの対応するアドレスに格納し、前記要求キューの対応する終了ビットをセットする受信制御部とを有することを特徴とする請求項1記載の共通メモリを備えたプロセッサシステム。 - 前記信号用リングバスと前記メモリ制御部との間に、各プロセッサからのアクセス信号に対して優先順位を付けて仲介処理をする乗換え回路を付加したことを特徴とする請求項1または2いずれか記載の共通メモリを備えたプロセッサシステム。
- 複数のプロセッサから読出および書込をする前記共通メモリと、前記複数のプロセッサの一部を結び、前記共通メモリとの間のアクセス信号を伝送する第一の信号用リングバスと、前記複数のプロセッサの残りと前記共通メモリとを結び、前記共通メモリとの間のアクセス信号を伝送する第二の信号用リングバスと、前記第一の信号用リングバスと並行しタイミング信号を伝送する第一のタイミング用リングバスと、前記第二の信号用リングバスと並行しタイミング信号を伝送する第二のタイミング用リングバスと、有限のタイミング値からなるタイミング信号を前記第一のタイミング用リングバスに送信するタイミング生成部と、前記複数のプロセッサにそれぞれ備えられたバス制御部と、前記第一の信号用リングバスと前記第二の信号用リングバスとの間で前記アクセス信号を仲介し、前記第一のタイミング用リングバスと前記第二のタイミング用リングバスとの間で前記タイミング信号を仲介する乗換え回路と、前記第二の信号用リングバスと前記共通メモリとの間の信号の仲介をするメモリ制御部とを有し、
前記バス制御部はそれぞれ、前記タイミング用リングバスのタイミング信号が予め定められた値になったときに前記信号用リングバスに対し前記アクセス信号を入力または出力し、
前記乗換え回路は、前記第一の信号用リングバスに接続される各プロセッサからの前記アクセス信号に対して優先順位を付けて仲介処理をし、
前記メモリ制御部は、前記信号用リングバスから入力したアクセス信号を前記共通メモリに渡し、該アクセス信号が読み出しを意味する場合、該共通メモリからのメモリ読出結果を対応するプロセッサへのアクセス信号として前記信号用リングバスへ出力し、前記入力したアクセス信号が書き込みを意味する場合、前記共通メモリへデータを書き込むことを特徴とする共通メモリを備えたプロセッサシステム。 - 前記乗換え回路は、前記信号用リングバスからの前記アクセス信号を受信する上り受信部と、該上り受信部からのアクセス信号を一時的に蓄積する上り優先キュー及び上り一般キューと、該上り優先キュー及び該上り一般キューからのアクセス信号を読み出しメモリ制御へ渡す上り送信部と、前記メモリ制御部からの前記アクセス信号を受信する下り受信部と、該下り受信部からの前記アクセス信号を一時的に蓄積する下りキューと、該下りキューからのアクセス信号を読み出し前記信号用リングバスへ送信する下り受信部とを有し、
前記上り受信部は、前記アクセス信号が到来したときの前記タイミング用リングバスのタイミング値に応じて、最初に前記上り優先キューから読み出しを行い、該上り優先キューが空のときに前記上り一般キューから読み出しを行い、前記アクセス信号を前記信号用リングバスへ渡すことを特徴とする請求項3または4いずれか記載の共通メモリを備えたプロセッサシステム。 - 前記デュアルポートメモリを送信専用と受信専用の2つに分けたことを特徴とする請求項1乃至5いずれか記載の共通メモリを備えたプロセッサシステム。
- 前記デュアルポートメモリの代わりに、前記バス制御部側から同時に読み出し及び書き込むができるよう専用レジスタ回路で構成した記憶素子を用いることを特徴とする請求項1乃至5いずれか記載の共通メモリを備えたプロセッサシステム。
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