【０００１】
【発明の属する技術分野】
本発明は、標準ハードウェアインタフェーススペック（ＶＳＩ−Ｈ）におけるケーブル抜けや断線等の検出を行う接続異常検出回路に関する。
【０００２】
【従来の技術】
標準ハードウェアインタフェーススペックで規定されている信号は、入力信号（以下Ｄポートという。）として主に受信側有効信号（ＰＶＡＬＩＤ信号）と受信側秒刻み信号（１ＰＰＳ信号）と受信側パラレルデータ信号（ＢＳ信号３１：０）と受信側シリアル時刻データ信号（ＰＤＡＴＡ信号）と受信側回線クロック信号（ＣＬＯＣＫ信号）がある。
【０００３】
また、出力信号（以下Ｃポートという。）として主に送信側有効信号（ＱＶＡＬＩＤ信号）と送信側秒刻み信号（Ｒ１ＰＰＳ信号）と送信側パラレルデータ信号（ＲＢＳ信号３１：０）と送信側シリアル時刻データ信号（ＲＤＡＴＡ信号）と送信側回線クロック信号（ＲＣＬＯＣＫ信号）とがある。
ＰＶＡＬＩＤ信号とＱＶＡＬＩＤ信号はデータが有効になったことを示す信号であり、１ＰＰＳ信号とＲ１ＰＰＳ信号は１秒周期の信号であり、ＢＳ信号とＲＢＳ信号はデータ線であり、ＰＤＡＴＡ信号とＲＤＡＴＡ信号は時刻データ（シリアル）である。
【０００４】
なお、ＤポートとＣポート共にＨ側（上位３２ｂｉｔ）とＬ側（下位３２ｂｉｔ）を持っており、各々別ケーブルで本装置に接続される。
ＣＬＯＣＫ信号は３２／１６／８ＭＨＺ が切り替えて入力され、ＲＣＬＯＣＫ信号も同様に切り替えて入力する。
データのビット数とクロックの周波数によって６４Ｍｂｐｓ（６４ｂｉｔ／３２ＭＨＺ ）、３２Ｍｂｐｓ（３２ｂｉｔ／３２ＭＨＺ ）、１６Ｍｂｐｓ（３２ｂｉｔ／１６ＭＨＺ ）、８Ｍｂｐｓ（３２ｂｉｔ／８ＭＨＺ ）が考えられる。
【０００５】
従来の技術では、図５に示す如く、超高速ＡＤ変換装置１０１からのデータ受信に関してはＨ側制御回路１０２とＬ側制御回路１０３の各々がＶＬＢＩデータを受信してＯポート制御回路１０４に送出している。
これは、Ｈ側とＬ側で別々のケーブルになるため両者にクロックスキューが発生する可能性があり、Ｈ側とＬ側で別々に制御している。
【０００６】
また、動作しているかどうかを示す総バイトカウンタとＯポート側とのデータ転送のやりとりに関しては、Ｈ側コネクタは周波数やビット数によらずに接続されるためＨ側の制御回路が制御していた。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記の如く、６４Ｍｂｐｓ（６４ｂｉｔ／３２ＭＨＺ ）時にはケーブルがＨ側とＬ側に別々に分かれて入力されるためクロックは２系統で入力される。そのとき、装置内部での制御は総バイトカウンタとＯポート側とのデータ転送のやりとりはＨ側のクロックで行っていたため（Ｈ側コネクタは周波数やビット数によらず接続されるため）、例えばＬ側のコネクタが抜けたときや特定の線が断線したき、１ＰＰＳ信号等はＨ側の信号が正常であればＬ側のデータは受信していないのに、正常データとしてＯポート側に転送されていた。
【０００８】
よって、総バイトカウンタとＯポート側とのデータ転送のやりとりも正常に動作しているように見えてしまい、測定後にデータを確認しないとエラーがわからないという問題があった。
【０００９】
【課題を解決するための手段】
そこで本発明は、標準ハードウェアインタフェーススペック（ＶＳＩ−Ｈ）における超高速ＡＤ変換装置に、Ｈ側インタフェースおよびＬ側インタフェースによって接続してＨ側制御回路およびＬ側制御回路とこれらに接続したＯポート制御回路を有する装置の回路内に、Ｈ側インタフェースおよびＬ側インタフェースとＨ側制御回路およびＬ側制御回路の間に調停回路とそれぞれの同期回路を設けると共にＨ側制御回路およびＬ側制御回路とＯポート制御回路の間にＨＬ制御回路を設けたことを特徴とする。
【００１０】
【発明の実施の形態】
以下に本発明の実施の形態例を図面を用いて説明する。
図１は本装置と外部装置の接続状態を示す説明図である。つまり、外部装置である超高速ＡＤ変換装置１等からポートＤｉ（ｉ＝〔１，２〕、以下同様）へ超長基線電波干渉計（ＶＬＢＩ）標準ハードウェアインタフェーススペック（ＶＳＩ−Ｈ）形式で入力される電波望遠鏡の観測データならびにＶＳＩ信号の一部としてあるいは別途入力される時刻情報からＩＰ（Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏｌ）パケットを作成し、これらをポート０１０からＯＣ４８（ＳＴＭ１６）回線上へ出力する機能（図１（１））とポート０１ＩへＯＣ４８回線より入力されるＩＰパケットから観測データと時刻情報を抽出し、ポートＣｊからＶＳＩ形式で外部装置であるギガビット分散相関処理装置２等へ出力する機能（図１（２））を有する本装置であるギガビットＩＰネットワーク接続装置３の接続状態の説明図である。
【００１１】
図２は、図１で示すＤ１部分の動作ブロック図である。
超高速ＡＤ変換装置１からはＨ側、Ｌ側共に図２に示すような信号が本装置に入力される。
その入力回路は、ＰＶＡＬＩＤーＨ信号およびＰＶＡＬＩＤーＬ信号の有効性を示すための調停回路であるＡＮＤ回路４と、
このＡＮＤ回路４の出力信号であるＰＶＡＬＩＤーＨＬ信号を各クロック信号（ＣＬＯＣＫーＨ、ＣＬＯＣＫーＬ）で同期するためのＨ側同期回路５およびＬ側同期回路６と、
この同期回路５、６の出力信号であるＰＶＡＬＩＤーＥＲＲーＨおよびＰＶＡＬＩＤーＥＲＲーＬ信号と１ＰＰＳ信号とでデータ転送やカウンタ値制御やＯポート側との制御を行うＨ側制御回路７およびＬ側制御回路８と、
Ｈ側制御回路７から出力されるＯポート制御部との調停を行うためのＳＥＴーＨ信号とＬ側制御回路８から出力されるＯポート制御部との調停を行うためのＳＥＴーＬ信号によって制御されるＨＬ制御回路９と、
主にＯポートの制御をしてＯＣ４８回線へデータを転送する制御を行うＯポート制御回路１０とで構成される。
【００１２】
このような回路において、Ｌ側のコネクタが抜けている場合の動作を図３を用いて説明する。
Ｌ側のコネクタが抜けることにより、ＰＶＡＬＩＤーＬ信号は無効状態になるため、ＰＶＡＬＩＤーＨおよびＰＶＡＬＩＤーＬのＡＮＤ回路出力によりＰＶＡＬＩＤーＨ信号およびＰＶＡＬＩＤーＬ信号は無効状態になる。
【００１３】
よって、次のＨ側同期回路５出力のＰＶＡＬＩＤーＥＲＲーＨは有効のままである。
そのため、Ｈ側制御回路７は、カウンタは０のままで（ＣＯＵＮＴーＨ（６３：０）＝０）、装置状態も無効（ＤＥＶーＲＤＹーＨ＝無効）にすることにより上位装置に割り込みで知らせることができ、ＯポートへのＳＥＴーＨ信号は無効のままである。
【００１４】
そのとき、Ｌ側制御回路８はコネクタ抜けのためロック入力（ＣＬＯＣＫーＬがＬレベルのままのため動作せず、カウンタは０のまま（ＣＯＵＮＴーＬ（６３：０）＝０）で装置状態も無効（ＤＥＶーＲＤＹーＬ＝無効）のままで、ＯポートへのＳＥＴーＬ信号は無効のままであり、Ｏポート側へのデータ転送はしない。
【００１５】
そのため、システムとして動作していないため、問題は生じない。Ｈ側のコネクタが抜けている場合の動作も上記と同様である。
つぎに、Ｌ側のコネクタの１ＰＰＳ信号が断線（途中で断線も含む。）した場合の動作を図４を用いて説明する。
Ｌ側のコネクタの１ＰＰＳーＬ信号が断線したときや転送中に１ＰＰＳーＬ信号が断線したときは、ＰＶＡＬＩＤーＨおよびＰＶＡＬＩＤーＬのＡＮＤ回路４出力によりＰＶＡＬＩＤーＨ信号およびＰＶＡＬＩＤーＬ信号は有効になる。
【００１６】
よって、次のＨ側同期回路５出力のＰＶＡＬＩＤーＥＲＲーＨは無効になり、Ｌ側同期回路６出力のＰＶＡＬＩＤーＥＲＲーＬも無効になる。
そのため、Ｈ側制御回路７は、正常動作を始めるが、Ｌ側制御回路８は１ＰＰＳーＬ信号が有効にならないため本来のデータ転送開始時に１ＰＰＳーＬが有効にならないことをＬ側制御回路８が検知し、装置状態を無効（ＤＥＶーＲＤＹーＬ＝無効）にすることにより、上位装置に割り込みで知らせることができ、Ｌ側のカウンタはカウントストップ（ＣＯＵＮＴーＬ（６３：０）＝ｓｔｏｐ）し、ＯポートへのＳＥＴーＬ信号は無効のままである。
【００１７】
そのＬ側の装置状態をＨ側制御回路７に入力することでＨ側の装置状態を無効（ＤＥＶーＲＤＹーＨ＝無効）にする。Ｈ側のカウンタはカウントストップ（ＣＯＵＮＴーＨ（６３：０）＝ｓｔｏｐ）し、ＯポートへのＳＥＴーＨ信号は無効のままであり、Ｏポート側へのデータ転送はしない。そのため、システムとしてＯポートとのカウンタ状態の違い等の問題は生じない。
【００１８】
【発明の効果】
以上詳細に説明した本発明によると、標準ハードウェアインタフェーススペック（ＶＳＩ−Ｈ）における超高速ＡＤ変換装置と、Ｈ側インタフェースおよびＬ側インタフェースによって接続してＨ側制御回路およびＬ側制御回路とこれらに接続したＯポート制御回路を有する装置の回路内に、Ｈ側インタフェースおよびＬ側インタフェースとＨ側制御回路およびＬ側制御回路の間に調停回路とそれぞれの同期回路を設けると共にＨ側制御回路およびＬ側制御回路とＯポート制御回路の間にＨＬ制御回路を設けたことにより、Ｈ側インタフェースもしくはＬ側インタフェースでの接続異常を知ることができ、これによって、ケーブル抜けや断線等の事故を測定中に検出することができる効果を有する。
【図面の簡単な説明】
【図１】本装置と外部装置の接続状態を示す説明図
【図２】動作ブロック図
【図３】動作のフローチャート
【図４】動作のフローチャート
【図５】従来例の説明図
【符号の説明】
１ 超高速ＡＤ変換装置
２ ギガビット分散相関処理装置
３ ギガビットＩＰネットワーク接続装置
４ ＡＮＤ回路
５ Ｈ側同期回路
６ Ｌ側同期回路
７ Ｈ側制御回路
８ Ｌ側制御回路
９ ＨＬ制御回路
１０ Ｏポート制御回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a connection abnormality detection circuit that detects cable disconnection, disconnection, and the like in a standard hardware interface specification (VSI-H).
[0002]
[Prior art]
The signals specified by the standard hardware interface specifications are mainly an input signal (hereinafter, referred to as a D port) as a reception-side valid signal (PVALID signal), a reception-side second signal (1PPS signal), and a reception-side parallel data signal (PPP signal). BS signal 31: 0), a receiving side serial time data signal (PDATA signal), and a receiving side line clock signal (CLOCK signal).
[0003]
The output signal (hereinafter, referred to as C port) is mainly composed of a transmission-side valid signal (QVALID signal), a transmission-side second tick signal (R1PPS signal), a transmission-side parallel data signal (RBS signal 31: 0), and a transmission-side serial time. There are a data signal (RDATA signal) and a transmission line clock signal (RCLOCK signal).
The PVALID signal and the QVALID signal are signals indicating that data has become valid, the 1PPS signal and the R1PPS signal are signals with a one-second cycle, the BS signal and the RBS signal are data lines, and the PDATA signal and the RDATA signal are Time data (serial).
[0004]
It should be noted that both the D port and the C port have an H side (upper 32 bits) and an L side (lower 32 bits), and are respectively connected to this apparatus by separate cables.
CLOCK signal is input by switching the 32/16 / 8MH Z, inputs RCLOCK signal be switched as well.
The number of bits of data and 64Mbps according to the frequency of the clock (64bit / 32MH Z), 32Mbps (32bit / 32MH Z), 16Mbps (32bit / 16MH Z), 8Mbps (32bit / 8MH Z) is considered.
[0005]
In the prior art, as shown in FIG. 5, regarding the data reception from the ultra-high-speed AD converter 101, each of the H-side control circuit 102 and the L-side control circuit 103 receives the VLBI data and sends it to the O-port control circuit 104. are doing.
This is because separate cables are used for the H side and the L side, so that there is a possibility that clock skew may occur between them, and the H side and the L side are controlled separately.
[0006]
Further, regarding the exchange of data transfer between the total byte counter indicating whether or not it is operating and the O port side, the H side connector is connected irrespective of the frequency and the number of bits, so that the H side control circuit controls. Was.
[0007]
[Problems to be solved by the invention]
However, as described above, the clock for 64Mbps (64bit / 32MH Z) times the cable is inputted divided separately into H and L sides are inputted in two systems. At that time, since the control inside the device was performed with the H-side clock for the data transfer between the total byte counter and the O port side (because the H-side connector is connected regardless of the frequency or the number of bits), for example, When the connector on the L side is disconnected or a specific line is disconnected, the 1PPS signal is transferred to the O port side as normal data even though the L side data is not received if the H side signal is normal. It had been.
[0008]
Therefore, the exchange of data transfer between the total byte counter and the O port side seems to be operating normally, and there is a problem that an error cannot be recognized unless data is confirmed after measurement.
[0009]
[Means for Solving the Problems]
Accordingly, the present invention provides an H-side control circuit and an L-side control circuit connected to an ultra-high-speed AD converter in the standard hardware interface specification (VSI-H) through an H-side interface and an L-side interface, and an O port connected thereto. Arbitration circuits and respective synchronization circuits are provided between the H-side interface and the L-side interface, the H-side control circuit and the L-side control circuit, and the H-side control circuit and the L-side control circuit are provided in the circuit of the device having the control circuit. The HL control circuit is provided between the O port control circuits.
[0010]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is an explanatory diagram showing a connection state between the present apparatus and an external apparatus. That is, from the external device such as the ultra-high-speed AD converter 1 to the port Di (i = [1, 2], the same applies hereinafter) in the very long baseline radio interferometer (VLBI) standard hardware interface specification (VSI-H) format. A function of generating IP (Internet Protocol) packets from input radio wave telescope observation data and time information input as part of a VSI signal or separately, and outputting these from port 010 to an OC48 (STM16) line (FIG. 1 (1)) and a function of extracting observation data and time information from an IP packet input from the OC48 line to the port 01I, and outputting the data from the port Cj to the external device such as the gigabit distributed correlation processing device 2 in VSI format (FIG. 1 (2)) The connection state of the gigabit IP network connection apparatus 3 which is the present apparatus having (2)) FIG.
[0011]
FIG. 2 is an operation block diagram of a D1 part shown in FIG.
From the ultra-high-speed AD converter 1, signals as shown in FIG.
The input circuit includes an AND circuit 4 which is an arbitration circuit for indicating the validity of the PVALID-H signal and the PVALID-L signal;
An H-side synchronization circuit 5 and an L-side synchronization circuit 6 for synchronizing a PVALID-HL signal which is an output signal of the AND circuit 4 with each clock signal (CLOCK-H, CLOCK-L);
The H-side control circuits 7 and L which perform data transfer, counter value control, and control on the O port side with the PVALID-ERR-H and PVALID-ERR-L signals output from the synchronization circuits 5 and 6 and the 1PPS signal. Side control circuit 8,
The SET-H signal for arbitrating with the O-port control unit output from the H-side control circuit 7 and the SET-L signal for arbitrating with the O-port control unit output from the L-side control circuit 8 An HL control circuit 9 to be controlled;
An O port control circuit 10 mainly controls the O port and transfers data to the OC48 line.
[0012]
The operation of such a circuit when the L-side connector is disconnected will be described with reference to FIG.
Since the PVALID-L signal is invalidated when the L-side connector is disconnected, the PVALID-H signal and the PVALID-L signal are invalidated by the AND circuit outputs of PVALID-H and PVALID-L.
[0013]
Therefore, the PVALID-ERR-H output from the next H-side synchronization circuit 5 remains valid.
Therefore, the H-side control circuit 7 interrupts the host device by setting the counter to 0 (COUNT-H (63: 0) = 0) and invalidating the device state (DEV-RDY-H = invalid). Can be notified, and the SET-H signal to the O port remains invalid.
[0014]
At that time, the L-side control circuit 8 does not operate because the connector is disconnected and the lock input (CLOCK-L remains at the L level and does not operate, and the counter remains 0 (COUNT-L (63: 0) = 0) and the device state is changed. (DEV-RDY-L = invalid), the SET-L signal to the O port remains invalid, and no data is transferred to the O port side.
[0015]
Therefore, no problem occurs because the system is not operating. The operation when the H-side connector is disconnected is the same as above.
Next, an operation when the 1PPS signal of the L-side connector is disconnected (including a disconnection in the middle) will be described with reference to FIG.
When the 1PPS-L signal of the L side connector is disconnected or the 1PPS-L signal is disconnected during transfer, the PVALID-H signal and the PVALID-L signal are output by the AND circuit 4 output of PVALID-H and PVALID-L. validate.
[0016]
Therefore, PVALID-ERR-H of the next H-side synchronization circuit 5 output becomes invalid, and PVALID-ERR-L of the L-side synchronization circuit 6 output also becomes invalid.
Therefore, the H-side control circuit 7 starts normal operation, but the L-side control circuit 8 informs the L-side control circuit 8 that the 1PPS-L signal will not be valid at the start of the original data transfer because the 1PPS-L signal is not valid. Is detected and the device state is invalidated (DEV-RDY-L = invalid), so that the host device can be notified by an interrupt, and the counter on the L side stops counting (COUNT-L (63: 0) = stop). ) And the SET-L signal to the O port remains invalid.
[0017]
By inputting the L-side device state to the H-side control circuit 7, the H-side device state is invalidated (DEV-RDY-H = invalid). The H-side counter stops counting (COUNT-H (63: 0) = stop), the SET-H signal to the O port remains invalid, and no data is transferred to the O port. Therefore, there is no problem such as a difference in the counter state from the O port in the system.
[0018]
【The invention's effect】
According to the present invention described in detail above, an ultra-high-speed AD converter in the standard hardware interface specification (VSI-H), an H-side control circuit and an L-side control circuit connected by an H-side interface and an L-side interface, and An arbitration circuit and respective synchronization circuits are provided between the H-side interface and the L-side interface, the H-side control circuit and the L-side control circuit, and the H-side control circuit and By providing an HL control circuit between the L side control circuit and the O port control circuit, it is possible to know the connection abnormality at the H side interface or the L side interface, thereby measuring accidents such as cable disconnection and disconnection. Has the effect that can be detected inside.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram showing a connection state between the present device and an external device. FIG. 2 is an operation block diagram. FIG. 3 is a flowchart of an operation. FIG. 4 is a flowchart of an operation. ]
DESCRIPTION OF SYMBOLS 1 Ultra-high-speed AD converter 2 Gigabit dispersion correlation processor 3 Gigabit IP network connection device 4 AND circuit 5 H side synchronization circuit 6 L side synchronization circuit 7 H side control circuit 8 L side control circuit 9 HL control circuit 10 O port control circuit
