JP2004039902A

JP2004039902A - Semiconductor device and its manufacturing method

Info

Publication number: JP2004039902A
Application number: JP2002195734A
Authority: JP
Inventors: Natsuki Yokoyama; 横山　夏樹; Shinichiro Kimura; 木村　紳一郎; Kan Yasui; 安井　感
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-07-04
Filing date: 2002-07-04
Publication date: 2004-02-05

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for manufacturing a semiconductor by which a shallow-groove element with small stress applied to a substrate can be separated and to obtain a semiconductor device that is highly integrated and has high performance and low power consumption. <P>SOLUTION: Before a silicon dioxide is formed as a buried film in a shallow groove, insulative particulates are deposited on the bottom of the shallow groove to reduce a volume of the buried film in the shallow groove. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に、微細な浅溝素子分離を具備した半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
微細化が進む半導体装置の素子分離は、従来のＬＯＣＯＳ（ＬＯＣａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）に代えて、浅溝素子分離が一般的になりつつある。浅溝素子分離は、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）とも呼ばれている。
【０００３】
従来の一般的な浅溝素子分離形成工程を説明する。
１）シリコン基板の主表面に、公知の膜形成技術により、シリコン酸化膜、シリコン窒化膜を形成する。２）レジスト膜を塗布し、公知のリソグラフィー技術により、レジスト膜にパターニングを施す。３）レジスト膜またはシリコン窒化膜をマスクとして、公知のドライエッチング技術によりシリコン基板表面に浅溝を形成する。４）必要に応じて露出した浅溝内のシリコン基板を酸化、窒化したり、浅溝内に窒化シリコン膜を堆積する等の処理を施す。５）ＨＤＰ（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ）を用いたプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等の高い段差被覆性を有する膜形成法により、浅溝内に二酸化シリコン膜を埋め込む。　６）ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）により、シリコン窒化膜をストッパー膜とする研磨平坦化を行う。７）シリコン窒化膜を除去する。８）シリコン酸化膜を除去する。
【０００４】
上記の浅溝素子分離形成工程のうち、半導体装置の微細化により、浅溝内への二酸化シリコン膜の埋め込みが困難になってきている。ＨＤＰを用いたプラズマＣＶＤ法以外にも、ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌ　Ｏｒｔｈｏ　ＳｉｌｉｃａｔｅまたはＴｅｔｒａ　ＥｔｈＯｘｙ　Ｓｉｌａｎｅ）とオゾンを用いた常圧、または減圧ＣＶＤ法等の高い段差被覆性を有する膜形成法の適用が検討されているが、いずれの方法によっても、浅溝内に隙間なく二酸化シリコン膜を埋め込むことは困難である。この問題を解決するために、１９８８年ＤＩＥＬＥＣＴＲＩＣＳ　ＦＯＲ　ＵＬＳＩ　ＭＵＬＴＩＬＥＶＥＬ　ＩＮＴＥＲＣＯＮＮＥＣＴＩＯＮ国際会議予稿集１１５頁乃至１１８頁（Ｐｒｏｃｅｅｄ．　Ｄｉｅｌｅｃｔｒｉｃｓ　ｆｏｒ　ＵＬＳＩ　Ｍｕｌｔｉｌｅｖｅｌ　Ｉｎｔｅｒ−ｃｏｎｎｅｃｔｉｏｎ　Ｃｏｎｆ．　１９８８、ｐｐ１１５〜ｐｐ１１８）では、ＣＶＤ膜形成前に予め浅溝の下部に塗布膜を形成する方法が提案されている。
【０００５】
一方、半導体装置の製造に、二酸化シリコンの微粒子を適用する方法については、例えば、特許２９２１７５９号に記載されている。半導体回路素子またはそれらを接続する配線が形成された半導体基板上に、平均孔径が２０ｎｍ以下の多孔質二酸化シリコン膜を形成する。上記引用文献では、酸化雰囲気中で行うガス中蒸発法により二酸化シリコンの微粒子を形成し、これを半導体基板上に多孔質二酸化シリコン膜として形成させている。低誘電率の層間絶縁膜を形成できるので、半導体装置の高性能化に有効であるとされている。
【０００６】
米国特許６２０８０３１号には、プリント回路基板、特にフレキシブル基板の第１層配線層と第２層配線層の間に、絶縁性の微粒子を含む接着層を用いる例が示されている。従来の絶縁膜を用いる製造方法に比べて、フレキシブル基板の厚さを薄くすることが可能で、配線層間の熱伝導度を大きくすることが出来、製造コストも低いとされている。
【０００７】
また、２０００年先端国際配線会議予稿集１７５頁乃至１７６頁（Ａｂｓｔｒａｃｔｓ　ｏｆ　Ａｄｖａｎｃｅｄ　Ｍｅｔａｌｌｉｚａｔｉｏｎ　Ｃｏｎｆｅｒｅｎｃｅ　２０００、ｐｐ１７５〜ｐｐ１７６）には、ダイアモンドの微粒子を用いて半導体基板上に低誘電率の膜を適用する方法が記載されている。ダイアモンド自体の比誘電率は５．６８と高いが、多孔質膜とすることにより２．７２という低い値が得られており、配線層間膜への適用を目指している。２００１年先端国際配線会議予稿集８頁乃至９頁（　　Ａｂｓｔｒａｃｔｓ　ｏｆＡｄｖａｎｃｅｄ　Ｍｅｔａｌｌｉｚａｔｉｏｎ　Ｃｏｎｆｅｒｅｎｃｅ２００１、ｐｐ８〜ｐｐ９）には、上記の検討をさらに進めて、ヘキサクロロジシロキサンを用いることにより、ダイヤモンドの微粒子間やダイヤモンド微粒子と基板との接着性や機械的強度を改善する方法が開示されている。
【０００８】
【発明が解決しようとする課題】
従来の浅溝素子分離技術の問題点は、基板に加わる大きな応力である。半導体装置の微細化に伴って大きな障害となりつつある。浅溝素子分離形成工程や、それに続くウェルやトランジスタ形成工程では、酸化、イオン注入後の活性化熱処理等、多くの熱処理が施される。この際、浅溝素子分離の周辺では、シリコンと二酸化シリコンの熱膨張係数差や基板シリコンの酸化に起因する応力が発生する。この応力は、素子の微細化と共に大きくなる傾向にある。半導体装置の微細化により、浅溝の幅は減少するが、浅溝の深さはそれほど浅くならず、溝のアスペクト比（＝深さ／幅）が大きくなるためである。微細化された半導体装置では、結晶欠陥や転位が発生する場合もあり、拡散層やウェルのリーク電流の増大や素子間のショートがもたらされる場合がある。その結果として、半導体装置の高集積化が阻害されたり、半導体装置の性能向上が抑制されたり、半導体装置の消費電力が増加するといった弊害がもたらされる。
【０００９】
本発明の目的は、基板に加わる応力が小さい浅溝素子分離を形成できる半導体装置の製造方法を提供し、高集積、高性能で、消費電力の小さい半導体装置を実現することである。
【００１０】
【課題を解決するための手段】
上記従来の技術の課題を解決するための手段を説明する。浅溝内に埋め込み膜である二酸化シリコン膜を形成する前に、予め、浅溝の下部に絶縁性材料の微粒子を堆積しておき、浅溝内の埋め込み膜の体積を低減する。従来、埋め込みに用いられたのと同じ材料である二酸化シリコンからなる微粒子の他、他の材料の微粒子を適用することも可能である。浅溝の下部に微粒子が堆積し、微粒子間には隙間が生じるが、浅溝の上部を、プラズマＣＶＤ法等による二酸化シリコン膜等で埋め込むため、浅溝素子分離形成後のフッ酸エッチング工程で、エッチング液が二酸化シリコン膜等の隙間から進入してトランジスタ特性に悪影響を与える窪みが形成する問題は生じない。微粒子間の隙間は、浅溝素子分離形成後の熱処理工程で、基板に加わる応力を減少させる効果を有する。これにより、微細化された半導体装置でも、結晶欠陥や転位の発生がなく、拡散層やウェルのリーク電流が小さな浅溝素子分離を実現できる。
【００１１】
浅溝の下部に微粒子を堆積する方法の一例は、以下の通りである。１）二酸化シリコンからなる微粒子を、例えば約３重量％の濃度で水に混入した溶液を作製する。溶液には、微粒子間が結合するのを促進する物質を加えてもよい。２）浅溝を形成した基板表面に上記の溶液を注ぎ、バフを用いて溶液を基板に擦り付けることにより、浅溝内に微粒子を堆積させる。３）水を蒸発させ基板を乾燥した後に、基板表面に付着した微粒子を水を用いたブラシ洗浄やバフ洗浄等により除去する。４）希釈したフッ酸に基板を浸漬することにより、浅溝上部に堆積した微粒子をエッチングまたはリフトオフにより除去する。
【００１２】
本発明の方法によれば、微粒子の多くは浅溝内部へばらばらの状態を保ったまま侵入していくと考えられ、アスペクト比の大きな浅溝の下部へも、確実に微粒子を堆積することが可能である。
【００１３】
上記本発明の手段に対して、１９８８年ＤＩＥＬＥＣＴＲＩＣＳ　ＦＯＲ　ＵＬＳＩＭＵＬＴＩＬＥＶＥＬ　ＩＮＴＥＲＣＯＮＮＥＣＴＩＯＮ国際会議予稿集１１５頁乃至１１８頁（　Ｐｒｏｃｅｅｄ．　　Ｄｉｅｌｅｃｔｒｉｃｓ　ｆｏｒ　ＵＬＳＩ　Ｍｕｌｔｉｌｅｖｅｌ　Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ　Ｃｏｎｆ．　１９８８、ｐｐ１１５〜ｐｐ１１８）に記載の方法では、本発明のような基板に加わる応力を低減する効果が得られないと考えられる。理由を以下に説明する。上記予稿集では幅が０．２μｍと０．２５μｍの浅溝素子分離に適用した結果が述べられていて、塗布膜を溝の下部に形成することにより、塗布膜上に形成したＣＶＤ膜により、浅溝を隙間なく埋め込めたと述べられている。この検討で用いられている塗布膜は、９００℃３０分の水蒸気中熱処理によって、垂直方向に約２８％、体積収縮すると記されている。上記文献中には応力への言及はないが、当然、水平方向にも強い収縮の力が働くため、浅溝周辺の基板に応力が集中する。その結果、応力の大きさは、従来技術を適用した場合よりも大きくなる可能性が高い。一般的に、塗布膜を高温の熱処理が必要な工程に適用すれば、体積収縮の影響が生じる。上記文献中で用いられている塗布膜は特異なものではなく、したがって、体積収縮の大きさも塗布膜として一般的な値である。
【００１４】
一方、特許２９２１７５９号に記載された方法では、酸化雰囲気中で行うガス中蒸発法により二酸化シリコンの微粒子を形成し、これを半導体基板上に多孔質二酸化シリコン膜として形成させている。特許２９２１７５９号には、配線間の溝幅０．７μｍ、アスペクト比＝０．４の溝を埋めこむことは可能であるが、溝幅０．５μｍ、アスペクト比＝０．８の溝では溝中央に空隙が生じ、溝幅０．２５μｍ、アスペクト比＝１．６の溝では溝内に膜が形成されなかったと記載されており、特許２９２１７５９号の方法による多孔質二酸化シリコン膜の段差被覆性が低いことが分かる。特許２９２１７５９号に記載された方法では、浅溝の下部に、選択的に多孔質二酸化シリコン膜を形成することが出来ないので、浅溝の上部を二酸化シリコン膜で埋め込むこともできない。したがって、特許２９２１７５９号の多孔質二酸化シリコン膜は、微細化の進んだ半導体装置の浅溝素子分離には、全く適用することができない。
【００１５】
米国特許６２０８０３１号に記載のフレキシブル基板の製造方法では、接着層の厚さは４から５０μｍとされている。微粒子の大きさは接着層の厚さとは独立であり、接着層の厚さと同等または接着層の厚さよりも小さいと記載されている。例示されている微粒子の大きさは２から５０μｍである。ポリイミド（ｐｏｌｙｉｍｉｄｅ）、ポリエステル（ｐｏｌｙｅｓｔｅｒ）等のベース材に、微粒子が３乃至４０重量％の濃度で含まれて接着層となっている。これらの数値、記述から分かるように、上記特許に記載の方法は、あくまでプリント回路基板、特にフレキシブル基板の製造方法であり、微細な半導体装置にそのまま適用することは不可能である。
【００１６】
また、２０００年先端国際配線会議予稿集１７５頁乃至１７６頁（Ａｂｓｔｒａｃｔｓ　ｏｆ　Ａｄｖａｎｃｅｄ　Ｍｅｔａｌｌｉｚａｔｉｏｎ　Ｃｏｎｆｅｒｅｎｃｅ　２０００、ｐｐ１７５〜ｐｐ１７６）には、表面が平坦なシリコン基板上に、純水中に５％のダイアモンド微粒子を含むコロイダル溶液をスピン塗布し３００℃で熱処理することによって、多孔質ダイアモンド膜を形成する方法が開示されている。ダイヤモンド微粒子の直径は３ｎｍから６ｎｍ、平均４．４ｎｍである。低誘電率は得られているものの、層間絶縁膜への適用にはまだまだ解決すべき問題が多い。このような方法によって形成した膜は、一般に機械的強度が弱く、基板との接着力も弱いためである。層間絶縁膜として用いるためには、ドライエッチングによる加工やＣＭＰによる研磨平坦化の工程中に、膜が機械的損傷を受けたり、剥がれたりすることを防止する対策が不可欠である。機械的強度、接着力を向上させる工夫については、２００１年先端国際配線会議予稿集８頁乃至９頁（　Ａｂｓｔｒａｃｔｓ　ｏｆ　Ａｄｖａｎｃｅｄ　ＭｅｔａｌｌｉｚａｔｉｏｎＣｏｎｆｅｒｅｎｃｅ　２００１、ｐｐ８〜ｐｐ９）に記載がある。ダイヤモンドの微粒子を基板表面に堆積した後に、ヘキサクロロジシロキサン蒸気を含む雰囲気に基板を晒すことにより、ダイヤモンドの微粒子間やダイヤモンド微粒子と基板との間に結合を作り、接着性や機械的強度を改善するという内容である。層間絶縁膜への適用が目的であるため、微細な溝内への堆積等は検討されておらず、また、熱処理も３００℃でしか施されていないため、本技術をそのまま本発明のような浅溝素子分離工程に適用することはできない。
【００１７】
本発明の手段によれば、二酸化シリコン微粒子を用いた場合でも、浅溝内の二酸化シリコン微粒子間に隙間が存在することにより、従来の方法による二酸化シリコン膜よりも低誘電率の絶縁膜を形成することができ、微細化された半導体装置に適した浅溝素子分離が実現できる。微粒子間の隙間には、常圧または減圧された気体が充填されるが、気体の誘電率は一般に固体よりも低いからである。微粒子の堆積方法や溝の上部への二酸化シリコン膜の形成方法等により気体の種類、圧力は異なるが、同一の気体であれば減圧されている方が常圧よりも低い。また、二酸化シリコンよりも低誘電率の材料からなる微粒子を用いて、さらに低誘電率の絶縁膜とすることも可能である。低誘電率の材料としては、フッ素を添加した二酸化シリコン等の無機材料の他、メチル基を有する等の有機材料も選択することが可能である。同一材料の微粒子を用いる場合には、微粒子間の隙間の占める体積が大きい方が絶縁膜全体としての誘電率は低くなる。
【００１８】
なお、上記で説明した微粒子の堆積方法は一例に過ぎず、他の方法によって浅微粒子を堆積した場合にも、本発明の効果は同等にもたらされる。
【００１９】
【発明の実施の形態】
（実施例１）
図１乃至図１４を用いて本発明の一実施例を説明する。本実施例は、本発明をＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）部を有するＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ロジック半導体装置の製造に適用した実施例である。図１は本発明を適用したＣＭＯＳロジック半導体装置の断面を示す図である。シリコン基板１００の主表面には、ウェル領域１０１が形成されている。素子分離領域となる浅溝１０２が形成され、溝表面には厚さ１０ｎｍのシリコン酸化膜１０３が形成されている。浅溝１０２内部の下部約半分に、二酸化シリコンの微粒子１０４が堆積されている。浅溝１０２の幅は開口部で０．１１μｍ、底部で０．１μｍであり、深さは０．３μｍである。堆積されている微粒子１０４の平均粒径は、２０ｎｍである。浅溝１０２内部の残りの部分には、ＨＤＰを用いたプラズマＣＶＤ法による二酸化シリコン膜１０５が埋め込まれている。二酸化シリコンからなるゲート絶縁膜１０６、ポリシリコンからなるゲート（ゲート長＝５０ｎｍ）１０７、二酸化シリコン膜からなるサイドウォール１０８、拡散層１０９によりトランジスタが構成されている。ゲートのポリシリコン１０７の上層１１０と拡散層表面層１１１は、公知の自己整合シリサイド（サリサイド）形成プロセスにより、コバルトシリサイドからなる層となっている。リンを添加した二酸化シリコンからなるトランジスタ上の絶縁膜１１２の開口部（コンタクト孔）には、窒化チタン／チタン積層膜（上層／下層）１１３とタングステン膜１１４からなるをプラグが形成されている。その上層に、炭素を含む二酸化シリコンを主成分とする膜１１５や窒化シリコン膜１１６からなる層間絶縁膜、タンタル／窒化タンタル積層膜１１７、銅膜１１８らなる第１層配線を有する。さらに、窒化シリコン膜１１９、１２１、炭素を含む二酸化シリコンを主成分とする膜１２０、１２２からなる層間絶縁膜、タンタル／窒化タンタル積層膜１２３、銅膜１２４からなる第２層配線を有する。その上層には、窒化シリコン膜１２５が形成されている。本実施例のロジック半導体装置では配線層は第６層まであり、全て銅が主体の配線となっている（第３層配線以降は図示せず）。
【００２０】
図２は図１に示したロジック半導体装置の一部であるＳＲＡＭ部の浅溝素子分離領域のレイアウトを示す図である。浅溝素子分離領域２００と、活性領域２０１とに分けられている。６つのトランジスタからなるＳＲＡＭのセルは、例えば破線２０２で囲まれた領域に形成される。レイアウトルールは、最小ライン（活性領域）／最小スペース（素子分離領域）＝０．１１μｍ／０．１４μｍ、最小ピッチ＝０．２５μｍである。幅の広い浅溝分離領域に挟まれた幅の狭い活性領域に応力が集中して、結晶欠陥や転位が発生し易い。図２のＸ−Ｙで示した領域に相当する断面が図１の断面である。
【００２１】
図３乃至図１１を用いて、図１の半導体装置の製造方法を説明する。図３（ａ）は、主表面に、熱酸化により厚さ１０ｎｍのシリコン酸化膜３０１を形成し、さらにＣＶＤ法により厚さ８５ｎｍの窒化シリコン膜３０２を形成したシリコン基板３００を示す。窒化シリコン膜３０２上にレジスト膜３０３を塗布して、周知のＡｒＦ（アルゴンフッ素）レーザを用いたリソグラフィー技術によりレジスト膜３０３にパターニングを施し、このレジスト膜３０３をマスクとして、ドライエッチング技術により、基板に浅溝３０４を形成すると図３（ｂ）のようになる。浅溝３０４の開口部の幅は０．１３μｍ、底部の幅は０．１１μｍである。レジスト膜３０３を酸素アッシャにより除去した後、熱酸化により浅溝３０４内の基板表面に厚さ１０ｎｍのシリコン酸化膜（ライナー酸化膜）３０５を形成すると、図３（ｃ）のようになる。ライナー酸化膜３０５の形成前に、一旦、熱酸化により浅溝３０４内の基板表面に厚さ１０ｎｍ程度の酸化膜を形成し、希フッ酸溶液によるウェットエッチングで除去する犠牲酸化工程を挿入する場合もあるが、本実施例では採用しなかった。また、ライナー酸化膜に重ねてしかる後、浅溝３０４の内部に、平均粒径が２０ｎｍの二酸化シリコンを主成分とする微粒子を堆積させる。
【００２２】
本実施例における微粒子の堆積方法を、図１２を用いて説明する。図１２（ａ）のようにシリコン基板４００を、浅溝が形成された主表面を上に、微粒子堆積装置４０１の備える回転台４０２上に設置する。回転台４０２は回転軸４０３を中心とした水平方向の回転運動が可能となっている。回転台４０２は、上表面に開口部を有する真空チャック機構を備えている。シリコン基板４００を真空チャック機構により回転台４０２に固定した後、シリコン基板４００を回転台４０２と共に、毎分５０回転の速度で回転させた。次に、ノズル４０５から、平均粒径２０ｎｍの二酸化シリコン微粒子が混入した溶液４０４を基板４００のほぼ中央部上に注いだ。本実施例で用いた二酸化シリコン微粒子は、フュームドシリカと呼ばれる、シリコンを含む原料ガスを気相中で酸化させて形成した微粒子である。微粒子の平均粒径は、浅溝底部の幅の、４乃至５分の１以下であることが、再現性よく微粒子を堆積するのに好適であることが、発明者らの検討により、分かっている。溶液４０４の溶媒は水であり、溶液中の二酸化シリコン微粒子の体積濃度は３％である。溶液中での二酸化シリコン微粒子の凝集を防止するため、ノズル４０５の上流で溶液は攪拌されている。総量３０ｍｌの溶液４０４を注いだ。基板４００の回転は、毎分５０回転で継続したままである。この段階で、図１２（ｂ）に示すように、シリコン基板４００の表面上には、溶液４０４が拡がっている。ノズル４０５を基板４００上方から移動して除いた後、今度は、基板上方にバフ４０６を備えたヘッド４０７を設置した。さらに基板４００に向かって移動し、回転する基板４００にバフ４０６を押し当てると、図１２（ｃ）のようになった。バフ４０６から基板４００に加わる圧力は、１平方センチメートル当たり約５０ｇである。回転する基板４００にバフ４０６が接した状態のまま、ヘッド４０７はバフ４０６と共に水平方向に往復運動が可能となっている。図１２（ｄ）はヘッド４０７が右方に基板４００の半径の約１／２、移動した状態を示す図である。ヘッド４０７は左右それぞれに基板４００の半径分だけ移動して往復運動を繰り返す。ヘッド４０７の移動速度は、毎秒５ｃｍである。約６０秒後にヘッド４０７を上方に移動し、バフ４０６を基板４００から離した。図１２（ｂ）に示したノズル４０５から溶液４０４を注ぐステップ以降のステップを、何度か繰り返して行ってもよい。
【００２３】
基板４００が上記の図１２（ａ）〜（ｄ）の微粒子堆積ステップで、どのように変化するかを図４（ｄ）〜（ｆ）を用いて説明する。図３（ｃ）は、図１２（ａ）の段階に対応する。次の図４（ｄ）は、図１２（ｂ）の段階に対応する。すなわち、溶媒である水３０６に混入している二酸化シリコン微粒子３０７の一部は、浅溝３０４内に堆積しているが、浅溝３０４内のシリコン微粒子３０７の数はまだそう多くはなく、浅溝内のほとんどは溶媒の水３０６で満たされている。図４（ｅ）は、図１２（ｃ）、（ｄ）の初期の段階に対応する。浅溝３０４内の二酸化シリコン微粒子３０７の数が図４（ｄ）よりも増加し、溶媒３０６が占める体積が減少している。また、基板３００表面の窒化シリコン膜３０２上の溶媒３０６が減少する。これは、溶媒３０６の一部がバフに吸われたり、気化したためである。図４（ｆ）は、図１２（ｄ）の後、すなわちバフを基板から離した段階に相当する。浅溝３０４には二酸化シリコン微粒子３０７が堆積し、基板３００表面の窒化シリコン膜３０２上には、二酸化シリコン微粒子３０７と共に溶媒３０６の一部が残存している。
【００２４】
本実施例で用いた微粒子堆積装置４０１は堆積装置の一例に過ぎず、類似の機能、性能を有する他の装置を用いた場合にも、本実施例と同様の二酸化シリコン微粒子の堆積を実現できる場合もある。微粒子の堆積条件に関しても同じであり、本実施例の条件以外にも、本実施例と同様の二酸化シリコン微粒子の堆積を実現できる場合もある。
【００２５】
上記のステップを経た後、２００℃空気中１０分の熱処理によって基板３００を乾燥させると、図５（ｇ）のようになった。次に、基板３００表面を洗浄した。洗浄には公知の基板表面ブラシ洗浄を適用した。洗浄液は水である。図１３（ａ）に示したように、基板５００を基板表面ブラシ洗浄装置５０１の有する基板台５０２上に設置した。基板５００表面にノズル（図示せず）から水を供給しながら、回転軸５０３を中心に回転するブラシ５０４を基板５００に接触させると図１３（ｂ）のようになる。ブラシの回転数は、毎分１００回転である。ブラシ５０４は回転しながら、基板５００表面に水平な方向（図１３の紙面とは垂直な方向）に往復運動することができる。移動距離は基板５００の直径とほぼ等しく、移動速度は毎秒３ｃｍである。９０秒間、ブラシ５０４による洗浄を行った後、ブラシ５０４を基板上方から移動して除いて、今度は基板５００を回転軸５０５を中心に２分間、回転させ、乾燥した。回転速度は毎分５００回転で、約２分間、回転を継続した。上記のような洗浄により、基板３００表面のシリコン窒化膜上の二酸化シリコン微粒子３０７の多くは除去され、図５（ｈ）のようになった。
【００２６】
次に、基板３００を１：１０００に希釈したフッ酸溶液（フッ化水素の重量濃度が５０％であるフッ酸１ｍｌを、１０００ｍｌの純水で希釈した溶液）に１分間浸漬し、浅溝３０４内に堆積した二酸化シリコン微粒子の一部をエッチングまたはリフトオフにより除去すると、図５（ｉ）のようになった。浅溝３０４の底部１／２ほどにのみ微粒子３０７が残り、浅溝３０４の上部や、基板３００表面の窒化シリコン膜３０２上の微粒子は、ほぼ完全に除去された。なお、エッチング時間を変えることにより、浅溝３０４内に所望の量の微粒子３０７を残すことが可能である。特性を比較検討するため、浅溝３０４の底部約１／２に微粒子３０７を残した半導体装置の他に、約２／３、１／３、１／５、１／６、１／８、１／１０の半導体装置も本実施例の半導体装置と併せて試作した。
【００２７】
次にＨＤＰを用いたプラズマＣＶＤ法によって、上層の二酸化シリコン膜３０８を形成すると図５（ｊ）のようになった。二酸化シリコン膜３０８の厚さは、０．３μｍである。さらに、ＣＭＰにより研磨平坦化すると図６（ｋ）のようになった。基板３００表面の窒化シリコン膜３０２もＣＭＰにより研磨され、残膜厚は３５ｎｍである。浅溝３０４の上部は、プラズマＣＶＤ法による二酸化シリコン膜３０８で完全に塞がれている。浅溝３０４内への二酸化シリコン微粒子３０７の堆積ステップの後に、前記のブラシ洗浄や、フッ酸溶液によるエッチング、リフトオフのステップ等の、浅溝外の窒化シリコン膜３０２上の二酸化シリコン微粒子を除去するステップを経ても、いくつかの微粒子３０７が窒化シリコン膜３０２上に残存する場合もあるが、これらの微粒子３０７は、上記のＣＭＰによる平坦化ステップ中に、ＨＤＰによる二酸化シリコン膜３０８の一部と一緒に除去される。次に、図６（ｌ）に示すように、熱リン酸により窒化膜３０２を除去し、周知のイオン注入技術等によりウェル領域３０９を形成し、熱酸化により厚さ２ｎｍのゲート絶縁膜３１０を形成した。この際、ライナー酸化膜３０５も成長し、厚さは約１２ｎｍとなった。ゲート酸化膜３１０を窒素プラスマに晒してゲート酸化膜３１０中に窒素を導入した後、ゲートの一部となる多結晶シリコン膜３１１を形成し（図７（ｍ））、ＡｒＦ（アルゴンフッ素）レーザを用いたリソグラフィー技術により多結晶シリコン３１１上に塗布したレジスト膜にパターニングを施し、このレジスト膜をマスクとしてドライエッチング技術により、ゲートとなる多結晶シリコン層３１２を形成した。（図７（ｎ））次に、ゲート絶縁膜３１０の信頼性を向上する目的で、希フッ酸によるウェットエッチング後に、厚さ１０ｎｍ相当の熱酸化（ライト酸化）を施した。（図示せず。）この酸化により、多結晶シリコン層からなるゲート３１２端のゲート絶縁膜３１０が成長すると共に、多結晶シリコン層３１２の露出部が酸化される。また、ライナー酸化膜３０５の膜厚は約２０ｎｍまで増加した。必要なイオン注入（注入領域は図示せず）、不純物活性化のための熱処理等を行った後、ゲートのサイドウォールとなる二酸化シリコン膜３１３を形成し、エッチバックによりサイドウォール３１４を形成した。イオン注入技術等を用いて、ソース、ドレイン領域３１５を形成した後（図８（ｐ））、スパッタ法により厚さ６ｎｍのコバルト膜３１６を堆積した。（図８（ｑ））熱処理により自己整合的にコバルト珪化物層３１７、３１８を形成すると、図８（ｒ）のようになった。熱処理は２回行い、その間でシリコンと反応していないコバルトを過酸化水素水と硫酸の混合液を用いたウェットエッチングにより除去した。多結晶シリコン層３１２上と、ソース、ドレイン領域３１４上に、コバルト珪化物層３１７，３１８が形成されている。実際には、コバルト膜３１６上に、キャップ膜として窒化チタン膜を重ねて形成し（図示せず）、１回目の熱処理後に未反応のコバルトを除去した際に、一緒に除去した。コバルト珪化物層３１７、３１８のモフォロジ−の改善等が目的である。なお、本実施例では、コバルト珪化物層を形成したが、ニッケル珪化物層等、他の珪化物層を用いる場合もある。トランジスタ３１９作製のためのいくつかのイオン注入、不純物活性化のための熱処理等のステップを経た後、トランジスタ３１９上に二酸化シリコン膜３２０を形成すると、図９（ｓ）のようになった。二酸化シリコン膜３２０の形成は、ＨＤＰを用いたプラズマＣＶＤ法によって行った。次に、二酸化シリコン膜３２０の表面をＣＭＰによって、研磨平坦化すると、図９（ｔ）のようになった。二酸化シリコン膜３２０に、リソグラフィー技術とドライエッチング技術によりコンタクト孔３２１を開口し、プラズマＣＶＤ法によるチタン膜、減圧ＣＶＤ法によるに窒化チタン膜の積層膜３２２を形成し、さらに減圧ＣＶＤ法によるタングステン膜を重ねた後、ＣＭＰにより研磨平坦化してプラグを形成すると、図９（ｕ）のようになった。この後、上層の配線を形成するステップが続く。
【００２８】
炭素を含む二酸化シリコンを主成分とする膜３２４、３２６、窒化シリコン膜３２６とを形成すると、図１０（ｖ）のようになった。リスグラフィー技術とドライエッチング技術により、ヴィア孔３２７と銅配線を埋め込むための溝３２８を形成した後、窒化タンタル膜、タンタル膜の積層膜３２９を形成し、さらにスパッタとメッキによる銅膜の積層膜３３０を形成し、ＣＭＰによりヴィア孔３２７と溝３２８の内部以外の膜を除去して第１層銅配線を形成し、窒化シリコン膜３３１で覆うと、図１０（ｗ）のようになった。その上層に、炭素を含む二酸化シリコンを主成分とする膜３３２、３３４、窒化シリコン膜３３３、３３５を形成すると図１１（ｘ）のようになった。その後、第１層銅配線の形成と同様の方法で、第２層銅配線を形成し、窒化シリコン膜で覆うと、図１のようになった。なお、配線を形成するステップにおいて、窒化シリコン膜の代りに炭化シリコンを主成分とする膜を用いたり、炭素を含む二酸化シリコンを主成分とする膜の代りに、低密度でポーラスな、二酸化シリコンを含む塗布膜等を用いてもよい。窒化シリコン膜よりも炭化シリコンを主成分とする膜の方が、炭素を含む二酸化シリコン膜よりも、低密度でポーラスな、二酸化シリコンを含む塗布膜の方が低誘電率であるため、配線の信号伝達遅延の防止に効果がある。
【００２９】
次に、従来の半導体装置、製造方法を説明する。図１４は、従来の製造方法による、従来のＣＭＯＳロジック半導体装置の断面を示す図である。従来の方法を図１で示したのと同じＳＲＡＭ部を有するＣＭＯＳロジック半導体装置の製造に適用した例である。
【００３０】
シリコン基板６００の主表面には、ウェル領域６０１が形成されている。素子分離領域となる浅溝６０２が形成され、溝表面には厚さ１０ｎｍのライナー酸化膜６０３が形成されている。浅溝６０２の幅は開口部で０．１１μｍ、底部で０．１μｍであり、深さは０．３μｍである。浅溝６０２の内部には、ＨＤＰを用いたプラズマＣＶＤ法による二酸化シリコン膜６０４が埋め込まれている。
【００３１】
図１５乃至１９を用いて、図１４の半導体装置で用いた従来の浅溝素子分離形方法を説明する。図１５（ａ）は、厚さ１０ｎｍの二酸化シリコン膜７０１、厚さ８５ｎｍの窒化シリコン膜７０２を形成した後、浅溝７０３を形成し、浅溝の内部に厚さ１０ｎｍのシリコン酸化膜（ライナー酸化膜）７０４を形成したシリコン基板７００の断面を示す図である。浅溝７０３の開口部の幅は０．１３μｍ、底部の幅は０．１１μｍである。ここまでのステップは本発明による実施例、すなわち図３（ｃ）までのステップと全て同じである。
【００３２】
次にＨＤＰを用いたプラズマＣＶＤ法によって、二酸化シリコン膜７０５を形成すると図１５（ｂ）、ＣＭＰにより研磨平坦化すると図１５（ｃ）のようになった。基板７００表面の窒化シリコン膜７０２もＣＭＰにより研磨され、残膜厚は３５ｎｍである。浅溝７０３の内部は、プラズマＣＶＤ法による二酸化シリコン膜７０５で完全に埋め込まれている。
【００３３】
この後は、実施例１の半導体装置と全く同様に、従来の半導体装置を製造すると、図１４のようになった。実施例１と同じく、配線は第６層まであり、全て銅が主体の配線となっている。（第３層配線以降は図示せず。）
図１に示した本発明の製造方法による本発明の半導体装置と、図１４に示した従来の製造方法による従来の半導体装置との比較を行った。始めに、２つの半導体の電気特性を比較した。図１、図１４に示した半導体装置は、共にＳＲＡＭ部を有するＣＭＯＳロジック半導体装置である。ロジック部のトランジスタ性能を比較すると、本発明の半導体装置（図１）の方が、従来の半導体装置（図１４）よりも約１５％高速で、約１０％消費電力が小さかった。ＳＲＡＭ部のメモリ動作を比較すると、本発明の半導体装置（図１）の方が、従来の半導体装置（図１４）よりも約１０％高速で、約５％消費電力が小さかった。なお、本発明の半導体装置の良品率（製造したチップ中の良品チップの比率）が７８％であったのに対して、従来の半導体装置の良品率は３７％であった。従来の半導体装置の不良原因の多くは、素子間のショートであった。すなわち、浅溝素子分離が正常に機能していないことが原因であった。次に、図１、図１４の半導体装置と同時に、同一基板上に作製したＴＥＧ（Ｔｅｓｔ　Ｅｌｅｍｅｎｔ　Ｇｒｏｕｐ）（特性評価用のデバイス）を用いて電気特性の詳細を評価をしたところ、メモリセル１つ当たりのリーク電流や、拡散層のリーク電流に差があり、メモリセル１つ当たりのリーク電流は約２０％、拡散層のリーク電流は約１５％、いずれも本発明の半導体装置（図１）と同時に作製したＴＥＧの方が小さかった。ウェルのリーク電流は約５％、本発明の半導体装置（図１）のＴＥＧの方が小さかった。なお、ＴＥＧを用いて本発明の半導体装置のトランジスタ特性を詳しく評価したところ、ゲート長が４５ｎｍ〜０．３μｍのいずれのトランジスタにおいても、浅溝素子分離に窪みが生じた場合に観察される異常な特性は観察されず、浅溝素子分離の形状が良好であることが裏付けられた。
【００３４】
次に、２つの半導体装置の断面を透過型電子顕微鏡によって観察した。本発明による半導体装置の結果を図１６、従来の半導体装置の結果を図１７に模式的に示す。（透過型電子顕微鏡による試料の観察範囲は、微細領域に限定されるので、図１６、図１７のような半導体装置の断面全体を一度に観察することはできない。）図１６に示した本発明の半導体装置では、浅溝８０１の周囲の基板８００には、特に異常は観察されなかった。これに対して図１７の従来の半導体装置では、浅溝９０１の周囲の基板９００に、転移９０４乃至９０８が観察された。ここで、図中の転移９０４乃至９０８は、透過型電子顕微鏡による観察結果を元に、図１７の半導体装置の断面における転移の発生個所を示したものである。転移９０４乃至９０７はウェルの特性を劣化させ、リーク電流を増加させる原因になっていると考えられ、転移９０８は拡散層の特性を劣化させ、リーク電流を増加させる原因になっていると考えられる。従来の半導体装置では、浅溝９０１の内部に、二酸化シリコン膜９０３が充填されているので、酸化膜９０２の形成（ライナー酸化膜の形成とその後の酸化工程での酸化膜の成長）によって生じた応力が緩和されず、浅溝９０１の周囲の基板に、大きな応力が加わる。これが、転移９０４乃至９０８が発生した原因と考えられる。一方、本発明の装置では、浅溝８０１内部の上部のみに、二酸化シリコン膜８０５が形成されており、下部には微粒子８０３が堆積していて、微粒子間には隙間８０４が存在する。この隙間８０４が存在するため、酸化膜８０２の形成によって生じた応力が緩和され、浅溝８０１の周囲の基板に加わる応力が、従来の半導体装置よりも小さい。このため、図１６に示した従来の半導体装置のような転移の発生がないと考えられる。実際には、転移までには至らない結晶欠陥も存在している可能性が大きいが、透過電子顕微鏡では、全ての結晶欠陥を観察することはできない。
【００３５】
さらに、図１６、図１７に示した半導体装置の断面に対して、ライトエッチ（Ｗｒｉｇｈｔ　Ｅｔｃｈ）液によるエッチング処理を用いた比較を行った。ライトエッチ液は下記の手順で作製した。１）８ｇのＣｕ（ＮＯ_３）_２・３Ｈ_２Ｏを水２４０ｃｃに溶かす（液１）、２）６０ｇのＣｒＯ_３を水１２０ｃｃに溶かす（液２）、３）液１と液２とＨＮＯ_３（１２０ｃｃ）、ＣＨ_３ＣＯＯＨ（２４０ｃｃ）とを混合する。（液３）、４）液３：フッ酸を体積比＝３：１で混合した液をライトエッチ液として用いた。図１と、図１４に示した半導体装置を切断して断面を露出させた試料を、上記のライトエッチ液に３０秒間浸漬した後、断面を走査型電子顕微鏡で観察した結果を、図１８、１９に模式的に示す。図１８、図１９のコバルト珪化物層１００３、１１０３は、ライトエッチ液に含まれるフッ酸によってエッチングされていた。浅溝１００１、１１０１の周辺のシリコン基板１０００、１１００もエッチングされたが、図１８に示した本発明の半導体装置における浅溝１００１周辺のシリコン基板１０００のエッチング領域１００２よりも、図１９に示した従来の半導体装置における浅溝１１０１周辺のシリコン基板１１００のエッチング領域１１０２の方が格段に大きかった。これは図１８の浅溝１００１周辺のシリコン基板１０００よりも、図１９の浅溝１１０１周辺のシリコン基板１１００の方が、ライトエッチ液によるエッチング速度が大きかったためである。ライトエッチ液によるエッチング速度は、不純物濃度等、様々な要因により変化するが、ここでの違いは、応力の差によると考えられる。すなわち、図１８の浅溝１００１周辺のシリコン基板１０００よりも、図１９の浅溝１１０１周辺のシリコン基板１１００には、大きな応力が加わっていると考えられる。図１７と図１９の結果を合わせて考えると、転移発生個所の応力が大きいことも分かる。
【００３６】
以上の結果より、大きな応力の集中によって浅溝素子分離の周辺等に発生した結晶欠陥や転移に起因するリーク電流が、トランジスタやメモリの動作速度や消費電力に影響を与えたと考えられる。本実施例の半導体装置と併せて試作した浅溝の底部約２／３、１／３、１／５、１／６、１／８、１／１０に微粒子を堆積した半導体装置の特性も調べた。浅溝の底部約２／３、１／３、１／５、１／６、１／８に微粒子を堆積した半導体装置の特性は、本実施例の浅溝の底部約１／２に微粒子を堆積した半導体装置と同等の性能を有していた。浅溝の底部約１／８に微粒子を堆積した半導体装置のみ、従来の半導体装置の特性と変化がなく、微粒子を堆積した効果が得られなかった。本実施例のＣＭＯＳロジック半導体装置の場合には、浅溝の底部約１／８以上に微粒子を堆積することが、応力を緩和する効果得るために必要であったと考えられる。なお、必要な微粒子の量は、浅溝の寸法、アスペクト比、浅溝素子分離のレイアウト等の影響を受けるため、本実施例の数値が全ての半導体装置にそのまま適用できる訳ではない。
【００３７】
本発明の製造方法を適用した本発明の半導体装置により、基板に加わる応力が小さい浅溝素子分離が実現され、それにより結晶欠陥や転移の発生が抑制され、さらにリーク電流が減少した結果、高集積、高性能で、消費電力の小さい半導体装置を実現できた。本発明の製造方法による本発明の半導体装置の方が良品率も高かった。
【００３８】
（実施例２）
図２０乃至図２５を用いて本発明の一実施例を説明する。本実施例は、本発明をＮＯＲ型フラッシュメモリ半導体装置の製造に適用した実施例である。図２０は本発明を適用したフラッシュメモリ半導体装置のメモリセル部の浅溝素子分離領域のレイアウトを示す図である。浅溝素子分離領域１２００と、活性領域１２０１とに分けられている。レイアウトルールは、最小ライン（活性領域）／最小スペース（素子分離領域）＝０．１μｍ／０．１２μｍ、最小ピッチ＝０．２２μｍである。
【００３９】
図２１乃至図２５を用いて、本実施例における浅溝素子分離の形成方法を説明する。図２０に示したＸ−Ｙの断面が図２１乃至図２４に示した浅溝素子分離に対応する。図２１（ａ）は、実施例１と同様の方法で、深さ０．３２μｍの浅溝１３０１、厚さ９ｎｍの酸化シリコン膜（ライナー酸化膜）１３０２、厚さ９ｎｍの酸化膜１３０３、厚さ８５ｎｍの窒化シリコン膜１３０４を形成したシリコン基板１３００を示す。次に、浅溝１３０１の内部に二酸化シリコン微粒子を堆積する。本実施例では、２種類の二酸化シリコン微粒子を用いた。第一の微粒子の平均粒径は１５ｎｍであり、溶媒である水の中に体積濃度１０％となるように混入させた。第一の微粒子は実施例１と同様に、フュームドシリカである。第二の微粒子はの平均粒径は５ｎｍであり、溶媒である水の中に堆積濃度０．５％となるように混入させた。第二の微粒子は、コロイダルシリカと呼ばれる、液中で形成された微粒子である。コロイダルシリカを混入させる目的は、第一の微粒子間、微粒子と基板との結合の促進、接着性の向上である。本実施例のように、本発明の微粒子として、複数の種類の微粒子を用いることも可能である。本実施例では、第二の微粒子が、第一の微粒子間の結合を促進する材料となるが、結合を促進する材料は、微粒子に限定されない。
【００４０】
上記、第一の微粒子と第二の微粒子を上記の濃度で溶媒である水に混入させた溶液を用意した。図２１（ａ）のシリコン基板１４００を図２５（ａ）に示すように、ＣＭＰ装置の研磨定盤１４０１上に設置すると図２５（ａ）のようになった。微粒子を混入した溶液１４０２をノズル（図示せず）から基板１４００上に注ぐと図２５（ｂ）のようになる。溶液中での二酸化シリコン微粒子の凝集を防止するため、ノズルの上流で溶液は攪拌されている。溶液１４０２を注ぎながらソフトパッド１４０３を備えるヘッド１４０４を下降させて、ソフトパッド１４０３を基板１４００表面に接触させたまま、回転軸１４０５を中心にヘッド１４０４を回転させた。（図２５（ｃ））回転速度は、毎分４０回転である。回転軸１４０５には、この回転数を維持するだけのトルクを加えた。ソフトパッド１４０３を介してヘッド１４０４が基板１４００を押し付ける圧力は、５ｇ／ｃｍ^２とした。ヘッド１４０４の回転を開始した時点では、基板１４００は図２１（ｂ）のようになっていると考えられる。微粒子１３０５の一部は、溶媒である水１３０６と共に浅溝１３０１の内部に入っていて、他の微粒子１３０７は水１３０８と共に基板１３００の表面の窒化膜１３０４上等に存在している。（図示した微粒子は第一の微粒子であり、平均粒径の小さな第二の微粒子は図示せず。）３０秒間、回転を維持した後、回転を停止し、ヘッド１４０４を上昇させた。（図２５（ｄ））この段階での、基板１４００の様子を図２１（ｃ）に示す。ヘッド１４０４の回転を開始した時点よりも、多くの微粒子１３０５が浅溝１３０１の内部に入っている。基板１３００表面の窒化膜１３０４上にも、微粒子１３０７は存在するが、窒化膜１３０４上には、水はほとんど存在しない。次に、基板１４００を１００℃のホットプレート上に１０分間設置し、溶媒である水を気化させた。このステップにより、基板１４００は図２２（ｄ）乃至（ｆ）のように変化すると考えられる。すなわち、溶媒である水１３０６が徐々に気化して総量が減少していくと共に、浅溝１３０１中の微粒子１３０５が底部に向かって沈降していき、溶媒１３０６が気化し終えた時点では、ほとんどの微粒子１３０５は浅溝１３０１内の下部に存在する。（図４（ｆ）なお、本実施例では、溶媒である水を気化させる間、ホットプレートを介して、基板１４００に超音波を印加したが、溶媒中の微粒子の体積濃度等によっては、超音波の印加は必ずしも不可欠なことではない。
【００４１】
実施例１のように、図２２（ｆ）の基板１３００の浅溝１３０１内の上部に、直接、二酸化シリコン膜を形成することも可能であるが、本実施例では、上述の微粒子を堆積するステップを、もう一度繰り返した。すなわち、基板１４００をＣＭＰ装置の定盤１４０１上にもう一度設置し、溶液１４０２を注ぐと、図２５（ｂ）のようになった。溶液１４０２を注いだままヘッド１４０４を下降させ、ソフトパッド１４０３を基板１４００表面に接触させたまま、再び、回転軸１４０５を中心にヘッド１４０４を回転させた。（図２５（ｃ））回転数等の条件は、上記の１回目と全く同じである。３０秒間、回転を維持した後、ヘッド１４０４を上昇させた。（図２５（ｄ））第２回目の微粒子堆積の様子を、図２３（ｇ）乃至（ｊ）を用いて説明する。ヘッド１４０４の回転を開始した時点では、基板１４００は図２３（ｇ）のようになっていると考えられる。新たに加わった微粒子１３０９の一部は、溶媒である水１３１０と共に浅溝１３０１の内部に入っていて、他の微粒子１３１１は水１３１２と共に基板１３００の表面の窒化膜１３０４上等に存在している。（図示した微粒子は第一の微粒子であり、平均粒径の小さな第二の微粒子は図示せず。）ヘッドの回転を停止した段階での、基板１４００の様子を図２３（ｈ）に示す。回転開始時よりも多くの微粒子１３０９が浅溝１３０１の内部に入っている。基板１３００表面の窒化膜１３０４上にも、微粒子１３１１は存在するが、窒化膜１３０４上には、水はほとんど存在しない。次に、基板１４００を１００℃のホットプレート上に１０分間設置し、溶媒である水を気化させた。このステップにより、基板１４００は図２３（ｉ）、図２４（ｊ）のように変化すると考えられる。すなわち、溶媒である水１３１０が徐々に気化して総量が減少していくと共に、浅溝１３０１中の微粒子１３０９が底部に向かって沈降していき、第１回目の微粒子堆積のステップで堆積した微粒子１３０５の上に堆積していく。溶媒１３０６が気化し終えた時点では、ほとんどの微粒子１３０９は、第１回目の微粒子堆積のステップで堆積した微粒子１３０５と共に、浅溝１３０１内の下部に存在する。（図２４（ｊ））なお、溶媒である水を気化させる間、ホットプレートを介して、基板１４００に超音波を印加した。
【００４２】
次に、図２４（ｊ）の基板１３００を洗浄した。洗浄には、実施例１と同じ、公知の基板表面ブラシ洗浄を適用した。この洗浄により、基板１３００表面のシリコン窒化膜上の二酸化シリコン微粒子１３０７、１３１１の多くは除去された。
【００４３】
上記のステップの後、ＴＥＯＳとオゾンを原料とする減圧ＣＶＤ法によって、上層の二酸化シリコン膜１３１２を形成すると図２４（ｋ）のようになった。二酸化シリコン膜１３１２の厚さは、０．３５μｍである。１０００℃２時間の窒素中熱処理の後に、ＣＭＰにより研磨平坦化した。（図２４（ｌ））基板１３００表面の窒化シリコン膜１３０４もＣＭＰにより研磨され、残膜厚は５０ｎｍである。浅溝１３０１の上部は、減圧ＣＶＤ法による二酸化シリコン膜１３１２で完全に塞がれている。
【００４４】
この後のステップは、従来のＮＯＲ型フラッシュメモリ半導体装置を製造するステップと全く同様とし、本発明によるＮＯＲ型フラッシュメモリ半導体装置を製造した。
【００４５】
本発明のフラッシュメモリと従来のフラッシュメモリの性能比較を行った。本発明のフラッシュメモリの方が読出し電流が大きく、高速の動作が可能だった。セル毎の読出し電流のばらつきは、本発明のフラッシュメモリの方が小さかった。大きな応力の集中によって浅溝素子分離の周辺等に発生した結晶欠陥や転移に起因するリーク電流が、フラッシュメモリの動作に影響を与えたと考えられる。
【００４６】
本発明の製造方法を適用した本発明の半導体装置により、基板に加わる応力が小さい浅溝素子分離が実現され、それにより結晶欠陥や転移の発生が抑制され、高性能の半導体装置を実現できた。
【００４７】
（実施例３）
図２６乃至図２９を用いて、本発明の一実施例を説明する。本実施例は、本発明を、フラッシュメモリを混載したＣＭＯＳロジック半導体装置や　ＤＲＡＭ（　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に適用した実施例である。
【００４８】
図２６はフラッシュメモリを混載したＣＭＯＳロジック半導体装置の浅溝素子分離のレイアウトを示す図である。浅溝素子分離領域１５００と、活性領域１５０１とに分けられている。レイアウトルールは、最小ライン（活性領域）／最小スペース（素子分離領域）＝０．１μｍ／０．１μｍ、最小ピッチ＝０．２μｍである。図２６のＸ−Ｙがあるのは、フラッシュメモリの領域で、最小のレイアウトルール、すなわち活性領域／素子分離領域＝０．１μｍ／０．１μｍで浅溝素子分離が配置されている。図２６のＸ’−Ｙ’があるのは、ＣＭＯＳロジックの領域で、浅溝素子分離の幅がＸ−Ｙよりも大幅に広くなっている。
【００４９】
図２７はＤＲＡＭのレイアウトを示す図である。浅溝素子分離領域１６００と、活性領域１５０１とに分けられている。レイアウトルールは、最小ライン（活性領域）／最小スペース（素子分離領域）＝０．１μｍ／０．１μｍ、最小ピッチ＝０．２μｍである。図２６のＸ−Ｙでは、浅溝素子分離の幅は０．１μｍと狭い。これに対して、図２６のＸ’−Ｙ’では、浅溝素子分離の幅が広くなっている。
【００５０】
図２８を用いて、幅が狭い浅溝素子分離と幅が広い浅溝素子分離を同時に形成した例を説明する。図２８（ａ）は、浅溝１７０１、１７０２に二酸化シリコンからなる平均粒径１０ｎｍの微粒子１７０３を堆積したシリコン基板１７００の断面を示す図である。表面には厚さ６ｎｍの二酸化シリコン膜１７０５と厚さ７０ｎｍの窒化シリコン膜１７０６が形成され、窒化シリコン膜１７０６上にも二酸化シリコン微粒子１７０４が存在する。浅溝１７０１、１７０２の内部には厚さ６ｎｍのライナー酸化膜１７０７が形成されている。浅溝１７０１は幅の狭い浅溝で、図２６、図２７のＸ−Ｙに相当する。浅溝１７０２は幅の広い素子分離で、図２６、図２７のＸ’−Ｙ’に相当する。浅溝１７０１の幅は開口部で０．１μｍ、底部で０．０８μｍである。浅溝１７０２の幅は開口部で０．３μｍ、底部で０．２７μｍである。浅溝１７０１、１７０２の深さは０．２７μｍである。微粒子１７０３の堆積には回転塗布法を用いた。図２９を用いて、本実施例における微粒子の堆積方法を説明する。回転塗布装置１８００が有する回転台１８０１上に主表面を上にしてシリコン基板１８０２を設置すると図２９（ａ）のようになった。回転台１８０１は上表面に開口部を有する真空吸着機構を内蔵しており、シリコン基板１８０２と共に回転軸１８０３を中心として水平方向に回転可能である。回転台１８０１を毎分６００回転で回転させながら、ノズル１８０４から平均粒径１０ｎｍの二酸化シリコン微粒子が混入した溶液１８０５を基板４００のほぼ中央部上に注いだ。（図２９（ｂ））本実施例で用いた二酸化シリコン微粒子は、フュームドシリカと呼ばれる、シリコンを含む原料ガスを気相中で酸化させて形成した微粒子である。溶液１８０５の溶媒はイソプロピルアルコールであり、溶液中の二酸化シリコン微粒子の体積濃度は７％である。溶液中での二酸化シリコン微粒子の凝集を防止するため、ノズル１８０４の上流で溶液は攪拌されている。溶液１８０５を注ぐと、図２９（ｃ）に示すように、シリコン基板１８００の表面上には、溶液１８０５が拡がった。総量４０ｍｌの溶液１８０５を注いだ後も、５分間、回転を維持すると、図２９（ｄ）に示すように、溶液１８０５の溶媒であるイソプロピルアルコールは完全に気化し、シリコン基板１８０２上に溶液１８０５は残らなかった。この段階でのシリコン基板の様子が図２８（ａ）に相当する。
【００５１】
次に、実施例１と同じブラシ洗浄を用いて、基板表面を水で洗浄すると、図２８（ｂ）のようになった。幅の広い浅溝１７０２内の二酸化シリコン微粒子１７０３の多くが除去され、浅溝１７０２の中央の底部には微粒子の存在しない領域が出現した。一方、幅の狭い浅溝１７０１内の二酸化シリコン微粒子１７０３は、ほとんど除去されなかった。窒化シリコン膜１７０６上の微粒子１７０４の個数は減少した。この後、上層にＨＤＰを用いたプラズマＣＶＤ法により二酸化シリコン膜を形成し、ＣＭＰによって研磨平坦化すると図２８（ｃ）のようになった。幅の広い浅溝１７０２では、二酸化シリコン膜１７０８が直接溝底のライナー酸化膜１７０７上に形成されている部分があった。このように本実施例の半導体装置では、溝の底部全面に微粒子が存在する浅溝素子分離と、溝の底部の一部に微粒子が存在しない浅溝素子分離が混在する。幅の広い浅溝と幅の狭い浅溝で、微粒子の堆積の仕方が変わったり、微粒子の除去の仕方が変わったりするのは、本実施例に限定されたことではない。また、本実施例のように幅の広い浅溝で微粒子が全くない領域が出現する場合もあるし、微粒子が少ししか存在しない領域が出現する場合もある。
【００５２】
図２８（ｃ）のシリコン基板１７００に後続の処理を施して、本発明のフラッシュメモリを混載したＣＭＯＳロジック半導体装置とＤＲＡＭを製造し、従来の半導体装置との比較を行った。
【００５３】
本発明のフラッシュメモリを混載したＣＭＯＳロジック半導体装置は、従来の半導体装置よりも高速の動作が可能だった。フラッシュ部の読出し電流の増加と、ＣＭＯＳロジック部のトランジスタの性能向上によるものと考えられる。良品率は従来の半導体装置よりも約２５％向上した。また、本発明のＤＲＡＭのセルは、従来の半導体装置よりも約１５％リフレッシュ時間が長かった。これは接合リーク電流が減少したためと考えられる。
【００５４】
幅の狭い浅溝の方が、周辺のシリコン基板に応力が集中しやすい。従って、幅の狭い浅溝の内部に微粒子を堆積し、微粒子間の空隙によって応力を緩和することができれば、半導体装置の性能向上等に有効であることが裏付けられた。
【００５５】
本発明の製造方法を適用した本発明の半導体装置により、基板に加わる応力が小さい浅溝素子分離が実現され、それにより結晶欠陥や転移の発生が抑制され、高性能の半導体装置を実現できた。また、本発明は良品率の向上にも有効であった。
【００５６】
（実施例４）
図３０、図３１を用いて、本発明の一実施例を説明する。本実施例は、本発明を、実施例１と同様のＣＭＯＳロジック半導体装置に適用した実施例である。
【００５７】
本実施例では、二酸化シリコン微粒子の堆積に、電気泳動法を適用した。一般に、微粒子は溶媒中で、正または負に帯電することが知られている。このため、微粒子を混入した溶液中に２つの電極を浸漬し、両電極間に電圧を印加すると、溶液中の微粒子は、正、負、どちらかの電極に引き寄せられる。本実施例では、溶液として、溶媒であるアセトンに二酸化シリコン微粒子を混入した溶液を用いた。二酸化シリコン微粒子は、溶媒中で負に帯電するので、正電極としてシリコン基板を用いることにより、シリコン基板上に二酸化シリコン微粒子を堆積させることができた。
【００５８】
図３０に示した液槽１９００には、溶媒であるアセトンに二酸化シリコン微粒子を混入した溶液１９０１が満たされており、蓋１９０２により液槽１９００上面のほとんどの部分が覆われている。本実施例で用いた二酸化シリコン微粒子は、フュームドシリカであり、その平均粒径は５ｎｍである。溶媒中の濃度は、１体積％とした。シリコン基板１９０３は、直径がシリコン基板１９０３よりも大きな基板ホルダー１９０４に裏面を接して設置、固定されていて、シリコン基板１９０３の裏面、側面、表面周辺と基板ホルダー１９０４とは、電気的に接続されている。本実施例で用いた基板ホルダー１９０４の材質は、主にタングステンであり、基板１９０３と接しない部分は、厚さ２ｍｍのテフロン（登録商標）で覆われている（図示せず）。円筒状の電極１９０５の材質も、主にタングステンである。シリコン基板１９０３と電極１９０５の間隔は、約６ｃｍとした。ＤＣ電源１９０６から、接続ケーブル１９０７、１９０８を介して、基板ホルダー１９０４に正、電極１９０５に負の電圧を印加可能で、接続ケーブル１９０７の途中にはスイッチ１９０９が設けられている。シリコン基板１９０３の詳細を図３１乃至３３を用いて説明する。図３１（ａ）は、二酸化シリコン膜２００１、シリコン窒化膜２００２が形成され、浅溝２００３が形成されたシリコン基板２０００を示す。シリコン基板２０００表面の周辺のリング状の領域の、二酸化シリコン膜、シリコン窒化膜は除去されており、シリコンが露出している。裏面も同様にシリコンが露出している。また、浅溝２００３の内部には、ライナー酸化膜は形成されていない。このような基板を、希フッ酸で洗浄し、水洗、乾燥の後、図３０の基板ホルダー１９０４に設置した。次に、スイッチ１９０９を接続状態にすることにより、ＤＣ電源１９０５から基板ホルダー１９０４、電極１９０５に３５Ｖの電圧を加えると、僅かな電流が流れた。この状態を１分間継続した後、スイッチ１９０９を切断状態に切り替え、基板１９０３を基板ホルダー１９０４から取り外した。
【００５９】
通電中のシリコン基板１９０３の変化を図３１を用いて説明する。通電開始当初の様子を図３１（ｂ）に示す。（溶媒のアセトンは図示せず。）負に帯電した微粒子２００４は、表面の電位が最も高いであろう浅溝２００３の底部から微粒子が堆積していくと考えられる。シリコン窒化膜２００２上にも微粒子２００５は存在するが、その数は少ない。通電を続けると、図３２（ｃ）、さらには図３２（ｄ）に示すように、微粒子２００４が浅溝２００３の中に堆積していく。１分間通電を維持することにより、図３２（ｄ）のように、シリコン窒化膜２０２の途中まで微粒子２００４が堆積した。このような基板２０００を乾燥した後、１：１０００に希釈したフッ酸溶液に４０秒間浸漬し、浅溝２００３内に堆積した二酸化シリコン微粒子２００４の一部をエッチングまたはリフトオフにより除去すると、図３２（ｅ）のようになった。浅溝２００３の底部２／３ほどにのみ微粒子２００４が残り、浅溝２００３の上部や、基板２０００表面の窒化シリコン膜２００２上の微粒子は、ほぼ完全に除去された。酸素雰囲気中で熱処理することにより、浅溝２００３の内部に厚さ１０ｎｍのライナー酸化膜２００５を形成すると、図３３（ｆ）のようになった。引き続き、ＨＤＰを持ちいたプラズマＣＶＤ法により、上層の二酸化シリコン膜２００６を形成すると図３３（ｇ）、ＣＭＰにより研磨平坦化すると図３３（ｈ）のようになった。基板２０００表面の窒化シリコン膜２００２もＣＭＰにより研磨され、残膜厚は７０ｎｍである。浅溝２００３の上部は、プラズマＣＶＤ法による二酸化シリコン膜２００６で完全に塞がれている。この後は、ゲート絶縁膜の形成以外は、実施例１と同様のステップにより、ＣＭＯＳロジック半導体装置を製造した。本実施例のＣＭＯＳロジック半導体装置では、２種類のゲート絶縁膜が用いられている。高速で動作させる必要のあるトランジスタのゲート絶縁膜には、二酸化シリコン膜の厚さに換算して１．５ｎｍの窒素を含む二酸化シリコン膜を用いた。この窒素を含む二酸化シリコン膜は、熱酸化で形成した二酸化シリコン膜を、窒素プラズマに晒すことにより形成した。高耐圧である必要のあるトランジスタのゲート絶縁膜には、４ｎｍの二酸化シリコン膜を用いた。実施例１と同様に、これらの熱酸化中にはライナー酸化膜２００５も成長し、その膜厚は約２５ｎｍとなった。
【００６０】
本発明の製造方法による本発明の半導体装置と、ゲート絶縁膜の形成以外は、実施例１と同じ、従来の半導体装置との比較を行った。始めに、２つの半導体の電気特性を比較した。ロジック部のトランジスタ性能を比較すると、本発明の半導体装置の方が、従来の半導体装置よりも約１５％高速で、約１０％消費電力が小さかった。ＳＲＡＭ部のメモリ動作を比較すると、本発明の半導体装置の方が、従来の半導体装置よりも約１０％高速で、約５％消費電力が小さかった。なお、本発明の半導体装置の良品率が７３％であったのに対して、従来の半導体装置の良品率は３８％であった。従来の半導体装置の不良原因の多くは、素子間のショートであった。次に、上記の半導体装置と同時に、同一基板上に作製したＴＥＧを用いて電気特性の詳細を評価をしたところ、メモリセル１つ当たりのリーク電流や、拡散層のリーク電流に差があり、メモリセル１つ当たりのリーク電流は約２０％、拡散層のリーク電流は約１５％、いずれも本発明の半導体装置と同時に作製したＴＥＧの方が小さかった。ウェルのリーク電流は約５％、本発明の半導体装置のＴＥＧの方が小さかった。
【００６１】
次に、２つの半導体装置の断面を透過型電子顕微鏡によって観察した。本発明の半導体装置では、浅溝の周囲の基板には、特に異常は観察されなかった。従来の半導体装置では、浅溝の周囲の基板に転移が観察されたのは、実施例１と同様である。結晶欠陥や転移はウェルの特性を劣化させ、リーク電流を増加させる原因になっていると考えられ、また、拡散層の特性を劣化させ、リーク電流を増加させる原因にもなっていると考えられる。本発明の装置では、浅溝内部の下部には微粒子が堆積していて、微粒子間には隙間が存在する。この隙間が存在するため、酸化膜の形成によって生じた応力が緩和され、浅溝の周囲の基板に加わる応力が、従来の半導体装置よりも小さい。このため、従来の半導体装置のような結晶欠陥や転移の発生がないと考えられる。
【００６２】
以上の結果より、大きな応力の集中によって発生した結晶欠陥や転移に起因するリーク電流が、トランジスタやメモリの動作速度や消費電力に影響を与えたと考えられる。
【００６３】
本発明の製造方法を適用した本発明の半導体装置により、リーク電流の抑制が実現され、高集積、高性能で、消費電力の小さい半導体装置を実現できた。本発明の製造方法による本発明の半導体装置の方が良品率も高かった。
【００６４】
（実施例５）
図３４乃至図３６を用いて本発明の一実施例を説明する。本実施例は、本発明を、実施例１と同様のＣＭＯＳロジック半導体装置に適用した実施例である。本実施例では、微粒子の堆積に、実施例１乃至４とは全く異なる方法を適用した。基板を微粒子が浮遊する気体中に設置して、浅溝内に微粒子を堆積した。
【００６５】
図３４（ａ）は、浅溝２１０１を形成したシリコン基板２１００である。浅溝２１０１内にはライナー窒化膜／ライナー酸化膜の積層膜２１０２が形成されている。窒化膜、酸化膜の厚さは、共に５ｎｍである。シリコン基板２１００の表面には、厚さ７ｎｍの二酸化シリコン膜２１０３と厚さ７０ｎｍの窒化シリコン膜２１０４が形成されている。この基板２１００の浅溝２００１の内部に微粒子を堆積した。
【００６６】
図３６に示すように、基板２２００を窒素を満たしたボックス２２０１内に主表面を上向きに設置した。窒素ボックス内に平均粒径１８ｎｍのアルミナ微粒子２２０２を３０ｇを置き、窒素ボックス２２０１を介して基板２１００に超音波を印加した後、外部のモータ２２０３で駆動するファン２２０４を高速回転することによって微粒子を窒素中に浮遊させた。基板２１００は図３４（ｂ）、（ｃ）に示すように変化する。すなわち、アルミナ微粒子２１０５は徐々に浅溝２００１の底部に堆積していく。窒化シリコン膜２１０４の上にも一部のアルミナ微粒子２１０７が堆積するが、超音波が印加されているので、再び窒素中に浮遊していく割合が高い。微粒子２１０６は窒素中に浮遊している微粒子である。図３６のファン２２０４の回転を５分間継続した後、ファン２２０４を停止したが、基板２２００への超音波の印加はさらに３分間継続すると、基板２１００は図３５（ｄ）のようになった。アルミナ微粒子２１０５は浅溝２１０１の中に堆積し、一部のアルミナ微粒子２０１７が窒化シリコン膜２００４上に残った。基板２２００を窒素ボックス２２０１から取り出して、実施例１と同じ水によるブラシ洗浄を行った。この段階で、水が溶媒となり、アルミナ微粒子２１０５の一部が水に混入した可能性がある。基板２１００を乾燥した後、実施例１と同様にプラズマＣＶＤ法により二酸化シリコン膜２１０８を形成し、ＣＭＰにより研磨平坦化すると図３５（ｅ）のようになった。その後は、実施例１と同様の方法により、ＣＭＯＳロジック半導体装置を製造した。
【００６７】
本実施例でも実施例１と同様の効果が得られた。すなわち、本発明の製造方法を適用した本発明の半導体装置により、基板に加わる応力が小さい浅溝素子分離が実現され、それにより結晶欠陥や転移の発生が抑制され、さらにリーク電流が減少した結果、高集積、高性能で、消費電力の小さい半導体装置を実現できた。
【００６８】
（実施例６）
図３７を用いて本発明の一実施例を説明する。本実施例は、本発明を、実施例１と同様のＣＭＯＳロジック半導体装置に適用した実施例である。
【００６９】
図３７（ａ）本実施例で用いたシリコン基板２３００を示す。基板２３００に浅溝２３０１を形成した後、熱酸化によって、ライナー酸化膜２３０２と表面の酸化膜２３０３を同時に形成した。酸化膜２３０２、２３０３の厚さは８ｎｍである。しかる後、実施例１と同様の方法で浅溝２３０１内に平均粒径５ｎｍのアルミナ微粒子２３０４を堆積した。溶媒は水であり、アルミナ微粒子の堆積濃度は４％である。実施例１の図５（ｈ）の段階に相当するのが、本実施例の図３７（ｂ）である。浅溝２３０１の内部にはアルミナ微粒子２３０４が堆積し、基板表面の酸化膜２３０３上にも少数のアルミナ微粒子２３０４が存在する。この状態の基板２３００を８００℃５分の窒素中熱処理の後、ＣＭＰにより研磨平坦化すると、図３７（ｃ）のようになった。本実施例の浅溝２３０１はアルミナ微粒子で埋めこまれており、浅溝２３０１の上部に二酸化シリコン膜は存在しない。このような浅溝素子分離を用いて、実施例１と同様の方法により半導体装置を製造したところ、実施例１と同様の効果が得られた。すなわち、本発明の製造方法を適用した本発明の半導体装置により、基板に加わる応力が小さい浅溝素子分離が実現され、それにより結晶欠陥や転移の発生が抑制され、さらにリーク電流が減少した結果、高集積、高性能で、消費電力の小さい半導体装置を実現できた。
【００７０】
一般に、浅溝素子分離内のフッ酸に対するエッチング速度の大きな二酸化シリコン膜が後続の工程でフッ酸洗浄に晒されると窪みが形成され、トランジスタ特性に異常が生じる場合があるが、本実施例ではアルミナ微粒子を用いたため、フッ酸洗浄でも窪みを生じることがなく、浅溝の上部に二酸化シリコン膜を形成しなくても、他の実施例と同様の効果が得られた。
【００７１】
【発明の効果】
本発明により、基板に加わる応力が小さい浅溝素子分離の形成できる半導体装置の製造方法が実現でき、高集積、高性能で、低消費電力の半導体装置を実現できた。
【図面の簡単な説明】
【図１】本発明の一実施例を説明するための図。
【図２】本発明の一実施例を説明するための図。
【図３】本発明の一実施例を説明するための図。
【図４】本発明の一実施例を説明するための図。
【図５】本発明の一実施例を説明するための図。
【図６】本発明の一実施例を説明するための図。
【図７】本発明の一実施例を説明するための図。
【図８】本発明の一実施例を説明するための図。
【図９】本発明の一実施例を説明するための図。
【図１０】本発明の一実施例を説明するための図。
【図１１】本発明の一実施例を説明するための図。
【図１２】本発明の一実施例を説明するための図。
【図１３】本発明の一実施例を説明するための図。
【図１４】従来の半導体装置を説明するための図。
【図１５】従来の半導体装置の製造方法を説明するための図。
【図１６】本発明の一実施例を説明するための図。
【図１７】従来の半導体装置を説明するための図。
【図１８】本発明の一実施例を説明するための図。
【図１９】従来の半導体装置を説明するための図。
【図２０】本発明の一実施例を説明するための図。
【図２１】本発明の一実施例を説明するための図。
【図２２】本発明の一実施例を説明するための図。
【図２３】本発明の一実施例を説明するための図。
【図２４】本発明の一実施例を説明するための図。
【図２５】本発明の一実施例を説明するための図。
【図２６】本発明の一実施例を説明するための図。
【図２７】本発明の一実施例を説明するための図。
【図２８】本発明の一実施例を説明するための図。
【図２９】本発明の一実施例を説明するための図。
【図３０】本発明の一実施例を説明するための図。
【図３１】本発明の一実施例を説明するための図。
【図３２】本発明の一実施例を説明するための図。
【図３３】本発明の一実施例を説明するための図。
【図３４】本発明の一実施例を説明するための図。
【図３５】本発明の一実施例を説明するための図。
【図３６】本発明の一実施例を説明するための図。
【図３７】本発明の一実施例を説明するための図。
【符号の説明】
１００…シリコン基板、１０２…浅溝、１０４…二酸化シリコン微粒子、１０５…二酸化シリコン膜、１０６…ゲート絶縁膜、１０７…ゲート、１１０、１１１…コバルトシリサイド層、２００…浅溝素子分離領域、２０２…活性領域、３０４…浅溝、３０５…ライナー酸化膜、３０６…溶媒、３０７…二酸化シリコン微粒子、３０８…二酸化シリコン膜、３１０…ゲート酸化膜、４００…シリコン基板、４０４…溶液、４０５…ノズル、４０６…バフ、５００…シリコン基板、５０４…ブラシ、６０２…浅溝、６０３…ライナー酸化膜、６０４…二酸化シリコン膜、７００…シリコン基板、７０３…浅溝、７０５…二酸化シリコン膜、８０１…浅溝、８０３…二酸化シリコン微粒子、８０４…隙間、８０５…二酸化シリコン膜、９００…シリコン基板、９０１…浅溝、９０３…二酸化シリコン膜、９０４、９０５、９０６、９０７、９０８…転移、１００２…エッチング領域、１１０２…エッチング領域１２００…浅溝素子分離領域、１３００…シリコン基板、１３０１…浅溝、１３０５、１３０７…二酸化シリコン微粒子、１３０８…水、１３０９、１３１１…二酸化シリコン微粒子、１３１２…二酸化シリコン膜、１４００…シリコン基板、１４０１…研磨定盤、１４０２…溶液、１４０３…ソフトパッド、１５００、１６００…浅溝素子分離領域、１７００…プラグ、１７０１、１７０２…浅溝、１７０３、１７０４…二酸化シリコン微粒子、１７０８…二酸化シリコン膜、１８０２…シリコン基板、１８０５…溶液、１９００…液槽、１９０１…溶液、１９０４…シリコン基板、１９０５…電極、１９０６…ＤＣ電源、２００４…二酸化シリコン微粒子、２００６…二酸化シリコン膜、２０１７…アルミナ微粒子、２１００…シリコン基板、２１０１…浅溝、２１０５…アルミナ微粒子、２２００…シリコン基板、２２０１…窒素ボックス、２２０２…アルミナ微粒子、２３００…シリコン基板、２３０１…浅溝、２３０４、２３０５…アルミナ微粒子。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having fine shallow trench isolation and a method of manufacturing the same.
[0002]
[Prior art]
As for element isolation of a semiconductor device which is being miniaturized, shallow trench element isolation is becoming general instead of the conventional LOCOS (LOCal Oxidation of Silicon). Shallow trench isolation is also called STI (Shallow Trench Isolation).
[0003]
A conventional general shallow groove element isolation forming process will be described.
1) A silicon oxide film and a silicon nitride film are formed on the main surface of a silicon substrate by a known film forming technique. 2) A resist film is applied, and the resist film is patterned by a known lithography technique. 3) Using a resist film or a silicon nitride film as a mask, a shallow groove is formed on the surface of the silicon substrate by a known dry etching technique. 4) If necessary, a process such as oxidizing and nitriding the silicon substrate in the exposed shallow groove or depositing a silicon nitride film in the shallow groove is performed. 5) A silicon dioxide film is buried in the shallow groove by a film forming method having high step coverage such as a plasma CVD (Chemical Vapor Deposition) method using HDP (High Density Plasma). 6) Polishing and flattening using a silicon nitride film as a stopper film is performed by CMP (Chemical Mechanical Polishing). 7) The silicon nitride film is removed. 8) The silicon oxide film is removed.
[0004]
In the above-mentioned shallow groove element isolation forming step, it is becoming difficult to embed a silicon dioxide film in the shallow groove due to miniaturization of the semiconductor device. In addition to the plasma CVD method using HDP, application of a film forming method having high step coverage such as normal pressure or low pressure CVD method using TEOS (TetraEthyl Ortho Silicate or Tetra Ethoxy Silane) and ozone has been studied. However, it is difficult to embed the silicon dioxide film in the shallow groove without any gap by any of the methods. In order to solve this problem, in 1988 DIELECTICS FOR ULSI MULTILEVEL INTERCONNECTION International Conference Proceedings, pp. 115-118 (Proceded. Dielectrics for ULSI Multilevel Inter-connection 118) A method of forming a coating film under a shallow groove has been proposed.
[0005]
On the other hand, a method of applying fine particles of silicon dioxide to the manufacture of a semiconductor device is described, for example, in Japanese Patent No. 2921759. A porous silicon dioxide film having an average pore diameter of 20 nm or less is formed on a semiconductor substrate on which semiconductor circuit elements or wiring connecting them are formed. In the cited document, fine particles of silicon dioxide are formed by a gas evaporation method performed in an oxidizing atmosphere, and the fine particles are formed as a porous silicon dioxide film on a semiconductor substrate. It is said that since an interlayer insulating film having a low dielectric constant can be formed, it is effective for improving the performance of a semiconductor device.
[0006]
U.S. Pat. No. 6,208,031 discloses an example in which an adhesive layer containing insulating fine particles is used between a first wiring layer and a second wiring layer of a printed circuit board, particularly a flexible substrate. It is said that the thickness of the flexible substrate can be reduced, the thermal conductivity between the wiring layers can be increased, and the manufacturing cost is low as compared with a conventional manufacturing method using an insulating film.
[0007]
In addition, in the Abstracts of Advanced Metallization Conference 2000, pp. 175 to 176 of the 2000 Preliminary International Interconnection Conference Proceedings, a method of applying a low-dielectric-constant film on a semiconductor substrate using diamond particles is described. Has been described. Although the specific permittivity of diamond itself is as high as 5.68, a low value of 2.72 is obtained by using a porous film, and the application to a wiring interlayer film is aimed at. In the Abstracts of Advanced Metallization Conference 2001, pp8 to pp9, 2001 Abstract International Interconnection Conference Proceedings, pp. 8-9, the above study was further advanced, and hexachlorodisiloxane was used to reduce the gap between diamond particles and diamond particles. A method for improving the adhesion to a substrate and the mechanical strength is disclosed.
[0008]
[Problems to be solved by the invention]
A problem with the conventional shallow trench isolation technique is the large stress applied to the substrate. It is becoming a major obstacle with miniaturization of semiconductor devices. Many heat treatments such as oxidation and activation heat treatment after ion implantation are performed in the shallow groove element isolation forming step and the subsequent well and transistor forming steps. At this time, in the vicinity of the shallow trench isolation, a stress is generated due to a difference in thermal expansion coefficient between silicon and silicon dioxide and oxidation of the substrate silicon. This stress tends to increase with miniaturization of the element. This is because the width of the shallow groove decreases with the miniaturization of the semiconductor device, but the depth of the shallow groove does not become so small, and the aspect ratio (= depth / width) of the groove increases. In a miniaturized semiconductor device, crystal defects or dislocations may occur, and an increase in leakage current of a diffusion layer or a well or a short circuit between elements may be caused. As a result, adverse effects are caused such that high integration of the semiconductor device is hindered, performance improvement of the semiconductor device is suppressed, and power consumption of the semiconductor device increases.
[0009]
An object of the present invention is to provide a method of manufacturing a semiconductor device capable of forming a shallow trench element isolation with a small stress applied to a substrate, and to realize a semiconductor device with high integration, high performance and low power consumption.
[0010]
[Means for Solving the Problems]
Means for solving the above-mentioned problem of the conventional technique will be described. Before forming a silicon dioxide film as a buried film in the shallow groove, fine particles of an insulating material are deposited in advance under the shallow groove to reduce the volume of the buried film in the shallow groove. Conventionally, in addition to fine particles made of silicon dioxide, which is the same material used for embedding, fine particles of other materials can be applied. Fine particles are deposited in the lower part of the shallow groove, and a gap is formed between the fine particles. However, since the upper part of the shallow groove is filled with a silicon dioxide film or the like by a plasma CVD method or the like, the hydrofluoric acid etching step after the shallow groove element isolation is formed. In addition, there is no problem that the etchant enters through a gap such as a silicon dioxide film or the like to form a dent that adversely affects transistor characteristics. The gap between the fine particles has an effect of reducing the stress applied to the substrate in the heat treatment step after the formation of the shallow groove element isolation. As a result, even in a miniaturized semiconductor device, it is possible to realize a shallow trench isolation in which no crystal defects or dislocations are generated and a leak current of a diffusion layer or a well is small.
[0011]
An example of a method for depositing fine particles under the shallow groove is as follows. 1) A solution in which fine particles made of silicon dioxide are mixed in water at a concentration of, for example, about 3% by weight is prepared. A substance that promotes binding between the fine particles may be added to the solution. 2) The above solution is poured onto the surface of the substrate on which the shallow groove is formed, and the solution is rubbed against the substrate using a buff, thereby depositing fine particles in the shallow groove. 3) After evaporating water and drying the substrate, fine particles adhering to the substrate surface are removed by brush cleaning or buff cleaning using water. 4) By immersing the substrate in diluted hydrofluoric acid, fine particles deposited on the upper portion of the shallow groove are removed by etching or lift-off.
[0012]
According to the method of the present invention, it is considered that many of the fine particles enter the shallow groove while keeping the state of being separated, and the fine particles can be reliably deposited even under the shallow groove having a large aspect ratio. It is possible.
[0013]
In contrast to the means of the present invention, the proceedings of the 1988 DIELECTRICS FOR ULSIMULTIEL LEVEL INTERCONNECTION International Conference Proceedings, pp. 115-118 (Proceed. It is considered that the effect of reducing the stress applied to the simple substrate cannot be obtained. The reason will be described below. In the above proceedings, the results of application to shallow trench element isolation with widths of 0.2 μm and 0.25 μm are described. By forming a coating film below the groove, a CVD film formed on the coating film allows It is stated that the shallow groove was buried without gaps. It is described that the coating film used in this study shrinks by about 28% in the vertical direction by heat treatment in steam at 900 ° C. for 30 minutes. Although there is no mention of stress in the above document, naturally, a strong contracting force acts in the horizontal direction, so that stress concentrates on the substrate around the shallow groove. As a result, the magnitude of the stress is likely to be larger than when the conventional technique is applied. In general, when a coating film is applied to a process requiring high-temperature heat treatment, the effect of volume shrinkage occurs. The coating film used in the above document is not unique, and therefore, the magnitude of volume shrinkage is also a general value as a coating film.
[0014]
On the other hand, in the method described in Japanese Patent No. 2921759, fine particles of silicon dioxide are formed by a gas evaporation method performed in an oxidizing atmosphere, and the fine particles are formed as a porous silicon dioxide film on a semiconductor substrate. In Japanese Patent No. 2921759, although it is possible to fill a groove having a groove width of 0.7 μm and an aspect ratio of 0.4 between wirings, a groove having a groove width of 0.5 μm and an aspect ratio of 0.8 has a groove center. It is described that no film was formed in a groove having a groove width of 0.25 μm and an aspect ratio of 1.6, and the step coverage of the porous silicon dioxide film by the method of Japanese Patent No. 2921759 was described. It turns out that it is low. In the method described in Japanese Patent No. 2921759, a porous silicon dioxide film cannot be selectively formed under the shallow groove, and therefore, the upper part of the shallow groove cannot be filled with the silicon dioxide film. Therefore, the porous silicon dioxide film disclosed in Japanese Patent No. 2921759 cannot be applied at all to shallow trench isolation of a semiconductor device which has been miniaturized.
[0015]
In the method of manufacturing a flexible substrate described in US Pat. No. 6,208,031, the thickness of the adhesive layer is set to 4 to 50 μm. It is described that the size of the fine particles is independent of the thickness of the adhesive layer, and is equal to or smaller than the thickness of the adhesive layer. The size of the exemplified particles is 2 to 50 μm. Fine particles are contained in a base material such as polyimide (polyimide) or polyester (polyester) at a concentration of 3 to 40% by weight to form an adhesive layer. As can be seen from these figures and descriptions, the method described in the above patent is a method for manufacturing a printed circuit board, particularly a flexible board, and cannot be applied to a fine semiconductor device as it is.
[0016]
The Abstracts of Advanced Metallization Conference 2000, pp. 175 to 176, Abstracts of Advanced Metallurgical Conference 2000, pp. 175 to 176, contain 5% diamond fine particles in pure water on a silicon substrate with a flat surface. A method of forming a porous diamond film by spin-coating a colloidal solution and heat-treating it at 300 ° C. is disclosed. The diameter of the diamond fine particles is 3 nm to 6 nm, and the average is 4.4 nm. Although a low dielectric constant is obtained, there are still many problems to be solved when applied to an interlayer insulating film. This is because a film formed by such a method generally has low mechanical strength and low adhesion to a substrate. In order to use it as an interlayer insulating film, it is indispensable to take measures to prevent the film from being mechanically damaged or peeled off during processing by dry etching or polishing and flattening by CMP. Methods for improving mechanical strength and adhesion are described in Abstracts of Advanced Metallization Conference 2001, pp8 to pp9, Abstracts of Advanced Metallization Conference 2001, pp. 8-9. Improve adhesion and mechanical strength by depositing diamond particles on the substrate surface and then exposing the substrate to an atmosphere containing hexachlorodisiloxane vapor to form bonds between diamond particles or between diamond particles and the substrate. It is content to do. Since the purpose is to apply to an interlayer insulating film, deposition in a fine groove or the like has not been studied, and since heat treatment has been performed only at 300 ° C., the present technology can be used as it is in the present invention. It cannot be applied to the shallow trench isolation process.
[0017]
According to the means of the present invention, even when silicon dioxide fine particles are used, an insulating film having a dielectric constant lower than that of a silicon dioxide film formed by a conventional method is formed due to the presence of a gap between silicon dioxide fine particles in a shallow groove. And a shallow trench element isolation suitable for a miniaturized semiconductor device can be realized. The space between the fine particles is filled with a gas at normal pressure or reduced pressure, because the dielectric constant of gas is generally lower than that of solid. The type and pressure of the gas are different depending on the method of depositing the fine particles and the method of forming the silicon dioxide film on the upper portion of the groove, etc., but if the same gas is used, the reduced pressure is lower than normal pressure. Further, an insulating film having a lower dielectric constant can be formed by using fine particles made of a material having a lower dielectric constant than silicon dioxide. As the material having a low dielectric constant, an inorganic material such as silicon dioxide to which fluorine is added and an organic material having a methyl group can be selected. In the case of using fine particles of the same material, the larger the volume occupied by the gap between the fine particles, the lower the dielectric constant of the entire insulating film.
[0018]
Note that the method of depositing fine particles described above is merely an example, and the effects of the present invention can be equally obtained when shallow fine particles are deposited by another method.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
(Example 1)
One embodiment of the present invention will be described with reference to FIGS. This embodiment is an embodiment in which the present invention is applied to the manufacture of a CMOS (Complementary Metal Oxide Semiconductor) logic semiconductor device having an SRAM (Static Random Access Memory) section. FIG. 1 is a diagram showing a cross section of a CMOS logic semiconductor device to which the present invention is applied. On the main surface of the silicon substrate 100, a well region 101 is formed. A shallow groove 102 serving as an element isolation region is formed, and a 10-nm-thick silicon oxide film 103 is formed on the groove surface. In the lower half of the shallow groove 102, silicon dioxide fine particles 104 are deposited. The width of the shallow groove 102 is 0.11 μm at the opening and 0.1 μm at the bottom, and the depth is 0.3 μm. The average particle size of the deposited fine particles 104 is 20 nm. In the remaining portion inside the shallow groove 102, a silicon dioxide film 105 is buried by a plasma CVD method using HDP. A transistor is constituted by a gate insulating film 106 made of silicon dioxide, a gate 107 made of polysilicon (gate length = 50 nm), a sidewall 108 made of a silicon dioxide film, and a diffusion layer 109. The upper layer 110 of the gate polysilicon 107 and the diffusion layer surface layer 111 are formed of cobalt silicide by a known self-aligned silicide (salicide) forming process. A plug made of a titanium nitride / titanium laminated film (upper / lower layer) 113 and a tungsten film 114 is formed in the opening (contact hole) of the insulating film 112 on the transistor made of silicon dioxide doped with phosphorus. On the upper layer, there is provided an interlayer insulating film composed of a film 115 containing silicon dioxide containing carbon as a main component, a silicon nitride film 116, a tantalum / tantalum nitride laminated film 117, and a first layer wiring composed of a copper film 118. Further, it has an interlayer insulating film composed of silicon nitride films 119 and 121, films 120 and 122 containing silicon dioxide containing carbon as a main component, a tantalum / tantalum nitride laminated film 123, and a second layer wiring composed of a copper film. A silicon nitride film 125 is formed thereon. In the logic semiconductor device of this embodiment, the wiring layers are up to the sixth layer, and all the wiring is mainly made of copper (third layer wiring and thereafter are not shown).
[0020]
FIG. 2 is a diagram showing a layout of a shallow trench element isolation region of an SRAM part which is a part of the logic semiconductor device shown in FIG. It is divided into a shallow trench isolation region 200 and an active region 201. An SRAM cell including six transistors is formed, for example, in a region surrounded by a broken line 202. The layout rule is as follows: minimum line (active region) / minimum space (element isolation region) = 0.11 μm / 0.14 μm and minimum pitch = 0.25 μm. Stress concentrates in the narrow active region sandwiched between the wide shallow trench isolation regions, and crystal defects and dislocations are likely to occur. A cross section corresponding to the area indicated by XY in FIG. 2 is the cross section in FIG.
[0021]
The method for manufacturing the semiconductor device of FIG. 1 will be described with reference to FIGS. FIG. 3A shows a silicon substrate 300 in which a 10-nm-thick silicon oxide film 301 is formed on a main surface by thermal oxidation, and a 85-nm-thick silicon nitride film 302 is further formed by a CVD method. A resist film 303 is applied on the silicon nitride film 302, and the resist film 303 is patterned by a known lithography technique using an ArF (argon fluorine) laser, and the substrate is formed by a dry etching technique using the resist film 303 as a mask. When the shallow groove 304 is formed in FIG. The width of the opening of the shallow groove 304 is 0.13 μm, and the width of the bottom is 0.11 μm. After removing the resist film 303 with an oxygen asher, a 10 nm thick silicon oxide film (liner oxide film) 305 is formed on the substrate surface in the shallow groove 304 by thermal oxidation, as shown in FIG. Before forming the liner oxide film 305, a sacrificial oxidation process is performed in which an oxide film having a thickness of about 10 nm is once formed on the substrate surface in the shallow groove 304 by thermal oxidation and removed by wet etching with a diluted hydrofluoric acid solution. However, this was not adopted in this embodiment. After being superimposed on the liner oxide film, fine particles mainly composed of silicon dioxide having an average particle diameter of 20 nm are deposited inside the shallow groove 304.
[0022]
A method for depositing fine particles in this embodiment will be described with reference to FIG. As shown in FIG. 12A, a silicon substrate 400 is placed on a turntable 402 provided in a fine particle deposition apparatus 401 with a main surface on which a shallow groove is formed facing upward. The turntable 402 is capable of horizontal rotation about a rotation shaft 403. The turntable 402 includes a vacuum chuck mechanism having an opening on the upper surface. After the silicon substrate 400 was fixed to the turntable 402 by the vacuum chuck mechanism, the silicon substrate 400 was rotated together with the turntable 402 at a speed of 50 revolutions per minute. Next, a solution 404 mixed with silicon dioxide fine particles having an average particle diameter of 20 nm was poured from the nozzle 405 onto almost the center of the substrate 400. The silicon dioxide fine particles used in this embodiment are fine particles called fumed silica formed by oxidizing a silicon-containing source gas in a gas phase. The present inventors have found that the average particle diameter of the fine particles is preferably 4 to 5 times or less the width of the bottom of the shallow groove, which is suitable for depositing the fine particles with good reproducibility. I have. The solvent of the solution 404 is water, and the volume concentration of the silicon dioxide fine particles in the solution is 3%. The solution is stirred upstream of the nozzle 405 to prevent aggregation of the silicon dioxide fine particles in the solution. A total of 30 ml of solution 404 was poured. The rotation of the substrate 400 remains at 50 rotations per minute. At this stage, the solution 404 has spread on the surface of the silicon substrate 400 as shown in FIG. After moving the nozzle 405 from above the substrate 400 and removing it, a head 407 having a buff 406 was installed above the substrate. When the buff 406 was further moved toward the substrate 400 and pressed against the rotating substrate 400, the result was as shown in FIG. The pressure applied from buff 406 to substrate 400 is about 50 g per square centimeter. The head 407 can reciprocate in the horizontal direction together with the buff 406 while the buff 406 is in contact with the rotating substrate 400. FIG. 12D is a diagram showing a state in which the head 407 has moved to the right by about の of the radius of the substrate 400. The head 407 moves left and right by the radius of the substrate 400 and repeats reciprocating motion. The moving speed of the head 407 is 5 cm per second. After about 60 seconds, the head 407 was moved upward, and the buff 406 was separated from the substrate 400. The steps after the step of pouring the solution 404 from the nozzle 405 shown in FIG. 12B may be repeated several times.
[0023]
How the substrate 400 changes in the fine particle deposition steps of FIGS. 12A to 12D will be described with reference to FIGS. FIG. 3C corresponds to the stage of FIG. FIG. 4D corresponds to the stage of FIG. That is, a part of the silicon dioxide fine particles 307 mixed in the water 306 as a solvent is deposited in the shallow groove 304, but the number of the silicon fine particles 307 in the shallow groove 304 is not so large yet. Most of the groove is filled with the solvent water 306. FIG. 4E corresponds to the initial stage of FIGS. 12C and 12D. The number of silicon dioxide fine particles 307 in the shallow groove 304 is larger than that in FIG. 4D, and the volume occupied by the solvent 306 is smaller. Further, the amount of the solvent 306 on the silicon nitride film 302 on the surface of the substrate 300 decreases. This is because a portion of the solvent 306 was sucked or vaporized by the buff. FIG. 4F corresponds to the stage after FIG. 12D, that is, the stage where the buff is separated from the substrate. Silicon dioxide fine particles 307 are deposited in the shallow groove 304, and a part of the solvent 306 remains together with the silicon dioxide fine particles 307 on the silicon nitride film 302 on the surface of the substrate 300.
[0024]
The fine particle deposition apparatus 401 used in this embodiment is merely an example of a deposition apparatus, and the same deposition of silicon dioxide fine particles as in this embodiment can be realized even when another apparatus having similar functions and performance is used. In some cases. The same applies to the conditions for depositing the fine particles. In addition to the conditions of the present embodiment, in some cases, the same deposition of silicon dioxide fine particles as in the present embodiment can be realized.
[0025]
After the above steps, the substrate 300 was dried by a heat treatment in air at 200 ° C. for 10 minutes, and the result was as shown in FIG. Next, the surface of the substrate 300 was cleaned. For the cleaning, a known substrate surface brush cleaning was applied. The washing liquid is water. As shown in FIG. 13A, a substrate 500 was placed on a substrate table 502 of a substrate surface brush cleaning device 501. When water is supplied from a nozzle (not shown) to the surface of the substrate 500 and a brush 504 that rotates about a rotation shaft 503 is brought into contact with the substrate 500, the result is as shown in FIG. 13B. The rotation speed of the brush is 100 rotations per minute. While rotating, the brush 504 can reciprocate in a direction horizontal to the surface of the substrate 500 (a direction perpendicular to the paper surface of FIG. 13). The moving distance is almost equal to the diameter of the substrate 500, and the moving speed is 3 cm per second. After cleaning with the brush 504 for 90 seconds, the brush 504 was moved from above the substrate and removed, and then the substrate 500 was rotated about the rotation shaft 505 for 2 minutes and dried. The rotation speed was 500 revolutions per minute, and the rotation was continued for about 2 minutes. By the above-described cleaning, most of the silicon dioxide fine particles 307 on the silicon nitride film on the surface of the substrate 300 were removed, as shown in FIG.
[0026]
Next, the substrate 300 is immersed in a hydrofluoric acid solution diluted 1: 1000 (a solution obtained by diluting 1 ml of hydrofluoric acid having a weight concentration of hydrogen fluoride of 50% with 1000 ml of pure water) for 1 minute to form a shallow groove 304. FIG. 5I shows the result of removing a part of the silicon dioxide fine particles deposited therein by etching or lift-off. The fine particles 307 remained only in the bottom half of the shallow groove 304, and the fine particles on the upper part of the shallow groove 304 and on the silicon nitride film 302 on the surface of the substrate 300 were almost completely removed. By changing the etching time, a desired amount of the fine particles 307 can be left in the shallow groove 304. In order to compare and examine the characteristics, in addition to the semiconductor device in which the fine particles 307 are left at about the bottom of the shallow groove 304, about 2/3, 1/3, 1/5, 1/6, 1/8, 1 A semiconductor device of / 10 was also prototyped together with the semiconductor device of this example.
[0027]
Next, when an upper silicon dioxide film 308 was formed by plasma CVD using HDP, the result was as shown in FIG. The thickness of silicon dioxide film 308 is 0.3 μm. Further, after polishing and flattening by CMP, the result was as shown in FIG. The silicon nitride film 302 on the surface of the substrate 300 is also polished by CMP, and the remaining film thickness is 35 nm. The upper portion of the shallow groove 304 is completely closed by a silicon dioxide film 308 formed by the plasma CVD method. After the step of depositing the silicon dioxide fine particles 307 in the shallow groove 304, the silicon dioxide fine particles on the silicon nitride film 302 outside the shallow groove are removed by the brush cleaning, the etching with a hydrofluoric acid solution, the lift-off step, and the like. Even after the steps, some fine particles 307 may remain on the silicon nitride film 302. However, during the above-described planarization step by CMP, these fine particles 307 may be partially removed from the silicon dioxide film 308 by HDP. Removed together. Next, as shown in FIG. 6L, the nitride film 302 is removed by hot phosphoric acid, a well region 309 is formed by a well-known ion implantation technique or the like, and a gate insulating film 310 having a thickness of 2 nm is formed by thermal oxidation. Formed. At this time, the liner oxide film 305 also grew to have a thickness of about 12 nm. After exposing the gate oxide film 310 to nitrogen plasma and introducing nitrogen into the gate oxide film 310, a polycrystalline silicon film 311 to be a part of the gate is formed (FIG. 7 (m)), and an ArF (argon fluorine) laser The resist film applied on the polycrystalline silicon 311 was patterned by lithography using, and a polycrystalline silicon layer 312 serving as a gate was formed by dry etching using the resist film as a mask. (FIG. 7 (n)) Next, in order to improve the reliability of the gate insulating film 310, thermal oxidation (light oxidation) equivalent to a thickness of 10 nm was performed after wet etching with diluted hydrofluoric acid. By this oxidation, the gate insulating film 310 at the end of the gate 312 made of a polycrystalline silicon layer grows and the exposed portion of the polycrystalline silicon layer 312 is oxidized. Further, the thickness of the liner oxide film 305 increased to about 20 nm. After necessary ion implantation (implanted regions are not shown), heat treatment for activating impurities, and the like, a silicon dioxide film 313 serving as a gate sidewall was formed, and a sidewall 314 was formed by etch back. After forming the source and drain regions 315 by using an ion implantation technique or the like (FIG. 8 (p)), a cobalt film 316 having a thickness of 6 nm was deposited by a sputtering method. (FIG. 8 (q)) When the cobalt silicide layers 317 and 318 were formed in a self-aligned manner by the heat treatment, the result was as shown in FIG. 8 (r). The heat treatment was performed twice, during which time cobalt that had not reacted with silicon was removed by wet etching using a mixed solution of aqueous hydrogen peroxide and sulfuric acid. Cobalt silicide layers 317 and 318 are formed on polycrystalline silicon layer 312 and source / drain regions 314. In practice, a titanium nitride film was formed as a cap film on the cobalt film 316 (not shown), and was removed together with unreacted cobalt after the first heat treatment. The purpose is to improve the morphology of the cobalt silicide layers 317 and 318. Although the cobalt silicide layer is formed in this embodiment, another silicide layer such as a nickel silicide layer may be used. After several steps such as ion implantation for manufacturing the transistor 319 and heat treatment for activating impurities, a silicon dioxide film 320 is formed over the transistor 319, and the result is as illustrated in FIG. The formation of the silicon dioxide film 320 was performed by a plasma CVD method using HDP. Next, when the surface of the silicon dioxide film 320 was polished and planarized by CMP, the result was as shown in FIG. 9 (t). A contact hole 321 is opened in the silicon dioxide film 320 by a lithography technique and a dry etching technique, and a laminated film 322 of a titanium film by a plasma CVD method, a titanium nitride film by a low pressure CVD method, and a tungsten film by a low pressure CVD method Then, after polishing and flattening by CMP to form a plug, the result is as shown in FIG. 9 (u). This is followed by the step of forming the upper wiring.
[0028]
When the films 324 and 326 containing silicon dioxide containing carbon as a main component and the silicon nitride film 326 were formed, the result was as shown in FIG. After forming a via hole 327 and a groove 328 for embedding copper wiring by a lithography technique and a dry etching technique, a laminated film 329 of a tantalum nitride film and a tantalum film is formed, and further a laminated film of a copper film formed by sputtering and plating. When a layer 330 is formed, a film other than the inside of the via hole 327 and the groove 328 is removed by CMP to form a first layer copper wiring, and the layer is covered with a silicon nitride film 331, the result is as shown in FIG. When films 332 and 334 mainly containing silicon dioxide containing carbon and silicon nitride films 333 and 335 are formed thereon, the result is as shown in FIG. Thereafter, a second-layer copper wiring was formed in the same manner as the formation of the first-layer copper wiring, and was covered with a silicon nitride film, as shown in FIG. In the step of forming the wiring, a film containing silicon carbide as a main component is used instead of the silicon nitride film, or a low-density porous silicon dioxide is used instead of a film containing silicon dioxide containing carbon as a main component. May be used. Since a film containing silicon carbide as a main component has a lower dielectric constant in a low-density, porous coating film containing silicon dioxide than a silicon dioxide film containing carbon, a film containing silicon carbide as a main component has a lower dielectric constant than a silicon dioxide film containing carbon. This is effective for preventing signal transmission delay.
[0029]
Next, a conventional semiconductor device and a manufacturing method will be described. FIG. 14 is a diagram showing a cross section of a conventional CMOS logic semiconductor device according to a conventional manufacturing method. This is an example in which a conventional method is applied to the manufacture of a CMOS logic semiconductor device having the same SRAM section as shown in FIG.
[0030]
On the main surface of silicon substrate 600, well region 601 is formed. A shallow groove 602 serving as an element isolation region is formed, and a liner oxide film 603 having a thickness of 10 nm is formed on the surface of the groove. The width of the shallow groove 602 is 0.11 μm at the opening and 0.1 μm at the bottom, and the depth is 0.3 μm. Inside the shallow groove 602, a silicon dioxide film 604 is buried by a plasma CVD method using HDP.
[0031]
A conventional shallow trench isolation method used in the semiconductor device of FIG. 14 will be described with reference to FIGS. FIG. 15A shows that after forming a silicon dioxide film 701 having a thickness of 10 nm and a silicon nitride film 702 having a thickness of 85 nm, a shallow groove 703 is formed, and a silicon oxide film (liner) having a thickness of 10 nm is formed inside the shallow groove. FIG. 14 is a diagram showing a cross section of a silicon substrate 700 on which an oxide film 704 is formed. The width of the opening of the shallow groove 703 is 0.13 μm, and the width of the bottom is 0.11 μm. The steps up to this point are all the same as the embodiment according to the present invention, that is, the steps up to FIG.
[0032]
Next, a silicon dioxide film 705 was formed by a plasma CVD method using HDP, as shown in FIG. 15B, and polished and planarized by CMP, as shown in FIG. 15C. The silicon nitride film 702 on the surface of the substrate 700 is also polished by CMP, and the remaining film thickness is 35 nm. The inside of the shallow groove 703 is completely filled with a silicon dioxide film 705 by a plasma CVD method.
[0033]
Thereafter, a conventional semiconductor device was manufactured in exactly the same manner as the semiconductor device of Example 1, and the result was as shown in FIG. As in the first embodiment, the wirings are provided up to the sixth layer, and all of them are mainly made of copper. (Not shown after the third layer wiring.)
A comparison was made between the semiconductor device of the present invention according to the manufacturing method of the present invention shown in FIG. 1 and the conventional semiconductor device according to the conventional manufacturing method shown in FIG. First, the electrical characteristics of the two semiconductors were compared. Each of the semiconductor devices shown in FIGS. 1 and 14 is a CMOS logic semiconductor device having an SRAM portion. Comparing the transistor performance of the logic section, the semiconductor device of the present invention (FIG. 1) is about 15% faster and consumes about 10% less power than the conventional semiconductor device (FIG. 14). Comparing the memory operations of the SRAM section, the semiconductor device of the present invention (FIG. 1) is about 10% faster and consumes about 5% less power than the conventional semiconductor device (FIG. 14). The non-defective rate of the semiconductor device of the present invention (the ratio of non-defective chips in the manufactured chips) was 78%, whereas the non-defective rate of the conventional semiconductor device was 37%. Many of the causes of defects in conventional semiconductor devices are short circuits between elements. That is, the reason was that the shallow trench element isolation did not function properly. Next, at the same time as the semiconductor device shown in FIGS. 1 and 14, the details of the electrical characteristics were evaluated using a TEG (Test Element Group) (device for characteristic evaluation) fabricated on the same substrate. The leakage current per memory cell and the leakage current of the diffusion layer are different. The leakage current per memory cell is about 20%, and the leakage current of the diffusion layer is about 15%. At the same time, the TEG produced was smaller. The leak current of the well was about 5%, and the TEG of the semiconductor device of the present invention (FIG. 1) was smaller. In addition, when the transistor characteristics of the semiconductor device of the present invention were evaluated in detail using TEG, it was found that any of the transistors having a gate length of 45 nm to 0.3 μm showed abnormalities observed when a depression occurred in shallow trench isolation. No characteristic was observed, which confirmed that the shape of the shallow trench element isolation was good.
[0034]
Next, cross sections of the two semiconductor devices were observed with a transmission electron microscope. FIG. 16 schematically shows the result of the semiconductor device according to the present invention, and FIG. 17 shows the result of the conventional semiconductor device. (Because the observation range of the sample by the transmission electron microscope is limited to a fine region, the entire cross section of the semiconductor device as shown in FIGS. 16 and 17 cannot be observed at once.) The present invention shown in FIG. In the semiconductor device described above, no abnormality was particularly observed on the substrate 800 around the shallow groove 801. In contrast, in the conventional semiconductor device of FIG. 17, transitions 904 to 908 were observed on the substrate 900 around the shallow groove 901. Here, transitions 904 to 908 in the figure show locations of occurrence of transitions in the cross section of the semiconductor device in FIG. 17 based on observation results by a transmission electron microscope. It is considered that the transitions 904 to 907 deteriorate the properties of the well and increase the leak current, and the transition 908 deteriorates the properties of the diffusion layer and increase the leak current. . In the conventional semiconductor device, since the inside of the shallow groove 901 is filled with the silicon dioxide film 903, it is caused by the formation of the oxide film 902 (the formation of the liner oxide film and the growth of the oxide film in the subsequent oxidation step). The stress is not relieved, and a large stress is applied to the substrate around the shallow groove 901. This is considered to be the cause of the transitions 904 to 908. On the other hand, in the device of the present invention, the silicon dioxide film 805 is formed only in the upper part inside the shallow groove 801, and the fine particles 803 are deposited in the lower part, and the gap 804 exists between the fine particles. Since the gap 804 exists, the stress generated by the formation of the oxide film 802 is reduced, and the stress applied to the substrate around the shallow groove 801 is smaller than that of the conventional semiconductor device. Therefore, it is considered that the transition does not occur unlike the conventional semiconductor device shown in FIG. Actually, there is a large possibility that there are crystal defects that do not reach the transition, but it is not possible to observe all the crystal defects with a transmission electron microscope.
[0035]
Further, comparisons were made with respect to the cross sections of the semiconductor devices shown in FIGS. 16 and 17 by using an etching process with a light etch solution. The light etch solution was prepared according to the following procedure. 1) 8 g of Cu (NO ₃ ) ₂ ・ 3H ₂ Dissolve O in 240 cc of water (Liquid 1), 2) 60 g of CrO ₃ Is dissolved in 120 cc of water (Liquid 2), 3) Liquid 1 and Liquid 2 and HNO ₃ (120cc), CH ₃ Mix with COOH (240 cc). (Liquid 3), 4) A liquid obtained by mixing liquid 3: hydrofluoric acid at a volume ratio of 3: 1 was used as a light etchant. FIGS. 1 and 2 show the results of observing the cross section of the sample obtained by cutting the semiconductor device shown in FIG. 19 schematically. The cobalt silicide layers 1003 and 1103 in FIGS. 18 and 19 were etched by hydrofluoric acid contained in the light etchant. Although the silicon substrates 1000 and 1100 around the shallow trenches 1001 and 1101 were also etched, they are shown in FIG. 19 as compared with the etched region 1002 of the silicon substrate 1000 around the shallow trench 1001 in the semiconductor device of the present invention shown in FIG. The etching region 1102 of the silicon substrate 1100 around the shallow groove 1101 in the conventional semiconductor device was much larger. This is because the etching rate of the silicon substrate 1100 around the shallow groove 1101 in FIG. 19 is higher than that of the silicon substrate 1000 around the shallow groove 1001 in FIG. The etching rate by the light etchant varies depending on various factors such as the impurity concentration, and the difference here is considered to be due to the difference in stress. That is, it is considered that a larger stress is applied to the silicon substrate 1100 around the shallow groove 1101 in FIG. 19 than the silicon substrate 1000 around the shallow groove 1001 in FIG. Considering the results of FIGS. 17 and 19 together, it can also be seen that the stress at the location where the transition occurs is large.
[0036]
From the above results, it is considered that the leakage current caused by crystal defects and transitions generated around the shallow trench isolation due to large concentration of stress affected the operating speed and power consumption of transistors and memories. The characteristics of a semiconductor device in which fine particles are deposited at approximately 2/3, 1/3, 1/5, 1/6, 1/8, and 1/10 of the bottom of a shallow groove manufactured in trial with the semiconductor device of this embodiment are also examined. Was. The characteristics of a semiconductor device in which fine particles are deposited at approximately 2/3, 1/3, 1/5, 1/6, and 1/8 of the bottom of the shallow groove are as follows. It had the same performance as the deposited semiconductor device. Only the semiconductor device in which the fine particles were deposited at about 1/8 of the bottom of the shallow groove had no change from the characteristics of the conventional semiconductor device, and the effect of depositing the fine particles was not obtained. In the case of the CMOS logic semiconductor device of the present embodiment, it is considered that it was necessary to deposit fine particles on about 1/8 or more of the bottom of the shallow groove in order to obtain the effect of relaxing the stress. Since the required amount of fine particles is affected by the dimensions of the shallow groove, the aspect ratio, the layout of shallow groove element isolation, and the like, the numerical values of this embodiment cannot be applied to all semiconductor devices as they are.
[0037]
According to the semiconductor device of the present invention to which the manufacturing method of the present invention is applied, a shallow trench element isolation with a small stress applied to the substrate is realized, thereby suppressing the occurrence of crystal defects and dislocations, and further reducing the leakage current. An integrated, high-performance, and low power consumption semiconductor device was realized. The yield of the semiconductor device of the present invention according to the manufacturing method of the present invention was higher.
[0038]
(Example 2)
An embodiment of the present invention will be described with reference to FIGS. This embodiment is an embodiment in which the present invention is applied to the manufacture of a NOR flash memory semiconductor device. FIG. 20 is a diagram showing a layout of a shallow trench element isolation region in a memory cell portion of a flash memory semiconductor device to which the present invention is applied. It is divided into a shallow trench isolation region 1200 and an active region 1201. The layout rule is as follows: minimum line (active region) / minimum space (element isolation region) = 0.1 μm / 0.12 μm and minimum pitch = 0.22 μm.
[0039]
A method for forming shallow trench isolation in this embodiment will be described with reference to FIGS. The cross section taken along the line XY shown in FIG. 20 corresponds to the shallow trench isolation shown in FIGS. FIG. 21A shows a method similar to that of the first embodiment, in which a shallow groove 1301 having a depth of 0.32 μm, a silicon oxide film (liner oxide film) 1302 having a thickness of 9 nm, an oxide film 1303 having a thickness of 9 nm, and a thickness A silicon substrate 1300 on which an 85 nm silicon nitride film 1304 is formed is shown. Next, silicon dioxide fine particles are deposited inside the shallow groove 1301. In this embodiment, two types of silicon dioxide fine particles were used. The first fine particles had an average particle size of 15 nm, and were mixed into water as a solvent so as to have a volume concentration of 10%. The first fine particles are fumed silica as in Example 1. The second fine particles had an average particle size of 5 nm, and were mixed into water as a solvent so as to have a deposition concentration of 0.5%. The second fine particles are fine particles formed in a liquid called colloidal silica. The purpose of mixing the colloidal silica is to promote bonding between the first fine particles, between the fine particles and the substrate, and to improve the adhesiveness. As in the present embodiment, a plurality of types of fine particles can be used as the fine particles of the present invention. In the present embodiment, the second fine particles serve as a material for promoting the bonding between the first fine particles, but the material for promoting the bonding is not limited to the fine particles.
[0040]
A solution was prepared by mixing the first fine particles and the second fine particles at the above-described concentrations in water as a solvent. When the silicon substrate 1400 of FIG. 21A is placed on a polishing platen 1401 of a CMP apparatus as shown in FIG. 25A, the result is as shown in FIG. When a solution 1402 mixed with fine particles is poured onto a substrate 1400 from a nozzle (not shown), the result is as shown in FIG. The solution is agitated upstream of the nozzle to prevent aggregation of the silicon dioxide microparticles in the solution. The head 1404 having the soft pad 1403 was lowered while pouring the solution 1402, and the head 1404 was rotated about the rotation axis 1405 while the soft pad 1403 was in contact with the surface of the substrate 1400. (FIG. 25 (c)) The rotation speed is 40 rotations per minute. A torque was applied to the rotating shaft 1405 to maintain the number of rotations. The pressure at which the head 1404 presses the substrate 1400 via the soft pad 1403 is 5 g / cm. ² And When the rotation of the head 1404 starts, the substrate 1400 is considered to be as shown in FIG. Some of the fine particles 1305 enter the inside of the shallow groove 1301 together with water 1306 as a solvent, and the other fine particles 1307 exist together with the water 1308 on the nitride film 1304 on the surface of the substrate 1300 and the like. (The illustrated fine particles are the first fine particles, and the second fine particles having a small average particle size are not shown.) After maintaining the rotation for 30 seconds, the rotation was stopped and the head 1404 was raised. (FIG. 25D) The state of the substrate 1400 at this stage is shown in FIG. More fine particles 1305 are in the shallow groove 1301 than when the head 1404 starts rotating. Fine particles 1307 are also present on the nitride film 1304 on the surface of the substrate 1300, but water hardly exists on the nitride film 1304. Next, the substrate 1400 was placed on a hot plate at 100 ° C. for 10 minutes to evaporate water as a solvent. By this step, it is considered that the substrate 1400 changes as shown in FIGS. That is, the water 1306 as the solvent is gradually vaporized and the total amount is reduced, and the fine particles 1305 in the shallow groove 1301 are settled toward the bottom. The fine particles 1305 are present in the lower part in the shallow groove 1301. (FIG. 4F) In this example, while the water as the solvent was vaporized, the ultrasonic wave was applied to the substrate 1400 via the hot plate, but depending on the volume concentration of the fine particles in the solvent, etc. The application of sound waves is not always essential.
[0041]
As in the first embodiment, it is possible to form a silicon dioxide film directly on the upper part in the shallow groove 1301 of the substrate 1300 in FIG. 22F, but in the present embodiment, the above-described fine particles are deposited. The steps were repeated once. That is, when the substrate 1400 was placed again on the surface plate 1401 of the CMP apparatus and the solution 1402 was poured, the result was as shown in FIG. The head 1404 was lowered while the solution 1402 was poured, and the head 1404 was again rotated about the rotation axis 1405 while keeping the soft pad 1403 in contact with the surface of the substrate 1400. (FIG. 25 (c)) The conditions such as the number of revolutions are exactly the same as the first time. After maintaining the rotation for 30 seconds, the head 1404 was raised. (FIG. 25D) The state of the second particle deposition will be described with reference to FIGS. When the rotation of the head 1404 starts, it is considered that the substrate 1400 is as shown in FIG. Part of the newly added fine particles 1309 is inside the shallow groove 1301 together with water 1310 as a solvent, and other fine particles 1311 are present on the nitride film 1304 on the surface of the substrate 1300 together with the water 1312. . (The illustrated fine particles are the first fine particles, and the second fine particles having a small average particle size are not shown.) The state of the substrate 1400 at the stage where the rotation of the head is stopped is shown in FIG. More particles 1309 are in the shallow groove 1301 than at the start of rotation. Although the fine particles 1311 are also present on the nitride film 1304 on the surface of the substrate 1300, water hardly exists on the nitride film 1304. Next, the substrate 1400 was placed on a hot plate at 100 ° C. for 10 minutes to evaporate water as a solvent. By this step, it is considered that the substrate 1400 changes as shown in FIGS. 23 (i) and 24 (j). That is, the water 1310 as a solvent is gradually vaporized and the total amount is reduced, and the fine particles 1309 in the shallow groove 1301 are settled to the bottom, and the fine particles deposited in the first fine particle deposition step are formed. It is deposited on 1305. At the time when the solvent 1306 has been vaporized, most of the fine particles 1309 are present in the lower part of the shallow groove 1301 together with the fine particles 1305 deposited in the first fine particle deposition step. (FIG. 24 (j)) Note that while water as a solvent was vaporized, ultrasonic waves were applied to the substrate 1400 via a hot plate.
[0042]
Next, the substrate 1300 of FIG. 24 (j) was cleaned. For the cleaning, the same well-known substrate surface brush cleaning as in Example 1 was applied. By this cleaning, most of the silicon dioxide fine particles 1307 and 1311 on the silicon nitride film on the surface of the substrate 1300 were removed.
[0043]
After the above steps, an upper silicon dioxide film 1312 was formed by a low pressure CVD method using TEOS and ozone as raw materials, as shown in FIG. The thickness of silicon dioxide film 1312 is 0.35 μm. After heat treatment in nitrogen at 1000 ° C. for 2 hours, polishing and flattening were performed by CMP. (FIG. 24 (l)) The silicon nitride film 1304 on the surface of the substrate 1300 is also polished by CMP, and the remaining film thickness is 50 nm. The upper part of the shallow groove 1301 is completely closed by a silicon dioxide film 1312 formed by a low pressure CVD method.
[0044]
Subsequent steps were exactly the same as those for manufacturing a conventional NOR flash memory semiconductor device, and a NOR flash memory semiconductor device according to the present invention was manufactured.
[0045]
Performance comparison between the flash memory of the present invention and the conventional flash memory was performed. The flash memory of the present invention has a higher read current and can operate at a higher speed. The variation of the read current for each cell was smaller in the flash memory of the present invention. It is considered that a leakage current caused by crystal defects and transitions generated around the shallow trench isolation due to a large concentration of stress affected the operation of the flash memory.
[0046]
The semiconductor device of the present invention to which the manufacturing method of the present invention is applied achieves shallow trench isolation with small stress applied to the substrate, thereby suppressing the occurrence of crystal defects and dislocations and realizing a high-performance semiconductor device. .
[0047]
(Example 3)
One embodiment of the present invention will be described with reference to FIGS. This embodiment is an embodiment in which the present invention is applied to a CMOS logic semiconductor device and a DRAM (Dynamic Random Access Memory) in which a flash memory is mounted.
[0048]
FIG. 26 is a diagram showing a layout of shallow trench element isolation of a CMOS logic semiconductor device incorporating a flash memory. It is divided into a shallow trench element isolation region 1500 and an active region 1501. The layout rule is as follows: minimum line (active region) / minimum space (element isolation region) = 0.1 μm / 0.1 μm and minimum pitch = 0.2 μm. XY in FIG. 26 is the area of the flash memory where the shallow trench isolation is arranged with the minimum layout rule, that is, active area / element isolation area = 0.1 μm / 0.1 μm. In FIG. 26, X'-Y 'is a CMOS logic region where the width of shallow trench isolation is much wider than XY.
[0049]
FIG. 27 shows a layout of the DRAM. It is divided into a shallow trench isolation region 1600 and an active region 1501. The layout rule is as follows: minimum line (active region) / minimum space (element isolation region) = 0.1 μm / 0.1 μm and minimum pitch = 0.2 μm. 26, the width of the shallow trench isolation is as narrow as 0.1 μm. On the other hand, the width of the shallow groove element isolation is wide in X'-Y 'of FIG.
[0050]
With reference to FIG. 28, an example in which a shallow trench isolation with a narrow width and a shallow trench isolation with a wide width are formed simultaneously will be described. FIG. 28A is a diagram showing a cross section of a silicon substrate 1700 in which fine particles 1703 made of silicon dioxide and having an average particle diameter of 10 nm are deposited in shallow grooves 1701 and 1702. A silicon dioxide film 1705 having a thickness of 6 nm and a silicon nitride film 1706 having a thickness of 70 nm are formed on the surface, and silicon dioxide fine particles 1704 also exist on the silicon nitride film 1706. A liner oxide film 1707 having a thickness of 6 nm is formed inside the shallow grooves 1701 and 1702. The shallow groove 1701 is a shallow groove having a small width, and corresponds to XY in FIGS. The shallow groove 1702 is a device isolation having a wide width and corresponds to X′-Y ′ in FIGS. The width of the shallow groove 1701 is 0.1 μm at the opening and 0.08 μm at the bottom. The width of the shallow groove 1702 is 0.3 μm at the opening and 0.27 μm at the bottom. The depth of the shallow grooves 1701 and 1702 is 0.27 μm. The spin coating method was used for depositing the fine particles 1703. With reference to FIG. 29, a method for depositing fine particles in this embodiment will be described. FIG. 29A shows a silicon substrate 1802 placed on a turntable 1801 of the spin coating apparatus 1800 with its main surface facing upward. The turntable 1801 has a built-in vacuum suction mechanism having an opening on its upper surface, and can rotate in the horizontal direction about a rotation axis 1803 together with the silicon substrate 1802. While rotating the turntable 1801 at 600 revolutions per minute, a solution 1805 mixed with silicon dioxide fine particles having an average particle diameter of 10 nm was poured from the nozzle 1804 onto almost the center of the substrate 400. (FIG. 29B) The silicon dioxide fine particles used in this example are fine particles called fumed silica formed by oxidizing a raw material gas containing silicon in a gas phase. The solvent of the solution 1805 is isopropyl alcohol, and the volume concentration of the silicon dioxide fine particles in the solution is 7%. The solution is agitated upstream of the nozzle 1804 to prevent aggregation of the silicon dioxide particles in the solution. When the solution 1805 was poured, the solution 1805 spread on the surface of the silicon substrate 1800 as shown in FIG. If the rotation is maintained for 5 minutes after pouring a total amount of 40 ml of the solution 1805, the isopropyl alcohol as the solvent of the solution 1805 is completely vaporized as shown in FIG. Did not remain. The state of the silicon substrate at this stage corresponds to FIG.
[0051]
Next, when the substrate surface was washed with water using the same brush washing as in Example 1, the result was as shown in FIG. Most of the silicon dioxide fine particles 1703 in the wide shallow groove 1702 were removed, and a region where no fine particles were present appeared at the bottom of the center of the shallow groove 1702. On the other hand, the silicon dioxide fine particles 1703 in the narrow shallow groove 1701 were hardly removed. The number of fine particles 1704 on the silicon nitride film 1706 was reduced. Thereafter, a silicon dioxide film was formed on the upper layer by a plasma CVD method using HDP, and polished and flattened by CMP, as shown in FIG. 28C. In the wide shallow groove 1702, there was a portion where the silicon dioxide film 1708 was formed directly on the liner oxide film 1707 at the bottom of the groove. As described above, in the semiconductor device of the present embodiment, shallow groove element isolation in which fine particles are present on the entire bottom surface of the groove and shallow groove element isolation in which fine particles are not present in a part of the groove bottom are mixed. It is not limited to the present embodiment that the method of depositing fine particles and the method of removing fine particles change between a wide shallow groove and a narrow shallow groove. Further, as in the present embodiment, a region where no fine particles exist at all in a wide shallow groove, or a region where only a small amount of fine particles exist may occur.
[0052]
Subsequent processing was performed on the silicon substrate 1700 of FIG. 28C to manufacture a CMOS logic semiconductor device and a DRAM in which the flash memory of the present invention was mounted, and a comparison with a conventional semiconductor device was performed.
[0053]
The CMOS logic semiconductor device incorporating the flash memory of the present invention can operate at a higher speed than the conventional semiconductor device. This is considered to be due to an increase in the read current in the flash unit and an improvement in the performance of the transistor in the CMOS logic unit. The non-defective rate was improved by about 25% compared with the conventional semiconductor device. Further, the DRAM cell of the present invention has a refresh time which is about 15% longer than that of the conventional semiconductor device. This is probably because the junction leakage current has decreased.
[0054]
In a shallow groove having a smaller width, stress tends to concentrate on the surrounding silicon substrate. Therefore, it was proved that it would be effective to improve the performance of a semiconductor device if fine particles could be deposited inside the shallow groove having a small width and the stress could be reduced by the gap between the fine particles.
[0055]
The semiconductor device of the present invention to which the manufacturing method of the present invention is applied achieves shallow trench isolation with small stress applied to the substrate, thereby suppressing the occurrence of crystal defects and dislocations and realizing a high-performance semiconductor device. . The present invention was also effective in improving the yield rate.
[0056]
(Example 4)
An embodiment of the present invention will be described with reference to FIGS. The present embodiment is an embodiment in which the present invention is applied to a CMOS logic semiconductor device similar to the first embodiment.
[0057]
In this embodiment, an electrophoresis method was applied to the deposition of silicon dioxide fine particles. Generally, fine particles are known to be positively or negatively charged in a solvent. For this reason, when two electrodes are immersed in a solution mixed with fine particles and a voltage is applied between both electrodes, the fine particles in the solution are attracted to either the positive or negative electrode. In this example, a solution in which silicon dioxide fine particles were mixed in acetone as a solvent was used as the solution. Since the silicon dioxide fine particles are negatively charged in the solvent, the silicon dioxide fine particles could be deposited on the silicon substrate by using the silicon substrate as the positive electrode.
[0058]
The liquid tank 1900 shown in FIG. 30 is filled with a solution 1901 in which silicon dioxide fine particles are mixed in acetone as a solvent, and most of the upper surface of the liquid tank 1900 is covered with a lid 1902. The silicon dioxide fine particles used in this example are fumed silica, and the average particle size is 5 nm. The concentration in the solvent was 1% by volume. The silicon substrate 1903 is installed and fixed with its back surface in contact with a substrate holder 1904 having a diameter larger than that of the silicon substrate 1903. The back surface, the side surface, and the periphery of the silicon substrate 1903 are electrically connected to the substrate holder 1904. ing. The material of the substrate holder 1904 used in the present embodiment is mainly tungsten, and the portion not in contact with the substrate 1903 is covered with Teflon (registered trademark) having a thickness of 2 mm (not shown). The material of the cylindrical electrode 1905 is also mainly tungsten. The distance between the silicon substrate 1903 and the electrode 1905 was about 6 cm. A positive voltage can be applied to the substrate holder 1904 and a negative voltage can be applied to the electrode 1905 from the DC power supply 1906 via the connection cables 1907 and 1908. A switch 1909 is provided in the connection cable 1907. Details of the silicon substrate 1903 will be described with reference to FIGS. FIG. 31A shows a silicon substrate 2000 on which a silicon dioxide film 2001 and a silicon nitride film 2002 are formed and a shallow groove 2003 is formed. The silicon dioxide film and the silicon nitride film in the ring-shaped region around the surface of the silicon substrate 2000 have been removed, exposing the silicon. Silicon is similarly exposed on the back surface. Further, no liner oxide film is formed inside the shallow groove 2003. Such a substrate was washed with diluted hydrofluoric acid, washed with water and dried, and then placed on the substrate holder 1904 shown in FIG. Next, when a voltage of 35 V was applied from the DC power supply 1905 to the substrate holder 1904 and the electrode 1905 by setting the switch 1909 to the connected state, a slight current flowed. After continuing this state for one minute, the switch 1909 was switched to the cut state, and the substrate 1903 was removed from the substrate holder 1904.
[0059]
The change of the silicon substrate 1903 during energization will be described with reference to FIG. FIG. 31B shows the state at the beginning of energization. (Acetone as a solvent is not shown.) It is considered that the negatively charged fine particles 2004 are deposited from the bottom of the shallow groove 2003 where the potential of the surface is the highest. Although the fine particles 2005 are also present on the silicon nitride film 2002, the number thereof is small. When energization is continued, fine particles 2004 accumulate in the shallow groove 2003 as shown in FIG. 32 (c) and further, FIG. 32 (d). By maintaining the current supply for one minute, the fine particles 2004 were deposited halfway in the silicon nitride film 202 as shown in FIG. After the substrate 2000 is dried, the substrate 2000 is immersed in a hydrofluoric acid solution diluted 1: 1000 for 40 seconds to remove a part of the silicon dioxide fine particles 2004 deposited in the shallow groove 2003 by etching or lift-off. e). The fine particles 2004 remain only in the bottom 2/3 of the shallow groove 2003, and the fine particles on the upper part of the shallow groove 2003 and on the silicon nitride film 2002 on the surface of the substrate 2000 are almost completely removed. When a liner oxide film 2005 having a thickness of 10 nm is formed inside the shallow groove 2003 by performing a heat treatment in an oxygen atmosphere, the result is as shown in FIG. Subsequently, an upper silicon dioxide film 2006 was formed by plasma CVD with HDP, as shown in FIG. 33 (g), and polished and planarized by CMP, as shown in FIG. 33 (h). The silicon nitride film 2002 on the surface of the substrate 2000 is also polished by CMP, and the remaining film thickness is 70 nm. The upper portion of the shallow groove 2003 is completely closed by a silicon dioxide film 2006 formed by a plasma CVD method. Thereafter, a CMOS logic semiconductor device was manufactured by the same steps as in Example 1 except for the formation of the gate insulating film. In the CMOS logic semiconductor device of this embodiment, two types of gate insulating films are used. As a gate insulating film of a transistor that needs to operate at high speed, a silicon dioxide film containing 1.5 nm of nitrogen in terms of the thickness of the silicon dioxide film was used. The nitrogen-containing silicon dioxide film was formed by exposing the silicon dioxide film formed by thermal oxidation to nitrogen plasma. A 4 nm silicon dioxide film was used as a gate insulating film of a transistor that needs to have a high breakdown voltage. As in Example 1, during these thermal oxidations, a liner oxide film 2005 also grew, and its film thickness was about 25 nm.
[0060]
A comparison was made between the semiconductor device of the present invention according to the manufacturing method of the present invention and a conventional semiconductor device, which was the same as Example 1 except for the formation of the gate insulating film. First, the electrical characteristics of the two semiconductors were compared. Comparing the transistor performance of the logic section, the semiconductor device of the present invention is about 15% faster and consumes about 10% less power than the conventional semiconductor device. Comparing the memory operations of the SRAM section, the semiconductor device of the present invention is about 10% faster and consumes about 5% less power than the conventional semiconductor device. The non-defective rate of the semiconductor device of the present invention was 73%, whereas the non-defective rate of the conventional semiconductor device was 38%. Many of the causes of defects in conventional semiconductor devices are short circuits between elements. Next, at the same time as the above-described semiconductor device, when the details of the electrical characteristics were evaluated using a TEG manufactured on the same substrate, there was a difference in the leak current per memory cell and the leak current of the diffusion layer. The leak current per memory cell was about 20%, and the leak current of the diffusion layer was about 15%. In each case, the TEG manufactured simultaneously with the semiconductor device of the present invention was smaller. The leak current of the well was about 5%, and the TEG of the semiconductor device of the present invention was smaller.
[0061]
Next, cross sections of the two semiconductor devices were observed with a transmission electron microscope. In the semiconductor device of the present invention, no abnormality was particularly observed on the substrate around the shallow groove. In the conventional semiconductor device, the transition was observed on the substrate around the shallow groove, as in the first embodiment. It is thought that crystal defects and dislocations cause the well characteristics to deteriorate and increase the leak current, and also cause the diffusion layer characteristics to deteriorate and increase the leak current. . In the apparatus of the present invention, fine particles are deposited in the lower portion inside the shallow groove, and a gap exists between the fine particles. Since this gap exists, the stress generated by the formation of the oxide film is reduced, and the stress applied to the substrate around the shallow groove is smaller than that of the conventional semiconductor device. For this reason, it is considered that there is no occurrence of crystal defects and transition unlike the conventional semiconductor device.
[0062]
From the above results, it is considered that the leakage current caused by the crystal defects and the transition caused by the concentration of the large stress has affected the operation speed and the power consumption of the transistor and the memory.
[0063]
According to the semiconductor device of the present invention to which the manufacturing method of the present invention is applied, suppression of leakage current is realized, and a semiconductor device with high integration, high performance, and low power consumption can be realized. The yield of the semiconductor device of the present invention according to the manufacturing method of the present invention was higher.
[0064]
(Example 5)
An embodiment of the present invention will be described with reference to FIGS. The present embodiment is an embodiment in which the present invention is applied to a CMOS logic semiconductor device similar to the first embodiment. In the present embodiment, a completely different method from that of Embodiments 1 to 4 was applied to the deposition of fine particles. The substrate was placed in a gas in which the particles were suspended, and the particles were deposited in the shallow groove.
[0065]
FIG. 34A shows a silicon substrate 2100 on which a shallow groove 2101 is formed. A laminated film 2102 of a liner nitride film / liner oxide film is formed in the shallow groove 2101. The thickness of each of the nitride film and the oxide film is 5 nm. On the surface of the silicon substrate 2100, a silicon dioxide film 2103 having a thickness of 7 nm and a silicon nitride film 2104 having a thickness of 70 nm are formed. Fine particles were deposited inside the shallow groove 2001 of the substrate 2100.
[0066]
As shown in FIG. 36, a substrate 2200 was placed in a box 2201 filled with nitrogen with its main surface facing upward. 30 g of alumina fine particles 2202 having an average particle diameter of 18 nm is placed in a nitrogen box, ultrasonic waves are applied to the substrate 2100 through the nitrogen box 2201, and the fan 2204 driven by an external motor 2203 is rotated at a high speed to remove the fine particles. Float in nitrogen. The substrate 2100 changes as shown in FIGS. That is, the alumina fine particles 2105 gradually accumulate on the bottom of the shallow groove 2001. Some alumina fine particles 2107 are also deposited on the silicon nitride film 2104, but since ultrasonic waves are applied, the ratio of floating in nitrogen again is high. The fine particles 2106 are fine particles floating in nitrogen. After continuing the rotation of the fan 2204 in FIG. 36 for 5 minutes, the fan 2204 was stopped. However, when the application of the ultrasonic wave to the substrate 2200 was continued for another 3 minutes, the substrate 2100 became as shown in FIG. The alumina fine particles 2105 were deposited in the shallow groove 2101, and part of the alumina fine particles 2017 remained on the silicon nitride film 2004. The substrate 2200 was taken out of the nitrogen box 2201 and subjected to the same brush cleaning with water as in Example 1. At this stage, there is a possibility that water becomes a solvent and a part of the alumina fine particles 2105 is mixed into the water. After the substrate 2100 was dried, a silicon dioxide film 2108 was formed by the plasma CVD method in the same manner as in Example 1, and polished and flattened by the CMP, as shown in FIG. Thereafter, a CMOS logic semiconductor device was manufactured in the same manner as in Example 1.
[0067]
In this embodiment, the same effect as that of the first embodiment was obtained. That is, the semiconductor device of the present invention to which the manufacturing method of the present invention is applied achieves a shallow trench element isolation with a small stress applied to the substrate, thereby suppressing the occurrence of crystal defects and dislocations and further reducing the leak current. A semiconductor device with high integration, high performance, and low power consumption was realized.
[0068]
(Example 6)
An embodiment of the present invention will be described with reference to FIG. The present embodiment is an embodiment in which the present invention is applied to a CMOS logic semiconductor device similar to the first embodiment.
[0069]
FIG. 37A shows a silicon substrate 2300 used in this example. After forming the shallow groove 2301 in the substrate 2300, a liner oxide film 2302 and a surface oxide film 2303 were simultaneously formed by thermal oxidation. The thickness of the oxide films 2302 and 2303 is 8 nm. Thereafter, alumina fine particles 2304 having an average particle size of 5 nm were deposited in the shallow groove 2301 in the same manner as in Example 1. The solvent is water, and the deposition concentration of the alumina fine particles is 4%. FIG. 37B of the present embodiment corresponds to the stage of FIG. 5H of the first embodiment. Alumina fine particles 2304 are deposited inside the shallow groove 2301, and a small number of alumina fine particles 2304 also exist on the oxide film 2303 on the substrate surface. After heat-treating the substrate 2300 in this state in nitrogen at 800 ° C. for 5 minutes, the substrate 2300 was polished and flattened by CMP, as shown in FIG. 37C. The shallow groove 2301 of this embodiment is filled with alumina fine particles, and the silicon dioxide film does not exist on the shallow groove 2301. A semiconductor device was manufactured by the same method as in Example 1 using such a shallow trench isolation, and the same effect as in Example 1 was obtained. That is, the semiconductor device of the present invention to which the manufacturing method of the present invention is applied achieves a shallow trench element isolation with a small stress applied to the substrate, thereby suppressing the occurrence of crystal defects and dislocations and further reducing the leak current. A semiconductor device with high integration, high performance, and low power consumption was realized.
[0070]
In general, when a silicon dioxide film having a large etching rate with respect to hydrofluoric acid in a shallow trench element isolation is exposed to hydrofluoric acid cleaning in a subsequent process, a dent is formed, and abnormalities may occur in transistor characteristics. Since the alumina fine particles were used, no depression occurred even in the cleaning with hydrofluoric acid, and the same effect as that of the other examples was obtained without forming a silicon dioxide film on the shallow groove.
[0071]
【The invention's effect】
According to the present invention, a method of manufacturing a semiconductor device capable of forming a shallow groove element isolation with a small stress applied to a substrate can be realized, and a semiconductor device with high integration, high performance, and low power consumption can be realized.
[Brief description of the drawings]
FIG. 1 is a diagram for explaining an embodiment of the present invention.
FIG. 2 is a diagram for explaining one embodiment of the present invention.
FIG. 3 is a diagram for explaining one embodiment of the present invention.
FIG. 4 is a diagram for explaining one embodiment of the present invention.
FIG. 5 is a diagram for explaining one embodiment of the present invention.
FIG. 6 is a diagram for explaining one embodiment of the present invention.
FIG. 7 is a diagram for explaining one embodiment of the present invention.
FIG. 8 is a diagram for explaining one embodiment of the present invention.
FIG. 9 is a diagram for explaining one embodiment of the present invention.
FIG. 10 is a diagram for explaining one embodiment of the present invention.
FIG. 11 is a diagram for explaining one embodiment of the present invention.
FIG. 12 is a diagram for explaining one embodiment of the present invention.
FIG. 13 is a diagram for explaining one embodiment of the present invention.
FIG. 14 is a diagram illustrating a conventional semiconductor device.
FIG. 15 is a diagram illustrating a conventional method of manufacturing a semiconductor device.
FIG. 16 is a diagram for explaining one embodiment of the present invention.
FIG. 17 is a diagram illustrating a conventional semiconductor device.
FIG. 18 is a diagram for explaining one embodiment of the present invention.
FIG. 19 is a diagram illustrating a conventional semiconductor device.
FIG. 20 is a diagram illustrating an example of the present invention.
FIG. 21 is a diagram illustrating an example of the present invention.
FIG. 22 is a diagram illustrating an example of the present invention.
FIG. 23 is a diagram illustrating an example of the present invention.
FIG. 24 is a diagram illustrating an example of the present invention.
FIG. 25 is a diagram for explaining one embodiment of the present invention.
FIG. 26 is a diagram illustrating an example of the present invention.
FIG. 27 is a diagram illustrating an example of the present invention.
FIG. 28 is a diagram illustrating an example of the present invention.
FIG. 29 is a diagram illustrating an example of the present invention.
FIG. 30 is a diagram for explaining one embodiment of the present invention.
FIG. 31 is a diagram illustrating an example of the present invention.
FIG. 32 is a diagram illustrating an example of the present invention.
FIG. 33 is a diagram for explaining one embodiment of the present invention.
FIG. 34 is a diagram illustrating an example of the present invention.
FIG. 35 is a diagram for explaining one embodiment of the present invention.
FIG. 36 is a diagram illustrating an example of the present invention.
FIG. 37 is a diagram illustrating an example of the present invention.
[Explanation of symbols]
Reference Signs List 100: silicon substrate, 102: shallow groove, 104: silicon dioxide fine particles, 105: silicon dioxide film, 106: gate insulating film, 107: gate, 110, 111: cobalt silicide layer, 200: shallow groove element isolation region, 202: Active region, 304 shallow groove, 305 liner oxide film, 306 solvent, 307 silicon dioxide fine particle, 308 silicon dioxide film, 310 gate oxide film, 400 silicon substrate, 404 solution, 405 nozzle, 406 .., Buff, 500 silicon substrate, 504 brush, 602 shallow groove, 603 liner oxide film, 604 silicon dioxide film, 700 silicon substrate, 703 shallow groove, 705 silicon dioxide film, 801 shallow groove, 803: fine particles of silicon dioxide, 804: gap, 805: silicon dioxide film, 900: silicon CON substrate, 901: shallow groove, 903: silicon dioxide film, 904, 905, 906, 907, 908 ... transition, 1002: etching region, 1102 ... etching region 1200 ... shallow groove element isolation region, 1300: silicon substrate, 1301 ... Shallow groove, 1305, 1307: Silicon dioxide fine particles, 1308: Water, 1309, 1311: Silicon dioxide fine particles, 1312: Silicon dioxide film, 1400: Silicon substrate, 1401: Polishing platen, 1402: Solution, 1403: Soft pad, 1500 1600: shallow groove element isolation region, 1700: plug, 1701, 1702: shallow groove, 1703, 1704: silicon dioxide fine particles, 1708: silicon dioxide film, 1802: silicon substrate, 1805: solution, 1900: liquid tank, 1901 ... Solution, 1904 ... silico Substrate, 1905: electrode, 1906: DC power supply, 2004: silicon dioxide fine particles, 2006: silicon dioxide film, 2017: alumina fine particles, 2100: silicon substrate, 2101: shallow groove, 2105: alumina fine particles, 2200: silicon substrate, 2201 ... Nitrogen box, 2202 ... Alumina fine particles, 2300 ... Silicon substrate, 2301 ... Shallow groove, 2304, 2305 ... Alumina fine particles.

Claims

Having an isolation groove for element isolation selectively formed on the main surface of the substrate,
A semiconductor device, wherein fine particles made of a dielectric material are deposited at least in a lower portion of the separation groove.

The semiconductor device according to claim 1, wherein the fine particles are made of a material containing silicon dioxide.

The semiconductor device according to claim 1, wherein the fine particles include a material having a lower dielectric constant than silicon dioxide.

2. The semiconductor device according to claim 1, wherein an average particle diameter of the fine particles is equal to or less than の of a groove width at a bottom of the separation groove. 3.

2. The semiconductor device according to claim 1, wherein a dielectric material having a higher density than a dielectric material deposited under the shallow groove is deposited on the upper part of the shallow groove.

2. The semiconductor device according to claim 1, wherein a ratio between a depth of the separation groove and a width of the separation groove is 1.5 or more.

Having an isolation groove for element isolation selectively formed on the main surface of the substrate,
A semiconductor device, wherein at least a lower portion of the isolation groove is filled with a dielectric having a gap.

Selectively forming a separation groove on the main surface of the semiconductor substrate;
Depositing fine particles made of a dielectric material in the separation groove;
Removing fine particles deposited on the upper part in the separation groove,
Burying a silicon dioxide film in the removed upper region;
Heat treating the semiconductor substrate.

9. The method according to claim 8, wherein the removing the fine particles removes a desired amount of the fine particles deposited on the upper part of the separation groove.

The step of depositing the fine particles is a step of dropping a solution containing fine particles made of a dielectric material on the surface of the semiconductor substrate, and applying the solution by rotation.
9. The method according to claim 8, further comprising the step of: evaporating a solvent in the solution.

Dropping a solution containing fine particles made of a dielectric material onto the surface of the semiconductor substrate, and applying by rotation.
9. The method of manufacturing a semiconductor device according to claim 8, wherein a material that promotes bonding between the fine particles is added to a solution containing the fine particles made of the dielectric material.

The step of depositing the fine particles is a step of dropping a solution containing fine particles made of a dielectric material on the surface of the semiconductor substrate, and applying the solution by rotation.
The method of manufacturing a semiconductor device according to claim 8, further comprising: embedding the fine particles in the separation groove while pressing a buff against the semiconductor substrate.

The step of depositing the fine particles includes immersing the semiconductor substrate and the two electrodes in a solution containing silicon dioxide fine particles, and depositing the fine particles by applying a voltage between the two electrodes. The method for manufacturing a semiconductor device according to claim 8, wherein