JP2004031568A

JP2004031568A - Semiconductor device and manufacturing method thereof

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Publication number: JP2004031568A
Application number: JP2002184453A
Authority: JP
Inventors: Yasuhiro Taniguchi; 谷口　泰弘; Kazuyoshi Shiba; 志波　和佳
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-06-25
Filing date: 2002-06-25
Publication date: 2004-01-29

Abstract

<P>PROBLEM TO BE SOLVED: To provide technologies capable of realizing the thinning of a gate insulation film of switch MOSs of a flash memory. <P>SOLUTION: In the case of deleting data from a memory cell MC of a selected block, a voltage of -11V is applied to a control gate M1 and a voltage of 10V is applied to a well PW of the memory cell MC of the selected block, and a positive voltage such as 3.3V is applied to a well PW and gates S2 of the switch MOSs N1, N2 of a unselected block to decrease a voltage applied to a gate insulation film S3 of the switch MOS N2 of the unselected block. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、電気的一括消去型ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃ　ｅｒａｓａｂｌｅ　ｐｒｏｇｒａｍｍａｂｌｅ　ｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｙ；以下、フラッシュメモリという）を有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
データの書き込みおよび消去を電気的に行うことが可能な不揮発性メモリは、たとえば配線基板上に組み込んだままの状態でデータの書き換えが可能であり、使いやすいことからメモリを必要とする様々な製品に幅広く使用されている。
【０００３】
特に、フラッシュメモリは、メモリアレイの一定の範囲（所定のメモリセル群）のデータを一括して電気的に消去する機能を持っている。さらにフラッシュメモリは、１トランジスタ積層ゲート構造であることからセルの小型化が進み、高集積化への期待も大きい。
【０００４】
１トランジスタ積層ゲート構造は、１個のメモリセルが、基本的に１個の２層ゲートＭＯＳＦＥＴ（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ）で構成されている。その２層ゲートＭＯＳＦＥＴは、基板上にトンネル絶縁膜を介して浮遊ゲートを設け、さらにその上に層間膜を介して制御ゲートを積み重ねることで形成されている。データの記憶は、上記浮遊ゲートに電子を注入したり、浮遊ゲートから電子を引き出したりすることで行われている。
【０００５】
たとえば特開平８−２７９５６６号公報には、不揮発性半導体記憶装置の１つの型として、フラッシュメモリアレイの各列のメモリセルを互いに並列接続した並列型フラッシュメモリが示されている。
【０００６】
【発明が解決しようとする課題】
本発明者によって検討されたスイッチＭＯＳを有するフラッシュメモリの消去動作を、図１７に示す半導体基板の断面模式図を用いて説明する。スイッチＭＯＳは、メモリセルと周辺回路に接続するビット線との間に直列に接続されている。
【０００７】
フラッシュメモリのデータの消去は、所定のメモリセル群からなるブロック単位で行われるため、ディスターブ耐圧の向上などの観点から基板ＳＵＢのウェル領域をブロック単位毎に分割する方式が採られている。また、全面トンネリングによる消去の場合、メモリセルＭＣの制御ゲートＭ１とウェルＰＷとの間に２０Ｖ程度の電圧を印加する必要があるが、この電圧は周辺回路の耐圧の制約から制御ゲートＭ１とウェルＰＷとに分割される場合が多い。
【０００８】
データが消去される選択ブロックのウェルＰＷに１０Ｖを印加すると、選択ブロックのスイッチＭＯＳＮ１の拡散層Ｓ１には、たとえば０．７Ｖ程度の拡散電圧分だけ低い電圧がかかる。これによりデータが消去されない非選択ブロックのスイッチＭＯＳＮ２の拡散層Ｓ１は９．３Ｖ程度に上昇する。この時非選択ブロックのスイッチＭＯＳＮ２がオンすると非選択ブロックの副ビット線ＳＢＬが充電されてドレインディスターブが起こりやすくなるため、非選択ブロックのスイッチＭＯＳＮ２のゲートＳ２に印加される電圧は０Ｖとしてカットオフする必要がある。この結果、非選択ブロックのスイッチＭＯＳＮ２のゲート絶縁膜Ｓ３には、選択ブロックのウェル電位程度の電圧がかかるため、スイッチＭＯＳＮ２のゲート絶縁膜Ｓ３は、メモリセルＭＣのトンネル絶縁膜Ｍ２よりも厚く形成され、たとえば前者は約２０ｎｍ、後者は約１１ｎｍに設定される。
【０００９】
ところで、ホットエレクトロン注入などによるメモリセルへの書き込みは、スイッチＭＯＳを介して主ビット線から副ビット線を充電し、対象となるビットのワード線を昇圧することにより行われる。この時、主ビット線および副ビット線に流れる電流は数１００μＡにも及ぶ。また、スイッチＭＯＳにおける基板効果が無視できず、主ビット線に周辺回路から与える電圧は、このスイッチＭＯＳにおける基板効果を見越して高めに設定される。これは周辺の昇圧回路のサイズを大きくし、チップサイズを大きくする要因となる。
【００１０】
また、メモリセルへのアクセススピードを上げていくためには、メモリセルの読み出し動作におけるビット線の放電を早くする必要があるが、メモリセルとスイッチＭＯＳとが直列につながっているので、メモリセルに流れる電流を大きくすると共にスイッチＭＯＳの動作特性を向上することが重要である。
【００１１】
上記スイッチＭＯＳの基板効果および動作特性を改善するためには、スイッチＭＯＳのゲート絶縁膜を薄膜化してオン電流を大きくすることが有効である。しかしながら、前述したように消去動作ではスイッチＭＯＳのゲート絶縁膜に１０Ｖ弱の電圧がかかるため、ゲート絶縁膜を薄膜化することが難しく、これがチップサイズの縮小およびフラッシュメモリの性能向上の障害となっている。
【００１２】
本発明の目的は、フラッシュメモリが有するスイッチＭＯＳの薄膜化を実現することのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明は、フラッシュメモリの消去動作において、選択ブロックのウェルに第１の正電圧を印加し、非選択ブロックのウェルと、選択ブロックおよび非選択ブロックのスイッチＭＯＳのゲートとに第１の正電圧よりも小さい第２の正電圧を印加するものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態においては、ＭＯＳＦＥＴをして電界効果トランジスタの総称とし、これをＭＯＳと略す。
【００１７】
（実施の形態１）
本実施の形態１のフラッシュメモリのメモリアレイは、平行して配置される所定数のワード線と、これに対して垂直な方向に平行して配置される所定数のビット線と、これらのワード線およびビット線の実質的な交点に格子配列される多数の２層ゲート構造型メモリセルとを有している。このメモリセルは、同一列に配置されるｍ＋１個を単位としてセルユニットにグループ分割され、そのセルユニットは、ｎ＋１個を単位としてメモリセルブロックを構成する。
【００１８】
さらに、このフラッシュメモリは、いわゆる階層ビット線式を採り、メモリアレイのビット線は、各ユニットセルを構成するｍ＋１個のメモリセルのドレインが共通結合されてなるサブビット線と、同一列に配置されたｐ＋１本のサブビット線がドレイン側のスイッチＭＯＳを介して選択的に接続されるメインビット線とからなる。また、メモリアレイの各セルユニットを構成するｍ＋１個のメモリセルのソースは、メモリセルブロック内の共有ソース線に結合される。
【００１９】
また、メモリアレイの同一行に配置されるｎ＋１個のメモリセルの制御ゲートは、対応するワード線にそれぞれ共通結合され、ドレイン側のスイッチＭＯＳは、ワード線と平行して配置されるｐ＋１本のドレイン側ブロック選択信号線またはソース側ブロック選択信号線に対応するビットにそれぞれ共通結合される。
【００２０】
本発明の一実施の形態であるフラッシュメモリの消去動作において印加される電圧の一例を、図１に示す半導体基板の断面模式図を用いて説明する。
【００２１】
フラッシュメモリにおける消去動作はメモリセルブロック単位で行われ、ブロック単位毎にウェルＰＷが分割されている。また選択ブロックのメモリセルＭＣのデータ消去は全面トンネリングによって行われ、選択ブロックのメモリセルＭＣの制御ゲートＭ１とウェルＰＷとの間には−２１Ｖの電圧が印加される。この電圧は制御ゲートＭ１とウェルＰＷとに分割されて、制御ゲートＭ１に−１１Ｖ、ウェルＰＷに１０Ｖが印加される。
【００２２】
一方、非選択ブロックのウェルＰＷとスイッチＭＯＳ（選択ブロックおよび非選択ブロック）Ｎ１，Ｎ２のゲートＳ２とには正電圧、たとえば３．３Ｖが印加される。非選択ブロックのウェルＰＷとスイッチＭＯＳＮ２のゲートＳ２とに３．３Ｖが印加されると、スイッチＭＯＳＮ２の拡散電圧が０．７Ｖであれば、スイッチＭＯＳＮ２のゲートＳ２とドレインＳ４との間には６（＝１０−０．７−３．３）Ｖが印加されることになり、３．３Ｖを印加しない場合では９．３ＶとなるスイッチＭＯＳＮ２のゲート絶縁膜Ｓ３にかかる電圧を６Ｖへ低減することができる。
【００２３】
これにより、スイッチＭＯＳＮ１，Ｎ２のゲート絶縁膜Ｓ３の厚さを上記正電圧を印加しない場合よりも薄くすることができる。さらにゲート絶縁膜Ｓ３の薄膜化により、オン電流が増加するのでオン抵抗を低減することが可能となり、またパンチスルー限界となるスイッチＭＯＳＮ１，Ｎ２のゲート長を小さくできるので、さらなるオン電流の増加が可能となる。さらにスイッチＭＯＳＮ１，Ｎ２のドレイン耐圧（ＢＶｄｓ０）を９．３Ｖから６Ｖへ低減できることから、拡散層の耐圧に対する制限を緩和することができる。
【００２４】
図２に、本実施の形態１であるフラッシュメモリを有する半導体装置のブロック図を示し、表１（ａ）および（ｂ）に、本発明者が検討した従来のフラッシュメモリおよび本実施の形態１であるフラッシュメモリの消去動作における評価項目（メモリセルのトンネル絶縁膜の厚さ、周辺回路ＭＯＳのゲート絶縁膜の厚さ、スイッチＭＯＳのゲート絶縁膜の厚さ、選択ブロックと非選択ブロックのウェル電圧、非選択ブロックのワード電圧、スイッチＭＯＳのゲート絶縁膜にかかる電界、スイッチＭＯＳに必要なＢＶｄｓ０）をそれぞれまとめる。
【００２５】
【表１】

【００２６】
両者ともに電源電圧を３．３Ｖとし、入出力回路および読み出しドライバにゲート絶縁膜が８ｎｍ程度のＭＯＳを用いて高速動作を狙った３種ゲート方式の半導体装置である。
【００２７】
しかし、本実施の形態１のフラッシュメモリでは、消去動作において、選択ブロックのウェルへ電圧を印加することに加えて、非選択ブロックのウェルとスイッチＭＯＳのゲートへ正電圧Ｖｃｃ、たとえば３．３Ｖを印加している。これにより、スイッチＭＯＳのゲート絶縁膜の厚さを薄くすることができて、ここではスイッチＭＯＳのゲート絶縁膜の厚さをメモリセルのトンネル絶縁膜の厚さ１１ｎｍと同じとしている。
【００２８】
次に、本実施の形態１であるＮＯＲ型フラッシュメモリの製造方法の一例を図３〜図１１を用いて工程順に説明する。なお、これらの図における（ａ）は、相対的に薄いゲート絶縁膜を有する周辺回路用のｎチャネルＭＯＳ（以下、薄膜ｎＭＯＳと略す）およびｐチャネルＭＯＳ（以下、薄膜ｐＭＯＳと略す）の半導体基板の要部断面図、（ｂ）は、相対的に厚いゲート絶縁膜を有する周辺回路用のｎチャネルＭＯＳ（以下、厚膜ｎＭＯＳと略す）およびｐチャネルＭＯＳ（以下、厚膜ｐＭＯＳと略す）の半導体基板の要部断面図、（ｃ）は、メモリセルおよびスイッチＭＯＳの半導体基板の要部断面図を示す。
【００２９】
まず、図３に示すように、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面に、たとえば溝型の分離部ＳＧＩおよびこれに取り囲まれるように配置された活性領域等を形成する。すなわち、半導体基板１の所定箇所に分離溝を形成した後、半導体基板１の主面上に、たとえば酸化シリコンからなる絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように絶縁膜をＣＭＰ（ｃｈｅｍｉｃａｌ　ｍｅｃｈａｎｉｃａｌ　ｐｏｌｉｓｈｉｎｇ）法等によって研磨することで、分離部ＳＧＩを形成する。
【００３０】
次に、図４に示すように、半導体基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法等によって導入することにより、埋め込みｎウェルＮＷｍ、ｐウェルＰＷ１，ＰＷ２およびｎウェルＮＷ１，ＮＷ２を形成する。
【００３１】
続いて、半導体基板１の主面にメモリセルのトンネル絶縁膜（ゲート絶縁膜）を構成する、たとえば厚さ１１ｎｍ程度の絶縁膜２を熱酸化法等によって形成した後、半導体基板１上に、たとえば厚さ１００ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜３を堆積する。続いて、図示はしないが、フォトリソグラフィ技術によってフォトレジストパターンを形成し、フォトレジストパターンをエッチングマスクとして、そこから露出する導体膜３をドライエッチング法等によって除去することにより、メモリセルの浮遊ゲート３ａがゲート幅方向にパターニングされる。
【００３２】
次に、図５に示すように、半導体基板１上に、たとえば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を下層から順にＣＶＤ（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法等によって堆積することにより、たとえば厚さが１８ｎｍ程度の層間膜４を形成する。続いて、フォトリソグラフィ技術によってフォトレジストパターン５を形成し、フォトレジストパターン５をエッチングマスクとして、周辺回路領域およびスイッチＭＯＳ領域の層間膜４および導体膜３をドライエッチング法等によって除去する。
【００３３】
次に、図６に示すように、たとえば熱酸化法およびエッチング除去を繰り返すことによって、半導体基板１の主面に、たとえば厚さ１１ｎｍ程度のスイッチＭＯＳのゲート絶縁膜６、たとえば厚さ４ｎｍ程度の薄膜ｎＭＯＳおよび薄膜ｐＭＯＳのゲート絶縁膜７、たとえば厚さ２０ｎｍ程度の厚膜ｎＭＯＳおよび厚膜ｐＭＯＳのゲート絶縁膜８を形成する。
【００３４】
次に、図７に示すように、半導体基板１上に、たとえば厚さ２５０ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜９および酸化シリコン等からなるキャップ絶縁膜１０を下層から順にＣＶＤ法等によって堆積する。
【００３５】
次に、図８に示すように、フォトリソグラフィ技術によってフォトレジストパターンを形成し、フォトレジストパターンをエッチングマスクとして、そこから露出するキャップ絶縁膜１０および導体膜９をドライエッチング法等によって除去することにより、メモリセルの制御ゲート（ワード線）９ａ、スイッチＭＯＳのゲート９ｂ、薄膜ｎＭＯＳおよび薄膜ｐＭＯＳのゲート９ｃ、厚膜ｎＭＯＳおよび厚膜ｐＭＯＳのゲート９ｄがパターニングされる。
【００３６】
次に、図９に示すように、フォトレジスト技術によってフォトレジストパターン１１を形成し、フォトレジストパターン１１およびキャップ絶縁膜１０をエッチングマスクとして、そこから露出する層間膜４および導体膜３をドライエッチング法等によって除去することにより、メモリセルの浮遊ゲート３ａがゲート長方向にパターニングされる。これにより、メモリセルの制御ゲート９ａおよび浮遊ゲート３ａが完成する。続いてフォトレジストパターン１１をマスクとして半導体基板１にメモリセルのソース・ドレイン用の不純物、たとえばヒ素をイオン注入法等によって導入することにより、ソース・ドレインの一部を構成する一対のｎ型半導体領域１２を形成する。
【００３７】
次に、図１０に示すように、スイッチＭＯＳ、薄膜ｎＭＯＳおよび厚膜ｎＭＯＳのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｎ型半導体領域１３をそれぞれ形成する。ｎ型半導体領域１３には、たとえばヒ素が導入されている。さらに薄膜ｐＭＯＳおよび厚膜ｐＭＯＳのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｐ型半導体領域１４をそれぞれ形成する。ｐ型半導体領域１４には、たとえばフッ化ボロンが導入されている。
【００３８】
続いて、半導体基板１上に、たとえば酸化シリコンからなる絶縁膜をＣＶＤ法等によって堆積した後、これを異方性のドライエッチング法等によってエッチバックすることにより、メモリセルのゲート（浮遊ゲート３ａおよび制御ゲート９ａ）および各種ＭＯＳのゲート９ｂ，９ｃ，９ｄの側面に絶縁膜１５を形成する。
【００３９】
次に、メモリセル、スイッチＭＯＳ、薄膜ｎＭＯＳおよび厚膜ｎＭＯＳのソース・ドレインの他の一部を構成する相対的に不純物濃度の高い一対のｎ型半導体領域１６を形成する。ｎ型半導体領域１６には、たとえばヒ素が導入されている。さらに薄膜ｐＭＯＳおよび厚膜ｐＭＯＳのソース・ドレインの他の一部を構成する相対的に不純物濃度の高い一対のｐ型半導体領域１７を形成する。ｐ型半導体領域１７には、たとえばフッ化ボロンが導入されている。これにより、メモリセルおよび各種ＭＯＳのソース・ドレインが形成される。
【００４０】
次に、半導体基板１上に、たとえば酸化シリコンからなる絶縁膜１８をＣＶＤ法等によって堆積した後、その絶縁膜１８に、半導体基板１の一部（たとえばメモリセルおよび各種ＭＯＳのソース・ドレイン）、ワード線の一部が露出するようなコンタクトホールＣ１をフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。
【００４１】
続いて、その半導体基板１上に、たとえばタングステン等のような金属膜をスパッタリング法やＣＶＤ法等によって堆積した後、これをコンタクトホールＣ１内のみに残るようにＣＭＰ法等によって研磨することにより、コンタクトホールＣ１内にプラグ１９を形成する。その後、半導体基板１上に、たとえば窒化チタン膜、アルミニウム膜および窒化チタン膜を下層から順にスパッタリング法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、第１層配線Ｌ１を形成する。
【００４２】
次に、図１１に示すように、半導体基板１上に、たとえば酸化シリコンからなる絶縁膜２０をＣＶＤ法等によって堆積した後、その絶縁膜２０に第１層配線Ｌ１の一部が露出するようなスルーホールＴ１をフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。続いて、その半導体基板１上に、たとえばタングステン等のような金属膜をスパッタリング法やＣＶＤ法等によって堆積した後、これをスルーホールＴ１内のみに残るようにＣＭＰ法等によって研磨することにより、スルーホールＴ１内にプラグ２１を形成する。その後、半導体基板１上に、たとえば窒化チタン膜、アルミニウム膜および窒化チタン膜を下層から順にスパッタリング法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、第２層配線Ｌ２を形成する。第２層配線Ｌ２はプラグ２１を通じて第１層配線Ｌ１と電気的に接続されている。
【００４３】
この後、さらに上層の配線を形成し、続いて最上層配線の表面を表面保護膜で覆った後、その一部に最上層配線の一部が露出するような開口部を形成してボンディングパッドを形成することにより、フラッシュメモリを製造する。
【００４４】
このように、本実施の形態１によれば、フラッシュメモリの消去動作において、選択ブロックのメモリセルの制御ゲートおよびウェルに電圧を印加し、さらに非選択ブロックのウェルと、選択ブロックおよび非選択ブロックのスイッチＭＯＳのゲートとに正電圧を印加することにより、この正電圧を印加しない場合と比べて非選択ブロックのスイッチＭＯＳのゲート絶縁膜にかかる電圧を低減することができるので、スイッチＭＯＳのゲート絶縁膜の厚さを薄膜化することができて、スイッチＭＯＳのオン電流の増加が可能となる。これにより、スイッチＭＯＳの基板効果が改善されて、書き込み動作における主ビット線に与える電圧を低く設定することが可能となり、昇圧回路の面積を相対的に小さく抑えてチップサイズを縮小することができる。また、読み出し動作における主ビット線の放電が早くなり、メモリセルへのアクセス時間の短縮を図ることができる。
【００４５】
（実施の形態２）
図１２に、本実施の形態２であるフラッシュメモリを有する半導体装置のブロック図を示し、表２に、本実施の形態２であるフラッシュメモリの消去動作における評価項目をまとめる。
【００４６】
【表２】

【００４７】
前記実施の形態１の半導体装置と同様に、電源電圧を３．３Ｖとし、入出力回路および読み出しドライバにゲート絶縁膜が８ｎｍ程度のＭＯＳを用いて高速動作を狙った３種ゲート方式の半導体装置である。さらに、消去動作では非選択ブロックのウェルと、選択ブロックおよび非選択ブロックのスイッチＭＯＳのゲートとに正電圧Ｖｃｃ、たとえば３．３Ｖが印加されて、スイッチＭＯＳのゲート絶縁膜の厚さをメモリセルのトンネル絶縁膜の厚さと同じ１１ｎｍと薄くするものである。
【００４８】
これに加えて、本実施の形態２の半導体装置では、非選択ブロックのメモリセルのワード線に正電圧Ｖｃｃ、たとえば３．３Ｖが印加される。
【００４９】
選択ブロックの消去時に、非選択ブロックのウェルに正電圧Ｖｃｃを印加すると、非選択ブロックのメモリセルのゲートとウェルとの間に正電圧がかかるため、書き換え回数分だけメモリセルにトラップされた電子がウェルディスターブのストレスを受けて、しきい値電圧の変動が生ずる。そこで、非選択ブロックのメモリセルのワード線にも正電圧を印加して上記ストレスを緩和することにより、メモリセルのしきい値電圧の変動を抑えることができる。
【００５０】
（実施の形態３）
図１３に、本実施の形態３であるフラッシュメモリを有する半導体装置のブロック図を示し、表３に、本実施の形態３であるフラッシュメモリの消去動作における評価項目をまとめる。
【００５１】
【表３】

【００５２】
前記実施の形態１の半導体装置と同様に、電源電圧を３．３Ｖとし、入出力回路および読み出しドライバにゲート絶縁膜が８ｎｍ程度のＭＯＳを用いて高速動作を狙った３種ゲート方式の半導体装置である。
【００５３】
本実施の形態３の半導体装置では、消去動作において非選択ブロックのウェルと、選択ブロックおよび非選択ブロックのスイッチＭＯＳのゲートとに印加される正電圧Ｖｃｃを前記実施の形態１よりも高い５Ｖとして、非選択ブロックのスイッチＭＯＳのゲート絶縁膜にかかる電圧をさらに低減し、スイッチＭＯＳのゲート絶縁膜の厚さを８ｎｍとするものである。上記５Ｖの正電圧Ｖｃｃは、外部電源または内部の昇圧回路から供給される。なお非選択ブロックのメモリセルのワード線へ正電圧Ｖｃｃを印加して、ウェルディスターブによるメモリセルのしきい値電圧の変動を抑えてもよいが、必ずしも印加する必要はない。
【００５４】
スイッチＭＯＳのゲート絶縁膜を８ｎｍとすることにより、前記実施の形態１よりもスイッチＭＯＳのオン電流が増加して駆動能力を向上することができる。また非選択ブロックのウェルと、選択ブロックおよび非選択ブロックのスイッチＭＯＳのゲートとに印加される正電圧Ｖｃｃを５Ｖとすることにより、ＢＶｄｓ０への要求値を前記実施の形態１よりも低い４．３Ｖとすることができる。
【００５５】
（実施の形態４）
図１４に、本実施の形態４であるフラッシュメモリを有する半導体装置のブロック図を示し、表４に、本実施の形態４であるフラッシュメモリの消去動作における評価項目をまとめる。
【００５６】
【表４】

【００５７】
電源電圧を５Ｖとし、入出力回路および読み出しドライバにゲート絶縁膜が２０ｎｍ程度のＭＯＳ、ロジック回路にゲート絶縁膜が４ｎｍ程度のＭＯＳを用いる２種ゲート方式の半導体装置である。
【００５８】
本実施の形態４の半導体装置では、非選択ブロックのウェルと、選択ブロックおよび非選択ブロックのスイッチＭＯＳのゲートとに印加される正電圧Ｖｃｃを前記実施の形態１よりも高い５Ｖとして、非選択ブロックのスイッチＭＯＳのゲート絶縁膜にかかる電圧を低減し、スイッチＭＯＳのゲート絶縁膜の厚さをメモリセルのトンネル絶縁膜の厚さと同じ１１ｎｍとするものである。なお非選択ブロックのメモリセルのワード線へ正電圧Ｖｃｃ、たとえば５Ｖを印加して、ウェルディスターブによるメモリセルのしきい値電圧の変動を抑えてもよいが、必ずしも印加する必要はない。
【００５９】
また、非選択ブロックのウェルと、選択ブロックおよび非選択ブロックのスイッチＭＯＳのゲートとに印加される電圧を５Ｖとすることにより、ＢＶｄｓ０への要求値を前記実施の形態１よりも低い４．７Ｖとすることができる。
【００６０】
（実施の形態５）
図１５に、本実施の形態５であるフラッシュメモリを有する半導体装置のブロック図を示し、表５に、本実施の形態５であるフラッシュメモリの消去動作における評価項目をまとめる。
【００６１】
【表５】

【００６２】
電源電圧を３．３Ｖとし、周辺回路のＭＯＳのゲート絶縁膜の厚さを全て２０ｎｍ程度とする半導体装置である。
【００６３】
本実施の形態５では、非選択ブロックのウェルと、選択ブロックおよび非選択ブロックのスイッチＭＯＳのゲートとに印加される正電圧Ｖｃｃを前記実施の形態１よりも高い５Ｖとして、非選択ブロックのスイッチＭＯＳのゲート絶縁膜にかかる電圧を低減し、スイッチＭＯＳのゲート絶縁膜の厚さをメモリセルのトンネル絶縁膜の厚さと同じ１１ｎｍとするものである。なお非選択ブロックのメモリセルのワード線へ正電圧Ｖｃｃを印加して、ウェルディスターブによるメモリセルのしきい値電圧の変動を抑えてもよいが、必ずしも印加する必要はない。
【００６４】
非選択ブロックのウェルと、選択ブロックおよび非選択ブロックのスイッチＭＯＳのゲートとに印加される正電圧Ｖｃｃを５Ｖとすることにより、ＢＶｄｓ０への要求値を前記実施の形態１よりも低い４．３Ｖとすることができる。
【００６５】
（実施の形態６）
図１６に、本実施の形態６であるフラッシュメモリを有する半導体装置のブロック図を示し、表６に、本実施の形態６であるフラッシュメモリの消去動作における評価項目をまとめる。
【００６６】
【表６】

【００６７】
電源電圧を３．３Ｖとし、周辺回路のＭＯＳのゲート絶縁膜の厚さを全て２０ｎｍ程度とする半導体装置である。
【００６８】
本実施の形態６の半導体装置では、非選択ブロックのウェルと、選択ブロックおよび非選択ブロックのスイッチＭＯＳのゲートとに印加される正電圧Ｖｃｃを前記実施の形態１と同じ３．３Ｖとして、非選択ブロックのスイッチＭＯＳのゲート絶縁膜にかかる電圧を低減し、スイッチＭＯＳのゲート絶縁膜の厚さを２０ｎｍとするものである。
【００６９】
スイッチＭＯＳのＢＶｄｓ０が満たされる範囲内で消去時の選択ブロックのウェル電圧を、たとえば１３Ｖ程度に高くすることにより、消去時間を短くすることが可能となる。
【００７０】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７１】
たとえば、前記実施の形態では、本発明をフラッシュメモリを有する半導体装置に適用した場合について説明したが、フラッシュメモリを搭載し、メモリマットのウェルを分割した構造とスイッチＭＯＳとを有し、データの書き込み動作や消去動作などにおいてウェルに正のストレスが印加される動作をもつ半導体装置、たとえばフラッシュメモリと論理回路とが同一基板上に設けられたロジック混載形メモリを有する半導体装置にも適用することが可能である。
【００７２】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００７３】
選択ブロックのメモリセルのデータを消去する際、選択ブロックの制御ゲートおよびウェルに電圧を印加することに加えて、非選択ブロックのウェルと、選択ブロックおよび非選択ブロックのスイッチＭＯＳのゲートとに正電圧を印加することにより、非選択ブロックのスイッチＭＯＳのゲート絶縁膜にかかる電界が低減するので、スイッチＭＯＳのゲート絶縁膜の厚さを薄膜化することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるフラッシュメモリの消去動作において印加される電圧の一例を示す半導体基板の断面模式図である。
【図２】本発明の実施の形態１であるフラッシュメモリを有する半導体装置のブロック図である。
【図３】（ａ）〜（ｃ）は、本発明の実施の形態１であるフラッシュメモリの製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図４】（ａ）〜（ｃ）は、本発明の実施の形態１であるフラッシュメモリの製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図５】（ａ）〜（ｃ）は、本発明の実施の形態１であるフラッシュメモリの製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図６】（ａ）〜（ｃ）は、本発明の実施の形態１であるフラッシュメモリの製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１であるフラッシュメモリの製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図８】（ａ）〜（ｃ）は、本発明の実施の形態１であるフラッシュメモリの製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図９】（ａ）〜（ｃ）は、本発明の実施の形態１であるフラッシュメモリの製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図１０】（ａ）〜（ｃ）は、本発明の実施の形態１であるフラッシュメモリの製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図１１】（ａ）〜（ｃ）は、本発明の実施の形態１であるフラッシュメモリの製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態２であるフラッシュメモリを有する半導体装置のブロック図である。
【図１３】本発明の実施の形態３であるフラッシュメモリを有する半導体装置のブロック図である。
【図１４】本発明の実施の形態４であるフラッシュメモリを有する半導体装置のブロック図である。
【図１５】本発明の実施の形態５であるフラッシュメモリを有する半導体装置のブロック図である。
【図１６】本発明の実施の形態６であるフラッシュメモリを有する半導体装置のブロック図である。
【図１７】本発明者によって検討されたフラッシュメモリの消去動作において印加される電圧を示す半導体基板の断面模式図である。
【符号の説明】
１　半導体基板
２　絶縁膜
３　導体膜
３ａ　浮遊ゲート
４　層間膜
５　フォトレジストパターン
６　ゲート絶縁膜
７　ゲート絶縁膜
８　ゲート絶縁膜
９　導体膜
９ａ　制御ゲート
９ｂ　ゲート
９ｃ　ゲート
９ｄ　ゲート
１０　キャップ絶縁膜
１１　フォトレジストパターン
１２　ｎ型半導体領域
１３　ｎ型半導体領域
１４　ｐ型半導体領域
１５　絶縁膜
１６　ｎ型半導体領域
１７　ｐ型半導体領域
１８　絶縁膜
１９　プラグ
２０　絶縁膜
２１　プラグ
ＭＣ　メモリセル
Ｎ１　スイッチＭＯＳ
Ｎ２　スイッチＭＯＳ
ＳＢＬ　副ビット線
ＭＢＬ　主ビット線
ＳＵＢ　基板
Ｍ１　制御ゲート
Ｍ２　トンネル絶縁膜
Ｓ１　拡散層
Ｓ２　ゲート
Ｓ３　ゲート絶縁膜
Ｓ４　ドレイン
ＳＧＩ　分離部
ＮＷｍ　埋め込みｎウェル
ＰＷ１　ｐウェル
ＰＷ２　ｐウェル
ＮＷ１　ｎウェル
ＮＷ２　ｎウェル
Ｃ１　コンタクトホール
Ｔ１　スルーホール
Ｌ１　第１層配線
Ｌ２　第２層配線[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly to a technique effective when applied to a semiconductor device having an electrically erasable programmable read only memory (hereinafter referred to as a flash memory).
[0002]
[Prior art]
Non-volatile memory capable of electrically writing and erasing data, for example, is capable of rewriting data while being incorporated on a wiring board, and is easy to use for various products that require memory. Widely used for.
[0003]
In particular, the flash memory has a function of electrically erasing data in a certain range (predetermined memory cell group) of the memory array all at once. Further, since the flash memory has a one-transistor stacked gate structure, the size of the cell is reduced, and there is great expectation for high integration.
[0004]
In the one-transistor stacked gate structure, one memory cell is basically configured by one two-layer gate MOSFET (metal oxide semiconductor field effect transistor). The two-layer gate MOSFET is formed by providing a floating gate on a substrate via a tunnel insulating film, and further stacking a control gate on the floating gate via an interlayer film. Data is stored by injecting electrons into the floating gate or extracting electrons from the floating gate.
[0005]
For example, Japanese Patent Application Laid-Open No. 8-279566 discloses a parallel type flash memory in which memory cells of respective columns of a flash memory array are connected in parallel to each other as one type of a nonvolatile semiconductor memory device.
[0006]
[Problems to be solved by the invention]
The erasing operation of a flash memory having a switch MOS studied by the present inventors will be described with reference to a schematic cross-sectional view of a semiconductor substrate shown in FIG. The switch MOS is connected in series between the memory cell and a bit line connected to a peripheral circuit.
[0007]
Since erasure of data in the flash memory is performed in units of blocks each including a predetermined memory cell group, a method of dividing the well region of the substrate SUB in units of blocks has been adopted from the viewpoint of improving the breakdown voltage. Further, in the case of erasure by full-surface tunneling, a voltage of about 20 V needs to be applied between the control gate M1 of the memory cell MC and the well PW. It is often divided into PW and PW.
[0008]
When 10 V is applied to the well PW of the selected block from which data is to be erased, a voltage lower by about 0.7 V, for example, is applied to the diffusion layer S1 of the switch MOSN1 of the selected block. As a result, the diffusion layer S1 of the switch MOSN2 of the unselected block in which data is not erased rises to about 9.3V. At this time, when the switch MOSN2 of the unselected block is turned on, the sub-bit line SBL of the unselected block is charged and drain disturb is likely to occur. Therefore, the voltage applied to the gate S2 of the switch MOSN2 of the unselected block is set to 0V and cut off. There is a need to. As a result, a voltage approximately equal to the well potential of the selected block is applied to the gate insulating film S3 of the switch MOSN2 of the unselected block. Therefore, the gate insulating film S3 of the switch MOSN2 is formed thicker than the tunnel insulating film M2 of the memory cell MC. For example, the former is set to about 20 nm, and the latter is set to about 11 nm.
[0009]
By the way, writing to a memory cell by hot electron injection or the like is performed by charging a sub-bit line from a main bit line via a switch MOS and boosting a word line of a target bit. At this time, the current flowing through the main bit line and the sub bit line reaches several hundred μA. Further, the substrate effect in the switch MOS cannot be ignored, and the voltage applied from the peripheral circuit to the main bit line is set higher in anticipation of the substrate effect in the switch MOS. This increases the size of the peripheral booster circuit and increases the chip size.
[0010]
In order to increase the access speed to the memory cell, it is necessary to accelerate the discharge of the bit line in the read operation of the memory cell. However, since the memory cell and the switch MOS are connected in series, It is important to increase the current flowing through the switch MOS and to improve the operation characteristics of the switch MOS.
[0011]
In order to improve the substrate effect and operation characteristics of the switch MOS, it is effective to reduce the gate insulating film of the switch MOS to increase the on-current. However, as described above, since a voltage of slightly less than 10 V is applied to the gate insulating film of the switch MOS in the erase operation, it is difficult to reduce the thickness of the gate insulating film, which is an obstacle to reducing the chip size and improving the performance of the flash memory. ing.
[0012]
An object of the present invention is to provide a technique capable of realizing a thinner switch MOS included in a flash memory.
[0013]
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0014]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
[0015]
According to the present invention, in the erasing operation of a flash memory, a first positive voltage is applied to a well of a selected block, and a first positive voltage is applied to a well of an unselected block and a gate of a switch MOS of the selected block and the unselected block. A second positive voltage smaller than the second positive voltage is applied.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In all the drawings for describing the embodiments, members having the same functions are denoted by the same reference numerals, and repeated description thereof will be omitted. In the present embodiment, a MOSFET is used as a general term for a field effect transistor, and is abbreviated as MOS.
[0017]
(Embodiment 1)
The memory array of the flash memory according to the first embodiment includes a predetermined number of word lines arranged in parallel, a predetermined number of bit lines arranged in parallel to a direction perpendicular to the word lines, and And a large number of two-layer gate-structured memory cells arranged in a grid at substantial intersections of lines and bit lines. The memory cells are grouped into cell units in units of m + 1 arranged in the same column, and the cell units constitute a memory cell block in units of n + 1.
[0018]
Further, this flash memory adopts a so-called hierarchical bit line system, and the bit lines of the memory array are arranged in the same column as the sub-bit lines formed by commonly connecting the drains of m + 1 memory cells constituting each unit cell. P + 1 sub-bit lines and a main bit line selectively connected via a switch MOS on the drain side. The sources of the (m + 1) memory cells constituting each cell unit of the memory array are coupled to a common source line in the memory cell block.
[0019]
Further, control gates of n + 1 memory cells arranged on the same row of the memory array are commonly coupled to corresponding word lines, respectively, and switch MOSs on the drain side are composed of p + 1 number of memory cells arranged in parallel with the word lines. Bits corresponding to the drain-side block selection signal line or the source-side block selection signal line are commonly coupled.
[0020]
An example of a voltage applied in an erase operation of the flash memory according to one embodiment of the present invention will be described with reference to a schematic cross-sectional view of a semiconductor substrate illustrated in FIG.
[0021]
The erase operation in the flash memory is performed in units of memory cell blocks, and the well PW is divided for each block unit. Data erasure of the memory cell MC of the selected block is performed by tunneling over the entire surface, and a voltage of −21 V is applied between the control gate M1 of the memory cell MC of the selected block and the well PW. This voltage is divided into a control gate M1 and a well PW, and -11V is applied to the control gate M1 and 10V is applied to the well PW.
[0022]
On the other hand, a positive voltage, for example, 3.3 V is applied to the well PW of the unselected block and the gates S2 of the switch MOSs (selected and unselected blocks) N1 and N2. When 3.3 V is applied to the well PW of the unselected block and the gate S2 of the switch MOSN2, if the diffusion voltage of the switch MOSN2 is 0.7 V, 6 V is applied between the gate S2 and the drain S4 of the switch MOSN2. (= 10−0.7−3.3) V is applied, and when 3.3 V is not applied, the voltage applied to the gate insulating film S3 of the switch MOSN2, which becomes 9.3V, is reduced to 6V. Can be.
[0023]
This makes it possible to make the thickness of the gate insulating film S3 of the switch MOSs N1 and N2 thinner than when the positive voltage is not applied. Further, the thinning of the gate insulating film S3 increases the on-current, so that the on-resistance can be reduced. Further, the gate length of the switches MOSN1, N2, which is a punch-through limit, can be reduced, so that the on-current further increases. It becomes possible. Further, since the drain withstand voltage (BVds0) of the switches MOSN1 and N2 can be reduced from 9.3V to 6V, the restriction on the withstand voltage of the diffusion layer can be eased.
[0024]
FIG. 2 is a block diagram of a semiconductor device having a flash memory according to the first embodiment. Tables 1 (a) and 1 (b) show a conventional flash memory and the first embodiment which are studied by the present inventors. Evaluation items in the flash memory erasing operation (thickness of tunnel insulating film of memory cell, thickness of gate insulating film of peripheral circuit MOS, thickness of gate insulating film of switch MOS, well of selected block and unselected block) The voltage, the word voltage of the unselected block, the electric field applied to the gate insulating film of the switch MOS, and the BVds0 required for the switch MOS are summarized.
[0025]
[Table 1]

[0026]
Both are three-type gate type semiconductor devices aiming at high-speed operation by using a MOS having a gate insulating film of about 8 nm for an input / output circuit and a read driver with a power supply voltage of 3.3 V.
[0027]
However, in the flash memory according to the first embodiment, in the erase operation, in addition to applying a voltage to the well of the selected block, a positive voltage Vcc, for example, 3.3 V, is applied to the well of the unselected block and the gate of the switch MOS. Is being applied. As a result, the thickness of the gate insulating film of the switch MOS can be reduced. Here, the thickness of the gate insulating film of the switch MOS is set to be the same as the thickness of the tunnel insulating film of the memory cell, which is 11 nm.
[0028]
Next, an example of a method of manufacturing the NOR flash memory according to the first embodiment will be described in the order of steps with reference to FIGS. In these figures, (a) shows a semiconductor substrate of an n-channel MOS (hereinafter abbreviated as a thin film nMOS) and a p-channel MOS (hereinafter abbreviated as a thin film pMOS) for a peripheral circuit having a relatively thin gate insulating film. 3B is a sectional view of an essential part of the n-channel MOS (hereinafter abbreviated as a thick nMOS) and a p-channel MOS (hereinafter abbreviated as a thick pMOS) for a peripheral circuit having a relatively thick gate insulating film. FIG. 4C is a cross-sectional view of a main part of the semiconductor substrate of the memory cell and the switch MOS.
[0029]
First, as shown in FIG. 3, for example, a groove-shaped separation portion SGI and a semiconductor device (a semiconductor wafer having a substantially circular shape in a plane called a semiconductor wafer at this stage) 1 are arranged so as to be surrounded by the separation portion SGI. An active region or the like is formed. That is, after a separation groove is formed at a predetermined position of the semiconductor substrate 1, an insulating film made of, for example, silicon oxide is deposited on the main surface of the semiconductor substrate 1, and the insulating film is left only in the separation groove. The isolation part SGI is formed by polishing the insulating film by a CMP (chemical mechanical polishing) method or the like.
[0030]
Next, as shown in FIG. 4, a predetermined impurity is selectively introduced into a predetermined portion of the semiconductor substrate 1 with a predetermined energy by an ion implantation method or the like, so that the buried n-well NWm, p-wells PW1, PW2, and n Wells NW1 and NW2 are formed.
[0031]
Subsequently, an insulating film 2 having a thickness of, for example, about 11 nm, which forms a tunnel insulating film (gate insulating film) of the memory cell, is formed on the main surface of the semiconductor substrate 1 by a thermal oxidation method or the like. For example, a conductive film 3 made of low-resistance polycrystalline silicon having a thickness of about 100 nm is deposited. Subsequently, although not shown, a photoresist pattern is formed by a photolithography technique, and the conductive film 3 exposed from the photoresist pattern is removed by a dry etching method or the like using the photoresist pattern as an etching mask. 3a is patterned in the gate width direction.
[0032]
Next, as shown in FIG. 5, for example, a silicon oxide film, a silicon nitride film, and a silicon oxide film are sequentially deposited on the semiconductor substrate 1 from a lower layer by a chemical vapor deposition (CVD) method or the like, so that, for example, the thickness is reduced. An interlayer film 4 of about 18 nm is formed. Subsequently, a photoresist pattern 5 is formed by a photolithography technique, and using the photoresist pattern 5 as an etching mask, the interlayer film 4 and the conductor film 3 in the peripheral circuit region and the switch MOS region are removed by a dry etching method or the like.
[0033]
Next, as shown in FIG. 6, by repeating, for example, thermal oxidation and etching removal, a gate insulating film 6 of a switch MOS having a thickness of, for example, about 11 nm, for example, a thickness of about 4 nm, is formed on the main surface of the semiconductor substrate 1. A gate insulating film 7 of a thin film nMOS and a thin film pMOS, for example, a gate insulating film 8 of a thick film nMOS and a thick film pMOS having a thickness of about 20 nm is formed.
[0034]
Next, as shown in FIG. 7, a conductor film 9 made of low-resistance polycrystalline silicon having a thickness of, for example, about 250 nm and a cap insulating film 10 made of silicon oxide or the like are formed on the semiconductor substrate 1 in order from the bottom by a CVD method or the like. Deposited by
[0035]
Next, as shown in FIG. 8, a photoresist pattern is formed by a photolithography technique, and the cap insulating film 10 and the conductor film 9 exposed therefrom are removed by a dry etching method using the photoresist pattern as an etching mask. Thereby, the control gate (word line) 9a of the memory cell, the gate 9b of the switch MOS, the gate 9c of the thin film nMOS and the thin film pMOS, and the gate 9d of the thick film nMOS and the thick film pMOS are patterned.
[0036]
Next, as shown in FIG. 9, a photoresist pattern 11 is formed by a photoresist technique, and using the photoresist pattern 11 and the cap insulating film 10 as an etching mask, the interlayer film 4 and the conductor film 3 exposed therefrom are dry-etched. By removing the floating gate 3a by a method or the like, the floating gate 3a of the memory cell is patterned in the gate length direction. Thereby, the control gate 9a and the floating gate 3a of the memory cell are completed. Subsequently, a pair of n-type semiconductors forming a part of the source / drain are introduced into the semiconductor substrate 1 by using the photoresist pattern 11 as a mask by introducing an impurity for source / drain of the memory cell, for example, arsenic into the semiconductor substrate 1 by ion implantation or the like. A region 12 is formed.
[0037]
Next, as shown in FIG. 10, a pair of n-type semiconductor regions 13 each having a relatively low impurity concentration and forming a part of the source / drain of the switch MOS, the thin film nMOS, and the thick film nMOS are formed. Arsenic is introduced into the n-type semiconductor region 13, for example. Further, a pair of p-type semiconductor regions 14 each having a relatively low impurity concentration and forming a part of the source / drain of the thin-film pMOS and the thick-film pMOS are formed. For example, boron fluoride is introduced into the p-type semiconductor region 14.
[0038]
Subsequently, an insulating film made of, for example, silicon oxide is deposited on the semiconductor substrate 1 by a CVD method or the like, and this is etched back by an anisotropic dry etching method or the like, thereby forming a gate of the memory cell (the floating gate 3a). An insulating film 15 is formed on the side surfaces of the control gate 9a) and the

gates

9b, 9c, 9d of various MOSs.
[0039]
Next, a pair of n-type semiconductor regions 16 having a relatively high impurity concentration and forming another part of the source / drain of the memory cell, the switch MOS, the thin film nMOS and the thick film nMOS are formed. Arsenic is introduced into the n-type semiconductor region 16, for example. Further, a pair of p-type semiconductor regions 17 having a relatively high impurity concentration and forming another part of the source / drain of the thin-film pMOS and the thick-film pMOS are formed. For example, boron fluoride is introduced into the p-type semiconductor region 17. As a result, the source and drain of the memory cell and various MOSs are formed.
[0040]
Next, after an insulating film 18 made of, for example, silicon oxide is deposited on the semiconductor substrate 1 by a CVD method or the like, a part of the semiconductor substrate 1 (for example, a source / drain of a memory cell and various MOSs) is formed on the insulating film 18. Then, a contact hole C1 exposing a part of the word line is formed by photolithography and dry etching.
[0041]
Subsequently, a metal film such as tungsten is deposited on the semiconductor substrate 1 by a sputtering method, a CVD method, or the like, and is polished by a CMP method or the like so that the metal film remains only in the contact hole C1. The plug 19 is formed in the contact hole C1. After that, for example, a titanium nitride film, an aluminum film, and a titanium nitride film are sequentially deposited on the semiconductor substrate 1 from the lower layer by a sputtering method or the like, and are patterned by a photolithography technique and a dry etching technique to form a first layer wiring. Form L1.
[0042]
Next, as shown in FIG. 11, after an insulating film 20 made of, for example, silicon oxide is deposited on the semiconductor substrate 1 by a CVD method or the like, a part of the first layer wiring L1 is exposed on the insulating film 20. Through holes T1 are formed by photolithography and dry etching. Subsequently, a metal film such as tungsten is deposited on the semiconductor substrate 1 by a sputtering method, a CVD method, or the like, and is polished by a CMP method or the like so that the metal film remains only in the through hole T1. The plug 21 is formed in the through hole T1. After that, for example, a titanium nitride film, an aluminum film, and a titanium nitride film are sequentially deposited on the semiconductor substrate 1 from the lower layer by a sputtering method or the like, and are patterned by a photolithography technique and a dry etching technique to form a second layer wiring. L2 is formed. The second layer wiring L2 is electrically connected to the first layer wiring L1 through the plug 21.
[0043]
Thereafter, an upper layer wiring is further formed, and then the surface of the uppermost layer wiring is covered with a surface protective film, and an opening is formed in a part thereof so that a part of the uppermost layer wiring is exposed. To manufacture a flash memory.
[0044]
As described above, according to the first embodiment, in the erasing operation of the flash memory, the voltage is applied to the control gate and the well of the memory cell of the selected block, and further, the well of the unselected block, the selected block and the unselected block are By applying a positive voltage to the gate of the switch MOS, the voltage applied to the gate insulating film of the switch MOS in the unselected block can be reduced as compared with the case where no positive voltage is applied. Since the thickness of the insulating film can be reduced, the ON current of the switch MOS can be increased. As a result, the substrate effect of the switch MOS is improved, the voltage applied to the main bit line in the write operation can be set low, and the chip size can be reduced by keeping the area of the booster circuit relatively small. . Further, the discharge of the main bit line in the read operation is accelerated, and the access time to the memory cell can be reduced.
[0045]
(Embodiment 2)
FIG. 12 is a block diagram of a semiconductor device having a flash memory according to the second embodiment. Table 2 summarizes evaluation items in an erase operation of the flash memory according to the second embodiment.
[0046]
[Table 2]

[0047]
Similar to the semiconductor device of the first embodiment, a three-gate type semiconductor device aiming at a high-speed operation by using a power supply voltage of 3.3 V and a MOS having a gate insulating film of about 8 nm for an input / output circuit and a read driver. It is. Further, in the erase operation, a positive voltage Vcc, for example, 3.3 V is applied to the wells of the unselected block and the gates of the switch MOSs of the selected block and the unselected block, and the thickness of the gate insulating film of the switch MOS is changed to the memory cell. Is as thin as 11 nm, which is the same as the thickness of the tunnel insulating film.
[0048]
In addition, in the semiconductor device of the second embodiment, a positive voltage Vcc, for example, 3.3 V is applied to the word lines of the memory cells of the unselected blocks.
[0049]
When a positive voltage Vcc is applied to the well of the unselected block when erasing the selected block, a positive voltage is applied between the gate and the well of the memory cell of the unselected block. Are subjected to well disturb stress, and the threshold voltage fluctuates. Therefore, by applying a positive voltage to the word lines of the memory cells of the non-selected blocks to alleviate the stress, it is possible to suppress the fluctuation of the threshold voltage of the memory cells.
[0050]
(Embodiment 3)
FIG. 13 is a block diagram of a semiconductor device having a flash memory according to the third embodiment. Table 3 summarizes evaluation items in the erasing operation of the flash memory according to the third embodiment.
[0051]
[Table 3]

[0052]
Similar to the semiconductor device of the first embodiment, a three-gate type semiconductor device aiming at a high-speed operation by using a power supply voltage of 3.3 V and a MOS having a gate insulating film of about 8 nm for an input / output circuit and a read driver. It is.
[0053]
In the semiconductor device according to the third embodiment, the positive voltage Vcc applied to the well of the unselected block and the gates of the switch MOSs of the selected block and the unselected block in the erase operation is set to 5 V higher than that of the first embodiment. The voltage applied to the gate insulating film of the switch MOS in the non-selected block is further reduced, and the thickness of the gate insulating film of the switch MOS is set to 8 nm. The 5V positive voltage Vcc is supplied from an external power supply or an internal booster circuit. Note that the positive voltage Vcc may be applied to the word lines of the memory cells of the unselected blocks to suppress the fluctuation of the threshold voltage of the memory cells due to the well disturbance, but it is not always necessary to apply the positive voltage Vcc.
[0054]
By setting the gate insulating film of the switch MOS to 8 nm, the on-state current of the switch MOS is increased as compared with the first embodiment, so that the driving capability can be improved. 3. By setting the positive voltage Vcc applied to the wells of the unselected blocks and the gates of the switch MOSs of the selected and unselected blocks to 5 V, the required value for BVds0 is lower than in the first embodiment. It can be 3V.
[0055]
(Embodiment 4)
FIG. 14 is a block diagram of a semiconductor device having a flash memory according to the fourth embodiment. Table 4 summarizes evaluation items in the erasing operation of the flash memory according to the fourth embodiment.
[0056]
[Table 4]

[0057]
This is a two-gate type semiconductor device using a power supply voltage of 5 V, a MOS having a gate insulating film of about 20 nm for an input / output circuit and a read driver, and a MOS having a gate insulating film of about 4 nm for a logic circuit.
[0058]
In the semiconductor device according to the fourth embodiment, the positive voltage Vcc applied to the wells of the unselected blocks and the gates of the switch MOSs of the selected and unselected blocks is set to 5 V higher than that of the first embodiment, and The voltage applied to the gate insulating film of the switch MOS of the block is reduced, and the thickness of the gate insulating film of the switch MOS is set to 11 nm, which is the same as the thickness of the tunnel insulating film of the memory cell. A positive voltage Vcc, for example, 5 V, may be applied to the word lines of the memory cells of the unselected blocks to suppress the fluctuation of the threshold voltage of the memory cells due to the well disturbance, but it is not always necessary to apply the voltage.
[0059]
Further, by setting the voltage applied to the wells of the unselected blocks and the gates of the switch MOSs of the selected and unselected blocks to 5 V, the required value for BVds0 is 4.7 V lower than that of the first embodiment. It can be.
[0060]
(Embodiment 5)
FIG. 15 is a block diagram of a semiconductor device having a flash memory according to the fifth embodiment. Table 5 summarizes evaluation items in the erasing operation of the flash memory according to the fifth embodiment.
[0061]
[Table 5]

[0062]
This is a semiconductor device in which the power supply voltage is 3.3 V and the thickness of the gate insulating film of the MOS in the peripheral circuit is about 20 nm.
[0063]
In the fifth embodiment, the positive voltage Vcc applied to the wells of the non-selected blocks and the gates of the switch MOSs of the selected and non-selected blocks is set to 5 V higher than that of the first embodiment, and the switches of the non-selected blocks are changed. The voltage applied to the gate insulating film of the MOS is reduced, and the thickness of the gate insulating film of the switch MOS is set to 11 nm which is the same as the thickness of the tunnel insulating film of the memory cell. Note that the positive voltage Vcc may be applied to the word lines of the memory cells of the unselected blocks to suppress the fluctuation of the threshold voltage of the memory cells due to the well disturbance, but it is not always necessary to apply the positive voltage Vcc.
[0064]
By setting the positive voltage Vcc applied to the wells of the unselected blocks and the gates of the switch MOSs of the selected and unselected blocks to 5 V, the required value for BVds0 is 4.3 V lower than that of the first embodiment. It can be.
[0065]
(Embodiment 6)
FIG. 16 is a block diagram of a semiconductor device having a flash memory according to the sixth embodiment. Table 6 summarizes evaluation items in the erasing operation of the flash memory according to the sixth embodiment.
[0066]
[Table 6]

[0067]
This is a semiconductor device in which the power supply voltage is 3.3 V and the thickness of the gate insulating film of the MOS in the peripheral circuit is about 20 nm.
[0068]
In the semiconductor device according to the sixth embodiment, the positive voltage Vcc applied to the wells of the unselected blocks and the gates of the switch MOSs of the selected blocks and the unselected blocks is set to 3.3 V, which is the same as in the first embodiment, and The voltage applied to the gate insulating film of the switch MOS in the selected block is reduced, and the thickness of the gate insulating film of the switch MOS is set to 20 nm.
[0069]
The erasing time can be shortened by increasing the well voltage of the selected block at the time of erasing to, for example, about 13 V within a range in which BVds0 of the switch MOS is satisfied.
[0070]
As described above, the invention made by the inventor has been specifically described based on the embodiment of the invention. However, the invention is not limited to the embodiment, and can be variously modified without departing from the gist of the invention. Needless to say, there is.
[0071]
For example, in the above embodiment, the case where the present invention is applied to a semiconductor device having a flash memory has been described. However, the present invention has a structure in which a flash memory is mounted, a well where a memory mat is divided, and a switch MOS, and The present invention is also applied to a semiconductor device having an operation in which a positive stress is applied to a well in a writing operation, an erasing operation, or the like, for example, a semiconductor device having a logic mixed memory in which a flash memory and a logic circuit are provided on the same substrate. Is possible.
[0072]
【The invention's effect】
The effects obtained by typical aspects of the invention disclosed in the present application will be briefly described as follows.
[0073]
When erasing the data of the memory cell of the selected block, in addition to applying a voltage to the control gate and well of the selected block, a positive voltage is applied to the well of the non-selected block and the gate of the switch MOS of the selected block and the non-selected block. By applying the voltage, the electric field applied to the gate insulating film of the switch MOS in the unselected block is reduced, so that the thickness of the gate insulating film of the switch MOS can be reduced.
[Brief description of the drawings]
FIG. 1 is a schematic sectional view of a semiconductor substrate showing an example of a voltage applied in an erasing operation of a flash memory according to a first embodiment of the present invention;
FIG. 2 is a block diagram of a semiconductor device having a flash memory according to the first embodiment of the present invention;
FIGS. 3A to 3C are main-portion cross-sectional views of a semiconductor substrate, showing in an order of steps an example of a method for manufacturing a flash memory according to the first embodiment of the present invention;
FIGS. 4A to 4C are main-portion cross-sectional views of a semiconductor substrate, showing an example of a method of manufacturing the flash memory according to the first embodiment of the present invention in the order of steps;
FIGS. 5A to 5C are main-portion cross-sectional views of a semiconductor substrate, showing an example of a method of manufacturing the flash memory according to the first embodiment of the present invention in the order of steps;
FIGS. 6A to 6C are cross-sectional views of a main part of the semiconductor substrate, showing an example of a method of manufacturing the flash memory according to the first embodiment of the present invention in the order of steps;
FIG. 7 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating an example of a method of manufacturing the flash memory according to Embodiment 1 of the present invention in the order of steps;
FIGS. 8A to 8C are main-portion cross-sectional views of a semiconductor substrate, showing an example of a method of manufacturing a flash memory according to Embodiment 1 of the present invention in the order of steps;
FIGS. 9A to 9C are main-portion cross-sectional views of a semiconductor substrate, showing in an order of steps an example of a method for manufacturing a flash memory according to the first embodiment of the present invention;
FIGS. 10A to 10C are main-portion cross-sectional views of a semiconductor substrate, showing an example of a method of manufacturing the flash memory according to the first embodiment of the present invention in the order of steps;
FIGS. 11A to 11C are main-portion cross-sectional views of a semiconductor substrate, showing an example of a method of manufacturing a flash memory according to Embodiment 1 of the present invention in the order of steps;
FIG. 12 is a block diagram of a semiconductor device having a flash memory according to a second embodiment of the present invention;
FIG. 13 is a block diagram of a semiconductor device having a flash memory according to a third embodiment of the present invention;
FIG. 14 is a block diagram of a semiconductor device having a flash memory according to a fourth embodiment of the present invention;
FIG. 15 is a block diagram of a semiconductor device having a flash memory according to a fifth embodiment of the present invention;
FIG. 16 is a block diagram of a semiconductor device having a flash memory according to a sixth embodiment of the present invention;
FIG. 17 is a schematic sectional view of a semiconductor substrate showing a voltage applied in an erasing operation of a flash memory studied by the present inventors.
[Explanation of symbols]
1 semiconductor substrate
2 Insulating film
3 Conductive film
3a Floating gate
4 Interlayer film
5 Photoresist pattern
6 Gate insulating film
7 Gate insulating film
8 Gate insulating film
9 Conductive film
9a Control gate
9b gate
9c gate
9d gate
10 Cap insulating film
11 Photoresist pattern
12 n-type semiconductor region
13 n-type semiconductor region
14 p-type semiconductor region
15 Insulating film
16 n-type semiconductor region
17 p-type semiconductor region
18 Insulating film
19 plug
20 Insulating film
21 plug
MC memory cell
N1 switch MOS
N2 switch MOS
SBL Sub-bit line
MBL main bit line
SUB substrate
M1 control gate
M2 tunnel insulating film
S1 diffusion layer
S2 gate
S3 Gate insulating film
S4 drain
SGI separation unit
NWm embedded n-well
PW1 p-well
PW2 p-well
NW1 n-well
NW2 n-well
C1 contact hole
T1 Through hole
L1 First layer wiring
L2 Second layer wiring

Claims

A switch MOS is connected in series between a plurality of nonvolatile memory cells arranged in a matrix on a substrate and a bit line connected to a peripheral circuit, and a well in which a predetermined memory cell group is formed is electrically separated from each other. A semiconductor device having a flash memory in which a block is formed and a data erasing operation is performed in the block unit,
During a data erase operation, a first positive voltage is applied to a well of a selected block from which data is to be erased, and the first positive voltage is applied to a well of a non-selected block from which data is not erased and a gate of a switch MOS of the non-selected block. Wherein a second positive voltage smaller than the positive voltage is applied.

A switch MOS is connected in series between a plurality of nonvolatile memory cells arranged in a matrix on a substrate and a bit line connected to a peripheral circuit, and a well in which a predetermined memory cell group is formed is electrically separated from each other. A semiconductor device having a flash memory in which a block is formed and a data erasing operation is performed in the block unit,
During a data erasing operation, a first positive voltage is applied to a well of a selected block from which data is to be erased, and a well and a word line of an unselected block from which data is not erased, and a gate of a switch MOS of the selected and unselected block. Wherein a second positive voltage lower than the first positive voltage is applied to the semiconductor device.

A switch MOS is connected in series between a plurality of nonvolatile memory cells arranged in a matrix on a substrate and a bit line connected to a peripheral circuit, and a well in which a predetermined memory cell group is formed is electrically separated from each other. A semiconductor device having a flash memory in which a block is formed and a data erasing operation is performed in the block unit,
During a data erase operation, a first positive voltage is applied to a well of a selected block from which data is to be erased, and the first positive voltage is applied to a well of a non-selected block from which data is not erased and a gate of a switch MOS of the non-selected block. A second positive voltage smaller than the positive voltage of
A semiconductor device, wherein the thickness of the gate insulating film of the switch MOS is equal to or less than the thickness of the thickest gate insulating film among a plurality of types of MOS gate insulating films provided in a peripheral circuit.

A switch MOS is connected in series between a plurality of nonvolatile memory cells arranged in a matrix on a substrate and a bit line connected to a peripheral circuit, and a well in which a predetermined memory cell group is formed is electrically separated from each other. To constitute a block, data erasing operation is performed in units of the block,
The memory cell has a first gate provided on the substrate via a tunnel insulating film, and a second gate provided on the first gate via an interlayer film;
During a data erase operation, a first positive voltage is applied to a well of a selected block from which data is to be erased, and the first positive voltage is applied to a well of a non-selected block from which data is not erased and a gate of a switch MOS of the non-selected block. A method of manufacturing a semiconductor device for forming a flash memory to which a second positive voltage smaller than the positive voltage of
A method of manufacturing a semiconductor device, wherein the gate insulating film of the switch MOS is formed of the same layer as the tunnel insulating film of the memory cell.

A switch MOS is connected in series between a plurality of nonvolatile memory cells arranged in a matrix on a substrate and a bit line connected to a peripheral circuit, and a well in which a predetermined memory cell group is formed is electrically separated from each other. To constitute a block, data erasing operation is performed in units of the block,
During a data erasing operation, a first positive voltage is applied to a well of a selected block from which data is to be erased, and the well of an unselected block from which data is not erased and the gate of a switch MOS of the selected and non-selected blocks are connected to the well. A method of manufacturing a semiconductor device for forming a flash memory to which a second positive voltage smaller than a first positive voltage is applied,
A method for manufacturing a semiconductor device, wherein the gate insulating film of the switch MOS is formed of the same insulating film as the gate insulating film of any one of a plurality of types of MOSs formed in a peripheral circuit. .