JP2004015670A

JP2004015670A - Semiconductor integrated circuit and semiconductor module

Info

Publication number: JP2004015670A
Application number: JP2002169333A
Authority: JP
Inventors: Masashi Yonemaru; 米丸　政司
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2002-06-10
Filing date: 2002-06-10
Publication date: 2004-01-15
Anticipated expiration: 2022-06-10
Also published as: JP4001229B2

Abstract

<P>PROBLEM TO BE SOLVED: To hold a stable state during a wait by reducing a leak current during the wait without increasing a chip area and deteriorating characteristics in operations in a semiconductor integrated circuit using a low threshold device in which a high-speed operation is made possible by a low power supply voltage. <P>SOLUTION: The semiconductor integrated circuit is provided with a power supply voltage feeder 14 in which feeding of a power supply voltage is stopped during the wait and a power supply voltage feeder 15 in which the power supply voltage is fed even during the wait. A functional circuit block 11 for which it is necessary to hold data during the wait is connected to the power supply voltage feeder 15 so that data are held even during the wait. A functional circuit block 10 for which it is not necessary to hold its state during the wait is connected to the power supply voltage feeder 14 so that the leak current during the wait is reduced. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路および半導体モジュールに関する。
【０００２】
【従来の技術】
近年、半導体集積回路の微細化および消費電力削減の要求に伴って、トランジスタのしきい値電圧が低下する傾向にあり、その結果、低電源電圧にて高速に動作させることができる半導体集積回路が実現されている。
【０００３】
しかしながら、トランジスタのしきい値電圧が低下することは、トランジスタのオフ時にリーク電流が増加する原因となっている。このリーク電流の問題は、特に、待機モードを有する携帯端末機器などに半導体集積回路を適用するために、大きな課題となっている。
【０００４】
この課題を解決するために、特開平６−２９８３４号公報には、しきい値電圧が高いＦＥＴ（ＦｉｅｌｄＥｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を電源電圧の供給を遮断するスイッチトランジスタとして用いることにより、スタンバイ時（待機時）におけるリーク電流を削減する方法が提案されている。これを図２１に示している。
【０００５】
図２１は従来の半導体集積回路の一構成例を示す回路図である。図２１において、この半導体集積回路は、動作時にはしきい値電圧が低い（以下、低しきい値と称する）ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉ・ｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ；ＭＯＳトランジスタ）により高速動作を実現し、スタンバイ時にはしきい値電圧が高い（以下、高しきい値と称する）ＭＯＳＦＥＴ（ＭＯＳトランジスタ）によりリーク電流を削減するものである。このような低しきい値ＭＯＳＦＥＴと高ＭＯＳＦＥＴとを用いた回路は、ＭＴ−ＣＭＯＳ回路と称されている。
【０００６】
この半導体集積回路は、電源電圧Ｖｄｄが供給される電源供給線１２１、擬似電源電圧Ｖ−Ｖｄｄが供給される擬似電源電圧供給線１２２、接地電圧ＧＮＤが供給される接地線１２３、および擬似接地電圧Ｖ−ＧＮＤが供給される擬似接地線１２４が設けられている。
【０００７】
これらの電源電圧供給線１２１と擬似電源電圧供給線１２２との間には、高しきい値のＰ型ＭＯＳトランジスタＭ１０２が接続され、Ｐ型ＭＯＳトランジスタＭ１０２のゲート電極には制御信号ＳＬが入力される。擬似接地線１２４と接地線１２３との間には、高しきい値のＮ型ＭＯＳトランジスタＭ１０３が接続され、Ｎ型ＭＯＳトランジスタＭ１０３のゲート電極には制御信号ＳＬＢ（制御信号ＳＬの反転信号）が入力される。
【０００８】
擬似電源電圧供給線１２２と擬似接地線１２４との間には、論理回路１０５として、Ｐ型ＭＯＳトランジスタＭ１００とＮ型ＭＯＳトランジスタＭ１０１とインバータ１０４とからなるクロック回路が設けられている。Ｐ型ＭＯＳトランジスタＭ１００およびＮ型ＭＯＳトランジスタＭ１０１は、擬似電源電圧供給線１２２と擬似接地線１２４との間に直列に接続されてインバータが構成されており、インバータには制御信号ＣＫが入力され、このインバータの出力端は二つに分岐され、その一方端がラッチ回路１１３に直に接続され、その他方端がインバータ１０４を介してラッチ回路１１３に接続されている。
【０００９】
これらのＰ型ＭＯＳトランジスタＭ１００、Ｎ型ＭＯＳトランジスタＭ１０１およびインバータ１０４は低しきい値ＦＥＴにて構成されているので、低電源電圧で高速動作を実現する。
【００１０】
また、待機動作時には、上記制御信号ＳＬが“Ｈ”（ハイレベル）、ＳＬＢが“Ｌ”（ローレベル）となり、Ｐ型ＭＯＳトランジスタＭ１０２およびＮ型ＭＯＳトランジスタＭ１０３がオフ状態になる。ここで、Ｐ型ＭＯＳトランジスタＭ１０２およびＮ型ＭＯＳトランジスタＭ１０３は高しきい値ＦＥＴにて構成されているため、低しきい値ＦＥＴにて構成される論理回路１０５のリーク電流を削減することができる。
【００１１】
さらに、この半導体集積回路では、待機動作時に低リーク電流でデータを保持するためにラッチ回路１１３が設けられている。このラッチ回路１１３は、Ｐ型ＭＯＳトランジスタＭ１０６、Ｎ型ＭＯＳトランジスタＭ１０７、Ｐ型ＭＯＳトランジスタＭ１０８、Ｎ型ＭＯＳトランジスタＭ１０９、Ｐ型ＭＯＳトランジスタＭ１１０、Ｎ型ＭＯＳトランジスタＭ１１１およびインバータ１１２にて構成されている。
【００１２】
Ｐ型ＭＯＳトランジスタＭ１１０およびＮ型ＭＯＳトランジスタＭ１１１は、電源電圧供給線１２１と接地線１２３との間に直列に接続されてインバータで構成されており、その出力端は出力端子Ｑに接続され、かつインバータ１１２の入力端に接続されている。このインバータ１１２は、Ｐ型ＭＯＳトランジスタＭ１１０およびＮ型ＭＯＳトランジスタＭ１１１により構成されるインバータと同様の構成であり、電源電圧供給線１２１と接地線１２３との間に接続されている。
【００１３】
Ｐ型ＭＯＳトランジスタＭ１０６とＮ型ＭＯＳトランジスタＭ１０７とが並列に接続されてトランスファーゲートが構成されており、その伝送路は、データ入力端子Ｄと、Ｐ型ＭＯＳトランジスタＭ１１０およびＮ型ＭＯＳトランジスタＭ１１１により構成されるインバータの入力端とに接続されている。
【００１４】
また、Ｐ型ＭＯＳトランジスタＭ１０８とＮ型ＭＯＳトランジスタＭ１０９とが並列に接続されてトランスファーゲートが構成されており、その伝送路は、インバータ１１２の出力端と、Ｐ型ＭＯＳトランジスタＭ１１０およびＮ型ＭＯＳトランジスタＭ１１１にて構成されるインバータの入力端との間に接続されている。Ｎ型ＭＯＳトランジスタＭ１０７のゲート電極とＰ型ＭＯＳトランジスタＭ１０８のゲート電極と、およびＰ型ＭＯＳトランジスタＭ１０６のゲート電極とＮ型ＭＯＳトランジスタＭ１０９のゲート電極とは、それぞれ互いに接続されて論理回路１０５からの二つの分岐出力端にそれぞれ接続されている。
【００１５】
このラッチ回路１１３において、電源電圧供給線１２１および接地線１２３の間には、Ｐ型ＭＯＳトランジスタＭ１０２およびＮ型ＭＯＳトランジスタＭ１０３を介さずに、直接、ＭＯＳトランジスタＭ１１０およびＭ１１１からなるインバータとインバータ１１２とがそれぞれ接続されている。これにより、待機時においてもラッチ回路１１３に電源電圧Ｖｄｄおよび接地電圧ＧＮＤが供給され、データを保持することができる。
【００１６】
また、これらのＰ型ＭＯＳトランジスタＭ１０６、Ｎ型ＭＯＳトランジスタＭ１０７、Ｐ型ＭＯＳトランジスタＭ１０８、Ｎ型ＭＯＳトランジスタＭ１０９、Ｐ型ＭＯＳトランジスタＭ１１０、Ｎ型ＭＯＳトランジスタＭ１１１およびインバータ１１２が高しきい値のＭＯＳトランジスタにて構成されている。これにより、低リーク電流を実現することができる。
【００１７】
次に、他の従来技術として、特開２０００−１３２１５号公報には、図２２に示すような半導体集積回路が提案されている。
【００１８】
図２２は従来の半導体集積回路における他の構成例を示す回路図である。図２２において、直列に接続されたＰ型ＭＯＳトランジスタＭ１１２およびＮ型ＭＯＳトランジスタＭ１１３によりインバータが構成され、また、直列に接続されたＰ型ＭＯＳトランジスタＭ１１４およびＮ型ＭＯＳトランジスタＭ１１５によりインバータが構成されている。これらの二つの前後段の各インバータは入力端子ＩＮと出力端子ＯＵＴ間に直列に接続されている。Ｐ型ＭＯＳトランジスタＭ１１２およびＰ型ＭＯＳトランジスタＭ１１４の各ボディ電極はそれぞれ、電源電圧Ｖｄｄが供給される電源電圧供給線１２１に接続され、その各ソース電極はそれぞれ、擬似電源電圧Ｖ−Ｖｄｄが供給される擬似電源電圧供給線１２２に接続されている。また、Ｎ型ＭＯＳトランジスタＭ１１３およびＮ型ＭＯＳトランジスタＭ１１５のボディ電極はそれぞれ、接地電圧ＧＮＤが供給される接地線１２３に接続され、その各ソース電極はそれぞれ、擬似接地電圧Ｖ−ＧＮＤが供給される擬似接地線１２４に接続されている。
【００１９】
電源電圧供給線１２１はＰ型ＭＯＳトランジスタＭ１１６および電位クランプ回路１１６を介して擬似電源電圧供給線１２２に接続され、また、接地線１２３はＮ型ＭＯＳトランジスタＭ１１７および電位クランプ１１７を介して擬似接地線１２４に接続されている。Ｐ型ＭＯＳトランジスタＭ１１６のゲート電極には制御信号ＳＬが供給され、Ｎ型ＭＯＳトランジスタＭ１１７のゲート電極には制御信号ＳＬＢが供給されている。以上により半導体集積回路が構成されている。
【００２０】
上記構成により、半導体集積回路の動作時には、制御信号ＳＬが“Ｌ”、制御信号ＳＬＢが“Ｈ”となり、Ｐ型ＭＯＳトランジスタＭ１１６およびＮ型ＭＯＳトランジスタＭ１１７がオン状態となって、擬似電源電圧供給線１２２は電源電圧供給線１２１の電位、擬似接地線１２４は接地線１２３の電位となる。これによって、ＭＯＳトランジスタＭ１１２〜Ｍ１１５で構成される各インバータ回路が動作可能である。
【００２１】
半導体集積回路の待機時には、制御信号ＳＬが“Ｈ”、制御信号ＳＬＢが“Ｌ”となり、Ｐ型ＭＯＳトランジスタＭ１１６およびＮ型ＭＯＳトランジスタＭ１１７がオフ状態になって、擬似電源電圧線１２２には電位クランプ回路１１６を介して電圧が供給されて、電源電圧供給線１２１の電位Ｖｄｄ＝２．５Ｖ、擬似電源電圧供給線１２２の電位はＶ−Ｖｄｄ＝１．９Ｖとなる。また、擬似接地線１２４には電位クランプ回路１１７を介して電圧が供給され、擬似接地線１２４の電位はＶ−ＧＮＤ＝０．６Ｖとなる。このため、ＭＯＳトランジスタＭ１１２〜Ｍ１１５のボディ電位がバイアスされて、しきい値電圧が上昇するように作用し、リーク電流が削減される。
【００２２】
【発明が解決しようとする課題】
ところが、上記従来の半導体集積回路（図２１参照）では、以下のような問題点がある。即ち、この半導体集積回路において、論理回路１０５に対しては、高しきい値のＰ型ＭＯＳトランジスタＭ１０２およびＮ型ＭＯＳトランジスタＭ１０３からなるトランジスタスイッチ（半導体スイッチ）を介して電源電圧Ｖｄｄおよび接地電圧ＧＮＤが供給される。このため、Ｐ型ＭＯＳトランジスタＭ１０２およびＮ型ＭＯＳトランジスタＭ１０３のオン抵抗によって、論理回路１０５の動作時電流による電圧降下が生じる。その結果、擬似電源電圧供給線１２２の電位Ｖ−Ｖｄｄおよび擬似接地線１２４の電位Ｖ−ＧＮＤが変動し、論理回路１０５の動作特性に影響を与える。
【００２３】
このような電位変動を抑えるために、図２１の半導体集積回路では、電源電圧供給線１２１と擬似電源電圧供給線１２２との間および、接地線１２３と擬似接地線１２４との間にそれぞれ、コンデンサＣ１１４およびコンデンサＣ１１５がそれぞれ設けられ、擬似電源電圧供給線１２２の電位Ｖ−Ｖｄｄおよび擬似接地線１２４における電位Ｖ−ＧＮＤの変動を抑えるようになっている。
【００２４】
ところが、擬似電源電圧供給線１２２および擬似接地線１２４に接続される論理回路１０５の動作時電流にもよるが、このような電位変動を抑えるためには、ある程度の容量値が必要とされるため、コンデンサＣ１１４およびコンデンサＣ１１５を設けることによってチップ面積の増大を招くことになる。また、低面積にて電位変動を抑えるための容量を実現するためには、そのようなコンデンサを製作するために製造工程を追加する必要がある。
【００２５】
また、図２１のラッチ回路１１３は電源電圧供給線１２１に接続されており、Ｐ型ＭＯＳトランジスタＭ１０６、Ｎ型ＭＯＳトランジスタＭ１０７、Ｐ型ＭＯＳトランジスタＭ１０８およびＮ型ＭＯＳトランジスタＭ１０９により構成されるフィードバックループによりデータが保持されている。それらのＭＯＳトランジスタを制御する制御信号を生成している論理回路１０５は、待機時にはＰ型ＭＯＳトランジスタＭ１０２およびＮ型ＭＯＳトランジスタＭ１０３により電源電圧の供給が停止されているので、動作していない。したがって、Ｐ型ＭＯＳトランジスタＭ１０６、Ｎ型ＭＯＳトランジスタＭ１０７、Ｐ型ＭＯＳトランジスタＭ１０８およびＮ型ＭＯＳトランジスタＭ１０９のゲート電圧はそれぞれのノードの容量により保持されているのみとなり、待機時間が長くなるにしたがって、電荷がリークしてデータを保持することができなくなり、動作が不安定になるという問題を有している。
【００２６】
また、従来の別の半導体集積回路（図２２参照）では、動作時はＭＯＳトランジスタＭ１１６およびＭ１１７からなるトランジスタスイッチを介して電源電圧が供給されるため、ＭＯＳトランジスタＭ１１６およびＭ１１７のオン抵抗による電位変動が発生し、動作特性に影響を及ぼすという問題がある。
【００２７】
具体的には、一般的な４ビットの加算回路（例えばゲート長０．３５μｍ、基本ゲート幅はＮ型ＭＯＳトランジスタで２μｍ、Ｐ型ＭＯＳトランジスタで４μｍ）において、ゲート幅５０μｍのＰ型ＭＯＳトランジスタにてリーク電流削減のためのトランジスタスイッチ（ＭＯＳトランジスタＭ１１６およびＭ１１７）を構成した場合、トランジスタスイッチＭ１１６およびＭ１１７を介さずに電源電圧を供給する場合の演算速度に比べて、８２％の性能しか得られていない。これは、加算回路の動作時の消費電流により、トランジスタスイッチの抵抗によって加算回路に供給される擬似電源電圧の電位が低下し、動作速度が遅くなるためである。上記図２１に示す半導体集積回路と同様に、コンデンサ（容量）を追加して電位変動による影響を抑えようとする場合、上記従来例では、トランジスタスイッチＭ１１６およびＭ１１７の抵抗による特性劣化を抑えるために、１Ｅ−１０Ｆの容量値が必要であり、通常の半導体集積回路にてこのような容量値を実現するためには、製造プロセスにもよるが、非常に大きな面積が必要とされる。
【００２８】
このように、従来の半導体集積回路においては、低しきい値トランジスタからなるデバイスのリーク電流を削減するために設けられたトランジスタスイッチ（半導体スイッチ）によって動作時の特性劣化が生じており、その影響を、容量を追加することによって抑制するためには、非常に大きな素子面積が必要とされるという問題がある。
【００２９】
本発明は、上記従来の問題を解決するもので、低電源電圧にて高速動作が可能な低しきい値デバイスが用いられた半導体集積回路において、面積増大や動作時の特性劣化を招くことなく待機時のリーク電流を削減することができ、待機時に安定状態を保持することができる半導体集積回路および、その半導体集積回路をパッケージに封止した半導体モジュールを提供することを目的とする。
【００３０】
【課題を解決するための手段】
本発明の半導体集積回路は、動作時に電源電圧が供給され、待機時に電源電圧の供給が停止される第１電源電圧供給線と、動作時および待機時共に電源電圧が供給される第２電源電圧供給線とを有し、第２電源電圧供給線には、待機時に状態を保持する必要がある回路が接続され、第１電源電圧供給線には、待機時に状態を保持する必要がない回路が接続されており、そのことにより上記目的が達成される。
【００３１】
また、好ましくは、本発明の半導体集積回路において、動作時には電源電圧を出力し、待機時には電源電圧の出力を停止する第１電源回路と、動作時および待機時共に電源電圧を出力する第２電源回路とを有し、第１電源回路はその出力端が前記第１電源電圧供給線に接続され、第２電源回路はその出力端が第２電源電圧供給線に接続されている。
【００３２】
さらに、好ましくは、本発明の半導体集積回路において、動作時には電源電圧を出力し、待機時には電源電圧の出力を停止する電源回路を有し、電源回路は第１電源電圧供給線に接続され、第２電源電圧供給線は外部電源電圧供給端子に接続されている。
【００３３】
さらに、好ましくは、本発明の半導体集積回路における第２電源回路は、待機時に出力する電源電圧が動作時に出力する電源電圧よりも低く設定されている。
【００３４】
本発明の半導体モジュールは、請求項１記載の半導体集積回路と、動作時には導通状態となって該第１電源電圧供給線に電源電圧を供給し、待機時には非導通状態となって該第１電源電圧供給線への電源電圧供給を遮断する外部スイッチとが同一のパッケージに封止されており、そのことにより上記目的が達成される。
【００３５】
また、好ましくは、本発明の半導体モジュールは、請求項１記載の半導体集積回路と、動作時には電源電圧を前記第１電源電圧供給線に出力し、待機時には前記第１電源電圧供給線への電源電圧の出力を停止する第１電源回路とが同一のパッケージに封止されており、そのことにより上記目的が達成される。
【００３６】
さらに、好ましくは、本発明の半導体モジュールは、請求項１記載の半導体集積回路と、動作時には電源電圧を前記第１電源電圧供給線に出力し、待機時には前記第１電源電圧供給線への電源電圧の出力を停止する第１電源回路と、動作時および待機時共に電源電圧を前記第２電源電圧供給線に出力する第２電源回路とが同一のパッケージに封止されており、そのことにより上記目的が達成される。
【００３７】
さらに、好ましくは、本発明の半導体集積回路における第１電源電圧供給線に接続された回路は、低電源電圧にて高速動作が可能な低しきい値電圧のトランジスタにて構成され、待機時に状態を保持する必要がある回路は高しきい値電圧のトランジスタにて構成されている。
【００３８】
さらに、好ましくは、本発明の半導体集積回路において、待機時に状態を保持する必要がある回路は、ボディ電位を制御可能なトランジスタにて構成されている。
【００３９】
さらに、好ましくは、本発明の半導体集積回路において、待機時に状態を保持する必要がある回路は、ゲート電極とボディ電極とが接続されたトランジスタにて構成されている。
【００４０】
さらに、好ましくは、本発明の半導体集積回路において、動作時には電源電圧が供給され、待機時には電源電圧の供給が停止される電源電圧供給線を有し、待機時には状態を保持する必要がある回路が電源電圧供給線に接続されている半導体集積回路であって、待機時に状態を保持する必要がある回路は強誘電体容量手段を有し、強誘電体容量手段によって待機時に状態が保持される。
【００４１】
さらに、好ましくは、本発明の半導体集積回路は、動作時には電源電圧が供給され、待機時には電源電圧の供給が停止される電源電圧供給線を有し、待機時に状態を保持する必要がある回路が電源電圧供給線に接続されている半導体集積回路であって、待機時に状態を保持する必要がある回路の状態保持回路は強誘電体ゲートトランジスタにて構成されている。
【００４２】
さらに、好ましくは、本発明の半導体集積回路において、動作時には電源電圧を電源電圧供給線に出力し、待機時には電源電圧供給線への電源電圧の出力を停止する電源回路を有する。
【００４３】
さらに、好ましくは、本発明の半導体モジュールは、請求項１１または１２記載の半導体集積回路と、動作時には電源電圧を前記電源電圧供給線に出力し、待機時には電源電圧供給線への電源電圧の出力を停止する電源回路とが同一のパッケージに封止されている。
【００４４】
さらに、好ましくは、本発明の半導体集積回路において、待機時に状態を保持する必要がある回路において、状態を保持するフィードバックループが構成されるように、状態保持回路を制御する制御信号を供給する制御回路を有する。
【００４５】
さらに、好ましくは、本発明の半導体集積回路における制御回路は、一方のゲート入力が待機時に”Ｌ”となる待機制御信号が入力されるＮＡＮＤゲートと、一方のゲート入力が待機時に”Ｈ”となる待機制御信号が入力されるＮＯＲゲートとを有し、制御信号として”Ｈ”が必要な個所には該ＮＡＮＤゲートが接続され、制御信号として”Ｌ”が必要な個所には該ＮＯＲゲートが接続されている。
【００４６】
さらに、好ましくは、本発明の半導体集積回路はゲートアレイ方式で構成される。
【００４７】
さらに、好ましくは、本発明の半導体集積回路はスタンダードセル方式で構成される。
【００４８】
上記構成により、本発明にあっては、動作時には電源電圧が供給され、待機時には電源電圧の供給が停止される第１電源電圧供給線と、動作時および待機時共に電源電圧が供給される第２電源電圧供給線とが設けられている。待機時に状態（データ）を保持する必要がある回路は、待機時にも電源電圧が供給される第２電源電圧供給線に接続されているため、待機時でも状態を保持することができる。また、待機時に状態を保持する必要が無い回路は、待機時に電源電圧が供給されない第１電源電圧供給線に接続されているため、高速動作が可能な低しきい値デバイスを用いても、待機時のリーク電流を削減することが可能となる。また、待機時に状態を保持する必要が無い回路は、半導体スイッチを介さずに直接第１電源電圧供給線に接続されているため、図２１および図２２に示すように、高しきい値のスイッチトランジスタを介して低しきい値デバイスに電源電圧を供給することによりリーク電流を削減する従来の半導体集積回路のように、スイッチトランジスタのオン抵抗等による動作時の電位変動やそれに伴う動作特性の劣化が生じることなく、特性が安定化した半導体集積回路となる。
【００４９】
このような半導体集積回路は、例えば電池から電源電圧が供給される携帯型情報端末機器等に用いられる。このような携帯型機器では、その微細化や低消費電力化を図るために電源電圧が低下傾向にあり、例えば１Ｖまたは０．５Ｖ程度の低い電圧になっている。しかしながら、電池の電圧は、一般的な２次電池の場合、１．２Ｖまたは３．６Ｖ等といった値であり、１次電池では１．５Ｖ等といった値である。このように内部回路と外部供給電圧との間に電圧差がある場合、電源回路が必要とされる。
【００５０】
このような携帯型機器への適用を考えると、同一チップ上に電源回路を設けて電源回路から電源電圧を供給し、動作状態に合わせて電源回路からの出力を制御することにより、従来のようにスイッチトランジスタによる影響を受けずに、良好な特性を有する半導体集積回路を得ることができる。また、電源回路を別チップに設けて半導体集積回路と同一パッケージに封止することにより、一つの半導体モジュールを構成することもできる。このため、アプリケーションに合わせてそれぞれ最適なプロセスを選択することも可能となる。
【００５１】
電源回路を用いることにより、出力電圧を制御することができるため、待機時に出力される電源電圧を動作時に出力される電源電圧よりも低く設定することによって、よりリーク電流をより削減することができる。
【００５２】
また、電源電圧の供給を遮断する外部スイッチを別チップに設けて半導体集積回路と同一パッケージに封止することにより、一つの半導体モジュールを構成することもできるため、半導体スイッチを用いなくても、オン抵抗が小さい良好な特性を有するスイッチを用いることができる。
【００５３】
待機時に状態を保持する必要がある回路を高しきい値トランジスタにて構成することによって、よりリーク電流を低減することができる。また、待機時に状態を保持する必要がある回路をボディ電位を制御可能なトランジスタにて構成することによって、待機時にはしきい値電圧を高くしてリーク電流を削減し、動作時にはしきい値電圧を低くしてトランジスタのドライブ能力を向上させることができる。また、待機時に状態を保持する必要がある回路をゲート電極とボディ電極とが接続されたトランジスタにて構成することによって、トランジスタがオン状態のときにしきい値電圧が低くなるようにボディ電位が制御されるため、トランジスタのドライブ能力を向上させることができる。
【００５４】
状態保持回路に強誘電体容量を設けることによって、電源電圧の供給が停止されてもデータを保持することができるため、待機時に電源電圧の供給を遮断してリーク電流を低減することができる。また、状態保持回路を強誘電体ゲートトランジスタにて構成することによって、電源電圧の供給が停止されてもデータを保持することができるため、待機時に電源電圧の供給を遮断してリーク電流を低減することができる。
【００５５】
状態保持回路に対して、フィードバックループが確実に構成されるように制御信号を供給する制御回路を設けることによって、状態保持回路において電位変化やノイズの混入等によって電荷がリークすることを防いで、確実にフィードバックループを構成してデータを保持することができる。例えば、制御信号として”Ｈ”が必要とされる場合には一方のゲートが待機時に”Ｌ”となる待機制御信号に接続されたＮＡＮＤゲートを設け、制御信号として”Ｌ”が必要とされる場合には一方のゲートが待機時に”Ｈ”となる待機制御信号に接続されたＮＯＲゲートを設けることができる。
【００５６】
本発明をゲートアレイ回路やスタンダードセル方式の半導体集積回路に適用することにより、低リーク電流の半導体集積回路を容易に実現することができる。
【００５７】
【発明の実施の形態】
以下、本発明の半導体集積回路の実施形態について、図面を参照しながら説明する。なお、同様の機能を有する構成部分には同じ符号を付してその説明を省略する。
（実施形態１）
図１は、本発明の実施形態１である半導体集積回路の要部構成を示すブロック図である。
【００５８】
図１において、半導体集積回路は、それぞれの機能を備え、待機時に状態（データ）を保持する必要が無い機能回路ブロック１０および待機時に状態（データ）を保持する必要がある機能回路ブロック１１を有している。機能回路ブロック１０，１１は互いに接続されており、機能回路ブロック１０にはデータが入力される入力端子１２が接続され、機能回路ブロック１１にはデータが出力される出力端子１３が接続されている。
【００５９】
機能回路ブロック１０は、電源電圧供給線１４と接続されており、外部電源電圧供給端子Ｐａｄ１から電源電圧供給線１４を介して機能回路ブロック１０に要求される電源電圧Ｖｄｄ１が供給される。
【００６０】
また、機能回路ブロック１１は、電源電圧供給線１５と接続されており、外部電源電圧供給端子Ｐａｄ２から電源電圧供給線１５を介して機能回路ブロック１１に要求される電源電圧Ｖｄｄ２が供給される。
【００６１】
さらに、機能回路ブロック１０および１１はそれぞれ、接地電圧供給端子ＰＡＤ３から接地電圧ＧＮＤが供給される接地線１６と接続されている。
【００６２】
この半導体集積回路の動作時には、外部電源から外部電源電圧供給端子Ｐａｄ１およびＰａｄ２に対してそれぞれ、電源電圧Ｖｄｄ１およびＶｄｄ２が供給され、機能回路ブロック１０および１１が動作する。
【００６３】
また、半導体集積回路の待機時には、データ保持が必要な機能回路ブロック１１に対しては、外部電源電圧供給端子Ｐａｄ２から電源電圧供給線１４を介して電源Ｖｄｄ２が供給されるが、外部電源電圧供給端子Ｐａｄ１への電源電圧供給は遮断されるため、データ保持が必要とされない機能回路ブロック１０に対しては電源電圧が供給されない。したがって、機能回路ブロック１０においては、待機時にリーク電流が消費されない。
【００６４】
このように構成された本実施形態１の半導体集積回路によれば、待機時に、データを保持する必要がある機能回路ブロック１１に対してのみ電源電圧が供給されるため、リーク電流により電力が消費されることを必要最低限に抑えることが可能となる。また、外部電源電圧供給端子Ｐａｄ１およびＰａｄ２には、外部から安定した電源電圧Ｖｄｄ１およびＶｄｄ２が供給されるため、図２１および図２２に示す従来の半導体集積回路のように、ＦＥＴにて構成された内部スイッチなどによる電圧降下等が発生せず、このような電圧降下の影響を受けずに高性能な動作特性を実現することが可能となる。
【００６５】
また、本実施形態１の半導体集積回路において、待機時にデータを保持する必要が無い機能回路ブロック１０を、低いしきい値電圧を有するトランジスタにて構成することによって、動作電圧を低減することができる。
【００６６】
さらに、待機時にデータを保持する必要がある機能回路ブロック１１は、機能回路ブロック１０と同様の低いしきい値電圧を有するトランジスタにて構成されていていてもよく、データ保持に必要とされる回路のみが動作することによってリーク電流を削減することができる。
【００６７】
さらに、後述する実施形態において示すように、データを保持する必要がある機能回路ブロック１１を、より高いしきい値電圧を有するトランジスタにて構成するか、あるいはボディ電位を制御してしきい値電圧をコントロールするトランジスタや、ボディ電極とゲート電極とを接続したトランジスタ等により構成することで、より一層、リーク電流を削減することもできる。
（実施形態２）
図２（ａ）は、本発明の半導体集積回路における実施形態２の要部構成を示すブロック図である。
【００６８】
図２（ａ）において、この半導体集積回路は、内部に電源回路１８および１９が設けられている。電源回路１８および１９はそれぞれ、電源電圧供給線１７と接続されており、外部電源電圧供給端子Ｐａｄ４から電源電圧供給線１７を介して外部電源からの電源電圧が供給されている。
【００６９】
電源回路１８は、待機時に状態（データ）を保持する必要が無い機能回路ブロック１０に電源電圧供給線１４を介して接続されており、機能回路ブロック１０に電源電圧Ｖｄｄ１を供給する。
【００７０】
また、電源回路１９は、待機時に状態（データ）を保持する必要がある機能回路ブロック１１に電源電圧供給線１５を介して接続されており、機能回路ブロック１１に電源電圧Ｖｄｄ２を供給する。
【００７１】
電源回路１８は、制御端子２０から入力される制御信号によって制御され、待機時には電源電圧の出力が停止されるかまたは、接地電圧ＧＮＤが出力される。したがって、待機時には機能回路ブロック１０は動作せず、リーク電流も消費されない。また、電源回路１９は、制御端子２１から入力される制御信号によって制御され、待機時にも電源回路１９から出力される電源電圧Ｖｄｄ２は機能回路ブロック１１に供給される。したがって、機能回路ブロック１１では、待機時にもデータを保持する機能を動作させて、必要なデータを保持し続けることができる。
【００７２】
図３は、図２（ａ）の電源回路１８，１９の一例を示す回路図である。なお、この電源回路１８，１９の構成はその一例であり、この回路構成に限定されるものではない。
【００７３】
図３において、電源回路１８，１９は、電圧制御発振回路ＶＣＯと、コンパレータＣｏｍｐ．と、パルス幅変調回路ＰＷＭと、バッファＢｕｆｆｅｒと、Ｐ型ＭＯＳトランジスタＭ１およびＮ型ＭＯＳトランジスタＭ２とがそれぞれ、電源電圧Ｖｄｄが供給される電源電圧供給線１７と接地電圧ＧＮＤが供給される接地線１６との間に接続されている。電圧制御発振回路ＶＣＯから出力される制御電圧は、パルス幅変調回路ＰＷＭによってパルス幅変調されてパルス信号として出力され、バッファＢｕｆｆｅｒによって増幅されて、Ｐ型ＭＯＳトランジスタＭ１およびＮ型ＭＯＳトランジスタＭ２のゲートに供給される。このパルス信号によってＰ型ＭＯＳトランジスタＭ１およびＮ型ＭＯＳトランジスタＭ２がオン、オフされて得られる出力は、フィルターｆｉｌｔｅｒによって平滑化され、安定化された出力電圧Ｖｏが出力されるようになっている。この出力電圧Ｖｏは、コンパレータＣｏｍｐ．によって基準電圧Ｖｒｅｆと比較され、その比較結果がパルス幅変調回路ＰＷＭに入力され、所定の出力Ｖｏとなるようにパルス幅変調回路ＰＷＭから出力されるパルス信号のパルス幅が制御される。これによって、出力電圧Ｖｏの出力負荷によらず、一定の出力電圧が電源電圧供給線１４（または１５）に出力される。
【００７４】
このような電源回路１８，１９を用いることにより、従来の半導体集積回路のように単一のトランジスタスイッチを介して電源電圧を供給する場合と比べて、論理回路の消費電流の変動による電圧変動を抑えて、安定した電源電圧を供給することができるため、半導体集積回路の特性劣化が生じない。
【００７５】
また、基準電圧Ｖｒｅｆを変化させることにより、出力電圧Ｖｏを変化させることが可能である。よって、電源回路１８では、出力電圧Ｖｏを機能回路ブロック１０に供給される電源電圧Ｖｄｄ１に設定するための基準電圧Ｖｒｅｆを用意し、電源回路１９では、出力電圧Ｖｏを機能回路ブロック１１に供給される電源電圧Ｖｄｄ２に設定するための基準電圧Ｖｒｅｆを用意することによって、動作時にそれぞれに適した電源電圧を出力させることができる。
【００７６】
また、待機時に、電源回路１８では、各部の動作を停止してＭＯＳトランジスタＭ１およびＭ２をオフ状態とすることによって出力電圧Ｖｏと電源電圧Ｖｄｄとの接続を遮断するかまたは、ＭＯＳトランジスタＭ１をオフ状態とし、ＭＯＳトランジスタＭ２をオン状態として出力電圧Ｖｏと接地電圧ＧＮＤとを接続することにより、待機時に電源電圧の出力を停止することができる。電源回路１９では、待機時にも動作時と同様に動作させて、電源電圧を出力させることができる。
このように構成された本実施形態２の半導体集積回路によれば、待機時には、データを保持する必要がある機能回路ブロック１１に対してのみ電源電圧が供給されるため、リーク電流により電力が消費されることを必要最低限に抑えることが可能となる。
【００７７】
また、本実施形態２の半導体集積回路によれば、電源回路１８および１９を内蔵することにより、外部に電源回路を設ける必要がなく、システムの小型化を図ることができる。また、従来の半導体集積回路のように高しきい値電圧のスイッチトランジスタを介して電源電圧を供給するのではなく、電源回路１８および１９により安定した電源電圧を供給することができるので、動作時の電源電圧変動が生じない。よって、スイッチトランジスタによる動作時の特性劣化を抑えて高性能な動作特性を実現することができる。
【００７８】
本実施形態２の半導体集積回路において、データを保持する必要がある機能回路ブロック１１は、上記実施形態１と同様に、機能回路ブロック１０と同様のしきい値を有するトランジスタにて構成されていていてもよく、必要とされる回路のみが動作することによってリーク電流を削減することができる。さらに、後述する実施形態において示すように、データを保持する必要がある機能回路ブロック１１を、より高いしきい値電圧を有するトランジスタにて構成するかまたは、ボディ電位を制御してしきい値電圧をコントロールするトランジスタや、ボディ電極とゲート電極とを接続したトランジスタなどにより構成することで、より一層、リーク電流を削減することができる。
【００７９】
また、本実施形態２の半導体集積回路において、電源回路１８，１９の一方、例えば外部から供給される電源電圧がＶｄｄ２である場合には、図２（ｂ）に示すように電源回路１９を設けずに、外部から電源電圧が供給される外部電源電圧供給端子ＰＡＤ４と電源電圧供給線１５を直に接続し、待機時に状態（データ）を保持する必要がある機能回路ブロック１１と外部電源電圧供給端子ＰＡＤ４とを、電源電圧供給線１７，１５を介して接続し、外部からの電源電圧が機能回路ブロック１１に常に供給されるように構成してもよい。
（実施形態３）
本実施形態３では、上記実施形態２の半導体集積回路における電源回路１９に、待機時に状態（データ）を保持する必要がある機能回路ブロック１１が動作する範囲内で、待機時に動作時よりも低い電源電圧を供給する機能が設けられている場合である。
【００８０】
半導体集積回路の待機時において、機能回路ブロック１１は、データを保持することができればよく、動作速度を速くすることは要求されないので、データ保持に必要な低い電源電圧を供給すればよい。
【００８１】
図３に示す電源回路１９は、基準電圧Ｖｒｅｆを変化させることにより、出力電圧Ｖｏを変化させることが可能であり、動作時の電源電圧に設定するためのＶｒｅｆと、待機時に動作時よりも低い電源電圧に設定するためのＶｒｅｆとを用意して、動作時と待機時とで出力電圧を制御するように所望の電源電圧を出力させることができる。
【００８２】
このように構成された本実施形態３の半導体集積回路によれば、例えば電源回路１９から、待機時に動作時よりも低い電源電圧を供給させることにより、機能回路ブロック１１を構成するトランジスタのリーク電流が小さくなり、より一層、リーク電流の消費を抑えることができる。また、電源電圧回路１８は、待機時に電源電圧の出力を停止することによって、機能回路ブロック１０を構成するトランジスタのリーク電流を小さくすることができる。
【００８３】
また、本実施形態３の半導体集積回路において、データを保持する必要がある機能回路ブロック１１は、上記実施形態２と同様に、機能回路ブロック１０と同様のしきい値を有するトランジスタにて構成されていてもよく、必要とされる回路のみが動作することによってリーク電流を削減することもできる。さらに、後述する各実施形態において示すように、データを保持する必要がある機能回路ブロック１１を、より高いしきい値電圧を有するトランジスタにて構成するかまたは、ボディ電位を制御してしきい値電圧をコントロールするトランジスタや、ボディ電極とゲート電極とを接続したトランジスタなどにより構成することで、より一層、リーク電流を削減することができる。
（実施形態４）
図４は、本発明の半導体モジュール２７の実施形態４におけるパッケージ構成を示す断面図であり、図５は図４の半導体モジュール２７の回路構成を示すブロック図である。なお、図４では、小型パッケージであるＢＧＡ（ＢａｌｌＧｒｉｄ　Ａｒｒａｙ）の一例を示しているが、パッケージの形態はこれに限定されるものではない。
【００８４】
この半導体モジュール２７は、外部電源電圧供給端子ＰＡＤ１に供給される電源電圧をオンまたはオフするためのスイッチデバイスとしてのリレースイッチ２２と、外部電源電圧供給端子ＰＡＤ１を介して電源電圧が供給され、図１に示す半導体集積回路が設けられた半導体回路チップ２３とが、同一のフレーム（基板）２５上に搭載され、封止樹脂２４により封止されてパッケージングされている。フレーム２５の裏面には、はんだボール２６が形成されている。
【００８５】
リレースイッチ２２は、図５に示すように、外部から電源電圧が入力される入力端子Ｐａｄ５、半導体回路チップ２３の外部電源電圧供給端子Ｐａｄ１に接続される出力端子Ｐａｄ６、入力端子Ｐａｄ５と出力端子Ｐａｄ６間をオン／オフ制御するスイッチ素子２８および、このスイッチ素子２８のオン／オフ制御するための制御信号が入力される制御端子Ｐａ７を有している。
【００８６】
上記構成により、半導体集積回路の動作時には、リレースイッチ２２の制御端子Ｐａｄ７から入力される制御信号によりスイッチ素子２８がオン状態になり、入力端子Ｐａｄ５から入力される電源電圧がスイッチ素子２８を介して出力端子Ｐａｄ６から半導体回路チップ２３の外部電源電圧供給端子Ｐａｄ１に供給される。外部電源電圧供給端子Ｐａｄ１から電源電圧供給線１４を介して機能回路ブロック１０に電源電圧Ｖｄｄ１が供給される。
【００８７】
また、半導体集積回路の待機時には、リレースイッチ２２において、スイッチ素子２８の制御端子Ｐａｄ７から入力される制御信号によりスイッチ素子２８がオフ状態になり、出力端子Ｐａｄ６から半導体回路チップ２３の外部電源電圧供給端子Ｐａｄ１への電源電圧供給は遮断される。これによって、待機時には、データ保持が必要とされない機能回路ブロック１０には電源電圧が供給されない。
【００８８】
さらに、半導体集積回路の動作時および待機時共に、リレースイッチ２２の入力端子Ｐａｄ５から入力された電源電圧は半導体回路チップ２３の外部電源電圧供給端子Ｐａｄ２に供給される。これによって、待機時にデータ保持が必要な機能を有する機能回路ブロック１１は、待機時にも外部電源電圧供給端子Ｐａｄ２から電源電圧供給線１５を介して電源電圧Ｖｄｄ１が供給され続ける。
【００８９】
このように構成された本実施形態の半導体モジュール２７によれば、待機時にデータ保持が必要な機能を有する機能回路ブロック１１にのみ、電源電圧が供給されるため、待機時のリーク電流消費を最小限に抑えることができる。
【００９０】
また、本実施形態の半導体モジュール２７によれば、電源電圧の供給をオン、オフするためのリレースイッチ（外部スイッチ）２２が半導体回路チップ２３と同一パッケージに封止されているので、システム全体の省スペース化を図ることができる。
【００９１】
さらに、本実施形態の半導体モジュール２７によれば、電源電圧の供給をオン、オフするためのスイッチ素子２８を半導体回路チップ２３とは別のチップまたはスイッチデバイス２２として設けているため、半導体集積回路は、論理回路を構成するために適した製造プロセス（ＣＭＯＳ等）により作製し、スイッチ素子２８は、より優れたスイッチング特性を得ることができる別の製造プロセス（リレースイッチ等）により作製されるものを用いることができる。したがって、図２１および図２２に示す従来の半導体集積回路のような、トランジスタスイッチで電圧変動による特性劣化を防ぐことができる。また、それぞれに最適な性能を有するものを同一のパッケージに封止することにより、実用上、一つのデバイスとして取り扱うことができ、複合プロセスを用いなくても、より特性の優れた特性を有するものを一つのパッケージにて実現することができる。
（実施形態５）
図６は、本発明の半導体モジュール２７Ａの実施形態５における要部構成を示すブロック図である。
【００９２】
図６において、この半導体モジュール２７Ａは、半導体回路チップ２３の外部電源電圧供給端子ＰＡＤ１に電源電圧Ｖｄｄ１を供給するための電源回路チップ２９と、半導体回路チップ２３の外部電源電圧供給端子ＰＡＤ２に電源電圧Ｖｄｄ２を供給するための電源回路チップ３０と、図１の半導体集積回路が設けられた半導体回路チップ２３とが、同一のフレーム（基板）上に搭載され、封止樹脂により封止されてパッケージングされている。パッケージング形態は、図４に示すパッケージと同様の構成とする。
【００９３】
電源回路チップ２９は、電源回路３１、外部から電源電圧が入力される入力端子Ｐａｄ８、半導体回路チップ２３の外部電源電圧供給端子Ｐａｄ１に接続される出力端子Ｐａｄ９、および待機時に電源回路３１からの電源電圧供給をオフするための制御信号が入力される制御端子Ｐａｄ１０を有している。
【００９４】
また、電源回路チップ３０は、電源回路３２、外部から電源電圧が入力される入力端子Ｐａｄ１１、半導体回路チップ２３の外部電源電圧供給端子Ｐａｄ２に接続される出力端子Ｐａｄ１２、および待機時に電源回路３２からの電源電圧供給をオフするための制御信号が入力される制御端子Ｐａｄ１３を有している。
【００９５】
上記構成により、半導体集積回路の動作時には、電源回路チップ２９において、電源回路３１の制御端子Ｐａｄ１０に入力される制御信号の値により、入力端子Ｐａｄ８から入力された電源電圧は電源回路３１によって所定の出力電圧Ｖｄｄ１に制御されて出力端子Ｐａｄ９から半導体回路チップ２３の外部電源電圧供給端子Ｐａｄ１に供給される。外部電源電圧供給端子Ｐａｄ１から電源電圧供給線１４を介して機能回路ブロック１０に電源電圧Ｖｄｄ１が供給される。
【００９６】
また、半導体集積回路の待機時には、電源回路チップ２９において、電源回路３１の制御端子Ｐａｄ１０から入力された制御信号の値により、電源回路３１から出力端子Ｐａｄ９への電源電圧の出力が停止されるかまたは、接地電圧ＧＮＤが出力される。これによって、出力端子Ｐａｄ９から半導体回路チップ２３の外部電源電圧供給端子Ｐａｄ１への電源電圧供給が停止されるかまたは、接地電圧ＧＮＤが供給される。よって、待機時には、データ保持が必要とされない機能回路ブロック１０には電源電圧が供給されない。
【００９７】
さらに、半導体集積回路の動作時および待機時共に、電源回路チップ３０では、入力端子Ｐａｄ１１から入力された電源電圧が電源回路３２によって所定の出力電圧に制御されて出力端子Ｐａｄ１２から半導体回路チップ２３の外部電源電圧供給端子Ｐａｄ２に供給される。外部電源電圧供給端子Ｐａｄ２から電源電圧供給線１５を介して機能回路ブロック１１に電源電圧Ｖｄｄ２が供給される。よって、待機時にデータ保持が必要な機能を有する機能回路ブロック１１は、待機時にも、外部電源電圧供給端子Ｐａｄ２から電源電圧供給線１５を介して電源電圧Ｖｄｄ２が供給され続ける。
【００９８】
このように構成された本実施形態の半導体モジュール２７Ａによれば、待機時には、データ保持が必要な機能を有する機能回路ブロック１１にのみ、電源電圧が供給されるため、待機時のリーク電流消費を最小限に抑えることができる。また、電源回路３１および３２によって、安定した電源電圧を供給することができるので、図２１および図２２に示す半導体集積回路のような、トランジスタスイッチによって生じる電圧変動による特性劣化を防ぐことができる。
【００９９】
また、本実施形態の半導体モジュール２７Ａによれば、電源回路チップ２９および３０が半導体回路チップ２３と同一パッケージに封止されているので、システム全体の省スペース化を図ることができる。
【０１００】
さらに、本実施形態の半導体モジュール２７Ａによれば、電源回路３１および３２を半導体回路チップ２３とは別のチップまたはデバイスとして設けているため、半導体集積回路は、論理回路を構成するために適した製造プロセス（ＣＭＯＳ等）により作製し、電源回路３１および３２は、より優れた特性を得ることができる別の製造プロセス（一つのチップ内でバイポーラトランジスタとＣＭＯＳとを組み合わせたＢｉＣＭＯＳなど）により作製されるものを用いることができる。また、それぞれに最適な性能を有するものを同一のパッケージに封止することにより、実用上、一つのデバイスとして取り扱うことができ、複合プロセスを用いなくても、より特性の優れた特性を有するものを一つのパッケージにて実現することができる。
【０１０１】
本実施形態の半導体モジュール２７Ａにおいて、半導体集積回路の待機時に、電源回路チップ３０から、動作時よりも低い電源電圧が供給されるようにすることもでき、これによって、リーク電流をより一層、削減することができる。
（実施形態６）
図７は、本発明の半導体集積回路の実施形態６における、待機時にデータを保持する機能を有する回路（以下、データ保持回路と称する）の構成を示す回路図である。なお、本実施形態６および以下の各実施形態では、データ保持回路としてラッチ回路について説明するが、データを保持する機能を有する回路は、これに限るものではなく、フリップフロップ回路などであってもよい。
【０１０２】
このデータ保持回路としてのラッチ回路は、Ｐ型ＭＯＳトランジスタＭ１０、Ｎ型ＭＯＳトランジスタＭ１１、Ｐ型ＭＯＳトランジスタＭ１２、Ｎ型ＭＯＳトランジスタＭ１３、Ｐ型ＭＯＳトランジスタＭ１４、Ｎ型ＭＯＳトランジスタＭ１５およびインバータ４１にて構成されている。
【０１０３】
Ｐ型ＭＯＳトランジスタＭ１４およびＮ型ＭＯＳトランジスタＭ１５からなるインバータ４３は、半導体集積回路の動作時および待機時共に電源電圧Ｖｄｄが供給される電源電圧供給線４２（または１５）と、接地電圧ＧＮＤが供給される接地線１６との間に接続されており、インバータ４３の出力は出力端子Ｑに接続されると共にフィードバック用のインバータ４１に接続されている。このインバータ４１は、インバータ４３と同様の構成であり、電源電圧供給線４２（または１５）と接地電圧供給線１６との間に接続されている。
【０１０４】
Ｐ型ＭＯＳトランジスタＭ１０とＮ型ＭＯＳトランジスタＭ１１とが並列に接続されてトランスファーゲート（伝送ゲート）４４が構成されており、その伝送路は、データ入力端子Ｄとインバータ４３の入力端との間に接続されている。また、Ｐ型ＭＯＳトランジスタＭ１２とＮ型ＭＯＳトランジスタＭ１３とが並列に接続されてトランスファーゲート４５が構成されており、その伝送路は、インバータ４１の出力端とインバータ４３の入力端との間に接続されている。
【０１０５】
また、Ｎ型ＭＯＳトランジスタＭ１１のゲート電極とＰ型ＭＯＳトランジスタＭ１２のゲート電極とは互いに接続されており、ここには制御信号ＣＫが入力され、また、Ｐ型ＭＯＳトランジスタＭ１０のゲート電極とＮ型ＭＯＳトランジスタＭ１３のゲート電極とは互いに接続されており、ここには制御信号ＣＫＢ（ＣＫの反転信号）が入力されるようになっている。
【０１０６】
本実施形態６の半導体集積回路において、図７に示すラッチ回路は、他の論理回路を構成しているトランジスタよりも、高いしきい値電圧を有するトランジスタにて構成されている。
【０１０７】
上記構成により、図７のデータ保持回路（ラッチ回路）の動作について説明する。
【０１０８】
まず、図７に示すように、制御信号ＣＫが“Ｈ”、制御信号ＣＫＢが“Ｌ”のとき、ＭＯＳトランジスタＭ１０およびＭ１１にて構成されるトランスファーゲート４４はオン状態となり、ＭＯＳトランジスタＭ１２およびＭ１３にて構成されるトランスファーゲート４５はオフ状態となる。このとき、データ入力端子Ｄから入力された信号は、インバータ４３により反転されて出力端子Ｑから出力される。
【０１０９】
次に、制御信号ＣＫが“Ｌ”、制御信号ＣＫＢが“Ｈ”のとき、ＭＯＳトランジスタＭ１０およびＭ１１にて構成されるトランスファーゲート４４はオフ状態となり、ＭＯＳトランジスタＭ１２およびＭ１３にて構成されるトランスファーゲート４５はオン状態となる。このとき、インバータ４３からの出力信号は、インバータ４１により反転されて、再びインバータ４３の入力端に入力される。このデータ保持回路においては、このようなフィードバックループにより、データが保持される。
【０１１０】
本実施形態６の半導体集積回路において、データ保持回路は、電源電圧Ｖｄｄが供給される電源電圧供給線４４に接続されており、この電源電圧Ｖｄｄは待機時にも供給されるので、待機時においてもデータを保持し続けることができる。
【０１１１】
また、本実施形態６のデータ保持回路は、全て高いしきい値電圧を有するトランジスタにて構成されているため、より低いしきい値電圧を有するトランジスタにて構成した場合に比べて、リーク電流を削減することができる。さらに、待機時に供給される電源電圧として、動作時よりも低い電源電圧を供給することにより、リーク電流をより一層、削減することができる。
（実施形態７）
図８は、本発明の半導体集積回路の実施形態７におけるデータ保持回路の要部構成を示す回路図である。
【０１１２】
図８のデータ保持回路において、インバータ４７を構成するＰ型ＭＯＳトランジスタＭ２０およびＮ型ＭＯＳトランジスタＭ２１、トランスファーゲート４８を構成するＰ型ＭＯＳトランジスタＭ１６およびＮ型ＭＯＳトランジスタＭ１７、トランスファーゲート４９を構成するＰ型ＭＯＳトランジスタＭ１８およびＮ型ＭＯＳトランジスタＭ１９、インバータ４６を構成するＭＯＳトランジスタはそれぞれボディ電位制御電極を有しており、ボディ電位を制御することにより、しきい値電圧を変化させることができるようになっている。このようなトランジスタは、ＶＴ−ＣＭＯＳ（ＶａｒｉａｂｌｅＴｈｒｅｓｈｏｌｄ−ｖｏｌｔａｇｅＣＭＯＳ）と称される。Ｐ型ＭＯＳトランジスタのボディ領域はそれぞれボディ電位ＶＢＰに接続され、ＮＭＯＳトランジスタのボディ領域はそれぞれボディ電位ＶＢＮに接続されている。
【０１１３】
上記構成により、図８のデータ保持回路（ラッチ回路）の動作について説明する。
【０１１４】
まず、図８に示すように、制御信号ＣＫが“Ｈ”、制御信号ＣＫＢが“Ｌ”のとき、ＭＯＳトランジスタＭ１６およびＭ１７にて構成されるトランスファーゲート４８はオン状態となり、ＭＯＳトランジスタＭ１８およびＭ１９にて構成されるトランスファーゲート４９はオフ状態となる。このとき、データ入力端子Ｄから入力された信号は、インバータ４７の入力端に入力され、インバータ４７により入力信号が反転した出力信号として出力端子Ｑから出力される。
【０１１５】
次に、制御信号ＣＫが“Ｌ”、制御信号ＣＫＢが“Ｈ”のとき、ＭＯＳトランジスタＭ１６およびＭ１７にて構成されるトランスファーゲート４８はオフ状態となり、ＭＯＳトランジスタＭ１８およびＭ１９にて構成されるトランスファーゲート４９はオン状態となる。このとき、インバータ４７からの出力信号は、インバータ４６により反転されて、再びインバータ４７に入力される。このデータ保持回路においては、このようなフィードバックループにより、データが保持される。
【０１１６】
本実施形態７の半導体集積回路において、データ保持回路は、電源電圧Ｖｄｄが供給される電源電圧供給線４２（または１５）に接続されており、この電源電圧Ｖｄｄは待機時にも供給されるので、待機時においてもデータを保持し続けることができる。
【０１１７】
また、本実施形態７のデータ保持回路は、全てＶＴ−ＣＭＯＳにて構成されており、半導体集積回路の動作時には、Ｐ型ＭＯＳトランジスタのボディ電位を電源電圧Ｖｄｄとし、Ｎ型ＭＯＳトランジスタのボディ電位を接地電圧ＧＮＤとする。これは、通常のＣＭＯＳと同様のバイアス条件である。また、半導体集積回路の待機時には、Ｐ型ＭＯＳトランジスタのボディ電位をＶｄｄ＋αｐ、Ｎ型ＭＯＳトランジスタのボディ電位をＧＮＤ−αｎとすることにより、しきい値電圧を高くして待機時のリーク電流を削減することができる。さらに、待機時に供給される電源電圧として、動作時よりも低い電源電圧を供給することにより、リーク電流をより一層、削減することができる。
（実施形態８）
図９は、本発明の半導体集積回路の実施形態８におけるデータ保持回路の要部構成を示す回路図である。
【０１１８】
図９のデータ保持回路において、インバータ５１を構成するＰ型ＭＯＳトランジスタＭ２６およびＮ型ＭＯＳトランジスタＭ２７、トランスファーゲート５２を構成するＰ型ＭＯＳトランジスタＭ２２およびＮ型ＭＯＳトランジスタＭ２３、トランスファーゲート５３を構成するＰ型ＭＯＳトランジスタＭ２４およびＮ型ＭＯＳトランジスタＭ２５、インバータ５０を構成するＭＯＳトランジスタはそれぞれ、ボディ電極とゲート電極とを接続した構造を有しており、トランジスタの動作状態によって、しきい値電圧を変化させることができるようになっている。このようなトランジスタは、ＤＴ−ＭＯＳ（ＤｙｎａｍｉｃＴｈｒｅｓｈｏｌｄＭＯＳ）トランジスタ）と称される。
【０１１９】
上記構成により、図９のデータ保持回路（ラッチ回路）の動作について説明する。
【０１２０】
まず、図９に示すように、制御信号ＣＫが“Ｈ”、制御信号ＣＫＢが“Ｌ”のとき、ＭＯＳトランジスタＭ２２およびＭ２３にて構成されるトランスファーゲート５２はオン状態となり、ＭＯＳトランジスタＭ２４およびＭ２５にて構成されるトランスファーゲート５３はオフ状態となる。このとき、データ入力端子Ｄから入力された信号は、インバータ５２により反転されて出力端子Ｑから出力される。
【０１２１】
次に、制御信号ＣＫが“Ｌ”、制御信号ＣＫＢが“Ｈ”のとき、ＭＯＳトランジスタＭ２２およびＭ２３にて構成されるトランスファーゲート５２はオフ状態となり、ＭＯＳトランジスタＭ２４およびＭ２５にて構成されるトランスファーゲート５３はオン状態となる。このとき、インバータ５１からの出力信号は、インバータ５０により反転されて、再びインバータ５１に入力される。このデータ保持回路においては、このようなフィードバックループにより、データが保持される。
【０１２２】
本実施形態８の半導体集積回路において、データ保持回路は、電源電圧Ｖｄｄが供給される電源電圧供給線４２（または１５）に接続されており、この電源電圧Ｖｄｄは待機時にも供給されるので、待機時においてもデータを保持し続けることができる。
【０１２３】
また、本実施形態８のデータ保持回路は、全てＤＴ−ＭＯＳにて構成されており、ゲート電極に対して、チャネルが形成される方向、即ち、トランジスタがオン状態になる方向に電圧が印加されたときに、ボディ電極がソース電極に対して順方向にバイアスされるため、動作時にはしきい値電圧が低下して、高いドライブ能力により高速に動作することができる。また、ゲート電極に対して、チャネルがオフ状態になる方向に電圧が印加されたときには、しきい値電圧が高くなるため、待機時にはリーク電流を削減することができる。このようにして、チャネルがオン状態のときには高速に動作し、オフ状態のときにはリーク電流を削減することができるので、より高い動作性能を実現すると共に、待機時のリーク電流を削減することができる。さらに、待機時に供給される電源電圧として、動作時よりも低い電源電圧を供給することにより、リーク電流をより一層、削減することができる。
（実施形態９）
図１０は、本発明の半導体集積回路の実施形態９におけるデータ保持回路の要部構成を示す回路図である。
【０１２４】
図１０において、このデータ保持回路（ラッチ回路）は、Ｐ型ＭＯＳトランジスタＭ２８、Ｎ型ＭＯＳトランジスタＭ２９、Ｐ型ＭＯＳトランジスタＭ３０、Ｎ型ＭＯＳトランジスタＭ３１、Ｐ型ＭＯＳトランジスタＭ３２、Ｎ型ＭＯＳトランジスタＭ３３、インバータ５４および強誘電体容量手段Ｃｌにて構成されている。
【０１２５】
Ｐ型ＭＯＳトランジスタＭ３２およびＮ型ＭＯＳトランジスタＭ３３からなるインバータ５６は、半導体集積回路の動作時に電源電圧Ｖｄｄが供給され、待機時には電源電圧の供給が停止されるか、または接地線に接続されて接地電圧ＧＮＤが供給される電源電圧供給線５５と、接地電圧ＧＮＤが供給される接地線１６との間に接続されており、インバータ５６の出力端は出力端子Ｑに接続されると共にインバータ５４の入力端に接続されている。
【０１２６】
インバータ５４は、インバータ５６と同様の構成であり、電源電圧供給線５５と接地線１６との間に接続されている。
【０１２７】
Ｐ型ＭＯＳトランジスタＭ２８とＮ型ＭＯＳトランジスタＭ２９とが並列に接続されてトランスファーゲート（伝送ゲート）５７が構成されており、その伝送路は、データ入力端子Ｄとインバータ５６の入力端との間に接続されている。また、Ｐ型ＭＯＳトランジスタＭ３０とＮ型ＭＯＳトランジスタＭ３１とが並列に接続されてトランスファーゲート５８が構成されており、その伝送路は、インバータ５４の出力端とインバータ５６の入力端との間に接続されている。Ｎ型ＭＯＳトランジスタＭ２９のゲート電極とＰ型ＭＯＳトランジスタＭ３０のゲート電極とは互いに接続されており、ここには制御信号ＣＫが入力され、また、Ｐ型ＭＯＳトランジスタＭ２８のゲート電極とＮ型ＭＯＳトランジスタＭ３１のゲート電極とは互いに接続されており、ここには制御信号ＣＫＢ（ＣＫの反転信号）が入力される。
【０１２８】
さらに、インバータ５６の出力端とインバータ５４の入力端との接続部と、接地電圧供給線１６との間には強誘電体容量手段Ｃｌが設けられている。この強誘電体容量手段Ｃｌの印加電圧−分極量の関係を図１１に示している。
【０１２９】
図１１は、強誘電体キャパシタの印加電圧−分極量特性図である。なお、図１１では、横軸に印加電圧、縦軸に分極量で表されている。
【０１３０】
図１１に示すように、強誘電体キャパシタは、その分極特性が印加電圧に対してヒステリシスを有するため、電源電圧の供給が停止されても強誘電体容量Ｃｌの残留分極によりデータの内容が消えないという不揮発性のデータ保持特性を実現することができる。
【０１３１】
上記構成により、図１０のデータ保持回路（ラッチ回路）の動作について説明する。
【０１３２】
図１０に示すように、まず、制御信号ＣＫが“Ｈ”、制御信号ＣＫＢが“Ｌ”のとき、ＭＯＳトランジスタＭ２８およびＭ２９にて構成されるトランスファーゲート５７はオン状態となり、ＭＯＳトランジスタＭ３０およびＭ３１にて構成されるトランスファーゲート５８はオフ状態となる。このとき、データ入力端子Ｄから入力された信号は、インバータ５６により反転されて出力端子Ｑから出力される。
【０１３３】
次に、制御信号ＣＫが“Ｌ”、制御信号ＣＫＢが“Ｈ”のとき、ＭＯＳトランジスタＭ２８およびＭ２９にて構成されるトランスファーゲート５７はオフ状態となり、ＭＯＳトランジスタＭ３０およびＭ３１にて構成されるトランスファーゲート５８はオン状態となる。このとき、インバータ５６からの出力信号は、インバータ５４により反転されて、再びインバータ５６に入力される。このデータ保持回路においては、このようなフィードバックループにより、データが保持される。
【０１３４】
本実施形態９の半導体集積回路において、データ保持回路は、待機時に電源電圧の供給が停止されるか、または接地電圧ＧＮＤが供給される電源電圧供給線５５に接続されており、待機時にリーク電源が消費されることはない。待機時には電源電圧が供給されないため、フィードバックループによるデータ保持は行われないが、強誘電体キャパシタＣｌによってデータをより確実に保持することができる。
（実施形態１０）
図１２は、本発明の半導体集積回路の実施形態１０におけるデータ保持回路の要部構成を示す回路図である。
【０１３５】
図１２のデータ保持回路において、インバータ６０を構成するＰ型ＭＯＳトランジスタＭ３８およびＮ型ＭＯＳトランジスタＭ３９、トランスファーゲート６１を構成するＰ型ＭＯＳトランジスタＭ３４およびＮ型ＭＯＳトランジスタＭ３５、トランスファーゲート６２を構成するＰ型ＭＯＳトランジスタＭ３６およびＮ型ＭＯＳトランジスタＭ３７および、インバータ５９を構成するＭＯＳトランジスタがそれぞれ設けられている。これらのうち少なくともインバータ５９，６０を構成する各トランジスタを強誘電体ゲートトランジスタにて構成する。この強誘電体ゲートトランジスタとは、通常のＭＯＳトランジスタにおけるゲート絶縁膜として強誘電体薄膜を用いたものである。この強誘電体ゲートトランジスタのゲート・ドレイン特性を図１３に示している。
【０１３６】
図１３は、図１２の強誘電体ゲートトランジスタのゲート・ドレイン特性図である。なお、図１３では、横軸にゲート電圧、縦軸にドレイン電流で表されている。
【０１３７】
図１３に示すように、強誘電体トランジスタは、ゲート電極に電圧を印加していくと、しきい値電圧に到達した時点から電流が流れ出すという特性を有しており、このしきい値電圧を境としてトランジスタがオン／オフされる。また、強誘電体キャパシタは、しきい値電圧がシフトするというヒステリシス特性を有しており、電源電圧の供給が停止された場合でも、強誘電体薄膜の残留分極によりゲートの状態が保持される。
【０１３８】
上記構成により、図１２のデータ保持回路（ラッチ回路）の動作について説明する。
【０１３９】
図１２に示すように、まず、制御信号ＣＫが“Ｈ”、制御信号ＣＫＢが“Ｌ”のとき、ＭＯＳトランジスタＭ３４およびＭ３５にて構成されるトランスファーゲート６１はオン状態となり、ＭＯＳトランジスタＭ３６およびＭ３７にて構成されるトランスファーゲート６２はオフ状態となる。このとき、データ入力端子Ｄから入力された信号は、インバータ６０により反転されて出力端子Ｑから出力される。
【０１４０】
次に、制御信号ＣＫが“Ｌ”、制御信号ＣＫＢが“Ｈ”のとき、ＭＯＳトランジスタＭ３４およびＭ３５にて構成されるトランスファーゲート６１はオフ状態となり、ＭＯＳトランジスタＭ３６およびＭ３７にて構成されるトランスファーゲート６２はオン状態となる。このとき、インバータ６０からの出力信号は、インバータ５９により反転されて、再びインバータ６０に入力される。このデータ保持回路においては、このようなフィードバックループにより、データが保持される。
【０１４１】
本実施形態１０の半導体集積回路において、データ保持回路は、待機時に電源電圧の供給が停止されるかまたは、接地電圧ＧＮＤが供給される電源電圧供給線５５に接続されており、待機時にリーク電源が消費されることはない。待機時には電源電圧が供給されないが、本実施形態１０のデータ保持回路部分は全て強誘電体ゲートトランジスタにて構成されており、強誘電体薄膜の残留分極特性によってゲートの状態が保持されるため、待機時にもフィードバックループによりデータを保持することができる。
【０１４２】
（実施形態１１）
図１４は、本発明の半導体集積回路の実施形態１１における要部構成を示すブロック図である。
【０１４３】
図１４において、この半導体集積回路は、待機時に状態（データ）を保持する必要がない機能回路ブロック１０および待機時に状態（データ）を保持する必要がある機能回路ブロック６３を有している。これらの機能回路ブロック１０および６３は互いに接続されており、機能回路ブロック１０にはデータが入力される入力端子１２が接続され、機能回路ブロック６３にはデータが出力される出力端子１３が接続されている。
【０１４４】
また、この半導体集積回路は、その内部に電源回路１８および６５が設けられている。電源回路１８および６５はそれぞれ、電源電圧供給線１７と接続されており、外部電源電圧供給端子Ｐａｄ４から電源電圧供給線１７を介して外部電源からの電源電圧が供給されている。
【０１４５】
電源回路１８は、待機時に状態（データ）を保持する必要が無い機能回路ブロック１０に電源電圧供給線１４を介して接続されており、動作時には機能回路ブロック１０に電源電圧Ｖｄｄ１を供給する。また、電源回路１８は、制御端子２０から入力される制御信号によって制御され、待機時に電源電圧の出力が停止されるかまたは、接地電圧ＧＮＤが出力される。したがって、待機時には、機能回路ブロック１０への電源電圧供給が停止されるため、データを保持する必要が無い機能回路ブロック１０は動作せず、リーク電流も消費されない。
【０１４６】
一方、電源回路６５は、待機時に状態（データ）を保持する必要がある機能回路ブロック６３に電源電圧供給線６４を介して接続されており、動作時には機能回路ブロック６３に電源電圧Ｖｄｄ２を供給する。電源回路６５は、制御端子６６から入力される制御信号によって制御され、待機時には電源電圧の出力が停止されるかまたは、接地電圧ＧＮＤが出力される。したがって、待機時には機能回路ブロック６３への電源電圧の供給が停止されるため、機能回路ブロック６３も動作せず、リーク電流を消費しない。
【０１４７】
この場合、機能回路ブロック６３は、データを保持する必要がある機能を有しているので、上記実施形態９または上記実施形態１０で説明したような強誘電体キャパシタまたは強誘電体ゲートトランジスタにより、電源電圧の供給が停止されても状態（データ）を保持することが可能なデータ保持回路を用いることによって、待機時に必要なデータを保持し続けることができる。
【０１４８】
このように構成された本実施形態１１の半導体集積回路によれば、待機時においてもリーク電流を削減することができ、かつ、状態（データ）を保持することができる。また、図２１および図２２に示す従来の半導体集積回路のようにトランジスタスイッチを介して電源電圧を供給するのではなく、電源回路１８および６５から安定した電源電圧が供給されるため、動作時の電圧変動による特性劣化を低減して、高性能な動作特性を実現することが可能となる。
【０１４９】
（実施形態１２）
本実施形態１２の半導体モジュールは、図１４に示す実施形態１１の半導体集積回路における機能回路ブロック１０，６３、電源回路１８および電源回路６５がそれぞれ個別のチップにて形成され、図３に示す実施形態３の半導体モジュールのように、一つのパッケージに封止されている。
【０１５０】
このように構成された本実施形態の半導体モジュールによれば、電源回路チップが半導体回路チップと同一パッケージに封止されているので、システム全体の省スペース化を図ることができる。
【０１５１】
さらに、本実施形態１２の半導体モジュールによれば、電源回路１８および６５を機能回路ブロック１０，６３とは別のチップに設けているため、機能回路ブロック１０，６３は、論理回路を構成するために適した製造プロセス（ＣＭＯＳ等）により作製し、電源回路１８および６５は、より優れた特性を得ることができる別の製造プロセス（バイポーラままたはＢｉＣＭＯＳプロセスなど）により作製されるものを用いることができる。また、それぞれに最適な性能を有するものを同一のパッケージに封止することにより、実用上、一つのデバイスとして取り扱うことができ、複合プロセスを用いなくても、より特性の優れた特性を有するものを一つのパッケージにて実現することができる。
（実施形態１３）
上記実施形態１〜実施形態８では、待機時のリーク電流を削減するために、待機時には、状態（データ）を保持する必要がある機能を有する機能回路ブロック（データ保持回路）を除いて、電源電圧の供給が停止される。また、上記実施形態９〜１２では、待機時には、状態（データ）を保持する必要がある機能を有する機能回路ブロック（データ保持回路）に対しても電源電圧の供給が停止される。このとき、データ保持回路に接続される制御信号（ＣＫおよびＣＫＢ）を駆動するドライブ回路についても、電源電圧の供給が停止されるため、その制御信号が入力される信号端子は弱い接続（配線、ゲート容量などの容量により電位を維持している）状態にあり、待機時間の長時間化やノイズなどによりその電位が変化し、データ保持回路の動作が不安定になり、データの変化を招くという危険性がある。
【０１５２】
そこで、本実施形態１２では、待機時に、制御信号を駆動するドライブ回路に供給される電源電圧が待機時に遮断されて、その制御信号の電位変化やノイズなどの混入があっても、上記データ保持回路においてデータを保持し続けるフィードバックループが常に形成されるように、制御信号を制御するドライブ回路を設けることによって、より安定したデータの維持を図っている。上記データ保持回路に制御信号のドライブ回路を設けた回路図を図１５に示している。
【０１５３】
図１５は、本発明の半導体集積回路の実施形態１３におけるデータ保持回路の要部構成を示す回路図である。
【０１５４】
図１５において、このデータ保持回路（ラッチ回路）は、Ｐ型ＭＯＳトランジスタＭ４０、Ｎ型ＭＯＳトランジスタＭ４１、Ｐ型ＭＯＳトランジスタＭ４２、Ｎ型ＭＯＳトランジスタＭ４３、Ｐ型ＭＯＳトランジスタＭ４４、Ｎ型ＭＯＳトランジスタＭ４５およびインバータ６７により構成されている。
【０１５５】
Ｐ型ＭＯＳトランジスタＭ４４およびＮ型ＭＯＳトランジスタＭ４５からなるインバータ６９は、電源電圧供給線６８と、接地電圧ＧＮＤが供給される接地線１６との間に接続されている。電源電圧供給線６８は、半導体集積回路の動作時および待機時共に電源電圧Ｖｄｄが供給されるかまたは、半導体集積回路の動作時には電源電圧Ｖｄｄが供給され、待機時には電源電圧の供給が停止されるかまたは接地電圧ＧＮＤが供給される。インバータ６９の出力端は出力端子Ｑに接続されると共にインバータ６７の入力端にも接続されている。
【０１５６】
インバータ６７は、インバータ６９と同様の構成であり、電源電圧供給線６８と接地線１６との間に接続されている。
【０１５７】
Ｐ型ＭＯＳトランジスタＭ４０とＮ型ＭＯＳトランジスタＭ４１とが並列に接続されてトランスファーゲート（伝送ゲート）７０が構成されており、その伝送路は、データ入力端子Ｄとインバータ６９の入力端との間に接続されている。また、Ｐ型ＭＯＳトランジスタＭ４２とＮ型ＭＯＳトランジスタＭ４３とが並列に接続されてトランスファーゲート７１が構成されており、その伝送路は、インバータ６７の出力端とインバータ６９の入力端との間に接続されている。
【０１５８】
Ｐ型ＭＯＳトランジスタＭ４０のゲート電極とＮ型ＭＯＳトランジスタＭ４３のゲート電極とは互いに接続され、その接続点はＮＡＮＤゲート７２の出力端に接続されている。また、Ｎ型ＭＯＳトランジスタＭ４１のゲート電極とＰ型ＭＯＳトランジスタＭ４２のゲート電極とは互いに接続され、その接続点はＮＯＲゲート７３の出力端に接続されている。
【０１５９】
ＮＡＮＤゲート７２には、制御信号ＣＫと、待機時に“Ｌ”になる待機制御信号ＳＬＢとが入力され、その出力がＭＯＳトランジスタＭ４０およびＭ４３のゲート電極に入力されるようになっている。また、ＮＯＲゲート７３には、制御信号ＣＫＢ（制御信号ＣＫの反転信号）と、待機時に“Ｈ”になる待機制御信号ＳＬとが入力され、その出力がＭＯＳトランジスタＭ４１およびＭ４２のゲート電極に入力されるようになっている。
【０１６０】
待機制御信号ＳＬおよびＳＬＢは、待機モードまたは動作モードを制御するための制御信号であり、これらの待機制御信号ＳＬおよびＳＬＢを発生させる信号発生回路（図示せず）は、半導体集積回路の待機時にも電源電圧の供給が停止されない電源電圧供給線と接続されており、待機時にも電源電圧が供給される。
【０１６１】
また、制御信号ＣＫおよびＣＫＢは、半導体集積回路の動作時にＭＯＳトランジスタＭ４０〜Ｍ４３のオン／オフを制御するための制御信号であり、これらの制御信号ＣＫおよびＣＫＢを発生させる信号発生回路（図示せず）は、半導体集積回路の待機時に電源電圧の供給が停止される電源電圧供給線と接続されており、待機時には電源電圧が供給されない。
【０１６２】
図１６（ａ）は、図１５のＮＡＮＤゲート７２の構成例を示す回路図である。
【０１６３】
図１６（ａ）において、このＮＡＮＤゲート７２は、Ｐ型ＭＯＳトランジスタＭ４６およびＭ４７と、Ｎ型ＭＯＳトランジスタＭ４８およびＭ４９とを有している。Ｐ型ＭＯＳトランジスタＭ４６およびＭ４７は、電源電圧Ｖｄｄの供給が停止されない電源電圧供給線７４と出力信号Ｙが出力される出力端子との間に並列に接続されており、入力信号ＡがＰ型ＭＯＳトランジスタＭ４６のゲート電極に入力され、入力信号ＢがＰ型ＭＯＳトランジスタＭ４７のゲート電極に入力されるようになっている。また、Ｎ型ＭＯＳトランジスタＭ４８およびＭ４９は、出力信号Ｙが出力される出力端子と接地電圧ＧＮＤとの間に直列に接続されており、入力信号ＡがＮ型ＭＯＳトランジスタＭ４８のゲート電極に入力され、入力信号ＢがＮ型ＭＯＳトランジスタＭ４９のゲート電極に入力されるようになっている。
【０１６４】
このＮＡＮＤゲート７２では、入力信号ＡおよびＢが”Ｈ”のときにＰ型ＭＯＳトランジスタＭ４６およびＭ４７はオフ状態になり、Ｎ型ＭＯＳトランジスタＭ４８およびＭ４９はオン状態になる。したがって、入力信号ＡおよびＢが共に”Ｈ”である場合にのみ、二つのＮ型ＭＯＳトランジスタＭ４８およびＭ４９が共にオン状態になって、出力信号Ｙとして”Ｌ”が出力される。
【０１６５】
また、入力信号ＡおよびＢのいずれか、または両方が”Ｌ”である場合には、二つのＮ型ＭＯＳトランジスタＭ４８およびＭ４９のいずれか、または両方がオフ状態になり、二つのＰ型ＭＯＳトランジスタＭ４６およびＭ４７のいずれか、または両方がオン状態になるため、出力信号Ｙとして”Ｈ”が出力される。
【０１６６】
図１６（ｂ）は、図１５のＮＯＲゲート７３の構成例を示す回路図である。
【０１６７】
図１６（ｂ）において、このＮＯＲゲート７３は、Ｐ型ＭＯＳトランジスタＭ５０およびＭ５１と、Ｎ型ＭＯＳトランジスタＭ５２およびＭ５３とを有している。Ｐ型ＭＯＳトランジスタＭ５０およびＭ５１は、電源電圧Ｖｄｄの供給が停止されない電源電圧供給線７４と出力信号Ｙが出力される出力端子との間に直列に接続されており、入力信号ＡがＰ型ＭＯＳトランジスタＭ５０のゲート電極に入力され、入力信号ＢがＰ型ＭＯＳトランジスタＭ５１のゲート電極に入力される。
【０１６８】
また、Ｎ型ＭＯＳトランジスタＭ５２およびＭ５３は、出力信号Ｙが出力される出力端子と接地電圧ＧＮＤとの間に並列に接続されており、入力信号ＡがＮ型ＭＯＳトランジスタＭ５３のゲート電極に入力され、入力信号ＢがＮ型ＭＯＳトランジスタＭ５２のゲート電極に入力される。
【０１６９】
このＮＯＲゲート７３では、入力信号ＡおよびＢが”Ｌ”のときにＰ型ＭＯＳトランジスタＭ５０およびＭ５１はオン状態になり、Ｎ型ＭＯＳトランジスタＭ５２およびＭ５３はオフ状態になる。したがって、入力信号ＡおよびＢが共に”Ｌ”である場合にのみ、二つのＮ型ＭＯＳトランジスタＭ５２およびＭ５３が共にオフ状態になり、二つのＰ型ＭＯＳトランジスタＭ５０およびＭ５１が共にオン状態になって、出力信号Ｙとして”Ｈ”が出力される。
【０１７０】
また、入力信号ＡおよびＢのいずれか、または両方が”Ｈ”である場合には、二つのＮ型ＭＯＳトランジスタＭ４８およびＭ４９のいずれか、または両方がオン状態になり、二つのＰ型ＭＯＳトランジスタＭ４６およびＭ４７のいずれか、または両方がオフ状態になるため、出力信号Ｙとして”Ｌ”が出力される。
【０１７１】
上記構成により、図１５のデータ保持回路（ラッチ回路）の動作について説明する。
【０１７２】
図１５に示すように、まず、半導体集積回路の待機時には、待機制御信号ＳＬが“Ｈ”、ＳＬＢが“Ｌ”となる。このとき、ＮＯＲゲート７３からは、制御信号ＣＫにかかわらず、“Ｌ”が出力される。したがって、データ保持回路を構成するＮ型ＭＯＳトランジスタＭ４１はオフ状態になり、Ｐ型ＭＯＳトランジスタＭ４２はオン状態になる。
【０１７３】
また、ＮＡＮＤゲート７２からは、制御信号ＣＫＢにかかわらず、“Ｈ”が出力される。したがって、データ保持回路を構成するＰ型ＭＯＳトランジスタＭ４０はオフ状態になり、Ｎ型ＭＯＳトランジスタＭ４３はオン状態になる。その結果、ＭＯＳトランジスタＭ４０およびＭ４１にて構成されるトランスファーゲート（伝送ゲート）がオフ状態になり、ＭＯＳトランジスタＭ４２およびＭ４３にて構成されるトランスファーゲートがオン状態となる。
【０１７４】
このとき、インバータ６９からの出力信号は、インバータ６７により反転されて、再びインバータ６９に入力されるため、このようなフィードバックループにより、データを保持し続けることができる。
【０１７５】
一方、半導体集積回路の動作時には、待機制御信号ＳＬが“Ｌ”、ＳＬＢが“Ｈ”となり、ＮＡＮＤゲート７２からは制御信号ＣＫの反転信号が出力され、ＮＯＲゲート７２からは制御信号ＣＫＢの反転信号が出力されて、通常のラッチ動作が行われる。
【０１７６】
制御信号ＣＫの反転信号が“Ｌ”、制御信号ＣＫＢの反転信号が“Ｈ”のときには、ＭＯＳトランジスタＭ４０およびＭ４１にて構成されるトランスファーゲート７０はオン状態となり、ＭＯＳトランジスタＭ４２およびＭ４３にて構成されるトランスファーゲート７１はオフ状態となる。このとき、データ入力端子Ｄから入力された信号は、インバータ６９により反転されて出力端子Ｑから出力される。
【０１７７】
また、制御信号ＣＫの反転信号が“Ｈ”、制御信号ＣＫＢの反転信号が“Ｌ”のとき、ＭＯＳトランジスタＭ４０およびＭ４１にて構成されるトランスファーゲート７０はオフ状態となり、ＭＯＳトランジスタＭ４２およびＭ４３にて構成されるトランスファーゲート７１はオン状態となる。このとき、インバータ６９からの出力信号は、インバータ６７により反転されて、再びインバータ６９に入力される。
【０１７８】
このように構成された本実施形態の半導体集積回路によれば、リーク電流を削減するために、待機時に電源電圧の供給が停止される回路から供給される制御信号（ＣＫやＣＫＢ）が不安定になっても、安定してデータを保持することができるフィードバックループが構成される。
（実施形態１４）
本実施形態１４では、本発明をゲートアレイ方式の半導体集積回路に適用した例について説明する。
【０１７９】
図１７は、本発明の半導体集積回路の実施形態１４における要部構成例を示すブロック図である。
【０１８０】
図１７において、ゲートアレイチップ７５上にトランジスタアレイ部７６が設けられて半導体集積回路が構成されている。トランジスタアレイ部７６は、ＮＡＮＤ、ＮＯＲ、ＮＯＴ等の基本論路ゲートを作製するためのトランジスタアレイ（基本セルの列）が複数列設けられており、各基本セル内および各基本論路ゲート間に配線を設けることによって、待機時に状態（データ）を保持する必要が無い機能回路ブロックと、待機時に状態（データ）を保持する必要がある機能回路ブロックとが構成されている。
【０１８１】
トランジスタアレイ部７６において、待機時にデータを保持する必要が無い機能回路ブロックは、電源電圧供給線７７と接続されており、外部電源電圧供給端子Ｐａｄ１４から電源電圧供給線７７を介して機能回路ブロックに要求される電源電圧Ｖｄｄ１が供給される。また、待機時にデータを保持する必要がある機能回路ブロックは、電源電圧供給線７８と接続されており、外部電源電圧供給端子Ｐａｄ１５から電源電圧供給線７８を介して機能回路ブロックに要求される電源電圧Ｖｄｄ２が供給される。
【０１８２】
この半導体集積回路の動作時には、外部電源から外部電源電圧供給端子Ｐａｄ１４およびＰａｄ１５に対してそれぞれ、電源電圧Ｖｄｄ１およびＶｄｄ２が供給され、それぞれの機能回路ブロックが動作する。
【０１８３】
また、半導体集積回路の待機時には、データ保持が必要な機能回路ブロックに対しては、外部電源電圧供給端子Ｐａｄ１５から電源電圧供給線７８を介して電源Ｖｄｄ２が供給されるが、外部電源電圧供給端子Ｐａｄ１４への電源電圧供給は遮断されるため、データ保持が必要とされない機能回路ブロックに対しては電源電圧が供給されない。したがって、データ保持が必要とされない機能回路ブロックにおいては、待機時にリーク電流が消費されない。
【０１８４】
図１８は、本発明の半導体集積回路の実施形態１４における他の要部構成例を示すブロック図である。
【０１８５】
図１８において、この半導体集積回路は、その内部に電源回路７９および８０が設けられている。電源回路７９および８０はそれぞれ、外部電源電圧供給端子Ｐａｄ１６および１７を介して外部電源から電源電圧が供給される。
【０１８６】
電源回路７９は、待機時に状態（データ）を保持する必要が無い機能回路ブロックに電源電圧供給線７７を介して接続されており、その機能回路ブロックに電源電圧Ｖｄｄ１を供給する。また、電源回路８０は、待機時に状態（データ）を保持する必要がある機能回路ブロックに電源電圧供給線７８を介して接続されており、その機能回路ブロックに電源電圧Ｖｄｄ２を供給する。
【０１８７】
電源回路７９は、待機時には電源電圧の出力が停止されるかまたは、接地電圧ＧＮＤが出力されるため、待機時に状態（データ）を保持する必要が無い機能回路ブロックは動作せず、リーク電流も消費されない。
【０１８８】
また、電源回路８０は、待機時にも電源電圧Ｖｄｄ２を出力し続けるか、または動作時よりも低い電源電圧を出力するため、待機時に状態（データ）を保持する必要がある機能回路ブロックでは、待機時にもデータを保持する機能を動作させて、必要なデータを保持し続けることができる。
【０１８９】
上記構成により、本実施形態１４の半導体集積回路においては、上記各実施形態の場合と同様に、データを保持する必要がある機能回路ブロックに対してのみ電源電圧が供給されるため、リーク電流により電力が消費されることを必要最低限に抑えることが可能となる。また、外部電源電圧供給端子には、外部から安定した電源電圧Ｖｄｄ１およびＶｄｄ２が供給されるため、図２１および図２２に示す従来の半導体集積回路のように、ＦＥＴにて構成された内部スイッチ等による電圧降下等が発生せず、このような電圧降下の影響を受けずに高性能な動作特性を実現することが可能となる。
【０１９０】
本実施形態１４のゲートアレイ方式の半導体集積回路においては、上記各実施形態の場合と同様に、外部スイッチ素子や電源回路を別チップまたはデバイスとして設けて１パッケージ化してもよい。また、待機時にデータ保持が必要とされる機能回路ブロックを、高いしきい値電圧を有するトランジスタ、ＶＴ−ＣＭＯＳ、ＤＴ−ＭＯＳ等で構成することによって、より一層、リーク電流を削減することができる。また、待機時にデータ保持が必要とされる機能回路ブロックを強誘電体ゲートトランジスタで構成するか、強誘電体キャパシタを設けることによって、待機時に電源供給が停止されてもデータを保持することができる。
（実施形態１５）
本実施形態１５では、本発明をスタンダードセル方式の半導体集積回路に適用した例について説明する。
【０１９１】
図１９は、本発明の半導体集積回路の実施形態１５における要部構成例を示すブロック図である。
【０１９２】
図１９において、この半導体集積回路は、スタンダードセル集積回路チップ８１上に、待機時に状態（データ）を保持する必要が無い機能回路ブロック部８２および８３と、待機時に状態（データ）を保持する必要がある機能回路ブロック部８４とを有している。各機能回路ブロック部８２〜８４は、基本論路回路を組み合わせたライブラリセル（標準セル）８５を組み合わせて構成されている。
【０１９３】
待機時にデータを保持する必要が無い機能回路ブロック部８２および８３は、電源電圧供給線７７と接続されており、外部電源電圧供給端子Ｐａｄ１４から電源電圧供給線７７を介して機能回路ブロック部８２および８３に要求される電源電圧Ｖｄｄ１が供給される。
【０１９４】
また、待機時にデータを保持する必要がある機能回路ブロック部８４は、電源電圧供給線７８と接続されており、外部電源電圧供給端子Ｐａｄ１５から電源電圧供給線７８を介して機能回路ブロック部８４に要求される電源電圧Ｖｄｄ２が供給される。
【０１９５】
上記構成により、この半導体集積回路の動作時には、外部電源から外部電源電圧供給端子Ｐａｄ１４およびＰａｄ１５に対してそれぞれ、電源電圧Ｖｄｄ１およびＶｄｄ２が供給され、それぞれの機能回路ブロック部８２〜８４が動作する。
【０１９６】
また、半導体集積回路の待機時には、データ保持が必要な機能回路ブロック部８４に対しては、外部電源電圧供給端子Ｐａｄ１５から電源電圧供給線７８を介して電源Ｖｄｄ２が供給されるが、外部電源電圧供給端子Ｐａｄ１４への電源電圧供給は遮断されるため、データ保持が必要とされない機能回路ブロック部８２および８３に対しては電源電圧が供給されない。したがって、データ保持が必要とされない機能回路ブロック部８２および８３においては、待機時にリーク電流が消費されない。
【０１９７】
図２０は、本発明の半導体集積回路の実施形態１５における他の要部構成例を示すブロック図である。
【０１９８】
図２０において、この半導体集積回路は、その内部に電源回路７９および８０が設けられている。これらの電源回路７９および８０はそれぞれ、外部電源電圧供給端子Ｐａｄ１６および１７を介して外部電源から電源電圧が供給される。
【０１９９】
電源回路７９は、待機時に状態（データ）を保持する必要が無い機能回路ブロック部８２および８３に電源電圧供給線７７を介して接続されており、機能回路ブロック部８２および８３に電源電圧Ｖｄｄ１を供給する。
【０２００】
また、電源回路８０は、待機時に状態を保持する必要がある機能回路ブロック部８４に電源電圧供給線７８を介して接続されており、機能回路ブロック部８４に電源電圧Ｖｄｄ２を供給する。
【０２０１】
電源回路７９は、待機時には電源電圧の出力が停止されるかまたは、接地電圧ＧＮＤが出力されるため、待機時に状態（データ）を保持する必要が無い機能回路ブロック部８２および８３は動作せず、リーク電流も消費されない。
【０２０２】
また、電源回路８０は、待機時にも電源電圧Ｖｄｄ２を出力し続けるか、または待機時に動作時よりも低い電源電圧を出力するため、待機時に状態（データ）を保持する必要がある機能回路ブロック部８４では、待機時にもデータを保持する機能を動作させて、必要なデータを保持し続けることができる。
【０２０３】
上記構成により、本実施形態１５の半導体集積回路においては、上記各実施形態の場合と同様に、データを保持する必要がある機能回路ブロック部８４に対してのみ電源電圧が供給されるため、リーク電流により電力が消費されることを必要最低限に抑えることが可能となる。また、外部電源電圧供給端子には、外部から安定した電源電圧Ｖｄｄ１およびＶｄｄ２が供給されるため、図２１および図２２に示す従来の半導体集積回路のように、ＦＥＴにて構成された内部スイッチ等による電圧降下等が発生せず、このような電圧降下の影響を受けずに高性能な動作特性を実現することが可能となる。
【０２０４】
本実施形態１５のスタンダードセル方式の半導体集積回路においては、上記各実施形態の場合と同様に、外部スイッチ素子や電源回路を別チップまたはデバイスとして設けて１パッケージ化してもよい。また、待機時にデータ保持が必要とされる機能回路ブロックを、高いしきい値電圧を有するトランジスタ、ＶＴ−ＣＭＯＳ、ＤＴ−ＭＯＳ等で構成することによって、より一層、リーク電流を削減することができる。また、待機時にデータ保持が必要とされる機能回路ブロックを強誘電体ゲートトランジスタで構成するか、強誘電体キャパシタを設けることによって、待機時に電源供給が停止されてもデータを保持することができる。
【０２０５】
【発明の効果】
以上説明したように、本発明によれば、待機時に電源供給が停止される電源電圧供給線と、待機時にも電源電圧が供給される電源電圧供給線とを有し、待機時に状態（データ）を保持する必要がある回路のみ、待機時にも電源電圧が供給される電源電圧供給線に接続され、それ以外の回路は電源電圧の供給が停止される電源電圧供給線に接続されるように、半導体集積回路を構成する。これによって、従来のＭＴ−ＣＭＯＳ回路においてリーク電流を削減するために設けられていた、ＭＯＳトランジスタスイッチのＯＮ抵抗等による動作時の電圧変動や、それに伴う動作特性の劣化等といった課題を解決することができる。
【０２０６】
また、待機時に電源電圧の出力が停止される機能を有する電源回路を設けて、待機時に電源電圧が遮断される電源電圧供給線には、待機時に電源電圧の出力が停止される機能を有する電源回路を接続し、待機時にも電源電圧が供給される電源電圧供給線には、待機時にも電源電圧を出力する電源回路もしくは外部電源電圧供給パッドを接続することができる。これによって、電源回路から常に安定化された電源電圧を供給して、接続される機能回路の動作時の電流消費量にかかわらず一定の電源電圧を供給することができるので、常に良好な回路特性を維持することができる。従って、ＭＯＳトランジスタスイッチを介して電源電圧の供給、遮断を制御する、従来の半導体集積回路に比べて、良好な動作特性を保持したまま、待機時のリーク電流を削減することができる。
【０２０７】
さらに、電源回路により、電源電圧の出力を停止するのみでなく、出力電圧を制御可能となるため、待機時にデータ保持のために供給される電圧を、可能な限り動作時よりも低く設定することができ、より一層、リーク電流の削減を図ることができる。
【０２０８】
また、電源電圧の供給、遮断を外部スイッチにて制御する回路において、機能回路とは別のチップに設けられた外部スイッチを、半導体回路チップと一つのパッケージに封止して半導体モジュールを構成することができる。これにより、実際上は一つのデバイスとして取り扱うことができるため、非常に有効である。また、スイッチを外部に設けることにより、同一チップにＭＯＳスイッチトランジスタを作製して電圧変動等の影響を受ける従来の半導体集積回路に比べて、抵抗が小さい良好な特性を有するスイッチ素子を使用することが可能となる。
【０２０９】
また、電源回路を有する半導体集積回路において、電源回路を別チップにて作製し、半導体回路チップと同一のパッケージに封止して半導体モジュールを構成することにより、単一のデバイスとして取り扱うことができる。この場合、電源回路と機能回路とを同一の製造プロセスで実現する必要はなく、それぞれ、最適な製造工程にて作製することができるため、非常に良好な特性を得ることができる。
【０２１０】
データ保持回路を、しきい値の高いトランジスタにて構成することにより、待機時のリーク電流を削減することができる。
【０２１１】
また、データ保持回路を、ボディ電位を制御可能なＶＴ−ＣＭＯＳにて構成することにより、待機時にはトランジスタのしきい値電圧を高くしてリーク電流を削減し、動作時にはトランジスタのしきい値電圧を低くしてドライブ電流を増やすことができるので、より高性能な半導体集積回路を実現することができる。
【０２１２】
さらに、データ保持回路を、ゲート電極とボディ電極とを接続したＤＴ−ＭＯＳにて構成することにより、トランジスタがオン状態のときには、しきい値電圧が低くなるようにボディバイアスが作用するため、高いドライブ能力により良好な動作特性を得ることができる。また、トランジスタがオフ状態のときには、しきい値電圧が高くなるようにボディバイアスが作用するため、リーク電流を削減することができる。従って、高い動作能力と低リーク電流とを同時に実現することができる。
【０２１３】
また、データ保持回路に強誘電体キャパシタを設けて、データ（状態）を強誘電体キャパシタに記憶させることにより、待機時にデータ保持回路への電源電圧供給が停止されても、データを保持することができる。データ保持回路に対する電源電圧の供給も遮断することができるため、リーク電流を大幅に削減することができ、かつ、待機時に半導体集積回路に対する電源電圧の供給を全て遮断することができるため、消費電力を非情に小さくすることができる。
【０２１４】
また、データ保持回路を、強誘電体ゲートトランジスタにて構成することにより、待機時にデータ保持回路への電源電圧供給が停止されても、データを保持することができる。データ保持回路に対する電源電圧の供給も遮断することができるため、リーク電流を大幅に削減することができ、かつ、待機時に半導体集積回路に対する電源電圧の供給を全て遮断することができるため、消費電力を非情に小さくすることができる
データ保持回路を制御する制御信号を供給するための制御回路を設けて、フィードバックループを構成するトランジスタの制御信号として、”Ｈ”が必要とされるときには、一方のゲートに待機時に”Ｌ”となる待機制御信号が入力されるＮＡＮＤゲートにて構成し、”Ｌ”が必要とされるときには、一方のゲートに待機時に”Ｈ”となる待機制御信号が入力されるＮＯＲゲートにて構成することにより、待機時に電源電圧が遮断される回路から供給される制御信号の電位変化やノイズ混入等が生じても、フィードバックループを確保して、データを確実に保持することができる。
【０２１５】
本発明を、ゲートアレイ方式やスタンダードセル方式の半導体集積回路に適用することによって、低いリーク電流の半導体集積回路を容易に実現することができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の実施形態１における要部構成を示すブロック図である。
【図２】本発明の半導体集積回路の実施形態２における要部構成を示すブロック図である。
【図３】本発明の半導体集積回路の実施形態２，３における電源回路の要部構成を示す回路図である。
【図４】本発明の半導体モジュールの実施形態４における要部構成を示す断面図である。
【図５】本発明の半導体モジュールの実施形態４における要部構成を示すブロック図である。
【図６】本発明の半導体モジュールの実施形態５における要部構成を示すブロック図である。
【図７】本発明の半導体集積回路の実施形態６におけるデータ保持回路の要部構成を示す回路図である。
【図８】本発明の半導体集積回路の実施形態７におけるデータ保持回路の要部構成を示す回路図である。
【図９】本発明の半導体集積回路の実施形態８におけるデータ保持回路の要部構成を示す回路図である。
【図１０】本発明の半導体集積回路の実施形態９におけるデータ保持回路の要部構成を示す回路図である。
【図１１】強誘電体キャパシタの分極特性図である。
【図１２】本発明の半導体集積回路の実施形態１０におけるデータ保持回路の要部構成を示す回路図である。
【図１３】強誘電体ゲートトランジスタの電圧−電流特性図である。
【図１４】本発明の半導体集積回路の実施形態１１における要部構成を示すブロック図である。
【図１５】本発明の実施形態１３の半導体集積回路におけるデータ保持回路の要部構成を示す回路図である。
【図１６】（ａ）は、図１５のデータ保持回路に備わったＮＡＮＤゲートの構成例を示す回路図、（ｂ）は、図１５のデータ保持回路に備わったＮＯＲゲートの構成例を示す回路図である。
【図１７】本発明の半導体集積回路の実施形態１４における要部構成例を示すブロック図である。
【図１８】本発明の半導体集積回路の実施形態１４における他の要部構成例を示すブロック図である。
【図１９】本発明の半導体集積回路の実施形態１５における要部構成例を示すブロック図である。
【図２０】本発明の半導体集積回路の実施形態１５における他の要部構成例を示すブロック図である。
【図２１】従来の半導体集積回路の構成例を示すブロック図である。
【図２２】従来の半導体集積回路の他の構成例を示すブロック図である。
【符号の説明】
１０、１１、６３　機能回路ブロック
１２　入力端子
１３　出力端子
１４、１５、１７、４２、５５、６３、６８、７４、７７、７８　電源電圧供給線
１６　接地線
１８、１９、６５、７９、８０　電源回路
２０、２１、６６　制御端子
２２　スイッチデバイス
２３　半導体回路チップ
２４　封止樹脂
２５　フレーム
２６　はんだボール
２７　半導体モジュール
２８　スイッチ素子
２９、３０　電源回路チップ
３１、３２　電源回路
４１、４３、４６、４７、５０、５１、５４、５６、５９、６０、６７、６９インバータ
４４、４５、４８、４９、５２、５３、５７、５８、６１、６２、７０、７１トランスファーゲート
７２　ＮＡＮＤゲート
７３　ＮＯＲゲート
７５　ゲートアレイチップ
７６　トランジスタアレイ部
８１　スタンダードセル集積回路チップ
８２〜８４　機能回路ブロック部
８５　ライブラリセル
Ｍ１０〜Ｍ１５、Ｍ３４〜Ｍ３７、Ｍ４０〜Ｍ５３　高しきい値トランジスタＭ１６〜Ｍ２１　ＶＴ―ＭＯＳトランジスタ
Ｍ２２〜Ｍ２７　ＤＴ−ＭＯＳトランジスタ
Ｍ２８〜Ｍ３３　低しきい値トランジスタ
Ｍ３８、Ｍ３９　強誘電体ゲートトランジスタ
Ｃ１　強誘電体キャパシタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor integrated circuit and a semiconductor module.
[0002]
[Prior art]
In recent years, with the demand for miniaturization and reduction in power consumption of semiconductor integrated circuits, the threshold voltage of transistors has tended to decrease. As a result, semiconductor integrated circuits that can operate at high speed with a low power supply voltage have been developed. Has been realized.
[0003]
However, a decrease in the threshold voltage of a transistor causes an increase in leakage current when the transistor is off. The problem of the leakage current has been a serious problem particularly in applying a semiconductor integrated circuit to a portable terminal device having a standby mode.
[0004]
To solve this problem, Japanese Unexamined Patent Application Publication No. 6-29834 discloses that an FET (Field Effect Transistor) having a high threshold voltage is used as a switch transistor that shuts off supply of a power supply voltage, thereby enabling standby (standby) operation. There has been proposed a method for reducing the leak current in the above. This is shown in FIG.
[0005]
FIG. 21 is a circuit diagram showing a configuration example of a conventional semiconductor integrated circuit. In FIG. 21, this semiconductor integrated circuit realizes a high-speed operation by a MOSFET (Metal-Oxide-Semi-conductor Field Effect Transistor; MOS transistor) having a low threshold voltage during operation (hereinafter referred to as a low threshold). In a standby mode, a leakage current is reduced by a MOSFET (MOS transistor) having a high threshold voltage (hereinafter, referred to as a high threshold voltage). A circuit using such a low threshold MOSFET and a high MOSFET is called an MT-CMOS circuit.
[0006]
This semiconductor integrated circuit includes a power supply line 121 to which the power supply voltage Vdd is supplied, a pseudo power supply voltage supply line 122 to which the pseudo power supply voltage V-Vdd is supplied, a ground line 123 to which the ground voltage GND is supplied, and a pseudo ground voltage. A pseudo ground line 124 to which V-GND is supplied is provided.
[0007]
A high-threshold P-type MOS transistor M102 is connected between the power supply voltage supply line 121 and the pseudo power supply voltage supply line 122, and a control signal SL is input to a gate electrode of the P-type MOS transistor M102. You. A high threshold N-type MOS transistor M103 is connected between the pseudo ground line 124 and the ground line 123, and a control signal SLB (an inverted signal of the control signal SL) is applied to the gate electrode of the N-type MOS transistor M103. Is entered.
[0008]
A clock circuit including a P-type MOS transistor M100, an N-type MOS transistor M101, and an inverter 104 is provided as a logic circuit 105 between the pseudo power supply voltage supply line 122 and the pseudo ground line 124. The P-type MOS transistor M100 and the N-type MOS transistor M101 are connected in series between a pseudo power supply voltage supply line 122 and a pseudo ground line 124 to form an inverter. The inverter receives a control signal CK, The output terminal of this inverter is branched into two, one end of which is directly connected to the latch circuit 113 and the other end thereof is connected to the latch circuit 113 via the inverter 104.
[0009]
Since the P-type MOS transistor M100, the N-type MOS transistor M101 and the inverter 104 are constituted by low-threshold FETs, high-speed operation is realized with a low power supply voltage.
[0010]
At the time of the standby operation, the control signal SL becomes “H” (high level), SLB becomes “L” (low level), and the P-type MOS transistor M102 and the N-type MOS transistor M103 are turned off. Here, since the P-type MOS transistor M102 and the N-type MOS transistor M103 are composed of high threshold FETs, the leakage current of the logic circuit 105 composed of low threshold FETs can be reduced. .
[0011]
Further, in this semiconductor integrated circuit, a latch circuit 113 is provided to hold data with a low leakage current during a standby operation. The latch circuit 113 includes a P-type MOS transistor M106, an N-type MOS transistor M107, a P-type MOS transistor M108, an N-type MOS transistor M109, a P-type MOS transistor M110, an N-type MOS transistor M111, and an inverter 112. .
[0012]
The P-type MOS transistor M110 and the N-type MOS transistor M111 are connected in series between the power supply voltage supply line 121 and the ground line 123 to form an inverter, the output terminals of which are connected to the output terminal Q, and It is connected to the input terminal of the inverter 112. This inverter 112 has a configuration similar to that of an inverter including a P-type MOS transistor M110 and an N-type MOS transistor M111, and is connected between a power supply voltage supply line 121 and a ground line 123.
[0013]
A P-type MOS transistor M106 and an N-type MOS transistor M107 are connected in parallel to form a transfer gate, and the transmission path is constituted by a data input terminal D, a P-type MOS transistor M110 and an N-type MOS transistor M111. Connected to the input of the inverter.
[0014]
Further, a P-type MOS transistor M108 and an N-type MOS transistor M109 are connected in parallel to form a transfer gate, and the transmission path includes an output terminal of the inverter 112, a P-type MOS transistor M110, and an N-type MOS transistor. It is connected between the input terminal of the inverter constituted by M111. The gate electrode of the N-type MOS transistor M107 and the gate electrode of the P-type MOS transistor M108, and the gate electrode of the P-type MOS transistor M106 and the gate electrode of the N-type MOS transistor M109 are connected to each other and It is connected to each of the two branch output terminals.
[0015]
In the latch circuit 113, an inverter composed of MOS transistors M110 and M111 and an inverter 112 are directly connected between the power supply voltage supply line 121 and the ground line 123 without passing through the P-type MOS transistor M102 and the N-type MOS transistor M103. Are connected respectively. Thus, even during standby, the power supply voltage Vdd and the ground voltage GND are supplied to the latch circuit 113, and data can be held.
[0016]
The P-type MOS transistor M106, the N-type MOS transistor M107, the P-type MOS transistor M108, the N-type MOS transistor M109, the P-type MOS transistor M110, the N-type MOS transistor M111, and the inverter 112 are high-threshold MOS transistors. It consists of. Thereby, a low leakage current can be realized.
[0017]
Next, as another prior art, Japanese Patent Application Laid-Open No. 2000-13215 proposes a semiconductor integrated circuit as shown in FIG.
[0018]
FIG. 22 is a circuit diagram showing another configuration example of a conventional semiconductor integrated circuit. In FIG. 22, an inverter is formed by a P-type MOS transistor M112 and an N-type MOS transistor M113 connected in series, and an inverter is formed by a P-type MOS transistor M114 and an N-type MOS transistor M115 connected in series. I have. Each of these two inverters at the front and rear stages is connected in series between the input terminal IN and the output terminal OUT. Each body electrode of the P-type MOS transistor M112 and the P-type MOS transistor M114 is connected to a power supply voltage supply line 121 to which a power supply voltage Vdd is supplied, and each source electrode thereof is supplied with a pseudo power supply voltage V-Vdd. Connected to a pseudo power supply voltage supply line 122. Further, the body electrodes of N-type MOS transistor M113 and N-type MOS transistor M115 are respectively connected to ground line 123 to which ground voltage GND is supplied, and their source electrodes are respectively supplied to pseudo ground voltage V-GND. It is connected to the pseudo ground line 124.
[0019]
Power supply voltage supply line 121 is connected to pseudo power supply voltage supply line 122 via P-type MOS transistor M116 and potential clamp circuit 116, and ground line 123 is connected to pseudo-ground line via N-type MOS transistor M117 and potential clamp 117. 124. The control signal SL is supplied to the gate electrode of the P-type MOS transistor M116, and the control signal SLB is supplied to the gate electrode of the N-type MOS transistor M117. Thus, a semiconductor integrated circuit is configured.
[0020]
With the above configuration, during operation of the semiconductor integrated circuit, the control signal SL becomes “L” and the control signal SLB becomes “H”, the P-type MOS transistor M116 and the N-type MOS transistor M117 are turned on, and the pseudo power supply voltage is supplied. The line 122 has the potential of the power supply voltage supply line 121, and the pseudo ground line 124 has the potential of the ground line 123. Thereby, each inverter circuit including the MOS transistors M112 to M115 can operate.
[0021]
During standby of the semiconductor integrated circuit, the control signal SL becomes “H”, the control signal SLB becomes “L”, the P-type MOS transistor M116 and the N-type MOS transistor M117 are turned off, and the potential of the pseudo power supply voltage line 122 becomes low. The voltage is supplied through the clamp circuit 116, and the potential Vdd of the power supply voltage supply line 121 becomes 2.5V, and the potential of the pseudo power supply voltage supply line 122 becomes V-Vdd = 1.9V. Further, a voltage is supplied to the pseudo ground line 124 via the potential clamp circuit 117, and the potential of the pseudo ground line 124 becomes V-GND = 0.6V. For this reason, the body potentials of the MOS transistors M112 to M115 are biased to increase the threshold voltage, and the leakage current is reduced.
[0022]
[Problems to be solved by the invention]
However, the conventional semiconductor integrated circuit (see FIG. 21) has the following problems. That is, in this semiconductor integrated circuit, the power supply voltage Vdd and the ground voltage GND are supplied to the logic circuit 105 via a transistor switch (semiconductor switch) including a high threshold P-type MOS transistor M102 and an N-type MOS transistor M103. Is supplied. For this reason, a voltage drop occurs due to the operating current of the logic circuit 105 due to the on-resistance of the P-type MOS transistor M102 and the N-type MOS transistor M103. As a result, the potential V-Vdd of the pseudo power supply voltage supply line 122 and the potential V-GND of the pseudo ground line 124 fluctuate, affecting the operation characteristics of the logic circuit 105.
[0023]
In order to suppress such potential fluctuations, in the semiconductor integrated circuit of FIG. 21, capacitors are provided between the power supply voltage supply line 121 and the pseudo power supply voltage supply line 122 and between the ground line 123 and the pseudo ground line 124, respectively. C114 and a capacitor C115 are provided, respectively, so as to suppress fluctuations of the potential V-Vdd of the pseudo power supply voltage supply line 122 and the potential V-GND of the pseudo ground line 124.
[0024]
However, depending on the operating current of the logic circuit 105 connected to the pseudo power supply voltage supply line 122 and the pseudo ground line 124, a certain capacitance value is required to suppress such potential fluctuation. The provision of the capacitors C114 and C115 increases the chip area. Further, in order to realize a capacity for suppressing potential fluctuation in a small area, it is necessary to add a manufacturing process to manufacture such a capacitor.
[0025]
Further, the latch circuit 113 in FIG. 21 is connected to the power supply voltage supply line 121, and is connected by a feedback loop including a P-type MOS transistor M106, an N-type MOS transistor M107, a P-type MOS transistor M108, and an N-type MOS transistor M109. Data is retained. The logic circuit 105 generating the control signal for controlling these MOS transistors is not operating because the supply of the power supply voltage is stopped by the P-type MOS transistor M102 and the N-type MOS transistor M103 during standby. Therefore, the gate voltages of the P-type MOS transistor M106, the N-type MOS transistor M107, the P-type MOS transistor M108, and the N-type MOS transistor M109 are only held by the capacitance of each node, and as the standby time becomes longer, There is a problem in that charge leaks and data cannot be held, and operation becomes unstable.
[0026]
In another conventional semiconductor integrated circuit (see FIG. 22), a power supply voltage is supplied via a transistor switch including MOS transistors M116 and M117 at the time of operation, so that potential fluctuation due to the on-resistance of MOS transistors M116 and M117. Occurs, which affects the operation characteristics.
[0027]
Specifically, in a general 4-bit addition circuit (for example, a gate length of 0.35 μm, a basic gate width is 2 μm for an N-type MOS transistor, and 4 μm for a P-type MOS transistor), a P-type MOS transistor having a gate width of 50 μm When the transistor switches (MOS transistors M116 and M117) for reducing the leakage current are configured, only 82% performance can be obtained compared to the operation speed when the power supply voltage is supplied without passing through the transistor switches M116 and M117. Not. This is because the potential of the pseudo power supply voltage supplied to the addition circuit due to the resistance of the transistor switch decreases due to current consumption during the operation of the addition circuit, and the operation speed decreases. Similar to the semiconductor integrated circuit shown in FIG. 21, when a capacitor (capacitance) is added to suppress the influence of potential fluctuation, in the above-described conventional example, in order to suppress the characteristic deterioration due to the resistance of the transistor switches M116 and M117. , 1E-10F is required. To achieve such a capacitance value in a normal semiconductor integrated circuit, a very large area is required, depending on the manufacturing process.
[0028]
As described above, in the conventional semiconductor integrated circuit, the transistor switch (semiconductor switch) provided to reduce the leakage current of the device including the low threshold transistor causes the characteristic deterioration at the time of operation. However, there is a problem that an extremely large element area is required in order to suppress the above by adding a capacitor.
[0029]
SUMMARY OF THE INVENTION The present invention solves the above-described conventional problems, and does not cause an increase in area or deterioration in characteristics during operation in a semiconductor integrated circuit using a low threshold device capable of high-speed operation at a low power supply voltage. It is an object of the present invention to provide a semiconductor integrated circuit capable of reducing a leakage current during standby and maintaining a stable state during standby, and a semiconductor module in which the semiconductor integrated circuit is sealed in a package.
[0030]
[Means for Solving the Problems]
According to the semiconductor integrated circuit of the present invention, a first power supply voltage supply line to which a power supply voltage is supplied during operation and supply of power supply voltage is stopped during standby, and a second power supply voltage to which power supply voltage is supplied both during operation and during standby A supply line, a circuit that needs to maintain a state during standby is connected to the second power supply voltage line, and a circuit that does not need to maintain the state during standby is connected to the first power supply line Connected, thereby achieving the above objectives.
[0031]
Preferably, in the semiconductor integrated circuit of the present invention, a first power supply circuit that outputs a power supply voltage during operation and stops outputting the power supply voltage during standby, and a second power supply that outputs power supply voltage during both operation and standby The first power supply circuit has an output terminal connected to the first power supply voltage supply line, and the second power supply circuit has an output terminal connected to the second power supply voltage supply line.
[0032]
Still preferably, in a semiconductor integrated circuit according to the present invention, the semiconductor integrated circuit further includes a power supply circuit that outputs a power supply voltage during operation, and stops outputting the power supply voltage during standby. The power supply circuit is connected to a first power supply voltage supply line. The two power supply voltage supply lines are connected to an external power supply voltage supply terminal.
[0033]
Still preferably, in the second power supply circuit in the semiconductor integrated circuit of the present invention, the power supply voltage output during standby is set lower than the power supply voltage output during operation.
[0034]
A semiconductor module according to the present invention is electrically connected to the semiconductor integrated circuit according to claim 1 to supply a power supply voltage to the first power supply voltage supply line during operation, and to a non-conductive state during standby to supply the first power supply voltage. The external switch for interrupting the supply of the power supply voltage to the voltage supply line is sealed in the same package, thereby achieving the above object.
[0035]
Preferably, the semiconductor module according to the present invention outputs the power supply voltage to the first power supply voltage supply line during operation and a power supply to the first power supply voltage supply line during standby. The first power supply circuit for stopping the output of the voltage is sealed in the same package, thereby achieving the above object.
[0036]
Still preferably, in a semiconductor module according to the present invention, a power supply voltage is output to the first power supply voltage line during operation and a power supply to the first power supply voltage line during standby is provided. The first power supply circuit for stopping the output of the voltage and the second power supply circuit for outputting the power supply voltage to the second power supply line both during operation and during standby are sealed in the same package. The above object is achieved.
[0037]
Still preferably, in a semiconductor integrated circuit according to the present invention, the circuit connected to the first power supply voltage supply line is configured by a transistor having a low threshold voltage capable of operating at a high speed with a low power supply voltage, and being in a standby state. Is required to be maintained by transistors having a high threshold voltage.
[0038]
Still preferably, in a semiconductor integrated circuit according to the present invention, a circuit that needs to hold a state during standby is formed of a transistor whose body potential can be controlled.
[0039]
Still preferably, in a semiconductor integrated circuit according to the present invention, a circuit that needs to maintain a state during standby is formed of a transistor having a gate electrode and a body electrode connected to each other.
[0040]
Still preferably, in a semiconductor integrated circuit according to the present invention, a circuit which has a power supply voltage supply line to which a power supply voltage is supplied at the time of operation and a supply of the power supply voltage is stopped at the time of standby and which needs to hold a state at the time of standby A semiconductor integrated circuit connected to the power supply voltage supply line and required to hold a state during standby has a ferroelectric capacitor, and the state is held during standby by the ferroelectric capacitor.
[0041]
Further preferably, the semiconductor integrated circuit of the present invention has a power supply voltage supply line to which a power supply voltage is supplied during operation and a supply of power supply voltage is stopped during standby, and a circuit which needs to hold a state during standby is provided. A state holding circuit of a semiconductor integrated circuit connected to a power supply voltage supply line, the state holding circuit of which needs to hold a state in a standby state, is configured by a ferroelectric gate transistor.
[0042]
More preferably, the semiconductor integrated circuit of the present invention has a power supply circuit that outputs a power supply voltage to a power supply voltage supply line during operation and stops outputting a power supply voltage to the power supply voltage supply line during standby.
[0043]
Still preferably, in a semiconductor module according to the present invention, a power supply voltage is output to the power supply voltage supply line during operation and a power supply voltage is output to the power supply voltage supply line during standby. Are sealed in the same package.
[0044]
Still preferably, in a semiconductor integrated circuit according to the present invention, a control which supplies a control signal for controlling a state holding circuit such that a feedback loop for holding a state is formed in a circuit which needs to hold a state during standby. Circuit.
[0045]
Still preferably, in a control circuit in the semiconductor integrated circuit according to the present invention, the NAND gate to which a standby control signal in which one gate input is set to “L” during standby is input, and the one gate input is set to “H” during standby. And a NOR gate to which a standby control signal is inputted. The NAND gate is connected to a place where "H" is required as a control signal, and the NOR gate is connected to a place where "L" is required as a control signal. It is connected.
[0046]
Still preferably, the semiconductor integrated circuit of the present invention is configured by a gate array system.
[0047]
More preferably, the semiconductor integrated circuit of the present invention is configured by a standard cell system.
[0048]
With the above configuration, according to the present invention, the first power supply voltage supply line from which the power supply voltage is supplied during operation and the supply of the power supply voltage is stopped during standby, and the power supply voltage is supplied both during operation and during standby Two power supply voltage supply lines are provided. The circuit that needs to hold the state (data) during standby is connected to the second power supply voltage line to which the power supply voltage is supplied even during standby, so that the state can be held even during standby. Further, a circuit that does not need to hold the state during standby is connected to the first power supply voltage line to which the power supply voltage is not supplied during standby. It is possible to reduce leakage current at the time. Circuits that do not need to hold the state during standby are directly connected to the first power supply voltage line without using a semiconductor switch. Therefore, as shown in FIG. 21 and FIG. As in a conventional semiconductor integrated circuit that reduces the leakage current by supplying a power supply voltage to a low-threshold device via a transistor, the potential fluctuation during operation due to the ON resistance of the switch transistor and the deterioration of the operation characteristics due to the ON resistance of the switch transistor A semiconductor integrated circuit whose characteristics are stabilized without occurrence of the problem.
[0049]
Such a semiconductor integrated circuit is used, for example, in a portable information terminal device supplied with a power supply voltage from a battery. In such a portable device, the power supply voltage tends to decrease in order to achieve miniaturization and low power consumption, for example, a low voltage of about 1 V or 0.5 V. However, the voltage of the battery is a value such as 1.2 V or 3.6 V for a general secondary battery, and a value such as 1.5 V for a primary battery. When there is a voltage difference between the internal circuit and the external supply voltage, a power supply circuit is required.
[0050]
Considering the application to such a portable device, a power supply circuit is provided on the same chip, a power supply voltage is supplied from the power supply circuit, and an output from the power supply circuit is controlled in accordance with an operation state. Therefore, a semiconductor integrated circuit having good characteristics can be obtained without being affected by the switch transistor. Further, by providing the power supply circuit on a separate chip and sealing it in the same package as the semiconductor integrated circuit, one semiconductor module can be formed. For this reason, it is also possible to select an optimum process for each application.
[0051]
Since the output voltage can be controlled by using the power supply circuit, the leakage current can be further reduced by setting the power supply voltage output during standby to be lower than the power supply voltage output during operation. .
[0052]
Further, by providing an external switch for cutting off the supply of the power supply voltage on a separate chip and sealing it in the same package as the semiconductor integrated circuit, one semiconductor module can be formed. A switch with low ON resistance and favorable characteristics can be used.
[0053]
By configuring a circuit that needs to hold a state during standby with a high threshold transistor, leakage current can be further reduced. In addition, by configuring a circuit that needs to maintain a state during standby with a transistor capable of controlling the body potential, the threshold voltage is increased during standby to reduce leakage current, and the threshold voltage is reduced during operation. By lowering it, the drive capability of the transistor can be improved. In addition, by configuring a circuit that needs to maintain the state during standby with a transistor whose gate electrode and body electrode are connected, the body potential is controlled so that the threshold voltage decreases when the transistor is on. Therefore, the drive capability of the transistor can be improved.
[0054]
By providing a ferroelectric capacitor in the state holding circuit, data can be held even when supply of power supply voltage is stopped. Therefore, supply of power supply voltage can be cut off during standby to reduce leakage current. In addition, since the state holding circuit is composed of ferroelectric gate transistors, data can be held even when the supply of power supply voltage is stopped, so supply of power supply voltage is cut off during standby to reduce leakage current. can do.
[0055]
By providing a control circuit for supplying a control signal to the state holding circuit so that a feedback loop is reliably formed, it is possible to prevent a charge from leaking due to a potential change or noise mixing in the state holding circuit, It is possible to reliably form a feedback loop and hold data. For example, when "H" is required as a control signal, a NAND gate connected to a standby control signal in which one gate becomes "L" during standby is provided, and "L" is required as a control signal. In such a case, a NOR gate connected to a standby control signal in which one of the gates is set to “H” during standby can be provided.
[0056]
By applying the present invention to a gate array circuit or a standard cell type semiconductor integrated circuit, a semiconductor integrated circuit with low leakage current can be easily realized.
[0057]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of a semiconductor integrated circuit of the present invention will be described with reference to the drawings. Note that components having similar functions are denoted by the same reference numerals, and description thereof is omitted.
(Embodiment 1)
FIG. 1 is a block diagram illustrating a main configuration of a semiconductor integrated circuit according to a first embodiment of the present invention.
[0058]
In FIG. 1, the semiconductor integrated circuit is provided with a function circuit block 10 which has each function and does not need to hold a state (data) during standby and a function circuit block 11 which needs to hold a state (data) during standby. are doing. The functional circuit blocks 10 and 11 are connected to each other. The input terminal 12 to which data is input is connected to the functional circuit block 10, and the output terminal 13 to which data is output is connected to the functional circuit block 11. .
[0059]
The functional circuit block 10 is connected to the power supply voltage supply line 14, and a power supply voltage Vdd1 required for the functional circuit block 10 is supplied from the external power supply voltage supply terminal Pad 1 via the power supply voltage supply line 14.
[0060]
The functional circuit block 11 is connected to a power supply voltage supply line 15, and a power supply voltage Vdd2 required for the functional circuit block 11 is supplied from the external power supply voltage supply terminal Pad2 via the power supply voltage supply line 15.
[0061]
Further, each of the functional circuit blocks 10 and 11 is connected to a ground line 16 to which the ground voltage GND is supplied from the ground voltage supply terminal PAD3.
[0062]
During operation of the semiconductor integrated circuit, power supply voltages Vdd1 and Vdd2 are supplied from an external power supply to external power supply voltage supply terminals Pad1 and Pad2, respectively, and the functional circuit blocks 10 and 11 operate.
[0063]
When the semiconductor integrated circuit is on standby, the power supply Vdd2 is supplied from the external power supply voltage supply terminal Pad2 via the power supply voltage supply line 14 to the functional circuit block 11 which needs to hold data. Since the supply of the power supply voltage to the terminal Pad1 is cut off, the power supply voltage is not supplied to the functional circuit block 10 that does not need to hold data. Therefore, no leak current is consumed in the functional circuit block 10 during standby.
[0064]
According to the semiconductor integrated circuit of the first embodiment configured as described above, the power supply voltage is supplied only to the functional circuit block 11 that needs to hold data during standby, so that power is consumed due to leakage current. Can be minimized. In addition, since stable power supply voltages Vdd1 and Vdd2 are externally supplied to the external power supply voltage supply terminals Pad1 and Pad2, they are configured by FETs as in the conventional semiconductor integrated circuits shown in FIGS. 21 and 22. A voltage drop or the like due to an internal switch or the like does not occur, and high-performance operating characteristics can be realized without being affected by such a voltage drop.
[0065]
Further, in the semiconductor integrated circuit of the first embodiment, the operating voltage can be reduced by configuring the functional circuit block 10 that does not need to hold data during standby with a transistor having a low threshold voltage. .
[0066]
Further, the functional circuit block 11 which needs to hold data during standby may be constituted by a transistor having a low threshold voltage similar to that of the functional circuit block 10, and the circuit required for holding data may be used. Only the operation can reduce the leak current.
[0067]
Further, as shown in an embodiment to be described later, the functional circuit block 11 which needs to hold data may be formed of a transistor having a higher threshold voltage, or the threshold voltage may be controlled by controlling the body potential. , A transistor in which a body electrode and a gate electrode are connected, or the like, can further reduce leakage current.
(Embodiment 2)
FIG. 2A is a block diagram showing a main configuration of a semiconductor integrated circuit according to a second embodiment of the present invention.
[0068]
In FIG. 2A, the semiconductor integrated circuit has power supply circuits 18 and 19 provided therein. Each of the power supply circuits 18 and 19 is connected to a power supply voltage supply line 17, and a power supply voltage from an external power supply is supplied from the external power supply voltage supply terminal Pad 4 via the power supply voltage supply line 17.
[0069]
The power supply circuit 18 is connected via the power supply voltage supply line 14 to the functional circuit block 10 that does not need to hold a state (data) during standby, and supplies the power supply voltage Vdd1 to the functional circuit block 10.
[0070]
The power supply circuit 19 is connected via a power supply voltage supply line 15 to the functional circuit block 11 which needs to hold a state (data) during standby, and supplies the functional circuit block 11 with the power supply voltage Vdd2.
[0071]
The power supply circuit 18 is controlled by a control signal input from a control terminal 20. During standby, the output of the power supply voltage is stopped or the ground voltage GND is output. Therefore, during standby, the functional circuit block 10 does not operate, and no leak current is consumed. The power supply circuit 19 is controlled by a control signal input from the control terminal 21, and the power supply voltage Vdd2 output from the power supply circuit 19 is supplied to the functional circuit block 11 even during standby. Therefore, the function circuit block 11 can operate the function of retaining data even during standby, and can continue retaining required data.
[0072]
FIG. 3 is a circuit diagram showing an example of the power supply circuits 18 and 19 of FIG. The configuration of the power supply circuits 18 and 19 is an example, and the present invention is not limited to this configuration.
[0073]
3, the power supply circuits 18 and 19 include a voltage controlled oscillation circuit VCO and a comparator Comp. , A pulse width modulation circuit PWM, a buffer Buffer, a P-type MOS transistor M1 and an N-type MOS transistor M2, each of which includes a power supply voltage supply line 17 to which a power supply voltage Vdd is supplied and a ground line to which a ground voltage GND is supplied. 16 are connected. The control voltage output from the voltage controlled oscillation circuit VCO is pulse width modulated by the pulse width modulation circuit PWM, output as a pulse signal, amplified by the buffer Buffer, and gated by the P-type MOS transistor M1 and the N-type MOS transistor M2. Supplied to The output obtained by turning on and off the P-type MOS transistor M1 and the N-type MOS transistor M2 by this pulse signal is smoothed by the filter, and the stabilized output voltage Vo is output. This output voltage Vo is supplied to the comparator Comp. Is compared with the reference voltage Vref, the comparison result is input to the pulse width modulation circuit PWM, and the pulse width of the pulse signal output from the pulse width modulation circuit PWM is controlled so as to have a predetermined output Vo. Thus, a constant output voltage is output to the power supply voltage supply line 14 (or 15) regardless of the output load of the output voltage Vo.
[0074]
By using such power supply circuits 18 and 19, voltage fluctuation due to fluctuation in current consumption of the logic circuit can be reduced as compared with the case where a power supply voltage is supplied via a single transistor switch as in a conventional semiconductor integrated circuit. As a result, a stable power supply voltage can be supplied, so that the characteristics of the semiconductor integrated circuit do not deteriorate.
[0075]
Further, the output voltage Vo can be changed by changing the reference voltage Vref. Therefore, the power supply circuit 18 prepares the reference voltage Vref for setting the output voltage Vo to the power supply voltage Vdd1 supplied to the functional circuit block 10, and the power supply circuit 19 supplies the output voltage Vo to the functional circuit block 11. By preparing the reference voltage Vref for setting the power supply voltage Vdd2 to be appropriate, it is possible to output a power supply voltage suitable for each operation.
[0076]
In the standby state, the power supply circuit 18 stops the operation of each part and turns off the MOS transistors M1 and M2 to cut off the connection between the output voltage Vo and the power supply voltage Vdd or to turn off the MOS transistor M1. By turning on the MOS transistor M2 and connecting the output voltage Vo and the ground voltage GND, the output of the power supply voltage can be stopped during standby. In the power supply circuit 19, the power supply voltage can be output during standby as well as during operation.
According to the semiconductor integrated circuit of Embodiment 2 configured as described above, the power supply voltage is supplied only to the functional circuit block 11 that needs to hold data during standby, so that power is consumed due to leakage current. Can be minimized.
[0077]
Further, according to the semiconductor integrated circuit of the second embodiment, since the power supply circuits 18 and 19 are built in, there is no need to provide an external power supply circuit, and the system can be downsized. Further, instead of supplying a power supply voltage via a switch transistor having a high threshold voltage as in a conventional semiconductor integrated circuit, a stable power supply voltage can be supplied by the power supply circuits 18 and 19. Power supply voltage does not fluctuate. Therefore, high-performance operation characteristics can be realized while suppressing characteristic deterioration during operation due to the switch transistor.
[0078]
In the semiconductor integrated circuit according to the second embodiment, the functional circuit block 11 that needs to hold data is composed of a transistor having the same threshold value as the functional circuit block 10, as in the first embodiment. Alternatively, leakage current can be reduced by operating only necessary circuits. Further, as will be described in an embodiment to be described later, the functional circuit block 11 that needs to hold data may be configured by a transistor having a higher threshold voltage, or may be configured to control the body potential to control the threshold voltage. , A transistor in which a body electrode and a gate electrode are connected, and the like, can further reduce leakage current.
[0079]
In the semiconductor integrated circuit according to the second embodiment, when one of the power supply circuits 18 and 19, for example, the power supply voltage supplied from the outside is Vdd2, the power supply circuit 19 is provided as shown in FIG. Instead, the external power supply voltage supply terminal PAD4 to which the power supply voltage is supplied from the outside and the power supply voltage supply line 15 are directly connected, and the function circuit block 11 which needs to hold the state (data) during standby and the external power supply voltage The terminal PAD4 may be connected to the power supply voltage supply lines 17 and 15 so that a power supply voltage from the outside is always supplied to the functional circuit block 11.
(Embodiment 3)
In the third embodiment, the power supply circuit 19 in the semiconductor integrated circuit according to the second embodiment operates within a range in which the functional circuit block 11 that needs to hold a state (data) during standby is lower than that during standby. This is a case where a function of supplying a power supply voltage is provided.
[0080]
In the standby state of the semiconductor integrated circuit, the function circuit block 11 only needs to be able to hold data, and is not required to increase the operation speed. Therefore, it is sufficient to supply a low power supply voltage necessary for holding data.
[0081]
The power supply circuit 19 shown in FIG. 3 can change the output voltage Vo by changing the reference voltage Vref, and Vref for setting the power supply voltage at the time of operation and lower than at the time of operation during standby. By preparing Vref for setting the power supply voltage, a desired power supply voltage can be output so as to control the output voltage during operation and during standby.
[0082]
According to the semiconductor integrated circuit of Embodiment 3 configured as described above, for example, the power supply circuit 19 supplies a lower power supply voltage during standby than during operation, so that the leakage current of the transistor configuring the functional circuit block 11 is reduced. And the consumption of leak current can be further suppressed. In addition, the power supply voltage circuit 18 can reduce the leakage current of the transistors forming the functional circuit block 10 by stopping the output of the power supply voltage during standby.
[0083]
In the semiconductor integrated circuit according to the third embodiment, the functional circuit block 11 that needs to hold data is formed of a transistor having the same threshold value as the functional circuit block 10, as in the second embodiment. The leakage current can be reduced by operating only necessary circuits. Further, as shown in each embodiment described later, the functional circuit block 11 which needs to hold data is formed of a transistor having a higher threshold voltage, or the threshold voltage is controlled by controlling the body potential. By using a transistor for controlling a voltage, a transistor in which a body electrode and a gate electrode are connected, or the like, leakage current can be further reduced.
(Embodiment 4)
FIG. 4 is a sectional view showing a package configuration of a semiconductor module 27 according to a fourth embodiment of the present invention, and FIG. 5 is a block diagram showing a circuit configuration of the semiconductor module 27 of FIG. FIG. 4 shows an example of a BGA (Ball Grid Array) which is a small package, but the form of the package is not limited to this.
[0084]
This semiconductor module 27 is supplied with a power supply voltage via a relay switch 22 as a switch device for turning on or off a power supply voltage supplied to an external power supply voltage supply terminal PAD1, and an external power supply voltage supply terminal PAD1. The semiconductor circuit chip 23 provided with the semiconductor integrated circuit shown in FIG. 1 is mounted on the same frame (substrate) 25 and sealed with a sealing resin 24 to be packaged. On the back surface of the frame 25, solder balls 26 are formed.
[0085]
As shown in FIG. 5, the relay switch 22 includes an input terminal Pad5 to which a power supply voltage is input from the outside, an output terminal Pad6 connected to an external power supply terminal Pad1 of the semiconductor circuit chip 23, and an input terminal Pad5 and an output terminal Pad6. It has a switch element 28 for performing on / off control of the interval, and a control terminal Pa7 to which a control signal for on / off control of the switch element 28 is inputted.
[0086]
With the above configuration, during operation of the semiconductor integrated circuit, the switch element 28 is turned on by a control signal input from the control terminal Pad7 of the relay switch 22, and the power supply voltage input from the input terminal Pad5 is applied via the switch element 28. The power is supplied from the output terminal Pad6 to the external power supply voltage supply terminal Pad1 of the semiconductor circuit chip 23. The power supply voltage Vdd1 is supplied from the external power supply voltage supply terminal Pad1 to the functional circuit block 10 via the power supply voltage supply line 14.
[0087]
In the standby state of the semiconductor integrated circuit, the switch element 28 is turned off by the control signal input from the control terminal Pad7 of the switch element 28 in the relay switch 22, and the external power supply of the semiconductor circuit chip 23 is supplied from the output terminal Pad6. The supply of the power supply voltage to the terminal Pad1 is cut off. Thus, during standby, the power supply voltage is not supplied to the functional circuit blocks 10 that do not need to hold data.
[0088]
Further, the power supply voltage input from the input terminal Pad5 of the relay switch 22 is supplied to the external power supply terminal Pad2 of the semiconductor circuit chip 23 both during the operation of the semiconductor integrated circuit and during standby. Thus, the power supply voltage Vdd1 is continuously supplied from the external power supply voltage supply terminal Pad2 via the power supply voltage supply line 15 to the functional circuit block 11 having a function that requires data retention during standby.
[0089]
According to the semiconductor module 27 of the present embodiment configured as described above, since the power supply voltage is supplied only to the functional circuit block 11 having a function that needs to hold data during standby, leakage current consumption during standby is minimized. Can be minimized.
[0090]
Further, according to the semiconductor module 27 of the present embodiment, the relay switch (external switch) 22 for turning on and off the supply of the power supply voltage is sealed in the same package as the semiconductor circuit chip 23. Space saving can be achieved.
[0091]
Furthermore, according to the semiconductor module 27 of the present embodiment, since the switch element 28 for turning on / off the supply of the power supply voltage is provided as a separate chip or the switch device 22 from the semiconductor circuit chip 23, the semiconductor integrated circuit Is manufactured by a manufacturing process (such as CMOS) suitable for forming a logic circuit, and the switch element 28 is manufactured by another manufacturing process (such as a relay switch) that can obtain better switching characteristics. Can be used. Therefore, it is possible to prevent the characteristic deterioration due to the voltage fluctuation in the transistor switch as in the conventional semiconductor integrated circuit shown in FIGS. 21 and 22. In addition, by encapsulating those having the best performance in the same package, they can be practically treated as one device, and have better characteristics without using a complex process. Can be realized in one package.
(Embodiment 5)
FIG. 6 is a block diagram showing a main part configuration of a semiconductor module 27A according to a fifth embodiment of the present invention.
[0092]
6, the semiconductor module 27A includes a power supply circuit chip 29 for supplying a power supply voltage Vdd1 to an external power supply voltage supply terminal PAD1 of the semiconductor circuit chip 23, and a power supply voltage supply to an external power supply voltage supply terminal PAD2 of the semiconductor circuit chip 23. A power supply circuit chip 30 for supplying Vdd2 and a semiconductor circuit chip 23 provided with the semiconductor integrated circuit of FIG. 1 are mounted on the same frame (substrate) and sealed with a sealing resin to perform packaging. Have been. The packaging form has the same configuration as the package shown in FIG.
[0093]
The power supply circuit chip 29 includes a power supply circuit 31, an input terminal Pad8 to which a power supply voltage is input from the outside, an output terminal Pad9 connected to an external power supply terminal Pad1 of the semiconductor circuit chip 23, and a power supply from the power supply circuit 31 during standby. It has a control terminal Pad10 to which a control signal for turning off the voltage supply is input.
[0094]
The power supply circuit chip 30 includes a power supply circuit 32, an input terminal Pad11 to which a power supply voltage is input from the outside, an output terminal Pad12 connected to an external power supply terminal Pad2 of the semiconductor circuit chip 23, and a power supply circuit 32 during standby. And a control terminal Pad13 to which a control signal for turning off the power supply voltage is input.
[0095]
With the above configuration, during operation of the semiconductor integrated circuit, in the power supply circuit chip 29, the power supply voltage input from the input terminal Pad8 is controlled by the power supply circuit 31 according to the value of the control signal input to the control terminal Pad10 of the power supply circuit 31. Controlled by the output voltage Vdd1, it is supplied from the output terminal Pad9 to the external power supply voltage supply terminal Pad1 of the semiconductor circuit chip 23. The power supply voltage Vdd1 is supplied from the external power supply voltage supply terminal Pad1 to the functional circuit block 10 via the power supply voltage supply line 14.
[0096]
Also, when the semiconductor integrated circuit is on standby, the output of the power supply voltage from the power supply circuit 31 to the output terminal Pad9 is stopped in the power supply circuit chip 29 by the value of the control signal input from the control terminal Pad10 of the power supply circuit 31. Alternatively, the ground voltage GND is output. Thus, the supply of the power supply voltage from the output terminal Pad9 to the external power supply voltage supply terminal Pad1 of the semiconductor circuit chip 23 is stopped, or the ground voltage GND is supplied. Therefore, during standby, the power supply voltage is not supplied to the functional circuit block 10 that does not need to hold data.
[0097]
Further, in both the operation and the standby state of the semiconductor integrated circuit, in the power supply circuit chip 30, the power supply voltage input from the input terminal Pad11 is controlled to a predetermined output voltage by the power supply circuit 32, and the power supply circuit 32 It is supplied to the external power supply voltage supply terminal Pad2. The power supply voltage Vdd2 is supplied from the external power supply voltage supply terminal Pad2 to the functional circuit block 11 via the power supply voltage supply line 15. Therefore, the power supply voltage Vdd2 is continuously supplied from the external power supply voltage supply terminal Pad2 via the power supply voltage supply line 15 to the functional circuit block 11 having a function that requires data retention during standby.
[0098]
According to the semiconductor module 27A of the present embodiment configured as described above, the power supply voltage is supplied only to the functional circuit block 11 having a function that requires data retention during standby, so that leakage current consumption during standby can be reduced. Can be minimized. Further, since a stable power supply voltage can be supplied by the power supply circuits 31 and 32, it is possible to prevent characteristic deterioration due to a voltage change caused by a transistor switch as in the semiconductor integrated circuits shown in FIGS. 21 and 22.
[0099]
Further, according to the semiconductor module 27A of the present embodiment, since the power supply circuit chips 29 and 30 are sealed in the same package as the semiconductor circuit chip 23, the space of the entire system can be reduced.
[0100]
Furthermore, according to the semiconductor module 27A of the present embodiment, the power supply circuits 31 and 32 are provided as chips or devices different from the semiconductor circuit chip 23, so that the semiconductor integrated circuit is suitable for forming a logic circuit. The power supply circuits 31 and 32 are manufactured by a manufacturing process (such as CMOS), and are manufactured by another manufacturing process (such as a BiCMOS in which a bipolar transistor and a CMOS are combined in one chip) that can obtain better characteristics. Can be used. In addition, by encapsulating those having the best performance in the same package, they can be practically treated as one device, and have better characteristics without using a complex process. Can be realized in one package.
[0101]
In the semiconductor module 27A of the present embodiment, during standby of the semiconductor integrated circuit, a power supply voltage lower than that at the time of operation can be supplied from the power supply circuit chip 30, thereby further reducing leakage current. can do.
(Embodiment 6)
FIG. 7 is a circuit diagram showing a configuration of a circuit having a function of holding data during standby (hereinafter, referred to as a data holding circuit) according to a sixth embodiment of the semiconductor integrated circuit of the present invention. In the sixth embodiment and each of the following embodiments, a latch circuit will be described as a data holding circuit. However, a circuit having a function of holding data is not limited to this, and may be a flip-flop circuit or the like. Good.
[0102]
The latch circuit serving as the data holding circuit includes a P-type MOS transistor M10, an N-type MOS transistor M11, a P-type MOS transistor M12, an N-type MOS transistor M13, a P-type MOS transistor M14, an N-type MOS transistor M15, and an inverter 41. It is configured.
[0103]
The inverter 43 including the P-type MOS transistor M14 and the N-type MOS transistor M15 is supplied with the power supply voltage supply line 42 (or 15) to which the power supply voltage Vdd is supplied during the operation and standby of the semiconductor integrated circuit, and the ground voltage GND. The output of the inverter 43 is connected to the output terminal Q and to the inverter 41 for feedback. The inverter 41 has the same configuration as the inverter 43, and is connected between the power supply voltage supply line 42 (or 15) and the ground voltage supply line 16.
[0104]
A P-type MOS transistor M10 and an N-type MOS transistor M11 are connected in parallel to form a transfer gate (transmission gate) 44. The transmission path is between the data input terminal D and the input terminal of the inverter 43. It is connected. Further, a P-type MOS transistor M12 and an N-type MOS transistor M13 are connected in parallel to form a transfer gate 45, and the transmission path is connected between the output terminal of the inverter 41 and the input terminal of the inverter 43. Have been.
[0105]
The gate electrode of the N-type MOS transistor M11 and the gate electrode of the P-type MOS transistor M12 are connected to each other. The control signal CK is input thereto. The gate electrode of the MOS transistor M13 is connected to each other, and receives a control signal CKB (an inverted signal of CK).
[0106]
In the semiconductor integrated circuit according to the sixth embodiment, the latch circuit illustrated in FIG. 7 includes a transistor having a higher threshold voltage than a transistor included in another logic circuit.
[0107]
With the above configuration, an operation of the data holding circuit (latch circuit) in FIG. 7 will be described.
[0108]
First, as shown in FIG. 7, when the control signal CK is "H" and the control signal CKB is "L", the transfer gate 44 formed by the MOS transistors M10 and M11 is turned on, and the MOS transistors M12 and M13 Is turned off. At this time, the signal input from the data input terminal D is inverted by the inverter 43 and output from the output terminal Q.
[0109]
Next, when the control signal CK is "L" and the control signal CKB is "H", the transfer gate 44 constituted by the MOS transistors M10 and M11 is turned off, and the transfer gate constituted by the MOS transistors M12 and M13 is turned off. Gate 45 is turned on. At this time, the output signal from the inverter 43 is inverted by the inverter 41 and is again input to the input terminal of the inverter 43. In this data holding circuit, data is held by such a feedback loop.
[0110]
In the semiconductor integrated circuit according to the sixth embodiment, the data holding circuit is connected to the power supply voltage supply line 44 to which the power supply voltage Vdd is supplied. Since the power supply voltage Vdd is supplied even during standby, the data holding circuit is also used during standby. Data can be retained.
[0111]
Further, since the data holding circuit according to the sixth embodiment is composed of all transistors having a high threshold voltage, the leakage current can be reduced as compared with the case where the data retention circuit is composed of transistors having a lower threshold voltage. Can be reduced. Furthermore, by supplying a power supply voltage lower than that during operation as a power supply voltage supplied during standby, leakage current can be further reduced.
(Embodiment 7)
FIG. 8 is a circuit diagram showing a main configuration of a data holding circuit according to a seventh embodiment of the semiconductor integrated circuit of the present invention.
[0112]
In the data holding circuit of FIG. 8, the P-type MOS transistor M20 and the N-type MOS transistor M21 forming the inverter 47, the P-type MOS transistor M16 and the N-type MOS transistor M17 forming the transfer gate 48, and the P forming the transfer gate 49 The type MOS transistor M18, the N-type MOS transistor M19, and the MOS transistor forming the inverter 46 each have a body potential control electrode, and the threshold voltage can be changed by controlling the body potential. Has become. Such a transistor is referred to as VT-CMOS (VariableThreshold-voltageCMOS). The body regions of the P-type MOS transistors are connected to the body potential VBP, and the body regions of the NMOS transistors are connected to the body potential VBN.
[0113]
The operation of the data holding circuit (latch circuit) in FIG. 8 having the above configuration will be described.
[0114]
First, as shown in FIG. 8, when the control signal CK is "H" and the control signal CKB is "L", the transfer gate 48 formed by the MOS transistors M16 and M17 is turned on, and the MOS transistors M18 and M19 are turned on. Is turned off. At this time, the signal input from the data input terminal D is input to the input terminal of the inverter 47, and is output from the output terminal Q as an output signal obtained by inverting the input signal by the inverter 47.
[0115]
Next, when the control signal CK is "L" and the control signal CKB is "H", the transfer gate 48 formed by the MOS transistors M16 and M17 is turned off, and the transfer gate formed by the MOS transistors M18 and M19 is turned off. Gate 49 is turned on. At this time, the output signal from the inverter 47 is inverted by the inverter 46 and input to the inverter 47 again. In this data holding circuit, data is held by such a feedback loop.
[0116]
In the semiconductor integrated circuit according to the seventh embodiment, the data holding circuit is connected to the power supply voltage supply line 42 (or 15) to which the power supply voltage Vdd is supplied. Since the power supply voltage Vdd is supplied even during standby, The data can be maintained even during the standby.
[0117]
Further, the data holding circuit according to the seventh embodiment is entirely composed of VT-CMOS. When the semiconductor integrated circuit operates, the body potential of the P-type MOS transistor is set to the power supply voltage Vdd, and the body potential of the N-type MOS transistor is set. Is the ground voltage GND. This is a bias condition similar to that of a normal CMOS. Also, when the semiconductor integrated circuit is on standby, the threshold voltage is increased by setting the body potential of the P-type MOS transistor to Vdd + αp and the body potential of the N-type MOS transistor to GND-αn, thereby reducing the leakage current during standby. can do. Furthermore, by supplying a power supply voltage lower than that during operation as a power supply voltage supplied during standby, leakage current can be further reduced.
(Embodiment 8)
FIG. 9 is a circuit diagram showing a main configuration of a data holding circuit according to Embodiment 8 of the semiconductor integrated circuit of the present invention.
[0118]
In the data holding circuit of FIG. 9, the P-type MOS transistor M26 and the N-type MOS transistor M27 forming the inverter 51, the P-type MOS transistor M22 and the N-type MOS transistor M23 forming the transfer gate 52, and the P forming the transfer gate 53 The type MOS transistor M24, the N-type MOS transistor M25, and the MOS transistor forming the inverter 50 each have a structure in which a body electrode and a gate electrode are connected, and change the threshold voltage according to the operation state of the transistor. You can do it. Such a transistor is called a DT-MOS (Dynamic Threshold MOS) transistor.
[0119]
With the above configuration, an operation of the data holding circuit (latch circuit) in FIG. 9 will be described.
[0120]
First, as shown in FIG. 9, when the control signal CK is "H" and the control signal CKB is "L", the transfer gate 52 constituted by the MOS transistors M22 and M23 is turned on, and the MOS transistors M24 and M25 are turned on. Is turned off. At this time, the signal input from the data input terminal D is inverted by the inverter 52 and output from the output terminal Q.
[0121]
Next, when the control signal CK is "L" and the control signal CKB is "H", the transfer gate 52 formed by the MOS transistors M22 and M23 is turned off, and the transfer formed by the MOS transistors M24 and M25. Gate 53 is turned on. At this time, the output signal from the inverter 51 is inverted by the inverter 50 and input to the inverter 51 again. In this data holding circuit, data is held by such a feedback loop.
[0122]
In the semiconductor integrated circuit according to the eighth embodiment, the data holding circuit is connected to the power supply voltage supply line 42 (or 15) to which the power supply voltage Vdd is supplied, and the power supply voltage Vdd is supplied even during standby. The data can be maintained even during the standby.
[0123]
Further, the data holding circuit of the eighth embodiment is entirely composed of DT-MOS, and a voltage is applied to the gate electrode in a direction in which a channel is formed, that is, in a direction in which the transistor is turned on. In this case, the body electrode is biased in the forward direction with respect to the source electrode, so that the threshold voltage decreases during operation, and high-speed operation can be performed with high drive capability. In addition, when a voltage is applied to the gate electrode in a direction in which the channel is turned off, the threshold voltage increases, so that a leakage current can be reduced during standby. In this manner, the channel operates at high speed when the channel is in the on state, and can reduce leakage current when the channel is in the off state. Therefore, higher operation performance can be realized and leakage current during standby can be reduced. . Furthermore, by supplying a power supply voltage lower than that during operation as a power supply voltage supplied during standby, leakage current can be further reduced.
(Embodiment 9)
FIG. 10 is a circuit diagram showing a main configuration of a data holding circuit according to a ninth embodiment of a semiconductor integrated circuit of the present invention.
[0124]
In FIG. 10, the data holding circuit (latch circuit) includes a P-type MOS transistor M28, an N-type MOS transistor M29, a P-type MOS transistor M30, an N-type MOS transistor M31, a P-type MOS transistor M32, an N-type MOS transistor M33, It comprises an inverter 54 and ferroelectric capacitance means Cl.
[0125]
The inverter 56 composed of the P-type MOS transistor M32 and the N-type MOS transistor M33 is supplied with the power supply voltage Vdd during the operation of the semiconductor integrated circuit, and the supply of the power supply voltage is stopped during standby, or is connected to the ground line to ground. The power supply voltage supply line 55 to which the voltage GND is supplied and the ground line 16 to which the ground voltage GND is supplied are connected. The output terminal of the inverter 56 is connected to the output terminal Q and the input terminal of the inverter 54. Connected to the end.
[0126]
Inverter 54 has the same configuration as inverter 56, and is connected between power supply voltage supply line 55 and ground line 16.
[0127]
A P-type MOS transistor M28 and an N-type MOS transistor M29 are connected in parallel to form a transfer gate (transmission gate) 57. The transmission path is between the data input terminal D and the input terminal of the inverter 56. It is connected. Further, a P-type MOS transistor M30 and an N-type MOS transistor M31 are connected in parallel to form a transfer gate 58, and the transmission path is connected between the output terminal of the inverter 54 and the input terminal of the inverter 56. Have been. The gate electrode of the N-type MOS transistor M29 and the gate electrode of the P-type MOS transistor M30 are connected to each other, to which a control signal CK is input, and the gate electrode of the P-type MOS transistor M28 and the N-type MOS transistor The gate electrode of M31 is connected to each other, and receives a control signal CKB (an inverted signal of CK).
[0128]
Further, a ferroelectric capacitor Cl is provided between the connection between the output terminal of the inverter 56 and the input terminal of the inverter 54 and the ground voltage supply line 16. FIG. 11 shows the relationship between the applied voltage and the amount of polarization of the ferroelectric capacitor Cl.
[0129]
FIG. 11 is an applied voltage-polarization amount characteristic diagram of the ferroelectric capacitor. In FIG. 11, the horizontal axis represents the applied voltage, and the vertical axis represents the polarization amount.
[0130]
As shown in FIG. 11, the ferroelectric capacitor has hysteresis in its polarization characteristics with respect to the applied voltage. Therefore, even if the supply of the power supply voltage is stopped, the data content is lost due to the residual polarization of the ferroelectric capacitor Cl. It is possible to realize a non-volatile data retention characteristic of no data.
[0131]
The operation of the data holding circuit (latch circuit) in FIG. 10 having the above structure will be described.
[0132]
As shown in FIG. 10, first, when the control signal CK is "H" and the control signal CKB is "L", the transfer gate 57 formed by the MOS transistors M28 and M29 is turned on, and the MOS transistors M30 and M31 Is turned off. At this time, the signal input from the data input terminal D is inverted by the inverter 56 and output from the output terminal Q.
[0133]
Next, when the control signal CK is "L" and the control signal CKB is "H", the transfer gate 57 formed by the MOS transistors M28 and M29 is turned off, and the transfer gate formed by the MOS transistors M30 and M31 is turned off. Gate 58 is turned on. At this time, the output signal from the inverter 56 is inverted by the inverter 54 and input to the inverter 56 again. In this data holding circuit, data is held by such a feedback loop.
[0134]
In the semiconductor integrated circuit according to the ninth embodiment, the supply of the power supply voltage is stopped during standby or the data holding circuit is connected to the power supply voltage supply line 55 to which the ground voltage GND is supplied. Is not consumed. Since no power supply voltage is supplied during standby, data is not held by the feedback loop, but data can be held more reliably by the ferroelectric capacitor Cl.
(Embodiment 10)
FIG. 12 is a circuit diagram illustrating a main configuration of a data holding circuit according to a tenth embodiment of a semiconductor integrated circuit of the present invention.
[0135]
12, the P-type MOS transistor M38 and the N-type MOS transistor M39 forming the inverter 60, the P-type MOS transistor M34 and the N-type MOS transistor M35 forming the transfer gate 61, and the P forming the transfer gate 62 A MOS transistor constituting the type MOS transistor M36 and the N-type MOS transistor M37 and an inverter 59 are provided. Among these, at least each transistor constituting the inverters 59 and 60 is constituted by a ferroelectric gate transistor. The ferroelectric gate transistor uses a ferroelectric thin film as a gate insulating film in a normal MOS transistor. FIG. 13 shows the gate-drain characteristics of this ferroelectric gate transistor.
[0136]
FIG. 13 is a gate-drain characteristic diagram of the ferroelectric gate transistor of FIG. In FIG. 13, the horizontal axis represents the gate voltage, and the vertical axis represents the drain current.
[0137]
As shown in FIG. 13, the ferroelectric transistor has a characteristic that, when a voltage is applied to the gate electrode, a current starts flowing when the threshold voltage is reached. The transistor is turned on / off as a boundary. Further, the ferroelectric capacitor has a hysteresis characteristic in which the threshold voltage shifts, and the state of the gate is maintained by the residual polarization of the ferroelectric thin film even when the supply of the power supply voltage is stopped. .
[0138]
With the above configuration, an operation of the data holding circuit (latch circuit) in FIG. 12 will be described.
[0139]
As shown in FIG. 12, first, when the control signal CK is "H" and the control signal CKB is "L", the transfer gate 61 constituted by the MOS transistors M34 and M35 is turned on, and the MOS transistors M36 and M37 Is turned off. At this time, the signal input from the data input terminal D is inverted by the inverter 60 and output from the output terminal Q.
[0140]
Next, when the control signal CK is "L" and the control signal CKB is "H", the transfer gate 61 formed by the MOS transistors M34 and M35 is turned off, and the transfer formed by the MOS transistors M36 and M37. Gate 62 is turned on. At this time, the output signal from the inverter 60 is inverted by the inverter 59 and input to the inverter 60 again. In this data holding circuit, data is held by such a feedback loop.
[0141]
In the semiconductor integrated circuit according to the tenth embodiment, the supply of the power supply voltage is stopped during standby or the data holding circuit is connected to the power supply voltage supply line 55 to which the ground voltage GND is supplied. Is not consumed. Although no power supply voltage is supplied during standby, the data holding circuit portion of the tenth embodiment is entirely composed of ferroelectric gate transistors, and the state of the gate is held by the remanent polarization characteristics of the ferroelectric thin film. Data can be held by the feedback loop even during standby.
[0142]
(Embodiment 11)
FIG. 14 is a block diagram showing a main configuration of a semiconductor integrated circuit according to Embodiment 11 of the present invention.
[0143]
In FIG. 14, this semiconductor integrated circuit has a functional circuit block 10 that does not need to hold a state (data) during standby and a functional circuit block 63 that needs to hold a state (data) during standby. These functional circuit blocks 10 and 63 are connected to each other. The input terminal 12 to which data is input is connected to the functional circuit block 10, and the output terminal 13 to which data is output is connected to the functional circuit block 63. ing.
[0144]
The semiconductor integrated circuit has power supply circuits 18 and 65 provided therein. Each of the power supply circuits 18 and 65 is connected to the power supply voltage supply line 17, and a power supply voltage from an external power supply is supplied from the external power supply voltage supply terminal Pad 4 via the power supply voltage supply line 17.
[0145]
The power supply circuit 18 is connected via the power supply voltage supply line 14 to the functional circuit block 10 that does not need to hold a state (data) during standby, and supplies the power supply voltage Vdd1 to the functional circuit block 10 during operation. The power supply circuit 18 is controlled by a control signal input from the control terminal 20, and the output of the power supply voltage is stopped during standby or the ground voltage GND is output. Therefore, during standby, power supply to the functional circuit block 10 is stopped, so that the functional circuit block 10 that does not need to hold data does not operate and no leak current is consumed.
[0146]
On the other hand, the power supply circuit 65 is connected via a power supply voltage supply line 64 to a functional circuit block 63 that needs to hold a state (data) during standby, and supplies the power supply voltage Vdd2 to the functional circuit block 63 during operation. . The power supply circuit 65 is controlled by a control signal input from a control terminal 66. During standby, the output of the power supply voltage is stopped or the ground voltage GND is output. Therefore, the supply of the power supply voltage to the functional circuit block 63 is stopped during standby, so that the functional circuit block 63 does not operate and does not consume the leak current.
[0147]
In this case, since the function circuit block 63 has a function of holding data, the ferroelectric capacitor or the ferroelectric gate transistor described in the ninth embodiment or the tenth embodiment can use By using a data holding circuit capable of holding a state (data) even when supply of a power supply voltage is stopped, necessary data can be held in a standby state.
[0148]
According to the semiconductor integrated circuit of the eleventh embodiment configured as described above, the leak current can be reduced even in the standby state, and the state (data) can be maintained. In addition, unlike the conventional semiconductor integrated circuits shown in FIGS. 21 and 22, a stable power supply voltage is supplied from the power supply circuits 18 and 65 instead of supplying the power supply voltage via a transistor switch. It is possible to realize high-performance operation characteristics by reducing characteristic deterioration due to voltage fluctuation.
[0149]
(Embodiment 12)
In the semiconductor module according to the twelfth embodiment, the functional circuit blocks 10 and 63, the power supply circuit 18 and the power supply circuit 65 in the semiconductor integrated circuit according to the eleventh embodiment shown in FIG. Like the semiconductor module according to the third aspect, it is sealed in one package.
[0150]
According to the semiconductor module of the present embodiment configured as described above, the power supply circuit chip is sealed in the same package as the semiconductor circuit chip, so that the space of the entire system can be saved.
[0151]
Furthermore, according to the semiconductor module of the twelfth embodiment, since the power supply circuits 18 and 65 are provided on a separate chip from the functional circuit blocks 10 and 63, the functional circuit blocks 10 and 63 constitute a logic circuit. The power supply circuits 18 and 65 may be manufactured by another manufacturing process (such as a bipolar or BiCMOS process) that can obtain better characteristics. it can. In addition, by encapsulating those having the best performance in the same package, they can be practically treated as one device, and have better characteristics without using a complex process. Can be realized in one package.
(Embodiment 13)
In the first to eighth embodiments, in order to reduce the leakage current at the time of standby, the power supply except the functional circuit block (data holding circuit) having the function of holding the state (data) at the time of standby is used. The supply of the voltage is stopped. In the ninth to twelfth embodiments, the supply of the power supply voltage to the functional circuit block (data holding circuit) having the function of holding the state (data) is also stopped during the standby state. At this time, since the supply of the power supply voltage is also stopped in the drive circuit for driving the control signals (CK and CKB) connected to the data holding circuit, the signal terminal to which the control signal is input is weakly connected (wiring, (The potential is maintained by a capacitance such as a gate capacitance), and the potential changes due to prolonged standby time or noise, and the operation of the data holding circuit becomes unstable, resulting in data change. There is a risk.
[0152]
Therefore, in the twelfth embodiment, during standby, the power supply voltage supplied to the drive circuit for driving the control signal is cut off during standby, so that even if there is a potential change or noise in the control signal, the data holding is performed. A more stable data is maintained by providing a drive circuit that controls the control signal so that a feedback loop that keeps holding the data is always formed in the circuit. FIG. 15 is a circuit diagram in which a control signal drive circuit is provided in the data holding circuit.
[0153]
FIG. 15 is a circuit diagram showing a main configuration of a data holding circuit according to Embodiment 13 of the semiconductor integrated circuit of the present invention.
[0154]
In FIG. 15, the data holding circuit (latch circuit) includes a P-type MOS transistor M40, an N-type MOS transistor M41, a P-type MOS transistor M42, an N-type MOS transistor M43, a P-type MOS transistor M44, an N-type MOS transistor M45, It is constituted by an inverter 67.
[0155]
Inverter 69 including P-type MOS transistor M44 and N-type MOS transistor M45 is connected between power supply voltage supply line 68 and ground line 16 to which ground voltage GND is supplied. The power supply voltage supply line 68 is supplied with the power supply voltage Vdd both during the operation of the semiconductor integrated circuit and during standby, or is supplied with the power supply voltage Vdd during operation of the semiconductor integrated circuit and is stopped during standby. Alternatively, the ground voltage GND is supplied. The output terminal of the inverter 69 is connected to the output terminal Q and also to the input terminal of the inverter 67.
[0156]
Inverter 67 has the same configuration as inverter 69, and is connected between power supply voltage supply line 68 and ground line 16.
[0157]
A P-type MOS transistor M40 and an N-type MOS transistor M41 are connected in parallel to form a transfer gate (transmission gate) 70. The transmission path is between the data input terminal D and the input terminal of the inverter 69. It is connected. Further, a P-type MOS transistor M42 and an N-type MOS transistor M43 are connected in parallel to form a transfer gate 71, and the transmission path is connected between the output terminal of the inverter 67 and the input terminal of the inverter 69. Have been.
[0158]
The gate electrode of the P-type MOS transistor M40 and the gate electrode of the N-type MOS transistor M43 are connected to each other, and the connection point is connected to the output terminal of the NAND gate 72. The gate electrode of the N-type MOS transistor M41 and the gate electrode of the P-type MOS transistor M42 are connected to each other, and the connection point is connected to the output terminal of the NOR gate 73.
[0159]
The control signal CK and the standby control signal SLB which becomes “L” during standby are input to the NAND gate 72, and the output is input to the gate electrodes of the MOS transistors M40 and M43. The control signal CKB (inverted signal of the control signal CK) and the standby control signal SL which becomes “H” during standby are input to the NOR gate 73, and the output is input to the gate electrodes of the MOS transistors M41 and M42. It is supposed to be.
[0160]
Standby control signals SL and SLB are control signals for controlling a standby mode or an operation mode, and a signal generation circuit (not shown) for generating standby control signals SL and SLB is used during standby of the semiconductor integrated circuit. Also, the power supply voltage supply line is connected to a power supply voltage supply line where the supply of the power supply voltage is not stopped, so that the power supply voltage is supplied even during standby.
[0161]
Control signals CK and CKB are control signals for controlling ON / OFF of MOS transistors M40 to M43 during operation of the semiconductor integrated circuit, and are signal generation circuits (not shown) for generating these control signals CK and CKB. ) Is connected to a power supply voltage supply line from which supply of power supply voltage is stopped during standby of the semiconductor integrated circuit, and no power supply voltage is supplied during standby.
[0162]
FIG. 16A is a circuit diagram showing a configuration example of the NAND gate 72 of FIG.
[0163]
In FIG. 16A, the NAND gate 72 has P-type MOS transistors M46 and M47 and N-type MOS transistors M48 and M49. P-type MOS transistors M46 and M47 are connected in parallel between power supply voltage supply line 74 where supply of power supply voltage Vdd is not stopped and an output terminal from which output signal Y is output. The input signal B is input to the gate electrode of the transistor M46, and the input signal B is input to the gate electrode of the P-type MOS transistor M47. N-type MOS transistors M48 and M49 are connected in series between an output terminal from which output signal Y is output and ground voltage GND, and input signal A is input to the gate electrode of N-type MOS transistor M48. , The input signal B is input to the gate electrode of the N-type MOS transistor M49.
[0164]
In NAND gate 72, when input signals A and B are at "H", P-type MOS transistors M46 and M47 are turned off, and N-type MOS transistors M48 and M49 are turned on. Therefore, only when both input signals A and B are at "H", both N-type MOS transistors M48 and M49 are turned on, and "L" is output as output signal Y.
[0165]
When one or both of the input signals A and B are at "L", one or both of the two N-type MOS transistors M48 and M49 are turned off, and the two P-type MOS transistors are turned off. Since one or both of M46 and M47 are turned on, “H” is output as the output signal Y.
[0166]
FIG. 16B is a circuit diagram showing a configuration example of the NOR gate 73 of FIG.
[0167]
In FIG. 16B, the NOR gate 73 has P-type MOS transistors M50 and M51 and N-type MOS transistors M52 and M53. P-type MOS transistors M50 and M51 are connected in series between power supply voltage supply line 74 where supply of power supply voltage Vdd is not stopped and an output terminal from which output signal Y is output. The input signal B is input to the gate electrode of the transistor M50, and the input signal B is input to the gate electrode of the P-type MOS transistor M51.
[0168]
N-type MOS transistors M52 and M53 are connected in parallel between an output terminal from which output signal Y is output and ground voltage GND, and input signal A is input to the gate electrode of N-type MOS transistor M53. , An input signal B is input to the gate electrode of the N-type MOS transistor M52.
[0169]
In NOR gate 73, when input signals A and B are at "L", P-type MOS transistors M50 and M51 are turned on, and N-type MOS transistors M52 and M53 are turned off. Therefore, only when the input signals A and B are both "L", both the N-type MOS transistors M52 and M53 are turned off, and both the P-type MOS transistors M50 and M51 are turned on. , "H" is output as the output signal Y.
[0170]
When either or both of the input signals A and B are at "H", one or both of the two N-type MOS transistors M48 and M49 are turned on, and the two P-type MOS transistors are turned on. Since one or both of M46 and M47 are turned off, “L” is output as the output signal Y.
[0171]
The operation of the data holding circuit (latch circuit) in FIG. 15 having the above structure will be described.
[0172]
As shown in FIG. 15, first, when the semiconductor integrated circuit is on standby, the standby control signal SL becomes “H” and the SLB becomes “L”. At this time, “L” is output from the NOR gate 73 regardless of the control signal CK. Therefore, the N-type MOS transistor M41 forming the data holding circuit is turned off, and the P-type MOS transistor M42 is turned on.
[0173]
“H” is output from the NAND gate 72 regardless of the control signal CKB. Therefore, the P-type MOS transistor M40 constituting the data holding circuit is turned off, and the N-type MOS transistor M43 is turned on. As a result, the transfer gate (transmission gate) formed by MOS transistors M40 and M41 is turned off, and the transfer gate formed by MOS transistors M42 and M43 is turned on.
[0174]
At this time, the output signal from the inverter 69 is inverted by the inverter 67 and is input to the inverter 69 again, so that the data can be continuously held by such a feedback loop.
[0175]
On the other hand, during operation of the semiconductor integrated circuit, the standby control signal SL becomes “L” and SLB becomes “H”, an inverted signal of the control signal CK is output from the NAND gate 72, and an inverted signal of the control signal CKB is output from the NOR gate 72. A signal is output, and a normal latch operation is performed.
[0176]
When the inverted signal of the control signal CK is "L" and the inverted signal of the control signal CKB is "H", the transfer gate 70 formed by the MOS transistors M40 and M41 is turned on and configured by the MOS transistors M42 and M43. The transfer gate 71 is turned off. At this time, the signal input from data input terminal D is inverted by inverter 69 and output from output terminal Q.
[0177]
When the inverted signal of the control signal CK is "H" and the inverted signal of the control signal CKB is "L", the transfer gate 70 formed by the MOS transistors M40 and M41 is turned off, and the MOS transistors M42 and M43 are turned off. The transfer gate 71 configured as described above is turned on. At this time, the output signal from the inverter 69 is inverted by the inverter 67 and input to the inverter 69 again.
[0178]
According to the semiconductor integrated circuit of this embodiment configured as described above, in order to reduce the leakage current, the control signal (CK or CKB) supplied from the circuit in which the supply of the power supply voltage is stopped during standby is unstable. , A feedback loop that can stably hold data is configured.
(Embodiment 14)
In the fourteenth embodiment, an example in which the present invention is applied to a gate array type semiconductor integrated circuit will be described.
[0179]
FIG. 17 is a block diagram showing a configuration example of a main part of a semiconductor integrated circuit according to a fourteenth embodiment of the present invention.
[0180]
In FIG. 17, a transistor array section 76 is provided on a gate array chip 75 to constitute a semiconductor integrated circuit. The transistor array section 76 is provided with a plurality of transistor arrays (columns of basic cells) for producing basic logic gates such as NAND, NOR, NOT, etc., within each basic cell and between each basic logic gate. By providing the wiring, a functional circuit block that does not need to hold a state (data) during standby and a functional circuit block that needs to hold a state (data) during standby are configured.
[0181]
In the transistor array unit 76, a functional circuit block that does not need to hold data during standby is connected to the power supply voltage supply line 77, and is connected to the functional circuit block from the external power supply voltage supply terminal Pad14 via the power supply voltage supply line 77. The required power supply voltage Vdd1 is supplied. The functional circuit block that needs to hold data during standby is connected to the power supply voltage supply line 78, and the power supply required for the functional circuit block from the external power supply voltage supply terminal Pad 15 via the power supply voltage supply line 78. The voltage Vdd2 is supplied.
[0182]
During operation of the semiconductor integrated circuit, power supply voltages Vdd1 and Vdd2 are supplied from an external power supply to external power supply voltage supply terminals Pad14 and Pad15, respectively, and the respective functional circuit blocks operate.
[0183]
Further, when the semiconductor integrated circuit is on standby, the power supply Vdd2 is supplied from the external power supply voltage supply terminal Pad15 via the power supply voltage supply line 78 to the functional circuit blocks that need to hold data. Since the supply of the power supply voltage to the Pad 14 is cut off, the power supply voltage is not supplied to the functional circuit blocks that do not require data retention. Therefore, in a functional circuit block that does not require data retention, no leak current is consumed during standby.
[0184]
FIG. 18 is a block diagram showing another configuration example of the main part of the semiconductor integrated circuit according to the fourteenth embodiment of the present invention.
[0185]
In FIG. 18, the semiconductor integrated circuit has power supply circuits 79 and 80 provided therein. Power supply circuits 79 and 80 are supplied with a power supply voltage from an external power supply via external power supply voltage supply terminals Pad16 and Pad17, respectively.
[0186]
The power supply circuit 79 is connected via a power supply voltage supply line 77 to a functional circuit block which does not need to hold a state (data) during standby, and supplies a power supply voltage Vdd1 to the functional circuit block. The power supply circuit 80 is connected via a power supply voltage supply line 78 to a functional circuit block that needs to hold a state (data) during standby, and supplies the power supply voltage Vdd2 to the functional circuit block.
[0187]
In the power supply circuit 79, the output of the power supply voltage is stopped or the ground voltage GND is output in the standby state, so that the functional circuit blocks that do not need to hold the state (data) in the standby state do not operate, and the leakage current is not increased. Not consumed.
[0188]
In addition, the power supply circuit 80 continues to output the power supply voltage Vdd2 even during standby, or outputs a power supply voltage lower than during operation. Therefore, in a functional circuit block that needs to hold a state (data) during standby, At times, the function of retaining data can be operated to keep retaining necessary data.
[0189]
With the above configuration, in the semiconductor integrated circuit according to the fourteenth embodiment, the power supply voltage is supplied only to the functional circuit blocks that need to hold data in the same manner as in each of the above embodiments. It is possible to suppress power consumption to the minimum necessary. Further, since stable power supply voltages Vdd1 and Vdd2 are supplied to the external power supply voltage supply terminal from the outside, an internal switch such as an internal switch constituted by an FET as in the conventional semiconductor integrated circuit shown in FIGS. Therefore, a high-performance operation characteristic can be realized without being affected by such a voltage drop.
[0190]
In the semiconductor integrated circuit of the gate array system according to the fourteenth embodiment, the external switch element and the power supply circuit may be provided as separate chips or devices and integrated into one package, as in the above embodiments. In addition, by forming a functional circuit block which needs to hold data during standby with a transistor having a high threshold voltage, a VT-CMOS, a DT-MOS, or the like, a leak current can be further reduced. . In addition, data can be retained even when power supply is stopped during standby by forming a functional circuit block that requires data retention during standby with ferroelectric gate transistors or providing a ferroelectric capacitor. .
(Embodiment 15)
In the fifteenth embodiment, an example in which the present invention is applied to a standard cell type semiconductor integrated circuit will be described.
[0191]
FIG. 19 is a block diagram showing a configuration example of a main part of a semiconductor integrated circuit according to a fifteenth embodiment of the present invention.
[0192]
Referring to FIG. 19, this semiconductor integrated circuit has function circuit block portions 82 and 83 on a standard cell integrated circuit chip 81 which do not need to hold a state (data) during standby and a state (data) during standby. And a functional circuit block unit 84. Each of the functional circuit block units 82 to 84 is configured by combining library cells (standard cells) 85 in which basic logic circuits are combined.
[0193]
The functional circuit block units 82 and 83 that do not need to hold data during standby are connected to the power supply voltage supply line 77, and are connected to the functional circuit block units 82 and 83 from the external power supply voltage supply terminal Pad14 via the power supply voltage supply line 77. 83 is supplied with the required power supply voltage Vdd1.
[0194]
Further, the functional circuit block unit 84 which needs to hold data during standby is connected to the power supply voltage supply line 78, and is connected to the functional circuit block unit 84 from the external power supply voltage supply terminal Pad 15 via the power supply voltage supply line 78. The required power supply voltage Vdd2 is supplied.
[0195]
With the above configuration, when the semiconductor integrated circuit operates, the power supply voltages Vdd1 and Vdd2 are supplied from the external power supply to the external power supply voltage supply terminals Pad14 and Pad15, respectively, and the respective functional circuit block units 82 to 84 operate.
[0196]
In addition, when the semiconductor integrated circuit is on standby, the power supply Vdd2 is supplied from the external power supply terminal Pad15 via the power supply line 78 to the functional circuit block 84 which needs to hold data. Since the supply of the power supply voltage to the supply terminal Pad14 is cut off, the power supply voltage is not supplied to the functional circuit block units 82 and 83 that do not need to hold data. Therefore, in the functional circuit block units 82 and 83 that do not need to hold data, no leak current is consumed during standby.
[0197]
FIG. 20 is a block diagram showing another example of the configuration of the main part of the semiconductor integrated circuit according to the fifteenth embodiment of the present invention.
[0198]
In FIG. 20, the semiconductor integrated circuit has power supply circuits 79 and 80 provided therein. These power supply circuits 79 and 80 are supplied with a power supply voltage from an external power supply via external power supply voltage supply terminals Pad16 and Pad17, respectively.
[0199]
The power supply circuit 79 is connected via a power supply voltage supply line 77 to the functional circuit blocks 82 and 83 which do not need to hold the state (data) during standby, and supplies the power supply voltage Vdd1 to the functional circuit blocks 82 and 83. Supply.
[0200]
In addition, the power supply circuit 80 is connected via a power supply voltage supply line 78 to a functional circuit block 84 that needs to hold a state during standby, and supplies a power supply voltage Vdd2 to the functional circuit block 84.
[0201]
In the power supply circuit 79, the output of the power supply voltage is stopped or the ground voltage GND is output during standby, so that the functional circuit block units 82 and 83 that do not need to hold the state (data) during standby do not operate. Also, no leakage current is consumed.
[0202]
In addition, the power supply circuit 80 continues to output the power supply voltage Vdd2 during standby, or outputs a power supply voltage lower than during operation during standby, so that a functional circuit block unit that needs to hold a state (data) during standby. At 84, the function of holding data even during standby can be operated to keep holding required data.
[0203]
With the configuration described above, in the semiconductor integrated circuit according to the fifteenth embodiment, the power supply voltage is supplied only to the functional circuit block unit 84 that needs to hold data, as in the above embodiments. It is possible to minimize power consumption by the current. Further, since stable power supply voltages Vdd1 and Vdd2 are supplied to the external power supply voltage supply terminal from the outside, an internal switch such as an internal switch constituted by an FET as in the conventional semiconductor integrated circuit shown in FIGS. Therefore, a high-performance operation characteristic can be realized without being affected by such a voltage drop.
[0204]
In the standard cell type semiconductor integrated circuit according to the fifteenth embodiment, the external switch element and the power supply circuit may be provided as separate chips or devices and integrated into one package, as in the above embodiments. In addition, by forming a functional circuit block which needs to hold data during standby with a transistor having a high threshold voltage, a VT-CMOS, a DT-MOS, or the like, a leak current can be further reduced. . In addition, data can be retained even when power supply is stopped during standby by forming a functional circuit block that requires data retention during standby with ferroelectric gate transistors or providing a ferroelectric capacitor. .
[0205]
【The invention's effect】
As described above, according to the present invention, a power supply voltage supply line to which power supply is stopped during standby and a power supply voltage supply line to which power supply voltage is supplied even during standby are provided. Only the circuits that need to be held are connected to the power supply voltage line where the power supply voltage is supplied even during standby, and the other circuits are connected to the power supply voltage line where the supply of the power supply voltage is stopped. A semiconductor integrated circuit is configured. As a result, it is possible to solve problems such as voltage fluctuation during operation due to ON resistance of a MOS transistor switch and deterioration of operation characteristics due to the ON resistance of a MOS transistor switch provided in a conventional MT-CMOS circuit to reduce leakage current. Can be.
[0206]
In addition, a power supply circuit having a function of stopping the output of the power supply voltage during standby is provided, and a power supply having a function of stopping the output of the power supply voltage during standby is provided on a power supply voltage supply line that is shut off during standby. A power supply circuit or an external power supply pad for outputting a power supply voltage during standby can be connected to a power supply voltage supply line to which a circuit is connected and a power supply voltage is supplied even during standby. As a result, a stable power supply voltage is always supplied from the power supply circuit, and a constant power supply voltage can be supplied irrespective of the current consumption during the operation of the connected functional circuit. Can be maintained. Therefore, compared with a conventional semiconductor integrated circuit that controls supply and cutoff of a power supply voltage via a MOS transistor switch, it is possible to reduce a standby leakage current while maintaining good operation characteristics.
[0207]
Furthermore, since the power supply circuit not only stops the output of the power supply voltage but also controls the output voltage, the voltage supplied for holding data during standby should be set as low as possible during operation. And the leakage current can be further reduced.
[0208]
In a circuit in which supply and cutoff of a power supply voltage are controlled by an external switch, an external switch provided on a chip different from a functional circuit is sealed in a single package with a semiconductor circuit chip to form a semiconductor module. be able to. This is very effective because it can be handled as one device in practice. Also, by providing a switch externally, a MOS switch transistor is manufactured on the same chip, and a switch element having a smaller resistance and better characteristics than a conventional semiconductor integrated circuit which is affected by voltage fluctuation or the like is used. Becomes possible.
[0209]
Further, in a semiconductor integrated circuit having a power supply circuit, a power supply circuit is manufactured in a separate chip, and is sealed in the same package as the semiconductor circuit chip to form a semiconductor module, which can be handled as a single device. . In this case, it is not necessary to realize the power supply circuit and the functional circuit in the same manufacturing process, and the power supply circuit and the functional circuit can be manufactured in optimal manufacturing steps, respectively, so that very good characteristics can be obtained.
[0210]
By forming the data holding circuit with a transistor having a high threshold value, a leakage current during standby can be reduced.
[0211]
Further, by configuring the data holding circuit by VT-CMOS capable of controlling the body potential, the threshold voltage of the transistor is increased during standby to reduce leakage current, and the threshold voltage of the transistor is reduced during operation. Since the drive current can be increased and the drive current can be increased, a higher-performance semiconductor integrated circuit can be realized.
[0212]
Further, by configuring the data holding circuit with a DT-MOS in which the gate electrode and the body electrode are connected, when the transistor is in an on state, a body bias acts so as to lower the threshold voltage. Good operating characteristics can be obtained by the driving ability. Further, when the transistor is off, a body bias acts so as to increase the threshold voltage, so that leakage current can be reduced. Therefore, high operation capability and low leakage current can be realized at the same time.
[0213]
By providing a ferroelectric capacitor in the data holding circuit and storing data (state) in the ferroelectric capacitor, data can be held even when power supply to the data holding circuit is stopped during standby. Can be. The supply of power supply voltage to the data holding circuit can also be cut off, so that leakage current can be significantly reduced, and the supply of power supply voltage to the semiconductor integrated circuit can be cut off during standby, thus reducing power consumption. Can be relentlessly reduced.
[0214]
In addition, by configuring the data holding circuit with a ferroelectric gate transistor, data can be held even when power supply to the data holding circuit is stopped during standby. The supply of power supply voltage to the data holding circuit can also be cut off, so that leakage current can be significantly reduced, and the supply of power supply voltage to the semiconductor integrated circuit can be cut off during standby, thus reducing power consumption. Can be ruthlessly reduced
A control circuit for supplying a control signal for controlling the data holding circuit is provided. When "H" is required as a control signal for a transistor constituting a feedback loop, one of the gates is set to "L" during standby. A standby control signal is input, and when "L" is required, a NOR gate to which a standby control signal that becomes "H" during standby is input to one of the gates. Accordingly, even if a potential change of a control signal supplied from a circuit whose power supply voltage is cut off during standby or noise mixing occurs, data can be reliably held by securing a feedback loop.
[0215]
By applying the present invention to a semiconductor integrated circuit of a gate array system or a standard cell system, a semiconductor integrated circuit with low leakage current can be easily realized.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a main configuration of a semiconductor integrated circuit according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing a main configuration of a semiconductor integrated circuit according to a second embodiment of the present invention;
FIG. 3 is a circuit diagram showing a configuration of a main part of a power supply circuit in Embodiments 2 and 3 of the semiconductor integrated circuit of the present invention.
FIG. 4 is a sectional view showing a configuration of a main part of a semiconductor module according to a fourth embodiment of the present invention.
FIG. 5 is a block diagram illustrating a main part configuration of a semiconductor module according to a fourth embodiment of the present invention.
FIG. 6 is a block diagram illustrating a main part configuration of a semiconductor module according to a fifth embodiment of the present invention.
FIG. 7 is a circuit diagram showing a main configuration of a data holding circuit according to a sixth embodiment of the semiconductor integrated circuit of the present invention.
FIG. 8 is a circuit diagram showing a main configuration of a data holding circuit according to a seventh embodiment of the semiconductor integrated circuit of the present invention.
FIG. 9 is a circuit diagram showing a configuration of a main part of a data holding circuit according to a eighth embodiment of the semiconductor integrated circuit of the present invention.
FIG. 10 is a circuit diagram illustrating a main configuration of a data holding circuit according to a ninth embodiment of a semiconductor integrated circuit of the present invention.
FIG. 11 is a polarization characteristic diagram of a ferroelectric capacitor.
FIG. 12 is a circuit diagram showing a main configuration of a data holding circuit in a semiconductor integrated circuit according to a tenth embodiment of the present invention;
FIG. 13 is a voltage-current characteristic diagram of a ferroelectric gate transistor.
FIG. 14 is a block diagram showing a main part configuration of a semiconductor integrated circuit according to Embodiment 11 of the present invention.
FIG. 15 is a circuit diagram showing a main configuration of a data holding circuit in a semiconductor integrated circuit according to Embodiment 13 of the present invention.
16A is a circuit diagram showing a configuration example of a NAND gate provided in the data holding circuit of FIG. 15, and FIG. 16B is a circuit diagram showing a configuration example of a NOR gate provided in the data holding circuit of FIG. FIG.
FIG. 17 is a block diagram illustrating a configuration example of a main part of a semiconductor integrated circuit according to a fourteenth embodiment of the present invention;
FIG. 18 is a block diagram showing another configuration example of the main part of a semiconductor integrated circuit according to a fourteenth embodiment of the present invention;
FIG. 19 is a block diagram showing a configuration example of a main part of a semiconductor integrated circuit according to a fifteenth embodiment of the present invention;
FIG. 20 is a block diagram showing another configuration example of a main part of a semiconductor integrated circuit according to a fifteenth embodiment of the present invention;
FIG. 21 is a block diagram illustrating a configuration example of a conventional semiconductor integrated circuit.
FIG. 22 is a block diagram illustrating another configuration example of a conventional semiconductor integrated circuit.
[Explanation of symbols]
10, 11, 63 Functional circuit block
12 Input terminal
13 Output terminal
14, 15, 17, 42, 55, 63, 68, 74, 77, 78 Power supply voltage lines
16 Ground wire
18, 19, 65, 79, 80 Power supply circuit
20, 21, 66 control terminal
22 Switch device
23 Semiconductor circuit chip
24 sealing resin
25 frames
26 Solder Ball
27 Semiconductor Module
28 Switch element
29, 30 Power supply circuit chip
31, 32 power supply circuit
41, 43, 46, 47, 50, 51, 54, 56, 59, 60, 67, 69 inverters
44, 45, 48, 49, 52, 53, 57, 58, 61, 62, 70, 71 transfer gates
72 NAND gate
73 NOR gate
75 Gate Array Chip
76 Transistor array
81 Standard Cell Integrated Circuit Chip
82-84 functional circuit block
85 library cells
M10 to M15, M34 to M37, M40 to M53 High threshold transistors M16 to M21 VT-MOS transistors
M22-M27 DT-MOS transistor
M28-M33 Low threshold transistor
M38, M39 Ferroelectric gate transistor
C1 Ferroelectric capacitor

Claims

A first power supply voltage supply line to which a power supply voltage is supplied during operation and supply of the power supply voltage is stopped during standby; and a second power supply voltage supply line to which power supply voltage is supplied both during operation and during standby. A circuit that needs to maintain a state during standby is connected to the second power supply voltage line, and a circuit that does not need to maintain a state during standby is connected to the first power supply line. circuit.

A first power supply circuit that outputs a power supply voltage during operation and stops output of the power supply voltage during standby; and a second power supply circuit that outputs a power supply voltage during both operation and standby. 2. The semiconductor integrated circuit according to claim 1, wherein an output terminal is connected to said first power supply voltage supply line, and said second power supply circuit has an output terminal connected to said second power supply voltage supply line.

A power supply circuit that outputs a power supply voltage during operation and stops outputting the power supply voltage during standby; the power supply circuit is connected to the first power supply voltage supply line, and the second power supply voltage supply line is connected to an external power supply voltage supply; 2. The semiconductor integrated circuit according to claim 1, wherein the semiconductor integrated circuit is connected to a terminal.

3. The semiconductor integrated circuit according to claim 2, wherein the second power supply circuit is configured such that a power supply voltage output during the standby is lower than a power supply voltage output during the operation.

2. The semiconductor integrated circuit according to claim 1, wherein the power supply voltage is supplied to the first power supply voltage supply line when the semiconductor integrated circuit is in operation, and the power supply voltage is supplied to the first power supply voltage supply line during standby. A semiconductor module in which an external switch for interrupting supply is sealed in the same package.

2. The semiconductor integrated circuit according to claim 1, wherein the first power supply circuit outputs a power supply voltage to the first power supply voltage line during operation, and stops outputting the power supply voltage to the first power supply voltage line during standby. Semiconductor module sealed in the same package.

2. A semiconductor integrated circuit according to claim 1, wherein a first power supply circuit outputs a power supply voltage to the first power supply voltage line during operation, and stops outputting a power supply voltage to the first power supply voltage line during standby. A semiconductor module in which a second power supply circuit for outputting a power supply voltage to the second power supply voltage line during both operation and standby is sealed in the same package.

The circuit connected to the first power supply voltage supply line is composed of a low threshold voltage transistor capable of high-speed operation at a low power supply voltage, and a circuit that needs to hold a state during the standby is more expensive. 4. The semiconductor integrated circuit according to claim 1, comprising a transistor having a threshold voltage.

4. The semiconductor integrated circuit according to claim 1, wherein the circuit that needs to hold the state during the standby state includes a transistor that can control a body potential. 5.

4. The semiconductor integrated circuit according to claim 1, wherein the circuit that needs to maintain a state during the standby includes a transistor in which a gate electrode and a body electrode are connected. 5.

A semiconductor integrated circuit having a power supply voltage supply line to which a power supply voltage is supplied during operation and a supply of power supply voltage is stopped during standby, and a circuit which needs to maintain a state during standby is connected to the power supply voltage supply line And
A semiconductor integrated circuit in which a circuit which needs to hold a state at the time of standby has a ferroelectric capacitor, and the state is held at the time of standby by the ferroelectric capacitor.

A semiconductor integrated circuit having a power supply voltage supply line to which a power supply voltage is supplied during operation and a supply of power supply voltage is stopped during standby, and a circuit which needs to maintain a state during standby is connected to the power supply voltage supply line And
A semiconductor integrated circuit in which a state holding circuit of a circuit which needs to hold a state during the standby is formed of a ferroelectric gate transistor.

13. The semiconductor integrated circuit according to claim 11, further comprising a power supply circuit that outputs a power supply voltage to the power supply voltage supply line during operation and stops outputting the power supply voltage to the power supply voltage supply line during standby.

13. The semiconductor integrated circuit according to claim 11, wherein the power supply circuit outputs a power supply voltage to the power supply voltage supply line during operation and stops outputting the power supply voltage to the power supply voltage supply line during standby in the same package. A sealed semiconductor module.

14. A control circuit for supplying a control signal for controlling a state holding circuit so that a feedback loop for holding a state is formed in a circuit that needs to hold a state during standby. A semiconductor integrated circuit according to any one of the above.

The control circuit includes a NAND gate to which a standby control signal whose one gate input becomes “L” at standby is input, and a NOR gate to which a standby control signal whose one gate input becomes “H” at standby is input. 16. The device according to claim 15, wherein a portion requiring "H" as the control signal is connected to the NAND gate, and a portion requiring "L" as the control signal is connected to the NOR gate. Semiconductor integrated circuit.

17. The semiconductor integrated circuit according to claim 1, wherein the semiconductor integrated circuit is configured by a gate array system.

17. The semiconductor integrated circuit according to claim 1, wherein the semiconductor integrated circuit is configured by a standard cell method.