JP2004006047A - Low power consumption memory circuit and its use - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a low power consumption dynamic random access memory which reduces current consumption as a DRAM by an external signal and does not malfunction in the case of small current consumption. <P>SOLUTION: An input circuit 240 in which a signal is inputted, a memory array 260 which holds data and a peripheral circuit 250 which controls the memory array are driven by internal power sources from internal power source circuits 220, 270 and an output circuit which outputs the signal is driven by an external power source 210. The internal power source circuits 220, 270 are inactivated in response to a control signal CONT to be inputted from the outside and an output circuit is controlled at a high impedance state while the external power source is supplied. <P>COPYRIGHT: (C)2004,JPO

Description

この発明は、消費電力を小さくした低消費電力型メモリ回路およびその使用方法に関するもので、特に、携帯電話などに用いて好適な低消費電力型メモリ回路に関するものである。  The present invention relates to a low power consumption type memory circuit with reduced power consumption and a method of using the same, and more particularly to a low power consumption type memory circuit suitable for use in mobile phones and the like.

　ダイナミックランダムアクセスメモリ（以下DRAMという）はメモリセルをトランジスタとキャパシタで形成するため、高集積化が可能である。このため、他のランダムアクセスメモリ、特にスタティック型ランダムアクセスメモリ（以下SRAMという）と比較して容量あたりの価格が安い。
　一方、SRAMは消費電流がDRAMと比較して小さく、特に、データの読み出し、書き込みを行わない待機時の消費電流はDRAMと比較すると格段に小さい。これは、DRAMが待機時にデータ保持のためのリフレッシュ動作を行っていることにも起因している。
　DRAMは一般的に外部からの電源（外部電源）によって、駆動され、外部電源の供給が断たれると、DRAM内に保持したデータは消滅する。これは上述のリフレッシュ動作ができなくなり、記憶したデータが保持できないためである。
　また、DRAMは外部電源を直接用いてその内部の回路を駆動するのではなく、内部電源発生回路によって外部電源を内部電源に変換して、この内部電源で各回路を駆動するのが一般的になっている。
　上述のようなDRAMは、パーソナルコンピュータなどの常に外部電源から電源が供給されている機器においては有用であるが、携帯電話など低消費電流が要求される装置には不向きである。したがって、従来の携帯電話におけるメモリ構成は図２に示すように、データバス１０に共通にコントローラ２０、SRAM３０及びフラッシュメモリ４０が接続され、これらには常に電源５０が供給されている。 A dynamic random access memory (hereinafter, referred to as a DRAM) has high integration because a memory cell is formed of a transistor and a capacitor. For this reason, the price per capacity is lower than other random access memories, especially static random access memories (hereinafter referred to as SRAMs).
On the other hand, the current consumption of the SRAM is smaller than that of the DRAM, and particularly, the current consumption in a standby state in which data is not read or written is significantly smaller than that of the DRAM. This is also due to the fact that the DRAM performs a refresh operation for holding data during standby.
Generally, a DRAM is driven by an external power supply (external power supply). When the supply of the external power supply is cut off, data stored in the DRAM disappears. This is because the refresh operation described above cannot be performed, and the stored data cannot be held.
In general, a DRAM does not directly drive an internal circuit by using an external power supply, but instead converts an external power supply into an internal power supply by an internal power supply generation circuit and drives each circuit with the internal power supply. Has become.
The above-described DRAM is useful in devices that are constantly supplied with power from an external power source, such as a personal computer, but is not suitable for devices requiring low current consumption, such as mobile phones. Therefore, as shown in FIG. 2, in the memory configuration of the conventional mobile phone, the controller 20, the SRAM 30, and the flash memory 40 are commonly connected to the data bus 10, and a power supply 50 is always supplied to these.

　近年、携帯電話は音声のみでなく、文字情報や画像データなど多くのデータを送受信する傾向にある。DRAMは記憶容量が大きいものの、リフレッシュ動作により電流を消費するとともに、内部電位を発生する回路を有し、この発生回路は定常的に電流を消費する回路構成となっているのが一般的である。このため、携帯電話など低消費電流が要求される装置には不向きである。したがって、従来の携帯電話におけるメモリ構成は図２に示すように、データバス１０に共通にコントローラ２０、SRAM３０及びフラッシュメモリ４０が接続され、これらには常に電源５０が供給されている。
　上述したようにDRAMは消費電流が大きいため、携帯電話に用いる場合は、消費電流を抑える必要がある。このため、携帯電話にDRAMを用いようとすれば、図３に示すような構成が考えられる。即ち、SRAM３０及びフラッシュメモリ４０と同様に、DRAM６０はデータバス１０に接続されるが、電源５０とDRAM６０との間にはスイッチ７０を設ける。コントローラ２０はDRAM６０の必要性を判断して、電源５０からの供給をスイッチ７０で立ちきることにより（スイッチ７０をオフさせる）DRAM６０での消費電流を抑えるようにする。 2. Description of the Related Art In recent years, mobile phones tend to transmit and receive not only voice but also a lot of data such as character information and image data. Although DRAM has a large storage capacity, it has a circuit that consumes current by a refresh operation and generates an internal potential, and this generation circuit generally has a circuit configuration that constantly consumes current. . Therefore, it is not suitable for a device requiring low current consumption such as a mobile phone. Therefore, as shown in FIG. 2, in the memory configuration of the conventional mobile phone, the controller 20, the SRAM 30, and the flash memory 40 are commonly connected to the data bus 10, and a power supply 50 is always supplied to these.
As described above, the DRAM consumes a large amount of current. Therefore, when the DRAM is used in a mobile phone, it is necessary to reduce the current consumption. For this reason, if a DRAM is used for a mobile phone, a configuration as shown in FIG. 3 can be considered. That is, like the SRAM 30 and the flash memory 40, the DRAM 60 is connected to the data bus 10, but a switch 70 is provided between the power supply 50 and the DRAM 60. The controller 20 determines the necessity of the DRAM 60 and suppresses the current consumption in the DRAM 60 by turning off the supply from the power supply 50 with the switch 70 (turning off the switch 70).

　しかしながら、図３のような構成の場合、（１）スイッチ７０といった外部素子を必要とする、（２）DRAMへの電源供給を切った場合、データバス１０から寄生ダイオードを通して電流が流れ込み、DRAM６０が誤動作する可能性があるといった問題がある。このうち、（２）の問題点について図４を用いて詳しく説明する。
　DRAM６０の出力回路の最終段がインバータの場合を例に取ると、図４に示すようにインバータ１００はNMOSトランジスタ１１０とPMOSトランジスタ１２０とから構成される。NMOSトランジスタ１１０とPMOSトランジスタ１２０のゲートは共通に入力ノード１５０に接続されている。出力回路の場合、入力ノード１５０はDRAM６０からの出力信号を受取る。PMOSトランジスタ１２０のソースSには電源電位が与えられる。PMOSトランジスタ１２０のドレインDはNMOSトランジスタ１１０のドレインと共通に出力ノード１４０に接続される。出力ノード１４０はDRAM６０の出力端子に接続されるもので、図３のようにDRAM６０が携帯電話などに搭載された場合はデータバス１０に接続される。なお、NMOS１１０のソースには接地電位が与えられる。 However, in the case of the configuration shown in FIG. 3, (1) an external element such as the switch 70 is required. (2) When the power supply to the DRAM is cut off, a current flows from the data bus 10 through a parasitic diode, and the DRAM 60 There is a problem that a malfunction may occur. The problem (2) will be described in detail with reference to FIG.
Taking the case where the last stage of the output circuit of the DRAM 60 is an inverter as an example, the inverter 100 includes an NMOS transistor 110 and a PMOS transistor 120 as shown in FIG. The gates of the NMOS transistor 110 and the PMOS transistor 120 are commonly connected to the input node 150. In the case of an output circuit, input node 150 receives an output signal from DRAM 60. The source S of the PMOS transistor 120 is supplied with a power supply potential. The drain D of the PMOS transistor 120 is connected to the output node 140 in common with the drain of the NMOS transistor 110. The output node 140 is connected to the output terminal of the DRAM 60, and is connected to the data bus 10 when the DRAM 60 is mounted on a mobile phone as shown in FIG. The source of the NMOS 110 is supplied with a ground potential.

　ここで、PMOSトランジスタ１２０にはそのドレインDからソースSに向けて順方向の寄生ダイオード１３０（実際にはドレイン-基板間に形成されたもの）が形成されている。電源が切れて、PMOSトランジスタのソースSに電源が供給されなくなってしまうと、PMOSトランジスタ１２０のソースSには電源電位は与えられない。一方、データバス１０にHレベルの信号が与えられると、DRAM６０がデータバスに接続されているため、PMOSトランジスタ１２０のドレインDにはこのHレベルの信号が与えられる。したがって、このHレベル信号が寄生ダイオード１３０を介してPMOSトランジスタ１２０のソースSに与えられる。PMOSトランジスタ１２０のソースSは電源線を介して他の回路に接続されているため、他の回路に電位を供給してしまうのである。また、データバス上のデータについても、Hレベル信号のレベルが低下してLレベルになってしまう可能性もある。
　本発明の目的は、上述のような問題に鑑みてなされたものであり、外部の信号によりDRAMとしての消費電流を小さくして、かつこの低消費電流時に誤動作をしない低消費電力型ダイナミックランダムアクセスメモリを提供することにある。
　なお、本願の親出願である特願２０００−２１９２７９号においては、下記４件の特許文献が引用された。
特開平１０−２２８７６９号公報 特開平１１−１３５７２９号公報 特開平３−２４６９６１号公報 特開平７−１７７０１５号公報 Here, a parasitic diode 130 (actually formed between the drain and the substrate) is formed in the PMOS transistor 120 in the forward direction from the drain D to the source S. If power is cut off and power is not supplied to the source S of the PMOS transistor, no power supply potential is applied to the source S of the PMOS transistor 120. On the other hand, when an H-level signal is applied to the data bus 10, the H-level signal is applied to the drain D of the PMOS transistor 120 because the DRAM 60 is connected to the data bus. Therefore, the H level signal is supplied to the source S of the PMOS transistor 120 via the parasitic diode 130. Since the source S of the PMOS transistor 120 is connected to another circuit via the power supply line, a potential is supplied to the other circuit. Also, for data on the data bus, there is a possibility that the level of the H-level signal is reduced to L level.
SUMMARY OF THE INVENTION An object of the present invention is to address the above-described problems, and to reduce the current consumption of a DRAM by an external signal, and to realize a low power consumption dynamic random access that does not malfunction at the time of the low current consumption. To provide memory.
In the parent application of the present application, Japanese Patent Application No. 2000-219279, the following four patent documents were cited.
JP-A-10-228767 JP-A-11-135729 JP-A-3-246951 JP-A-7-177015

　この発明に係る低消費電力型ダイナミックランダムアクセスメモリは、外部電源によって駆動され、内部電源電位を発生する内部電源回路と、信号が入力される入力回路と、データを保持するメモリアレイと、このメモリアレイを制御する周辺回路と、
信号を出力する出力回路とを有し、出力回路は外部電源によって駆動され、入力回路、メモリアレイ及び周辺回路は、内部電源回路によって生成された内部電源電位によって駆動され、外部から入力される制御信号に応答して、内部電源回路は不活性化され、かつ出力回路は外部電源が供給されたままハイインピーダンス状態に制御される。 A low power consumption dynamic random access memory according to the present invention is driven by an external power supply to generate an internal power supply potential, an internal power supply circuit, an input circuit to which a signal is input, a memory array holding data, and a memory array. Peripheral circuitry for controlling the array;
An output circuit that outputs a signal, the output circuit is driven by an external power supply, and the input circuit, the memory array, and the peripheral circuit are driven by an internal power supply potential generated by the internal power supply circuit, and are input from the outside. In response to the signal, the internal power supply circuit is inactivated, and the output circuit is controlled to a high impedance state while external power is supplied.

　以上説明したように、この発明によれば、外部からの制御信号によって内部電源回路、入力回路、メモリアレイ及び周辺回路は不活性とする一方、出力回路へは常に外部電源が与えられるようにしたため、DRAMとしての消費電流を小さくして、かつこの低消費電流時に誤動作をしない低消費電力型ダイナミックランダムアクセスメモリを提供することができる。 As described above, according to the present invention, the internal power supply circuit, the input circuit, the memory array, and the peripheral circuit are made inactive by the control signal from the outside, while the external power is always supplied to the output circuit. Thus, it is possible to provide a low power consumption dynamic random access memory in which the current consumption of the DRAM is reduced and no malfunction occurs at the time of the low current consumption.

　図１は、この発明の実施例を説明するDRAMのブロック図である。DRAM２００は外部電源２１０によって駆動される。したがって、携帯電話のメモリ構成では図３のDRAM６０がスイッチ７０を介さず、直接電源５０に接続された状態になる。即ち、図３において、DRAM６０がSRAM３０及びフラッシュメモリ４０と同様に接続された状態になる。
　外部電源２１０は、第１の内部電源回路群２２０に接続されると共に、出力回路２３０にも接続される。第１の内部電源回路群２２０は、外部電源２１０から受取った電位を変換して内部電源IVCとして入力回路２４０、周辺回路２５０、メモリアレイ２６０及び第２内部電源回路群２７０にこの内部電源IVCを供給する。例えば、外部電源２１０が３．３V、内部電源IVCは２．４Vである。
　第１の内部電源回路群２２０は、制御端子２８０を介して電源制御信号CONTを受取る。この電源制御信号CONTは、第１の内部電源回路群２２０を不活性化させる。したがって、第１の内部電源回路群２２０は、入力回路２４０、周辺回路２５０、メモリアレイ２６０及び第２内部電源回路群２７０に内部電源IVCを供給しない。即ち、電源制御信号CONTによって第１の内部電源回路群２２０における消費電流は全くなくなるのである。 FIG. 1 is a block diagram of a DRAM explaining an embodiment of the present invention. The DRAM 200 is driven by an external power supply 210. Therefore, in the memory configuration of the mobile phone, the DRAM 60 shown in FIG. 3 is directly connected to the power supply 50 without passing through the switch 70. That is, in FIG. 3, the DRAM 60 is connected similarly to the SRAM 30 and the flash memory 40.
The external power supply 210 is connected to the first internal power supply circuit group 220 and also to the output circuit 230. The first internal power supply circuit group 220 converts the potential received from the external power supply 210 and supplies the internal power supply IVC to the input circuit 240, the peripheral circuit 250, the memory array 260, and the second internal power supply circuit group 270 as an internal power supply IVC. Supply. For example, the external power supply 210 is 3.3V and the internal power supply IVC is 2.4V.
First internal power supply circuit group 220 receives power supply control signal CONT via control terminal 280. This power supply control signal CONT inactivates the first internal power supply circuit group 220. Therefore, first internal power supply circuit group 220 does not supply internal power supply IVC to input circuit 240, peripheral circuit 250, memory array 260, and second internal power supply circuit group 270. That is, the current consumption in the first internal power supply circuit group 220 is completely eliminated by the power supply control signal CONT.

　なお、第１の内部電源回路群２２０の消費電流をなくすのは、内部電源IVCの電位を０Vにする場合と、外部電源電位にあわせるという場合の２通りが考えられる。ここで、メモリアレイ２６０において、ビットラインとワードラインとがショートしており、この不良部分を冗長で置換えている場合がある。このような状態において、単に内部電源IVCを外部電源電位にあわせている場合だとショート部分に数マイクロAの電流が流れてしまう。したがって、内部電源IVCの電位は０V(接地電位)にするほうが望ましい。 The current consumption of the first internal power supply circuit group 220 can be eliminated in two cases, that is, when the potential of the internal power supply IVC is set to 0 V and when the potential is adjusted to the external power supply potential. Here, in the memory array 260, the bit line and the word line may be short-circuited, and the defective portion may be replaced with redundancy. In such a state, if the internal power supply IVC is simply adjusted to the external power supply potential, a current of several micro-A flows in the short-circuit portion. Therefore, it is desirable to set the potential of the internal power supply IVC to 0 V (ground potential).

　第２の内部電源回路群２７０は、第１の内部電源回路群２２０から内部電源IVCを受けとり、この受取った内部電源IVCを変換して他の内部電源を入力回路２４０、周辺回路２５０及びメモリアレイ２６０に供給する。他の内部電源としては、基板電位、昇圧電位、１／２内部電源電位、レファレンス電位などがある。例えば内部電源が２．４Vのとき、これらの電位はそれぞれ、基板電位-１．０V、昇圧電位３．６V、１／２内部電源電位１．２V、レファレンス電位１．１Vである。
　第２の内部電源回路群２７０は、制御端子２８０を介して電源制御信号CONTを受取る。電源制御信号CONTは、第２の内部電源回路群２７０を不活性化させる。このとき、第２の内部電源回路群２７０は第１の電源回路群２２０からの内部電源IVCを受取っていないため、不活性化された状態に近いが、電源制御信号CONTによって完全に不活性化される。したがって、第２の内部電源回路群２７０は、入力回路２４０、周辺回路２５０及びメモリアレイ２６０に内部電源を供給しない。即ち、電源制御信号CONTによって第２の内部電源回路群２７０における消費電流は全くなくなるのである。 The second internal power supply circuit group 270 receives the internal power supply IVC from the first internal power supply circuit group 220 and converts the received internal power supply IVC to another internal power supply for the input circuit 240, the peripheral circuit 250, and the memory array. 260. Other internal power supplies include a substrate potential, a boosted potential, a 内部 internal power supply potential, and a reference potential. For example, when the internal power supply is 2.4 V, these potentials are the substrate potential -1.0 V, the boosted potential 3.6 V, the 1/2 internal power supply potential 1.2 V, and the reference potential 1.1 V, respectively.
Second internal power supply circuit group 270 receives power supply control signal CONT via control terminal 280. Power supply control signal CONT inactivates second internal power supply circuit group 270. At this time, since the second internal power supply circuit group 270 has not received the internal power supply IVC from the first power supply circuit group 220, it is almost in an inactivated state, but is completely inactivated by the power supply control signal CONT. Is done. Therefore, second internal power supply circuit group 270 does not supply internal power to input circuit 240, peripheral circuit 250, and memory array 260. That is, the current consumption in the second internal power supply circuit group 270 is completely eliminated by the power supply control signal CONT.

　入力回路２４０は、信号を受取るため一般的にはデータバスに接続される。即ち、携帯電話等にDRAMが搭載された場合、図３に示されるように、データバス１０と接続される。したがって、電源が供給されていれば外部からのデータ（例えばデータバス１０上のデータ）に応答して、周辺回路２５０へ信号を与える。
　入力回路２４０の一般的な例として、図４に示されるようなインバータ１００が挙げられる。ここで、インバータ１００の入力ノード１５０はデータバスに接続され、出力ノード１４０が周辺回路２５０などに接続される。第１の内部電源回路群２２０が不活性化された結果、内部電源IVCが０Vとなった場合は、PMOS１２０のソースには電源電位が与えられなくなるため消費電流が全くなくなる。なお、入力ノード１５０にデータバスから信号が与えられるが、NMOSトランジスタ１１０及びPMOSトランジスタ１２０のソースには電位が与えられないため消費電流は発生せず、また、DRAM内部の回路への影響もない。
　また、第１の内部電源回路群２２０が不活性化された結果、内部電源IVCが外部電源と同電位となったなった場合は、入力ノード１５０にデータバスから信号が与えられ、DRAMが動作を開始する可能性がある。そこで、入力回路２４０は、制御端子２８０を介して入力される電源制御信号CONTによって不活性化される方が望ましい。 Input circuit 240 is typically connected to a data bus for receiving signals. That is, when a DRAM is mounted on a mobile phone or the like, it is connected to the data bus 10 as shown in FIG. Therefore, if power is supplied, a signal is supplied to peripheral circuit 250 in response to external data (for example, data on data bus 10).
A general example of the input circuit 240 includes an inverter 100 as shown in FIG. Here, input node 150 of inverter 100 is connected to the data bus, and output node 140 is connected to peripheral circuit 250 and the like. When the internal power supply IVC becomes 0 V as a result of the inactivation of the first internal power supply circuit group 220, the power supply potential is not supplied to the source of the PMOS 120, so that no current is consumed. Note that although a signal is applied to the input node 150 from the data bus, no current is consumed because no potential is applied to the sources of the NMOS transistor 110 and the PMOS transistor 120, and there is no effect on circuits inside the DRAM. .
When the first internal power supply circuit group 220 is inactivated and the internal power supply IVC becomes the same potential as the external power supply, a signal is supplied to the input node 150 from the data bus, and the DRAM operates. Could start. Therefore, it is desirable that the input circuit 240 be inactivated by the power supply control signal CONT input via the control terminal 280.

　周辺回路２５０は入力回路からデータを受取り、このデータをメモリアレイ２６０へ与えると共に、メモリアレイ２６０からデータを受取り、出力回路２３０へデータを与える。また、周辺回路２５０はメモリアレイ２６０などを制御するなど様々な回路を包含する。周辺回路２５０は直接DRAM外部とのデータのやり取りを行わないため、第１及び第２の内部電源回路群２２０、２７０及び入力回路２４０が不活性化されると、消費電流は発生させず不活性化状態になる。
　なお、DRAM２００がシンクロナスDRAMやRambus系のDRAMの場合、その動作上必要であるCASレイテンシ−、バースト長、出力モードなどのデータがプログラマブルになっている。これらの情報は一般的に動作制御情報を記憶するモードレジスタ内に記憶される。このモードレジスタは、周辺回路内もしくはその近傍に設けられている。このようなDRAMにおいて、周辺回路などへの電源供給を止めてしまうと、格納されていたデータも消失してしまう。そこで、モードレジスタのみを外部電源で駆動するということも考えられる。
　また、メモリアレイ２６０も直接DRAM外部とのデータのやり取りを行わないため、第１及び第２の内部電源回路群２２０、２７０及び周辺回路２５０が不活性化されると、消費電流は発生させず不活性化状態になる。 Peripheral circuit 250 receives data from the input circuit and provides the data to memory array 260, receives data from memory array 260, and provides data to output circuit 230. Further, the peripheral circuit 250 includes various circuits for controlling the memory array 260 and the like. Since the peripheral circuit 250 does not directly exchange data with the outside of the DRAM, when the first and second internal power supply circuit groups 220 and 270 and the input circuit 240 are inactivated, no current consumption occurs and the peripheral circuit 250 is inactive. State.
When the DRAM 200 is a synchronous DRAM or a Rambus DRAM, data such as CAS latency, burst length, and output mode necessary for its operation are programmable. Such information is generally stored in a mode register that stores operation control information. This mode register is provided in the peripheral circuit or in the vicinity thereof. In such a DRAM, when power supply to peripheral circuits and the like is stopped, stored data is also lost. Therefore, it may be considered that only the mode register is driven by an external power supply.
Further, since the memory array 260 does not directly exchange data with the outside of the DRAM, when the first and second internal power supply circuit groups 220 and 270 and the peripheral circuit 250 are inactivated, no current consumption occurs. It becomes inactive.

　出力回路２３０は、メモリアレイからのデータを出力するため一般的にはデータバスに接続される。即ち、携帯電話等にDRAM２００が搭載された場合、図３に示されるように、データバス１０と接続される。したがって、DRAM２００内部からのデータ（周辺回路２５０から送られてきたデータ）に応答して、信号をデータバスに出力する。
　出力回路２３０の一般的な例として、図５に示されるようなインバータ５００が挙げられる。インバータ５００はNMOSトランジスタ５１０、PMOSトランジスタ５２０、NAND回路５６０、NOR回路５７０、第１のインバータ回路５８０、第２のインバータ回路５９０及び第３のインバータ回路６００とから構成される。NMOSトランジスタ５１０のソースは接地電位に、ドレインは出力端子５４０に接続される。PMOSトランジスタ５２０のソースSは電源電位に、ドレインは出力端子５４０に接続される。インバータ５００の入力端子５５０は、NAND回路５６０の第１入力端子に接続されるともに、NOR回路５７０の第１入力端子にも接続される。
　NAND回路５６０の第２入力端子には、インバータ５００の制御入力端子６１０から電源制御信号CONTが入力される。この電源制御信号CONTは第３のインバータ回路６００で反転されてNOR回路の第２入力端子にも入力される。NAND回路５６０の出力は第１のインバータ回路５８０を介してNMOSトランジスタ５１０のゲートに接続される。NOR回路５７０の出力は第２のインバータ回路５９０を介してPMOSトランジスタ５２０のゲートに接続される。
　なお、出力回路２３０は外部電源で動作しているため、内部電源で動作している回路からの信号をレベルシフタで変換してから受取る必要がある。図示していないが、出力回路２３０の場合、入力端子５５０の手前にはレベルシフタ回路が接続されることになる。なお、DRAMの電源が切れた場合にも出力回路２３０の出力をハイインピーダンスに保つ必要があるため、制御入力端子６１０へ供給される信号（図１における制御端子２８０に入力される信号）を供給する回路は、常に外部電源によって駆動されている必要がある。 Output circuit 230 is generally connected to a data bus for outputting data from the memory array. That is, when the DRAM 200 is mounted on a mobile phone or the like, it is connected to the data bus 10 as shown in FIG. Therefore, a signal is output to the data bus in response to data from inside the DRAM 200 (data sent from the peripheral circuit 250).
As a general example of the output circuit 230, there is an inverter 500 as shown in FIG. The inverter 500 includes an NMOS transistor 510, a PMOS transistor 520, a NAND circuit 560, a NOR circuit 570, a first inverter circuit 580, a second inverter circuit 590, and a third inverter circuit 600. The source of the NMOS transistor 510 is connected to the ground potential, and the drain is connected to the output terminal 540. The source S of the PMOS transistor 520 is connected to the power supply potential, and the drain is connected to the output terminal 540. Input terminal 550 of inverter 500 is connected to a first input terminal of NAND circuit 560 and also to a first input terminal of NOR circuit 570.
The power supply control signal CONT is input to the second input terminal of the NAND circuit 560 from the control input terminal 610 of the inverter 500. The power control signal CONT is inverted by the third inverter circuit 600 and is also input to the second input terminal of the NOR circuit. The output of the NAND circuit 560 is connected to the gate of the NMOS transistor 510 via the first inverter circuit 580. The output of the NOR circuit 570 is connected to the gate of the PMOS transistor 520 via the second inverter circuit 590.
Note that since the output circuit 230 operates on an external power supply, it is necessary to receive a signal from a circuit operating on an internal power supply after converting the signal with a level shifter. Although not shown, in the case of the output circuit 230, a level shifter circuit is connected before the input terminal 550. Note that since the output of the output circuit 230 needs to be kept at a high impedance even when the power of the DRAM is turned off, the signal supplied to the control input terminal 610 (the signal supplied to the control terminal 280 in FIG. 1) is supplied. This circuit must always be driven by an external power supply.

　次に図１及び図３も参照しながら、出力回路２３０の動作を説明する。
　インバータ５００の入力端子５５０は、周辺回路２５０に接続され、出力端子５４０がDRAM２００の出力端子などを介してデータバス１０に接続される。ここで、出力回路２３０には外部電源２１０が与えられている。外部電源２１０は常にDRAM２００に与えれれている（携帯電話にDRAM２００が搭載された場合、携帯電話の電源がON状態ならば常に外部電源は与えられている）ため、このインバータ５００のPMOSトランジスタ５２０のソースSには電源電位が、NMOSトランジスタ５１０のソースには接地電位が与えられている。
　なお、Lレベルの電源制御信号CONTが入力された場合、NAND回路５６０はその第１入力端子の信号レベルに係らずHレベルの出力信号を、NOR回路５７０はその第１入力端子の信号レベルに係らずLレベルの出力信号を出力する。これらの信号はそれぞれ第１及び第２のインバータ回路５８０、５９０で反転され、NMOSトランジスタ５１０のゲートにはLレベルの信号が、PMOSトランジスタ５２０のゲートにはHレベルの信号が与えられる。したがって、インバータ５００（出力回路２３０）は出力状態がハイインピーダンスになるよう設定される。 Next, the operation of the output circuit 230 will be described with reference to FIGS.
The input terminal 550 of the inverter 500 is connected to the peripheral circuit 250, and the output terminal 540 is connected to the data bus 10 via the output terminal of the DRAM 200 or the like. Here, the output circuit 230 is provided with an external power supply 210. Since the external power supply 210 is always supplied to the DRAM 200 (when the DRAM 200 is mounted on the mobile phone, the external power is always supplied when the power of the mobile phone is ON), the PMOS transistor 520 of the inverter 500 The power supply potential is applied to the source S, and the ground potential is applied to the source of the NMOS transistor 510.
When the L-level power control signal CONT is input, the NAND circuit 560 outputs the H-level output signal regardless of the signal level of the first input terminal, and the NOR circuit 570 outputs the signal level of the first input terminal. Regardless, an L-level output signal is output. These signals are inverted by the first and second inverter circuits 580 and 590, respectively. An L-level signal is applied to the gate of the NMOS transistor 510, and an H-level signal is applied to the gate of the PMOS transistor 520. Therefore, inverter 500 (output circuit 230) is set so that the output state becomes high impedance.

　このような状態でデータバス１０にHレベルまたはLレベルの信号が転送されても、NMOSトランジスタ５１０及びPMOSトランジスタ５２０においては寄生トランジスタ５３０による電流が流れず、DRAM内部の回路への影響もない。また、NMOSトランジスタ５１０のゲートにはLレベルの信号がPMOSトランジスタ５２０のゲートにはHレベルの信号が与えられているため、NMOSトランジスタ５１０及びPMOSトランジスタ５２０はOFF状態を保ち、消費電流は発生しない。
　なお、上述した実施例においては、入力回路はトランジスタのゲートでデータを受取る例で説明したが、入力保護トランジスタなどがあり、出力回路の例で説明したような寄生ダイオードによる電流が考えられる場合は、入力回路においても出力回路同様に外部電源を供給してトランジスタがONしないよう制御すれば良い。 Even if an H-level or L-level signal is transferred to the data bus 10 in such a state, no current flows through the parasitic transistor 530 in the NMOS transistor 510 and the PMOS transistor 520, and there is no influence on circuits inside the DRAM. In addition, since an L-level signal is supplied to the gate of the NMOS transistor 510 and an H-level signal is supplied to the gate of the PMOS transistor 520, the NMOS transistor 510 and the PMOS transistor 520 maintain an OFF state, and no current consumption occurs. .
In the above-described embodiment, the input circuit has been described as an example in which data is received at the gate of a transistor.However, there is an input protection transistor or the like, and when a current due to a parasitic diode as described in the example of the output circuit can be considered. In the input circuit, similarly to the output circuit, an external power supply may be supplied to control the transistor so as not to be turned on.

この発明の実施例を示すDRAMのブロック図である。FIG. 1 is a block diagram of a DRAM showing an embodiment of the present invention. 携帯電話におけるメモリ構成を示す図である。FIG. 3 is a diagram showing a memory configuration in a mobile phone. 携帯電話においてDRAMを用いようとした場合のメモリ構成を示す図である。FIG. 2 is a diagram illustrating a memory configuration when a DRAM is used in a mobile phone. 入力回路及び出力回路において代表的なインバータを示す回路図である。FIG. 3 is a circuit diagram illustrating a typical inverter in an input circuit and an output circuit. 出力回路において代表的なインバータを示す回路図である。FIG. 3 is a circuit diagram illustrating a typical inverter in the output circuit.

符号の説明Explanation of reference numerals

　２００　DRAM
　２１０　外部電源
　２２０　第１の内部電源回路群
　２３０　出力回路
　２４０　入力回路
　２５０　周辺回路
　２６０　メモリアレイ
　２７０　第２の内部電源回路群 200 DRAM
210 external power supply 220 first internal power supply circuit group 230 output circuit 240 input circuit 250 peripheral circuit 260 memory array 270 second internal power supply circuit group

Claims (7)

　外部電源が供給される外部電源端子と、
　前記外部電源によって駆動され、内部電源電位を発生する内部電源回路と、
　メモリアレイを制御する周辺回路と、
　外部との間でデータ信号を受け渡しする信号受け渡し回路であって、MOS型トランジスタと外部接続用ノードとを有し、このMOS型トランジスタのソースまたはドレインが前記外部接続用ノードに接続された信号受け渡し回路とを有する低消費電力型メモリ回路において、
　前記信号受け渡し回路は外部電源端子に接続され、
　前記周辺回路は、前記内部電源回路に接続され、
　外部から入力される制御信号に応答して、前記内部電源回路は不活性化され、かつ前記信号受け渡し回路は外部電源が供給されたままハイインピーダンス状態に制御される低消費電力型メモリ回路。 An external power supply terminal to which external power is supplied,
An internal power supply circuit driven by the external power supply to generate an internal power supply potential;
A peripheral circuit for controlling the memory array;
A signal transfer circuit for transferring a data signal to and from an external device, comprising a MOS transistor and an external connection node, wherein a source or a drain of the MOS transistor is connected to the external connection node. A low power consumption type memory circuit having
The signal transfer circuit is connected to an external power supply terminal,
The peripheral circuit is connected to the internal power supply circuit,
A low power consumption type memory circuit in which the internal power supply circuit is deactivated in response to a control signal input from the outside, and the signal transfer circuit is controlled to a high impedance state while external power is supplied. 　請求項１記載の低消費電力型メモリ回路をメモリコアとして用いたシステムLSI。 A system LSI using the low power consumption type memory circuit according to claim 1 as a memory core. 　前記低消費電力型メモリ回路の動作制御情報を記憶するモードレジスタを更に有し、このモードレジスタは外部電源により駆動される請求項１記載のメモリ回路または請求項２記載のシステムLSI。 3. The memory circuit according to claim 1, further comprising a mode register for storing operation control information of the low power consumption type memory circuit, wherein the mode register is driven by an external power supply. 　前記動作制御情報は、シンクロナス動作の出力タイミングを決めるレイテンシー、バーストレングス及び出力モードの少なくとも一つを含む請求項３記載のメモリ回路またはシステムLSI。 4. The memory circuit or the system LSI according to claim 3, wherein the operation control information includes at least one of a latency, a burst length, and an output mode for determining an output timing of the synchronous operation. 　外部電源が供給される外部電源端子と、
　前記外部電源によって駆動され、内部電源電位を発生する内部電源回路と、
　この内部電源回路に接続され、メモリアレイを制御する周辺回路と、
　前記外部電源端子に接続され、外部との間でデータ信号を受け渡しする信号受け渡し回路であって、MOS型トランジスタと外部接続用ノードとを有し、このMOS型トランジスタのソースまたはドレインが前記外部接続用ノードに接続された信号受け渡し回路とを有し、
　外部から入力される制御信号に応答して、前記内部電源回路は不活性化され、かつ前記信号受け渡し回路は外部電源が供給されたままハイインピーダンス状態に制御される低消費電力型メモリ回路を準備し、
　前記外部接続用端子をデータバスに接続し、
　前記制御信号を出力するコントローラによって前記低消費電力型メモリ回路を制御する低消費電力型メモリ回路の使用方法。 An external power supply terminal to which external power is supplied,
An internal power supply circuit driven by the external power supply to generate an internal power supply potential;
A peripheral circuit connected to the internal power supply circuit and controlling the memory array;
A signal transfer circuit that is connected to the external power supply terminal and transfers a data signal to and from an external device.The signal transfer circuit includes a MOS transistor and an external connection node, and a source or a drain of the MOS transistor is connected to the external connection terminal. A signal transfer circuit connected to the
In response to a control signal input from the outside, the internal power supply circuit is deactivated, and the signal transfer circuit prepares a low power consumption type memory circuit controlled to a high impedance state while external power is supplied. And
Connecting the external connection terminal to a data bus,
A method of using the low power consumption memory circuit, wherein the low power consumption memory circuit is controlled by a controller that outputs the control signal. 　前記コントローラは前記データバスに接続される請求項５記載の低消費電力型メモリ回路の使用方法。 (6) The method according to claim 5, wherein the controller is connected to the data bus. 　前記データバスには他のメモリも接続される請求項５記載の低消費電力型メモリ回路の使用方法。 6. The method according to claim 5, wherein another memory is also connected to the data bus.
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