JP2003347258A - Polishing method and polishing system - Google Patents

Polishing method and polishing system

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JP2003347258A
JP2003347258A JP2002157952A JP2002157952A JP2003347258A JP 2003347258 A JP2003347258 A JP 2003347258A JP 2002157952 A JP2002157952 A JP 2002157952A JP 2002157952 A JP2002157952 A JP 2002157952A JP 2003347258 A JP2003347258 A JP 2003347258A
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polishing
workpiece
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film thickness
design data
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JP2002157952A
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Japanese (ja)
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Atsushi Otake
大嶽  敦
Kinya Kobayashi
金也 小林
Toshiyuki Arai
利行 荒井
Takahiko Kawasaki
貴彦 川崎
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Constituent Portions Of Griding Lathes, Driving, Sensing And Control (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To effectively manufacture a plurality of kinds of semiconductor products. <P>SOLUTION: On the basis of mask data of a semiconductor wafer of a product kind [A] which has been worked and on the basis of a residual film thickness value which is actually measured, a value of a parameter contained in a basic formula is determined so as to regenerate the characteristic of CMP equipment (S202). By using mask data of a semiconductor wafer of a product kind [B] which becomes an object to be worked and using the basic formula whose parameter value is determined in S202, the optimum polishing time of the semiconductor wafer of the product kind [B] is estimated (S203). After that, an optimum polishing time is estimated by performing similar processing every time when kinds of products to be worked are changed. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体製造プロセ
スに係り、特に、半導体製造プロセスにおいて複数種の
製品を効率的に生産するための技術に関する。
[0001] 1. Field of the Invention [0002] The present invention relates to a semiconductor manufacturing process, and more particularly to a technique for efficiently producing a plurality of types of products in a semiconductor manufacturing process.

【0002】[0002]

【従来の技術】半導体ウエハの平坦化プロセスには、一
般に、化学機械研磨(CMP:chemical mechanical polish
ing)が適用される。半導体ウエハに対するCMPの終点
を決定するための技術として、特表2001−5235
86号公報記載の技術、特表2001−501545号
公報記載の技術、特開平11−186204号公報記載
の技術が知られている。特表2001−523586号
公報記載の技術は、CMPの実験結果とシミュレート結
果(例えば、研磨時間の経過に伴うフィルム厚変化を表
すフィルム厚さプロフィール)とを比較することによっ
て、研磨時間を含むモデル化パラメータを最適化するも
のである。また、特表2001−501545号公報記
載の技術は、研磨前後のウエハの厚さ測定値に基づき線
形推定ファクタを決定し、つぎのウエハに対する研磨時
間をその線形推定ファクタで調整するものである。さら
に、特開平11−186204号公報記載の技術は、ロ
ットの半導体ウエハの研磨前後の膜厚差と研磨時間とか
ら最新の研磨レートを算出し、つぎのロットの半導体ウ
エハの研磨時間を、最新の研磨レートと研磨必要量とに
基づき算出するものである。
2. Description of the Related Art In general, a chemical mechanical polishing (CMP) is used for a planarization process of a semiconductor wafer.
ing) applies. As a technique for determining the end point of CMP for a semiconductor wafer, Japanese Patent Application Laid-Open No. 2001-5235 is disclosed.
The technology described in JP-A-86-86, the technology described in JP-T-2001-501545, and the technology described in JP-A-11-186204 are known. The technology described in JP 2001-523586 A includes a polishing time by comparing an experimental result of CMP with a simulated result (for example, a film thickness profile representing a change in film thickness with the passage of polishing time). This is to optimize the modeling parameters. In addition, the technique described in Japanese Patent Application Laid-Open No. 2001-501545 determines a linear estimation factor based on the measured thickness of a wafer before and after polishing, and adjusts the polishing time for the next wafer with the linear estimation factor. Further, the technology described in Japanese Patent Application Laid-Open No. H11-186204 calculates the latest polishing rate from the difference in film thickness before and after polishing of a semiconductor wafer in a lot and the polishing time, and sets the latest polishing time for the semiconductor wafer in the next lot. And the required polishing amount.

【0003】[0003]

【発明が解決しようとする課題】ところが、特表200
1−523586号公報記載の技術によれば、生産対象
製品の製品種が切り替わるごとに、CMPのシミュレー
ションおよび研磨を繰り返す必要がある。このため、こ
の技術を半導体プロセスに適用した場合、複数種類の半
導体製品を効率的に生産することが困難である。
SUMMARY OF THE INVENTION
According to the technique described in Japanese Patent Application Laid-Open No. 1-523586, it is necessary to repeat the simulation and polishing of the CMP every time the product type of the product to be produced is switched. Therefore, when this technology is applied to a semiconductor process, it is difficult to efficiently produce a plurality of types of semiconductor products.

【0004】また、特表2001−501545号公報
記載の技術、特開平11−186204号公報記載の技
術においては、生産対象製品の製品種が切り替わること
が考慮されていない。このため、これらの技術を、生産
対象製品の製品種が切り替わる場合にそのまま適用する
ことはできない。
Further, in the technology described in Japanese Patent Application Laid-Open No. 2001-501545 and the technology described in Japanese Patent Application Laid-Open No. H11-186204, switching of the product type of a product to be produced is not considered. For this reason, these technologies cannot be applied as they are when the product type of the product to be produced is switched.

【0005】そこで、本発明は、複数種類の半導体製品
の、効率的な生産を可能とすることを目的とする。
Therefore, an object of the present invention is to enable efficient production of a plurality of types of semiconductor products.

【0006】[0006]

【課題を解決するための手段】上記課題を解決するた
め、本発明では、互いに異なる設計データに基づき作成
された第1品種の加工物と第2品種の加工物とを研磨す
る研磨システムにおいて、先に研磨された第1品種の加
工物の形状に相関する寸法を、第2品種の加工物の研磨
に先立ち測定し、その測定値と第1品種の加工物の設計
データと第2品種の加工物の設計データとに基づき、第
2品種の加工物の研磨時間を算出することとした。
According to the present invention, there is provided a polishing system for polishing a first type of workpiece and a second type of workpiece created based on mutually different design data. The dimensions correlated with the shape of the previously polished first type of workpiece are measured prior to polishing of the second type of workpiece, and the measured values, the design data of the first type of workpiece, and the second type of workpiece are measured. Based on the design data of the workpiece, the polishing time of the workpiece of the second type is calculated.

【0007】[0007]

【発明の実施の形態】以下、添付の図面を参照ながら、
本発明の実施の一形態について説明する。
BRIEF DESCRIPTION OF THE DRAWINGS FIG.
An embodiment of the present invention will be described.

【0008】まず、図8により、本実施の形態に係る研
磨システムの概略構成について説明する。
First, a schematic configuration of a polishing system according to the present embodiment will be described with reference to FIG.

【0009】本研磨システムは、搬入系91から搬入さ
れた半導体ウエハを研磨するCMP装置915、CMP
装置915を制御するCMP装置コントローラ914、
研磨済み半導体ウエハの表面の残膜厚を測定する膜厚計
(ここでは、光学式膜厚計)930、膜厚計930を制御
する膜厚計コントローラ931、膜厚計930の出力お
よび新たな製品種の半導体回路の設計データ(GDSIIフォ
ーマットのマスクデータ)に基づき新たな製品種の半導
体ウエハの研磨時間を定める情報処理装置911、スト
レージ912、情報処理装置911の出力データが表示
される表示装置910、ユーザからデータ入力を受け付
ける入力装置(マウス、キーボード等)920、加工対象
が新たな製品種に切り替わる場合にその新たな製品種の
半導体ウエハ上の半導体回路の設計データ等を情報処理
装置911に通信回線111を介して与えるサーバ91
3、が含まれている。なお、ストレージ912には、情
報処理装置911が実行する研磨時間予測処理が定義さ
れたソフトウエアおよび情報処理装置911が実行する
研磨時間予測処理に必要なデータ(CMP装置の特性を
模擬する基礎式のパラメータ初期値、チップ上に定めた
分割領域の重心座標等)が、CD−ROM等の記憶媒体
から、または、通信回線111を介してあらかじめイン
ストールされている。
This polishing system comprises a CMP apparatus 915 for polishing a semiconductor wafer carried in from a carry-in system 91,
A CMP device controller 914 that controls the device 915;
A film thickness gauge that measures the remaining film thickness on the surface of a polished semiconductor wafer
(Here, an optical film thickness meter) 930, a film thickness meter controller 931 for controlling the film thickness meter 930, an output of the film thickness meter 930, and design data (GDSII format mask data) of a semiconductor circuit of a new product type. Information processing device 911, storage 912, display device 910 for displaying output data of information processing device 911, input device for receiving data input from user (mouse, keyboard, etc.) 920, a server 91 that provides, when the processing target is switched to a new product type, design data of a semiconductor circuit on a semiconductor wafer of the new product type to the information processing device 911 via the communication line 111.
3 is included. The storage 912 includes software defining the polishing time prediction processing executed by the information processing device 911 and data necessary for the polishing time prediction processing executed by the information processing device 911 (a basic expression for simulating the characteristics of the CMP apparatus). Parameter initial values, the coordinates of the center of gravity of the divided area defined on the chip, etc.) are installed in advance from a storage medium such as a CD-ROM or via the communication line 111.

【0010】なお、本実施の形態では、研磨システムの
膜厚計930として光学式膜厚計を用いているが、必ず
しも、この通りにする必要はない。例えば、光学式膜厚
計の代わりに、触針式膜厚計、電気抵抗測定式膜厚計お
よび走査型電子顕微鏡のうちのいずれかを用いてもよい
し、光学式膜厚計、触針式膜厚計、電気抵抗測定式膜厚
計および走査型電子顕微鏡のうちの2つ以上の組合せを
用いてもよい。
In the present embodiment, an optical film thickness meter is used as the film thickness meter 930 of the polishing system, but it is not always necessary to do so. For example, instead of the optical film thickness meter, any one of a stylus film thickness meter, an electric resistance measurement film thickness meter and a scanning electron microscope may be used. A combination of two or more of a thickness gauge, an electrical resistance gauge and a scanning electron microscope may be used.

【0011】つぎに、図8の研磨システムの加工対象と
なる製品種の一例について説明する。
Next, an example of a product type to be processed by the polishing system of FIG. 8 will be described.

【0012】加工対象となる各製品種の半導体ウエハに
は、テストチップが作り込まれている。各製品種の半導
体ウエハのテストチップには、それぞれ、図5に示すよ
うに、露光マスクパターンを用いて配線400が形成さ
れ、さらに、予め定めた膜厚H0の酸化膜401が配線
400上に堆積されている。酸化膜401の表面には、
配線400の膜厚と同程度の高さの段差h0が生じるた
め、この酸化膜401が、図8の研磨システムが行う研
磨プロセスにおける研磨対象となる。
Test chips are formed on the semiconductor wafer of each product type to be processed. Wirings 400 are formed on the test chips of the semiconductor wafers of the respective product types using an exposure mask pattern as shown in FIG. 5, and an oxide film 401 having a predetermined film thickness H0 is formed on the wirings 400. Has been deposited. On the surface of the oxide film 401,
Since a step h0 having a height substantially equal to the thickness of the wiring 400 is generated, the oxide film 401 is to be polished in the polishing process performed by the polishing system of FIG.

【0013】図4に示すように、このような各製品種の
半導体ウエハに作りこまれたテストチップ31を仮想的
に複数の領域32に分割し、各分割領域32の識別番号
(j=1,2,..,m)および重心座標rjの対応情報がス
トレージ901にあらかじめ格納してある。10mm×
10mmのテストチップであれば、例えば、10000
個の、100μm×100μmの正方形領域にチップを
分割すればよい(図4参照)。そして、これらの分割領域
の重心座標のなかから、複数個(n個)の座標を選択し、
それらの座標も、膜厚計による測定位置の座標としてあ
らかじめストレージ901に格納しておく。つぎに、図
1により、図8の研磨システムを用いて実行される研磨
プロセスの概要について説明する。ここでは、加工対象
の半導体ウエハの製品種が、「A」から「B」に切り替わ
り、さらに「B」から「C」に切り替わる場合を例に挙げ
る。
As shown in FIG. 4, the test chip 31 formed on the semiconductor wafer of each product type is virtually divided into a plurality of regions 32, and the identification number of each divided region 32
(j = 1, 2,..., m) and the corresponding information of the barycentric coordinates rj are stored in the storage 901 in advance. 10mm ×
If the test chip is 10 mm, for example, 10,000
The chip may be divided into a plurality of 100 μm × 100 μm square areas (see FIG. 4). Then, a plurality (n) of coordinates are selected from the barycentric coordinates of these divided regions,
These coordinates are also stored in the storage 901 in advance as the coordinates of the position measured by the film thickness meter. Next, an outline of a polishing process performed using the polishing system of FIG. 8 will be described with reference to FIG. Here, a case where the product type of the semiconductor wafer to be processed is switched from “A” to “B” and further switched from “B” to “C” will be described as an example.

【0014】制御装置914の制御下において、CMP
装置915が、製品種「A」に属する半導体ウエハを順次
研磨する(S200)。その後、製品種「A」に属する研磨
済み半導体ウエハのなかから、無作為に所定枚数(複数
枚)の半導体ウエハが膜厚測定対象として選定される
と、情報処理装置911は、測定位置の座標をストレー
ジから読み出し、それらの座標を含む指令を膜厚計コン
トローラ931に与える。なお、本実施の形態では、膜
厚計による測定点を4点とし、4つの座標rs,rk,rl,
mを含む指令が膜厚計コントローラ931に与えられ
ることとする。膜厚計コントローラ931は、この指令
に含まれていた4つの座標rs,rk,rl,rmにより定ま
る測定位置で、各膜厚測定対象の半導体ウエハの表面の
残膜厚をそれぞれ測定する(S201)。なお、ここで
は、製品種「A」に属する研磨済み半導体ウエハのなかか
ら膜厚測定対象を選定するようにしているが、製品種
「A」に属する研磨済み半導体ウエハのすべてを膜厚測定
対象とするようにしてもよい。
Under the control of the controller 914, the CMP
The apparatus 915 sequentially polishes semiconductor wafers belonging to the product type “A” (S200). After that, when a predetermined number (a plurality of) of semiconductor wafers are randomly selected as film thickness measurement targets from among the polished semiconductor wafers belonging to the product type “A”, the information processing device 911 sets the coordinates of the measurement position. Is read from the storage, and a command including those coordinates is given to the film thickness gauge controller 931. In the present embodiment, four points are measured by the film thickness meter, and four coordinates r s , r k , r l ,
command including a r m is the be given in the film thickness meter controller 931. Thickness gauge controller 931, four coordinates r s contained in this command, r k, r l, the measurement position determined by r m, respectively remaining film thickness of the surface of each film thickness measurement target semiconductor wafer The measurement is performed (S201). In this case, the thickness measurement target is selected from among the polished semiconductor wafers belonging to the product type “A”, but all the polished semiconductor wafers belonging to the product type “A” are subjected to the thickness measurement. You may make it.

【0015】情報処理装置911は、すべての膜厚測定
対象の測定データを膜厚計コントローラ931を介して
受け付けると、測定位置の座標rs,rk,rl,rmごと
に、すべての膜厚測定対象の測定データの平均値He
(1),He(2),He(3),He(4)を算出し、それら平
均値を、各測定位置における実測膜厚データとしてスト
レージ912に格納する。
The information processing apparatus 911 has received all of the thickness of the measuring object the measurement data through the thickness gauge controller 931, coordinates r s of the measurement position, r k, r l, for each r m, all Average value He of measured data of film thickness measurement target
(1), He (2), He (3), He (4) are calculated, and their average values are stored in the storage 912 as actual measured film thickness data at each measurement position.

【0016】その後、製品種「A」の半導体回路の設計デ
ータa(GDSIIフォーマット)、製品種「A」のパラメータ
初期値、および、各測定位置における実測膜厚データH
e(1),He(2),He(3),He(4)をストレージ91
2から読み込み、これらのデータに基づきCMP装置9
15の研磨特性を再現する。具体的には、製品種「A」の
半導体回路の設計データaを用いて得られるシミュレー
ション結果と各測定位置における実測膜厚データとの誤
差関数が最小になるように、CMP装置915の研磨特
性を模擬する基礎式に含まれるパラメータの値を決定す
る(S202)。
Thereafter, the design data a (GDSII format) of the semiconductor circuit of the product type “A”, the parameter initial values of the product type “A”, and the measured film thickness data H at each measurement position
e (1), He (2), He (3), He (4) are stored in the storage 91.
2 and the CMP device 9 based on these data.
15 polishing characteristics are reproduced. Specifically, the polishing characteristics of the CMP apparatus 915 are set so that the error function between the simulation result obtained using the design data a of the semiconductor circuit of the product type “A” and the actually measured film thickness data at each measurement position is minimized. Are determined (S202).

【0017】このようにしてパラメータ値を決定する
と、情報処理装置911は、つぎの加工対象に関するデ
ータの送信リクエストをサーバ913に送信する。この
送信リクエストに応じて、サーバ913が、つぎの加工
対象となる製品種「B」の半導体回路の設計データb(GDS
IIフォーマット)およびパラメータ初期値を返信する
と、情報処理装置911は、それらのデータをストレー
ジ912に格納するともに、製品種「B」の半導体回路の
設計データbとS202でパラメータ値を定めた基礎式
とを用いて、製品種「B」に属する半導体ウエハの最適研
磨時間(半導体ウエハ表面の残膜厚を所期の値にするま
での研磨時間)を予測する(S203)。情報処理装置9
11は、このとき予測した最適研磨時間を、ストレージ
912に格納しておき、適当なタイミングとなったらス
トレージ912から読み出してCMP装置コントローラ
914に与える。これにより、CMP装置コントローラ
914の制御下において、CMP装置915は、製品種
「B」に属する半導体ウエハを最適研磨時間だけ研磨する
(S204)。
When the parameter values are determined in this way, the information processing device 911 transmits a request for transmitting the next data to be processed to the server 913. In response to the transmission request, the server 913 transmits the design data b (GDS) of the semiconductor circuit of the product type “B” to be processed next.
When the information processing device 911 returns the data and the parameter initial value, the information processing device 911 stores the data in the storage 912, and the design data b of the semiconductor circuit of the product type “B” and the basic formula that determines the parameter value in S202. The optimal polishing time of the semiconductor wafer belonging to the product type “B” (polishing time until the remaining film thickness on the surface of the semiconductor wafer is reduced to an expected value) is predicted by using (S203). Information processing device 9
The storage 11 stores the optimum polishing time predicted at this time in the storage 912, and reads out the optimum polishing time from the storage 912 at an appropriate timing, and gives it to the CMP device controller 914. Thus, under the control of the CMP apparatus controller 914, the CMP apparatus 915 polishes the semiconductor wafer belonging to the product type “B” for the optimal polishing time.
(S204).

【0018】その後、製品種「B」に属する研磨済み半導
体ウエハのなかから、無作為に所定枚数(複数枚)の半導
体ウエハが膜厚測定対象として選定されると、情報処理
装置911は、4点の測定位置の座標rs,rk,rl,rm
をストレージから読み出し、それらの座標rs,rk,rl,
mを含む指令を膜厚計コントローラ931に与える。
膜厚計コントローラ931は、この指令に含まれていた
座標rs,rk,rl,rmにより定まる測定位置で、各膜厚
測定対象の半導体ウエハの表面上の残膜厚を測定する
(S205)。なお、ここでは、製品種「B」に属する研磨
済み半導体ウエハのなかから膜厚測定対象を選定するよ
うにしているが、製品種「B」に属する研磨済み半導体ウ
エハのすべてを膜厚測定対象とするようにしてもよい。
After that, when a predetermined number (a plurality of) of semiconductor wafers are randomly selected from among the polished semiconductor wafers belonging to the product type “B” as film thickness measurement targets, the information processing device 911 sets coordinates r s of the measurement position of the point, r k, r l, r m
Are read from storage and their coordinates r s , r k , r l ,
It gives a command containing the r m in thickness meter controller 931.
Thickness gauge controller 931, the coordinate r s contained in this command, r k, r l, the measurement position determined by r m, measuring the remaining film thickness on the surface of each film thickness measurement target semiconductor wafer
(S205). In this case, the thickness measurement target is selected from among the polished semiconductor wafers belonging to the product type “B”, but all the polished semiconductor wafers belonging to the product type “B” are subjected to the thickness measurement. You may make it.

【0019】情報処理装置911は、すべての膜厚測定
対象の測定データを膜厚計コントローラ931を介して
受け付けると、測定位置の座標rs,rk,rl,rmごと
に、すべての膜厚測定対象の測定データの平均値He
(1),He(2),He(3),He(4)を算出し、それらの
平均値He(1),He(2),He(3),He(4)を、各測
定位置における実測膜厚データとしてストレージ912
に格納する。
The information processing apparatus 911 has received all of the thickness of the measuring object the measurement data through the thickness gauge controller 931, coordinates r s of the measurement position, r k, r l, for each r m, all Average value He of measured data of film thickness measurement target
(1), He (2), He (3), He (4) are calculated, and their average values He (1), He (2), He (3), He (4) are calculated at each measurement position. Storage 912 as measured film thickness data in
To be stored.

【0020】その後、情報処理装置911は、つぎの加
工対象となる製品種「B」の半導体回路の設計データbお
よびのパラメータ初期値、各測定位置における実測膜厚
データHe(1),He(2),He(3),He(4)をストレ
ージ912から読み込み、これらのデータに基づきCM
P装置の研磨特性を再現する。具体的には、製品種「B」
の半導体回路の設計データbを用いて得られるシミュレ
ーション結果と、膜厚計930による測定データとの誤
差関数が最小になるように、CMP装置の研磨特性を模
擬する基礎式に含まれるパラメータ値を決定する(S2
06)。
After that, the information processing device 911 sets the design data b and the parameter initial values of the semiconductor circuit of the product type “B” to be processed next, and the measured film thickness data He (1), He ( 2), He (3), and He (4) are read from the storage 912, and a CM is read based on these data.
Reproduce the polishing characteristics of the P device. Specifically, product type "B"
The parameter values included in the basic equation simulating the polishing characteristics of the CMP apparatus are set so that the error function between the simulation result obtained using the design data b of the semiconductor circuit of FIG. Determine (S2
06).

【0021】このようにしてパラメータ値を決定する
と、情報処理装置911は、つぎの加工対象に関するデ
ータの送信リクエストをサーバ913に送信する。この
送信リクエストに応じて、サーバ913が、つぎの加工
対象になる製品種「C」の半導体回路の設計データc(GDS
IIフォーマット)およびパラメータ初期値を返信する
と、情報処理装置911は、それらのデータをストレー
ジ912に格納するとともに、製品種「C」の設計データ
cとS206でパラメータを定めた基礎式とを用いて、
製品種「C」に属する半導体ウエハの最適研磨時間を予測
する(S207)。情報処理装置911は、このとき予測
した最適研磨時間を、ストレージ912に一旦格納して
おき、適当なタイミングとなったら、ストレージ912
から読み出してCMP装置コントローラ914に与え
る。これにより、CMP装置コントローラ914の制御
下において、CMP装置915は、製品種「C」に属する
半導体ウエハを最適研磨時間だけ研磨する。
When the parameter values are determined in this way, the information processing device 911 transmits a data transmission request for the next processing target to the server 913. In response to the transmission request, the server 913 transmits the design data c (GDS) of the semiconductor circuit of the product type “C” to be processed next.
(II format) and the parameter initial values, the information processing device 911 stores the data in the storage 912, and also uses the design data c of the product type “C” and the basic formula that defines the parameters in S206. ,
The optimal polishing time of the semiconductor wafer belonging to the product type “C” is predicted (S207). The information processing apparatus 911 temporarily stores the optimum polishing time predicted at this time in the storage 912, and when appropriate timing, the storage 912
And gives it to the CMP device controller 914. Thus, under the control of the CMP apparatus controller 914, the CMP apparatus 915 polishes the semiconductor wafer belonging to the product type “C” for the optimal polishing time.

【0022】その後、加工対象が「C」から別の製品種に
さらに切り替わる場合には、情報処理装置911は、S
205〜S207と同様な処理を実行する。
Thereafter, when the processing object is further switched from “C” to another product type, the information processing device 911 sends
The same processing as in steps S205 to S207 is executed.

【0023】このような処理によれば、加工対象の製品
種が切り替わる場合、加工済み製品種の設計データと実
測膜厚データとに基づき基礎式のパラメータを決定し、
新たに加工対象とする製品種の最適研磨時間を、その基
礎式を用いて予測することができる。この予測結果をC
MPプロセスにフィードフォワードすることによって、
新たな製品種の最適研磨時間を定めるためのCMP実験
を事前に行う必要がなくなる、このため、CMP装置の
加工対象の製品種をスムーズに切り替えることができ
る。したがって、本実施の形態に係る研磨システムを、
半導体製造プロセスの平坦化プロセスに適用すれば、複
数種類の半導体製品を効率的に生産することができるよ
うになる。例えば、多品種少量生産を効率的に遂行する
ことができる。
According to such processing, when the product type to be processed is switched, the parameters of the basic formula are determined based on the design data of the processed product type and the actually measured film thickness data,
The optimum polishing time of the product type to be newly processed can be predicted using the basic formula. This prediction result is C
By feeding forward to the MP process,
There is no need to perform a CMP experiment in advance to determine the optimal polishing time for a new product type. Therefore, it is possible to smoothly switch the product type to be processed by the CMP apparatus. Therefore, the polishing system according to the present embodiment,
When applied to a planarization process in a semiconductor manufacturing process, a plurality of types of semiconductor products can be efficiently produced. For example, high-mix low-volume production can be efficiently performed.

【0024】なお、本実施の形態においては、膜厚計に
よる測定データが、膜厚計コントローラ931から情報
処理装置911に送信されることとしているが、必ずし
も、このようにする必要はない。例えば、作業者が、膜
厚計による測定データを入力装置920から入力するよ
うにしてもよい。また、作業者が、膜厚計による測定デ
ータを、可搬型記憶媒体(フレキシブルディスク等)に記
憶させ、その可搬型記憶媒体から情報処理装置911に
読み込ませるようにしてもよい。また、基礎式に含まれ
るパラメータの初期値も、これらの方法によって情報処
理装置911に与えられるようにしてもよい。また、本
実施の形態では、最適研磨時間をCMP装置コントロー
ラ914だけに出力しているが、必要に応じて、情報処
理装置911から、表示装置910、サーバ913等に
最適研磨時間が出力されるようにしてもよい。
In this embodiment, the data measured by the thickness gauge is transmitted from the thickness gauge controller 931 to the information processing device 911, but this is not always necessary. For example, the operator may input measurement data from the film thickness meter from the input device 920. In addition, the operator may store the measurement data obtained by the thickness gauge in a portable storage medium (such as a flexible disk) and read the data from the portable storage medium into the information processing device 911. Further, the initial values of the parameters included in the basic formula may be given to the information processing device 911 by these methods. Further, in the present embodiment, the optimal polishing time is output only to the CMP device controller 914, but the optimal polishing time is output from the information processing device 911 to the display device 910, the server 913, and the like as necessary. You may do so.

【0025】つぎに、図2により、情報処理装置が実行
する研磨時間予測処理の詳細について説明する。なお、
酸化膜に関するシミュレーションにおける理論式は多数
存在しているが、ここでは、「半導体CMP技術」土肥俊
郎編著,P162〜、B.Stine et.al. "A closed-form analy
tic model for ILD thickness variation in CMP proce
ss",Prc. CMP-MIC,Santa Clara(Feb.'97)に記載されて
いる基礎式の変形を用いることとする。まず、製品種
「A」の半導体回路の設計データaをストレージから読み
込み、配線の形成に使用した露光マスクデータを、その
設計データaから抽出する (S300)。なお、このと
き抽出した露光マスクデータは、配線の位置を1nm〜
10nmの精度で検出することができるものである。図
3に示すように、配線とその上に堆積させた酸化膜とで
は、表面形状が相違している。具体的には、酸化膜の凸
領域(白色パターン401)が、配線の凸領域(白色パタ
ーン400)よりも広くなる。そこで、酸化膜の表面形
状を、S300で抽出したマスクデータに基づき予測す
る(S301)。なお、この予測には、例えば、特開平1
1−186205号公報の技術を用いることができる。
その予測結果に基づき、テストチップの各分割領域32
内における、酸化膜の凸領域の占める面積率(ρj)(以
下、密度と呼ぶ)を算出し、それらを、分割領域の識別
番号jに対応付けてストレージ912に格納する(S3
02)。
Next, the details of the polishing time prediction processing executed by the information processing apparatus will be described with reference to FIG. In addition,
Although there are many theoretical formulas in the simulation of an oxide film, here, "Semiconductor CMP Technology" edited by Toshio Dohi, P162-, B. Stine et.al. "A closed-form analysis
tic model for ILD thickness variation in CMP proce
ss ", Prc. CMP-MIC, Santa Clara (Feb. '97). First, the design data a of the semiconductor circuit of the product type" A "is read from the storage. Then, the exposure mask data used for forming the wiring is extracted from the design data a (S300). The exposure mask data extracted at this time indicates that the position of the wiring is 1 nm to
It can be detected with an accuracy of 10 nm. As shown in FIG. 3, the wiring and the oxide film deposited thereon have different surface shapes. Specifically, the convex region of the oxide film (white pattern 401) is wider than the convex region of the wiring (white pattern 400). Therefore, the surface shape of the oxide film is predicted based on the mask data extracted in S300 (S301). In addition, this prediction includes, for example,
The technology of 1-186205 can be used.
Based on the prediction result, each divided region 32 of the test chip
, The area ratio (ρj) (hereinafter referred to as density) occupied by the convex region of the oxide film is calculated and stored in the storage 912 in association with the identification number j of the divided region (S3).
02).

【0026】つぎに、各測定位置における実測膜厚デー
タHe(1),He(2),He(3),He(4)をストレージ
912から読み込み(S303)、さらに、パラメータ初
期値(後述のRc,K,1/τ)および各分割領域の重心座
標rjをストレージ912から読み込む(S304)。そ
して、各分割領域における密度ρjを、次式によって平
均化パターン密度ρ'jに変換する(S305)。なお、こ
こで求めた、各分割領域の平均化パターン密度ρ'jが、
表示装置910に表示されるようにしてもよい。 ρ'j=Σr'{F(rj+r',Rc)(ρj(rj+r'))}/Σr'{F(rj+r',R
c)} F(r,rc):ガウス型関数、2次関数、指数関数等の
応力関数(ここではガウス型関数を用いる) Rc :応力関数Fの半値幅(酸化膜CMPの場
合、数mm)Rcが大きくなるほど、注目点から離れた
部位の密度ρjが研磨速度に寄与する。
Next, the measured film thickness data He (1), He (2), He (3), and He (4) at each measurement position are read from the storage 912 (S303), and the parameter initial values (described later) are read. Rc, K, 1 / τ) and the barycentric coordinates rj of each divided area are read from the storage 912 (S304). Then, the density ρ j in each divided region is converted into an averaged pattern density ρ ′ j by the following equation (S305). Note that the averaged pattern density ρ ′ j of each divided region obtained here is
The information may be displayed on the display device 910. ρ ' j = Σr' {F (r j + r ', Rc) (ρ j (r j + r'))} / Σr '{F (r j + r', R
c)} F (r, rc): stress function such as Gaussian function, quadratic function, exponential function, etc. (here, a Gaussian function is used) Rc: half width of stress function F (several mm in case of oxide film CMP) ) As Rc increases, the density ρj of a portion away from the point of interest contributes to the polishing rate.

【0027】r' :Rcよりも十分大きな値。 このようにして求めた、各分割領域の平均化パターン密
度ρ'jのうち、膜厚計930による各測定位置を重心と
する分割領域の平均化パターン密度と研磨時間とを、研
磨時間tと研磨後の残膜厚Hjとの関数(次式:以下、
モデルと呼ぶ)に代入することによって、各測定位置の
研磨済み酸化膜の残膜厚の予測値(以下、予測膜厚デー
タと呼ぶ)Hjを算出する(S306)。
R ': a value sufficiently larger than Rc. Of the averaged pattern densities ρ′j of the divided regions obtained in this way, the averaged pattern density and the polishing time of the divided regions with each measurement position by the thickness gauge 930 as the center of gravity are represented by the polishing time t and Function with the remaining film thickness Hj after polishing (the following equation:
Then, a predicted value (hereinafter, referred to as predicted film thickness data) Hj of the remaining film thickness of the polished oxide film at each measurement position is calculated by substituting the values into a model (referred to as a model) (S306).

【0028】(A)t<tc(=ρ'j 2・h0/K)の場合 Hj=H0-[tc・K/ρ'j+K・(t-tc)+(1-ρ'j)・h1・(1-exp(-(t-t
c)/τ)] (B)t≧tc(=ρ'j 2・h0/K)の場合 Hj=H0-Kt/ρ'j ここで、β:Preston定数 V:研磨パッドとウエハとの接触速度 K:パターン密度100%の場合の研磨速度 G:研磨パッドのヤング率 P:研磨パッドとウエハとの間の圧力 d:研磨パッドの厚さ H0:研磨前の酸化膜の膜厚 h0:研磨前の酸化膜表面の段差(=配線膜厚)h1=h
0・(1−ρ'j) 1/τ=β・V・G/d=K・G/(P・d) 以上のシミュレーションの結果得られた、各測定位置に
おける予測膜厚データHs,Hk,Hl,Hm(=H(1),
H(2),H(3),H(4))と各測定位置における実測膜厚
データHe(1),He(2),He(3),He(4)とを以下
の誤差関数に代入し、その結果得られた値Cvと規定値
(例えば10nm)とを比較する(S308)。 その結果、誤差関数の値Cvが規定値よりも大きけれ
ば、各パラメータRc,K,1/τ(=K・G/(P・d))の値を変
更してから、再度、再度、S306以降の処理を実行す
る(S309)。各パラメータの変更は、例えば、最小二
乗法によって行うことができる。1/τおよびKについ
ては、パラメータに関する微分式が得られるため、線形
最小二乗法による変更を行うことができる。なお、本実
施の形態では、Rc、Kおよび1/τの値を変更してい
るが、Rc、K、Gおよびdの値を変更してもよい。
(A) When t <tc (= ρ ′ j 2 · h0 / K), Hj = H0− [tc · K / ρ ′ j + K · (t-tc) + (1−ρ ′ j )・ H1 ・ (1-exp (-(tt
c) / τ)] (B) In the case of t ≧ tc (= ρ ′ j 2 · h0 / K), Hj = H0−Kt / ρ ′ j where β: Preston constant V: contact between polishing pad and wafer Speed K: Polishing speed when pattern density is 100% G: Young's modulus of polishing pad P: Pressure between polishing pad and wafer d: Thickness of polishing pad H0: Thickness of oxide film before polishing h0: Polishing Step on previous oxide film surface (= wiring thickness) h1 = h
0 · (1−ρ ′ j ) 1 / τ = β · VG · d = KG / (P · d) Predicted film thickness data Hs, Hk at each measurement position obtained as a result of the above simulation. , Hl, Hm (= H (1),
H (2), H (3), H (4)) and the measured film thickness data He (1), He (2), He (3), He (4) at each measurement position into the following error function. Substituting, resulting value Cv and specified value
(For example, 10 nm) (S308). As a result, if the value Cv of the error function is larger than the specified value, the values of the respective parameters Rc, K, 1 / τ (= KG / (PD)) are changed, and then S306 is performed again. The subsequent processing is executed (S309). The change of each parameter can be performed by, for example, the least squares method. As for 1 / τ and K, a differential equation relating to the parameter is obtained, so that the change can be performed by the linear least squares method. Although the values of Rc, K, and 1 / τ are changed in the present embodiment, the values of Rc, K, G, and d may be changed.

【0029】一方、誤差関数の値Cvが規定値以下であ
った場合、すなわち、収束した場合には、S306およ
びS307で用いたパラメータセットRc,K,1/τ
(最適パラメータセット)を用いて、さらに全分割領域に
おける予測膜厚データHjを算出し、その算出結果をス
トレージ内のファイルに出力する(S310)。そして、
つぎの加工対象となる製品種「B」の半導体回路の設計デ
ータbをストレージから読み込み、配線の形成に使用し
た露光マスクデータを、その設計データbから抽出する
(S311)。そのマスクデータと、S306で用いた
モデルと、最適パラメータセットとを用いて最適研磨時
間を算出する(S312)。具体的には、チップ内の所定
の位置(座標r'')における膜厚が設定膜厚z''[nm]にな
るまでの研磨時間t''を、つぎの加工対象となる製品種
「B」の最適研磨時間として算出する。ただし、モデル
は、厳密解を得ることができないため、ニュートン法、
二分法等の数値解法を用いて解く必要がある。
On the other hand, when the value Cv of the error function is equal to or less than the specified value, that is, when the value converges, the parameter sets Rc, K, 1 / τ used in S306 and S307 are used.
Using (optimal parameter set), the predicted film thickness data Hj in all the divided regions is calculated, and the calculation result is output to a file in the storage (S310). And
The design data b of the semiconductor circuit of the product type “B” to be processed next is read from the storage, and the exposure mask data used for forming the wiring is extracted from the design data b.
(S311). The optimal polishing time is calculated using the mask data, the model used in S306, and the optimal parameter set (S312). Specifically, the polishing time t ″ until the film thickness at a predetermined position (coordinate r ″) in the chip reaches the set film thickness z ″ [nm] is determined by the product type “ B ”is calculated as the optimum polishing time. However, since the model cannot obtain an exact solution, Newton's method,
It is necessary to solve using a numerical solution such as the bisection method.

【0030】以上の研磨時間予測処理を研磨プロセスに
適用することの妥当性を検討するため、Al配線(配線
膜厚500nm)とAl配線を被覆したO3−TEOS酸
化膜(H0=1000nm)とを有する10mm×10m
mのテストチップ(チップ端部における設定膜厚350
nm)が形成される製品種「A」「B」を用いて実験を行っ
た。なお、テストチップに設定する分割領域を、100
00個の、100μm×100μmの正方形分割領域と
し、膜厚計による測定位置を4点とし、S307で用い
る規定値を10nmとした。
In order to examine the validity of applying the above polishing time prediction processing to the polishing process, an Al wiring (wiring thickness 500 nm) and an O 3 -TEOS oxide film (H0 = 1000 nm) covering the Al wiring were examined. 10 mm x 10 m with
m test chip (setting film thickness 350 at the chip end)
The experiment was performed using the product types “A” and “B” on which nm) were formed. It should be noted that the divided area set in the test chip is 100
00 square divided areas of 100 μm × 100 μm were set at four measurement positions with a film thickness meter, and the specified value used in S307 was 10 nm.

【0031】まず、S310で、製品種「A」のテストチ
ップの全分割領域における予測膜厚データHjが得られ
た時点で、製品種「A」のテストチップの全分割領域にお
ける膜厚を膜厚計で測定した。そして、製品種「A」のテ
ストチップの全分割領域における予測膜厚データと、製
品種「A」のテストチップの全分割領域における実測膜厚
データとを、同一グラフ上に、値の小さな順番にプロッ
トした。その結果、図6に示すようなグラフが得られ
た。誤差関数の値が10nm以下となるように定めたパ
ラメータセットRc,K,1/τを用いることによって、
チップの全領域における膜厚分布を、膜厚実測値と10
nm〜15nm程度の誤差で再現できることが、このグ
ラフより確認された。また、S312において、ニュー
トン法を用いて、製品「B」の最適研磨時間を算出したと
ころ、122sとなった。この最適研磨時間だけ製品
「B」のO3−TEOS酸化膜を研磨し、チップ端部にお
ける残膜厚を測定した。その測定値と設定膜厚との誤差
を算出した、12nm程度に抑制されていることがわか
った。
First, at step S310, when the predicted film thickness data Hj in all the divided regions of the test chip of the product type “A” is obtained, the film thickness in the divided regions of the test chip of the product type “A” is measured. It was measured with a thickness gauge. Then, the predicted film thickness data in all divided regions of the test chip of the product type “A” and the measured film thickness data in all divided regions of the test chip of the product type “A” are plotted on the same graph in the order of smaller values. Are plotted. As a result, a graph as shown in FIG. 6 was obtained. By using a parameter set Rc, K, 1 / τ determined such that the value of the error function is 10 nm or less,
The film thickness distribution over the entire area of the chip was determined by comparing the measured film thickness with the measured film thickness.
It was confirmed from this graph that the reproduction was possible with an error of about nm to 15 nm. In S312, the optimum polishing time of the product “B” was calculated using the Newton method, and it was 122 s. The O 3 -TEOS oxide film of the product “B” was polished for this optimum polishing time, and the remaining film thickness at the chip end was measured. The error between the measured value and the set film thickness was calculated and found to be suppressed to about 12 nm.

【0032】これらのことから、以上の研磨時間予測処
理によれば、CMP装置の研磨特性が精度よく再現さ
れ、かつ、製品種「B」の最適研磨時間として適正な値が
得られることが確認された。
From the above, it was confirmed that the polishing time prediction processing described above accurately reproduced the polishing characteristics of the CMP apparatus and obtained an appropriate value as the optimum polishing time for the product type "B". Was done.

【0033】以上、単層の配線層を有するチップ(図5
参照)が作り込まれた半導体ウエハを加工対象とする場
合について説明したが、本実施の形態に係る研磨時間予
測処理は、多層配線層を有するチップが作り込まれた半
導体ウエハにも適用可能である。しかし、図9に示すよ
うに、多層配線層(ここでは一例として3層)の最上層7
6の表面には、最上層76に含まれているAl配線73
の影響だけでなく、Al配線71,72を含む下層74,
75の影響も受けて段差が生じている、このため、この
ような多層配線層を有する半導体ウエハを加工対象とす
る場合には、Al配線を含む配線層74,75,76の厚
さ分布を足し合せ、その結果得られた厚さ分布から、研
磨前の段差h0を求める必要がある。なお、多層配線層
のなかに、段差に影響を与えない層(例えば、厚さ分布
の小さな層)が介在している場合には、その層の厚さ分
布は、必ずしも、Al配線を含む配線層の厚さ分布に足
し合せる必要はない。
As described above, a chip having a single wiring layer (FIG. 5)
Although the description has been given of the case where the semiconductor wafer with the built-in semiconductor wafer is to be processed, the polishing time prediction processing according to the present embodiment is also applicable to a semiconductor wafer with a built-in chip having a multilayer wiring layer. is there. However, as shown in FIG. 9, the uppermost layer 7 of the multilayer wiring layer (here, three layers as an example) is used.
6, the Al wiring 73 included in the uppermost layer 76 is formed.
Of the lower layers 74, including the Al wirings 71, 72,
Steps are also caused by the influence of 75. Therefore, when a semiconductor wafer having such a multilayer wiring layer is to be processed, the thickness distribution of the wiring layers 74, 75, and 76 including the Al wiring is changed. It is necessary to obtain the step h0 before polishing from the thickness distribution obtained as a result of the addition. When a layer that does not affect the step (for example, a layer having a small thickness distribution) is interposed in the multilayer wiring layer, the thickness distribution of the layer is not necessarily a wiring including the Al wiring. It is not necessary to add to the layer thickness distribution.

【0034】その他については上述の場合と同様な条件
を用いて、3層の配線層を有する10mm×10mmの
テストチップが作り込まれた半導体ウエハの最適研磨時
間を求め、その最適研磨時間だけ3層の配線層を研磨し
た。これにより、3層の配線層が約800nm研磨され
た。そして、研磨後の半導体ウエハの全分割領域(10
000個)の残膜厚を測定し、その実測膜厚データとシ
ミュレーションによる予測膜厚データとを比較したとこ
ろ、誤差が10nm程度に抑制されていることが確認さ
れた。このことから、本実施の形態に係る研磨時間予測
処理は、積層膜の平坦化プロセスにも適用可能であるこ
とが判る。ところで、以上においては、膜厚計による複
数の測定位置をあらかじめ任意に定めることとしたが、
一定のルールにしたがって、膜厚計による測定位置を定
めることにしてもよい。例えば、膜厚計による膜厚測定
処理の効率化を図るために、膜厚計による測定位置を減
らしたい場合には、研磨後の残膜厚が最も大きく位置r
maxおよび最も小さくなる位置rminを、配線の露
光マスクデータを用いたシミュレーションによってあら
かじめ予測し、それら2つの位置を、膜厚計による測定
位置とすることが望ましい。このような2つの位置を測
定位置とすることの妥当性を検討するため、Al配線
(配線膜厚500nm)とAl配線を被覆したO3−TE
OS酸化膜(H0=1000nm)とを有する10mm×
10mmのテストチップ(チップ端部における設定膜厚
350nm)が形成される製品種を用いて実験を行っ
た。なお、テストチップに設定する分割領域を、100
00個の、100μm×100μmの正方形分割領域と
し、膜厚計による測定位置を、研磨後の残膜厚が最大に
なる位置rmaxと最小になる位置rminの2点と
し、S307で用いる規定値を、10nmとした。
Otherwise, under the same conditions as in the above case, the optimum polishing time of a semiconductor wafer on which a 10 mm × 10 mm test chip having three wiring layers is formed is determined. The wiring layers were polished. As a result, the three wiring layers were polished by about 800 nm. Then, all divided regions (10
The remaining film thickness was measured, and the measured film thickness data was compared with the predicted film thickness data obtained by simulation. It was confirmed that the error was suppressed to about 10 nm. From this, it is understood that the polishing time estimation processing according to the present embodiment can be applied to the planarization process of the stacked film. By the way, in the above description, a plurality of measurement positions by the film thickness meter are arbitrarily determined in advance.
The measurement position by the film thickness meter may be determined according to a certain rule. For example, in order to increase the efficiency of the film thickness measurement process using the film thickness meter, when it is desired to reduce the measurement position using the film thickness meter, the position r where the residual film thickness after polishing is the largest is obtained.
It is preferable that the maximum and the minimum position rmin are predicted in advance by a simulation using the exposure mask data of the wiring, and these two positions are measured positions by the film thickness meter. In order to examine the validity of using these two positions as measurement positions, an Al wiring
(Wiring thickness 500 nm) and O 3 -TE coated with Al wiring
10 mm × with OS oxide film (H0 = 1000 nm)
An experiment was performed using a product type in which a test chip of 10 mm (a set film thickness at the chip end portion was 350 nm) was formed. It should be noted that the divided area set in the test chip is 100
00 square divided areas of 100 μm × 100 μm, the measurement positions by the film thickness meter are two points rmax where the remaining film thickness after polishing is maximum and rmin where the remaining film thickness is minimum, and the specified value used in S307 is , And 10 nm.

【0035】そして、研磨後のテストチップの全分割領
域において残膜厚を膜厚計で測定した。その結果、テス
トチップの全分割領域について、実測膜厚データと、最
適パラメータセットを用いて得られた予測膜厚データと
の誤差が、15nm以下に抑制されていることが判っ
た。この誤差値と、膜厚計による測定位置を4点とした
場合(図6参照)の誤差値とを比較すると、酸化膜の残膜
厚が最大になる位置rmaxと最小になる位置rmin
との2点で残膜厚を測定すれば、4点で残膜厚を測定し
た場合と遜色のない精度で残膜厚をシミュレートできる
ことが判った。このことから、研磨後の残膜厚が最大に
なると予測された位置rmaxと最小になると予測され
た位置rminの最小2点で残膜厚を測定すれば、シミ
ュレーションの精度を落とすことなく、膜厚計による膜
厚測定処理の効率化を図ることができることが判る。ま
た、研磨後の残膜厚が最大になる位置rmaxと最小に
なる位置rminの残膜厚をほぼ確実に再現できるた
め、テストチップ内の残膜厚のレンジを規格値以内にす
ることができる。
Then, the remaining film thickness was measured with a film thickness meter in all divided regions of the polished test chip. As a result, it was found that the error between the measured film thickness data and the predicted film thickness data obtained using the optimum parameter set was suppressed to 15 nm or less for all the divided regions of the test chip. Comparing this error value with the error value when the position measured by the film thickness meter is set to four points (see FIG. 6), the position rmax where the remaining film thickness of the oxide film is the maximum and the position rmin where the remaining film thickness of the oxide film is the minimum
When the remaining film thickness was measured at two points, it was found that the remaining film thickness could be simulated with the same accuracy as when the remaining film thickness was measured at four points. From this, if the remaining film thickness is measured at the minimum two points of the position rmax where the remaining film thickness after polishing is predicted to be the maximum and the position rmin where the polishing is predicted to be the minimum, the film thickness can be reduced without lowering the simulation accuracy. It can be seen that the efficiency of the film thickness measurement processing by the thickness gauge can be improved. Further, since the remaining film thickness at the position rmax at which the remaining film thickness after polishing becomes maximum and the position rmin at which the remaining film thickness becomes minimum can be almost surely reproduced, the range of the remaining film thickness in the test chip can be within the standard value. .

【0036】また、以上においては、研磨済み半導体ウ
エハのなかから、無作為に膜厚測定対象を選定していた
が、膜厚測定対象の選定に一定のルールを設けてもよ
い。例えば、ある製品種のすべての半導体ウエハの研磨
が終了したら、それら研磨済み半導体ウエハのうち、最
後に研磨された半導体ウエハ、または、最後に研磨され
た半導体ウエハを含むロットのいずれかの半導体ウエハ
を膜厚測定対象として選定するようにしてもよい。
In the above description, the thickness measurement target is randomly selected from the polished semiconductor wafers. However, a certain rule may be set for selecting the thickness measurement target. For example, when polishing of all semiconductor wafers of a certain product type is completed, of the polished semiconductor wafers, one of the semiconductor wafers of the last polished semiconductor wafer or the lot including the last polished semiconductor wafer May be selected as a film thickness measurement target.

【0037】CMP装置の特性(パッドの研磨速度、平
坦化特性等)は、研磨枚数に応じて徐々に変化するが、
このような選定ルールにしたがって膜厚測定対象を選定
することによって、つぎの製品種の研磨開始直前のCM
P装置の特性をより正確に再現することができる。この
ため、つぎの製品種の半導体ウエハに対する最適研磨時
間をより正確に予測することができる。また、複数枚の
半導体ウエハを膜厚測定対象としなくても、つぎの製品
種の研磨開始直前のCMP装置の特性をより正確に再現
することができるため、複数の半導体ウエハを膜厚測定
対象とする場合と比較して、膜厚測定に要する時間を短
縮することができる。
The characteristics of the CMP apparatus (such as the polishing rate of the pad and the flattening properties) gradually change according to the number of polished wafers.
By selecting a film thickness measurement target according to such a selection rule, the CM immediately before the polishing of the next product type is started.
The characteristics of the P device can be reproduced more accurately. Therefore, the optimal polishing time for the next product type semiconductor wafer can be more accurately predicted. Further, even if a plurality of semiconductor wafers are not used as a film thickness measurement target, it is possible to more accurately reproduce the characteristics of the CMP apparatus immediately before the start of polishing of the next product type. The time required for film thickness measurement can be reduced as compared with the case where

【0038】以上のような選定ルールを採用した場合に
図8の研磨システムで実行される処理のフローチャート
を図7に示しておく。このフローチャートに示した処理
は、加工済み製品種に属する半導体ウエハ群のなかか
ら、最後に研磨された半導体ウエハまたは最後に研磨さ
れた半導体ウエハを含むロットのなかのいずれかの半導
体ウエハを膜厚測定対象として選定する点(S201'、
S205')においてのみ、図1のフローチャートに示し
た処理と相違する。この相違以外については、図1のフ
ローチャートに示した処理と同様である。
FIG. 7 shows a flowchart of a process executed by the polishing system of FIG. 8 when the above-described selection rule is adopted. The processing shown in this flowchart is for processing a semiconductor wafer in a group of semiconductor wafers belonging to the processed product type, the semiconductor wafer of the last polished semiconductor wafer or the semiconductor wafer of the lot including the semiconductor wafer polished last. Points to be selected as measurement targets (S201 ',
Only in S205 '), the processing is different from the processing shown in the flowchart of FIG. Except for this difference, the processing is the same as the processing shown in the flowchart of FIG.

【0039】以上、O3−TEOS酸化膜を研磨対象と
した場合を例に挙げたが、本実施の形態に係る研磨時間
予測処理は、O3−TEOS酸化膜だけでなく、プラズ
マTEOS酸化膜、高密度プラズマCVD膜、スピンコ
ート絶縁膜、窒化シリコン膜、めっきCu膜、タングス
テン膜、タンタル膜、ルテニウム膜、窒化チタン膜等を
研磨対象とする研磨プロセスにも適用可能である。ま
た、O3−TEOS酸化膜、プラズマTEOS酸化膜、
高密度プラズマCVD膜、スピンコート絶縁膜、窒化シ
リコン膜、めっきCu膜、タングステン膜、タンタル
膜、ルテニウム膜、窒化チタン膜等を含む積層膜にも適
用可能である。また、互いに異なる設計データに基づき
加工された複数種類の加工物を生産する多品種少量生産
プロセスの研磨プロセスにも適用可能である。
As described above, the case where the O 3 -TEOS oxide film is to be polished has been described as an example. However, the polishing time estimation processing according to the present embodiment is not limited to the O 3 -TEOS oxide film, but the plasma TEOS oxide film. The present invention is also applicable to a polishing process for polishing a high-density plasma CVD film, a spin coat insulating film, a silicon nitride film, a plated Cu film, a tungsten film, a tantalum film, a ruthenium film, a titanium nitride film, and the like. Further, an O 3 -TEOS oxide film, a plasma TEOS oxide film,
The present invention is also applicable to a stacked film including a high-density plasma CVD film, a spin coat insulating film, a silicon nitride film, a plated Cu film, a tungsten film, a tantalum film, a ruthenium film, a titanium nitride film, and the like. Further, the present invention can be applied to a polishing process of a multi-product small-quantity production process for producing a plurality of types of workpieces processed based on mutually different design data.

【0040】[0040]

【発明の効果】本発明によれば、複数種類の半導体製品
を効率的に生産することができる。
According to the present invention, a plurality of types of semiconductor products can be efficiently produced.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施の一形態に係るCMPプロセスの
フローチャートである。
FIG. 1 is a flowchart of a CMP process according to an embodiment of the present invention.

【図2】本発明の実施の一形態に係る研磨時間予測処理
を説明するためのフローチャートである。
FIG. 2 is a flowchart illustrating a polishing time prediction process according to an embodiment of the present invention.

【図3】Al配線が形成されたウエハ表面、および、A
l配線上にO3-TEOS酸化膜を堆積させた場合のウエ
ハ表面の拡大図である。
FIG. 3 shows a wafer surface on which an Al wiring is formed, and A
FIG. 3 is an enlarged view of a wafer surface when an O 3 -TEOS oxide film is deposited on the l wiring.

【図4】本発明の実施の一形態に係る研磨時間予測処理
における、半導体チップの領域分割方法を説明するため
の図である。
FIG. 4 is a diagram for explaining a method of dividing a semiconductor chip into regions in a polishing time estimation process according to an embodiment of the present invention.

【図5】研磨前の半導体製品の断面図である。FIG. 5 is a sectional view of a semiconductor product before polishing.

【図6】本発明の実施の一形態に係るCMP後の半導体
製品の膜厚分布を示した図である。
FIG. 6 is a diagram showing a film thickness distribution of a semiconductor product after CMP according to an embodiment of the present invention.

【図7】本発明の一実施の形態に係るCMPプロセスの
フローチャートである。
FIG. 7 is a flowchart of a CMP process according to one embodiment of the present invention.

【図8】本発明の実施の一形態に係る研磨システムの概
略構成図である。
FIG. 8 is a schematic configuration diagram of a polishing system according to an embodiment of the present invention.

【図9】CMP前の半導体ウエハの断面図である。FIG. 9 is a cross-sectional view of a semiconductor wafer before CMP.

【符号の説明】[Explanation of symbols]

31…半導体チップ、32…分割領域、91…搬入系、
92…搬出系、400…Al配線、401…O3−TE
OS酸化膜、910…表示装置、911…情報処理装
置、912…ストレージ、913…サーバ、914…C
MP装置コントローラ、920…入力装置、930…膜
厚計、931…膜厚計コントローラ
31: semiconductor chip, 32: divided area, 91: loading system,
92: unloading system, 400: Al wiring, 401: O 3 -TE
OS oxide film, 910 ... display device, 911 ... information processing device, 912 ... storage, 913 ... server, 914 ... C
MP device controller, 920: input device, 930: thickness gauge, 931: thickness gauge controller

───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒井 利行 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 川崎 貴彦 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 Fターム(参考) 3C034 AA13 BB91 CA03 CB18 3C058 AA07 AC02 CA01 CB03 DA12   ────────────────────────────────────────────────── ─── Continuation of front page    (72) Inventor Toshiyuki Arai             292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa             Hitachi, Ltd., Production Technology Laboratory (72) Inventor Takahiko Kawasaki             292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa             Hitachi, Ltd., Production Technology Laboratory F term (reference) 3C034 AA13 BB91 CA03 CB18                 3C058 AA07 AC02 CA01 CB03 DA12

Claims (9)

【特許請求の範囲】[Claims] 【請求項1】互いに異なる設計データに基づき作成され
た第1品種の加工物と第2品種の加工物とを研磨する研
磨システムであって、 前記第1品種の加工物を研磨し、前記第1品種の加工物
の研磨が終了してから前記第2品種の加工物を研磨する
研磨装置と、 前記研磨装置で研磨された、前記第1品種の加工物の形
状に相関する寸法を、前記第2品種の加工物の研磨に先
立ち測定する測定装置と、 前記第1品種の加工物の設計データと前記測定装置の出
力データと前記第2品種の加工物の設計データとに基づ
き、前記第2品種の加工物の研磨時間を算出する情報処
理装置と、 前記研磨装置が前記第2品種の加工物を研磨する時間
を、前記情報処理装置が算出した研磨時間に基づき制御
するコントローラと、 を備えることを特徴とする研磨システム。
1. A polishing system for polishing a first type of workpiece and a second type of workpiece created based on different design data, wherein the first type of workpiece is polished. A polishing apparatus for polishing the second type of workpiece after polishing of one type of workpiece is completed; and a dimension correlated with the shape of the first type of workpiece polished by the polishing apparatus, A measuring device for measuring prior to polishing of the second type of workpiece; and a measuring device based on the design data of the first type of workpiece, the output data of the measuring device, and the design data of the second type of workpiece. An information processing device that calculates a polishing time for two types of workpieces; and a controller that controls a time for the polishing device to polish the second type of workpiece based on the polishing time calculated by the information processing device. Polishing characterized by comprising Stem.
【請求項2】互いに異なる設計データに基づき膜が形成
された第1品種の加工物と第2品種の加工物とを研磨す
る研磨システムであって、 前記第1品種の加工物の膜を研磨し、前記第1品種の加
工物の膜の研磨が終了してから前記第2品種の加工物の
膜を研磨する研磨装置と、 研磨後の前記第1品種の加工物の残膜厚を、前記第2品
種の加工物の膜の研磨に先立ち測定する測定装置と、 前記第1品種の加工物の設計データと前記測定装置の出
力データと前記第2品種の加工物の設計データとに基づ
き、前記第2品種の加工物の膜の研磨時間を算出する情
報処理装置と、 前記研磨装置が前記第2品種の加工物の膜を研磨する時
間を、前記情報処理装置が算出した研磨時間に基づき制
御するコントローラと、 を備えることを特徴とする研磨システム。
2. A polishing system for polishing a first type of workpiece and a second type of workpiece on which films are formed based on different design data, wherein the first type of workpiece is polished. A polishing apparatus for polishing the film of the second type of workpiece after the polishing of the film of the first type of workpiece is completed; and a polishing apparatus for polishing the remaining film thickness of the first type of workpiece after polishing. A measuring device for measuring prior to polishing of the film of the second type of workpiece, based on design data of the first type of workpiece, output data of the measuring device, and design data of the second type of workpiece. An information processing apparatus for calculating a polishing time of a film of a workpiece of the second type; and a polishing time calculated by the information processing apparatus, the time of polishing the film of the workpiece of the second type by the polishing apparatus. And a controller for controlling the polishing based on the polishing conditions. Temu.
【請求項3】請求項1または2記載の研磨システムであ
って、 前記情報処理装置は、 加工物の研磨時間と研磨後の寸法との関数に含まれるパ
ラメータの値を、前記第1品種の加工物の設計データと
前記測定装置の出力データとに基づき決定し、当該決定
された値がパラメータに設定された関数と前記第2品種
の加工物の設計データとに基づき前記研磨時間を算出す
る、 ことを特徴とする研磨システム。
3. The polishing system according to claim 1, wherein the information processing device is configured to change a value of a parameter included in a function between a polishing time of the workpiece and a dimension after the polishing of the first type. The polishing time is determined based on the design data of the workpiece and the output data of the measuring device, and the determined value is calculated based on the function set in the parameter and the design data of the workpiece of the second type. A polishing system, characterized in that:
【請求項4】互いに異なる設計データに基づき膜が作成
された第1品種の加工物と第2品種の加工物とを研磨装
置で研磨する研磨方法であって、 前記第1品種の加工物の膜を前記研磨装置で研磨する第
一研磨処理と、 前記第一研磨処理後の前記第1品種の加工物の残膜厚を
測定装置で測定する測定処理と、 情報処理装置が、前記第1品種の加工物の設計データと
前記測定装置の出力データと前記2品種の加工物の設計
データとに基づき、前記第2品種の加工物の膜の研磨時
間を算出する演算処理と、 前記情報処理装置が算出した研磨時間、前記第2品種の
加工物の膜を前記研磨装置が研磨する第二研磨処理と、 を含むことを特徴とする研磨方法。
4. A polishing method for polishing, using a polishing apparatus, a first type of workpiece and a second type of workpiece, each of which has a film formed on the basis of different design data, comprising: A first polishing process of polishing a film with the polishing device; a measuring process of measuring a remaining film thickness of the first type of workpiece after the first polishing process with a measuring device; An arithmetic processing for calculating a polishing time of a film of the second type of workpiece based on design data of the type of workpiece, output data of the measuring device, and design data of the two types of workpiece; A polishing method, comprising: a polishing time calculated by a device; and a second polishing process in which the polishing device polishes the film of the second type of workpiece.
【請求項5】請求項4記載の研磨方法であって、 前記演算処理は、 加工物の研磨時間と研磨後の残膜厚との関数に含まれる
パラメータの値を、前記第1加工物の設計データと前記
測定装置の出力データとに基づき決定する第一ステップ
と、 前記第一ステップで決定したパラメータ値が設定された
前記関数と前記第2品種の加工物の設計データとに基づ
き、前記第2品種の加工物の膜の研磨時間を算出する第
二ステップと、 を含むことを特徴とする研磨方法。
5. The polishing method according to claim 4, wherein the arithmetic processing includes: changing a parameter value included in a function of a polishing time of the workpiece and a remaining film thickness after polishing to a value of the first workpiece. A first step of determining based on the design data and the output data of the measuring device, based on the function and the design data of the second type of workpiece in which the parameter values determined in the first step are set, A second step of calculating a polishing time of a film of a workpiece of a second type.
【請求項6】請求項4または5記載の研磨方法であっ
て、 前記情報処理装置が、前記第1品種の加工物の残膜厚が
最大となる第1位置および最小となる第2位置を示す情
報を、前記第1品種の加工物の設計データに基づき算出
する測定位置選定処理を含み、 前記測定処理において、前記測定装置は、前記測定位置
選定処理で算出された情報が示す第1および第2位置
で、前記第1品種の加工物の残膜厚を測定することを特
徴とする研磨方法。
6. The polishing method according to claim 4, wherein the information processing device determines a first position where the remaining film thickness of the first type of workpiece is the maximum and a second position where the remaining film thickness is the minimum. The measurement device includes a measurement position selection process of calculating information based on the design data of the workpiece of the first type, and in the measurement process, the measurement device determines the first and the second information indicated by the information calculated in the measurement position selection process. A polishing method, comprising: measuring, at a second position, a remaining film thickness of the workpiece of the first type.
【請求項7】請求項4、5および6のうちのいずれか1
項に記載の研磨方法であって、 前記第一研磨処理で前記第1品種の加工物が複数研摩さ
れる場合、前記測定処理において、前記複数の加工物の
うち、最後に研磨された加工物の残膜厚または最後に研
磨された加工物を含むロット内の加工物の残膜厚を測定
することを特徴とする研磨方法。
7. The method according to claim 4, wherein
The polishing method according to any one of the preceding claims, wherein when the plurality of workpieces of the first type are polished in the first polishing process, in the measurement process, the last polished workpiece among the plurality of workpieces A polishing method characterized by measuring the remaining film thickness of a workpiece or the remaining film thickness of a workpiece in a lot including a workpiece polished last.
【請求項8】互いに異なる設計データに基づき作成され
た第1品種の加工物と第2品種の加工物とを研磨する研
磨システムに用いられる情報処理装置であって、 前記第1品種の加工物が前記第2品種の加工物よりも先
に研磨された場合、研磨後の前記第1品種の加工物の残
膜厚の入力を受け付け、当該残膜厚と前記第1品種の加
工物の設計データと前記第2品種の加工物の設計データ
とに基づき、前記第2品種の加工物の膜の研磨時間を算
出し、当該研磨時間を出力する演算手段を備えることを
特徴とする情報処理システム。
8. An information processing apparatus used in a polishing system for polishing a first type of workpiece and a second type of workpiece created based on mutually different design data, wherein the first type of workpiece is provided. Receives the input of the remaining film thickness of the polished workpiece of the first type, and designs the remaining film thickness and the design of the first type of workpiece. An information processing system comprising: a calculating unit that calculates a polishing time of a film of the second type of workpiece based on the data and the design data of the second type of workpiece, and outputs the polishing time. .
【請求項9】請求項8記載の情報処理システムであっ
て、 前記演算手段は、 加工物の研磨時間と研磨後の寸法との関数に含まれるパ
ラメータの値を、前記第1品種の加工物の設計データと
前記測定装置の出力データとに基づき決定し、当該決定
された値がパラメータに設定された関数と前記第2品種
の加工物の設計データとに基づき前記研磨時間を算出す
ることを特徴とする情報処理システム。
9. The information processing system according to claim 8, wherein said calculating means sets a parameter value included in a function of a polishing time and a dimension after polishing of the workpiece to the first type of workpiece. Determining based on the design data and the output data of the measuring device, and calculating the polishing time based on the determined value based on the function set in the parameter and the design data of the workpiece of the second type. Characteristic information processing system.
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US20220219283A1 (en) * 2021-01-14 2022-07-14 Ebara Corporation Polishing apparatus, polishing method and method for outputting visualization information of film thickness distribution on substrate

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