JP2003338589A - Bga package and its manufacturing method - Google Patents
Bga package and its manufacturing methodInfo
- Publication number
- JP2003338589A JP2003338589A JP2002147804A JP2002147804A JP2003338589A JP 2003338589 A JP2003338589 A JP 2003338589A JP 2002147804 A JP2002147804 A JP 2002147804A JP 2002147804 A JP2002147804 A JP 2002147804A JP 2003338589 A JP2003338589 A JP 2003338589A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- bga package
- semiconductor element
- resin
- slits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＢＧＡ（Ｂａｌｌ
Ｇｒｉｄ Ａｒｒａｙ）パッケージに関する。TECHNICAL FIELD The present invention relates to a BGA (Ball).
Grid Array) package.
【０００２】[0002]
【従来の技術】ＢＧＡパッケージは、面実装型のパッケ
ージで、チップサイズと同等な大きさまで小形化が可能
なことから、携帯電話、ＰＨＳや、携帯用ＤＶＤ、ＨＤ
Ｄ等のモバイル製品に用いられている。2. Description of the Related Art BGA packages are surface-mounting packages and can be miniaturized to a size equivalent to the chip size. Therefore, mobile phones, PHS, portable DVDs, HDs, etc.
Used in mobile products such as D.
【０００３】これまでＢＧＡパッケージは、図３（ａ）
に示すように、基板１表面には、ボンディングパッド２
が形成されており、搭載された半導体素子３と金線４を
介して接続され、樹脂５により封止されている。図３
（ｂ）に示すように、基板１裏面にはボールパッド６及
び外部回路に接続する半田ボール７が形成され、ボンデ
ィングパッド２とボールパッド６はメタライズされたス
ルーホール８により接続されている。Until now, the BGA package has been shown in FIG.
As shown in FIG.
Is formed, is connected to the mounted semiconductor element 3 through the gold wire 4, and is sealed with the resin 5. Figure 3
As shown in (b), ball pads 6 and solder balls 7 for connecting to an external circuit are formed on the back surface of the substrate 1, and the bonding pads 2 and ball pads 6 are connected by metalized through holes 8.
【０００４】このようなＢＧＡパッケージは、以下のよ
うに形成される。すなわち、基板加工工程において、ま
ず、図４（ａ）に示すように、基板１にスルーホール８
を形成し、これに無電解Ｃｕメッキを施し、スルーホー
ル８内部をメッキする。次に、パターンエッチング用の
ドライフィルムをラミネートし、露光・現像、パターン
エッチングを行った後、ドライフィルムを剥離、ソルダ
レジストを印刷し、仮キュア（レジストの半硬化）、露
光・現像、本キュア（レジストの完全硬化）後、Ｎｉ、
Ａｕメッキを施し、図４（ｂ）に示すように、ボンディ
ングパッド２とボールパッド６を形成後、外形加工す
る。Such a BGA package is formed as follows. That is, in the substrate processing step, first, as shown in FIG.
Is formed, electroless Cu plating is applied thereto, and the inside of the through hole 8 is plated. Next, after laminating a dry film for pattern etching, performing exposure / development and pattern etching, peeling off the dry film, printing solder resist, temporary curing (semi-curing of resist), exposure / development, main curing After (complete curing of the resist), Ni,
After Au plating is performed and the bonding pad 2 and the ball pad 6 are formed as shown in FIG. 4B, the outer shape is processed.
【０００５】次に、組立工程において、図４（ｃ）に示
すように、先に加工された基板１に半導体素子３を搭載
し、金線４にて接続する。これを樹脂５で封止し、基板
１裏面に半田ボール７を搭載した後、ダイシングされ、
図3に示すＢＧＡパッケージが個々にカットされる。Next, in the assembly process, as shown in FIG. 4C, the semiconductor element 3 is mounted on the previously processed substrate 1 and connected by the gold wire 4. This is sealed with resin 5, solder balls 7 are mounted on the back surface of the substrate 1, and then diced,
The BGA package shown in Figure 3 is individually cut.
【０００６】[0006]
【発明が解決しようとする課題】これらの工程におい
て、ボンディングパッド２、ボールパッド６を形成する
際、図５（ａ）、（ｂ）に示すように、これらのパター
ンにメッキを施すためのリード線９（メッキリード線）
が、通常隣接するパッケージ間（パッケージを搭載する
領域間）、又は周辺部の基板両面において設けられ、全
てのパターンを接続している。そして、このリード線９
は、樹脂封止後のダイシング時に同時に切断除去される
が（ダイシングエリア１１）、図６にパッケージの側面
を示すように、リード線９断面が外部に露出した状態と
なってしまうという問題があった。In forming the bonding pads 2 and the ball pads 6 in these steps, as shown in FIGS. 5A and 5B, leads for plating these patterns are formed. Wire 9 (plating lead wire)
However, it is usually provided between adjacent packages (between regions where the packages are mounted) or on both sides of the peripheral substrate, and connects all patterns. And this lead wire 9
Is simultaneously cut and removed at the time of dicing after resin sealing (dicing area 11), but there is a problem that the cross section of the lead wire 9 is exposed to the outside as shown in the side surface of the package in FIG. It was
【０００７】このようにリード線９が露出することによ
り、外部汚染による製品劣化が懸念されるとともに、ダ
イシング時にカットズレを起こすと、本来分離されるべ
きリード線が結線されたままとなり、短絡が発生し、歩
留まりが低下してしまう。また、露出したリード線が近
接することによる不具合から、リード線間隔と、基板の
表裏における配置について、ユーザーからの制約要求が
強くなっており、設計自由度が抑制されてしまう。Since the lead wire 9 is exposed as described above, there is a concern that the product may be deteriorated due to external contamination, and if a cutting deviation occurs during dicing, the lead wire which should be originally separated remains connected and a short circuit occurs. However, the yield will decrease. Further, due to a problem caused by the exposed lead wires coming close to each other, the user's requirement for the distance between the lead wires and the arrangement on the front and back sides of the substrate is strongly demanded, and the degree of freedom in design is suppressed.
【０００８】そこで、リード線のみを基板の加工工程に
おいて、新たにウエットエッチング工程を加え、除去す
ることも検討されたが、加工コストが非常に高くなり、
現実的ではなかった。Therefore, it has been considered to add a wet etching step to the lead wire only in the substrate processing step to remove it, but the processing cost becomes very high.
It wasn't realistic.
【０００９】そこで、本発明は、従来のＢＧＡパッケー
ジにおける欠点を取り除き、新たな工程を加えることな
く、外部汚染による製品劣化や、歩留まりの低下を抑え
るとともに、設計自由度を確保することの可能なＢＧＡ
パッケージ及びその製造方法を提供することを目的とす
るものである。Therefore, the present invention can eliminate the defects of the conventional BGA package, suppress the product deterioration due to external contamination and the decrease in the yield without adding a new process, and can secure the design flexibility. BGA
An object of the present invention is to provide a package and a manufacturing method thereof.
【００１０】[0010]
【課題を解決するための手段】本発明のＢＧＡパッケー
ジは、半導体素子と、この半導体素子を搭載する基板
と、この基板表面に形成され、前記半導体素子と接続す
るボンディングパッドと、少なくとも前記半導体素子及
び前記ボンディングパッドを露出させることなく被覆す
る樹脂を備えることを特徴とするものである。A BGA package of the present invention includes a semiconductor element, a substrate on which the semiconductor element is mounted, a bonding pad formed on the surface of the substrate and connected to the semiconductor element, and at least the semiconductor element. And a resin that covers the bonding pad without exposing it.
【００１１】また、本発明のＢＧＡパッケージにおいて
は、前記基板断面の少なくとも一部が、前記樹脂により
被覆されていることを特徴としている。Further, the BGA package of the present invention is characterized in that at least a part of the cross section of the substrate is covered with the resin.
【００１２】さらに、本発明のＢＧＡパッケージの製造
方法は、基板面上の複数のチップ搭載領域毎にメッキリ
ード線を介して相互に接続された複数のボンディングパ
ッド及びまたはボールパッドを形成する工程と、前記基
板の複数のチップ搭載領域の周辺部であって、前記メッ
キリード線を横切る位置に複数のスリットを形成する工
程と、前記複数のスリットにより電気的に分離された基
板の各々に、半導体素子を搭載し、前記ボンディングパ
ッドと接続する工程と、前記半導体素子及び前記ボンデ
ィングパッドを樹脂により被覆するとともに前記複数の
スリット内に樹脂を充填する工程と、前記基板を前記複
数のスリットに沿ってダイシングすることにより、前記
複数のチップ搭載領域毎に分離する工程とを備えること
を特徴とするものである。Further, the method of manufacturing a BGA package of the present invention comprises a step of forming a plurality of bonding pads and / or ball pads connected to each other via plating lead wires for each of a plurality of chip mounting areas on the substrate surface. A step of forming a plurality of slits in a peripheral portion of a plurality of chip mounting areas of the substrate, at a position crossing the plating lead wire, and a semiconductor for each of the substrates electrically separated by the plurality of slits. Mounting the element, connecting to the bonding pad, covering the semiconductor element and the bonding pad with a resin and filling the resin in the plurality of slits, the substrate along the plurality of slits A step of separating each of the plurality of chip mounting areas by dicing. A.
【００１３】また、本発明のＢＧＡパッケージの製造方
法においては、前記複数のスリットは、前記チップ搭載
領域の四辺に沿って形成され、隣接するスリットとは分
離されるように形成することを特徴とするものである。Further, in the method for manufacturing a BGA package of the present invention, the plurality of slits are formed along the four sides of the chip mounting region, and are formed so as to be separated from adjacent slits. To do.
【００１４】[0014]
【発明の実施の形態】以下本発明の実施形態について、
図を参照して説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below.
It will be described with reference to the drawings.
【００１５】本発明のＢＧＡパッケージの構造を図1に
示す。図１（ａ）に示すように、基板１表面には、ボン
ディングパッド２が形成されており、搭載された半導体
素子３と金線４により接続されている。そして、ボンデ
ィングパッド２、半導体素子３、金線４及び基板１断面
を被覆する樹脂５により封止されている。（ｂ）に示す
ように、基板１裏面にはボールパッド６及び外部回路に
接続する半田ボール７が形成され、ボンディングパッド
２とボールパッド６はメタライズされたスルーホール８
により接続されている。The structure of the BGA package of the present invention is shown in FIG. As shown in FIG. 1A, a bonding pad 2 is formed on the surface of the substrate 1 and is connected to the mounted semiconductor element 3 by a gold wire 4. Then, the bonding pad 2, the semiconductor element 3, the gold wire 4 and the resin 5 covering the cross section of the substrate 1 are sealed. As shown in (b), ball pads 6 and solder balls 7 for connecting to an external circuit are formed on the back surface of the substrate 1, and the bonding pads 2 and the ball pads 6 are metalized through holes 8.
Connected by.
【００１６】このようなＢＧＡパッケージは従来と同様
に、基板加工工程において、まず、基板１にスルーホー
ル８を形成し、これに無電解Ｃｕメッキを施し、スルー
ホール８内部をメッキする。次に、パターンエッチング
用のドライフィルムをラミネートし、露光・現像、パタ
ーンエッチングを行った後、ドライフィルムを剥離、ソ
ルダレジストを印刷し、仮キュア（レジストの半硬
化）、露光・現像、本キュア（レジストの完全硬化）
後、Cuからなる下地パターンにＮｉ、Ａｕメッキを施
し、ボンディングパッド２とボールパッド６を形成す
る。このとき、従来と同様にこれらのCu下地パターンに
メッキを施すためのリード線９は、隣接するパッケージ
間、周辺部の基板両面に設けられており、全てのボンデ
ィングパッド２およびボールパッド６パターンを接続し
ている。In such a BGA package as in the conventional case, in the substrate processing step, first, the through hole 8 is formed in the substrate 1, electroless Cu plating is applied to this, and the inside of the through hole 8 is plated. Next, after laminating a dry film for pattern etching, performing exposure / development and pattern etching, peeling off the dry film, printing solder resist, temporary curing (semi-curing of resist), exposure / development, main curing (Complete curing of resist)
After that, the base pattern made of Cu is plated with Ni and Au to form the bonding pad 2 and the ball pad 6. At this time, the lead wires 9 for plating these Cu underlayer patterns are provided between adjacent packages and on both sides of the substrate in the peripheral portion as in the conventional case, and all the bonding pads 2 and ball pad 6 patterns are formed. Connected.
【００１７】次いで外形加工を行うが、同時にリード線
の形成された領域において基板を金型により打抜き、リ
ード線９を除去することにより、図２（ａ）、（ｂ）に
示すように、個々のパッケージを構成する複数のチップ
搭載領域の周辺部にスリット１０を形成する。Then, the outer shape is processed, and at the same time, the substrate is punched by a die in the region where the lead wires are formed, and the lead wires 9 are removed. As shown in FIGS. 2 (a) and 2 (b), Slits 10 are formed in the peripheral portion of a plurality of chip mounting areas that form the package.
【００１８】次に、組立工程において、このようにして
得られたボンディングパッド２、ボールパッド６、スル
ーホール８、スリット１０の形成された基板１に半導体
素子３を搭載し、基板１と半導体素子３を金線４にて接
続する。そしてスリット１０も同時に樹脂５で封止し、
基板１裏面に半田ボール７を搭載した後、各スリット１
０の中央部を、その長手方向に沿ってダイシングを行
い、図1に示すようなＢＧＡパッケージが形成される。Next, in the assembly process, the semiconductor element 3 is mounted on the substrate 1 on which the bonding pads 2, ball pads 6, through holes 8 and slits 10 thus obtained are formed. 3 is connected by a gold wire 4. And the slit 10 is also sealed with the resin 5 at the same time,
After mounting the solder balls 7 on the back surface of the substrate 1, each slit 1
The center portion of 0 is diced along the longitudinal direction to form a BGA package as shown in FIG.
【００１９】このようにして得られたＢＧＡパッケージ
においては、チップ搭載領域の周辺部に形成されたスリ
ット１０内にも樹脂が充填されているため、リード線９
のダイシング断面からの露出はなく、カットズレによる
短絡も発生しなかった。In the BGA package thus obtained, since the resin is filled also in the slits 10 formed in the peripheral portion of the chip mounting region, the lead wire 9 is formed.
There was no exposure from the cross section of the dicing, and no short circuit due to cut misalignment occurred.
【００２０】また、これまでは基板状態でのパターンの
短絡については、ダイシング後の最終形状において初め
てパッケージ毎電気的に独立するため、検出することは
できなかったが、本願発明により、基板状態でパッケー
ジ毎電気的に独立するため、半導体素子搭載前に電気試
験を行うことにより、組立工程前の段階での検出も可能
となるため、内在不良品の除去による組立工程の効率向
上も図ることが可能となる。さらに、基板１にスリット
１０が入ることから、基板１の反り量を低減することも
可能となる。Further, until now, a short circuit of a pattern in the substrate state could not be detected because it was electrically independent for each package in the final shape after dicing, but according to the invention of the present application. Since each package is electrically independent, it is possible to detect in the stage before the assembly process by performing an electrical test before mounting the semiconductor element, and it is also possible to improve the efficiency of the assembly process by removing defective products. It will be possible. Further, since the slit 10 is formed in the substrate 1, it is possible to reduce the warp amount of the substrate 1.
【００２１】尚、本実施形態において、スリット形状に
ついては特に言及していないが、スリット幅はダイシン
グエリア幅より広いことが必要である。すなわち、スリ
ット幅は、ダイシングエリア幅＋パッケージへの食い込
み分（最終形状におけるボンディングパッド（リード
線）端部から樹脂断面までの距離）となる。加工上は
０．５ｍｍ以上あることが好ましく、あまり広くても、
製造効率上好ましくない。現在、一般的なダイシングエ
リア幅は０．２〜０．３ｍｍであり、例えば裏面のボー
ルパッド上に形成されるボールの中心から樹脂断面まで
の距離（オーバーハング量）は０．７５〜１．３ｍｍ程
度が通常適用範囲であるが、オーバーハング量を最も厳
しく０．７５ｍｍとし、マージンを０．５ｍｍとする
と、食い込み分が片側０．２５ｍｍまで可能となり、ス
リット幅は０．７〜０．８ｍｍとすることができる。す
なわち、最終的にボンディングパッド端部となるリード
線端部から樹脂断面までの距離を０．２５ｍｍ以上とす
ることができ、外部汚染に対しても十分効果が得られ
る。In this embodiment, the slit shape is not particularly mentioned, but the slit width needs to be wider than the dicing area width. That is, the slit width is the dicing area width + the amount of bite into the package (the distance from the end of the bonding pad (lead wire) in the final shape to the resin cross section). In terms of processing, it is preferably 0.5 mm or more, and even if it is too wide,
Not preferable in terms of production efficiency. Currently, a general dicing area width is 0.2 to 0.3 mm, and for example, the distance (overhang amount) from the center of the ball formed on the ball pad on the back surface to the resin cross section is 0.75 to 1. About 3 mm is usually applicable range, but if the overhang amount is set to 0.75 mm and the margin is set to 0.5 mm, the bite can be up to 0.25 mm on one side, and the slit width is 0.7 to 0.8 mm. Can be That is, the distance from the end of the lead wire, which is the end of the bonding pad, to the cross section of the resin can be 0.25 mm or more, and a sufficient effect can be obtained against external contamination.
【００２２】そして、スリット長さは全てのリード線が
除去できる長さが必要である。一方パッケージが脱落し
ないために、パッケージサイズ（一般に４〜２１ｍｍ
□）よりも短いことが必要であり、基板強度等を考慮す
ると、パッケージ端部よりそれぞれ（基板裏面に形成さ
れる半田ボールの）ボールピッチ1個分以上基板部分を
残すように形成すれば良い。The slit length must be long enough to remove all the lead wires. On the other hand, the package size (typically 4 to 21 mm
It is necessary to be shorter than □), and in consideration of the board strength etc., it is sufficient to form the board part by one ball pitch (of the solder balls formed on the back surface of the board) or more from the end of the package. .
【００２３】また、樹脂は、少なくとも半導体素子とボ
ンディングパッド（リード線）を、その一部が露出する
ことなく被覆する必要があるが、基板断面まで被覆する
ことにより、基板基材中に含まれるガラスクロスの露
出、脱落による実装性への悪影響を抑えることができ
る。Further, the resin is required to cover at least the semiconductor element and the bonding pad (lead wire) without exposing a part thereof, but by covering the substrate cross section, it is contained in the substrate base material. It is possible to suppress adverse effects on the mountability due to the exposure and falling of the glass cloth.
【００２４】[0024]
【発明の効果】本発明によれば、新たな工程を加えるこ
となく、外部汚染による製品劣化や、歩留まりの低下を
抑えるとともに、設計自由度を確保することの可能なＢ
ＧＡパッケージ及びその製造方法を提供することができ
る。According to the present invention, it is possible to suppress the product deterioration due to external contamination and the decrease in yield without adding a new process, and to secure the degree of freedom in design.
It is possible to provide a GA package and a manufacturing method thereof.
【図１】 本発明のＢＧＡパッケージを示す図。FIG. 1 is a diagram showing a BGA package of the present invention.
【図２】 本発明のＢＧＡパッケージの製造工程を示す
図。FIG. 2 is a diagram showing a manufacturing process of a BGA package of the present invention.
【図３】 従来のＢＧＡパッケージを示す図。FIG. 3 is a diagram showing a conventional BGA package.
【図４】 従来のＢＧＡパッケージの製造工程を示す
図。FIG. 4 is a view showing a manufacturing process of a conventional BGA package.
【図５】 従来のＢＧＡパッケージの製造工程を示す
図。FIG. 5 is a diagram showing a manufacturing process of a conventional BGA package.
【図６】 従来のＢＧＡパッケージの問題を示す図。FIG. 6 is a diagram showing a problem of a conventional BGA package.
１ 基板 ２ ボンディングパッド ３ 半導体素子 ４ 金線 ５ 樹脂 ６ ボールパッド ７ 半田ボール ８ スルーホール ９ リード線 １０ スリット １１ ダイシングエリア 1 substrate 2 Bonding pad 3 Semiconductor element 4 gold wire 5 resin 6 ball pads 7 Solder balls 8 through holes 9 lead wire 10 slits 11 dicing area
Claims (4)
る基板と、この基板表面に形成され、前記半導体素子と
接続するボンディングパッドと、少なくとも前記半導体
素子及び前記ボンディングパッドを露出させることなく
被覆する樹脂を備えることを特徴とするＢＧＡパッケー
ジ。1. A semiconductor element, a substrate on which the semiconductor element is mounted, a bonding pad formed on the surface of the substrate and connected to the semiconductor element, and at least the semiconductor element and the bonding pad are covered without being exposed. A BGA package characterized by comprising a resin.
樹脂により被覆されていることを特徴とする請求項１記
載のＢＧＡパッケージ。2. The BGA package according to claim 1, wherein at least a part of the cross section of the substrate is covered with the resin.
ッキリード線を介して相互に接続された複数のボンディ
ングパッド及びまたはボールパッドを形成する工程と、 前記基板の複数のチップ搭載領域の周辺部であって、前
記メッキリード線を横切る位置に複数のスリットを形成
する工程と、 前記複数のスリットにより電気的に分離された基板の各
々に、半導体素子を搭載し、前記ボンディングパッドと
接続する工程と、 前記半導体素子及び前記ボンディングパッドを樹脂によ
り被覆するとともに前記複数のスリット内に樹脂を充填
する工程と、 前記基板を前記複数のスリットに沿ってダイシングする
ことにより、前記複数のチップ搭載領域毎に分離する工
程とを備えることを特徴とするＢＧＡパッケージの製造
方法。3. A step of forming a plurality of bonding pads and / or ball pads connected to each other via plating lead wires for each of a plurality of chip mounting areas on the surface of the substrate, and a plurality of chip mounting areas of the substrate. A step of forming a plurality of slits at positions in the peripheral portion that cross the plating lead wire, and mounting a semiconductor element on each of the substrates electrically separated by the plurality of slits and connecting to the bonding pad. A step of covering the semiconductor element and the bonding pad with a resin and filling the resin into the plurality of slits, and dicing the substrate along the plurality of slits to mount the plurality of chips. A method of manufacturing a BGA package, comprising: separating each area.
領域の四辺に沿って形成され、隣接するスリットとは分
離されるように形成することを特徴とする請求項３記載
のＢＧＡパッケージの製造方法。4. The method of manufacturing a BGA package according to claim 3, wherein the plurality of slits are formed along four sides of the chip mounting region so as to be separated from adjacent slits. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002147804A JP2003338589A (en) | 2002-05-22 | 2002-05-22 | Bga package and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002147804A JP2003338589A (en) | 2002-05-22 | 2002-05-22 | Bga package and its manufacturing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003338589A true JP2003338589A (en) | 2003-11-28 |
Family
ID=29706125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002147804A Pending JP2003338589A (en) | 2002-05-22 | 2002-05-22 | Bga package and its manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003338589A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006313802A (en) * | 2005-05-09 | 2006-11-16 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
| JP2007096314A (en) * | 2005-09-27 | 2007-04-12 | Samsung Electro Mech Co Ltd | Semiconductor package substrate with different thicknesses of circuit layers of wire bonding pad surface and ball pad surface and its manufacturing method |
| JP2010541190A (en) * | 2007-06-07 | 2010-12-24 | コミサリア ア レネルジ アトミク | Method for manufacturing vias in a reconfigurable substrate |
| CN109192677A (en) * | 2018-09-11 | 2019-01-11 | 长江存储科技有限责任公司 | Packaging body detection device |
-
2002
- 2002-05-22 JP JP2002147804A patent/JP2003338589A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006313802A (en) * | 2005-05-09 | 2006-11-16 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
| JP4614818B2 (en) * | 2005-05-09 | 2011-01-19 | パナソニック株式会社 | Semiconductor device and manufacturing method thereof |
| JP2007096314A (en) * | 2005-09-27 | 2007-04-12 | Samsung Electro Mech Co Ltd | Semiconductor package substrate with different thicknesses of circuit layers of wire bonding pad surface and ball pad surface and its manufacturing method |
| JP4651597B2 (en) * | 2005-09-27 | 2011-03-16 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | Semiconductor package substrate |
| JP2010541190A (en) * | 2007-06-07 | 2010-12-24 | コミサリア ア レネルジ アトミク | Method for manufacturing vias in a reconfigurable substrate |
| CN109192677A (en) * | 2018-09-11 | 2019-01-11 | 长江存储科技有限责任公司 | Packaging body detection device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100319609B1 (en) | A wire arrayed chip size package and the fabrication method thereof | |
| US6812552B2 (en) | Partially patterned lead frames and methods of making and using the same in semiconductor packaging | |
| US7671451B2 (en) | Semiconductor package having double layer leadframe | |
| US7888172B2 (en) | Chip stacked structure and the forming method | |
| US8178955B2 (en) | Semiconductor device | |
| US7439097B2 (en) | Taped lead frames and methods of making and using the same in semiconductor packaging | |
| US7682874B2 (en) | Chip scale package (CSP) assembly apparatus and method | |
| JP5227501B2 (en) | Stack die package and method of manufacturing the same | |
| US9520306B2 (en) | Method of fabricating an integrated circuit (IC) package having a plurality of spaced apart pad portion | |
| US20170338170A1 (en) | Semiconductor package with wettable flank | |
| US7888179B2 (en) | Semiconductor device including a semiconductor chip which is mounted spaning a plurality of wiring boards and manufacturing method thereof | |
| JP2006261485A (en) | Semiconductor device and manufacturing method therefor | |
| US8101470B2 (en) | Foil based semiconductor package | |
| US8098496B2 (en) | Wiring board for semiconductor device | |
| JP3612155B2 (en) | Semiconductor device and lead frame for semiconductor device | |
| KR20010051976A (en) | Semiconductor device manufactured by package group molding and dicing method | |
| JP3633364B2 (en) | Manufacturing method of BGA type semiconductor device | |
| JP2003338589A (en) | Bga package and its manufacturing method | |
| JP3701949B2 (en) | Wiring board for mounting semiconductor chip and manufacturing method thereof | |
| US7595255B2 (en) | Method for manufacturing strip level substrate without warpage and method for manufacturing semiconductor package using the same | |
| US20170125293A1 (en) | Substrate array for packaging integrated circuits | |
| JP2006049694A (en) | Dual gauge lead frame | |
| US6551855B1 (en) | Substrate strip and manufacturing method thereof | |
| JP3920657B2 (en) | Manufacturing method of resin-encapsulated semiconductor device | |
| JPH10154768A (en) | Semiconductor device and its manufacturing method |