JP2003330554A - Constant current circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＦＥＴ(Field Eff
ect Transistor)を用いた定電流回路に関するものであ
る。TECHNICAL FIELD The present invention relates to a FET (Field Eff
ect Transistor).
【０００２】[0002]
【従来の技術】ＦＥＴのゲート−ソース電圧ＶGSと、ド
レイン電流ＩDとの一般的な関係を図示すると、図８の
ようになる。図８(a)は、エンハンスメント型のＦＥＴ
の特性図であり、ＩD＝０となるゲート−ソース電圧ＶG
Sをしきい電圧Ｖthと表すと、しきい電圧Ｖth＞０であ
る。図８(b)は、デプレション型のＦＥＴの特性図であ
り、この場合は、しきい電圧Ｖth＜０である。2. Description of the Related Art A general relationship between the gate-source voltage VGS of an FET and the drain current ID is shown in FIG. Figure 8 (a) shows an enhancement type FET.
Is a characteristic diagram of a gate-source voltage VG for which ID = 0.
When S is expressed as a threshold voltage Vth, the threshold voltage Vth> 0. FIG. 8B is a characteristic diagram of the depletion type FET, and in this case, the threshold voltage Vth <0.
【０００３】また、ＦＥＴにおいて、飽和領域における
ドレイン電流ＩDとドレイン−ソース電圧ＶDSとの関係
は、ＶGSをパラメータとして、
ＩD＝Ｋ（ＶGS−Ｖth）2（１＋λＶDS） (１)
で表される。Ｋは利得係数、λはチャンネル長変調パラ
メータ（ドレインコンダクタンスに比例する）である。
この(１)式の関係をグラフで示すと、図９のようにな
る。Further, in the FET, the relation between the drain current ID and the drain-source voltage VDS in the saturation region is represented by ID = K (VGS-Vth) 2 (1 + λVDS) (1) with VGS as a parameter. K is a gain coefficient, and λ is a channel length modulation parameter (proportional to drain conductance).
FIG. 9 is a graph showing the relationship of the equation (1).
【０００４】従来、ＦＥＴを用いた定電流回路として、
図７に示す回路を使用していた。図７は、負荷に一定の
電流Ｉを流すための定電流回路の回路図であり、この定
電流回路は、３つのＦＥＴ１〜ＦＥＴ３を備えている。
ＦＥＴ１〜ＦＥＴ３のしきい電圧Ｖthはすべて同じであ
るとする。
この定電流回路は、負荷と直列にＦＥＴ１を接続してい
る。電源電圧ＶDDをＦＥＴ２と抵抗Ｒ1で分圧して電圧
Ｖ1を作り、ＦＥＴ１とＦＥＴ３のゲートに印加してい
る。また、電源電圧ＶDDを抵抗Ｒ2とＦＥＴ３とで分圧
して電圧Ｖ４を作り、ＦＥＴ２のゲートに印加してい
る。Conventionally, as a constant current circuit using an FET,
The circuit shown in FIG. 7 was used. FIG. 7 is a circuit diagram of a constant current circuit for supplying a constant current I to a load, and this constant current circuit includes three FET1 to FET3.
It is assumed that the threshold voltages Vth of FET1 to FET3 are all the same. In this constant current circuit, FET1 is connected in series with a load. The power supply voltage VDD is divided by the FET2 and the resistor R1 to generate a voltage V1 and applied to the gates of the FET1 and FET3. Further, the power supply voltage VDD is divided by the resistor R2 and the FET3 to generate a voltage V4, which is applied to the gate of the FET2.
【０００５】[0005]
【発明が解決しようとする課題】前記定電流回路を、集
積回路によって基板上に作成する場合、定電流回路を構
成する各ＦＥＴのしきい電圧Ｖthが設計値からずれるこ
とが想定される。各ＦＥＴのしきい電圧Ｖthは、それぞ
れ同じ値であっても、値そのものが、ずれるものとす
る。そこで、しきい電圧Ｖthを変数と考えてみる。以
下、しきい電圧Ｖthが大きい、小さいとは、絶対値でな
く、符号を含めての表現とする。When the constant current circuit is formed on a substrate by an integrated circuit, it is assumed that the threshold voltage Vth of each FET forming the constant current circuit deviates from the designed value. Even if the threshold voltage Vth of each FET has the same value, the value itself is deviated. Therefore, consider the threshold voltage Vth as a variable. Hereinafter, the threshold voltage Vth being large or small means not only an absolute value but also a sign.
【０００６】しきい電圧Ｖthが大きくなれば、図８のグ
ラフから推測できるように、ドレイン電流ＩDは小さく
なる。図７のＦＥＴ２に注目すると、ドレイン電流Ｉ2
が小さくなると、抵抗Ｒ1があるため、ＦＥＴ１のゲー
ト電圧Ｖ1は低くなる。したがって、ＦＥＴ１において
前記(１)式のＶGSが低下する。しかもしきい電圧Ｖthが
大きいのであるから、（ＶGS−Ｖth）2は小さくなり、
ＦＥＴ１のドレイン電流である出力電流Ｉoutは小さく
なる。As the threshold voltage Vth increases, the drain current ID decreases as can be estimated from the graph of FIG. Focusing on FET2 in FIG. 7, drain current I2
When becomes smaller, the gate voltage V1 of the FET1 becomes lower because of the resistance R1. Therefore, the VGS of the equation (1) is lowered in the FET1. Moreover, since the threshold voltage Vth is large, (VGS-Vth) 2 becomes small,
The output current Iout which is the drain current of the FET1 becomes small.
【０００７】なお、同時にＦＥＴ３のドレイン電流Ｉ３
も小さくなって、抵抗Ｒ2のためにＦＥＴ２のゲート電
圧Ｖ４が上がり、ＦＥＴ２のドレイン電流Ｉ２を増大さ
せる。そして、抵抗Ｒ1のために、ＦＥＴ１のゲート電
圧Ｖ1を上げる方向に作用する。しかし、前記チャンネ
ル長変調パラメータλが現実には０でなく正であること
から、ＦＥＴ３のドレイン電圧Ｖ４の上昇がＦＥＴ３の
ドレイン電流Ｉ３を減少させない方向に働く。At the same time, the drain current I3 of the FET3 is
Becomes smaller, the gate voltage V4 of the FET2 rises due to the resistance R2, and the drain current I2 of the FET2 increases. The resistance R1 acts to increase the gate voltage V1 of the FET1. However, since the channel length modulation parameter λ is actually not 0 but a positive value, the increase of the drain voltage V4 of the FET 3 works in the direction of not decreasing the drain current I3 of the FET 3.
【０００８】結局、前記（ＶGS−Ｖth）2の減少作用の
ほうがよく働く。この回路はゲート電圧Ｖ1に対して帰
還回路を構成しているが、前記記チャンネル長変調パラ
メータλが正であることから、負帰還の作用は弱めら
れ、出力電流Ｉoutの減少を止めることはできない。Ｆ
ＥＴのしきい電圧Ｖthが小さい場合は、以上の動きとは
反対の動きをする。このため、従来の定電流回路では、
ＦＥＴのしきい電圧Ｖthの変動に影響されて、定電流を
流す機能が弱く、不安定な回路になってしまう。After all, the action of reducing (VGS-Vth) 2 works better. This circuit constitutes a feedback circuit for the gate voltage V1, but since the channel length modulation parameter λ is positive, the action of negative feedback is weakened, and the reduction of the output current Iout cannot be stopped. . F
When the threshold voltage Vth of ET is small, the movement is the opposite of the above movement. Therefore, in the conventional constant current circuit,
Due to the fluctuation of the threshold voltage Vth of the FET, the function of supplying a constant current is weak and the circuit becomes unstable.
【０００９】そこで、しきい電圧Ｖthの設計値からのず
れがあっても、一定の電流を供給することのできる定電
流回路が望まれている。Therefore, there is a demand for a constant current circuit capable of supplying a constant current even if the threshold voltage Vth deviates from the designed value.
【００１０】[0010]
【課題を解決するための手段及び発明の効果】本発明の
定電流回路は、ＦＥＴのしきい電圧Ｖthの変動が回路内
で等しい傾向を持つことを前提として、出力電流を駆動
する第１のＦＥＴと、電源−接地間に直列に接続された
第２のＦＥＴ及び抵抗Ｒ１と、電源−接地間に直列に接
続された抵抗Ｒ２、第４のＦＥＴ及び第３のＦＥＴとを
備え、前記第１のＦＥＴのゲート及び第３のＦＥＴのゲ
ートを、抵抗Ｒ１の接地と反対側の端子に接続し、前記
第２のＦＥＴのゲートを第４のＦＥＴのドレインに接続
し、第４のＦＥＴのゲート電位を、ＦＥＴのしきい電圧
Ｖthの変動に対して補正する制御回路を設けたものであ
る（請求項１）。In the constant current circuit of the present invention, it is assumed that variations in the threshold voltage Vth of the FETs have the same tendency within the circuit. An FET, a second FET and a resistor R1 connected in series between the power supply and the ground, and a resistor R2, a fourth FET and a third FET connected in series between the power supply and the ground. The gate of the first FET and the gate of the third FET are connected to the terminal of the resistor R1 on the side opposite to the ground, and the gate of the second FET is connected to the drain of the fourth FET. A control circuit is provided for correcting the gate potential with respect to fluctuations in the threshold voltage Vth of the FET (claim 1).
【００１１】この回路構成によれば、第４のＦＥＴを、
第３のＦＥＴと直列に挿入し、制御回路により、定電流
回路内のＦＥＴのしきい電圧Ｖthの変動を検出して、第
４のＦＥＴのゲート電位に印加することで、第３のＦＥ
Ｔのドレインコンダクタンスの影響を抑制することがで
きる。したがって、抵抗Ｒ１の、接地と反対側の端子の
電位Ｖ１を、第１のＦＥＴのしきい電圧Ｖthの変動に対
して補正することができ、出力電流の安定を図ることが
できる。According to this circuit configuration, the fourth FET is
By inserting in series with the third FET and detecting the variation of the threshold voltage Vth of the FET in the constant current circuit by the control circuit and applying it to the gate potential of the fourth FET, the third FE is obtained.
The influence of the drain conductance of T can be suppressed. Therefore, the potential V1 of the terminal of the resistor R1 on the side opposite to the ground can be corrected with respect to the variation of the threshold voltage Vth of the first FET, and the output current can be stabilized.
【００１２】前記制御回路は、電源−接地間に直列に接
続された第５のＦＥＴ及び抵抗Ｒ３を含み、第５のＦＥ
Ｔのゲート−ソース間を直結し、第５のＦＥＴのソース
を、第４のＦＥＴのゲートに接続した回路で構成しても
よい（請求項２）。この回路構成では、定電流回路内の
ＦＥＴのしきい電圧Ｖthの変動に応じて第５のＦＥＴの
ドレイン電流が変化し、抵抗Ｒ３を通して、第４のＦＥ
Ｔのゲート電圧を制御することができる。The control circuit includes a fifth FET and a resistor R3 connected in series between the power source and ground, and a fifth FE.
The gate and source of T may be directly connected to each other, and the source of the fifth FET may be connected to the gate of the fourth FET (claim 2). In this circuit configuration, the drain current of the fifth FET changes according to the variation of the threshold voltage Vth of the FET in the constant current circuit, and the fourth FE is passed through the resistor R3.
The gate voltage of T can be controlled.
【００１３】前記第５のＦＥＴのゲート−ソース間を直
結するのではなく、定電圧のバイアスを与えるバイアス
電源回路で接続してもよい（請求項３）。ＦＥＴには、
ゲート−ソース電圧が０でも電流が流れるタイプ（デプ
レション型）と、ゲート−ソース電圧が０では電流が流
れないタイプ（エンハンスメント型）とがあるので、後
者のエンハンスメント型の場合、バイアス電源回路を用
いて、常時電流が流れるようにする。The gate-source of the fifth FET may not be directly connected, but may be connected by a bias power supply circuit for applying a constant voltage bias (claim 3). In FET,
Since there are a type in which current flows even when the gate-source voltage is 0 (depletion type) and a type in which current does not flow when gate-source voltage is 0 (enhancement type), in the latter enhancement type, a bias power supply circuit is used. It is used so that current always flows.
【００１４】[0014]
【発明の実施の形態】以下、本発明の実施の形態を、添
付図面を参照しながら詳細に説明する。図１は、本発明
の定電流回路の回路図である。この定電流回路のＦＥＴ
はＮチャンネルであり、すべて同じしきい電圧Ｖthを持
つものとする。この定電流回路は、負荷と直列にＦＥＴ
１を接続し、電源電圧ＶDDをＦＥＴ２と抵抗Ｒ1で分圧
して電圧Ｖ1を作り、ＦＥＴ１とＦＥＴ３のゲートに印
加している。また、電源電圧ＶDDを抵抗Ｒ2とＦＥＴ４
とＦＥＴ３とで分圧して、抵抗Ｒ2とＦＥＴ４との間で
電圧Ｖ４を作り、ＦＥＴ２のゲートに印加している。Ｆ
ＥＴ４のゲート電圧をＶ7とする。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail below with reference to the accompanying drawings. FIG. 1 is a circuit diagram of a constant current circuit of the present invention. FET of this constant current circuit
Are N channels and all have the same threshold voltage Vth. This constant current circuit has a FET in series with the load.
1 is connected, and the power supply voltage VDD is divided by the FET 2 and the resistor R1 to make a voltage V1 and applied to the gates of FET1 and FET3. Further, the power supply voltage VDD is set to the resistance R2 and the FET4.
And FET3 to divide the voltage to create a voltage V4 between the resistor R2 and the FET4 and apply it to the gate of the FET2. F
The gate voltage of ET4 is V7.
【００１５】ゲート電圧Ｖ7は、制御回路１によって、
ＦＥＴのしきい電圧Ｖthが大きいと低くなり、しきい電
圧Ｖthが小さいと高くなるように制御される。図１の回
路を、図７の回路と比較すると、抵抗Ｒ2とＦＥＴ３と
の間に、ＦＥＴ４が挿入され、ゲート電圧Ｖ7を制御す
る制御回路１が設けられているところが違っている。こ
の図１の定電流回路の動作は次のとおりである。The gate voltage V7 is controlled by the control circuit 1 by
It is controlled so that it becomes low when the threshold voltage Vth of the FET is large, and becomes high when the threshold voltage Vth is small. Comparing the circuit of FIG. 1 with the circuit of FIG. 7, it is different in that the FET 4 is inserted between the resistor R2 and the FET 3 and the control circuit 1 for controlling the gate voltage V7 is provided. The operation of the constant current circuit of FIG. 1 is as follows.
【００１６】しきい電圧Ｖthが大きいと、制御回路１に
よって、ＦＥＴ４のゲート電圧Ｖ7が低下する。このた
め、ＦＥＴ４のソース電圧Ｖ５、つまりＦＥＴ３のドレ
イン電圧が低下する。このためＦＥＴ３のドレイン電流
Ｉ３が小さくなる。この結果、抵抗Ｒ2のためにＦＥＴ
２のゲート電圧Ｖ４が上がって、ＦＥＴ２のドレイン電
流Ｉ２を増大させる。When the threshold voltage Vth is large, the control circuit 1 causes the gate voltage V7 of the FET 4 to decrease. Therefore, the source voltage V5 of the FET4, that is, the drain voltage of the FET3 decreases. Therefore, the drain current I3 of the FET3 becomes small. As a result, due to the resistance R2, the FET
The gate voltage V4 of 2 rises to increase the drain current I2 of FET2.
【００１７】［発明が解決しようとする課題］では、
「ＦＥＴ３のドレイン電圧Ｖ４の上昇がＦＥＴ３のドレ
イン電流Ｉ３を減少させない方向に働く」と説明した
が、この図１の定電流回路では、前述したようにＦＥＴ
４のソース電圧Ｖ5が低下しているので、電圧Ｖ４の上
昇による、ＦＥＴ３のドレイン電圧の上昇を、ＦＥＴ４
で吸収することができる。このため、「ドレイン電流Ｉ
３を減少させない方向に働く」という作用はＦＥＴ３に
は働かず、ＦＥＴ２のゲート電圧Ｖ４を上げてＦＥＴ２
のドレイン電流Ｉ２を増大させることができる。[Problems to be solved by the invention]
Although it has been described that "the rise of the drain voltage V4 of the FET3 does not reduce the drain current I3 of the FET3", the constant current circuit of FIG.
Since the source voltage V5 of FET4 is decreasing, the increase of the drain voltage of FET3 due to the increase of voltage V4 is
Can be absorbed by. Therefore, "drain current I
3 does not work in the direction of not decreasing FET3 does not work in FET3, and the gate voltage V4 of FET2 is raised and FET2
The drain current I2 can be increased.
【００１８】この結果、抵抗Ｒ1により、ＦＥＴ１のゲ
ート電圧Ｖ1を上昇させることができ、ＦＥＴ１のしき
い電圧Ｖthが大きくなることによる出力電流Ｉoutの変
動を防ぐことができる。ＦＥＴのしきい電圧Ｖthが小さ
い時には、以上の説明とすべて反対の方向で動作する
が、出力電流Ｉoutの変動を防ぐという最終的な効果は
同じである。図２は、制御回路１を、ＦＥＴ5と抵抗Ｒ3
で実現した具体的な回路図である。As a result, the resistor R1 can increase the gate voltage V1 of the FET1, and the variation of the output current Iout due to the increase of the threshold voltage Vth of the FET1 can be prevented. When the threshold voltage Vth of the FET is small, the FET operates in the opposite direction to the above explanation, but the final effect of preventing the fluctuation of the output current Iout is the same. In FIG. 2, the control circuit 1 is composed of FET5 and resistor R3.
It is a concrete circuit diagram realized by.
【００１９】この定電流回路では、電源電圧ＶDDと接地
との間に、ＦＥＴ5と抵抗Ｒ3の直列回路を接続して、そ
の接続点を、ＦＥＴ４のゲートに接続している。ＦＥＴ
５はＦＥＴ１〜４と同じしきい電圧Ｖthを持つものとす
る。ＦＥＴ５はデプレション型を使用し、ＦＥＴ５のゲ
ートとソースを直結しているので、ＦＥＴ５のゲート−
ソース電圧ＶGSは０である。なお、ＦＥＴ５にエンハン
スメント型を使用する場合は、ＦＥＴ５のゲートとソー
ス間に定電圧バイアス電源回路を接続する必要がある。In this constant current circuit, a series circuit of FET5 and resistor R3 is connected between the power supply voltage VDD and the ground, and the connection point is connected to the gate of FET4. FET
5 has the same threshold voltage Vth as FETs 1-4. The FET5 is a depletion type, and the gate and source of the FET5 are directly connected.
The source voltage VGS is 0. When the enhancement type is used for the FET 5, it is necessary to connect a constant voltage bias power supply circuit between the gate and the source of the FET 5.
【００２０】ＦＥＴのしきい電圧Ｖthが大きなときは、
ＦＥＴ5に流れるドレイン電流Ｉ4は小さくなり、ＦＥＴ
5と抵抗Ｒ3の接続点の電位Ｖ7は低下する。ＦＥＴのし
きい電圧Ｖthが小さなときは、この逆の動きをする。し
たがって、ＦＥＴのしきい電圧Ｖthに応じてゲート電圧
Ｖ7を制御するという制御回路１の機能を実現すること
ができる。この図２の回路に示すショットダイオードＤ
１〜Ｄ３は、ＦＥＴのドレイン−ソース電圧を確保し、
ＦＥＴを飽和領域（図９参照）で動作させるために挿入
されるものである。When the threshold voltage Vth of the FET is large,
The drain current I4 flowing through the FET5 becomes smaller,
The potential V7 at the connection point between 5 and the resistor R3 decreases. When the threshold voltage Vth of the FET is small, the reverse operation is performed. Therefore, the function of the control circuit 1 to control the gate voltage V7 according to the threshold voltage Vth of the FET can be realized. The shot diode D shown in the circuit of FIG.
1 to D3 secure the drain-source voltage of the FET,
It is inserted to operate the FET in the saturation region (see FIG. 9).
【００２１】以上で、本発明の実施の形態を説明した
が、本発明の実施は、前記の形態に限定されるものでは
ない。例えば、図３に示すように、図２における接地を
負の電源−ＶSSに置き換える実施も可能である。また、
ＦＥＴの導電型がＮチャンネルでなく、Ｐチャンネルの
場合も実施できる。この場合は、電源電圧を負−ＶDDに
するか、又は電源と接地を入れ替える必要がある。電源
電圧を負にする場合を図４、電源と接地を入れ替える場
合を図５に示す。図４、図５に示すように、ダイオード
の向きを逆にする必要がある。Although the embodiments of the present invention have been described above, the embodiments of the present invention are not limited to the above-mentioned embodiments. For example, as shown in FIG. 3, it is possible to replace the ground in FIG. 2 with a negative power source −VSS. Also,
It can be implemented when the conductivity type of the FET is not the N channel but the P channel. In this case, it is necessary to set the power supply voltage to negative -VDD or replace the power supply and ground. FIG. 4 shows the case where the power supply voltage is negative, and FIG. 5 shows the case where the power supply and the ground are exchanged. As shown in FIGS. 4 and 5, it is necessary to reverse the direction of the diode.
【００２２】[0022]
【実施例】(１)図７の従来回路の動作をシミュレーショ
ン解析した。諸元は、次のとおりである。
電源電圧ＶDD＝５Ｖ，ＦＥＴ１のドレイン電圧は１.５
Ｖ
ＦＥＴ：ＧａＡｓショットキゲート、Ｎチャンネル、デ
プレション型
ＦＥＴ１：ゲート長0.3μｍ，ゲート幅30μｍ
ＦＥＴ２：ゲート長0.3μｍ，ゲート幅20μｍ
ＦＥＴ３：ゲート長0.3μｍ，ゲート幅16μｍ
抵抗Ｒ1：154Ω
抵抗Ｒ2：825Ω
ダイオード：ＦＥＴのドレインとソースを短絡して２端
子とした。EXAMPLES (1) The operation of the conventional circuit shown in FIG. 7 was simulated and analyzed. The specifications are as follows. Power supply voltage VDD = 5V, drain voltage of FET1 is 1.5
V FET: GaAs Schottky gate, N channel, depletion type FET 1: gate length 0.3 μm, gate width 30 μm FET 2: gate length 0.3 μm, gate width 20 μm FET 3: gate length 0.3 μm, gate width 16 μm resistance R1: 154 Ω resistance R2: 825Ω diode: The drain and source of the FET were short-circuited to form two terminals.
【００２３】
ダイオードＤ１：ゲート長2.5μｍ，ゲート幅80μｍ
ダイオードＤ２：ゲート長2.5μｍ，ゲート幅80μｍ
(２) 図２の本発明の回路の動作をシミュレーション解
析した。諸元は、次のとおりである。
電源電圧ＶDD＝５Ｖ，ＦＥＴ１のドレイン電圧は１.５
Ｖ
ＦＥＴ：ＧａＡｓショットキゲート、Ｎチャンネル、デ
プレション型
ＦＥＴ１：ゲート長0.3μｍ，ゲート幅30μｍ
ＦＥＴ２：ゲート長0.3μｍ，ゲート幅14μｍ
ＦＥＴ３：ゲート長0.3μｍ，ゲート幅16μｍ
ＦＥＴ４：ゲート長0.3μｍ，ゲート幅22μｍ
ＦＥＴ５：ゲート長0.3μｍ，ゲート幅18μｍ
抵抗Ｒ1：154Ω
抵抗Ｒ2：825Ω
抵抗Ｒ3：625Ω
ダイオード：ＦＥＴのドレインとソースを短絡して２端
子とした。Diode D1: Gate length 2.5 μm, Gate width 80 μm Diode D2: Gate length 2.5 μm, Gate width 80 μm (2) The operation of the circuit of the present invention shown in FIG. 2 was simulated and analyzed. The specifications are as follows. Power supply voltage VDD = 5V, drain voltage of FET1 is 1.5
V FET: GaAs Schottky gate, N channel, depletion type FET 1: gate length 0.3 μm, gate width 30 μm FET 2: gate length 0.3 μm, gate width 14 μm FET 3: gate length 0.3 μm, gate width 16 μm FET 4: gate length 0.3 μm, Gate width 22 μm FET5: gate length 0.3 μm, gate width 18 μm resistance R1: 154 Ω resistance R2: 825 Ω resistance R3: 625 Ω diode: short-circuited the drain and source of the FET to form two terminals.
【００２４】
ダイオードＤ１：ゲート長2.5μｍ，ゲート幅50μｍ
ダイオードＤ２：ゲート長2.5μｍ，ゲート幅50μｍ
ダイオードＤ３：ゲート長2.5μｍ，ゲート幅50μｍ
(３) シミュレーションの結果、ＦＥＴのしきい電圧Ｖt
hを横軸に、出力電流Ｉoutを縦軸にプロットすると、図
６に示すようになった。図７の定電流回路の場合、しき
い電圧Ｖthの変化に対する出力電流Ｉoutの変化は相対
的に大きく、図２の定電流回路の場合、しきい電圧Ｖth
の変化に対する出力電流Ｉoutの変化は相対的に小さ
い。したがって、本発明によれば、しきい電圧Ｖthの設
計値からのずれがあっても、出力電流の安定を確保でき
ることがわかる。Diode D1: Gate length 2.5 μm, Gate width 50 μm Diode D2: Gate length 2.5 μm, Gate width 50 μm Diode D3: Gate length 2.5 μm, Gate width 50 μm (3) As a result of simulation, the FET threshold voltage Vt
When h is plotted on the horizontal axis and the output current Iout is plotted on the vertical axis, it becomes as shown in FIG. In the case of the constant current circuit of FIG. 7, the change of the output current Iout with respect to the change of the threshold voltage Vth is relatively large, and in the case of the constant current circuit of FIG. 2, the threshold voltage Vth.
The change in the output current Iout with respect to the change is relatively small. Therefore, according to the present invention, it is understood that the stability of the output current can be ensured even if the threshold voltage Vth deviates from the designed value.
【図１】本発明の定電流回路の回路図である。FIG. 1 is a circuit diagram of a constant current circuit of the present invention.
【図２】制御回路１をＦＥＴ5と抵抗Ｒ3で実現した定電
流回路の具体的な回路図である。FIG. 2 is a specific circuit diagram of a constant current circuit in which the control circuit 1 is realized by an FET 5 and a resistor R3.
【図３】接地を負の電源−ＶSSに置き換えた定電流回路
の具体的な回路図である。FIG. 3 is a specific circuit diagram of a constant current circuit in which ground is replaced with a negative power source −VSS.
【図４】導電型がＰチャンネルのＦＥＴを使用し、電源
電圧を負にした定電流回路の具体的な回路図である。FIG. 4 is a specific circuit diagram of a constant current circuit in which a p-channel conductivity type FET is used and a power supply voltage is negative.
【図５】導電型がＰチャンネルのＦＥＴを使用し、接地
を電源ＶSSに置き換えた定電流回路の具体的な回路図で
ある。FIG. 5 is a specific circuit diagram of a constant current circuit in which a FET of conductivity type is used and a ground is replaced with a power supply VSS.
【図６】シミュレーションの結果、ＦＥＴのしきい電圧
Ｖthを横軸に、出力電流Ｉoutを縦軸にプロットしたグ
ラフである。FIG. 6 is a graph in which the threshold voltage Vth of the FET is plotted on the horizontal axis and the output current Iout is plotted on the vertical axis as a result of the simulation.
【図７】従来の定電流回路の回路図である。FIG. 7 is a circuit diagram of a conventional constant current circuit.
【図８】ＦＥＴのゲート−ソース電圧ＶGSと、ドレイン
電流ＩDとの一般的な関係を示すグラフである。FIG. 8 is a graph showing a general relationship between the gate-source voltage VGS of an FET and the drain current ID.
【図９】ＦＥＴのドレイン電流ＩDとドレイン−ソース
電圧ＶDSとの一般的な関係を示すグラフである。FIG. 9 is a graph showing a general relationship between the drain current ID of a FET and the drain-source voltage VDS.
１ 制御回路 1 control circuit
Claims (4)
Ｒ１と、 電源−接地間に直列に接続された抵抗Ｒ２、第４のＦＥ
Ｔ及び第３のＦＥＴとを備え、 前記第１のＦＥＴのゲート及び第３のＦＥＴのゲート
を、抵抗Ｒ１の接地と反対側の端子に接続し、 前記第２のＦＥＴのゲートを第４のＦＥＴのドレインに
接続し、 第４のＦＥＴのゲート電位を、ＦＥＴのしきい電圧Ｖth
の変動に対して補正する制御回路を設けたことを特徴と
する定電流回路。1. A first FET for driving an output current, a second FET and a resistor R1 connected in series between a power source and ground, and a resistor R2 and a fourth resistor connected in series between a power source and ground. FE
T and a third FET, the gate of the first FET and the gate of the third FET are connected to the terminal of the resistor R1 opposite to the ground, and the gate of the second FET is connected to the fourth FET. It is connected to the drain of the FET and the gate potential of the fourth FET is set to the threshold voltage Vth of the FET.
A constant current circuit, which is provided with a control circuit that corrects for fluctuations in the current.
続された第５のＦＥＴ及び抵抗Ｒ３を含み、第５のＦＥ
Ｔのゲート−ソース間を直結し、第５のＦＥＴのソース
を、第４のＦＥＴのゲートに接続した回路で構成されて
いることを特徴とする請求項１記載の定電流回路。2. The control circuit includes a fifth FET and a resistor R3 connected in series between a power supply and ground, and a fifth FE.
2. The constant current circuit according to claim 1, wherein the gate and source of T are directly connected to each other and the source of the fifth FET is connected to the gate of the fourth FET.
続された第５のＦＥＴ及び抵抗Ｒ３を含み、第５のＦＥ
Ｔのゲート−ソース間に定電圧のバイアスを与えるバイ
アス電源回路を設け、第５のＦＥＴのソースを、第４の
ＦＥＴのゲートに接続した回路で構成されていることを
特徴とする請求項１記載の定電流回路。3. The control circuit includes a fifth FET and a resistor R3 connected in series between a power supply and ground, and a fifth FE.
A bias power supply circuit for applying a constant voltage bias is provided between the gate and source of T, and the source of the fifth FET is connected to the gate of the fourth FET. The described constant current circuit.
トＦＥＴであることを特徴とする請求項１記載の定電流
回路。4. The constant current circuit according to claim 1, wherein each FET is a GaAs Schottky gate FET.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002134178A JP2003330554A (en) | 2002-05-09 | 2002-05-09 | Constant current circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002134178A JP2003330554A (en) | 2002-05-09 | 2002-05-09 | Constant current circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003330554A true JP2003330554A (en) | 2003-11-21 |
Family
ID=29696906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002134178A Pending JP2003330554A (en) | 2002-05-09 | 2002-05-09 | Constant current circuit |
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| Country | Link |
|---|---|
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-
2002
- 2002-05-09 JP JP2002134178A patent/JP2003330554A/en active Pending
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