JP2003329730A - テスト回路 - Google Patents

Abstract

(57)【要約】 【課題】バウンダリスキャンレジスタを利用して、ごく
僅かな回路の追加だけで、大規模な半導体装置を実動作
速度で自己テストし、そのテスト結果だけを外部へ出力
することができるテスト回路を提供する。 【解決手段】半導体装置のそれぞれの入出力ピンにバウ
ンダリスキャンセルを設け、このバウンダリスキャンセ
ルを所定数直列に接続して、フィードバックシフトレジ
スタ構成のバウンダリスキャンレジスタを構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＪＴＡＧ（Joint
Test Action Group ）を利用した半導体装置のテスト回
路に関するものである。

【０００２】

【従来の技術】ＪＴＡＧは、ＩＥＥＥ１１４９．１によ
り規定され、例えば半導体装置のボード上への実装テス
トや、ＲＯＭＩＣＥ等のデバッグツールとしても使用さ
れる汎用的なテスト手法である。

【０００３】以下、このＪＴＡＧを利用したテスト回路
について説明する。図６は、従来のテスト回路を適用す
る半導体装置の一例の構成概略図である。同図に示す半
導体装置５０は、テスト回路として、ＪＴＡＧを利用し
て構成されたバウンダリスキャンレジスタ（シフトレジ
スタ）を備えるものである。

【０００４】図示例の半導体装置５０のそれぞれの入力
ピンは入力バッファ（Ｉ／Ｏ）１４の入力端子に接続さ
れ、この入力バッファ１４の出力端子と内部回路１２と
の間に入力用のバウンダリスキャンセル（ＢＳＣ）１６
が配置されている。また、内部回路１２とそれぞれの出
力バッファ（Ｉ／Ｏ）２０の入力端子との間には出力用
のバウンダリスキャンセル（ＢＳＣ）１８が配置され、
それぞれの出力バッファ２０の出力端子は、半導体装置
５０のそれぞれの出力ピンに接続されている。

【０００５】図中左下の初段の入力用のバウンダリスキ
ャンセル１６の入力端子ＴＤＩには、外部から半導体装
置５０のテスト用の入力ピンＴＤＩへ入力される信号が
入力バッファ１４を介して入力されている。

【０００６】この初段のバウンダリスキャンセル１６の
出力端子ＴＤＯから出力される信号は、次段のバウンダ
リスキャンセル１８の入力端子ＴＤＩに入力され、以後
同様にして、前段のバウンダリスキャンセルの出力端子
ＴＤＯから出力される信号が、次段のバウンダリスキャ
ンセルの入力端子ＴＤＩに入力されている。こうして、
全てのバウンダリスキャンセル１６，１８が直列に接続
され、１本のバウンダリスキャンレジスタが構成されて
いる。

【０００７】そして、図中中央下の最終段の出力用のバ
ウンダリスキャンセル１８の出力端子ＴＤＯから出力さ
れる信号が、出力バッファ２０を介して半導体装置５０
の出力ピンＴＤＯから外部へ出力されている。

【０００８】続いて、バウンダリスキャンセルの構成に
ついて説明する。図７および図８は、従来のバウンダリ
スキャンセルの一例の構成回路図である。まず、図７に
示す入力用のバウンダリスキャンセル１６は、半導体装
置５０の各々の入力ピンに設けられているものであり、
セレクタ２４と、フリップフロップ（Ｆ／Ｆ）２６と、
ラッチ（Ｄ−Ｌａｔｃｈ）３０と、セレクタ３２とを備
えている。

【０００９】セレクタ２４の入力端子０，１および選択
端子には、それぞれ信号ＺＩＮ、信号ＴＤＩおよび信号
ＳＨＩＦＴが入力され、その出力信号は、フリップフロ
ップ２６のデータ入力端子Ｄに入力されている。また、
フリップフロップ２６のクロック入力端子ＣＫには信号
ＣＬＯＣＫが入力され、そのデータ出力端子Ｑから出力
される信号は、ラッチ３０のデータ入力端子Ｄに入力さ
れると共に、信号ＴＤＯとして出力されている。

【００１０】ラッチ３０のイネーブル入力端子ＥＮには
信号ＵＰＤＡＴＥが入力され、その出力端子Ｑから出力
される信号はセレクタ３２の入力端子１に入力されてい
る。また、セレクタ３２の入力端子０および選択入力端
子には、それぞれ信号ＺＩＮおよび信号ＭＯＤＥが入力
され、セレクタ３２からは信号ＺＯＵＴが出力されてい
る。

【００１１】ここで、信号ＺＩＮは、外部から半導体装
置５０の入力ピンへ入力され、入力バッファ１４を介し
てこの入力用のバウンダリスキャンセル１６に入力され
る信号であり、信号ＺＯＵＴは、半導体装置５０の内部
回路１２へ供給される信号である。

【００１２】信号ＴＤＩおよび信号ＴＤＯは、テスト用
のデータ信号である。信号ＴＤＩとしては、半導体装置
５０の入力ピンＴＤＩから入力される信号、または前段
のバウンダリスキャンセルの出力端子ＴＤＯから出力さ
れる信号が入力される。一方、バウンダリスキャンセル
から出力される信号ＴＤＯは、次段のバウンダリスキャ
ンセルの入力端子ＴＤＩへ入力される、または半導体装
置５０の出力ピンＴＤＯから外部へ出力される。

【００１３】信号ＭＯＤＥ、信号ＳＨＩＦＴ、信号ＣＬ
ＯＣＫおよび信号ＵＰＤＡＴＥは、テスト用の制御信号
である。信号ＭＯＤＥは、半導体装置５０の動作モード
を設定する信号であり、‘０’の場合は通常モード、
‘１’の場合はテストモードとなる。また、信号ＳＨＩ
ＦＴは、セレクタ２４の選択信号であり、‘０’の場
合、セレクタ２４からは信号ＺＩＮが出力され、‘１’
の場合には信号ＴＤＩが出力される。

【００１４】信号ＣＬＯＣＫは、フリップフロップ２６
のクロック信号であり、その立上がりに同期して、セレ
クタ２４から出力される信号がフリップフロップ２６に
保持されると共に、そのデータ出力端子Ｑから出力され
る。また、信号ＵＰＤＡＴＥは、ラッチ３０のイネーブ
ル信号であり、‘０’の場合、ラッチ３０のデータ出力
端子Ｑから出力される信号は保持され、‘１’の場合に
は、フリップフロップ２６から出力される信号ＴＤＯが
データ出力端子Ｑから出力される。

【００１５】一方、図８に示す出力用のバウンダリスキ
ャンセル１８は、半導体装置５０の各々の出力ピンに設
けられているものである。同図に示すように、出力用の
バウンダリスキャンセル１８の構成は、図７に示す入力
用のバウンダリスキャンセル１６において、信号ＺＩＮ
および信号ＺＯＵＴが、それぞれ信号ＡＩＮおよび信号
ＡＯＵＴに変更されている点を除いて同じである。従っ
て、出力用のバウンダリスキャンセル１８の詳細な説明
は省略する。

【００１６】ここで、信号ＡＩＮは、半導体装置５０の
内部回路１２から入力される信号であり、信号ＡＯＵＴ
は、この出力用のバウンダリスキャンセル１８から出力
バッファ２０を介して半導体装置５０の外部へ出力され
る信号である。

【００１７】図示例のテスト回路では、通常モード（信
号ＭＯＤＥ＝‘０’）の場合、入力用のバウンダリスキ
ャンセル１６のセレクタ３２からは、信号ＺＯＵＴとし
て信号ＺＩＮが出力され、内部回路１２に供給される。
また、出力用のバウンダリスキャンセル１８のセレクタ
４４からは、信号ＡＯＵＴとして信号ＡＩＮが出力さ
れ、半導体装置５０の外部へ出力される。

【００１８】すなわち、通常モードの場合、機能的に
は、入力用および出力用のバウンダリスキャンセル１
６，１８が共にない状態と等価であり、内部回路１２
は、それぞれの入力ピンから入力される信号に従って動
作し、その出力信号は、それぞれの出力ピンから半導体
装置５０の外部へ出力される。

【００１９】一方、テストモード（信号ＭＯＤＥ＝
‘１’）の場合、入力用のバウンダリスキャンセル１６
のセレクタ２４からは、信号ＳＨＩＦＴ＝‘０’の場合
に信号ＺＩＮが出力され、‘１’の場合には信号ＴＤＩ
が出力される。すなわち、セレクタ２４からは、対応す
る入力ピンから入力される信号と入力ピンＴＤＩから入
力される信号ないしは前段のバウンダリスキャンセルの
出力端子ＴＤＯから入力される信号とのいずれか一方が
選択的に出力される。

【００２０】続いて、セレクタ２４の出力信号は、信号
ＣＬＯＣＫの立上がりに同期してフリップフロップ２６
に保持される。

【００２１】ここで、信号ＳＨＩＦＴ＝‘０’の場合、
各々の入力ピンから入力される信号ＺＩＮが、信号ＣＬ
ＯＣＫの立上がりに同期して、各々対応するフリップフ
ロップ２６に同時に保持される。

【００２２】一方、信号ＳＨＩＦＴ＝‘１’の場合、全
てのバウンダリスキャンセルによってバウンダリスキャ
ンレジスタが構成される。この場合、入力ピンＴＤＩか
ら入力される信号が、信号ＣＬＯＣＫの立上がりに同期
して、初段のバウンダリスキャンセルのフリップフロッ
プ２６に保持され、以後、次段のバウンダリスキャンセ
ルのフリップフロップに順次シフトされ、最終的に、全
てのバウンダリスキャンセルのフリップフロップ２６に
データが設定される。

【００２３】各々の入力用のバウンダリスキャンセル１
６のフリップフロップ２６に保持された信号は、信号Ｕ
ＰＤＡＴＥ＝‘１’とするタイミングでラッチ３０を通
過し、セレクタ３２を介して内部回路１２へ供給され
る。また、ラッチ３０を通過した信号は、信号ＵＰＤＡ
ＴＥ＝‘０’とするタイミングでラッチ３０に保持され
る。

【００２４】これにより、入力タイミングのばらつきに
関係なく、外部から半導体装置５０の入力ピンへ入力さ
れた信号を信号ＵＰＤＡＴＥのタイミングで同時に内部
回路１２へ供給することができる。

【００２５】その後、内部回路１２は、各々の入力用の
バウンダリスキャンセル１６のセレクタ３２から供給さ
れる信号に従って動作し、その出力信号は、各々の出力
用のバウンダリスキャンセル１８に供給される。

【００２６】同様に、出力用のバウンダリスキャンセル
１８においても、テストモードの場合、信号ＳＨＩＦＴ
＝‘０’として、内部回路１２から出力される信号ＡＩ
Ｎを各々対応するフリップフロップ４０に同時に保持
し、信号ＵＰＤＡＴＥ＝‘１’のタイミングで同時に外
部へ出力したり、信号ＳＨＩＦＴ＝‘１’として、フリ
ップフロップ４０に保持された信号を順次シフトして、
出力ピンＴＤＯから外部へ順次出力することができる。

【００２７】このＪＴＡＧを利用したテスト回路を半導
体装置５０に実装しておくことにより、前述のようにし
て、例えば半導体装置５０がボード上に正しく実装され
ているかどうかをテストすることができる。

【００２８】ところで、半導体装置を出荷する場合に
は、専用のテスタにより良品か不良品かをチェックし、
良品だけが選別されて出荷される。この際、テスタから
半導体装置に対して所定のタイミングで入力信号が与え
られ、これに応じて半導体装置が動作し、所定のタイミ
ングで出力信号が出力される。テスタでは、半導体装置
から出力される信号を確認することにより、半導体装置
が良品なのか不良品なのかの選別が行われる。

【００２９】しかし、最近は半導体装置の製造技術が急
速に進歩し、搭載される回路規模が増大すると共に、非
常に高速に動作する製品も増えている。当然、テスタに
よる選別時も、実動作時と同じ高速な動作速度でテスト
を行うのが望ましいが、実動作速度でのテストは、以下
の１）および２）の観点から困難な場合が多い。

【００３０】１）テスタの負荷と実使用上での負荷の違
い ボード上に高速動作する半導体装置を実装する場合、当
然、ボード上の各半導体装置間をつなぐ配線は短く配線
され、できるだけ負荷が小さくなるようにボード設計が
なされるはずである。また、信号がバスの場合、それぞ
れの信号配線の負荷が等しくなるように設計し、信号間
のスキューがないように設計がなされるはずである。

【００３１】これに対し、テスタの場合は、各半導体装
置の入出力ピンに入力信号を与えるドライバと、出力信
号の値を調べるコンパレータが治具を介して接続される
ため、容量として数１０〜１００ｐｆ以上の負荷とな
る。また、通常、テスタの治具は、製品毎に特化した仕
様で設計されているわけではなく、従って、特定の信号
間にスキューが発生しないように設計されているわけで
はなく、配線の引き回し等によるばらつきがあるのはあ
る程度やむを得ない。

【００３２】このような両者の負荷の違いにより、実使
用時の条件下では正常動作するはずの半導体装置であっ
ても、テスタによるテストの時には正常に動作しない場
合がある。

【００３３】２）テスタの測定精度の問題 当然ながら、テスタの測定精度の問題もある。例えば、
出力ストローブ位置（テスタが出力信号を測定するタイ
ミング）についても、ある程度のマージンがないと、本
来良品である半導体装置が不良品と判断される場合があ
る。

【００３４】上記１）および２）は、半導体装置の外部
から入力信号を与え、その出力信号を半導体装置の外部
で観測することによって製品の選別を行うことの難しさ
を意味する。

【００３５】このような問題を解決するために、近年、
例えば前述のＪＴＡＧを利用したテスト回路や、ロジッ
クビスト（Logic BIST）等の組込み型自己テスト方式の
テスト手法が用いられている。

【００３６】しかし、この場合、半導体装置の内部に、
その内部回路に与える入力信号を発生する回路と、内部
回路からの出力信号が正しいのかどうかを判定する回路
等を含むテスト回路を実際の回路とは別に搭載する必要
があり、回路規模が増大するという問題があった。

【００３７】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点を解消し、バウンダリスキャン
レジスタを利用して、ごく僅かな回路の追加だけで、大
規模な半導体装置を実動作速度で自己テストし、そのテ
スト結果だけを外部へ出力することができるテスト回路
を提供することにある。

【００３８】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体装置のそれぞれの入出力ピンに設
けられたバウンダリスキャンセルを所定数直列に接続し
て構成される少なくとも１つのバウンダリスキャンレジ
スタを備え、前記バウンダリスキャンレジスタは、フィ
ードバックシフトレジスタ構成とされていることを特徴
とするテスト回路を提供するものである。

【００３９】ここで、半導体装置の出力ピンに設けられ
る前記バウンダリスキャンセルは、前記半導体装置の内
部回路の各々対応する出力信号とテスト用の入出力ピン
から入力される信号ないしは前記バウンダリスキャンレ
ジスタを構成する前段のバウンダリスキャンセルの出力
信号との排他的論路和を取るＥＸＯＲゲートと、前記内
部回路の各々対応する出力信号と前記ＥＸＯＲゲートの
出力信号とのいずれか一方を選択的に出力する第１のセ
レクタと、クロック信号に同期して前記第１のセレクタ
の出力信号を保持し、当該バウンダリスキャンセルの出
力信号として出力する第１のフリップフロップと、この
第１のフリップフロップの出力信号を保持する第１のラ
ッチと、前記内部回路の各々対応する出力信号と前記第
１のラッチの出力信号とのいずれか一方を選択的に出力
する第２のセレクタとを備えるのが好ましい。

【００４０】また、半導体装置の入力ピンに設けられる
前記バウンダリスキャンセルは、各々対応する入出力ピ
ンから入力される信号と前記テスト用の入出力ピンから
入力される信号ないしは前記バウンダリスキャンレジス
タを構成する前段のバウンダリスキャンセルの出力信号
とのいずれか一方を選択的に出力する第３のセレクタ
と、前記クロック信号に同期して前記第３のセレクタの
出力信号を保持し、当該バウンダリスキャンセルの出力
信号として出力する第２のフリップフロップと、前記各
々対応する入出力ピンから入力される信号と前記第２の
フリップフロップの出力信号とのいずれか一方を選択的
に出力する第４のセレクタと、この第４のセレクタの出
力信号を保持する第２のラッチと、前記各々対応する入
出力ピンから入力される信号と前記第２のラッチの出力
信号とのいずれか一方を選択的に出力する第５のセレク
タとを備えるのが好ましい。

【００４１】また、前記バウンダリスキャンレジスタ
は、さらに、前記テスト用の入出力ピンから入力される
信号と当該バウンダリスキャンレジスタを構成する最終
段のバウンダリスキャンセルの出力信号とのどちらか一
方を選択的に出力する第６のセレクタを備え、前記第６
のセレクタの出力信号は、当該バウンダリスキャンレジ
スタの初段のバウンダリスキャンセルに入力されている
のが好ましい。

【００４２】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のテスト回路を詳細に説明す
る。

【００４３】図１は、本発明のテスト回路を適用する半
導体装置の一実施例の構成概略図である。同図に示す半
導体装置１０は、テスト回路として、ＪＴＡＧを利用し
て構成されたバウンダリスキャンレジスタを備えてい
る。なお、図１に示す本発明のテスト回路を適用する半
導体装置１０と図６に示す従来のテスト回路を適用する
半導体装置５０との違いは、さらにセレクタ２２を備え
ている点だけであるから、同一の構成要素には同一の符
号を付し、その詳細な説明は省略する。

【００４４】すなわち、図１に示す半導体装置１０は、
内部回路１２と、各々の入力ピンにおいて、入力バッフ
ァ（Ｉ／Ｏ）１４および入力用のバウンダリスキャンセ
ル（ＢＳＣ）１６と、各々の出力ピンにおいて、出力用
のバウンダリスキャンセル（ＢＳＣ）１８および出力バ
ッファ（Ｉ／Ｏ）２０と、セレクタ２２とを備えてい
る。全てのバウンダリスキャンセル１６，１８がセレク
タ２２を介してリング状に接続され、前述のバウンダリ
スキャンレジスタが構成されている。

【００４５】ここで、入力ピンＴＤＩから入力される信
号は、入力バッファ１４を介してセレクタ２２の入力端
子０に入力されている。また、セレクタ２２の入力端子
１には、最終段のバウンダリスキャンセル１８の出力端
子ＴＤＯから出力される信号が入力され、その選択入力
端子には、信号ＦＢＳＲが入力されている。また、セレ
クタ２２の出力信号は、初段のバウンダリスキャンセル
１６の入力端子ＴＤＩに入力されている。

【００４６】なお、信号ＦＢＳＲは、詳細は後述する
が、バウンダリスキャンレジスタをフィードバックシフ
トレジスタとして構成するかどうかを設定する信号であ
る。信号ＦＢＳＲ＝‘０’の場合、セレクタ２２から
は、外部から入力ピンＴＤＩに入力される信号が出力さ
れる。また、信号ＦＢＳＲ＝‘１’の場合、セレクタ２
２からは、最終段のバウンダリスキャンセル１８の出力
端子ＴＤＯから出力される信号が出力される。

【００４７】続いて、バウンダリスキャンセル１６，１
８の構成について説明する。図２および図３は、本発明
のバウンダリスキャンセルの一実施例の構成回路図であ
る。

【００４８】まず、図２に示す入力用のバウンダリスキ
ャンセル１６は、図１に示す半導体装置１０の各々の入
力ピンに設けられているものである。なお、図２に示す
本発明の入力用のバウンダリスキャンセル１６と図７に
示す従来の入力用のバウンダリスキャンセル１６との違
いは、さらにセレクタ２８を備えている点だけであるか
ら、同様に、同一の構成要素には同一の符号を付し、そ
の詳細な説明は省略する。

【００４９】すなわち、図２に示す入力用のバウンダリ
スキャンセル１６は、セレクタ２４と、フリップフロッ
プ２６と、セレクタ２８と、ラッチ３０と、セレクタ３
２とを備えている。セレクタ２８の入力端子０，１およ
び選択入力端子には、それぞれフリップフロップ２６の
出力端子Ｑから出力される信号、信号ＺＩＮおよび信号
ＵＰＤＡＴＥ ＳＥＬが入力され、その出力信号は、ラ
ッチ３０のデータ入力端子Ｄに入力されている。

【００５０】信号ＵＰＤＡＴＥ ＳＥＬ＝‘０’の場
合、セレクタ２８からは、フリップフロップ２６の出力
端子Ｑから入力される信号が出力される。この場合、図
２に示す入力用のバウンダリスキャンセル１６は、機能
的には、図７に示す従来の出力用のバウンダリスキャン
セルと等価になる。一方、信号ＵＰＤＡＴＥ ＳＥＬ＝
‘１’の場合、セレクタ２８からは、信号ＳＨＩＦＴお
よび信号ＣＬＯＣＫによる制御を行うことなく、信号Ｚ
ＩＮが出力される。

【００５１】続いて、図３に示す出力用のバウンダリス
キャンセル１８は、図１に示す半導体装置１０の各々の
出力ピンに設けられているものである。なお、図３に示
す本発明の出力用のバウンダリスキャンセル１８と図８
に示す従来の出力用のバウンダリスキャンセル１８との
違いは、さらにＡＮＤゲート３４およびＥＸＯＲゲート
３６を備えている点だけであるから、同様に、同一の構
成要素には同一の符号を付し、その詳細な説明は省略す
る。

【００５２】すなわち、図３に示す出力用のバウンダリ
スキャンセル１８は、ＡＮＤゲート３４と、ＥＸＯＲゲ
ート３６と、セレクタ３８と、フリップフロップ４０
と、ラッチ４２と、セレクタ４４とを備えている。ＡＮ
Ｄゲート３４の入力端子には、信号ＡＩＮおよび信号Ｆ
ＢＳＲが入力されている。また、ＥＸＯＲゲート３６の
入力端子には、信号ＴＤＩおよびＡＮＤゲート３４の出
力信号が入力され、その出力信号はセレクタ３８の入力
端子１に入力されている。

【００５３】ここで、信号ＦＢＳＲは、図１に示すセレ
クタ２２の選択入力端子に入力されている信号と同じ信
号である。

【００５４】信号ＦＢＳＲ＝‘０’の場合、ＡＮＤゲー
ト３４の出力信号は‘０’となり、ＥＸＯＲゲート３６
の出力信号は信号ＴＤＩと等価になる。この場合、図３
に示す出力用のバウンダリスキャンセル１８は、図８に
示す従来の出力用のバウンダリスキャンセル１８と機能
的に等価である。

【００５５】一方、信号ＦＢＳＲ＝‘１’の場合、ＡＮ
Ｄゲート３４の出力信号は信号ＡＩＮとなり、図４に概
念的に示すように、全てのバウンダリスキャンセル１
６，１８がリング状に接続されてフィードバックシフト
レジスタが構成される。すなわち、出力用のバウンダリ
スキャンセル１８において、前段のバウンダリスキャン
セルの出力端子ＴＤＯから出力される信号と内部回路１
２から出力される信号との排他的論理和が演算され、順
次圧縮されてシフトされる。

【００５６】なお、信号ＵＰＤＡＴＥは、例えば外部か
ら半導体装置へ供給される、もしくはその変化タイミン
グが調整可能に構成されているのが好ましい。これによ
り、信号ＵＰＤＡＴＥを任意のタイミングで‘０’また
は‘１’に変更可能となり、テストモード（信号ＭＯＤ
Ｅ＝‘１’）の場合に、バウンダリスキャンセル１６，
１８からの出力信号ＺＯＵＴ，ＡＯＵＴの出力タイミン
グを適宜調整可能とすることができる。

【００５７】次に、本発明のテスト回路を備える半導体
装置１０の動作を説明する。

【００５８】まず、通常モード（信号ＭＯＤＥ＝
‘０’）の場合、およびテストモード（信号ＭＯＤＥ＝
‘１’）の場合に、信号ＵＰＤＡＴＥ ＳＥＬ＝‘０’
の場合の入力用のバウンダリスキャンセル１６の動作、
および信号ＦＢＳＲ＝‘０’の場合の出力用のバウンダ
リスキャンセル１８の動作は、図６〜８に示す従来のテ
スト回路を備える半導体装置５０の場合と全く同じであ
るから、ここでは、その繰り返しの説明は省略する。

【００５９】次に、テストモード（信号ＭＯＤＥ＝
‘１’）の場合に、信号ＵＰＤＡＴＥＳＥＬ＝‘１’の
場合、入力用のバウンダリスキャンセル１６では、セレ
クタ２８から信号ＺＩＮが出力される。セレクタ２８の
出力信号は、信号ＵＰＤＡＴＥ＝‘１’とするタイミン
グでラッチ３０を通過して、セレクタ３２を介して内部
回路１２へ供給され、信号ＵＰＤＡＴＥ＝‘０’とする
タイミングでラッチ３０に保持される。

【００６０】これにより、例えばバス等のように、複数
の信号のタイミングを合わせて入力する必要がある場合
に、テスタから実際に入力される信号の入力タイミング
のばらつきに関係なく、信号ＵＰＤＡＴＥ＝‘１’とす
るタイミングで複数の信号を内部回路１２へ同時に供給
することができる。

【００６１】図７に示す従来の入力用のバウンダリスキ
ャンセル１６では、信号ＳＨＩＦＴおよび信号ＣＬＯＣ
Ｋを制御して、信号ＺＩＮを一旦フリップフロップ２６
に保持しておかなければ、上記と同様の機能を実現でき
ない。これに対し、本発明の入力用のバウンダリスキャ
ンセル１６では、フリップフロップ２６を利用すること
なく、信号ＵＰＤＡＴＥ ＳＥＬによる制御だけで上記
機能を実現できるので、極めて制御性がよいという利点
がある。

【００６２】その後、内部回路１２は、各々の入力用の
バウンダリスキャンセル１６のセレクタ３２から供給さ
れる信号に従って動作し、その出力信号は、各々の出力
用のバウンダリスキャンレジスタ１８に出力される。

【００６３】また、テストモード（信号ＭＯＤＥ＝
‘１’）の場合に、信号ＦＢＳＲ＝‘１’の場合、出力
用のバウンダリスキャンセル１８では、ＥＸＯＲゲート
３６により、信号ＡＩＮと信号ＴＤＩとの排他的論理和
が取られる。ＥＸＯＲゲート３６の出力信号は、信号Ｓ
ＨＩＦＴ＝‘１’の場合に、信号ＣＬＯＣＫの立上がり
に同期してフリップフロップ４０に保持され、順次次段
のバウンダリスキャンセルへシフトされる。

【００６４】これにより、バウンダリスキャンレジスタ
はフィードバックシフトレジスタとして機能し、前段の
バウンダリスキャンセルの出力信号が順次圧縮されて次
段のバウンダリスキャンセルへシフトされる。従って、
本発明のテスト回路を適用する半導体装置１０では、内
部回路１２を実動作速度でテストした後、最終段のバウ
ンダリスキャンセルに保持されている最終的なテスト結
果を読み出すだけでテストの良否判定を行うことができ
る。

【００６５】また、最終的なテスト結果は、所定の出力
用のバウンダリスキャンセル１８のフリップフロップ４
０に保持され、信号ＵＰＤＡＴＥ＝‘１’としたタイミ
ングで出力ピンから出力される。従って、半導体装置１
０の実動作時の出力タイミングに関係なく、信号ＵＰＤ
ＡＴＥのタイミングを適宜調整することにより、テスタ
のストローブ位置に対して適切なマージンを持たせるこ
とができ、本来良品である半導体装置が不良品と判定さ
れるのを防止することができる。

【００６６】なお、信号ＳＨＩＦＴ＝‘０’の場合の出
力用のバウンダリスキャンセル１８の動作は、図８に示
す従来の出力用のバウンダリスキャンセル１８の場合と
全く同じである。

【００６７】また、本実施例のテスト回路を備える半導
体装置１０では、図１および図４に示すように、テスト
モード（信号ＭＯＤＥ＝‘１’）の場合に、信号ＦＢＳ
Ｒ＝‘１’の場合、最終段のバウンダリスキャンセル１
８の出力端子ＴＤＯから出力される信号が、セレクタ２
２を介して、初段のバウンダリスキャンセル１６の入力
端子ＴＤＩに入力（フィードバック）される。

【００６８】これにより、入力ピンから入力される信号
を、信号ＵＰＤＡＴＥのタイミングで内部回路１２へ供
給して内部回路１２を動作させ、その出力信号を、フィ
ードバックシフトレジスタにより、順次圧縮して次段の
バウンダリスキャンセルへシフトし、最終段のバウンダ
リスキャンセル１８までシフトした後、再度、入力ピン
から入力される信号を適宜変更して、テストを繰り返し
連続的に行うことができ、その最終的なテスト結果を得
ることができる。

【００６９】以下、本発明のテスト回路を利用して、内
部回路１２に別に設けられるスキャンテスト回路を実動
作時と同じ高速な動作速度で動作させてテストする場合
の一例を挙げて説明する。

【００７０】スキャンテスト回路は、ロジック回路の代
表的なテスト手法の１つである。スキャンテスト回路
は、本来のロジック回路で使用されるフリップフロップ
をスキャンテスト用のフリップフロップに置き換えたも
のである。スキャンテスト回路は、テストモードの設定
信号であるスキャンイネーブル信号がアクティブ状態と
された場合に、スキャンテスト用のフリップフロップが
直列に接続され、シフトレジスタとして機能する。

【００７１】スキャンテスト回路では、図５の動作概念
図に示すように、１）スキャンイネーブル信号をアクテ
ィブ状態とし、スキャンクロック信号に同期してデータ
を順次シフト入力し、全てのスキャンテスト用のフリッ
プフロップに初期値を設定する。続いて、２）スキャン
イネーブル信号を非アクティブ状態としてロジック回路
を通常動作させ、その出力信号をスキャンクロック信号
に同期してスキャンテスト用のフリップフロップに保持
する。そして、３）再度スキャンイネーブル信号をアク
ティブ状態とし、各々のスキャンテスト用のフリップフ
ロップに保持されているロジック回路の出力信号を順次
シフト出力する。

【００７２】このスキャンテスト回路を利用することに
より、同期回路を順序回路としてテストすることがで
き、テストを簡単に行うことができるという利点があ
る。なお、一般的に、上記１）および３）のサイクルを
シフト動作と呼び、２）のサイクルをキャプチャ動作と
呼ぶ。

【００７３】ところで、上記スキャンテスト回路を備え
る半導体装置を実動作時と同じ高速な動作速度で動作さ
せる場合、スキャンクロック信号が半導体装置の実動作
時の周波数と同じ周波数に設定される。

【００７４】この場合、テスタでの負荷や信号のスキュ
ーの問題、さらにはテスタの測定精度の問題から、各サ
イクルでのスキャンクロック信号の立上がりに対して、
入力データのセットアップ・ホールド時間を十分に確保
することができず、良品である半導体装置が不良品であ
ると誤判定されたり、あるいはテスタの出力ストローブ
タイミングで出力信号を安定的に測定することができな
いという問題が発生する場合があることは既に述べた通
りである。

【００７５】これに対し、本発明のテスト回路を利用す
る場合、図２に示す入力用のバウンダリスキャンセル１
６において、信号ＭＯＤＥ＝信号ＵＰＤＡＴＥ ＳＥＬ
＝‘１’とし、入力ピンから入力されるデータ（信号Ｚ
ＩＮ）をセレクタ２８から選択的に出力し、信号ＵＰＤ
ＡＴＥ＝‘１’とするタイミングでラッチ３０を通過さ
せ、さらにセレクタ３２を介してシフトレジスタを構成
する初段のスキャンテスト用のフリップフロップに順次
シフト入力する。

【００７６】これにより、テスタのドライバからボード
を通って半導体装置１０の入力バッファ１４を通過する
間の信号のスキューの問題、すなわち信号の入力タイミ
ングのばらつきの問題はなくなる。言い換えると、本発
明のテスト回路を利用すれば、信号ＵＰＤＡＴＥ＝
‘１’とするタイミングとスキャンクロック信号の立上
がりのタイミングを適宜調整することにより、セットア
ップ・ホールド時間の不足によるエラーを簡単に回避す
ることができる。

【００７７】また、図３に示す出力用のバウンダリスキ
ャンセル１８において、信号ＭＯＤＥ＝信号ＦＢＳＲ＝
信号ＳＨＩＦＴ＝‘１’とし、スキャンテスト回路の出
力信号（信号ＡＩＮ）と信号ＴＤＩとの排他的論理和を
取って圧縮し、セレクタ３８を介して、信号ＣＬＯＣＫ
の立上がりに同期してフリップフロップ４０に保持す
る。以後、同様にして、スキャンテスト回路の全ての出
力信号について順次圧縮しながらシフトする。

【００７８】最終的に、スキャンテスト回路の全ての出
力信号が圧縮され、フィードバックシフトレジスタを構
成する所定の出力用のバウンダリスキャンセル１８のフ
リップフロップ４０に保持される。その後、テスタの出
力ストローブタイミングに対応して、信号ＵＰＤＡＴＥ
＝‘１’とするタイミングを適宜調整し、フリップフロ
ップ４０に保持されている信号、すなわち最終的なテス
ト結果を対応する出力ピンから出力する。

【００７９】これにより、テスタの出力プローブタイミ
ングと半導体装置の出力信号との間に必要十分なマージ
ンを確保することができ、テスタは半導体装置の出力信
号を安定的に測定することができる。また、本発明は、
半導体装置１０に既に備えられているバウンダリスキャ
ンレジスタを利用するため、従来の組込み型自己テスト
方式のテスト手法を用いた場合と比べて、はるかに少な
い回路の追加で内部回路を実動作速度で動作させてテス
トすることができる。

【００８０】なお、本発明は、上記実施例に限定され
ず、入力ピン、出力ピン、双方向ピン、トライステート
ピン等を含む、従来公知のあらゆる種類の入出力ピンに
適用可能である。例えば、本発明を双方向ピンに適用し
た場合、この双方向ピンに設けられるバウンダリスキャ
ンセルは、その入力部として、図２に示す入力用のバウ
ンダリスキャンセルを備えると共に、出力部として、図
３に示す出力用のバウンダリスキャンセルを備える。

【００８１】また、上記実施例では、全てのバウンダリ
スキャンセルを接続して１つのバウンダリスキャンレジ
スタを構成しているが、これも限定されず、所定数のバ
ウンダリスキャンセルを接続して、１つないしは複数の
バウンダリスキャンレジスタを構成してもよい。バウン
ダリスキャンセルの構成は、基本的には図２および図３
に示す通りであるが、必要に応じて適宜構成を変更した
バウンダリスキャンセルを利用することも可能である。

【００８２】また、セレクタ２２，２８は必須の構成要
素ではなく、必要に応じて適宜設けるのが好ましい。ま
た、ＡＮＤゲート３４およびＥＸＯＲゲート３６からな
る回路は同一機能を実現する他の回路構成であってもよ
い。上記実施例では、本発明のテスト回路を利用して、
内部回路に設けられているスキャンテスト回路をテスト
する場合の一例を挙げて説明したが、本発明はこれに限
定されず、内部回路のどのような回路をテストする際に
も同様に適用可能である。

【００８３】本発明のテスト回路は、基本的に以上のよ
うなものである。以上、本発明のテスト回路について詳
細に説明したが、本発明は上記実施例に限定されず、本
発明の主旨を逸脱しない範囲において、種々の改良や変
更をしてもよいのはもちろんである。

【００８４】

【発明の効果】以上詳細に説明した様に、本発明のテス
ト回路は、半導体装置のそれぞれの入出力ピンにバウン
ダリスキャンセルを設け、このバウンダリスキャンセル
を所定数直列に接続して、フィードバックシフトレジス
タ構成のバウンダリスキャンレジスタを構成するように
したものである。本発明のテスト回路では、ごく僅かな
回路を追加するだけで、フィードバックシフトレジスタ
構成のバウンダリスキャンレジスタを利用し、所望のタ
イミングで入力信号を入力して内部回路を実動作速度で
テストし、その最終的なテスト結果だけを外部へ所望の
タイミングで出力することができる。これにより、本発
明のテスト回路によれば、テスタから入力される信号の
セットアップ・ホールド時間の不足によるエラーを簡単
に回避することができるし、テスタの出力プローブタイ
ミングと半導体装置の出力信号との間に必要十分なマー
ジンを確保することができ、半導体装置の出力信号を安
定的に測定することができるようになるという効果があ
る。

【図面の簡単な説明】

【図１】 本発明のテスト回路を適用する半導体装置の
一実施例の構成概略図である。

【図２】 本発明を適用する入力用のバウンダリスキャ
ンセルの一実施例の構成回路図である。

【図３】 本発明を適用する出力用のバウンダリスキャ
ンセルの一実施例の構成回路図である。

【図４】 本発明を適用するバウンダリスキャンレジス
タの一実施例の構成概略図である。

【図５】 スキャンテスト回路の動作を表す一実施例の
概念図である。

【図６】 従来のテスト回路を適用する半導体装置の一
例の構成概略図である。

【図７】 従来の入力用のバウンダリスキャンセルの一
例の構成回路図である。

【図８】 従来の出力用のバウンダリスキャンセルの一
例の構成回路図である。

【符号の説明】

１０，５０ 半導体装置 １２ 内部回路 １４ 入力バッファ １６ 入力用のバウンダリスキャンセル １８ 出力用のバウンダリスキャンセル ２０ 出力バッファ ２２，２４，２８，３２，３８，４４ セレクタ ２６，４０ フリップフロップ ３０，４２ ラッチ ３４ ＡＮＤゲート ３６ ＥＸＯＲゲート

フロントページの続き (72)発明者 角田 護 千葉県千葉市美浜区中瀬一丁目三番地 川 崎マイクロエレクトロニクス株式会社幕張 本社内 Ｆターム(参考） 2G132 AB01 AC15 AG09 AK08 AK14 AK23 AL11 5F038 DT02 DT03 DT06 DT08 DT15 EZ20

Claims (4)

【特許請求の範囲】
1. 【請求項１】半導体装置のそれぞれの入出力ピンに設け
   られたバウンダリスキャンセルを所定数直列に接続して
   構成される少なくとも１つのバウンダリスキャンレジス
   タを備え、 前記バウンダリスキャンレジスタは、フィードバックシ
   フトレジスタ構成とされていることを特徴とするテスト
   回路。
2. 【請求項２】半導体装置の出力ピンに設けられる前記バ
   ウンダリスキャンセルは、前記半導体装置の内部回路の
   各々対応する出力信号とテスト用の入出力ピンから入力
   される信号ないしは前記バウンダリスキャンレジスタを
   構成する前段のバウンダリスキャンセルの出力信号との
   排他的論路和を取るＥＸＯＲゲートと、前記内部回路の
   各々対応する出力信号と前記ＥＸＯＲゲートの出力信号
   とのいずれか一方を選択的に出力する第１のセレクタ
   と、クロック信号に同期して前記第１のセレクタの出力
   信号を保持し、当該バウンダリスキャンセルの出力信号
   として出力する第１のフリップフロップと、この第１の
   フリップフロップの出力信号を保持する第１のラッチ
   と、前記内部回路の各々対応する出力信号と前記第１の
   ラッチの出力信号とのいずれか一方を選択的に出力する
   第２のセレクタとを備えることを特徴とする請求項１に
   記載のテスト回路。
3. 【請求項３】半導体装置の入力ピンに設けられる前記バ
   ウンダリスキャンセルは、各々対応する入出力ピンから
   入力される信号と前記テスト用の入出力ピンから入力さ
   れる信号ないしは前記バウンダリスキャンレジスタを構
   成する前段のバウンダリスキャンセルの出力信号とのい
   ずれか一方を選択的に出力する第３のセレクタと、前記
   クロック信号に同期して前記第３のセレクタの出力信号
   を保持し、当該バウンダリスキャンセルの出力信号とし
   て出力する第２のフリップフロップと、前記各々対応す
   る入出力ピンから入力される信号と前記第２のフリップ
   フロップの出力信号とのいずれか一方を選択的に出力す
   る第４のセレクタと、この第４のセレクタの出力信号を
   保持する第２のラッチと、前記各々対応する入出力ピン
   から入力される信号と前記第２のラッチの出力信号との
   いずれか一方を選択的に出力する第５のセレクタとを備
   えることを特徴とする請求項１または２に記載のテスト
   回路。
4. 【請求項４】前記バウンダリスキャンレジスタは、さら
   に、前記テスト用の入出力ピンから入力される信号と当
   該バウンダリスキャンレジスタを構成する最終段のバウ
   ンダリスキャンセルの出力信号とのどちらか一方を選択
   的に出力する第６のセレクタを備え、 前記第６のセレクタの出力信号は、当該バウンダリスキ
   ャンレジスタの初段のバウンダリスキャンセルに入力さ
   れていることを特徴とする請求項１〜３のいずれかに記
   載のテスト回路。