JP2003324030A - Method of mounting capacitor on circuit board and circuit board for mounting capacitor - Google Patents

Method of mounting capacitor on circuit board and circuit board for mounting capacitor

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JP2003324030A
JP2003324030A JP2002126595A JP2002126595A JP2003324030A JP 2003324030 A JP2003324030 A JP 2003324030A JP 2002126595 A JP2002126595 A JP 2002126595A JP 2002126595 A JP2002126595 A JP 2002126595A JP 2003324030 A JP2003324030 A JP 2003324030A
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capacitor
monolithic ceramic
capacitors
ceramic capacitor
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of mounting laminated ceramic capacitors that can reduce sounds through piezoelectricity on a circuit board, and to provide a circuit board for mounting the capacitors. <P>SOLUTION: Lands 21a, 21b, 22a, and 22b respectively used for mounting two serially-connected laminated ceramic capacitors 1A and 1B of the same specification are formed on the front and rear surfaces 2a and 2b of the circuit board 2 at symmetrical positions with respect to plane, and the capacitors 1A and 1B are disposed to the lands 21a, 21b, 22a, and 22b so that the capacitors 1A and 1B may become symmetric with respect to plane and electrically connected to each other. Consequently, the vibrations transmitted from the capacitors 1A and 1B to the circuit board 2 negate each other, and the circuit board 2 can be prevented from resonating with the vibrations. Therefore, the occurrence of audible sounds of high sound pressures can be reduced significantly than in the conventional practice. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、圧電現象による発
生音を低減できる積層セラミックコンデンサの回路基板
実装方法及びコンデンサ実装回路基板に関するものであ
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for mounting a circuit board on a multilayer ceramic capacitor and a circuit board on which a capacitor is mounted, which can reduce noise generated by a piezoelectric phenomenon.

【0002】[0002]

【従来の技術】従来、DC−DCコンバータ等の電源回
路における平滑回路では、電源平滑用のコンデンサとし
てアルミニウム電解コンデンサが多く用いられていた。
2. Description of the Related Art Conventionally, in a smoothing circuit in a power supply circuit such as a DC-DC converter, an aluminum electrolytic capacitor is often used as a power supply smoothing capacitor.

【0003】しかし、電子回路及び電子機器の小型化に
伴い、アルミニウム電解コンデンサと同じ静電容量がア
ルミニウム電解コンデンサよりも小型形状で得られるタ
ンタル電解コンデンサを、電源平滑回路等の高静電容量
を必要とする電子回路に用いるようになった。
However, with the miniaturization of electronic circuits and electronic equipment, tantalum electrolytic capacitors, which have the same capacitance as aluminum electrolytic capacitors in a smaller size than aluminum electrolytic capacitors, have been replaced by high capacitance such as power supply smoothing circuits. It has come to be used in electronic circuits that need it.

【0004】一方、近年の電子回路及び電子機器の小型
化、省エネルギー化に伴い、電子回路に使用されるコン
デンサのほとんどが積層セラミックコンデンサに移行し
てきている。
On the other hand, with the recent miniaturization and energy saving of electronic circuits and electronic devices, most capacitors used in electronic circuits have been changed to monolithic ceramic capacitors.

【0005】積層セラミックコンデンサは、小型であっ
て、信頼性、耐久性に優れているので、急速に普及した
ものである。
Since the monolithic ceramic capacitor is small in size and excellent in reliability and durability, it is rapidly popularized.

【0006】[0006]

【発明が解決しようとする課題】しかしながら、小型大
容量の積層セラミックコンデンサは、誘電体材料として
高誘電率系の材料を用いているため、直流電圧を印加し
ながら、交流電圧を印加すると圧電現象が生じて振動が
発生する。この振動は、大きな誘電率を有するもの、形
状が大きいものほど顕著に現れる傾向がある。
However, since the small-sized and large-capacity monolithic ceramic capacitor uses a high dielectric constant material as the dielectric material, if a DC voltage is applied while an AC voltage is applied, a piezoelectric phenomenon occurs. Occurs and vibration occurs. This vibration tends to be more prominent as the one having a large dielectric constant and the larger the shape.

【0007】このため、電源回路の平滑回路では、比較
的形状が大きく且つ静電容量の大きな積層セラミックコ
ンデンサを用いることが多いので、この種の振動が発生
することが多々あった。
Therefore, in the smoothing circuit of the power supply circuit, since a monolithic ceramic capacitor having a relatively large shape and a large electrostatic capacity is often used, this kind of vibration often occurs.

【0008】また、積層セラミックコンデンサに上記振
動が発生したとき、このコンデンサを実装している回路
基板にコンデンサの振動が伝わり、基板が共鳴して音が
増幅されることがある。即ち、コンデンサの振動によっ
て、周囲の空気が振動して音が発生すると共に基板も共
鳴振動する。このため、音圧が大きくなり可聴音として
耳障りになるという問題点があった。
When the above-mentioned vibration occurs in the monolithic ceramic capacitor, the vibration of the capacitor may be transmitted to the circuit board on which the capacitor is mounted, and the board may resonate to amplify the sound. That is, due to the vibration of the capacitor, the surrounding air vibrates to generate sound and the substrate also vibrates in resonance. Therefore, there is a problem that the sound pressure becomes large and the sound becomes audible and harsh.

【0009】本発明の目的は上記の問題点に鑑み、圧電
現象により生ずる音を低減できる積層セラミックコンデ
ンサの回路基板実装方法及びコンデンサ実装回路基板を
提供することである。
In view of the above problems, an object of the present invention is to provide a circuit board mounting method and a capacitor mounted circuit board for a laminated ceramic capacitor which can reduce the sound generated by the piezoelectric phenomenon.

【0010】[0010]

【課題を解決するための手段】本発明は上記の目的を達
成するために請求項1では、誘電体セラミックからなる
誘電体層と内部電極層とを交互に積層してなる直方体形
状の素体と、該素体の両端部において該内部電極層に形
成された内部電極を交互に並列に接続する一対の外部端
子電極とからなる積層セラミックコンデンサを2個以上
直列接続或いは並列接続して回路基板へ実装する方法で
あって、前記回路基板の表面及び裏面のほぼ面対称な位
置に前記2個以上のコンデンサを半数ずつ実装するため
のランドを形成し、前記回路基板の表面に実装されるコ
ンデンサに流れる電流の方向が、前記回路基板の裏面に
実装されるコンデンサに流れる電流の方向と逆方向にな
るように、前記回路基板の表面に形成されたランドのう
ちの所定のランドと前記回路基板の裏面に形成されたラ
ンドのうちの所定のランドとを導電接続し、前記回路基
板の表面及び裏面のランドのそれぞれに前記積層セラミ
ックコンデンサを配置して外部端子電極とランドを導電
接続するコンデンサの回路基板実装方法を提案する。
In order to achieve the above-mentioned object, the present invention provides a rectangular parallelepiped shaped element body in which dielectric layers made of dielectric ceramic and internal electrode layers are alternately laminated. And two or more multilayer ceramic capacitors, each of which has a pair of external terminal electrodes that alternately connect the internal electrodes formed on the internal electrode layers in parallel at both ends of the element body, are connected in series or in parallel to form a circuit board. A method for mounting a capacitor on the front surface of the circuit board, wherein lands for mounting half or more of each of the two or more capacitors are formed at substantially symmetrical positions on the front surface and the back surface of the circuit board. A predetermined land among the lands formed on the surface of the circuit board so that the direction of the current flowing in the circuit board is opposite to the direction of the current flowing in the capacitor mounted on the back surface of the circuit board. Conductive connection is made to a predetermined land among the lands formed on the back surface of the circuit board, and the laminated ceramic capacitor is arranged on each of the lands on the front surface and the back surface of the circuit board to electrically connect the external terminal electrode and the land. We propose a method for mounting a capacitor on a circuit board.

【0011】さらに、請求項2では、請求項1記載のコ
ンデンサの回路基板実装方法において、前記回路基板の
表面側の他方のランドと裏面側の一方のランドを、該ラ
ンド内に形成したスルーホールと前記回路基板の内層に
設けた導電体を介して導電接続するコンデンサの回路基
板実装方法を提案する。
According to a second aspect of the present invention, in the method for mounting a capacitor on a circuit board according to the first aspect, the other land on the front surface side and the one land on the rear surface side of the circuit board are formed in the through hole. And a method for mounting a circuit board on a capacitor, which is conductively connected via a conductor provided on an inner layer of the circuit board.

【0012】上記請求項1及び請求項2記載のコンデン
サの回路基板実装方法によれば、回路基板の表面及び裏
面のそれぞれに実装された積層セラミックコンデンサに
は同一の信号、或いは電流、電圧が印加されている。従
って、一方の積層セラミックコンデンサに圧電効果によ
る振動が発生したときには、他方の積層セラミックコン
デンサにも同様の振動が発生する。しかし、回路基板の
表面に実装された積層セラミックコンデンサと回路基板
の裏面に実装された積層セラミックコンデンサは、互い
に面対称になるように実装されている。従って、圧電効
果によって発生する振動にも、厚み振動、厚み滑り振
動、面滑り振動、ねじり振動、たわみ振動等の様々な状
態変化による振動が存在するが、回路基板の表面に実装
された積層セラミックコンデンサに生じた状態変化の方
向と回路基板の裏面に実装された積層セラミックコンデ
ンサに生じた状態変化の方向とは互いに反対方向とな
る。このため、一方の積層セラミックコンデンサから回
路基板に伝達した振動と他方の積層セラミックコンデン
サから回路基板に伝達した振動とが打ち消し合うので、
回路基板が共鳴することが無い。従って、積層セラミッ
クコンデンサに生じた振動音が増幅されることがなく、
音圧の大きな可聴音の発生が低減される。
According to the method for mounting a circuit board of a capacitor of claims 1 and 2, the same signal, current, or voltage is applied to the monolithic ceramic capacitors mounted on each of the front surface and the back surface of the circuit board. Has been done. Therefore, when vibration due to the piezoelectric effect occurs in one of the monolithic ceramic capacitors, similar vibration also occurs in the other monolithic ceramic capacitor. However, the monolithic ceramic capacitor mounted on the front surface of the circuit board and the monolithic ceramic capacitor mounted on the back surface of the circuit board are mounted in plane symmetry with each other. Therefore, there are vibrations generated by the piezoelectric effect due to various state changes such as thickness vibration, thickness sliding vibration, face sliding vibration, torsional vibration, flexural vibration, etc. However, the laminated ceramic mounted on the surface of the circuit board The direction of change in the state of the capacitor and the direction of change of the state in the multilayer ceramic capacitor mounted on the back surface of the circuit board are opposite to each other. Therefore, the vibration transmitted from one of the monolithic ceramic capacitors to the circuit board and the vibration transmitted from the other monolithic ceramic capacitor to the circuit board cancel each other.
The circuit board does not resonate. Therefore, the vibration sound generated in the monolithic ceramic capacitor is not amplified,
Generation of audible sound with high sound pressure is reduced.

【0013】また、回路基板の表面に実装された積層セ
ラミックコンデンサに流れる電流の方向と裏面に実装さ
れた積層セラミックコンデンサに流れる電流の方向が逆
方向になるので、回路基板の表面に実装された積層セラ
ミックコンデンサに電流が流れることによって該積層セ
ラミックコンデンサに発生する磁界の方向と、回路基板
の裏面に実装された積層セラミックコンデンサに電流が
流れることによって該積層セラミックコンデンサに発生
する磁界の方向が、互いに逆方向になるので、これらの
磁界が相殺されるため、等価直列インダクタンス(ES
L:EquivalentSeries L)を低減することができる。
Since the direction of the current flowing through the monolithic ceramic capacitor mounted on the front surface of the circuit board and the direction of the current flowing through the monolithic ceramic capacitor mounted on the back surface are opposite to each other, it is mounted on the surface of the circuit board. The direction of the magnetic field generated in the monolithic ceramic capacitor by the current flowing in the monolithic ceramic capacitor and the direction of the magnetic field generated in the monolithic ceramic capacitor by the current flowing in the monolithic ceramic capacitor mounted on the back surface of the circuit board are Since the magnetic fields cancel each other out, the equivalent series inductance (ES
L: Equivalent Series L) can be reduced.

【0014】さらに、請求項2記載の積層セラミックコ
ンデンサの回路基板実装方法によれば、回路基板の表面
のランドと裏面のランドがスルーホールと回路基板内層
の導電体によって導通されているので、前記表面のラン
ドに至る電気信号と前記裏面のランドに至る電気信号と
の間で信号レベル及び信号の位相にほとんど違いが生じ
ることがない。これにより、前記回路基板の表裏面のラ
ンドのそれぞれに接続された積層セラミックコンデンサ
にはほとんど同じレベル及び位相をもつ電圧が印加され
る。
Further, according to the method of mounting a multilayer ceramic capacitor on a circuit board, the land on the front surface and the land on the back surface of the circuit board are electrically connected by the through hole and the conductor of the inner layer of the circuit board. There is almost no difference in signal level and signal phase between the electric signal reaching the land on the front surface and the electric signal reaching the land on the back surface. As a result, voltages having almost the same level and phase are applied to the monolithic ceramic capacitors connected to the respective lands on the front and back surfaces of the circuit board.

【0015】また、請求項3では、請求項1に記載のコ
ンデンサの回路基板実装方法において、ほぼ同じ電圧が
印加される同等仕様の積層セラミックコンデンサを前記
回路基板の表面及び裏面の面対称な位置のランドに実装
するコンデンサの回路基板実装方法を提案する。
According to a third aspect of the present invention, in the method for mounting a capacitor on a circuit board according to the first aspect, a multilayer ceramic capacitor of the same specifications to which substantially the same voltage is applied is placed on the front and back surfaces of the circuit board in symmetrical positions. We propose a circuit board mounting method for capacitors mounted on the land.

【0016】また、請求項4では、誘電体セラミックか
らなる誘電体層と内部電極層とを交互に積層してなる直
方体形状の素体と、該素体の両端部において該内部電極
層に形成された内部電極を交互に並列に接続する一対の
外部端子電極とからなる積層セラミックコンデンサが2
個以上直列接続或いは並列接続されて実装されている回
路基板において、前記回路基板は表面及び裏面のほぼ面
対称な位置に前記2個以上のコンデンサを半数ずつ実装
するためのランドを有すると共に、前記回路基板の表面
に実装されるコンデンサに流れる電流の方向が前記回路
基板の裏面に実装されるコンデンサに流れる電流の方向
と逆方向になるように、前記表面に設けられたランドの
うちの所定のランドと前記裏面に設けられた所定のラン
ドとを導電接続する導電体を有し、前記直列接続された
積層セラミックコンデンサのそれぞれが前記回路基板の
表面及び裏面のランドに実装されているコンデンサ実装
回路基板を提案する。
According to a fourth aspect of the present invention, a rectangular parallelepiped element body is formed by alternately laminating dielectric layers made of a dielectric ceramic and internal electrode layers, and the internal electrode layers are formed on both ends of the element body. A multilayer ceramic capacitor including a pair of external terminal electrodes that alternately connect the formed internal electrodes in parallel.
In a circuit board in which two or more capacitors are connected in series or in parallel and mounted, the circuit board has lands for mounting half or more of each of the two or more capacitors at substantially plane symmetrical positions on the front surface and the back surface, and A predetermined one of the lands provided on the front surface of the circuit board is arranged such that the direction of the current flowing through the capacitor is opposite to the direction of the current flowing through the capacitor mounted on the back surface of the circuit board. A capacitor mounting circuit having a conductor for conductively connecting a land and a predetermined land provided on the back surface, and each of the serially connected multilayer ceramic capacitors being mounted on the land on the front surface and the back surface of the circuit board. Propose a substrate.

【0017】該コンデンサ実装回路基板によれば、回路
基板の表面及び裏面のそれぞれに実装された積層セラミ
ックコンデンサには同一の信号、或いは電流、電圧が印
加される。従って、一方の積層セラミックコンデンサに
圧電効果による振動が発生したときには、他方の積層セ
ラミックコンデンサにも同様の振動が発生する。しか
し、回路基板の表面に実装された積層セラミックコンデ
ンサと回路基板の裏面に実装された積層セラミックコン
デンサは、互いに面対称になるように実装されている。
従って、圧電効果によって発生する振動にも、厚み振
動、厚み滑り振動、面滑り振動、ねじり振動、たわみ振
動等の様々な状態変化による振動が存在するが、回路基
板の表面に実装された積層セラミックコンデンサに生じ
た状態変化の方向と回路基板の裏面に実装された積層セ
ラミックコンデンサに生じた状態変化の方向とは互いに
反対方向となる。このため、一方の積層セラミックコン
デンサから回路基板に伝達した振動と他方の積層セラミ
ックコンデンサから回路基板に伝達した振動とが打ち消
し合うので、回路基板が共鳴することが無い。従って、
積層セラミックコンデンサに生じた振動音が増幅される
ことがなく、音圧の大きな可聴音の発生が低減される。
According to the capacitor-mounted circuit board, the same signal, current, or voltage is applied to the monolithic ceramic capacitors mounted on the front surface and the back surface of the circuit board, respectively. Therefore, when vibration due to the piezoelectric effect occurs in one of the monolithic ceramic capacitors, similar vibration also occurs in the other monolithic ceramic capacitor. However, the monolithic ceramic capacitor mounted on the front surface of the circuit board and the monolithic ceramic capacitor mounted on the back surface of the circuit board are mounted in plane symmetry with each other.
Therefore, there are vibrations generated by the piezoelectric effect due to various state changes such as thickness vibration, thickness sliding vibration, face sliding vibration, torsional vibration, flexural vibration, etc. However, the laminated ceramic mounted on the surface of the circuit board The direction of change in the state of the capacitor and the direction of change of the state in the multilayer ceramic capacitor mounted on the back surface of the circuit board are opposite to each other. Therefore, the vibration transmitted from one of the monolithic ceramic capacitors to the circuit board cancels the vibration transmitted from the other monolithic ceramic capacitor to the circuit board, so that the circuit board does not resonate. Therefore,
The vibration sound generated in the monolithic ceramic capacitor is not amplified, and the generation of audible sound with large sound pressure is reduced.

【0018】また、回路基板の表面に実装された積層セ
ラミックコンデンサに流れる電流の方向と回路基板の裏
面に実装された積層セラミックコンデンサに流れる電流
の方向が逆方向になるので、回路基板の表面に実装され
た積層セラミックコンデンサに電流が流れることによっ
て該積層セラミックコンデンサに発生する磁界の方向
と、回路基板の裏面に実装された積層セラミックコンデ
ンサに電流が流れることによって該積層セラミックコン
デンサに発生する磁界の方向が、互いに逆方向になるの
で、これらの磁界が相殺されるため、等価直列インダク
タンス(ESL:Equivalent Series L)を低減するこ
とができる。
Further, since the direction of the current flowing through the monolithic ceramic capacitor mounted on the front surface of the circuit board is opposite to the direction of the current flowing through the monolithic ceramic capacitor mounted on the back surface of the circuit board, the surface of the circuit board is The direction of the magnetic field generated in the monolithic ceramic capacitor by the current flowing through the mounted monolithic ceramic capacitor and the magnetic field generated in the monolithic ceramic capacitor by the current flowing in the monolithic ceramic capacitor mounted on the back surface of the circuit board. Since the directions are opposite to each other, these magnetic fields cancel each other, so that the equivalent series inductance (ESL) can be reduced.

【0019】また、請求項5では、前記振動の打ち消し
率を高めるために、請求項4記載のコンデンサ実装回路
基板において、前記回路基板の表面及び裏面の面対称位
置に配置された積層セラミックコンデンサとして同等仕
様に構成されたものを用いた。
According to a fifth aspect of the present invention, in order to increase the cancellation rate of the vibration, in the capacitor-mounted circuit board according to the fourth aspect, a multilayer ceramic capacitor is disposed on the front surface and the back surface of the circuit board at symmetrical positions. The one configured to the equivalent specifications was used.

【0020】また、請求項6乃至請求項10では、請求
項5記載のコンデンサ実装回路基板において、実際に使
用する上で上記振動の打ち消し率が必要十分に得られる
同等仕様の範囲として次の範囲を提案する。
Further, in the sixth to tenth aspects, in the capacitor-mounted circuit board according to the fifth aspect, the following range is set as a range of equivalent specifications in which the cancellation rate of the vibration can be obtained sufficiently in actual use. To propose.

【0021】即ち、請求項6では、前記同等仕様の一方
の積層セラミックコンデンサの電気機械結合係数は他方
の積層セラミックコンデンサの電気機械結合係数の70
%から130%の範囲内に設定されているコンデンサ実
装回路基板を提案する。
That is, in claim 6, the electromechanical coupling coefficient of one of the monolithic ceramic capacitors of the same specification is 70 of the electromechanical coupling coefficient of the other monolithic ceramic capacitor.
We propose a capacitor-mounted circuit board that is set within the range of 100% to 130%.

【0022】また、請求項7では、前記同等仕様の一方
の積層セラミックコンデンサの誘電率は他方の積層セラ
ミックコンデンサの誘電率の50%から150%の範囲
内に設定されているコンデンサ実装回路基板を提案す
る。
According to a seventh aspect of the present invention, there is provided a capacitor-mounted circuit board in which the dielectric constant of one of the multilayer ceramic capacitors of the same specification is set within a range of 50% to 150% of the dielectric constant of the other multilayer ceramic capacitor. suggest.

【0023】また、請求項8では、前記同等仕様の積層
セラミックコンデンサは積層数がほぼ同じであり且つ一
方の積層セラミックコンデンサの一層厚みは他方の積層
セラミックコンデンサの一層厚みの70%から130%
の範囲内に設定されているコンデンサ実装回路基板を提
案する。
Further, in claim 8, the laminated ceramic capacitors of the same specification have substantially the same number of laminated layers, and one layered ceramic capacitor has a thickness of 70% to 130% of the layered thickness of the other laminated ceramic capacitor.
We propose a capacitor mounted circuit board that is set within the range.

【0024】また、請求項9では、前記同等仕様の積層
セラミックコンデンサは一層厚みがほぼ同じであり且つ
一方の積層セラミックコンデンサの積層数は他方の積層
セラミックコンデンサの積層数の70%から130%の
範囲内に設定されているコンデンサ実装回路基板を提案
する。
According to a ninth aspect of the present invention, the monolithic ceramic capacitors having the same specifications have substantially the same thickness, and the number of laminated layers of one laminated ceramic capacitor is 70% to 130% of the number of laminated layers of the other laminated ceramic capacitor. We propose a capacitor mounted circuit board that is set within the range.

【0025】また、請求項10では、前記同等仕様の一
方の積層セラミックコンデンサの長さ、幅、高さのそれ
ぞれは他方の積層セラミックコンデンサの長さ、幅、高
さの70%から130%の範囲内に設定されているコン
デンサ実装回路基板を提案する。
According to a tenth aspect of the present invention, one of the monolithic ceramic capacitors having the same specifications has a length, a width and a height which are 70% to 130% of the length, width and height of the other monolithic ceramic capacitor. We propose a capacitor mounted circuit board that is set within the range.

【0026】また、請求項11及び請求項12では、請
求項4記載のコンデンサ実装回路基板において、実際に
使用する上で上記振動の打ち消し率が必要十分に得られ
る面対称位置のずれの範囲として次の範囲を提案する。
In the eleventh and twelfth aspects, in the capacitor-mounted circuit board according to the fourth aspect, as a range of deviation of the plane-symmetrical position where the cancellation rate of the vibration can be obtained sufficiently in actual use. We suggest the following ranges:

【0027】即ち、請求項11では、前記面対称位置に
配置された一方の積層セラミックコンデンサは、他方の
積層セラミックコンデンサの長さ方向、幅方向のそれぞ
れの方向への位置ずれが他方の積層セラミックコンデン
サの長さ、幅の30%の範囲内となる位置に配置されて
いるコンデンサ実装回路基板を提案する。
That is, according to the eleventh aspect of the present invention, one of the monolithic ceramic capacitors arranged at the plane-symmetrical position is displaced in the length direction and the width direction of the other monolithic ceramic capacitor in the other monolithic ceramic capacitor. We propose a capacitor-mounted circuit board arranged at a position within a range of 30% of the length and width of the capacitor.

【0028】また、請求項12では、前記面対称位置に
配置された一方の積層セラミックコンデンサの長さ方向
の中心軸と、他方の積層セラミックコンデンサの長さ方
向の中心軸との成す角度が40度以内に設定されている
コンデンサ実装回路基板を提案する。
In the twelfth aspect, the angle formed by the central axis in the longitudinal direction of the one monolithic ceramic capacitor and the central axis in the longitudinal direction of the other monolithic ceramic capacitor arranged at the plane-symmetrical position is 40. We propose a capacitor mounted circuit board that is set within 100 degrees.

【0029】また、請求項13乃至請求項15では、請
求項4記載のコンデンサ実装回路基板において、従来に
おいて振動の発生が大きく、上記回路基板を実際に使用
する上で上記振動の打ち消し率が必要十分に得られる電
子回路として次の電子回路が形成されているコンデンサ
実装回路基板を提案する。
According to the thirteenth to fifteenth aspects, in the capacitor-mounted circuit board according to the fourth aspect, vibration is generated largely in the conventional case, and the vibration canceling rate is required when the circuit board is actually used. We propose a capacitor-mounting circuit board on which the following electronic circuits are formed as fully obtainable electronic circuits.

【0030】即ち、請求項13では、前記積層セラミッ
クコンデンサを含む電子回路として、前記積層セラミッ
クコンデンサに印加される電圧が変動する電子回路が形
成されているコンデンサ実装回路基板を提案する。
That is, a thirteenth aspect of the present invention proposes a capacitor-mounted circuit board in which an electronic circuit in which the voltage applied to the multilayer ceramic capacitor fluctuates is formed as the electronic circuit including the multilayer ceramic capacitor.

【0031】また、請求項14では、前記積層セラミッ
クコンデンサを含む電子回路として、電源回路における
平滑回路が形成され、前記積層セラミックコンデンサは
平滑コンデンサであるコンデンサ実装回路基板を提案す
る。
According to a fourteenth aspect of the present invention, there is proposed a capacitor mounting circuit board in which a smoothing circuit in a power supply circuit is formed as an electronic circuit including the monolithic ceramic capacitor, and the monolithic ceramic capacitor is a smoothing capacitor.

【0032】また、請求項15では、前記積層セラミッ
クコンデンサを含む電子回路として、可聴周波数帯の周
波数で前記積層セラミックコンデンサへの印加電圧が変
動する電子回路が形成されているコンデンサ実装回路基
板を提案する。
According to a fifteenth aspect of the present invention, a capacitor-mounted circuit board is proposed in which an electronic circuit in which an applied voltage to the multilayer ceramic capacitor fluctuates at an audible frequency band is formed as an electronic circuit including the multilayer ceramic capacitor. To do.

【0033】また、請求項16乃至請求項18では、請
求項4記載のコンデンサ実装回路基板において、実際に
使用する上で上記振動の打ち消し率が必要十分に得られ
る前記積層セラミックコンデンサへの印加電圧として次
の範囲を提案する。
According to the sixteenth to eighteenth aspects, in the capacitor-mounted circuit board according to the fourth aspect, the applied voltage to the monolithic ceramic capacitor is sufficient to obtain the vibration canceling ratio in actual use. The following range is proposed as.

【0034】即ち、請求項16では、前記積層セラミッ
クコンデンサを含む電子回路において、前記面対称位置
に配置された一方の積層セラミックコンデンサへの印加
電圧値は、他方の積層セラミックコンデンサへの印加電
圧値の80%から120%の範囲内に設定されているコ
ンデンサ実装回路基板を提案する。
That is, in the sixteenth aspect of the present invention, in the electronic circuit including the monolithic ceramic capacitor, the applied voltage value to one of the monolithic ceramic capacitors arranged in the plane symmetrical position is the voltage value applied to the other monolithic ceramic capacitor. We propose a capacitor-mounted circuit board that is set within the range of 80% to 120%.

【0035】また、請求項17では、前記積層セラミッ
クコンデンサを含む電子回路において、前記面対称位置
に配置された一方の積層セラミックコンデンサへの印加
電圧の位相に対する他方の積層セラミックコンデンサへ
の印加電圧の位相のずれは、前記一方の積層セラミック
コンデンサへの印加電圧の位相周期の20%以内に設定
されているコンデンサ実装回路基板を提案する。
According to a seventeenth aspect of the present invention, in the electronic circuit including the monolithic ceramic capacitor, the voltage applied to the other monolithic ceramic capacitor with respect to the phase of the voltage applied to one of the monolithic ceramic capacitors arranged at the plane symmetry position is described. We propose a capacitor-mounted circuit board in which the phase shift is set within 20% of the phase cycle of the voltage applied to the one monolithic ceramic capacitor.

【0036】また、請求項18では、前記積層セラミッ
クコンデンサを含む電子回路において、前記面対称位置
に配置された双方の積層セラミックコンデンサに直流バ
イアス電圧が印加され且つ、一方の積層セラミックコン
デンサへ印加される直流バイアス電圧値は、他方の積層
セラミックコンデンサへ印加される直流バイアス電圧値
の80%から120%の範囲内に設定されているコンデ
ンサ実装回路基板を提案する。
Further, in an eighteenth aspect of the invention, in an electronic circuit including the monolithic ceramic capacitor, a DC bias voltage is applied to both monolithic ceramic capacitors arranged in the plane symmetrical position and is applied to one of the monolithic ceramic capacitors. We propose a capacitor-mounted circuit board in which the DC bias voltage value is set within the range of 80% to 120% of the DC bias voltage value applied to the other monolithic ceramic capacitor.

【0037】[0037]

【発明の実施の形態】以下、図面に基づいて本発明の一
実施形態を説明する。
DETAILED DESCRIPTION OF THE INVENTION An embodiment of the present invention will be described below with reference to the drawings.

【0038】図1は、本発明の第1実施形態における積
層セラミックコンデンサの回路基板実装状態を示す斜視
図、図2はその側面断面図である。
FIG. 1 is a perspective view showing a circuit board mounted state of a monolithic ceramic capacitor according to a first embodiment of the present invention, and FIG. 2 is a side sectional view thereof.

【0039】本実施形態におけるコンデンサ実装回路基
板では、直列接続された2個の積層セラミックコンデン
サを実装した回路基板について説明する。
In the capacitor mounted circuit board of this embodiment, a circuit board on which two multilayer ceramic capacitors connected in series are mounted will be described.

【0040】図において、1(1A,1B)は積層セラ
ミックコンデンサ(以下、単にコンデンサと称す)で、
誘電体層11と内部電極12とを交互に積層してなる素
体13と、素体13の両端部において内部電極を交互に
並列に接続している一対の外部電極14a,14bとか
ら構成されている。
In the figure, 1 (1A, 1B) is a monolithic ceramic capacitor (hereinafter simply referred to as a capacitor),
It is composed of an element body 13 in which dielectric layers 11 and internal electrodes 12 are alternately laminated, and a pair of external electrodes 14a and 14b in which internal electrodes are alternately connected in parallel at both ends of the element body 13. ing.

【0041】誘電体層11は、矩形のシート状のセラミ
ック焼結体からなり、セラミック焼結体は、例えばチタ
ン酸マグネシウム等を主成分とする誘電体磁器材料から
形成されている。
The dielectric layer 11 is made of a rectangular sheet-shaped ceramic sintered body, and the ceramic sintered body is made of, for example, a dielectric ceramic material containing magnesium titanate as a main component.

【0042】内部電極12は金属ペーストを焼結させた
金属薄膜からなり、金属ペーストとしては、例えばPd
やAg−Pdのような貴金属材料を主成分とするものが
使用されている。外部電極14も内部電極12と同様の
材料により形成され、表面には半田濡れ性をよくするた
めに半田メッキが施されている。
The internal electrode 12 is made of a metal thin film obtained by sintering a metal paste, and the metal paste is, for example, Pd.
A material containing a precious metal material such as Ag or Pd as a main component is used. The external electrode 14 is also made of the same material as the internal electrode 12, and its surface is plated with solder in order to improve solder wettability.

【0043】また、コンデンサ1Aとコンデンサ1Bは
同一仕様のものである。
The capacitors 1A and 1B have the same specifications.

【0044】尚、コンデンサ1Aとコンデンサ1Bの仕
様は同一でなくても、後述する振動の打ち消しが必要十
分に得られるような、ほぼ同等の仕様であればよい。
Note that the specifications of the capacitors 1A and 1B may not be the same, but may be substantially the same specifications so that the later-described vibration cancellation can be obtained sufficiently.

【0045】例えば、実際に使用する上で振動の打ち消
し率が必要十分に得られる同等仕様の規定要素として
は、電気機械結合係数、誘電率、一層あたりの厚み、積
層数等が特に重要である。これらの要素の好適な範囲と
しては実験から次のように得られている。
For example, the electromechanical coupling coefficient, the dielectric constant, the thickness per layer, the number of laminated layers, etc. are particularly important as the defining elements of the equivalent specifications that can obtain the vibration canceling rate in a necessary and sufficient manner in actual use. . The preferable range of these factors is obtained from the experiment as follows.

【0046】即ち、コンデンサ1Aとコンデンサ1Bと
の間で、一方のコンデンサの電気機械結合係数が、他方
のコンデンサの電気機械結合係数の70%から130%
の範囲内に設定されていること。
That is, between the capacitors 1A and 1B, the electromechanical coupling coefficient of one capacitor is 70% to 130% of the electromechanical coupling coefficient of the other capacitor.
Must be set within the range.

【0047】また、コンデンサ1Aとコンデンサ1Bと
の間で、一方のコンデンサに用いられている誘電体材料
の誘電率が、他方のコンデンサに用いられている誘電体
材料の誘電率の50%から150%の範囲内に設定され
ていること。
Between the capacitors 1A and 1B, the dielectric constant of the dielectric material used in one of the capacitors is 50% to 150% of the dielectric constant of the dielectric material used in the other capacitor. Be set within the range of%.

【0048】また、コンデンサ1Aとコンデンサ1Bと
の間で、積層数がほぼ同じであり且つ一方のコンデンサ
の一層厚みが他方のコンデンサの一層厚みの70%から
130%の範囲内に設定されていること。
The capacitors 1A and 1B have substantially the same number of layers, and the thickness of one of the capacitors is set within the range of 70% to 130% of the thickness of the other capacitor. thing.

【0049】また、コンデンサ1Aとコンデンサ1Bと
の間で、双方における一層の厚みがほぼ同じときは、一
方のコンデンサの積層数が他方のコンデンサの積層数の
70%から130%の範囲内に設定されていること。
When the thicknesses of the capacitors 1A and 1B are substantially the same, the number of laminated layers of one capacitor is set within the range of 70% to 130% of the number of laminated layers of the other capacitor. is being done.

【0050】また、コンデンサ1Aとコンデンサ1Bと
の間で、一方のコンデンサの長さ、幅、高さのそれぞれ
が、他方のコンデンサの長さ、幅、高さの70%から1
30%の範囲内に設定されていること。
Further, between the capacitors 1A and 1B, the length, width and height of one capacitor are 70% to 1% of the length, width and height of the other capacitor.
Be set within the range of 30%.

【0051】上記範囲内に設定されているコンデンサ1
Aとコンデンサ1Bを用いることにより発生する振動は
大幅に低減される。
Capacitor 1 set within the above range
Vibration generated by using A and the capacitor 1B is significantly reduced.

【0052】2は回路基板で、ここでは多層プリント基
板を用いている。さらに、回路基板2の表面2aと裏面
2bのそれぞれには、コンデンサ1Aを面対称な位置に
実装するためのランド21a,21bとコンデンサ1B
を実装するためのランド22a,22bが面対称な位置
に形成されている。また、回路基板2の表面2aのラン
ド21aは、裏面2b側の面対称なランド22aとスル
ーホール23aを介して導電接続されている。即ち、回
路基板2の表面2aに形成されているランド21a,2
1bに実装されているコンデンサ1Aを流れる電流の方
向と、裏面2bに形成されているランド22a,22b
に実装されているコンデンサ1Bを流れる電流の方向が
逆方向となるように、表面2aに形成されている一方の
ランド21aがスルーホール23aを介して裏面2bに
形成されているランド22aに導電接続されている。
Reference numeral 2 is a circuit board, and a multilayer printed board is used here. Further, on the front surface 2a and the back surface 2b of the circuit board 2, lands 21a and 21b for mounting the capacitors 1A in plane-symmetrical positions and the capacitors 1B, respectively.
The lands 22a and 22b for mounting are formed in plane-symmetrical positions. The land 21a on the front surface 2a of the circuit board 2 is conductively connected to the plane-symmetrical land 22a on the rear surface 2b side through a through hole 23a. That is, the lands 21a, 2 formed on the surface 2a of the circuit board 2
1b, the direction of the current flowing through the capacitor 1A mounted on the back surface 2b, and the lands 22a, 22b formed on the back surface 2b.
One of the lands 21a formed on the front surface 2a is conductively connected to the land 22a formed on the back surface 2b through the through hole 23a so that the direction of the current flowing through the capacitor 1B mounted in the opposite direction is opposite. Has been done.

【0053】尚、本実施形態では、回路基板2としてセ
ラミック多層回路基板を用いたが、これ以外の種類のも
のであっても良い。
Although the ceramic multilayer circuit board is used as the circuit board 2 in this embodiment, other types may be used.

【0054】また、表面2aのランド21aと裏面2b
のランド22aは、導通されていれば良いのであり、他
の導電体とスルーホールを組み合わせて導通させても良
いし、ジャンパー配線等を用いて導通させても良い。即
ち、直列接続されたコンデンサ1Aとコンデンサ1Bの
双方にほぼ同じ電圧が印加されるようにすれば良い。
The land 21a on the front surface 2a and the back surface 2b
It is sufficient that the land 22a is electrically connected, and it may be electrically connected by combining another conductor with a through hole, or may be electrically connected by using a jumper wiring or the like. That is, substantially the same voltage may be applied to both the capacitors 1A and 1B connected in series.

【0055】ここで、実際に使用する上で後述する振動
の打ち消し率が必要十分に得られるコンデンサ1A,1
Bへの印加電圧としては、実験によって次の電圧範囲が
得られている。
Here, in actual use, the capacitors 1A and 1A which can obtain a necessary and sufficient vibration cancellation rate, which will be described later, are obtained.
As the voltage applied to B, the following voltage range has been obtained by experiments.

【0056】即ち、コンデンサ1A,1Bを用いた電子
回路において、コンデンサ1Aとコンデンサ1Bの一方
のコンデンサへの印加電圧値が、他方のコンデンサへの
印加電圧値の80%から120%の範囲内に設定されて
いること。
That is, in the electronic circuit using the capacitors 1A and 1B, the voltage value applied to one of the capacitors 1A and 1B is within the range of 80% to 120% of the voltage value applied to the other capacitor. Must be set.

【0057】また、電子回路において、一方のコンデン
サへの印加電圧の位相に対する他方のコンデンサへの印
加電圧の位相のずれが、一方のコンデンサへの印加電圧
の位相周期の20%以内に設定されていること。
In the electronic circuit, the phase shift of the voltage applied to the other capacitor with respect to the phase of the voltage applied to the one capacitor is set within 20% of the phase period of the voltage applied to the one capacitor. To be.

【0058】また、電子回路において、コンデンサ1
A,1Bに直流バイアス電圧が印加されているときは、
一方のコンデンサへ印加される直流バイアス電圧値が、
他方のコンデンサへ印加される直流バイアス電圧値の8
0%から120%の範囲内に設定されていること。
In the electronic circuit, the capacitor 1
When a DC bias voltage is applied to A and 1B,
The DC bias voltage value applied to one of the capacitors is
DC bias voltage value of 8 applied to the other capacitor
It is set within the range of 0% to 120%.

【0059】これらの何れかを満足するほぼ同じ電圧が
双方のコンデンサ1A,1Bに印加されれば、コンデン
サ1A,1Bによって発生する振動は大幅に低減され
る。
If substantially the same voltage satisfying any of these is applied to both capacitors 1A, 1B, the vibrations generated by capacitors 1A, 1B are greatly reduced.

【0060】一方、回路基板2の表面2aに実装された
コンデンサ1Aの一方の外部電極14aは半田によって
ランド21aに導電接続され、他方の外部電極14bは
ランド21bに導電接続されている。また、回路基板2
の裏面2bに実装されたコンデンサ1Bの一方の外部電
極14aは半田によってランド22aに導電接続され、
他方の外部電極14bはランド22bに導電接続されて
いる。
On the other hand, one external electrode 14a of the capacitor 1A mounted on the surface 2a of the circuit board 2 is conductively connected to the land 21a by soldering, and the other external electrode 14b is conductively connected to the land 21b. Also, the circuit board 2
One external electrode 14a of the capacitor 1B mounted on the back surface 2b of the above is conductively connected to the land 22a by soldering,
The other external electrode 14b is conductively connected to the land 22b.

【0061】ここで、振動の発生を抑えるためには、コ
ンデンサ1Aとコンデンサ1Bを半田付けする際に、コ
ンデンサ1Aとコンデンサ1Bがほぼ面対称となるよう
に配置した状態で半田付けすることが好ましい。
Here, in order to suppress the occurrence of vibration, when the capacitors 1A and 1B are soldered, it is preferable that the capacitors 1A and 1B are arranged so that they are substantially plane-symmetrical. .

【0062】コンデンサ1A,1Bを実際に実装する際
には完全な面対称状態にすることはほとんど不可能であ
るので、この位置ずれの許容範囲を求めるための実験結
果においては、実際に使用する上で上記振動の打ち消し
率が必要十分に得られる面対称位置のずれの範囲として
次の範囲内が好ましいことが分かっている。
Since it is almost impossible to make the capacitors 1A and 1B completely plane-symmetrical when they are actually mounted, they are actually used in the experimental result for obtaining the allowable range of the positional deviation. It has been found that the following range is preferable as the range of deviation of the plane-symmetrical position at which the above-mentioned vibration canceling ratio can be obtained sufficiently.

【0063】即ち、ほぼ面対称位置に配置されたコンデ
ンサ1A,1Bの一方のコンデンサは、他方のコンデン
サの長さ方向、幅方向のそれぞれの方向への位置ずれが
他方の積層セラミックコンデンサの長さ、幅の30%の
範囲内となる位置に配置されていること。また、ほぼ面
対称位置に配置されたコンデンサ1A,1Bの一方のコ
ンデンサの長さ方向の中心軸と他方のコンデンサの長さ
方向の中心軸との成す角度が40度以内に設定されてい
ることである。
That is, in one of the capacitors 1A and 1B arranged substantially in plane symmetry, the displacement of the other capacitor in the length direction and the width direction is different from that of the other multilayer ceramic capacitor. , Must be placed in a position within 30% of the width. Further, the angle formed by the central axis of one of the capacitors 1A and 1B arranged substantially symmetrically in the longitudinal direction and the central axis of the other capacitor in the longitudinal direction is set within 40 degrees. Is.

【0064】また、回路基板2の表面2aに実装された
コンデンサ1Aに電流が流れることによってコンデンサ
1Aに発生する磁界の方向と、回路基板2の裏面2bに
実装されたコンデンサ1Bに電流が流れることによって
コンデンサ1Bに発生する磁界の方向が、互いに逆方向
になるので、これらの磁界が相殺されるため、コンデン
サ1A,1Bにおける等価直列インダクタンス(ES
L:Equivalent SeriesL)を低減することができる。
Further, the direction of the magnetic field generated in the capacitor 1A by the current flowing in the capacitor 1A mounted on the front surface 2a of the circuit board 2 and the current flowing in the capacitor 1B mounted on the back surface 2b of the circuit board 2. The directions of the magnetic fields generated in the capacitor 1B are opposite to each other, and these magnetic fields cancel each other out. Therefore, the equivalent series inductance (ES) in the capacitors 1A and 1B is reduced.
L: Equivalent Series L) can be reduced.

【0065】次に、本実施形態における具体的な電子回
路の一例を説明する。
Next, an example of a specific electronic circuit in this embodiment will be described.

【0066】図3は、前述したコンデンサの回路基板実
装方法を適用したコンデンサ1A,1Bを用いたDC−
DCコンバータ30を示す回路図である。図において、
31は直流電源、32はPチャネル型のFET、33は
パルス幅変調回路、34はダイオード、35はインダク
タ、1A,1Bは前述したコンデンサである。
FIG. 3 shows a DC-capacitor using the capacitors 1A and 1B to which the above-described capacitor circuit board mounting method is applied.
3 is a circuit diagram showing a DC converter 30. FIG. In the figure,
Reference numeral 31 is a DC power supply, 32 is a P-channel FET, 33 is a pulse width modulation circuit, 34 is a diode, 35 is an inductor, and 1A and 1B are the above-mentioned capacitors.

【0067】直流電源31の正極はFET32のソース
に接続され、FET32のドレインはダイオード34の
カソードに接続されると共に、インダクタ35を介して
コンデンサ1Aの他端(ランド21b側)及び出力端子
36aに接続されている。コンデンサ1Aの一端(ラン
ド21a側)はコンデンサ1Bの一端(ランド22a
側)に接続され、これらのコンデンサ1A,1Bは直列
接続されている。また、ダイオード34のアノードとコ
ンデンサ1Bの他端(ランド22b側)は直流電源31
の負極及び接地端子36bに接続されている。さらに、
FET32のゲートには、パルス幅変調回路33から出
力される電圧Vconが印加されている。
The positive electrode of the DC power supply 31 is connected to the source of the FET 32, the drain of the FET 32 is connected to the cathode of the diode 34, and the other end (land 21b side) of the capacitor 1A and the output terminal 36a are connected via the inductor 35. It is connected. One end (land 21a side) of the capacitor 1A is connected to one end (land 22a) of the capacitor 1B.
Side), and these capacitors 1A and 1B are connected in series. The anode of the diode 34 and the other end of the capacitor 1B (on the side of the land 22b) are connected to the DC power source 31.
Of the negative electrode and the ground terminal 36b. further,
The voltage Vcon output from the pulse width modulation circuit 33 is applied to the gate of the FET 32.

【0068】パルス幅変調回路33は、所定の周期Tで
パルス幅tの電圧Vconを出力し、電圧VconがFET3
2のゲートに印加されているときに、FET32はオン
状態となり、ソース・ドレイン間に通電される。
The pulse width modulation circuit 33 outputs a voltage Vcon having a pulse width t at a predetermined cycle T, and the voltage Vcon is FET3.
When being applied to the gate of the FET 2, the FET 32 is turned on and a current is applied between the source and the drain.

【0069】FET32がオン状態のときには、そのソ
ース・ドレイン間の通電電流は、インダクタ35を介し
て出力端子36aから出力される。さらに、前記通電電
流は、直列接続されたコンデンサ1A,1Bに流入し、
コンデンサ1A,1Bが充電される。
When the FET 32 is in the ON state, the current flowing between its source and drain is output from the output terminal 36a via the inductor 35. Further, the energizing current flows into the capacitors 1A and 1B connected in series,
The capacitors 1A and 1B are charged.

【0070】また、FET32がオフのときは、直流電
源31からの電流はFET32によって遮断される。こ
のときインダクタ35によって蓄えられていたエネルギ
ーが逆起電力となって出力され、逆起電力によるフリー
ホィーリング電流がダイオード34を介してコンデンサ
1A,1B及び出力端子36aに通電される。
When the FET 32 is off, the current from the DC power supply 31 is cut off by the FET 32. At this time, the energy stored in the inductor 35 is output as a back electromotive force, and a freewheeling current due to the back electromotive force is supplied to the capacitors 1A and 1B and the output terminal 36a via the diode 34.

【0071】ここで、出力電圧Voは、直流電源31の
出力電圧をVinとすると、(1)式によって表される。
Here, the output voltage Vo is represented by the equation (1), where Vin is the output voltage of the DC power supply 31.

【0072】Vo=Vin・t/T …(1) 即ち、電圧Voは、パルス幅tを周期Tで除算した値に
電圧Vinを乗算したものとなる。従って、パルス幅変調
回路33において、パルス幅tと周期Tとの比を変える
ことにより出力電圧Voを任意に設定することができ
る。
Vo = Vint / T (1) That is, the voltage Vo is obtained by multiplying the value obtained by dividing the pulse width t by the period T by the voltage Vin. Therefore, in the pulse width modulation circuit 33, the output voltage Vo can be arbitrarily set by changing the ratio between the pulse width t and the period T.

【0073】上記DC−DCコンバータ回路30では、
コンデンサ1A,1Bは平滑用に用いられるため静電容
量の大きなものが必要となる。さらに、コンデンサ1
A,1Bには、直流電圧を印加しながら、交流電圧が印
加されることになる。従って、コンデンサ1A,1Bに
圧電現象が生じて振動が発生する。
In the DC-DC converter circuit 30 described above,
Since the capacitors 1A and 1B are used for smoothing, capacitors having a large capacitance are required. Furthermore, capacitor 1
An AC voltage is applied to A and 1B while applying a DC voltage. Therefore, a piezoelectric phenomenon occurs in the capacitors 1A and 1B, causing vibration.

【0074】しかし本実施形態においては、前述したよ
うにコンデンサ1A,1Bを回路基板2の表裏に面対称
となり且つそれぞれに流れる電流の方向が同一方向とな
るように実装しているため、一方の積層セラミックコン
デンサから回路基板に伝達した振動と他方の積層セラミ
ックコンデンサから回路基板に伝達した振動とが打ち消
し合うので、回路基板2が共鳴することが無く、音圧の
大きな可聴音の発生が低減される。
However, in the present embodiment, as described above, the capacitors 1A and 1B are mounted on the front and back of the circuit board 2 so as to be plane-symmetrical and the currents flowing through them are in the same direction. Since the vibrations transmitted from the monolithic ceramic capacitor to the circuit board and the vibrations transmitted from the other monolithic ceramic capacitor to the circuit board cancel each other, the circuit board 2 does not resonate and the generation of audible sound with large sound pressure is reduced. It

【0075】即ち、図4に示すように、回路基板2の表
面2aに実装されたコンデンサ1Aに圧電効果による振
動が発生したときには、他方の積層セラミックコンデン
サ1Bにも同様の振動が発生する。尚、圧電効果によっ
て発生する振動にも、厚み振動、厚み滑り振動、面滑り
振動、ねじり振動、たわみ振動等の様々な状態変化によ
る振動が存在するが、ここでは回路基板2の面に垂直な
方向に変位する振動が発生したものとして説明する。
That is, as shown in FIG. 4, when the capacitor 1A mounted on the surface 2a of the circuit board 2 vibrates due to the piezoelectric effect, the other monolithic ceramic capacitor 1B also vibrates similarly. Note that vibrations generated by the piezoelectric effect also include vibrations due to various state changes such as thickness vibration, thickness sliding vibration, surface sliding vibration, torsional vibration, and flexural vibration. The description will be made assuming that the vibration that is displaced in the direction is generated.

【0076】しかし、回路基板2の表面2aに実装され
たコンデンサ1Aと裏面2bに実装されたコンデンサ1
Bは、互いに面対称となるように実装された同等仕様の
ものであるので、一方のコンデンサ1Aに生じた状態変
化の方向(Da1,Da2)と他方のコンデンサ1Bに
生じた状態変化の方向(Db1,Db2)とは互いに反
対方向となる。
However, the capacitor 1A mounted on the front surface 2a of the circuit board 2 and the capacitor 1 mounted on the back surface 2b of the circuit board 2
Since B is an equivalent specification that is mounted so as to be plane-symmetrical to each other, the direction of the state change (Da1, Da2) occurring in one capacitor 1A and the direction of the state change occurring in the other capacitor 1B ( Db1 and Db2) are opposite to each other.

【0077】このため、一方のコンデンサ1Aから回路
基板2に伝達した振動と他方のコンデンサ1Bから回路
基板2に伝達した振動とが打ち消し合うので、回路基板
2が共鳴することが無い。
Therefore, the vibration transmitted from the one capacitor 1A to the circuit board 2 and the vibration transmitted from the other capacitor 1B to the circuit board 2 cancel each other out, so that the circuit board 2 does not resonate.

【0078】従って、コンデンサ1A,1Bの振動によ
って生じた音が増幅されることがなく、音圧の大きな可
聴音の発生が低減される。
Therefore, the sound generated by the vibration of the capacitors 1A and 1B is not amplified, and the generation of audible sound with a large sound pressure is reduced.

【0079】尚、本実施形態では、同一回路内で通常で
は1つのコンデンサを用いる部分に直列接続した2つの
コンデンサ1A,1Bを用い、これらのコンデンサ1
A,1Bを回路基板2の表裏に配置して振動の発生を抑
制したが、これに限定されることはない。
In this embodiment, two capacitors 1A and 1B connected in series are used in a portion where one capacitor is normally used in the same circuit.
Although A and 1B are arranged on the front and back of the circuit board 2 to suppress the generation of vibration, the present invention is not limited to this.

【0080】例えば、図5に示すように3個以上の複数
の積層セラミックコンデンサ1を直列接続し、これらの
うちの半数を回路基板2の表面2aに実装し、残りを実
装位置が面対称になるように裏面2bに実装しても良
い。また、複数個のコンデンサを並列接続したものを2
組用いてこれらを直列接続し、一方の並列接続したコン
デンサの組を回路基板2の表面2aに実装し、他方の並
列接続したコンデンサの組を回路基板2の裏面2bに実
装しても同様の効果を得ることができる。これらの直列
接続したコンデンサの組或いは並列接続したコンデンサ
の組をコンデンサアレイ部品を用いて構成しても良い。
For example, as shown in FIG. 5, a plurality of three or more laminated ceramic capacitors 1 are connected in series, half of them are mounted on the surface 2a of the circuit board 2, and the rest are mounted symmetrically in plane. You may mount on the back surface 2b so that it may become. In addition, two capacitors connected in parallel
These are connected in series, and one set of parallel-connected capacitors is mounted on the front surface 2a of the circuit board 2, and the other set of parallel-connected capacitors is mounted on the back surface 2b of the circuit board 2. The effect can be obtained. These series-connected capacitors or parallel-connected capacitors may be configured using capacitor array components.

【0081】次に、本発明の第2実施形態を説明する。Next, a second embodiment of the present invention will be described.

【0082】図6は本発明の第2実施形態における積層
セラミックコンデンサの回路基板実装状態を示す斜視
図、図7はその側面断面図である。
FIG. 6 is a perspective view showing a circuit board mounted state of the laminated ceramic capacitor according to the second embodiment of the present invention, and FIG. 7 is a side sectional view thereof.

【0083】第2実施形態におけるコンデンサ実装回路
基板では、並列接続された2個の積層セラミックコンデ
ンサを実装した回路基板について説明する。また、図に
おいて、前述した第1実施形態と同一構成部分は同一符
号をもって表しその説明を省略する。
In the capacitor-mounted circuit board of the second embodiment, a circuit board on which two laminated ceramic capacitors connected in parallel are mounted will be described. Further, in the figure, the same components as those in the first embodiment described above are designated by the same reference numerals and the description thereof will be omitted.

【0084】第2実施形態では、回路基板2の表面2a
と裏面2bのそれぞれに、コンデンサ1Aを実装するた
めのランド21a,21bとコンデンサ1Bを実装する
ためのランド22a,22bが面対称な位置に形成され
ている。また、回路基板2の内層には長方形の導電体2
4a,24bが設けられており、導電体24aの一端部
はスルーホール23aを介してランド22aに導電接続
され、導電体24aの他端部はスルーホール23bを介
してランド21bに導電接続されている。さらに、導電
体24bの一端部はスルーホール23cを介してランド
21aに導電接続され、導電体24bの他端部はスルー
ホール23dを介してランド21bに導電接続されてい
る。即ち、回路基板2の表面2aに形成されているラン
ド21a,21bに実装されているコンデンサ1Aを流
れる電流の方向と、裏面2bに形成されているランド2
2a,22bに実装されているコンデンサ1Bを流れる
電流の方向が逆方向となるように、表面2aに形成され
ている他方のランド21a,21bがスルーホール23
a〜23dと導電体24a,24bを介して裏面2bの
面対称な位置に形成されているランド22a,22bに
導電接続されている。
In the second embodiment, the surface 2a of the circuit board 2 is
The lands 21a and 21b for mounting the capacitor 1A and the lands 22a and 22b for mounting the capacitor 1B are respectively formed on the back surface 2b and the back surface 2b in plane symmetrical positions. In addition, a rectangular conductor 2 is provided on the inner layer of the circuit board 2.
4a and 24b are provided, one end of the conductor 24a is conductively connected to the land 22a through the through hole 23a, and the other end of the conductor 24a is conductively connected to the land 21b through the through hole 23b. There is. Further, one end of the conductor 24b is conductively connected to the land 21a through the through hole 23c, and the other end of the conductor 24b is conductively connected to the land 21b through the through hole 23d. That is, the direction of the current flowing through the capacitor 1A mounted on the lands 21a and 21b formed on the front surface 2a of the circuit board 2 and the land 2 formed on the back surface 2b.
The other lands 21a and 21b formed on the front surface 2a have through holes 23 so that the currents flowing through the capacitors 1B mounted on the capacitors 2a and 22b are in opposite directions.
Via a to 23d and conductors 24a and 24b, they are conductively connected to lands 22a and 22b formed at positions symmetrical to the back surface 2b.

【0085】また、表面のランド21a,21bと裏面
のランド22a,22bは、コンデンサ1A,1Bが並
列接続されるように導通されていれば良いのであり、上
記以外の配線パターンを組み合わせて導通させても良い
し、ジャンパー配線等を用いて導通させても良い。即
ち、並列接続されたコンデンサ1Aとコンデンサ1Bの
双方にほぼ同じ電圧が印加され、それぞれに流れる電流
の方向が逆向きになるようにすれば良い。
Further, the lands 21a, 21b on the front surface and the lands 22a, 22b on the back surface may be made conductive so that the capacitors 1A, 1B are connected in parallel, and are made conductive by combining wiring patterns other than the above. Alternatively, a jumper wire or the like may be used for electrical continuity. That is, substantially the same voltage is applied to both the capacitors 1A and 1B connected in parallel, and the directions of the currents flowing through the capacitors may be opposite.

【0086】並列接続された2つのコンデンサ1A,1
Bを上記のように配置して回路基板2に実装することに
より、コンデンサ1Aに生じた振動による状態変化の方
向とコンデンサ1Bに生じた振動による状態変化の方向
とは互いに反対方向となるため、コンデンサ1Aから回
路基板2に伝達した振動とコンデンサ1Bから回路基板
2に伝達した振動とが打ち消し合うので、回路基板2が
共鳴することが無い。従って、コンデンサ1A,1Bに
生じた振動音が増幅されることがなく、音圧の大きな可
聴音の発生が低減される。
Two capacitors 1A, 1 connected in parallel
By arranging B as described above and mounting it on the circuit board 2, the direction of the state change due to the vibration generated in the capacitor 1A and the direction of the state change due to the vibration generated in the capacitor 1B are opposite to each other. Since the vibration transmitted from the capacitor 1A to the circuit board 2 and the vibration transmitted from the capacitor 1B to the circuit board 2 cancel each other, the circuit board 2 does not resonate. Therefore, the vibration sound generated in the capacitors 1A and 1B is not amplified, and the generation of audible sound with a large sound pressure is reduced.

【0087】さらに、上記のようにコンデンサ1Aに流
れる電流の方向とコンデンサ1Bに流れる電流の方向が
逆方向になるので、コンデンサ1Aに電流が流れること
によってコンデンサ1Aに発生する磁界の方向と、コン
デンサ1Bに電流が流れることによってコンデンサ1B
に発生する磁界の方向が、互いに逆方向になるので、こ
れらの磁界が相殺されるため、等価直列インダクタンス
(ESL:EquivalentSeries L)を低減することができ
る。
Furthermore, since the direction of the current flowing through the capacitor 1A and the direction of the current flowing through the capacitor 1B are opposite to each other as described above, the direction of the magnetic field generated in the capacitor 1A by the current flowing through the capacitor 1A and the direction of the capacitor Capacitor 1B due to the current flowing in 1B
Since the directions of the magnetic fields generated in the two directions are opposite to each other, these magnetic fields cancel each other out, and the equivalent series inductance (ESL: Equivalent Series L) can be reduced.

【0088】尚、可聴音の発生を抑えるために好適なコ
ンデンサ1A,1Bの仕様及び回路基板への配置は、上
記第1実施形態で述べたものと同じである。
The specifications of the capacitors 1A and 1B suitable for suppressing the generation of audible sound and the arrangement on the circuit board are the same as those described in the first embodiment.

【0089】次に、第2実施形態における具体的な電子
回路の一例を説明する。
Next, an example of a specific electronic circuit according to the second embodiment will be described.

【0090】図8は、前述したコンデンサの回路基板実
装方法を適用したコンデンサ1A,1Bを用いたDC−
DCコンバータ37を示す回路図である。図において、
前述した第1実施形態におけるDC−DCコンバータ回
路30と同一構成部分は同一符号をもって表しその説明
を省略する。
FIG. 8 shows a DC-capacitor using capacitors 1A and 1B to which the above-described capacitor circuit board mounting method is applied.
6 is a circuit diagram showing a DC converter 37. FIG. In the figure,
The same components as those of the DC-DC converter circuit 30 in the first embodiment described above are designated by the same reference numerals, and the description thereof will be omitted.

【0091】また、図3に示したDC−DCコンバータ
回路30と、図8に示したDC−DCコンバータ回路3
7との相違点は、コンデンサ1Aとコンデンサ1Bが上
記のように並列に接続されている点である。DC−DC
コンバータ回路37では、直流電源31の正極はFET
32のドレインはダイオード34のカソードに接続され
ると共にインダクタ35を介してコンデンサ1Aの他端
(ランド21b側)とコンデンサ1Bの一端(ランド2
2a側)及び出力端子36aに接続されている。また、
コンデンサ1Aの一端(ランド21a側)とコンデンサ
1Bの他端(ランド22b側)は他方の出力端子36b
に接続されている。
The DC-DC converter circuit 30 shown in FIG. 3 and the DC-DC converter circuit 3 shown in FIG.
7 is that the capacitors 1A and 1B are connected in parallel as described above. DC-DC
In the converter circuit 37, the positive electrode of the DC power supply 31 is an FET
The drain of 32 is connected to the cathode of the diode 34, and the other end of the capacitor 1A (land 21b side) and one end of the capacitor 1B (land 2) are connected via the inductor 35.
2a side) and the output terminal 36a. Also,
One end of the capacitor 1A (land 21a side) and the other end of the capacitor 1B (land 22b side) are connected to the other output terminal 36b.
It is connected to the.

【0092】上記DC−DCコンバータ回路37では、
第1実施形態と同様に、コンデンサ1A,1Bは平滑用
に用いられるため静電容量の大きなものが必要となる。
さらに、コンデンサ1A,1Bには、直流電圧を印加し
ながら、交流電圧が印加されることになる。従って、コ
ンデンサ1A,1Bに圧電現象が生じて振動が発生す
る。
In the DC-DC converter circuit 37,
Similar to the first embodiment, the capacitors 1A and 1B are used for smoothing, and therefore need to have a large capacitance.
Further, the AC voltage is applied to the capacitors 1A and 1B while applying the DC voltage. Therefore, a piezoelectric phenomenon occurs in the capacitors 1A and 1B, causing vibration.

【0093】しかし本実施形態においては、前述したよ
うにコンデンサ1A,1Bを回路基板2の表裏に面対称
となり且つそれぞれに流れる電流の方向が逆方向となる
ように実装しているため、一方のコンデンサ1Aから回
路基板2に伝達した振動と他方のコンデンサ1Bから回
路基板2に伝達した振動とが打ち消し合うので、回路基
板2が共鳴することが無く、音圧の大きな可聴音の発生
が低減される。
However, in the present embodiment, as described above, the capacitors 1A and 1B are mounted on the front and back of the circuit board 2 so as to be plane-symmetric and the currents flowing through the capacitors 1A and 1B are opposite to each other. Since the vibration transmitted from the capacitor 1A to the circuit board 2 and the vibration transmitted from the other capacitor 1B to the circuit board 2 cancel each other, the circuit board 2 does not resonate, and the generation of audible sound with a large sound pressure is reduced. It

【0094】尚、本実施形態は一例であり、本発明がこ
れに限定されることはない。例えば、本実施形態ではD
C−DCコンバータ回路30に本発明を適用したが、他
の電子回路に適用しても同様の効果を発揮することは言
うまでもない。本発明を適用した場合、振動及び可聴音
の抑制効果が顕著に現れる電子回路としては、例えば、
コンデンサ1A,1Bへの印加電圧が変動する電子回
路、特に、印加電圧が連続的に変動する電子回路、電源
回路においてコンデンサ1A,1Bを平滑コンデンサと
して用いた平滑回路、可聴周波数帯の周波数でコンデン
サ1A,1Bへの印加電圧が可聴周波数帯(20Hz〜
20KHz)の周波数で変動する電子回路等が挙げられ
る。
The present embodiment is an example, and the present invention is not limited to this. For example, in the present embodiment, D
Although the present invention is applied to the C-DC converter circuit 30, it is needless to say that the same effect is exhibited even when applied to other electronic circuits. When the present invention is applied, as an electronic circuit in which the effect of suppressing vibration and audible sound is remarkably exhibited, for example,
Electronic circuit in which the applied voltage to the capacitors 1A and 1B fluctuates, particularly an electronic circuit in which the applied voltage continuously fluctuates, a smoothing circuit using the capacitors 1A and 1B as a smoothing capacitor in a power supply circuit, a capacitor at an audio frequency band frequency The applied voltage to 1A and 1B is in the audible frequency band (20Hz ~
An electronic circuit or the like that changes at a frequency of 20 KHz) can be used.

【0095】[0095]

【発明の効果】以上説明したように本発明の請求項1及
び請求項2記載のコンデンサの回路基板実装方法によれ
ば、直列接続或いは並列接続された積層セラミックコン
デンサを回路基板の表裏面に面対称となるように実装し
たので、一方の積層セラミックコンデンサから回路基板
に伝達した振動と他方の積層セラミックコンデンサから
回路基板に伝達した振動とが打ち消し合い、この振動に
対して回路基板が共鳴することを防止できる。従って、
積層セラミックコンデンサの振動によって生じた音が増
幅されることがなく、従来に比べて音圧の大きな可聴音
の発生を大幅に低減することができる。さらに、回路基
板の表面に実装された積層セラミックコンデンサに流れ
る電流の方向と裏面に実装された積層セラミックコンデ
ンサに流れる電流の方向が逆方向になるので、回路基板
の表面に実装された積層セラミックコンデンサに電流が
流れることによって該積層セラミックコンデンサに発生
する磁界の方向と、回路基板の裏面に実装された積層セ
ラミックコンデンサに電流が流れることによって該積層
セラミックコンデンサに発生する磁界の方向が、互いに
逆方向になるので、これらの磁界が相殺されるため、等
価直列インダクタンスを低減することができる。
As described above, according to the capacitor circuit board mounting method of the present invention, the multilayer ceramic capacitors connected in series or in parallel are provided on the front and back surfaces of the circuit board. Since they are mounted symmetrically, the vibration transmitted from one monolithic ceramic capacitor to the circuit board cancels the vibration transmitted from the other monolithic ceramic capacitor to the circuit board, and the circuit board resonates with this vibration. Can be prevented. Therefore,
The sound generated by the vibration of the monolithic ceramic capacitor is not amplified, and the generation of audible sound with a large sound pressure can be significantly reduced as compared with the conventional case. Furthermore, the direction of the current flowing in the monolithic ceramic capacitor mounted on the front surface of the circuit board is opposite to the direction of the current flowing in the monolithic ceramic capacitor mounted on the back surface, so the monolithic ceramic capacitor mounted on the front surface of the circuit board. The direction of the magnetic field generated in the monolithic ceramic capacitor due to the current flowing in it is opposite to the direction of the magnetic field generated in the monolithic ceramic capacitor due to the current flowing in the monolithic ceramic capacitor mounted on the back surface of the circuit board. Since these magnetic fields cancel each other out, the equivalent series inductance can be reduced.

【0096】また、請求項3記載のコンデンサの回路基
板実装方法によれば、上記効果に加えて、ほぼ同じ電圧
が印加される同等仕様の積層セラミックコンデンサを回
路基板の表裏面に面対称となるように実装したので、一
方の積層セラミックコンデンサから回路基板に伝達した
振動と他方の積層セラミックコンデンサから回路基板に
伝達した振動とが打ち消し合い、この振動に対して回路
基板が共鳴することを防止できる。従って、積層セラミ
ックコンデンサの振動によって生じた音が増幅されるこ
とがなく、従来に比べて音圧の大きな可聴音の発生を大
幅に低減することができる。
According to the method of mounting a capacitor on a circuit board of the present invention, in addition to the above effects, a multilayer ceramic capacitor of the same specifications to which substantially the same voltage is applied is plane-symmetric on the front and back surfaces of the circuit board. Since it is mounted as described above, the vibration transmitted from one multilayer ceramic capacitor to the circuit board and the vibration transmitted from the other multilayer ceramic capacitor to the circuit board cancel each other out, and the circuit board can be prevented from resonating against this vibration. . Therefore, the sound generated by the vibration of the monolithic ceramic capacitor is not amplified, and the generation of audible sound with a large sound pressure can be significantly reduced as compared with the related art.

【0097】また、請求項4乃至請求項18記載のコン
デンサ実装回路基板によれば、直列接続された積層セラ
ミックコンデンサが回路基板の表裏面に面対称となるよ
うに実装されるので、表面側の積層セラミックコンデン
サから回路基板に伝達した振動と裏面側の積層セラミッ
クコンデンサから回路基板に伝達した振動とが打ち消し
合い、この振動に対して回路基板が共鳴することを防止
できる。従って、積層セラミックコンデンサの振動によ
って生じた音が増幅されることがなく、従来に比べて音
圧の大きな可聴音の発生を大幅に低減することができ
る。
According to the capacitor-mounted circuit board of the fourth to the eighteenth aspects, since the serially connected multilayer ceramic capacitors are mounted on the front and back surfaces of the circuit board in a plane-symmetric manner, It is possible to prevent the vibration transmitted from the monolithic ceramic capacitor to the circuit board and the vibration transmitted to the circuit board from the monolithic ceramic capacitor on the back side cancel each other, and the circuit board resonating against this vibration. Therefore, the sound generated by the vibration of the monolithic ceramic capacitor is not amplified, and the generation of audible sound with a large sound pressure can be significantly reduced as compared with the related art.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1実施形態における積層セラミック
コンデンサの回路基板実装状態を示す斜視図
FIG. 1 is a perspective view showing a circuit board mounted state of a monolithic ceramic capacitor according to a first embodiment of the present invention.

【図2】本発明の第1実施形態における積層セラミック
コンデンサの回路基板実装状態を示す側面断面図
FIG. 2 is a side sectional view showing a state where the laminated ceramic capacitor according to the first embodiment of the present invention is mounted on a circuit board.

【図3】本発明の第1実施形態における積層セラミック
コンデンサの回路基板実装方法を適用したDC−DCコ
ンバータを示す回路図
FIG. 3 is a circuit diagram showing a DC-DC converter to which the circuit board mounting method for a laminated ceramic capacitor according to the first embodiment of the present invention is applied.

【図4】本発明の第1実施形態における積層セラミック
コンデンサの振動状態を説明する図
FIG. 4 is a diagram illustrating a vibration state of the monolithic ceramic capacitor according to the first embodiment of the present invention.

【図5】本発明の他の実施形態における積層セラミック
コンデンサの回路基板実装状態を示す側面断面図
FIG. 5 is a side sectional view showing a state where a monolithic ceramic capacitor according to another embodiment of the present invention is mounted on a circuit board.

【図6】本発明の第2実施形態における積層セラミック
コンデンサの回路基板実装状態を示す斜視図
FIG. 6 is a perspective view showing a circuit board mounting state of a monolithic ceramic capacitor according to a second embodiment of the present invention.

【図7】本発明の第2実施形態における積層セラミック
コンデンサの回路基板実装状態を示す側面断面図
FIG. 7 is a side sectional view showing a circuit board mounting state of the multilayer ceramic capacitor according to the second embodiment of the present invention.

【図8】本発明の第2実施形態における積層セラミック
コンデンサの回路基板実装方法を適用したDC−DCコ
ンバータを示す回路図
FIG. 8 is a circuit diagram showing a DC-DC converter to which a circuit board mounting method for a laminated ceramic capacitor according to a second embodiment of the present invention is applied.

【符号の説明】[Explanation of symbols]

1,1A,1B…積層セラミックコンデンサ、11…誘
電体層、12…内部電極、13…素体、14a,14b
…外部電極、2…回路基板、2a…表面、2b…表面、
21a,21b,22a,22b…ランド、23a,2
3b…スルーホール、24a,24b…導電体、30,
37…DC−DCコンバータ回路、31…直流電源、3
2…Pチャネル型のFET、33…パルス幅変調回路、
34…ダイオード、35…インダクタ、36a…出力端
子、36b…接地端子。
1, 1A, 1B ... Multilayer ceramic capacitor, 11 ... Dielectric layer, 12 ... Internal electrode, 13 ... Element body, 14a, 14b
... external electrodes, 2 ... circuit board, 2a ... surface, 2b ... surface,
21a, 21b, 22a, 22b ... Land, 23a, 2
3b ... through hole, 24a, 24b ... conductor, 30,
37 ... DC-DC converter circuit, 31 ... DC power supply, 3
2 ... P-channel type FET, 33 ... Pulse width modulation circuit,
34 ... Diode, 35 ... Inductor, 36a ... Output terminal, 36b ... Ground terminal.

フロントページの続き (72)発明者 小原 将孝 東京都台東区上野6丁目16番20号 太陽誘 電株式会社内Continued front page    (72) Inventor Masataka Ohara             6-16-20 Ueno, Taito-ku, Tokyo Sun invitation             Denden Co., Ltd.

Claims (18)

【特許請求の範囲】[Claims] 【請求項1】 誘電体セラミックからなる誘電体層と内
部電極層とを交互に積層してなる直方体形状の素体と、
該素体の両端部において該内部電極層に形成された内部
電極を交互に並列に接続する一対の外部端子電極とから
なる積層セラミックコンデンサを2個以上直列接続或い
は並列接続して回路基板へ実装する方法であって、 前記回路基板の表面及び裏面のほぼ面対称な位置に前記
2個以上のコンデンサを半数ずつ実装するためのランド
を形成し、 前記回路基板の表面に実装されるコンデンサに流れる電
流の方向が、前記回路基板の裏面に実装されるコンデン
サに流れる電流の方向と逆方向になるように、前記回路
基板の表面に形成されたランドのうちの所定のランドと
前記回路基板の裏面に形成されたランドのうちの所定の
ランドとを導電接続し、 前記回路基板の表面及び裏面のランドのそれぞれに前記
積層セラミックコンデンサを配置して外部端子電極とラ
ンドを導電接続することを特徴とするコンデンサの回路
基板実装方法。
1. A rectangular parallelepiped element body in which dielectric layers made of a dielectric ceramic and internal electrode layers are alternately laminated,
Mounted on a circuit board by connecting in series or in parallel two or more multilayer ceramic capacitors each including a pair of external terminal electrodes that alternately connect the internal electrodes formed in the internal electrode layers in parallel at both ends of the element body. A land for mounting half or more of each of the two or more capacitors is formed at substantially symmetrical positions on the front surface and the back surface of the circuit board, and flows to the capacitors mounted on the front surface of the circuit board. A predetermined land among the lands formed on the front surface of the circuit board and the back surface of the circuit board so that the direction of the current is opposite to the direction of the current flowing through the capacitor mounted on the back surface of the circuit board. Conductive connection is made to a predetermined land among the lands formed on the circuit board, and the monolithic ceramic capacitor is arranged on each of the lands on the front surface and the back surface of the circuit board and Circuit board mounting method of the capacitor, wherein the connecting conductive terminal electrodes and the land.
【請求項2】 前記回路基板の表面側の1つのランドと
裏面側の1つのランドを、該ランド内に形成したスルー
ホールと前記回路基板の内層に設けた導電体を介して導
電接続することを特徴とする請求項1記載のコンデンサ
の回路基板実装方法。
2. One of the lands on the front surface side and one of the lands on the back surface side of the circuit board are conductively connected to each other through a through hole formed in the land and a conductor provided in an inner layer of the circuit board. A method for mounting a capacitor on a circuit board according to claim 1.
【請求項3】 ほぼ同じ電圧が印加される同等仕様の積
層セラミックコンデンサを前記回路基板の表面及び裏面
の面対称な位置のランドに実装することを特徴とする請
求項1に記載のコンデンサの回路基板実装方法。
3. The capacitor circuit according to claim 1, wherein the multilayer ceramic capacitors of the same specifications to which substantially the same voltage is applied are mounted on the lands on the front surface and the back surface of the circuit board at symmetrical positions. Board mounting method.
【請求項4】 誘電体セラミックからなる誘電体層と内
部電極層とを交互に積層してなる直方体形状の素体と、
該素体の両端部において該内部電極層に形成された内部
電極を交互に並列に接続する一対の外部端子電極とから
なる積層セラミックコンデンサが2個以上直列接続或い
は並列接続されて実装されている回路基板において、 前記回路基板は、表面及び裏面のほぼ面対称な位置に前
記2個以上のコンデンサを半数ずつ実装するためのラン
ドを有すると共に、前記賀露基板の表面に実装されるコ
ンデンサに流れる電流の方向が前記回路基板の裏面に実
装されるコンデンサに流れる電流の方向と逆方向になる
ように、前記表面に設けられたランドのうちの所定のラ
ンドと前記裏面に設けられた所定のランドとを導電接続
する導電体を有し、 前記直列接続された積層セラミックコンデンサのそれぞ
れが前記回路基板の表面及び裏面のランドに実装されて
いることを特徴とするコンデンサ実装回路基板。
4. A rectangular parallelepiped shaped element body in which dielectric layers made of a dielectric ceramic and internal electrode layers are alternately laminated,
Two or more monolithic ceramic capacitors each including a pair of external terminal electrodes that alternately connect the internal electrodes formed on the internal electrode layers in parallel at both ends of the element body are mounted in series or in parallel. In the circuit board, the circuit board has lands for mounting half or more of each of the two or more capacitors at substantially symmetrical positions on the front surface and the back surface, and a current flowing through the capacitors mounted on the front surface of the substrate. A predetermined land among the lands provided on the front surface and a predetermined land provided on the back surface so that the direction of is opposite to the direction of the current flowing through the capacitor mounted on the back surface of the circuit board. Each of the serially connected multilayer ceramic capacitors is mounted on a land on the front surface and the back surface of the circuit board. Capacitor mounting circuit board, characterized in that there.
【請求項5】 前記回路基板の表面及び裏面の面対称位
置に配置された積層セラミックコンデンサは同等仕様に
構成されていることを特徴とする請求項4記載のコンデ
ンサ実装回路基板。
5. The capacitor-mounted circuit board according to claim 4, wherein the monolithic ceramic capacitors arranged on the front surface and the back surface of the circuit board at symmetrical positions are configured to have the same specifications.
【請求項6】 前記同等仕様の一方の積層セラミックコ
ンデンサの電気機械結合係数は他方の積層セラミックコ
ンデンサの電気機械結合係数の70%から130%の範
囲内に設定されていることを特徴とする請求項5記載の
コンデンサ実装回路基板。
6. The electromechanical coupling coefficient of one monolithic ceramic capacitor of the same specification is set within a range of 70% to 130% of the electromechanical coupling coefficient of the other monolithic ceramic capacitor. Item 5. The capacitor-mounted circuit board according to Item 5.
【請求項7】 前記同等仕様の一方の積層セラミックコ
ンデンサの誘電率は他方の積層セラミックコンデンサの
誘電率の50%から150%の範囲内に設定されている
ことを特徴とする請求項5記載のコンデンサ実装回路基
板。
7. The dielectric constant of one monolithic ceramic capacitor of the same specification is set within a range of 50% to 150% of the dielectric constant of the other monolithic ceramic capacitor. Capacitor mounted circuit board.
【請求項8】 前記同等仕様の積層セラミックコンデン
サは積層数がほぼ同じであり且つ一方の積層セラミック
コンデンサの一層厚みは他方の積層セラミックコンデン
サの一層厚みの70%から130%の範囲内に設定され
ていることを特徴とする請求項5記載のコンデンサ実装
回路基板。
8. The monolithic ceramic capacitors of the same specifications have substantially the same number of laminations, and one monolithic ceramic capacitor has a single layer thickness within a range of 70% to 130% of a monolayer ceramic capacitor thickness of the other monolithic ceramic capacitor. The capacitor-mounted circuit board according to claim 5, wherein:
【請求項9】 前記同等仕様の積層セラミックコンデン
サは一層厚みがほぼ同じであり且つ一方の積層セラミッ
クコンデンサの積層数は他方の積層セラミックコンデン
サの積層数の70%から130%の範囲内に設定されて
いることを特徴とする請求項5記載のコンデンサ実装回
路基板。
9. The multilayer ceramic capacitors of the same specification have substantially the same layer thickness, and the number of laminated layers of one laminated ceramic capacitor is set within the range of 70% to 130% of the number of laminated layers of the other laminated ceramic capacitor. The capacitor-mounted circuit board according to claim 5, wherein:
【請求項10】 前記同等仕様の一方の積層セラミック
コンデンサの長さ、幅、高さのそれぞれは他方の積層セ
ラミックコンデンサの長さ、幅、高さの70%から13
0%の範囲内に設定されていることを特徴とする請求項
5記載のコンデンサ実装回路基板。
10. The length, width and height of one monolithic ceramic capacitor of the same specifications are 70% to 13% of the length, width and height of the other monolithic ceramic capacitor.
The capacitor-mounted circuit board according to claim 5, wherein it is set within a range of 0%.
【請求項11】 前記面対称位置に配置された一方の積
層セラミックコンデンサは、他方の積層セラミックコン
デンサの長さ方向、幅方向のそれぞれの方向への位置ず
れが他方の積層セラミックコンデンサの長さ、幅の30
%の範囲内となる位置に配置されていることを特徴とす
る請求項4記載のコンデンサ実装回路基板。
11. One of the monolithic ceramic capacitors arranged at the plane-symmetrical position has a positional deviation in the length direction and the width direction of the other monolithic ceramic capacitor, which is the length of the other monolithic ceramic capacitor. Width 30
5. The capacitor-mounted circuit board according to claim 4, wherein the capacitor-mounted circuit board is arranged at a position within a range of%.
【請求項12】 前記面対称位置に配置された一方の積
層セラミックコンデンサの長さ方向の中心軸と、他方の
積層セラミックコンデンサの長さ方向の中心軸との成す
角度が40度以内に設定されていることを特徴とする請
求項4記載のコンデンサ実装回路基板。
12. The angle between the central axis in the longitudinal direction of one of the monolithic ceramic capacitors and the central axis in the longitudinal direction of the other monolithic ceramic capacitor arranged at the plane-symmetrical position is set within 40 degrees. 5. The capacitor-mounted circuit board according to claim 4, wherein:
【請求項13】 前記積層セラミックコンデンサを含む
電子回路として、前記積層セラミックコンデンサに印加
される電圧が変動する電子回路が形成されていることを
特徴とする請求項4記載のコンデンサ実装回路基板。
13. The capacitor-mounted circuit board according to claim 4, wherein an electronic circuit in which a voltage applied to the multilayer ceramic capacitor fluctuates is formed as the electronic circuit including the multilayer ceramic capacitor.
【請求項14】 前記積層セラミックコンデンサを含む
電子回路として、電源回路における平滑回路が形成さ
れ、前記積層セラミックコンデンサは平滑コンデンサで
あることを特徴とする請求項4記載のコンデンサ実装回
路基板。
14. The capacitor-mounted circuit board according to claim 4, wherein a smoothing circuit in a power supply circuit is formed as an electronic circuit including the monolithic ceramic capacitor, and the monolithic ceramic capacitor is a smoothing capacitor.
【請求項15】 前記積層セラミックコンデンサを含む
電子回路として、可聴周波数帯の周波数で前記積層セラ
ミックコンデンサへの印加電圧が変動する電子回路が形
成されていることを特徴とする請求項4記載のコンデン
サ実装回路基板。
15. The capacitor according to claim 4, wherein an electronic circuit in which an applied voltage to the multilayer ceramic capacitor fluctuates at a frequency in an audible frequency band is formed as the electronic circuit including the multilayer ceramic capacitor. Mounted circuit board.
【請求項16】 前記積層セラミックコンデンサを含む
電子回路において、前記面対称位置に配置された一方の
積層セラミックコンデンサへの印加電圧値は、他方の積
層セラミックコンデンサへの印加電圧値の80%から1
20%の範囲内に設定されていることを特徴とする請求
項4記載のコンデンサ実装回路基板。
16. In an electronic circuit including the monolithic ceramic capacitor, an applied voltage value to one of the monolithic ceramic capacitors arranged in the plane symmetrical position is 80% to 1% of an applied voltage value to the other monolithic ceramic capacitor.
The capacitor-mounted circuit board according to claim 4, wherein it is set within a range of 20%.
【請求項17】 前記積層セラミックコンデンサを含む
電子回路において、前記面対称位置に配置された一方の
積層セラミックコンデンサへの印加電圧の位相に対する
他方の積層セラミックコンデンサへの印加電圧の位相の
ずれは、前記一方の積層セラミックコンデンサへの印加
電圧の位相周期の20%以内に設定されていることを特
徴とする請求項4記載のコンデンサ実装回路基板。
17. In an electronic circuit including the monolithic ceramic capacitor, the phase shift of the voltage applied to the other monolithic ceramic capacitor with respect to the phase of the voltage applied to one of the monolithic ceramic capacitors arranged in the plane-symmetrical position is: 5. The capacitor-mounted circuit board according to claim 4, wherein the phase is set within 20% of the phase cycle of the voltage applied to the one monolithic ceramic capacitor.
【請求項18】 前記積層セラミックコンデンサを含む
電子回路において、前記面対称位置に配置された双方の
積層セラミックコンデンサに直流バイアス電圧が印加さ
れ且つ、一方の積層セラミックコンデンサへ印加される
直流バイアス電圧値は、他方の積層セラミックコンデン
サへ印加される直流バイアス電圧値の80%から120
%の範囲内に設定されていることを特徴とする請求項4
記載のコンデンサ実装回路基板。
18. An electronic circuit including the monolithic ceramic capacitor, wherein a DC bias voltage is applied to both monolithic ceramic capacitors arranged in the plane symmetrical position, and a DC bias voltage value applied to one of the monolithic ceramic capacitors. Is 120% to 120% of the DC bias voltage value applied to the other monolithic ceramic capacitor.
5. It is set within the range of%.
The capacitor-mounted circuit board described.
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