JP2003297864A - Method of inspecting semiconductor element and manufacturing device - Google Patents

Method of inspecting semiconductor element and manufacturing device

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Abstract

<P>PROBLEM TO BE SOLVED: To obtain a semiconductor element inspecting method detecting the sealing defect of a package that can not be detected by a normal inspection in a manufacturing line at the time of manufacturing a semiconductor element. <P>SOLUTION: In a mold 10 forming a package, a frame assembly 9 with a semiconductor chip 1 and the internal terminals 2a of leads 2 connected by bonding wires 3 having a curved top is set, and an electrode layer 16 that is insulated from the lead 2 by an insulating layer 13 is formed on the surface of a cavity 12 of the mold. When a conduction detector 21 detects conduction between the electrode layer 16 and the lead 2, an identifying recorder 22 recognizes and records that the semiconductor element that is manufactured at the cavity has the bonding wire exposed from the surface of the package. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は樹脂のパッケージに
より封止された半導体素子の検査方法及び製造装置に関
するものであり、特に、パッケージの表面にボンディン
グワイヤの頂点が露出又は異常接近した半導体素子を、
型に樹脂を注入する封止工程において検知する半導体素
子の検査方法及びこの検査を可能とする半導体素子の製
造装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method and an apparatus for inspecting a semiconductor element encapsulated by a resin package, and more particularly to a semiconductor element having a bonding wire apex exposed or abnormally close to the surface of the package. ,
The present invention relates to a method for inspecting a semiconductor element that is detected in a sealing step of injecting a resin into a mold, and a semiconductor element manufacturing apparatus that enables this inspection.

【0002】[0002]

【従来の技術】一般に樹脂パッケージにより封止された
半導体素子は、半導体チップとリードの内側端末とが通
常は極細の金線からなるボンディングワイヤで接続さ
れ、このリードの外側端末を外部に露出した状態で前記
半導体チップと前記ボンディングワイヤと前記リードの
内側端末とがパッケージ用の樹脂により一体に封止され
てなっている。
2. Description of the Related Art Generally, in a semiconductor element encapsulated by a resin package, a semiconductor chip and an inner end of a lead are usually connected by a bonding wire made of a fine gold wire, and an outer end of the lead is exposed to the outside. In this state, the semiconductor chip, the bonding wire, and the inner end of the lead are integrally sealed with a package resin.

【0003】図10は前記半導体素子を従来の製造方法
に従って製造する際の一工程である封止工程を示してい
る。この半導体素子を製造するには、先ずフレーム組立
工程において、半導体チップ1をフレーム5に形成され
たステージ6に載置し、この半導体チップ1のパッド1
aとフレーム5に形成されたリードの内側端末2aとを
ボンディングワイヤ3で接続する。このときボンディン
グワイヤ3は湾曲頂点を有する弧状に形成される。この
組み立て作業により得られたフレーム組立物9は次の型
セット工程において型100にセットされる。
FIG. 10 shows a sealing step which is one step in manufacturing the semiconductor element according to a conventional manufacturing method. In order to manufacture this semiconductor element, first, in a frame assembly process, the semiconductor chip 1 is placed on the stage 6 formed on the frame 5, and the pad 1 of the semiconductor chip 1 is mounted.
A and the inner end 2a of the lead formed on the frame 5 are connected by the bonding wire 3. At this time, the bonding wire 3 is formed in an arc shape having a curved apex. The frame assembly 9 obtained by this assembly work is set in the mold 100 in the next mold setting process.

【0004】型100は、割り型111a,111bか
らなる型本体111と、この型本体111に形成された
キャビティ112と、キャビティ112内にパッケージ
用の樹脂を供給するランナー114及びゲート115を
有している。割り型111a,111bは、図示しない
型駆動装置によって温度が制御されると共に、リードの
外側端末2bを気密に挟み込むようになっている。キャ
ビティ112は半導体素子のパッケージの外形を規定す
る形状に形成されている。ランナー114及びゲート1
15は未硬化の熱硬化性樹脂コンパウンド(以下単に
「樹脂」という)をキャビティ112内に注入するため
の通路であり、割り型111a,111bの合わせ面に
形成され、ランナー114の一方の端末は図示しないプ
ランジャ付きの加熱ポットに連通し、ゲート115はキ
ャビティ112の所定の位置に開口している。
The mold 100 has a mold body 111 composed of split molds 111a and 111b, a cavity 112 formed in the mold body 111, a runner 114 and a gate 115 for supplying a resin for packaging into the cavity 112. ing. The split molds 111a and 111b are controlled in temperature by a mold driving device (not shown), and sandwich the outer ends 2b of the leads in an airtight manner. The cavity 112 is formed in a shape that defines the outer shape of the package of the semiconductor element. Runner 114 and gate 1
Reference numeral 15 is a passage for injecting an uncured thermosetting resin compound (hereinafter simply referred to as “resin”) into the cavity 112, which is formed on the mating surfaces of the split molds 111a and 111b, and one end of the runner 114 is The gate 115 communicates with a heating pot with a plunger (not shown), and the gate 115 is opened at a predetermined position in the cavity 112.

【0005】型100に前記のフレーム組立物9をセッ
トした後に閉型し、次の封止工程においてランナー11
4及びゲート115を通してキャビティ112内に樹脂
を注入し、キャビティを充填する。充填後所定の温度を
維持すると樹脂はキャビティ内で固化する。固化した後
に開型し樹脂で封止されたフレーム組立物9を取り出
し、リードの外側端末2bとフレーム5との間を切り離
すと、樹脂パッケージにより封止された半導体素子が得
られる。
After the frame assembly 9 is set in the mold 100, the mold 100 is closed and the runner 11 is used in the next sealing step.
4 and the gate 115 to inject resin into the cavity 112 to fill the cavity. When the predetermined temperature is maintained after the filling, the resin solidifies in the cavity. When the frame assembly 9 opened after being solidified and sealed with a resin is taken out and the outer terminal 2b of the lead is separated from the frame 5, a semiconductor element sealed with a resin package is obtained.

【0006】[0006]

【発明が解決しようとする課題】前記の封止工程では、
樹脂注入中に、キャビティ112内のボンディングワイ
ヤ3が変形して図11にボンディングワイヤ3Xとして
示すように、その一部、例えば湾曲頂点がキャビティ1
12の壁面に接触する場合があることが指摘されてい
る。この問題は、キャビティ112内に樹脂を注入しキ
ャビティ空間を充填する過程で、高粘性の樹脂がステー
ジ6共々に半導体チップ1を押し上げ、半導体チップ1
が所定の位置から移動することにより発生すると考えら
れる。いずれにしてもボンディングワイヤ3Xがキャビ
ティ112の壁面に接触した状態で樹脂が充填され、硬
化が行われると、製造された半導体素子はパッケージの
表面にボンディングワイヤが露出した状態となる。一般
に封止工程を終了した半導体素子は製造ライン中で導通
検査が行われ、パッケージ内の回路や配線に断線や短絡
があれば検知され不良品として製造ラインから排除され
る。しかし前記のボンディングワイヤが露出した製品
は、断線や短絡など他の導通障害が併発している場合を
除き、前記の導通検査では検知されず良品と分別されて
しまい、その後出荷され、出荷した先で、ボンディング
ワイヤの露出部が他の電気回路と接触したり、ボンディ
ングワイヤの露出部から湿分が侵入して回路特性を劣化
させるなどの問題を引き起こす可能性があった。
In the above sealing step,
During the resin injection, the bonding wire 3 inside the cavity 112 is deformed, and a part thereof, for example, a curved apex is part of the cavity 1 as shown as a bonding wire 3X in FIG.
It has been pointed out that the wall surface of 12 may be contacted. The problem is that in the process of injecting the resin into the cavity 112 to fill the cavity space, the highly viscous resin pushes up the semiconductor chip 1 together with the stage 6 and the semiconductor chip 1
Is considered to be generated by moving from a predetermined position. In any case, when the resin is filled with the bonding wire 3X in contact with the wall surface of the cavity 112 and the resin is cured, the manufactured semiconductor element has the bonding wire exposed on the surface of the package. In general, a semiconductor device that has completed the sealing process is subjected to a continuity test in the manufacturing line, and if there is a disconnection or short circuit in the circuit or wiring in the package, it is detected and removed from the manufacturing line as a defective product. However, the above-mentioned products with exposed bonding wires are not detected by the above-mentioned continuity inspection and are classified as non-defective products, unless other continuity faults such as disconnection or short-circuit occur at the same time. However, there is a possibility that the exposed portion of the bonding wire may come into contact with another electric circuit, or moisture may enter from the exposed portion of the bonding wire to deteriorate the circuit characteristics.

【0007】また、ボンディングワイヤが外観的にパッ
ケージから露出していなくても、図11にボンディング
ワイヤ3Yとして示すように、樹脂注入中の半導体チッ
プ1の上昇などによってボンディングワイヤの湾曲頂点
とパッケージ表面との間のマージンδ3Yが僅小となって
いる場合がある。この場合も製造ラインの導通試験では
検知されないが、良品として出荷された後でパッケージ
皮膜が剥落してボンディングワイヤが露出したり、薄い
パッケージ皮膜から湿分が侵入して特性を劣化させるな
ど、製造された半導体素子の信頼性を損なう可能性があ
った。
Further, even if the bonding wire is not exposed from the package in appearance, as shown by the bonding wire 3Y in FIG. 11, the curved apex of the bonding wire and the package surface are caused by the rising of the semiconductor chip 1 during resin injection. The margin δ3Y between and may be small. Even in this case, it is not detected by the continuity test on the manufacturing line, but after being shipped as a non-defective product, the package film may peel off and the bonding wire may be exposed, or moisture may enter from the thin package film and deteriorate the characteristics. There is a possibility that the reliability of the manufactured semiconductor device may be impaired.

【0008】本発明は前記の課題を解決するためになさ
れたものであって、従ってその目的は、パッケージの表
面にボンディングワイヤが露出又は異常接近した半導体
素子を、封止工程において検知する半導体素子の検査方
法及びこの検査を可能とする半導体素子の製造装置を提
供することにある。
The present invention has been made to solve the above problems, and an object thereof is to detect a semiconductor element in which a bonding wire is exposed or abnormally approaches the surface of a package in a sealing step. Another object of the present invention is to provide an inspection method and a semiconductor device manufacturing apparatus that enables this inspection.

【0009】[0009]

【課題を解決するための手段】前記の課題を解決するた
めに本発明は、半導体チップとリードの内側端末とがボ
ンディングワイヤで接続され、前記リードの外側端末を
外部に露出した状態で前記半導体チップと前記ボンディ
ングワイヤと前記リードの内側端末とが樹脂からなるパ
ッケージ内に封止されてなる半導体素子を製造する際
に、前記ボンディングワイヤの一部分が前記パッケージ
の表面に露出した半導体素子を検知する方法であって、
樹脂を充填して前記パッケージを形成する型のキャビテ
ィ表面に、前記リードとは電気的に絶縁された電極を形
成し、この電極と前記リードとの間に導通を検知したと
き、当該キャビティで製造された半導体素子は、パッケ
ージの表面にボンディングワイヤが露出したと認定する
半導体素子の検査方法を提供する。
In order to solve the above-mentioned problems, the present invention is directed to the semiconductor device in which the semiconductor chip and the inner end of the lead are connected by a bonding wire, and the outer end of the lead is exposed to the outside. When manufacturing a semiconductor element in which a chip, the bonding wire, and an inner end of the lead are sealed in a package made of resin, a part of the bonding wire detects a semiconductor element exposed on the surface of the package. Method,
An electrode that is electrically insulated from the lead is formed on the surface of the cavity of a mold that is filled with resin to form the package. When conduction is detected between the electrode and the lead, the electrode is manufactured in the cavity. The provided semiconductor device provides a method of inspecting a semiconductor device for recognizing that a bonding wire is exposed on a surface of a package.

【0010】パッケージの表面にボンディングワイヤが
露出するということは、型中でパッケージが形成される
以前に、ボンディングワイヤがキャビティの壁面に接触
したということに他ならない。従ってキャビティ表面に
前記リードと電気的に絶縁された電極を形成し、この電
極と前記リードとの間の導通を監視していれば、ボンデ
ィングワイヤがキャビティの壁面と接触した瞬間に導通
が検知され、前記障害の発生が認知できる。前記電極の
導通が検知されたときは、当該キャビティで製造された
半導体素子はパッケージの表面にボンディングワイヤが
露出した不良品であるから、例えば以後の工程で製造ラ
インから排除することができる。
The exposure of the bonding wire on the surface of the package is nothing but the contact of the bonding wire with the wall surface of the cavity before the package is formed in the mold. Therefore, if an electrode electrically insulated from the lead is formed on the surface of the cavity and the conduction between the electrode and the lead is monitored, the conduction is detected at the moment when the bonding wire comes into contact with the cavity wall surface. The occurrence of the disorder can be recognized. When the conduction of the electrodes is detected, the semiconductor device manufactured in the cavity is a defective product in which the bonding wire is exposed on the surface of the package, and thus can be removed from the manufacturing line in the subsequent steps, for example.

【0011】本発明はまた、前記半導体チップと前記ボ
ンディングワイヤと前記リードの内側端末とが樹脂から
なるパッケージ内に封止されてなる半導体素子を製造す
る際に、前記ボンディングワイヤの頂点が前記パッケー
ジの表面に許容限度を超えて異常接近した半導体素子を
検知する方法であって、前記半導体チップに、他のボン
ディングワイヤの頂点より高い位置に頂点を有する検知
用ボンディングワイヤの一端部を固定し、この検知用ボ
ンディングワイヤの他端部を検知用の前記リードに接続
し、かつ樹脂を充填して前記パッケージを形成する型の
キャビティ表面に、前記検知用リードとは電気的に絶縁
された電極を形成し、この電極と前記検知用リードとの
間に導通を検知したとき、当該キャビティで製造された
半導体素子は、前記他のボンディングワイヤの湾曲頂点
がパッケージの表面に許容限度を超えて異常接近したと
認定する半導体素子の検査方法を提供する。
According to the present invention, when manufacturing a semiconductor element in which the semiconductor chip, the bonding wire, and the inner end of the lead are sealed in a package made of resin, the apex of the bonding wire is the package. A method of detecting a semiconductor element that has abnormally approached the surface of the bonding surface beyond an allowable limit, wherein the semiconductor chip is fixed to one end of a bonding wire for detection having a vertex higher than the peaks of other bonding wires, The other end of the detection bonding wire is connected to the detection lead, and an electrode electrically insulated from the detection lead is provided on the cavity surface of the mold that is filled with resin to form the package. When the conduction is detected between the electrode formed and the detection lead, the semiconductor element manufactured in the cavity is Curved apex of another bonding wire to provide a method of inspecting a semiconductor device certified to have abnormal approach exceeds the allowable limit to the surface of the package.

【0012】この場合、半導体チップと検知用リードと
の接続に用いられた検知用ボンディングワイヤの頂点
は、当該半導体チップに接続された他のボンディングワ
イヤの頂点より(半導体チップの表面を基準に)高く配
置されている。この高さの差をパッケージの表面に接近
し得る許容限度とすれば、前記電極と検知用リードとの
間に導通が検知されたとき、製造された半導体素子のパ
ッケージ内では、検知用ボンディングワイヤ以外のボン
ディングワイヤの頂点とパッケージ表面との間のマージ
ンが許容限度を越えたことを認知できる。前記の導通が
検知されたときは、当該キャビティで製造された半導体
素子はパッケージの表面にボンディングワイヤが許容限
度を越えて異常接近した不良品となりうるから、例えば
以後の工程で製造ラインから排除したり、再度セットし
直したりすることができる。
In this case, the apex of the detection bonding wire used for connecting the semiconductor chip and the detection lead is higher than the apexes of other bonding wires connected to the semiconductor chip (based on the surface of the semiconductor chip). It is placed high. If this height difference is set as an allowable limit for approaching the surface of the package, when the conduction between the electrode and the detection lead is detected, the bonding wire for detection is formed in the package of the manufactured semiconductor element. It can be recognized that the margin between the apex of the bonding wire other than and the package surface exceeds the allowable limit. When the conduction is detected, the semiconductor device manufactured in the cavity may be a defective product in which the bonding wire abnormally approaches the surface of the package beyond the allowable limit. Or you can set it again.

【0013】本発明は更に、前記の半導体素子の検査方
法を適用する半導体素子の製造装置であって、前記型が
割り型からなり、少なくとも一方の前記割り型のキャビ
ティ表面に前記電極が形成され、かつ前記電極と当該割
り型の合わせ面との間に絶縁層が形成された半導体素子
の製造装置を提供する。前記電極は、前記ボンディング
ワイヤ又は前記検知用ボンディングワイヤの頂点に直近
するキャビティ表面に形成されていることが好ましい。
The present invention is also a semiconductor device manufacturing apparatus to which the above-described semiconductor device inspection method is applied, wherein the mold is a split mold, and the electrodes are formed on the cavity surface of at least one of the split molds. And, there is provided a semiconductor device manufacturing apparatus in which an insulating layer is formed between the electrode and the mating surface of the split mold. It is preferable that the electrode is formed on the surface of the cavity immediately adjacent to the apex of the bonding wire or the detection bonding wire.

【0014】パッケージの成形に用いられる型は通常、
金属製の割り型からなっている。一方、半導体チップを
載置したフレーム組立物は、リードの外側端末を前記割
り型の合わせ面に挟み込んでキャビティ内にセットされ
る。そこで一方の割り型のキャビティ表面に電極を形成
すると共にこの電極と当該割り型の合わせ面との間に絶
縁層を形成すれば、前記電極は割り型の合わせ面に挟み
込まれたリード又は検知用リードとは電気的に絶縁され
る。それにも係わらず前記電極に導通が検知されれば、
それはボンディングワイヤ又は検知用ボンディングワイ
ヤの頂点が当該割り型のキャビティ面に接触したことを
示している。前記電極が、ボンディングワイヤ又は検知
用ボンディングワイヤの頂点に直近するキャビティ表面
に形成されていれば、極小の電極面積で検知の目的が達
成され、キャビティ内壁の一部が型金属以外の素材によ
り形成されることによってもたらされるかも知れない膨
張係数や伝熱係数の不一致に起因する障害が極少にな
る。
The mold used to mold the package is usually
It consists of a metal split mold. On the other hand, the frame assembly on which the semiconductor chip is mounted is set in the cavity with the outer ends of the leads sandwiched by the mating surfaces of the split mold. Therefore, if an electrode is formed on the cavity surface of one of the split molds and an insulating layer is formed between this electrode and the mating face of the split mold, the electrode is used as a lead or for detection sandwiched in the mating face of the split mold. It is electrically insulated from the leads. Nevertheless, if conduction is detected in the electrodes,
It indicates that the apex of the bonding wire or the bonding wire for detection contacts the cavity surface of the split mold. If the electrode is formed on the surface of the cavity immediately adjacent to the apex of the bonding wire or the bonding wire for detection, the object of detection is achieved with a very small electrode area, and a part of the inner wall of the cavity is formed of a material other than the mold metal. This minimizes the obstacles that may result from the mismatch of expansion and heat transfer coefficients.

【0015】本発明は更に、キャビティ表面の前記電極
に導通が検知されたとき、当該キャビティで製造された
半導体素子を他の半導体素子から識別し、かつ当該識別
情報を出力可能に記憶する手段を有する半導体素子の製
造装置を提供する。
The present invention further comprises means for discriminating a semiconductor device manufactured in the cavity from other semiconductor devices when the conduction on the electrode on the surface of the cavity is detected and storing the discrimination information so as to be output. An apparatus for manufacturing a semiconductor element having the same is provided.

【0016】半導体素子の製造ラインでは一般に、半導
体チップとリードとがボンディングワイヤで接続された
ユニットが共通フレーム上に多数配列された多連装のフ
レーム組立物が用いられる。また前記の多連装フレーム
組立物の各ユニットを収容するキャビティが多数配列さ
れた多数取りの型で封止が行われる。この製造ラインで
は、各共通フレーム及び各ユニットに識別記号が付与さ
れている。そこで、或る多連装フレーム組立物の或るユ
ニットに前記の導通が検知されたときは、前記の識別情
報を出力可能に記憶する手段が当該ユニットの識別記号
を記憶し、必要ならその識別情報を例えば選別装置に出
力し、共通フレームから切り離された後の当該半導体素
子を不良品として製造ラインから排除することができ
る。
In general, a semiconductor element manufacturing line uses a multi-frame assembly in which a large number of units in which semiconductor chips and leads are connected by bonding wires are arranged on a common frame. In addition, sealing is performed by a multi-cavity mold in which a large number of cavities for accommodating each unit of the above-mentioned multiple frame assembly are arranged. In this manufacturing line, an identification mark is given to each common frame and each unit. Therefore, when the continuity is detected in a unit of a multi-unit frame assembly, a means for storing the identification information so that the identification information can be output stores the identification symbol of the unit and, if necessary, the identification information. Can be output to, for example, a sorting device, and the semiconductor element after being separated from the common frame can be excluded from the manufacturing line as a defective product.

【0017】[0017]

【発明の実施の形態】次に本発明の実施の形態を具体例
によって説明するがこれらの具体例は本発明を何ら制限
するものではない。また添付の図面は本発明の思想を説
明するためのものであって、本発明の説明に不要な要素
は省略し、また図示した各要素の形状・寸法比・数など
も実際のものを必ずしも反映していない。
BEST MODE FOR CARRYING OUT THE INVENTION Next, embodiments of the present invention will be described with reference to specific examples, but these specific examples do not limit the present invention in any way. Further, the attached drawings are for explaining the idea of the present invention, and the elements unnecessary for the explanation of the present invention are omitted, and the shapes, the dimensional ratios, the numbers, etc. of the illustrated elements are not necessarily the actual ones. Not reflected.

【0018】(実施形態1)図1は本発明の半導体素子
の検査方法が適用される製造ラインの一例を示してい
る。この製造ラインの概略を説明すると、先ずフレー
ム組立工程では、複数のユニットが配列された共通フレ
ームの各ユニットに半導体チップを設置し、この半導体
チップとフレームの各ユニットに形成されたリードとを
ボンディングワイヤで接続し、多連装のフレーム組立物
を形成する。型セット工程では、前記のフレーム組立
物をキャビティの配列が形成された割り型の合わせ面に
セットして閉型する。封止工程では、前記型の各キャ
ビティに封止用樹脂を注入し、充填後のキャビティ内で
樹脂を硬化させた後に開型する。切り離し工程では前
記樹脂の硬化によりパッケージが形成されて完成した個
々の半導体素子をフレームから切り離す。選別工程で
は封止検査工程からの情報により半導体素子を良品と
不良品とに分別し、良品は仕上げ工程に送る。仕上
げ工程では各半導体素子の回路検査と共に外観仕上げや
刻印などを行って半導体素子製品として出荷する。
(Embodiment 1) FIG. 1 shows an example of a manufacturing line to which the semiconductor element inspection method of the present invention is applied. Explaining the outline of this manufacturing line, first, in a frame assembling process, a semiconductor chip is installed in each unit of a common frame in which a plurality of units are arranged, and the semiconductor chip and a lead formed in each unit of the frame are bonded. Wired together to form a multiple frame assembly. In the mold setting step, the frame assembly is set on the mating surface of the split mold having the array of cavities and closed. In the sealing step, a sealing resin is injected into each cavity of the mold, the resin is cured in the cavity after filling, and then the mold is opened. In the separating step, the individual semiconductor elements completed by forming the package by curing the resin are separated from the frame. In the sorting process, the semiconductor elements are classified into good products and defective products based on the information from the sealing inspection process, and the good products are sent to the finishing process. In the finishing process, the circuit is inspected for each semiconductor element as well as the external appearance and markings, etc., and shipped as semiconductor element products.

【0019】前記型セット工程の終了時から封止工
程の終了時までの間に、封止検査工程では、フレーム
に形成されたリードと型の各キャビティに形成された電
極層との間の導通の有無を監視し、導通が検知された場
合には該当するキャビティの識別記号と当該キャビティ
内の個体に付された識別記号とを記録し、封止工程に
対して警報と共に該当するキャビティの運転条件をチェ
ック又は制御する信号を発信し、また選別工程に対し
ては該当する半導体素子個体を不良品として製造ライン
から排除する信号を発信する。
Between the end of the mold setting step and the end of the sealing step, in the sealing inspection step, conduction between the leads formed in the frame and the electrode layers formed in the respective cavities of the mold is established. If there is continuity detected, record the identification code of the corresponding cavity and the identification code given to the individual in the cavity, and alarm the sealing process and operate the corresponding cavity. A signal for checking or controlling the conditions is transmitted, and a signal for excluding the corresponding semiconductor element individual as a defective product from the manufacturing line is transmitted for the selection process.

【0020】図2は前記製造ラインにおける型セット
工程の態様を示す断面図である。ここでは前記の製造ラ
インで用いられる型の1ユニットの構成を示している。
図2において型10は、割り型11a,11bからなる
型本体11と、この型本体11に形成されたキャビティ
12と、前記キャビティ12内にパッケージ用の樹脂を
供給するランナー14及びゲート15と、電極層16と
を有している。また検知記録装置20は、導通検知器2
1と、識別記録装置22と、電源23とを有している。
FIG. 2 is a sectional view showing an aspect of a mold setting process in the manufacturing line. Here, the structure of one unit of the mold used in the manufacturing line is shown.
In FIG. 2, the mold 10 includes a mold body 11 including split molds 11a and 11b, a cavity 12 formed in the mold body 11, a runner 14 and a gate 15 for supplying a resin for a package into the cavity 12. And an electrode layer 16. Further, the detection recording device 20 includes the continuity detector 2
1, an identification recording device 22, and a power supply 23.

【0021】割り型11a,11bは、図示しない型駆
動装置によって温度が制御されると共に、双方の合わせ
面で、キャビティ12にセットされたフレーム組立物9
のリード外側端末2bを気密に挟み込めるようになって
いる。またセットされたフレーム組立物9のボンディン
グワイヤ3が立ち上がっている方の割り型11aは、そ
の合わせ面に絶縁層13が形成されている。この絶縁層
13は、フッ素樹脂、シリコン樹脂、又はポリイミド樹
脂などのフィルム又は塗膜であってよい。なお図示しな
いが隣接するユニットの割り型11aどうしは、互いに
電気的に絶縁されている。
The temperature of the split molds 11a and 11b is controlled by a mold driving device (not shown), and the frame assembly 9 set in the cavity 12 on both mating surfaces.
The outer lead end 2b of the lead can be sandwiched in an airtight manner. The split mold 11a of the set frame assembly 9 on which the bonding wire 3 is raised has an insulating layer 13 formed on its mating surface. The insulating layer 13 may be a film or a coating film of fluororesin, silicone resin, polyimide resin, or the like. Although not shown, the split molds 11a of the adjacent units are electrically insulated from each other.

【0022】キャビティ12は、セットされたフレーム
組立物9の半導体チップ1とボンディングワイヤ3とリ
ード2の内側端末2aとを非接触に包含し、その壁面の
形状は半導体素子のパッケージの外形を規定する。ラン
ナー14及びゲート15は未硬化の熱硬化性樹脂コンパ
ウンド(以下単に「樹脂」という)をキャビティ12内
に注入するための通路であり、割り型11a,11bの
合わせ面に形成され、ランナー14の一方の端末は図示
しないプランジャ付きの加熱ポットに連通しゲート15
はキャビティ12の所定の位置に開口している。電極層
16は導電体、例えば銅、チタン、ステンレス鋼等の板
からなり、割り型11aの上面全体を覆うように装着さ
れ、この電極層からは割り型11aの外に配線が引き出
されている。
The cavity 12 includes the semiconductor chip 1 of the set frame assembly 9, the bonding wire 3 and the inner end 2a of the lead 2 in a non-contact manner, and the shape of the wall surface defines the outer shape of the package of the semiconductor element. To do. The runner 14 and the gate 15 are passages for injecting an uncured thermosetting resin compound (hereinafter simply referred to as “resin”) into the cavity 12, and are formed on the mating surfaces of the split dies 11a and 11b. One of the terminals communicates with a heating pot with a plunger (not shown), and a gate 15
Is open at a predetermined position in the cavity 12. The electrode layer 16 is made of a conductor, for example, a plate of copper, titanium, stainless steel, or the like, and is attached so as to cover the entire upper surface of the split mold 11a. From this electrode layer, wiring is drawn out of the split mold 11a. .

【0023】検知記録装置20は、導通検知器21と識
別記録装置22と電源23とを有し、電極層16とフレ
ーム5とを結ぶ回路に挿入されている。この回路ではフ
レーム5がグランド電位とされていることが好ましい。
導通検知器21は、電極層16とフレーム5との間の電
気抵抗が所定のしきい値より低下したとき聴覚的および
/または視覚的な警報を発すると共に導通データを識別
記録装置22に送る。識別記録装置22は、導通が検知
されたキャビティの識別記号と当該キャビティ内の個体
に付された識別記号とを記録し、封止工程に向けて該
当するキャビティの運転条件をチェック又は制御する信
号を発信し、また選別工程に向けて該当する半導体素
子個体を不良品として製造ラインから排除する信号を発
信する。
The detection recording device 20 has a continuity detector 21, an identification recording device 22 and a power supply 23, and is inserted in a circuit connecting the electrode layer 16 and the frame 5. In this circuit, the frame 5 is preferably set to the ground potential.
The continuity detector 21 gives an audible and / or visual alarm when the electrical resistance between the electrode layer 16 and the frame 5 falls below a predetermined threshold value and sends continuity data to the identification recording device 22. The identification recording device 22 records the identification symbol of the cavity in which conduction is detected and the identification symbol given to the individual in the cavity, and a signal for checking or controlling the operating conditions of the corresponding cavity toward the sealing step. In addition, a signal for rejecting the corresponding semiconductor element individual as a defective product from the manufacturing line is transmitted toward the sorting step.

【0024】図3に検査の対象となる多連装フレーム組
立物9の1ユニットを示す。このフレーム組立物9は半
導体チップ1とボンディングワイヤ3とフレーム5とか
らなっている。フレーム5は、半導体チップ1を載置す
るステージ6と、このステージを懸架するステージバー
7と、リード2の配列を支持するリードステー8とが一
体に金属板の打ち抜きによって形成されている。
FIG. 3 shows one unit of the multiple frame assembly 9 to be inspected. The frame assembly 9 comprises a semiconductor chip 1, bonding wires 3 and a frame 5. In the frame 5, a stage 6 on which the semiconductor chip 1 is placed, a stage bar 7 for suspending the stage, and a lead stay 8 for supporting the array of the leads 2 are integrally formed by punching a metal plate.

【0025】フレーム組立工程では、先ず半導体チッ
プ1をステージ6に装着する。次に半導体チップ1のパ
ッド1pとリード2の内側端末2aとをボンディングワ
イヤ3で接続し、フレーム組立物9を作成する。このと
きボンディングワイヤ3は湾曲頂点を有する弧状に形成
される。製造ラインで用いられる多連装のフレーム組立
物9は、前記のユニットが型のキャビティ配列に対応し
てマトリクス状に配列されてなっている。そして各フレ
ーム組立物には光学的読み取りが可能な連番が付され、
また個々のユニットにも識別番号が付されている。
In the frame assembly process, first, the semiconductor chip 1 is mounted on the stage 6. Next, the pad 1p of the semiconductor chip 1 and the inner end 2a of the lead 2 are connected by the bonding wire 3 to form the frame assembly 9. At this time, the bonding wire 3 is formed in an arc shape having a curved apex. In the multiple frame assembly 9 used in the manufacturing line, the units are arranged in a matrix corresponding to the cavity arrangement of the mold. And each frame assembly has a serial number that can be read optically.
An identification number is also given to each unit.

【0026】図4に封止工程における一態様を示す。
製造ラインの型セット工程において型10にフレーム
組立物9をセットした後に閉型し、次の封止工程にお
いてランナー14及びゲート15を通してキャビティ1
2内に樹脂を注入し、キャビティを充填する。このとき
注入される樹脂は高粘性でありかつ加熱された型内では
注入後直ちに硬化を開始するので樹脂がキャビティ12
内を流動中も次第に粘度が上昇する。充填途中で固化す
ると充填不全やボイドの発生を招くのでゲート15から
は樹脂が高圧高速で注入される。このような状況下で半
導体チップ1の少なくとも一部が樹脂の流動圧により押
し上げられると、ボンディングワイヤ3の湾曲頂点も上
昇する。半導体素子をコンパクト化するために湾曲頂点
とキャビティ壁面との間隙(マージン)は元来許容限度
(例えば100μm)近似に設定されているので、ボン
ディングワイヤ3Xで示すように湾曲頂点がキャビティ
壁面の電極層16と接触してしまう場合が生じる。ボン
ディングワイヤ3の湾曲頂点が電極層16と接触する
と、フレーム5は全てのリード2…と連結しているの
で、どのボンディングワイヤが電極層と接触しても、電
極層16とフレーム5との間に導通が成立する。電極層
16が導通状態になると導通検知器21が検知して視覚
的にメーター表示し、また導通データを識別記録装置2
2に送る。識別記録装置22は導通が検知されたキャビ
ティの識別番号と当該キャビティ内の個体に付された識
別番号と当該個体が含まれるフレーム組立物の連番を記
録し、前記のように例えば封止工程や選別工程に向
けて必要な情報を発信する。
FIG. 4 shows one mode in the sealing step.
In the mold setting process of the manufacturing line, the frame assembly 9 is set in the mold 10 and then the mold is closed, and in the next sealing process, the cavity 1 is passed through the runner 14 and the gate 15.
The resin is injected into the inside of 2 to fill the cavity. The resin injected at this time is highly viscous and begins to cure immediately after injection in the heated mold.
The viscosity gradually increases even while flowing inside. If the resin solidifies during filling, filling failure and generation of voids will occur, so the resin is injected from the gate 15 at high pressure and high speed. When at least a part of the semiconductor chip 1 is pushed up by the fluid pressure of the resin under such a condition, the curved apex of the bonding wire 3 also rises. Since the gap (margin) between the curved apex and the cavity wall surface is originally set to an allowable limit (for example, 100 μm) approximation in order to make the semiconductor element compact, as shown by the bonding wire 3X, the electrode with the curved apex having the cavity wall surface is used. In some cases, it may come into contact with the layer 16. When the curved apex of the bonding wire 3 comes into contact with the electrode layer 16, the frame 5 is connected to all the leads 2 ... Therefore, no matter which bonding wire comes into contact with the electrode layer, there is a gap between the electrode layer 16 and the frame 5. Conduction is established in. When the electrode layer 16 becomes conductive, the continuity detector 21 detects and visually displays a meter, and the continuity data is recorded by the identification recording device 2
Send to 2. The identification recording device 22 records the identification number of the cavity in which conduction is detected, the identification number given to the individual in the cavity, and the serial number of the frame assembly containing the individual, and as described above, for example, the sealing step. And disseminate necessary information for the sorting process.

【0027】図5は、ボンディングワイヤの湾曲状態の
例を示すもので、(a)に示すように単純な山型を呈す
るものの他に、(b)に示す頂部が平坦になっているも
の、(c)に示す頂部に2個のピークを有するものなど
が例示される。
FIG. 5 shows an example of a curved state of the bonding wire. In addition to a simple mountain shape as shown in (a), a flat top as shown in (b), For example, the one having two peaks shown in (c) is exemplified.

【0028】図6は、上記実施形態1の変形例を示すも
ので、この例の方法は、実施形態1の方法における型
セット工程後にセット状況検査工程を設けたものであ
る。このセット状況検査工程は、リードと型10の電極
層16との間の導通の有無を検知し、導通の合った場合
には該当するキャビティの識別番号を記録し、これを表
示装置等に表示する。これとともに、まず型10に埋め
込まれた電極層16が絶縁状態にあるか否かを通電して
検査するキャビティ検査を行う。具体的には、ダミーリ
ードを挟んで型10をクランプし、ダミーリードと電極
層16からの引き出し線との間の電気抵抗を測定するか
あるいは上型11aと下型11bとの間の導通を見る。
短絡があれば、型10内に異物等があると判断し、型1
0内を清浄にする。
FIG. 6 shows a modified example of the first embodiment, and the method of this example is such that a set condition inspection step is provided after the mold setting step in the method of the first embodiment. In this set condition inspection step, the presence or absence of conduction between the lead and the electrode layer 16 of the mold 10 is detected, and if the conduction is matched, the identification number of the corresponding cavity is recorded and displayed on a display device or the like. To do. At the same time, first, a cavity inspection is performed by energizing and inspecting whether the electrode layer 16 embedded in the mold 10 is in an insulating state. Specifically, the mold 10 is clamped by sandwiching the dummy lead, and the electrical resistance between the dummy lead and the lead line from the electrode layer 16 is measured, or conduction between the upper mold 11a and the lower mold 11b is measured. to see.
If there is a short circuit, it is judged that there is a foreign substance in the mold 10, and the mold 1
Clean the inside of 0.

【0029】キャビティ検査が合格であれば、次にフレ
ーム検査を行う。このフレーム検査は、フレーム5の曲
がりなどの元々異常があるものを除去するためのもので
あって、フレーム組立物のボンディング済みのリードを
用い、リード間の電気抵抗を測定することにより実施さ
れる。フレーム検査が合格であれば、リード検査を行
う。このリード検査は、リードの曲がりなどの元々異常
のあるものを除去するためのものであって、フレーム組
立物のボンディング済みのリードを用い、リード間の電
気抵抗を測定する。
If the cavity inspection passes, then the frame inspection is performed. This frame inspection is intended to remove what is originally abnormal such as bending of the frame 5, and is performed by using the bonded leads of the frame assembly and measuring the electrical resistance between the leads. . If the frame inspection passes, lead inspection is performed. This lead inspection is intended to remove what is originally abnormal such as bending of the leads, and uses the bonded leads of the frame assembly to measure the electrical resistance between the leads.

【0030】これらの検査を合格したならば、フレーム
組立物を型10に再セットし、再度導通の有無を見た
後、導通がなければ封止工程に移し、樹脂封止を行
い、ついで封止後の半導体素子について導通試験を行
う。ここで導通があった場合にはその型のキャビティの
識別番号を記録、表示し、不良チップを表示して切り
離し工程に送る。導通のないものはそのまま切り離し
工程に送る。切り離し工程以降は先の実施形態1と同
様である。
If these inspections are passed, the frame assembly is set again in the mold 10, and if the presence or absence of continuity is checked again, if there is no continuity, the process proceeds to a sealing step, resin sealing is performed, and then sealing is performed. A continuity test is performed on the semiconductor device after stopping. If there is conduction here, the identification number of the cavity of the mold is recorded and displayed, and the defective chip is displayed and sent to the cutting step. If there is no continuity, send it to the separation process as it is. The steps after the cutting step are the same as those in the first embodiment.

【0031】(実施形態2)本実施形態は型の構成が異
なる以外は実施形態1のものと実質的に同様である。よ
ってここでは主として本実施形態における型の構成につ
いて詳しく説明する。図5は実施形態2における型セ
ット工程の一態様を示す断面図である。本実施形態に用
いられる型は、割り型11a,11b,及び11cで示
すように3分割されている。このうち割り型11a,1
1bは、それぞれキャビティ12を有する複数のユニッ
トが配列された一体構造になっていて、互いの合わせ面
に多連装のフレーム組立物9を挟んでセットするように
なっている。割り型11aには各キャビティ12の上半
分の側壁のみが形成され、キャビティの天部は開放され
ている。この割り型11aの天面は各キャビティの天部
を除き、絶縁層13によって被覆されている。
(Embodiment 2) This embodiment is substantially the same as that of Embodiment 1 except that the structure of the mold is different. Therefore, here, the configuration of the mold in the present embodiment will be mainly described in detail. FIG. 5 is a cross-sectional view showing one aspect of the mold setting process in the second embodiment. The mold used in this embodiment is divided into three as shown by split molds 11a, 11b, and 11c. Of these, split molds 11a, 1
1b has an integrated structure in which a plurality of units each having a cavity 12 are arranged, and the frame assembly 9 of multiple mountings is sandwiched between the mating surfaces thereof. Only the upper half side wall of each cavity 12 is formed in the split mold 11a, and the top of the cavity is open. The top surface of the split mold 11a is covered with an insulating layer 13 except for the top of each cavity.

【0032】割り型11cは各キャビティ12の天部を
覆うようにそれぞれのキャビティごとに分離して前記絶
縁層13の上に装着されている。この割り型11c…は
下面に電極層16が形成され、この電極層16がそれぞ
れのキャビティ12の天部壁面を形成している。それぞ
れの電極層16…からは個別に配線が引き出され、それ
ぞれの配線は詳細は省略するが導通検知器21を含む検
知記録装置と電源を経由してフレーム組立物9のフレー
ム5と回路を形成している。この導通検知器21を含む
検知記録装置は各電極層16…を順次に走査して封止作
業中継続して導通の有無を監視している。割り型11
a,11bの間にフレーム組立物9がセットされた状態
では、各電極層16…は絶縁層13によってフレーム5
と電気的に隔離されている。
The split mold 11c is mounted on the insulating layer 13 separately for each cavity so as to cover the top of each cavity 12. An electrode layer 16 is formed on the lower surface of the split molds 11c, and the electrode layer 16 forms the top wall surface of each cavity 12. Wirings are individually drawn out from the respective electrode layers 16, and the wirings are not described in detail, but a circuit is formed with the frame 5 of the frame assembly 9 via a detection recording device including the continuity detector 21 and a power source. is doing. The detection recording apparatus including the continuity detector 21 sequentially scans the electrode layers 16 to monitor the presence or absence of continuity during the sealing operation. Split mold 11
When the frame assembly 9 is set between a and 11b, the electrode layers 16 ...
And electrically isolated.

【0033】型セット工程において本実施形態の型に
フレーム組立物9をセットして閉型し、封止工程にお
いて一連のキャビティ12…に樹脂を注入すると、図示
しないプランジャ付きの加熱ポットからそれぞれのキャ
ビティに樹脂を供給するランナーの走行距離の差違など
により、それぞれのキャビティ12に注入される樹脂の
注入圧や流速が変化し、キャビティによっては半導体チ
ップ1が押し上げられボンディングワイヤ3の湾曲頂点
がキャビティの天部壁面すなわち電極層16に接触する
場合がある。この接触により発生する電極層16とフレ
ーム組立物9との導通は、検出がキャビティごとに個別
になされているので当該キャビティの番号と、セットさ
れたフレーム組立物の連番と、個別のユニットの番号と
がそれぞれ認識され記録される。
In the mold setting process, the frame assembly 9 is set in the mold of the present embodiment and the mold is closed, and when the resin is injected into the series of cavities 12 ... In the sealing process, each is heated from a heating pot with a plunger (not shown). The injection pressure and flow velocity of the resin injected into the respective cavities 12 change due to the difference in the running distance of the runners that supply the resin to the cavities, the semiconductor chip 1 is pushed up in some cavities, and the curved apex of the bonding wire 3 is the cavity. There is a case where it contacts the top wall surface, that is, the electrode layer 16. The electrical connection between the electrode layer 16 and the frame assembly 9 generated by this contact is detected individually for each cavity, so that the number of the cavity, the serial number of the set frame assembly, and the individual unit. The numbers and are respectively recognized and recorded.

【0034】(実施形態3)本実施形態は型の構成が異
なる以外は実施形態1のものと実質的に同様である。よ
ってここでは主として本実施形態における型の構成につ
いて詳しく説明する。図6は実施形態3における型セ
ット工程の一態様を示す断面図である。本実施形態で用
いられる型は割り型11a,11b,及び11cで示す
ように3分割されている。これらの割り型11a,11
b,及び11cは、それぞれキャビティ12を有する複
数のユニットが配列された一体構造になっていて、この
うち割り型11a,11bは互いの合わせ面に多連装の
フレーム組立物9を挟んでセットするようになってい
る。割り型11aには各キャビティ12の上半分の側壁
のみが形成され、キャビティの天部は開放されている。
(Embodiment 3) This embodiment is substantially the same as that of Embodiment 1 except that the structure of the mold is different. Therefore, here, the configuration of the mold in the present embodiment will be mainly described in detail. FIG. 6 is a cross-sectional view showing one aspect of the mold setting process in the third embodiment. The mold used in this embodiment is divided into three, as indicated by split molds 11a, 11b, and 11c. These split molds 11a, 11
b and 11c have an integrated structure in which a plurality of units each having a cavity 12 are arranged, and among them, the split molds 11a and 11b are set by sandwiching the multiple frame assembly 9 on their mating surfaces. It is like this. Only the upper half side wall of each cavity 12 is formed in the split mold 11a, and the top of the cavity is open.

【0035】割り型11cは各キャビティ12…の天部
を一括して覆うように割り型11aの上に装着されてい
る。この割り型11cは各キャビティ12…の天部とな
る位置に、絶縁層13によって割り型11cから電気的
に隔離された電極層16…が形成されている。この電極
層16…は何れも、キャビティ12の天部壁面の一部を
形成するように、すなわち割り型11cの下面に面一と
なるように、かつ図7に示すようにボンディングワイヤ
3…の湾曲頂点に直近する部分にのみ□状に形成されて
いる。それぞれの電極層16…からは個別に配線が引き
出され、それぞれの配線は詳細は省略するが導通検知器
21を含む検知記録装置及び電源を経由してフレーム組
立物9のフレーム5に接続されている。この導通検知器
21を含む検知記録装置は各電極層16…を順次に走査
して封止作業中継続して導通の有無を監視している。割
り型11a,11bの間にフレーム組立物9がセットさ
れた状態では、各電極層16…は絶縁層13によってフ
レーム5と電気的に隔離されている。
The split mold 11c is mounted on the split mold 11a so as to collectively cover the tops of the cavities 12 ... In this split mold 11c, electrode layers 16 ... Which are electrically isolated from the split mold 11c by an insulating layer 13 are formed at positions that are to be the tops of the cavities 12. Each of the electrode layers 16 forms a part of the top wall surface of the cavity 12, that is, is flush with the lower surface of the split mold 11c, and as shown in FIG. It is formed in a □ shape only in the portion immediately adjacent to the curved apex. Wirings are individually drawn out from the respective electrode layers 16, and the wirings are connected to the frame 5 of the frame assembly 9 via a detection recording device including the continuity detector 21 and a power source, although details thereof are omitted. There is. The detection recording apparatus including the continuity detector 21 sequentially scans the electrode layers 16 to monitor the presence or absence of continuity during the sealing operation. When the frame assembly 9 is set between the split molds 11a and 11b, the electrode layers 16 ... Are electrically isolated from the frame 5 by the insulating layer 13.

【0036】型セット工程において本実施形態の型に
フレーム組立物9をセットして閉型し、封止工程にお
いて一連のキャビティ12…に樹脂を注入すると、それ
ぞれのキャビティ12に注入される樹脂の注入圧や流速
の変化から、キャビティによっては半導体チップ1が押
し上げられ、ボンディングワイヤ3の湾曲頂点がキャビ
ティの天部壁面に接触する場合がある。このときボンデ
ィングワイヤ3はその湾曲頂点に直近するキャビティ表
面、すなわちその位置に設けられた電極層16に接触す
ることになる。この接触により発生する電極層16とフ
レーム組立物9との導通はキャビティごとに個別に検出
され、当該キャビティ12の番号と、セットされたフレ
ーム組立物の連番と、個別のユニットの番号とがそれぞ
れ認識され記録される。
When the frame assembly 9 is set in the mold of this embodiment in the mold setting step and the mold is closed, and the resin is injected into the series of cavities 12 in the sealing step, the resin injected into each cavity 12 Depending on the cavity, the semiconductor chip 1 may be pushed up due to changes in the injection pressure and the flow rate, and the curved vertex of the bonding wire 3 may come into contact with the top wall surface of the cavity. At this time, the bonding wire 3 comes into contact with the surface of the cavity immediately adjacent to the curved vertex, that is, the electrode layer 16 provided at that position. The conduction between the electrode layer 16 and the frame assembly 9 generated by this contact is individually detected for each cavity, and the number of the cavity 12, the serial number of the set frame assembly, and the number of the individual unit are detected. Each is recognized and recorded.

【0037】本実施形態の型を用いれば、極小の電極面
積で検知の目的が達成される。これによりキャビティ内
壁の一部が型金属以外の素材により形成されることによ
ってもたらされる可能性がある膨張係数や伝熱係数など
の不一致に起因する障害が最少化される。
By using the mold of this embodiment, the purpose of detection can be achieved with an extremely small electrode area. This minimizes obstacles that may be caused by a part of the inner wall of the cavity being formed of a material other than the mold metal, which may be caused by the mismatch of the expansion coefficient and the heat transfer coefficient.

【0038】(実施形態4)本実施形態は、ボンディン
グワイヤの湾曲頂点がパッケージの表面に異常接近する
障害を検知する方法に係わる。本実施形態は検査対象と
なるフレーム組立物の構成が異なる以外は実施形態1の
ものと実質的に同様である。よってここでは主として本
実施形態におけるフレーム組立物の構成について詳しく
説明する。
(Embodiment 4) This embodiment relates to a method of detecting an obstacle in which a curved vertex of a bonding wire abnormally approaches the surface of a package. This embodiment is substantially the same as that of the first embodiment except that the configuration of the frame assembly to be inspected is different. Therefore, here, the configuration of the frame assembly in the present embodiment will be mainly described in detail.

【0039】図8は、実施形態4における型セット工
程の一態様を示す断面図である。図ではフレーム組立物
9の構成をユニットで示している。図8においてこのフ
レーム組立物9のステージ6に装着された半導体チップ
1は一般の回路用パッド1aに加えて検知用パッド1m
を有し、フレーム組立物9のフレーム5には一般の回路
用リード2に加えて検知用リード2mが連結され、前記
検知用パッド1mと検知用リード2mの内側端末とが検
知用ボンディングワイヤ3mにより接続されている。な
お、検知用パッド1mは半導体チップ1内の回路と接続
する必要はないが、接続する場合は回路のグランド配線
に接続することが好ましい。また検知用リード2mも別
途に設けず、グランド配線用のリードを共用してもよ
い。
FIG. 8 is a sectional view showing an aspect of the mold setting step in the fourth embodiment. In the figure, the structure of the frame assembly 9 is shown as a unit. In FIG. 8, the semiconductor chip 1 mounted on the stage 6 of the frame assembly 9 includes the detection pad 1m in addition to the general circuit pad 1a.
In addition to the general circuit lead 2, the detection lead 2m is connected to the frame 5 of the frame assembly 9, and the detection pad 1m and the inner end of the detection lead 2m are connected with the detection bonding wire 3m. Connected by. The detection pad 1m does not have to be connected to the circuit in the semiconductor chip 1, but when it is connected, it is preferably connected to the ground wiring of the circuit. Further, the lead for ground wiring may be shared without separately providing the lead for detection 2m.

【0040】検知用ボンディングワイヤ3mは半導体チ
ップ1に接続された一般の回路用ボンディングワイヤ3
と同様に湾曲頂点を有する弧状に形成されているが、半
導体チップ1の表面から湾曲頂点までの高さHmが一般
の回路用ボンディングワイヤ3における湾曲頂点の高さ
Hoより高く設定されている。そしてその高さの差(H
m−Ho)が、一般の回路用ボンディングワイヤ3の湾
曲頂点と、製造された半導体素子におけるパッケージ表
面との間のマージンの最小許容限界値δとされている。
本実施形態では回路用ボンディングワイヤの高さHoが
175μmであり、最小許容限界値δは100μmとされ
ているので、検知用ボンディングワイヤ3mの高さHm
は275μmに設定してある。
The detection bonding wire 3m is a general circuit bonding wire 3 connected to the semiconductor chip 1.
Like the above, it is formed in an arc shape having a curved vertex, but the height Hm from the surface of the semiconductor chip 1 to the curved vertex is set higher than the height Ho of the curved vertex in the general circuit bonding wire 3. And the difference in height (H
m-Ho) is the minimum allowable limit value δ of the margin between the curved apex of the general circuit bonding wire 3 and the package surface of the manufactured semiconductor element.
In the present embodiment, the height Ho of the bonding wire for circuit is 175 μm and the minimum allowable limit value δ is 100 μm. Therefore, the height Hm of the bonding wire for detection 3 m is Hm.
Is set to 275 μm.

【0041】本実施形態に用いる型は実施形態1〜実施
形態3で説明したものが何れも使用可能である。ここで
は実施形態1の型を用いるものとして説明する。型セ
ット工程で、本実施形態のフレーム組立物9をキャビテ
ィ12の配列が形成された割り型11a,11bの合わ
せ面にセットして閉型する。この段階では検知用ボンデ
ィングワイヤ3mの湾曲頂点と電極層16との間には間
隙があるので、電極層16とフレーム5との間に導通は
認められない。
As the mold used in this embodiment, any of the molds described in Embodiments 1 to 3 can be used. Here, it is assumed that the mold of Embodiment 1 is used. In the mold setting step, the frame assembly 9 of the present embodiment is set on the mating surfaces of the split molds 11a and 11b in which the array of cavities 12 is formed, and the mold is closed. At this stage, since there is a gap between the curved apex of the detection bonding wire 3m and the electrode layer 16, no electrical connection is recognized between the electrode layer 16 and the frame 5.

【0042】封止工程で型の各キャビティ12に樹脂
を注入する。この際、樹脂の流動圧などにより半導体チ
ップ1が押し上げられると、図9に示すように、他より
湾曲頂点が高い検知用ボンディングワイヤ3mが先ず電
極層16に接触する。この接触は電極層16とフレーム
5との導通をもたらすので、検知器21がこれを検知
し、警報を発すると共に導通データを識別記録装置22
に送る。識別記録装置22は、導通が検知されたキャビ
ティの識別番号とセットされたフレーム組立物の連番と
当該ユニットの個別番号とを記録し、封止工程に向け
て該当するキャビティの運転条件をチェック又は制御す
る信号を発信し、また選別工程に向けて該当する半導
体素子個体を不良品又は再検査品として製造ラインから
排除するための信号を発信する。
In the sealing step, resin is injected into each cavity 12 of the mold. At this time, when the semiconductor chip 1 is pushed up by the flow pressure of the resin or the like, as shown in FIG. 9, the detection bonding wire 3m having a higher curved vertex than the others first contacts the electrode layer 16. Since this contact brings the electrode layer 16 and the frame 5 into conduction, the detector 21 detects this, issues an alarm, and identifies the conduction data by the recording device 22.
Send to. The identification recording device 22 records the identification number of the cavity for which conduction is detected, the serial number of the set frame assembly and the individual number of the unit, and checks the operating conditions of the corresponding cavity toward the sealing process. Alternatively, a signal for controlling is transmitted, and a signal for excluding the corresponding semiconductor element individual from the manufacturing line as a defective product or a re-inspection product is transmitted toward the sorting step.

【0043】この信号により排除された半導体素子は、
回路用ボンディングワイヤ3の湾曲頂点が最小許容限界
値δ以下、すなわちパッケージ表面とのマージンが10
0μm以下となったものである。本実施形態の検知方法
によって、外観的にボンディングワイヤがパッケージか
ら露出していなくても、出荷した後でパッケージ皮膜が
剥落してボンディングワイヤが露出したり、薄いパッケ
ージ皮膜から湿分が侵入して特性を劣化させるような信
頼性の低い半導体素子を製造ラインから排除することが
できる。
The semiconductor element excluded by this signal is
The curved apex of the circuit bonding wire 3 is less than or equal to the minimum allowable limit value δ, that is, the margin with the package surface is 10
It is less than 0 μm. According to the detection method of the present embodiment, even if the bonding wire is not exposed from the package in appearance, the package film is peeled off after shipment and the bonding wire is exposed, or moisture enters from a thin package film. It is possible to exclude a semiconductor element having low reliability that deteriorates the characteristics from the production line.

【0044】また、本発明では、検知用のボンディング
ワイヤは、位置の異なる複数のボンディングワイヤであ
ってもよく、これによればチップの四辺のどの部分が不
良なのかを判定できる。また、高さの異なる複数のボン
ディングワイヤであってもよく、これによれば不良の程
度が判断でき、その程度の軽いものを分別できる。
Further, in the present invention, the bonding wire for detection may be a plurality of bonding wires having different positions, which makes it possible to determine which part of the four sides of the chip is defective. Further, a plurality of bonding wires having different heights may be used, whereby the degree of failure can be judged and the wires having such a light weight can be sorted.

【0045】[0045]

【発明の効果】本発明の半導体素子の検査方法は、型の
キャビティ表面にリードと電気的に絶縁された電極を形
成し、この電極とリードとの間に導通を検知したとき、
前記パッケージの表面に前記ボンディングワイヤが露出
又は異常接近したと認定するものであるので、通常の検
査では検知できないパッケージの封止欠陥が製造ライン
中で検出できるようになる。
According to the method for inspecting a semiconductor device of the present invention, an electrode electrically insulated from a lead is formed on the surface of a cavity of a mold, and when conduction is detected between the electrode and the lead,
Since it is determined that the bonding wire is exposed or abnormally approaches the surface of the package, the package sealing defect that cannot be detected by a normal inspection can be detected in the manufacturing line.

【図面の簡単な説明】[Brief description of drawings]

【図1】 本発明の半導体素子の検査方法が適用される
製造ラインの一例を示す工程図である。
FIG. 1 is a process drawing showing an example of a manufacturing line to which a semiconductor element inspection method of the present invention is applied.

【図2】 実施形態1における型セット工程の一態様
を示す断面図である。
FIG. 2 is a cross-sectional view showing one aspect of a mold setting process in the first embodiment.

【図3】 検査の対象となる多連装フレーム組立物9の
1ユニットを示す平面図である。
FIG. 3 is a plan view showing one unit of the multiple-assembly frame assembly 9 to be inspected.

【図4】 実施形態1における封止工程の一態様を示
す断面図である。
FIG. 4 is a cross-sectional view showing one aspect of the sealing step in the first embodiment.

【図5】 ボンディングワイヤの湾曲形態の例を示す概
略図である。
FIG. 5 is a schematic view showing an example of a curved form of a bonding wire.

【図6】 実施形態1の変形例を示す工程図である。FIG. 6 is a process diagram showing a modified example of the first embodiment.

【図7】 実施形態2における型セット工程の一態様
を示す断面図である。
FIG. 7 is a cross-sectional view showing one aspect of a mold setting step in the second embodiment.

【図8】 実施形態3における型セット工程の一態様
を示す断面図である。
FIG. 8 is a cross-sectional view showing one aspect of a mold setting process according to the third embodiment.

【図9】 前記実施形態で用いられる電極の態様を示す
斜視図である。
FIG. 9 is a perspective view showing an aspect of an electrode used in the embodiment.

【図10】 実施形態4における型セット工程の一態
様を示す断面図である。
FIG. 10 is a cross-sectional view showing one aspect of a mold setting process according to the fourth embodiment.

【図11】 前記実施形態における封止工程の一態様
を示す断面図である。
FIG. 11 is a cross-sectional view showing one aspect of the sealing step in the embodiment.

【図12】 従来の製造方法に従って半導体素子を製造
する際の封止工程を示す断面図である。
FIG. 12 is a cross-sectional view showing a sealing step when manufacturing a semiconductor element according to a conventional manufacturing method.

【図13】 前記従来の封止工程における一態様を示す
断面図である。
FIG. 13 is a cross-sectional view showing an aspect of the conventional sealing step.

【符号の説明】[Explanation of symbols]

1…半導体チップ、2…リード、2a…内側端末、2b
…外側端末、2m…検知用リード、3…ボンディングワ
イヤ、3m…検知用ボンディングワイヤ、5…フレー
ム、6…ステージ、7…ステージバー、8…リードステ
ー、9…フレーム組立物、10…型、11…型本体、1
1a,11b,11c…割り型、12…キャビティ、1
3…絶縁層、14…ランナー、15…ゲート、16…電
極層、20…検知記録装置、21…導通検知器、22…
識別記録装置。
1 ... Semiconductor chip, 2 ... Lead, 2a ... Inner terminal, 2b
Outer terminal, 2 m ... Detection lead, 3 ... Bonding wire, 3 m ... Detection bonding wire, 5 ... Frame, 6 ... Stage, 7 ... Stage bar, 8 ... Lead stay, 9 ... Frame assembly, 10 ... Mold, 11 ... Mold body, 1
1a, 11b, 11c ... Split mold, 12 ... Cavity, 1
3 ... Insulating layer, 14 ... Runner, 15 ... Gate, 16 ... Electrode layer, 20 ... Detection recording device, 21 ... Continuity detector, 22 ...
Identification recording device.

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 半導体チップとリードの内側端末とがボ
ンディングワイヤで接続され、前記リードの外側端末を
外部に露出した状態で前記半導体チップと前記ボンディ
ングワイヤと前記リードの内側端末とが樹脂からなるパ
ッケージ内に封止されてなる半導体素子を製造する際
に、前記ボンディングワイヤの一部分が前記パッケージ
の表面に露出した半導体素子を検知する方法であって、 樹脂を充填して前記パッケージを形成する型のキャビテ
ィ表面に、前記リードとは電気的に絶縁された電極を形
成し、この電極と前記リードとの間に導通を検知したと
き、当該キャビティで製造された半導体素子は、パッケ
ージの表面にボンディングワイヤが露出したと認定する
ことを特徴とする半導体素子の検査方法。
1. A semiconductor chip and an inner end of a lead are connected by a bonding wire, and the semiconductor chip, the bonding wire, and an inner end of the lead are made of resin with the outer end of the lead exposed to the outside. A method for detecting a semiconductor device in which a part of the bonding wire is exposed on the surface of the package when manufacturing a semiconductor device encapsulated in a package, which is a mold for filling the resin to form the package. An electrode electrically insulated from the lead is formed on the surface of the cavity, and when conduction is detected between the electrode and the lead, the semiconductor element manufactured in the cavity is bonded to the surface of the package. A method of inspecting a semiconductor device, characterized by recognizing that a wire is exposed.
【請求項2】 半導体チップとリードの内側端末とがボ
ンディングワイヤで接続され、前記リードの外側端末を
外部に露出した状態で前記半導体チップと前記ボンディ
ングワイヤと前記リードの内側端末とが樹脂からなるパ
ッケージ内に封止されてなる半導体素子を製造する際
に、前記ボンディングワイヤの頂点が前記パッケージの
表面に許容限度を超えて異常接近した半導体素子を検知
する方法であって、 前記半導体チップに、他のボンディングワイヤの頂点よ
り高い位置に頂点を有する検知用ボンディングワイヤの
一端部を固定し、この検知用ボンディングワイヤの他端
部を検知用の前記リードに接続し、 かつ、樹脂を充填して前記パッケージを形成する型のキ
ャビティ表面に、前記検知用リードとは電気的に絶縁さ
れた電極を形成し、この電極と前記検知用リードとの間
に導通を検知したとき、当該キャビティで製造された半
導体素子は、前記他のボンディングワイヤの頂点がパッ
ケージの表面に許容限度を超えて異常接近したと認定す
ることを特徴とする半導体素子の検査方法。
2. The semiconductor chip and the inner end of the lead are connected by a bonding wire, and the semiconductor chip, the bonding wire and the inner end of the lead are made of resin with the outer end of the lead exposed to the outside. A method of detecting a semiconductor element in which the apex of the bonding wire abnormally approaches the surface of the package beyond an allowable limit when manufacturing a semiconductor element encapsulated in a package, wherein the semiconductor chip is: Fix one end of the detection bonding wire that has a vertex higher than the tops of other bonding wires, connect the other end of this detection bonding wire to the lead for detection, and fill it with resin. An electrode electrically isolated from the detection lead is formed on the cavity surface of the mold forming the package, When conduction is detected between the electrode and the detection lead, the semiconductor element manufactured in the cavity determines that the apex of the other bonding wire abnormally approaches the surface of the package beyond the allowable limit. A method for inspecting a semiconductor device, comprising:
【請求項3】 請求項1又は請求項2に記載の半導体素
子の検査方法を適用する半導体素子の製造装置であっ
て、 前記型が割り型からなり、少なくとも一方の前記割り型
のキャビティ表面に前記電極が形成され、かつ前記電極
と当該割り型の合わせ面との間に絶縁層が形成されたこ
とを特徴とする半導体素子の製造装置。
3. A semiconductor device manufacturing apparatus to which the method for inspecting a semiconductor device according to claim 1 or 2 is applied, wherein the mold is a split mold and at least one cavity surface of the split mold is formed. An apparatus for manufacturing a semiconductor element, wherein the electrode is formed, and an insulating layer is formed between the electrode and the mating surface of the split mold.
【請求項4】 前記電極が、前記ボンディングワイヤ又
は前記検知用ボンディングワイヤの頂点に直近するキャ
ビティ表面に形成されたことを特徴とする請求項3に記
載の半導体素子の製造装置。
4. The semiconductor device manufacturing apparatus according to claim 3, wherein the electrode is formed on the surface of the cavity immediately adjacent to the apex of the bonding wire or the detection bonding wire.
【請求項5】 請求項1又は請求項2に記載の半導体素
子の検査方法を適用する半導体素子の製造装置であっ
て、 前記電極に導通が検知されたとき、当該キャビティで製
造された半導体素子を他の半導体素子から識別し、かつ
当該識別情報を出力可能に記憶する手段を有することを
特徴とする半導体素子の製造装置。
5. A semiconductor element manufacturing apparatus to which the semiconductor element inspection method according to claim 1 or 2 is applied, wherein the semiconductor element manufactured in the cavity when conduction is detected in the electrodes. A semiconductor device manufacturing apparatus characterized by having means for distinguishing from other semiconductor elements and storing the identification information so that the identification information can be output.
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