JP2003273915A - Shaping circuit and method - Google Patents

Shaping circuit and method

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JP2003273915A
JP2003273915A JP2002070554A JP2002070554A JP2003273915A JP 2003273915 A JP2003273915 A JP 2003273915A JP 2002070554 A JP2002070554 A JP 2002070554A JP 2002070554 A JP2002070554 A JP 2002070554A JP 2003273915 A JP2003273915 A JP 2003273915A
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JP
Japan
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packet
transmission interval
interval value
transmitted
length
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Pending
Application number
JP2002070554A
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Japanese (ja)
Inventor
Shinichi Saito
慎一 斉藤
Hideko Sone
英子 曽根
Reiji Furuya
玲二 古屋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NTT Electronics Corp
Original Assignee
NTT Electronics Corp
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Filing date
Publication date
Application filed by NTT Electronics Corp filed Critical NTT Electronics Corp
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Pending legal-status Critical Current

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a shaping circuit and a method capable of transmitting pieces of burst data by smoothing them even when a data stream consisting of pieces of data with infinite length, the packet length of which is not constant as an IP packet is received in burst. <P>SOLUTION: A transmission interval value between an IP packet transmitted immediately before and an IP packet to be transmitted next is preset according to the packet length, the transmission interval value and the packet length are recorded in a transmission interval value table 7 before receiving the IP packets. The transmission interval value according to the packet length of the received IP packet is compared with count CNT inputted from a counter and when the transmission interval value is in a prescribed state, the IP packet to be transmitted next, which is recorded in a buffer memory 3 is read and transmitted from a transmission terminal 12 after elapse of the transmission interval value. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、受信したパケット
をシェーピングして送信するシェーピング回路および方
法に関し、特にバースト的に受信したIPパケットをシ
ェーピングして送信するシェーピング回路および方法に
関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a shaping circuit and a method for shaping a received packet and transmitting it, and more particularly to a shaping circuit and a method for shaping an IP packet received in burst and transmitting it.

【0002】[0002]

【従来の技術】昨今、複数個のIP(Internet Protoco
l)パケットを伝送し、伝送されたこれら複数個のIP
パケットを1つの多重化装置で時分割多重化し、生成さ
れた信号をネットワークに配信するサービスの検討が行
われている。例えば、ディスク等から読み込んだ映像デ
ータを複数個のIPパケットとして伝送し、伝送された
これら複数個のIPパケットを1つの多重化装置で時分
割多重化し、多数の映像ソースが時分割多重化された信
号を生成してネットワークに配信するサービスの検討が
進められている。
2. Description of the Related Art Recently, a plurality of IPs (Internet Protoco
l) Packets are transmitted and these plural IPs are transmitted
A service for time-division-multiplexing packets with one multiplexer and delivering the generated signal to a network is under study. For example, video data read from a disc or the like is transmitted as a plurality of IP packets, and the plurality of transmitted IP packets are time-division multiplexed by one multiplexer, and a large number of video sources are time-division multiplexed. A study is underway on a service for generating such a signal and delivering it to the network.

【0003】上述のようなディスク等から読み込んで伝
送される信号はバースト性である場合が多い。そのよう
な信号について複数チャネルを多重化する多チャネル多
重化装置においては、極めて大容量のバッファメモリを
用意しておかないと複数チャネルからのバースト性の信
号が集中した場合、データの廃棄が生じてしまうという
問題があった。この問題を避けるためには、多チャネル
多重化装置に入力される各チャネルのバースト性を有す
るデータを各々平滑化して、バースト性を無くしておく
必要があった。
A signal read from a disk or the like as described above and transmitted is often bursty. In a multi-channel multiplexer that multiplexes multiple channels for such signals, data must be discarded if bursty signals from multiple channels are concentrated unless an extremely large capacity buffer memory is prepared. There was a problem that it would end up. In order to avoid this problem, it is necessary to smooth the bursty data of each channel input to the multi-channel multiplexer to eliminate the burstiness.

【0004】バースト性を有するデータを平滑化する方
法として、従来から、ATM(Asynchronous Transfer
Mode)セルを対象としたATMセル・シェーピング(ce
ll shaping)方法が実用化されている。しかし、ATM
セル(パケット)は53バイトの固定長であるため、I
Pパケットのようにパケット長が一定でない不定長のデ
ータからなるデータ・ストリームに対してはATMセル
・シェーピング方法を適用することができないという問
題があった。
As a method for smoothing bursty data, ATM (Asynchronous Transfer) has been used conventionally.
Mode) ATM cell shaping (ce)
ll shaping) method has been put to practical use. But ATM
Since the cell (packet) has a fixed length of 53 bytes, I
There is a problem in that the ATM cell shaping method cannot be applied to a data stream composed of data of an indefinite length whose packet length is not constant like P packets.

【0005】[0005]

【発明が解決しようとする課題】そこで、本発明の目的
は、上記問題を解決するためになされたものであり、I
Pパケットのようにパケット長が一定でない不定長のデ
ータからなるデータ・ストリ−ムを受信した場合であっ
ても、これらのバースト的なデータを平滑化して送信す
ることができるシェーピング回路および方法を提供する
ことにある。
Therefore, the object of the present invention is to solve the above problems.
A shaping circuit and method capable of smoothing and transmitting bursty data even when receiving a data stream composed of data of indefinite length whose packet length is not constant like P packets. To provide.

【0006】[0006]

【課題を解決するための手段】この発明のシェーピング
回路は、受信したパケットをシェーピングして送信する
シェーピング回路であって、直前に送信されたパケット
と次に送信するパケットとの間の送信間隔値を該直前に
送信されたパケットの長さに応じて設定する設定回路
と、前記設定回路で設定された送信間隔値と該送信間隔
値に対応するパケットの長さとを送信間隔値テーブルに
記録するテーブル記録回路と、パケットの送信毎にリセ
ットされて所定の値からカウントを開始するカウンタ
と、受信したパケットの長さを検出するパケット長検出
回路と、前記パケット長検出回路で長さを検出されたパ
ケットを該パケットの受信順に記録したバッファ・メモ
リと、前記パケット長検出回路で検出されたパケットの
長さに基づいて送信間隔値テーブルから該パケットの長
さに応じた送信間隔値を読み出し、該パケットの受信順
に該送信間隔値を送信間隔値メモリに記録するテーブル
読出し回路と、前記送信間隔値メモリから入力された直
前に送信されたパケットに応じた送信間隔値と前記カウ
ンタから入力されたカウントとを比較して、所定の状態
である場合に該次に送信するパケットの送信指示を行う
比較回路と、前記比較回路により次に送信するパケット
の送信指示が行われた場合、前記バッファ・メモリに記
録された該次に送信するパケットを送信させ、前記カウ
ンタを所定の値にリセットすると共に直前に送信された
パケットの長さに応じた送信間隔値を前記送信間隔値メ
モリから前記比較回路へ入力させるパケット送信処理回
路とを備え、前記カウンタは所定の値からカウントアッ
プし、前記比較回路における所定の状態は、前記送信間
隔値メモリから入力された直前に送信されたパケットに
応じた送信間隔値と前記カウンタから入力されたカウン
トとが等しい状態であることを特徴とする。
A shaping circuit according to the present invention is a shaping circuit for shaping a received packet and transmitting it, and a transmission interval value between a packet transmitted immediately before and a packet transmitted next. A setting circuit for setting the transmission interval value according to the length of the packet transmitted immediately before, and the transmission interval value set by the setting circuit and the length of the packet corresponding to the transmission interval value are recorded in the transmission interval value table. A table recording circuit, a counter that is reset each time a packet is transmitted and starts counting from a predetermined value, a packet length detection circuit that detects the length of a received packet, and a length that is detected by the packet length detection circuit. A buffer memory in which the packets are recorded in the order in which the packets are received, and a transmission time based on the packet length detected by the packet length detection circuit. A table reading circuit that reads out the transmission interval value according to the length of the packet from the value table and records the transmission interval value in the transmission interval value memory in the order of reception of the packet; and a table reading circuit immediately before inputting from the transmission interval value memory. A comparison circuit that compares the transmission interval value according to the transmitted packet with the count input from the counter and issues a transmission instruction for the packet to be transmitted next in the case of a predetermined state, and the comparison circuit. When the transmission instruction of the packet to be transmitted next is issued, the packet to be transmitted next recorded in the buffer memory is transmitted, the counter is reset to a predetermined value, and the length of the packet transmitted immediately before is transmitted. And a packet transmission processing circuit for inputting a transmission interval value corresponding to the transmission interval value from the transmission interval value memory to the comparison circuit. Counting up, the predetermined state in the comparison circuit is that the transmission interval value corresponding to the packet transmitted immediately before input from the transmission interval value memory and the count input from the counter are equal. Characterize.

【0007】ここで、この発明のシェーピング回路にお
いて、前記比較回路は、前記カウンタから入力されたカ
ウントが所定の状態である場合に次に送信するパケット
の送信指示を行い、前記パケット送信処理回路は、前記
比較回路により次に送信するパケットの送信指示が行わ
れた場合、前記バッファ・メモリに記録された該次に送
信するパケットを送信させ、前記カウンタを所定の値に
リセットすると共に直前に送信されたパケットの長さに
応じた送信間隔値を前記送信間隔値メモリから前記カウ
ンタへ入力させるものであり、前記カウンタは前記送信
間隔値メモリから入力された送信間隔値からカウントダ
ウンし、前記比較回路における所定の状態は、前記カウ
ンタから入力されたカウントがゼロになった状態とする
ことができる。
Here, in the shaping circuit of the present invention, the comparison circuit issues a transmission instruction of a packet to be transmitted next when the count input from the counter is in a predetermined state, and the packet transmission processing circuit When the comparison circuit instructs to transmit the packet to be transmitted next, the packet to be transmitted next recorded in the buffer memory is transmitted, and the counter is reset to a predetermined value and transmitted immediately before. A transmission interval value according to the length of the packet transmitted from the transmission interval value memory to the counter, the counter counting down from the transmission interval value input from the transmission interval value memory, The predetermined state in can be a state in which the count input from the counter becomes zero.

【0008】ここで、この発明のシェーピング回路にお
いて、前記送信間隔値C(カウント)は、次に送信する
パケットの長さをL(Byte)、前記カウンタの周波数を
f(Hz)、シェーピング・レートをD(bits/sec)と
した場合、
In the shaping circuit of the present invention, the transmission interval value C (count) is the length of the packet to be transmitted next, L (Byte), the frequency of the counter is f (Hz), and the shaping rate. Is set to D (bits / sec),

【0009】[0009]

【数1】 [Equation 1]

【0010】を満たす最小の整数とすることができる。It can be the smallest integer that satisfies.

【0011】この発明のシェーピング方法は、受信した
パケットをシェーピングして送信するシェーピング方法
であって、直前に送信されたパケットと次に送信するパ
ケットとの間の送信間隔値を該直前に送信されたパケッ
トの長さに応じて設定し、該送信間隔値と該次に送信す
るパケットの長さとを送信間隔値テーブルに予め記録し
ておき、受信したパケットの長さを検出して、該パケッ
トを該パケットの受信順にバッファ・メモリに記録する
と共に、検出されたパケットの長さに基づいて送信間隔
値テーブルから該パケットの長さに応じた送信間隔値を
読み出し、該パケットの受信順に該送信間隔値を送信間
隔値メモリに記録しておき、前記送信間隔値メモリから
入力された直前に送信されたパケットに応じた送信間隔
値と、パケットの送信毎にリセットされて所定の値から
カウントを開始するカウンタから入力されたカウントと
を比較して、所定の状態である場合に、前記バッファ・
メモリに記録された該次に送信するパケットを送信させ
ることを特徴とする。
The shaping method of the present invention is a shaping method for shaping a received packet and transmitting it, wherein a transmission interval value between a packet transmitted immediately before and a packet transmitted next is transmitted immediately before. The transmission interval value and the length of the packet to be transmitted next are recorded in advance in the transmission interval value table, the length of the received packet is detected, and Is recorded in the buffer memory in the order of reception of the packet, and the transmission interval value corresponding to the length of the packet is read from the transmission interval value table based on the length of the detected packet, and the transmission is performed in the order of reception of the packet. The interval value is recorded in the transmission interval value memory, and the transmission interval value corresponding to the packet transmitted immediately before input from the transmission interval value memory and the packet Is reset every signal by comparing the count input from the counter to start counting from a predetermined value, when a predetermined state, said buffer
It is characterized in that the packet to be transmitted next recorded in the memory is transmitted.

【0012】[0012]

【発明の実施の形態】以下、図面を参照して本発明の各
実施の形態を詳細に説明する。
BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, each embodiment of the present invention will be described in detail with reference to the drawings.

【0013】実施の形態1.図1は、本発明の実施の形
態1におけるシェーピング回路のブロック図を例示す
る。図1において、符号20はシェーピング回路の全体
であり、符号1はIPパケットPi(例えばiは1から
適当な整数nまで)を受信する受信端子、12はシェー
ピングされたIPパケットPiを送信する送信端子、2
は受信端子1で受信したIPパケットPiの長さ(以
下、「パケット長」という)Liを検出するパケット長
検出回路である。IPパケットPiは実データを伝送す
るフィールドであるペイロード部、IPパケットPiの
パケット長Liと宛先アドレスまたは送信元のアドレス
とを含むヘッダ部および主として誤り検出に用いられる
トレーラ部を有している。パケット長検出回路2はヘッ
ダ部からIPパケットPiのパケット長Liを検出する
ことができる。
Embodiment 1. FIG. 1 illustrates a block diagram of a shaping circuit according to a first embodiment of the present invention. In FIG. 1, reference numeral 20 is the entire shaping circuit, reference numeral 1 is a receiving terminal for receiving an IP packet Pi (for example, i is 1 to an appropriate integer n), and 12 is a transmission for transmitting the shaped IP packet Pi. Terminal, 2
Is a packet length detection circuit for detecting the length (hereinafter, referred to as “packet length”) Li of the IP packet Pi received at the receiving terminal 1. The IP packet Pi has a payload part which is a field for transmitting actual data, a header part including the packet length Li of the IP packet Pi and a destination address or a source address, and a trailer part mainly used for error detection. The packet length detection circuit 2 can detect the packet length Li of the IP packet Pi from the header part.

【0014】続いて、符号3はパケット長検出回路2で
パケット長Liを検出されたIPパケットPiをその受
信順(例えばP、P、...)に記録したバッファ
・メモリである。バッファ・メモリ3は例えば先入れ先
出し型のFIFO(First-In, First-out)メモリを用
いることができる。バッファ・メモリ3はパケットPi
を順次格納する一方で、後述するパケット送信処理回路
11からの指示により格納したパケットPiの順次取り
出しを行う。符号5は直前に送信端子12から送信され
たIPパケットPiと次に送信端子12から送信するI
PパケットP +1と間の送信間隔値(またはシェーピ
ング・レート)Ciを直前に送信されたIPパケットP
iのパケット長Liに応じて設定する設定回路、6は設
定回路5で設定された送信間隔値Ciとこの送信間隔値
Ciに対応するIPパケットPiのパケット長Liとを
送信間隔値テーブル7に記録するテーブル記録回路であ
る。ここで送信間隔値テーブル7は、IPパケットPi
のパケット長Liに一意に対応するアドレスaddr
(Li)に、そのパケット長Liに対応する送信間隔値
Ciが表形式に展開(記録)されている。符号4は、パ
ケット長検出回路2で検出されたIPパケットPiのパ
ケット長Liに一意に対応する送信間隔値テーブル7の
アドレスaddr(Li)を生成し、このアドレスad
dr(Li)からパケット長Liに応じた送信間隔値C
iを読み出し、IPパケットPiの受信順(例えば
、P、...)にこの送信間隔値Ciを送信間隔
値メモリ8に記録するテーブル読出し回路である。ここ
で送信間隔値メモリ8にはIPパケットPiの受信順
(例えばP、P、...)に対応する送信間隔値
(例えばC 、C、...)が記録されている。
Next, reference numeral 3 is a packet length detection circuit 2.
Receives the IP packet Pi that has detected the packet length Li.
Shinshun (eg P1, PTwo,. . . ) Recorded buffer
-It is a memory. The buffer memory 3 is, for example, the first-in first-out destination.
Uses a first-in-first-out (FIFO) memory
Can be The buffer memory 3 stores the packet Pi
While sequentially storing the packet transmission processing circuit described later.
Sequential acquisition of stored packets Pi according to instructions from 11
Send out. The code 5 is transmitted from the transmission terminal 12 immediately before.
IP packet Pi and I to be transmitted next from the transmission terminal 12
P packet Pi +1Transmission interval value (or shape
IP packet P transmitted immediately before Ci.
A setting circuit for setting the packet length Li of i, 6 is a setting circuit
The transmission interval value Ci set by the constant circuit 5 and this transmission interval value
The packet length Li of the IP packet Pi corresponding to Ci
A table recording circuit for recording in the transmission interval value table 7.
It Here, the transmission interval value table 7 is the IP packet Pi.
Address addr uniquely corresponding to the packet length Li of
(Li) is the transmission interval value corresponding to the packet length Li
Ci is expanded (recorded) in a table format. Reference numeral 4 is a
Packet of the IP packet Pi detected by the packet length detection circuit 2.
Of the transmission interval value table 7 that uniquely corresponds to the packet length Li.
An address addr (Li) is generated and this address ad
Transmission interval value C according to packet length Li from dr (Li)
i is read, and the reception order of IP packets Pi (for example,
P1, PTwo,. . . ) In the transmission interval value Ci
It is a table reading circuit for recording in the value memory 8. here
In the transmission interval value memory 8, the reception order of IP packets Pi
(Eg P1, PTwo,. . . ) Corresponding to the transmission interval value
(Eg C 1, CTwo,. . . ) Is recorded.

【0015】続いて、符号9aはIPパケットPiを送
信端子12から送信する送信間隔を制御するために所定
の周波数f(Hz)で動作するカウンタである。カウンタ
9aはIPパケットPiが送信端子12から送信される
毎に後述のパケット送信処理回路11からリセットされ
て所定の値からカウントCNTを開始する。カウントC
NTは例えば0からアップカウントする。カウントCN
Tは直前にIPパケットPi−1を送信してからの経過
時間を示すタイマとして使用することができる。符号1
0は、送信間隔値メモリ8から入力された直前に送信さ
れたIPパケットPiに応じた送信間隔値Ciとカウン
タ9aから入力されたカウントCNTとを比較して、所
定の状態、例えば両者が等しい場合に、後述するパケッ
ト送信処理回路11へ信号SDを送り、次に送信するI
PパケットPi+1の送信指示を行う比較回路である。
符号11は、比較回路10から信号SDが送信され次に
送信するIPパケットPi+1の送信指示が行われた場
合、バッファ・メモリ3へ信号Sendを送りバッファ・メ
モリ3に記録された次に送信するIPパケットP +1
を送信端子12から送信させるパケット送信処理回路で
ある。パケット送信処理回路11は、次にカウンタ9a
へ信号Resetを送りカウントCNTを所定の値、例えば
0にリセットさせる。これと共に、パケット送信処理回
路11は送信間隔値メモリ8へ信号Requestを送り、直
前に送信されたIPパケットPiの長さLiに応じた送
信間隔値Ciを送信間隔値メモリ8から比較回路10へ
入力させる。
Next, reference numeral 9a is a counter that operates at a predetermined frequency f (Hz) to control the transmission interval for transmitting the IP packet Pi from the transmission terminal 12. The counter 9a is reset by the packet transmission processing circuit 11 described later each time the IP packet Pi is transmitted from the transmission terminal 12, and starts counting CNT from a predetermined value. Count C
NT counts up from 0, for example. Count CN
T can be used as a timer indicating the time elapsed since the IP packet P i-1 was transmitted immediately before. Code 1
For 0, the transmission interval value Ci corresponding to the IP packet Pi transmitted immediately before input from the transmission interval value memory 8 and the count CNT input from the counter 9a are compared, and a predetermined state, for example, both are equal. In this case, the signal SD is sent to the packet transmission processing circuit 11 which will be described later, and I is transmitted next.
It is a comparison circuit for instructing the transmission of the P packet P i + 1 .
Reference numeral 11 indicates that when the signal SD is transmitted from the comparison circuit 10 and the transmission instruction of the IP packet P i + 1 to be transmitted next is performed, the signal Send is transmitted to the buffer memory 3 and is transmitted next after being recorded in the buffer memory 3. IP packet P i +1
Is a packet transmission processing circuit for transmitting from the transmission terminal 12. The packet transmission processing circuit 11 then moves to the counter 9a.
To reset the count CNT to a predetermined value, for example 0. Along with this, the packet transmission processing circuit 11 sends a signal Request to the transmission interval value memory 8 and sends the transmission interval value Ci corresponding to the length Li of the IP packet Pi transmitted immediately before from the transmission interval value memory 8 to the comparison circuit 10. Input.

【0016】以下、本実施の形態1におけるシェーピン
グ回路20の動作を図1を用いて説明する。IPパケッ
トを受信する前に、予め設定回路5は直前に送信端子1
2から送信されたIPパケットPiと次に送信端子12
から送信するIPパケットP i+1と間の送信間隔値C
iをIPパケットPiのパケット長Liに応じて設定し
ておく。テーブル記録回路6は、設定回路5で設定され
た送信間隔値Ciとこの送信間隔値Ciに対応するIP
パケットPiのパケット長Liとを送信間隔値テーブル
7に記録する。
Hereinafter, the shaping pin according to the first embodiment
The operation of the circuit 20 will be described with reference to FIG. IP packet
Setting circuit 5 immediately before receiving the transmission terminal 1
2 and the next transmission terminal 12
IP packet P sent from i + 1Transmission interval value C between
i is set according to the packet length Li of the IP packet Pi.
Keep it. The table recording circuit 6 is set by the setting circuit 5.
The transmission interval value Ci and the IP corresponding to this transmission interval value Ci
The packet length Li of the packet Pi and the transmission interval value table
Record at 7.

【0017】受信端子1からIPパケットPiを受信す
ると、パケット長検出回路2はIPパケットPiのヘッ
ダ部からIPパケットPiのパケット長Liを検出す
る。パケット長検出回路2でパケット長Liを検出され
たIPパケットPiはその受信順にバッファ・メモリ3
に記録する。パケット長検出回路2で検出されたIPパ
ケットPiのパケット長Liはテーブル読出し回路4へ
送られる。
When the IP packet Pi is received from the receiving terminal 1, the packet length detection circuit 2 detects the packet length Li of the IP packet Pi from the header part of the IP packet Pi. The IP packet Pi whose packet length Li is detected by the packet length detection circuit 2 is received in the buffer memory 3 in the order of reception.
To record. The packet length Li of the IP packet Pi detected by the packet length detection circuit 2 is sent to the table reading circuit 4.

【0018】テーブル読出し回路4は、パケット長検出
回路2から送られたIPパケットPiのパケット長Li
に一意に対応する送信間隔値テーブル7のアドレスad
dr(Li)を生成する。テーブル読出し回路4は、送
信間隔値テーブル7のアドレスaddr(Li)からパ
ケット長Liに応じた送信間隔値Ciを読み出し、IP
パケットPiの受信順にこの送信間隔値Ciを送信間隔
値メモリ8に記録する。
The table read circuit 4 has a packet length Li of the IP packet Pi sent from the packet length detection circuit 2.
Address of the transmission interval value table 7 that uniquely corresponds to
Generates dr (Li). The table reading circuit 4 reads the transmission interval value Ci corresponding to the packet length Li from the address addr (Li) of the transmission interval value table 7 and outputs the IP
The transmission interval value Ci is recorded in the transmission interval value memory 8 in the order in which the packets Pi are received.

【0019】送信端子12からパケットPiが送信され
た後、カウンタ9aはパケット送信処理回路11からリ
セットされて所定の値(例えば0)からカウントCNT
を開始する。このカウントCNTは比較回路10へ送ら
れる。これと共にパケット送信処理回路11は、送信し
たIPパケットPiの長さLiに応じた送信間隔値Ci
を送信間隔値メモリ8から比較回路10へ入力させる。
比較回路10は、カウンタ9aから入力されたカウント
CNTと送信間隔値メモリ8から入力された送信間隔値
Ciとを比較して、所定の状態、例えば両者が等しい場
合にパケット送信処理回路11へ信号SDを送り、次に
送信するIPパケットPi+1の送信指示を行う。パケ
ット送信処理回路11は、バッファ・メモリ3へ信号Se
ndを送りバッファ・メモリ3に記録された次に送信する
IPパケットPi+1を送信端子12から送信させる。
After the packet Pi is transmitted from the transmission terminal 12, the counter 9a is reset by the packet transmission processing circuit 11 to count from a predetermined value (for example, 0) CNT.
To start. This count CNT is sent to the comparison circuit 10. Along with this, the packet transmission processing circuit 11 causes the transmission interval value Ci corresponding to the length Li of the transmitted IP packet Pi.
Is input to the comparison circuit 10 from the transmission interval value memory 8.
The comparison circuit 10 compares the count CNT input from the counter 9a with the transmission interval value Ci input from the transmission interval value memory 8 and sends a signal to the packet transmission processing circuit 11 in a predetermined state, for example when both are equal. SD is sent and an instruction to send the IP packet P i + 1 to be sent next is issued. The packet transmission processing circuit 11 sends a signal Se to the buffer memory 3.
nd is sent, and the IP packet P i + 1 to be transmitted next recorded in the buffer memory 3 is transmitted from the transmission terminal 12.

【0020】パケットPi+1の送信が終了した後、パ
ケット送信処理回路11は、カウンタ9aへ信号Reset
を送りカウントCNTを所定の値、例えば0にリセット
させる。これと共に、直前に送信されたIPパケットP
i+1の長さLi+1に応じた送信間隔値Ci+1を送
信間隔値メモリ8から比較回路10へ入力させる。以
下、上述と同様にして比較回路10がカウンタ回路9a
からのカウントCNTと送信間隔値メモリ8から入力さ
れた送信間隔値Ci+1とを比較する。比較の結果、所
定の状態、例えば両者が等しい場合、パケット送信処理
回路11は、バッファ・メモリ3へ信号Sendを送りバッ
ファ・メモリ3に記録された次に送信するIPパケット
i+2を送信端子12から送信させる。
After the transmission of the packet P i + 1 is completed, the packet transmission processing circuit 11 sends a signal Reset to the counter 9a.
To reset the count CNT to a predetermined value, for example 0. Along with this, the IP packet P transmitted immediately before
The transmission interval value C i + 1 according to the length L i + 1 of i + 1 is input from the transmission interval value memory 8 to the comparison circuit 10. Hereinafter, in the same manner as described above, the comparison circuit 10 causes the counter circuit 9a to operate.
From the transmission interval value memory 8 and the transmission interval value C i + 1 input from the transmission interval value memory 8 are compared. As a result of the comparison, when a predetermined state, for example, when both are equal, the packet transmission processing circuit 11 sends a signal Send to the buffer memory 3 and transmits the IP packet P i + 2 recorded in the buffer memory 3 to be transmitted next to the transmission terminal 12 To send from.

【0021】上述の送信間隔値Ci(カウント値)は、
直前に送信されたIPパケットPiの長さLi(Byt
e)、カウンタ9aの周波数をf(Hz)、シェーピング
・レートをD(bits/sec)とした場合、
The above-mentioned transmission interval value Ci (count value) is
The length Li (Byt of the IP packet Pi transmitted immediately before
e), when the frequency of the counter 9a is f (Hz) and the shaping rate is D (bits / sec),

【0022】[0022]

【数2】 [Equation 2]

【0023】を満たす最小の整数とすることができる。
ここで、カウンタ9aのカウントCNTは0からアップ
カントするものと想定する。周波数fを大きくすれば送
信間隔値Ciも大きくなり、シェーピング・レートをき
め細かく設定することができる。パケット長Liは最大
1500Byteであるため、1チャネル対応の場合の送信
間隔値テーブル7のサイズは約1500Byteだけ用意し
ておけばよい。
It can be the smallest integer that satisfies.
Here, it is assumed that the count CNT of the counter 9a is incremented from 0. When the frequency f is increased, the transmission interval value Ci is also increased, and the shaping rate can be set finely. Since the maximum packet length Li is 1500 Bytes, the size of the transmission interval value table 7 for one channel only needs to be about 1500 Bytes.

【0024】図2(A)および(B)は、本発明の実施
の形態1のシェーピング回路20のタイミングチャート
を示す。図2(A)は受信端子1における受信IPパケ
ットPi(i=0〜5)を示し、図2(B)は、送信端
子12における対応する送信パケットPi(i=0〜
5)を示す。図2(A)および(B)でLi(i=0〜
5)は各々IPパケットPi(i=0〜5)のヘッダ部
に記録されたパケット長である。Ci(i=1〜4)は
上述の式(1)で示される送信間隔値(カウント値)で
ある。図2(A)に示されるように、例えばIPパケッ
トPは時刻t n1に受信されIPパケットPは時
刻tin2に受信されている。図2(B)に示されるよ
うに、IPパケットPは時刻tout1に送信され、
IPパケットPは時刻tout1から送信間隔値C
だけ経過した後、時刻tout2(=tout1
)に送信される。他のパケットPiに関しても同様
である。
2A and 2B are timing charts of the shaping circuit 20 according to the first embodiment of the present invention. 2A shows the received IP packet Pi (i = 0 to 5) at the receiving terminal 1, and FIG. 2B shows the corresponding transmission packet Pi (i = 0 to 0) at the transmitting terminal 12.
5) is shown. In FIGS. 2A and 2B, Li (i = 0 to 0)
5) is the packet length recorded in the header portion of each IP packet Pi (i = 0 to 5). Ci (i = 1 to 4) is the transmission interval value (count value) represented by the above equation (1). As shown in FIG. 2 (A), for example, IP packet P 1 is an IP packet P 2 is received at time t i n1 is received at time t in2. As shown in FIG. 2 (B), the IP packet P 1 is transmitted at time t out1 ,
The IP packet P 2 has the transmission interval value C 1 from the time t out1.
Only after the time t out2 (= t out1 +
C 1 ). The same applies to the other packets Pi.

【0025】以上より、実施の形態1によれば、IPパ
ケットPiを受信する前に、予め設定回路5が直前に送
信されたIPパケットPiと次に送信するIPパケット
+1と間の送信間隔値CiをIPパケットPiのパ
ケット長Liに応じて設定し、この送信間隔値Ciとパ
ケット長Liとを送信間隔値テーブル7に記録してお
く。パケット長検出回路2は受信したIPパケットPi
のパケット長Liを検出し、このIPパケットPiを受
信順にバッファ・メモリ3に記録する。テーブル読出し
回路4は、検出されたパケット長Liに基づいて送信間
隔値テーブル7からパケット長Liに応じた送信間隔値
Ciを読み出し、IPパケットPiの受信順に送信間隔
値Ciを送信間隔値メモリ8に記録しておく。カウンタ
9aはIPパケットPiの送信毎にリセットされて所定
の値からカウントを開始する。比較回路10は、送信間
隔値メモリ8から入力された直前に送信されたIPパケ
ットPiに応じた送信間隔値Ciと、カウンタ9aから
入力されたカウントCNTとを比較して、所定の状態で
ある場合に、バッファ・メモリ3に記録された次に送信
するIPパケットPi+1を送信させる指示をパケット
送信処理回路11へ送る。この結果、パケット送信処理
回路11は、バッファ・メモリ3に記録された次に送信
するIPパケットPi+1を読出し送信端子12から送
信間隔値Ciだけ経過させた後に送信させることができ
る。以上のようにして、IPパケットPiのようにパケ
ット長Liが一定でない不定長のデータからなるデータ
・ストリ−ムPi(i=1〜n)を受信した場合であっ
ても、これらのバースト的なデータを平滑化して送信す
ることができる。
As described above, according to the first embodiment, before receiving the IP packet Pi, the setting circuit 5 transmits between the IP packet Pi transmitted immediately before and the IP packet P i +1 to be transmitted next. The interval value Ci is set according to the packet length Li of the IP packet Pi, and the transmission interval value Ci and the packet length Li are recorded in the transmission interval value table 7. The packet length detection circuit 2 receives the received IP packet Pi
The packet length Li of the packet is detected and the IP packet Pi is recorded in the buffer memory 3 in the order of reception. The table reading circuit 4 reads the transmission interval value Ci corresponding to the packet length Li from the transmission interval value table 7 based on the detected packet length Li, and the transmission interval value Ci in the reception interval of the IP packet Pi in the transmission interval value memory 8 Record it in. The counter 9a is reset each time the IP packet Pi is transmitted and starts counting from a predetermined value. The comparison circuit 10 compares the transmission interval value Ci corresponding to the IP packet Pi transmitted immediately before input from the transmission interval value memory 8 with the count CNT input from the counter 9a, and is in a predetermined state. In this case, the packet transmission processing circuit 11 is instructed to transmit the IP packet P i + 1 to be transmitted next recorded in the buffer memory 3. As a result, the packet transmission processing circuit 11 can transmit the IP packet P i + 1 to be transmitted next recorded in the buffer memory 3 after the transmission interval value Ci has passed from the read transmission terminal 12. As described above, even when the data stream Pi (i = 1 to n), which is composed of data of an indefinite length in which the packet length Li is not constant like the IP packet Pi, is received, these burst-like data are transmitted. Data can be smoothed and transmitted.

【0026】実施の形態2.実施の形態1ではアップカ
ウントを行うカウンタ9aを用いた場合のシェーピング
20について説明した。本実施の形態2では、ダウンカ
ウントを行うカウンタ9bを用いた場合のシェーピング
回路21について説明する。
Embodiment 2. In the first embodiment, the shaping 20 using the counter 9a that counts up is described. In the second embodiment, the shaping circuit 21 in the case of using the counter 9b for down counting will be described.

【0027】図3は、本発明の実施の形態2におけるシ
ェーピング回路のブロック図を示す。図3で図1と同じ
符号を付した箇所は同じ機能を有するため説明は省略す
る。本実施の形態2のシェーピング回路21が実施の形
態1のシェーピング回路20と相違する点は、カウンタ
9bがダウンカウントを行う点である。
FIG. 3 is a block diagram of a shaping circuit according to the second embodiment of the present invention. In FIG. 3, the parts denoted by the same reference numerals as those in FIG. The shaping circuit 21 of the second embodiment differs from the shaping circuit 20 of the first embodiment in that the counter 9b performs down-counting.

【0028】本実施の形態2の送信間隔値メモリ8は、
パケット送信処理回路11から信号Requestが送られる
と、直前に送信されたIPパケットPiの長さLiに応
じた送信間隔値Ciをカウンタ9bへ送る。カウンタ9
bはパケット送信処理回路11からReset信号が送られ
ると、送信間隔値メモリ8より送られた送信間隔値Ci
からダウンカウントを開始する。比較回路10は、カウ
ンタ9bから入力されたカウントCNTが所定の状態、
例えば0である場合に次に送信するIPパケットP
i+1の送信指示をパケット送信処理回路11へ送る。
パケット送信処理回路11は、比較回路10により次に
送信するIPパケットPi+1の送信指示が行われた場
合、バッファ・メモリ3に記録された次に送信するIP
パケットP +1を送信させ、カウンタ9bを所定の値
にリセットすると共に、直前に送信されたIPパケット
i+1のパケット長Li+1に応じた送信間隔値C
i+1を送信間隔値メモリ8からカウンタ9bへ入力さ
せる。
The transmission interval value memory 8 according to the second embodiment is
When the signal Request is transmitted from the packet transmission processing circuit 11, the transmission interval value Ci corresponding to the length Li of the IP packet Pi transmitted immediately before is transmitted to the counter 9b. Counter 9
When the Reset signal is sent from the packet transmission processing circuit 11, b is the transmission interval value Ci sent from the transmission interval value memory 8.
Start down counting from. The comparator circuit 10 is configured such that the count CNT input from the counter 9b is in a predetermined state,
For example, when it is 0, the IP packet P to be transmitted next is
The transmission instruction of i + 1 is sent to the packet transmission processing circuit 11.
When the comparison circuit 10 instructs the packet transmission processing circuit 11 to transmit the IP packet P i + 1 to be transmitted next, the packet transmission processing circuit 11 records the IP to be transmitted next recorded in the buffer memory 3.
The packet P i +1 is transmitted, the counter 9b is reset to a predetermined value, and the transmission interval value C corresponding to the packet length L i + 1 of the IP packet P i + 1 transmitted immediately before is transmitted.
i + 1 is input from the transmission interval value memory 8 to the counter 9b.

【0029】本実施の形態2のシェーピング回路21の
タイミングチャートは、図2に示された実施の形態1の
シェーピング回路20のタイミングチャートと同様であ
るため説明は省略する。シェーピング回路20では図2
に示される送信間隔値Ciを0から(Ciまで)アップ
カウントしたのに対し、シェーピング回路21では図2
に示される送信間隔値Ciから0までダウンカウントす
る。
The timing chart of the shaping circuit 21 of the second embodiment is similar to the timing chart of the shaping circuit 20 of the first embodiment shown in FIG. The shaping circuit 20 shown in FIG.
While the transmission interval value Ci shown in FIG. 2 is up-counted from 0 (to Ci), the shaping circuit 21 shown in FIG.
The transmission interval value Ci shown in 1 is down-counted to 0.

【0030】以上より、実施の形態2によれば、実施の
形態1のシェーピング回路20におけるカウンタ9aに
替えて、ダウンカウントを行うカウンタ9bを用いた場
合であっても実施の形態1と同様に、パケット長Liが
一定でない不定長のデータからなるデータ・ストリ−ム
Pi(i=1〜n)を受信した場合であっても、これら
のバースト的なデータを平滑化して送信することができ
る。
As described above, according to the second embodiment, even when the counter 9a in the shaping circuit 20 of the first embodiment is replaced with the counter 9b for down counting, the same as in the first embodiment. Even when a data stream Pi (i = 1 to n) composed of data of indefinite length whose packet length Li is not constant is received, these burst-like data can be smoothed and transmitted. .

【0031】[0031]

【発明の効果】以上説明したように、本発明のシェーピ
ング回路および方法1によれば、IPパケットを受信す
る前に、予め設定回路5が直前に送信されたIPパケッ
トPiと次に送信するIPパケットPi+1と間の送信
間隔値CiをIPパケットPiのパケット長Liに応じ
て設定し、この送信間隔値Ciとパケット長Liとを送
信間隔値テーブル7に記録しておくことができる。パケ
ット長検出回路2は受信したIPパケットPiのパケッ
ト長Liを検出し、このIPパケットPiを受信順にバ
ッファ・メモリ3に記録する。テーブル読出し回路4
は、検出されたパケット長Liに基づいて送信間隔値テ
ーブル7からパケット長Liに応じた送信間隔値Ciを
読み出し、IPパケットPiの受信順に送信間隔値Ci
を送信間隔値メモリ8に記録しておく。カウンタ9aは
IPパケットPiの送信毎にリセットされて所定の値か
らカウントを開始する。比較回路10は、送信間隔値メ
モリ8から入力された直前に送信されたIPパケットP
iに応じた送信間隔値Ciと、カウンタ9aから入力さ
れたカウントCNTとを比較して、所定の状態である場
合に、バッファ・メモリ3に記録された次に送信するI
PパケットPi+1を送信させる指示をパケット送信処
理回路11へ送る。この結果、パケット送信処理回路1
1は、バッファ・メモリ3に記録された次に送信するI
PパケットPi+ を読出し送信端子12から送信間隔
値Ciだけ経過させた後に送信させることができる。以
上のようにして、IPパケットPiのようにパケット長
Liが一定でない不定長のデータからなるデータ・スト
リ−ムPi(i=1〜n)を受信した場合であっても、
これらのバースト的なデータを平滑化して送信すること
ができる。
As described above, according to the shaping circuit and method 1 of the present invention, before receiving the IP packet, the setting circuit 5 previously transmits the IP packet Pi transmitted immediately before and the IP packet transmitted next. The transmission interval value Ci between the packet P i + 1 and the packet P i + 1 can be set according to the packet length Li of the IP packet Pi, and the transmission interval value Ci and the packet length Li can be recorded in the transmission interval value table 7. The packet length detection circuit 2 detects the packet length Li of the received IP packet Pi and records this IP packet Pi in the buffer memory 3 in the order of reception. Table reading circuit 4
Reads out the transmission interval value Ci corresponding to the packet length Li from the transmission interval value table 7 based on the detected packet length Li, and transmits the transmission interval value Ci in the order of reception of the IP packets Pi.
Is recorded in the transmission interval value memory 8. The counter 9a is reset each time the IP packet Pi is transmitted and starts counting from a predetermined value. The comparison circuit 10 receives the IP packet P transmitted immediately before being input from the transmission interval value memory 8.
The transmission interval value Ci corresponding to i is compared with the count CNT input from the counter 9a, and if it is in a predetermined state, the next transmission I recorded in the buffer memory 3 is transmitted.
An instruction to transmit the P packet P i + 1 is sent to the packet transmission processing circuit 11. As a result, the packet transmission processing circuit 1
1 is recorded in the buffer memory 3 and then transmitted I
The P packet P i + 1 can be transmitted after the transmission interval value Ci has passed from the read transmission terminal 12. As described above, even when the data stream Pi (i = 1 to n) composed of data of indefinite length whose packet length Li is not constant like the IP packet Pi is received,
These bursty data can be smoothed and transmitted.

【図面の簡単な説明】[Brief description of drawings]

【図1】 本発明の実施の形態1におけるシェーピング
回路のブロック図である。
FIG. 1 is a block diagram of a shaping circuit according to a first embodiment of the present invention.

【図2】 本発明の実施の形態1のシェーピング回路2
0のタイミングチャートを示す図である。
FIG. 2 is a shaping circuit 2 according to the first embodiment of the present invention.
It is a figure which shows the timing chart of 0.

【図3】 本発明の実施の形態2におけるシェーピング
回路のブロック図である。
FIG. 3 is a block diagram of a shaping circuit according to a second embodiment of the present invention.

【符号の説明】[Explanation of symbols]

1 受信端子、 2 パケット長検出回路、 3 バッ
ファ・メモリ、 4テーブル読出し回路、 5 設定回
路、 6 テーブル記録回路、 7 送信間隔値テーブ
ル、 9a,9b カウンタ、 10 比較回路、 1
1 パケット送信処理回路、 12 送信端子、 2
0,21 シェーピング回路。
1 reception terminal, 2 packet length detection circuit, 3 buffer memory, 4 table read circuit, 5 setting circuit, 6 table recording circuit, 7 transmission interval value table, 9a, 9b counter, 10 comparison circuit, 1
1 packet transmission processing circuit, 12 transmission terminals, 2
0,21 shaping circuit.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 曽根 英子 東京都渋谷区道玄坂一丁目12番1号 渋谷 マークシティ エヌティティエレクトロニ クス株式会社内 (72)発明者 古屋 玲二 東京都渋谷区道玄坂一丁目12番1号 渋谷 マークシティ エヌティティエレクトロニ クス株式会社内 Fターム(参考) 5K030 HA08 KA03 LC02 MB11 MB12   ─────────────────────────────────────────────────── ─── Continued front page    (72) Inventor Eiko Sone             12-12 Dogenzaka, Shibuya-ku, Tokyo Shibuya             Mark City Entiti Electronic             Cos Co., Ltd. (72) Inventor Reiji Furuya             12-12 Dogenzaka, Shibuya-ku, Tokyo Shibuya             Mark City Entiti Electronic             Cos Co., Ltd. F-term (reference) 5K030 HA08 KA03 LC02 MB11 MB12

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 受信したパケットをシェーピングして送
信するシェーピング回路であって、 直前に送信されたパケットと次に送信するパケットとの
間の送信間隔値を該直前に送信されたパケットの長さに
応じて設定する設定回路と、 前記設定回路で設定された送信間隔値と該送信間隔値に
対応するパケットの長さとを送信間隔値テーブルに記録
するテーブル記録回路と、 パケットの送信毎にリセットされて所定の値からカウン
トを開始するカウンタと、 受信したパケットの長さを検出するパケット長検出回路
と、 前記パケット長検出回路で長さを検出されたパケットを
該パケットの受信順に記録したバッファ・メモリと、 前記パケット長検出回路で検出されたパケットの長さに
基づいて送信間隔値テーブルから該パケットの長さに応
じた送信間隔値を読み出し、該パケットの受信順に該送
信間隔値を送信間隔値メモリに記録するテーブル読出し
回路と、 前記送信間隔値メモリから入力された直前に送信された
パケットに応じた送信間隔値と前記カウンタから入力さ
れたカウントとを比較して、所定の状態である場合に該
次に送信するパケットの送信指示を行う比較回路と、 前記比較回路により次に送信するパケットの送信指示が
行われた場合、前記バッファ・メモリに記録された該次
に送信するパケットを送信させ、前記カウンタを所定の
値にリセットすると共に直前に送信されたパケットの長
さに応じた送信間隔値を前記送信間隔値メモリから前記
比較回路へ入力させるパケット送信処理回路とを備え、 前記カウンタは所定の値からカウントアップし、前記比
較回路における所定の状態は、前記送信間隔値メモリか
ら入力された直前に送信されたパケットに応じた送信間
隔値と前記カウンタから入力されたカウントとが等しい
状態であることを特徴とするシェーピング回路。
1. A shaping circuit for shaping and transmitting a received packet, wherein a transmission interval value between a packet transmitted immediately before and a packet to be transmitted next is a length of the packet transmitted immediately before. A setting circuit for setting the transmission interval value set by the setting circuit and a packet length corresponding to the transmission interval value in a transmission interval value table, and a reset circuit for each packet transmission A counter that starts counting from a predetermined value, a packet length detection circuit that detects the length of the received packet, and a buffer that records the packets whose length has been detected by the packet length detection circuit in the order of reception of the packet. A memory and a transmission corresponding to the length of the packet from the transmission interval value table based on the length of the packet detected by the packet length detection circuit A table reading circuit for reading the transmission interval value and recording the transmission interval value in the transmission interval value memory in the order of reception of the packet; and a transmission interval value corresponding to the packet transmitted immediately before input from the transmission interval value memory. A comparison circuit that compares the count input from the counter and issues a transmission instruction for the packet to be transmitted next when in a predetermined state, and a transmission instruction for the packet to be transmitted next by the comparison circuit. In this case, the packet to be transmitted next recorded in the buffer memory is transmitted, the counter is reset to a predetermined value, and the transmission interval value according to the length of the packet transmitted immediately before is set to the transmission interval. A packet transmission processing circuit for inputting from a value memory to the comparison circuit, wherein the counter counts up from a predetermined value, Constant state, shaping circuit, characterized in that the counting said inputted transmission interval value corresponding to the transmitted packets immediately before is input from the transmission interval value memory and from said counter is equal state.
【請求項2】 請求項1記載のシェーピング回路におい
て、 前記比較回路は、前記カウンタから入力されたカウント
が所定の状態である場合に次に送信するパケットの送信
指示を行い、 前記パケット送信処理回路は、前記比較回路により次に
送信するパケットの送信指示が行われた場合、前記バッ
ファ・メモリに記録された該次に送信するパケットを送
信させ、前記カウンタを所定の値にリセットすると共に
直前に送信されたパケットの長さに応じた送信間隔値を
前記送信間隔値メモリから前記カウンタへ入力させるも
のであり、 前記カウンタは前記送信間隔値メモリから入力された送
信間隔値からカウントダウンし、前記比較回路における
所定の状態は、前記カウンタから入力されたカウントが
ゼロになった状態であることを特徴とするシェーピング
回路。
2. The shaping circuit according to claim 1, wherein the comparison circuit issues a transmission instruction of a packet to be transmitted next when the count input from the counter is in a predetermined state, and the packet transmission processing circuit. When the comparison circuit issues a transmission instruction for the packet to be transmitted next, causes the packet to be transmitted next recorded in the buffer memory to be transmitted, resets the counter to a predetermined value, and immediately before A transmission interval value according to the length of a transmitted packet is input from the transmission interval value memory to the counter, the counter counting down from the transmission interval value input from the transmission interval value memory, and the comparison The predetermined state in the circuit is a state in which the count input from the counter is zero. Vaping circuit.
【請求項3】 請求項1または2記載のシェーピング回
路において、前記送信間隔値C(カウント)は、次に送
信するパケットの長さをL(Byte)、前記カウンタの周
波数をf(Hz)、シェーピング・レートをD(bits/se
c)とした場合、 C≧8×L×f/D を満たす最小の整数であることを特徴とするシェーピン
グ回路。
3. The shaping circuit according to claim 1, wherein the transmission interval value C (count) is a length of a packet to be transmitted next is L (Byte), a frequency of the counter is f (Hz), Set the shaping rate to D (bits / se
c), the shaping circuit is a minimum integer that satisfies C ≧ 8 × L × f / D.
【請求項4】 受信したパケットをシェーピングして送
信するシェーピング方法であって、 直前に送信されたパケットと次に送信するパケットとの
間の送信間隔値を該直前に送信されたパケットの長さに
応じて設定し、該送信間隔値と該直前に送信されたパケ
ットの長さとを送信間隔値テーブルに予め記録してお
き、 受信したパケットの長さを検出して、該パケットを該パ
ケットの受信順にバッファ・メモリに記録すると共に、
検出されたパケットの長さに基づいて送信間隔値テーブ
ルから該パケットの長さに応じた送信間隔値を読み出
し、該パケットの受信順に該送信間隔値を送信間隔値メ
モリに記録しておき、 前記送信間隔値メモリから入力された直前に送信された
パケットに応じた送信間隔値と、パケットの送信毎にリ
セットされて所定の値からカウントを開始するカウンタ
から入力されたカウントとを比較して、所定の状態であ
る場合に、前記バッファ・メモリに記録された該次に送
信するパケットを送信させることを特徴とするシェーピ
ング方法。
4. A shaping method for shaping and transmitting a received packet, wherein a transmission interval value between a packet transmitted immediately before and a packet transmitted next is a length of a packet transmitted immediately before. The transmission interval value and the length of the packet transmitted immediately before are recorded in advance in the transmission interval value table, the length of the received packet is detected, and the packet is While recording in the buffer memory in the order of reception,
The transmission interval value corresponding to the length of the packet is read from the transmission interval value table based on the detected packet length, and the transmission interval value is recorded in the transmission interval value memory in the order of reception of the packet. The transmission interval value corresponding to the packet transmitted immediately before input from the transmission interval value memory is compared with the count input from the counter that is reset every time the packet is transmitted and starts counting from a predetermined value, A shaping method, wherein the packet to be transmitted next recorded in the buffer memory is transmitted when the packet is in a predetermined state.
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Cited By (2)

* Cited by examiner, † Cited by third party
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WO2007004558A1 (en) * 2005-07-06 2007-01-11 Nec Corporation Bandwidth control circuit and bandwidth control method used therefor
JP2011199530A (en) * 2010-03-18 2011-10-06 Ntt Communications Kk Transmitting device, transmission path switching method, and program

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007004558A1 (en) * 2005-07-06 2007-01-11 Nec Corporation Bandwidth control circuit and bandwidth control method used therefor
JP2011199530A (en) * 2010-03-18 2011-10-06 Ntt Communications Kk Transmitting device, transmission path switching method, and program

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