JP2003259130A

JP2003259130A - 画像データ符号データ制御機能を有する画像処理装置

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Publication number: JP2003259130A
Application number: JP2002056280A
Authority: JP
Inventors: Keiichi Iwasaki; 敬一岩崎
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2002-03-01
Filing date: 2002-03-01
Publication date: 2003-09-12
Anticipated expiration: 2022-03-01
Also published as: JP3914066B2

Abstract

(57)【要約】【課題】符号復号部と画像メモリ間の画像データのイ
ンターフェースや、符号復号部とメモリ制御部間の符号
データのインターフェースを制御する制御信号及び制御
方法を、圧縮伸張技術にかかわらず、共通化できる画像
処理装置を提供する。【解決手段】一画面分の画像データを保存する画像メ
モリと、該画像メモリから画像データの読み出しを行う
メモリ制御部と、画像データを符号化する符号化部を備
え、メモリ制御部と符号化部が、一画面分の画像データ
を転送する転送期間を示す第１の画像データ制御信号
と、メモリ制御部が有効な画像データを出力中であるこ
とを示す第２の画像データ制御信号と、符号化部が符号
データを取得可能であることを示す第３の画像データ制
御信号により接続される構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像処理装置に係
り、特に、圧縮伸張技術に限定されない、符号復号化部
とメモリ制御部間の画像データ、符号データの入出力イ
ンターフェース制御機能を有する画像処理装置に関する
ものである。

【０００２】

【従来の技術】従来のＪＰＥＧでは８画素ｘ８画素のブ
ロック単位で画像データの圧縮伸張を行っていたが、最
近規格化されたＪＰＥＧ２０００では、処理単位である
ブロック（タイルともいう）のサイズは、水平方向及び
垂直方向のサイズが８の整数倍である数種類のサイズが
規定されている。また、処理する画面のサイズは、必ず
しも基本のブロックサイズの整数倍でなくとも、８の整
数倍であれば任意のサイズでよい。ＪＰＥＧ２０００に
よる圧縮伸張技術によれば、従来のＪＰＥＧの２倍程度
の圧縮性能を実現し、画質や解像度の階層化というデー
タ取り扱いの自由度も向上しており、今後の符号復号化
方式のひとつとして期待されている。

【０００３】また、ＮＴＳＣ等のテレビ信号のようにラ
スタースキャンされる画像データを入力し、その画像を
圧縮したり、圧縮された画像データを伸張し、ラスター
スキャンの画像として出力する画像処理装置では、画像
データを圧縮するための画像入力および伸張された画像
出力はラスタースキャンが用いられる。しかし、上記し
たＪＰＥＧ２０００による圧縮伸張技術のように、ブロ
ック単位で行われることもある。例えば、圧縮伸張技術
がＪＰＥＧの場合は８画素×８画素のブロック単位であ
り、ＪＰＥＧ２０００の場合は、例えば１２８画素×１
２８画素のブロック（タイル）単位で画像圧縮や伸張が
行われる。

【０００４】

【発明が解決しようとする課題】画像処理装置を、画像
データの圧縮伸張を行うＬＳＩ（以下、符号復号ＬＳＩ
という）と、ビデオ入出力からフレームバッファのリー
ドライトおよび符号データの入出力を行うＬＳＩ（以
下、メモリ制御ＬＳＩという）とで構成する場合に、メ
モリ制御ＬＳＩと符号復号ＬＳＩとの間で、特に、画像
データ、符号データをインターフェースする制御信号お
よび制御方法を、圧縮伸張技術にかかわらず共通化でき
れば、ＪＰＥＧ、ＪＰＥＧ２０００、或いはその他の技
術を使用しても、大きな設計変更をせずにメモリ制御Ｌ
ＳＩの開発を進めることが可能であり、開発期間を短縮
することができる。

【０００５】また、監視カメラのようなアプリケーショ
ンに使用する場合、ラスタースキャンされる画像の入力
出力が複数個必要とされる。例えば、ラスタースキャン
される画像のサイズが７２０画素×４８０画素のサイズ
であり、ＹＣｂＣｒ４：２：２、コンポーネント（色成
分）当たり１画素８ビットの画像データの場合、１フレ
ーム当たり６７５Ｋバイトのデータサイズとなる。

【０００６】この画像の入出力が４チャネル必要とされ
る場合、メモリ制御ＬＳＩを４個使用するのではなく、
メモリ制御ＬＳＩを画像入出力４チャネルとし、ＳＤＲ
ＡＭ等の６４Mビットの大容量メモリを使用すれば、６
７５Ｋバイト×８ビット×８フレーム＝４３．２Ｍビッ
トであるので、各チャネル当たり２面のフレームバッフ
ァを扱うことができ、１個のメモリ制御ＬＳＩで４チャ
ネルの画像入出力を制御することによりフレームバッフ
ァ用メモリの個数を抑えることができ、使用ＬＳＩの個
数を抑えることが可能となる。

【０００７】この場合、４個の符号復号ＬＳＩを１個の
メモリ制御ＬＳＩで駆動することになり、メモリ制御Ｌ
ＳＩと符号復号ＬＳＩ間の画像データおよび符号データ
のバスおよび制御信号は４チャネル分必要となるが、符
号データバスは圧縮率が１／１０であるとすると、画像
バスに対し１／１０のトラフィックで済んでしまう。し
たがって、この構成では符号データバスを共通化すれ
ば、メモリ制御ＬＳＩの信号端子数を少なくすることが
でき、メモリ制御ＬＳＩのコスト低減に有用である。

【０００８】さらに、ＮＴＳＣ等のテレビ信号をリアル
タイム（３０フレーム／秒）の画像の圧縮伸張が可能な
符号復号ＬＳＩの場合、ＨＤサイズ（横１９２０画素、
縦１０８０画素）の画像をリアルタイムで圧縮伸張する
ためには、８個の符号復号ＬＳＩをフレーム単位で振り
分けて各々圧縮伸張を行わせる必要がある。この場合に
おいても、メモリ制御ＬＳＩが複数の符号復号ＬＳＩを
駆動することができ、データの転送速度を損なわずに、
また、入出力に必要となる信号線の総数を少なくするこ
とができる符号データバスのインターフェースを持って
いれば装置のコスト削減に効果的である。

【０００９】そこで、本発明は、上記問題点に鑑みてな
されたものであり、符号復号ＬＳＩと画像メモリ間の画
像データのインターフェースや、符号復号ＬＳＩとメモ
リ制御ＬＳＩ間の符号データのインターフェースを制御
する制御信号及び制御方法を、圧縮伸張技術にかかわら
ず、共通化できる画像処理装置を提供することを目的と
する。

【００１０】本発明の他の目的は、画像データと符号デ
ータのインターフェースを制御する制御信号及び制御方
法を共通化することでメモリ制御ＬＳＩの設計開発期間
を短縮できる画像処理装置を提供することである。

【００１１】本発明のさらに他の目的は、大容量の画像
メモリに対し複数の符号復号ＬＳＩを設ける場合にも、
メモリ制御ＬＳＩが各符号復号ＬＳＩの性能を損なわず
に駆動できる画像処理装置を提供することである。

【００１２】

【課題を解決するための手段】上記課題を解決するた
め、請求項１に記載された発明は、少なくとも一画面分
の画像データを保存する画像メモリと、該画像メモリか
ら画像データの読み出しを行うメモリ制御部と、画像デ
ータを符号化する符号化部を備える画像処理装置であっ
て、前記メモリ制御部と前記符号化部が、一画面分の画
像データを転送する転送期間を示す第１の画像データ制
御信号と、前記メモリ制御部が有効な画像データを出力
していることを示す第２の画像データ制御信号と、前記
符号化部が符号データを取得可能であることを示す第３
の画像データ制御信号により接続されることを特徴とす
る。

【００１３】請求項２に記載された発明は、請求項１の
画像処理装置が、符号データをＣＰＵバス上のメモリに
転送するＤＭＡ制御部を備え、前記ＤＭＡ制御部と前記
符号化部が、符号データの一画面分の転送期間を示す第
１の符号データ制御信号と、前記ＤＭＡ制御部が符号デ
ータを取得可能であることを示す第２の符号データ制御
信号と、前記符号化部が有効な符号データを出力してい
ることを示す第３の符号データ制御信号により接続され
ることを特徴とする。

【００１４】請求項３に記載された発明は、請求項１の
画像処理装置において、前記符号化部が前記第１の第１
の画像データ制御信号に応じて画像データの圧縮動作を
開始することを特徴とする。

【００１５】請求項４に記載された発明は、請求項２の
画像処理装置において、前記ＤＭＡ制御部が前記第１の
符号データ制御信号に応じて符号データを前記メモリへ
転送する動作を開始することを特徴とする。

【００１６】請求項５に記載された発明は、請求項２の
画像処理装置に前記符号化部が複数個並列に接続されて
おり、前記画像メモリが複数画面の画像データを保存可
能であり、各符号化部と前記メモリ制御部がそれぞれ前
記第１、第２及び第３の画像データ制御信号により接続
され、かつ、各符号化部と前記ＤＭＡ制御部がそれぞれ
前記第１、第２及び第３の符号データ制御信号により接
続されることを特徴とする。

【００１７】請求項６に記載された発明は、請求項２の
画像処理装置において、前記符号化部が、前記第２の符
号データ制御信号に応じて、符号データを符号データバ
スへ出力する動作を開始又は停止することを特徴とす
る。

【００１８】また、請求項７に記載された発明は、少な
くとも一画面分の画像データを保存する画像メモリと、
前記画像メモリへ画像データの書込みを行うメモリ制御
部と、符号データを伸張し画像データに復号化する復号
化部を備える画像処理装置であって、前記メモリ制御部
と前記復号化部が、伸張された一画面分の画像データを
転送する転送期間を示す第１の画像データ制御信号と、
前記メモリ制御部が符号データを取得可能であることを
示す第２の画像データ制御信号と、前記復号化部が有効
な画像データを出力していること示す第３の画像データ
制御信号により接続されることを特徴とする。

【００１９】請求項８に記載された発明は、請求項７の
画像処理装置が、符号データをＣＰＵバス上のメモリか
ら受信するＤＭＡ制御部を備え、前記ＤＭＡ制御部と前
記復号化部が、一画面分の符号データを転送する転送期
間を示す第１の符号データ制御信号と、前記ＤＭＡ制御
部が有効な符号データを出力していることを示す第２の
符号データ制御信号と、前記復号化部が符号データを取
得可能であることを示す第３の符号データ制御信号によ
り接続されることを特徴とする。

【００２０】請求項９に記載された発明は、請求項７の
画像処理装置において、前記メモリ制御部が前記第１の
画像データ制御信号に応じて画像データを前記画像メモ
リへ書込む動作を開始することを特徴とする。

【００２１】請求項１０に記載された発明は、請求項８
の画像処理装置において、前記復号化部が前記第１の符
号データ制御信号に応じて、符号データを伸張し画像デ
ータに復号化する伸張動作を開始することを特徴とす
る。

【００２２】請求項１１に記載された発明は、請求項８
の画像処理装置に前記復号化部が複数個並列に接続され
ており、前記画像メモリが複数画面の画像データを保存
可能であり、各復号化部と前記メモリ制御部がそれぞれ
前記第１、第２及び第３の画像データ制御信号により接
続され、かつ、各復号化部と前記ＤＭＡ制御部がそれぞ
れ前記第１、第２及び第３の符号データ制御信号により
接続されることを特徴とする。

【００２３】請求項１２に記載の発明は、請求項７の画
像処理装置において、前記復号化部が前記第２の画像デ
ータ制御信号に応じて、画像データを画像データバスへ
出力する動作を開始又は停止することを特徴とする。

【００２４】

【発明の実施の形態】まず、本発明の実施の形態を説明
する前に、本発明の画像処理装置の構成及び特徴をより
明確にするため、一般的な画像圧縮伸張機能を有する画
像処理装置について図１乃至図５を参照しながら説明す
る。

【００２５】図１は、一般的な圧縮伸張機能を有する画
像処理装置の動作を示す。図５（Ａ）は、フレームバッ
ファに対する画像データの入出力をラスタースキャンで
行う場合、図５（Ｂ）はブロック単位でスキャンする場
合を示す。

【００２６】図１において、点線はラスタースキャンさ
れる画像データを圧縮する際のデータのパスを示す。点
線の矢印１−１は、ビデオ制御回路１０から送られたラ
スタースキャンの画像データをフレームバッファ制御回
路１４がフレームバッファ１２へ書込むときのデータパ
スであり、フレームバッファ１２上には図５（Ａ）に示
した順で画像データが書込まれる。点線の矢印１−２と
１−３は、フレームバッファ１２上の画像データをＤＭ
Ａ（ＤｉｒｅｃｔＭｅｍｏｒｙＡｃｃｅｓｓ）制御
部１５がブロック単位で読み出し、符号復号回路１６へ
転送するＤＭＡのデータパスを示す。図５（Ｂ）に示し
た順で画像データはブロック単位で読み出される。点線
の矢印１−４と１−５は、符号復号回路１６で圧縮され
た符号データを記憶装置１３（画像メモリ）へ転送する
ＤＭＡのデータパスを示す。図１の構成ではＣＰＵ１１
のデータバスに負荷がかかる。

【００２７】ＣＰＵ１１のデータバスにかかる負荷を軽
減する目的で、通常、図２の構成が使われる。図２の構
成では、フレームバッファ制御回路１４ＡにＤＭＡ制御
部の機能を持たせ、フレームバッファ制御装置１４Ａと
符号復号回路１６間を専用バスで接続することにより、
ＣＰＵ１１のデータバスの負荷を減らすことができる。

【００２８】すなわち、図２において、点線の矢印２−
１は、ビデオ制御回路１０から送られたラスタースキャ
ンの画像データをフレームバッファ制御回路１４Ａがフ
レームバッファ１２上に書込むときのデータパスを示
す。点線の矢印２−２は、フレームバッファ１２上の画
像データをフレームバッファ制御回路１４Ａがブロック
単位で読み出し、符号復号回路１６へ転送するＤＭＡの
データパスを示す。点線の矢印２−３は、符号復号回路
１６で圧縮された符号データをフレームバッファ制御回
路１４Ａが記憶装置１３（画像メモリ）へ転送するＤＭ
Ａのデータパスを示す。実線の矢印２−４で示したよう
に、ＣＰＵ１１のデータバスではフレームバッファ制御
回路１４Ａ（又は符号復号回路１６）と記憶装置１３間
の符号データの授受だけが行われるため、図２の構成で
は負荷が軽減される。

【００２９】図２に示した装置構成において、ビデオ制
御回路１０とフレームバッファ制御回路１４Ａを１個の
ＬＳＩ（メモリ制御ＬＳＩという）で、符号復号回路１
６を１個のＬＳＩ（符号復号ＬＳＩという）で構成した
場合の従来の画像処理装置について説明する。

【００３０】図３は、上記した画像処理装置の圧縮動作
時における入出力信号を示し、図４は、同一の画像処理
装置の伸張動作時における入出力信号を示す。

【００３１】図３、図４に示したように、この従来の画
像処理装置は、メモリ制御ＬＳＩ１２０と、符号復号Ｌ
ＳＩ１３０と、画像メモリ４０とから構成される。メモ
リ制御ＬＳＩ１２０は、ビデオ制御回路２１と、メモリ
制御回路２２と、ラスターリード／ライト回路２３と、
ブロックリード／ライト回路２４と、バッファ回路（Ｆ
ＩＦＯ−Ａ１）２５と、ＤＭＡ制御回路２６と、ＣＰＵ
インターフェース回路２７と、バッファ回路（ＦＩＦＯ
−Ａ２）２８を備える。メモリ制御ＬＳＩ１２０の構成
は、図３及び図４共に共通である。図３に示した構成
で、符号復号ＬＳＩ１３０は、バッファ回路（ＦＩＦＯ
−Ｂ１）３１と、バッファ回路（ＦＩＦＯ−Ｂ２）３２
と、圧縮回路３３を備える。また、図４に示した構成
で、符号復号ＬＳＩ１３０は、バッファ回路（ＦＩＦＯ
−Ｂ１）３１と、バッファ回路（ＦＩＦＯ−Ｂ２）３２
と、伸張回路３４を備える。

【００３２】図３に示した圧縮動作時には、メモリ制御
ＬＳＩ側のバッファ回路２５に格納された画像データ
が、画像データバスＩＭＤを介して符号復号ＬＳＩ側の
バッファ回路３１に送出される。圧縮回路３３で生成さ
れた符号データは、バッファ回路３２にいったん格納さ
れる。この符号データが、符号データバスＣＯＤを介し
てメモリ制御ＬＳＩ側のバッファ回路２８に送出され
る。逆に、図４に示した伸張動作時には、メモリ制御Ｌ
ＳＩ側のバッファ回路２８に格納されたコードデータ
が、コードデータバスＣＯＤを介して符号復号ＬＳＩ側
のバッファ回路３２に送出される。伸張回路３４で生成
された画像データは、バッファ回路３１にいったん格納
される。このバッファ回路３１に格納された画像データ
が、画像データバスＩＭＤを介してメモリ制御ＬＳＩ側
のバッファ回路２５に送出される。

【００３３】この従来の画像処理装置では、メモリ制御
ＬＳＩ１２０と符号復号ＬＳＩ１３０が、制御信号ＳＴ
ＡＲＴ、制御信号ＥＮＤによって接続されている。メモ
リ制御ＬＳＩ側のバッファ回路２５と符号復号ＬＳＩ側
のバッファ回路３１が、画像データ制御信号ＩＲＤＹ
＿、画像データ制御信号ＩＷＥ＿（又は画像データ制御
信号ＩＲＥ＿）によって接続されている。また、メモリ
制御ＬＳＩ側のバッファ回路２８と符号復号ＬＳＩ側の
バッファ回路３２が、符号データ制御信号ＣＲＤＹ＿、
符号データ制御信号ＣＲＥ＿（又は符号データ制御信号
ＣＷＥ＿）によって接続されている。

【００３４】図３のＩＷＥ＿と図４のＩＲＥ＿は共通の
信号で良い。また、図３のＣＲＥ＿と図４のＣＷＥ＿も
共通の信号で良い。この従来の画像処理装置では、例え
ば、符号復号ＬＳＩ１３０がＪＰＥＧの場合、画像デー
タ制御信号ＩＲＤＹ＿がアサートされれば、メモリ制御
ＬＳＩ１２０は、これに応じて、１ブロック分の6４画
素分の画像データをバッファ回路３１へ書込む動作を開
始するべく、画像データ制御信号ＩＷＥ＿をアサートす
る。すなわち、この従来の制御方法では、画像データ制
御信号（又は符号データ制御信号）を個別に制御する仕
様を利用していた。

【００３５】制御信号を制御する方法については、圧縮
動作時と伸張動作時は基本的に同じである。圧縮または
伸張をスタートする場合、ＳＴＡＲＴ信号をアサートす
る。圧縮か伸張かの動作はあらかじめ、メモリ制御ＬＳ
Ｉ及び符号復号ＬＳＩの両方に設定してあるものとす
る。ここでは、図３を参照しながら、圧縮動作時の制御
方法について詳述し、伸張動作時の制御方法については
省略する。符号復号ＬＳＩ１３０は、画像データを取り
込む用意ができると画像データ制御信号ＩＲＤＹ＿をア
サートする。この画像データ制御信号ＩＲＤＹ＿のアサ
ートを確認すると、メモリ制御ＬＳＩ１２０は、あらか
じめ決められた回数だけ符号データ制御信号ＩＷＥ＿を
アサートし、画像データバスＩＭＤに画像データを送出
する。一画面分の画像データを全て符号復号ＬＳＩ側に
転送するまで、画像データ制御信号ＩＲＤＹ＿及びＩＷ
Ｅ＿の制御を繰り返す。

【００３６】符号復号ＬＳＩ１３０は、圧縮動作を実施
して符号データを生成すると、符号データ制御信号ＣＲ
ＤＹ＿をアサートする。このＣＲＤＹ＿のアサートを確
認すると、メモリ制御ＬＳＩ１２０は、あらかじめ決め
られた回数だけ符号データ制御信号ＣＲＥ＿をアサート
し、符号復号ＬＳＩ側から符号データバスＣＯＤに送出
された符号データを取り込む。この符号データ制御信号
ＣＲＤＹ＿及びＣＲＥ＿の制御は、符号復号ＬＳＩ１３
０が全ての符号データを出力し終わったことを示す制御
信号ＥＮＤがアサートされるまで繰り返される。

【００３７】上述のように、従来の画像処理装置の場
合、圧縮伸張技術が異なる符号復号ＬＳＩに対し、メモ
リ制御ＬＳＩをそれぞれ別々に設計、開発を行う必要が
あった。例えば、ＪＰＥＧ、ＪＰＥＧ２０００、或いは
その他の技術を使用した符号復号ＬＳＩに適用するため
に、それぞれ別個のメモリ制御ＬＳＩを開発した場合、
開発に要するコストや開発期間が膨大となる。この問題
を解消するために、符号復号ＬＳＩとメモリ制御ＬＳＩ
間の画像データ、符号データのインターフェースを制御
する制御信号や制御方法を、圧縮伸張技術にかかわら
ず、共通化できるようにしたのが、本発明に係る画像処
理装置である。

【００３８】次に、本発明の実施の形態について、図６
乃至図１１を参照しながら説明する。

【００３９】図６に、本発明の一実施例に係る画像処理
装置の画像圧縮時におけるメモリ制御部と符号復号部間
の画像データ制御信号、符号データ制御信号を示す。図
７に、本発明の一実施例に係る画像処理装置の画像伸張
時におけるメモリ制御部と符号復号部間の画像データ制
御信号、符号データ制御信号を示す。

【００４０】図６及び図７に示した実施例は、メモリ制
御ＬＳＩを１個と、符号復号ＬＳＩを２個とから構成し
た画像処理装置の例である。図６の矢印は圧縮時のデー
タ方向を示す。図７の矢印は伸張時のデータ方向を示
す。符号復号ＬＳＩとメモリ制御ＬＳＩをインターフェ
ースする信号のうち、画像データ制御信号ＩＭ＿ＦＲＭ
１＿、ＩＭ＿ＦＲＭ２＿、画像データ信号ＩＭＤ１、Ｉ
ＭＤ２、符号データ信号ＣＯＤは、双方向の信号であ
る。

【００４１】この実施例の画像処理装置が、図３及び図
４の従来例と異なるのは、メモリ制御ＬＳＩ２０が画像
インターフェース部５５と、符号インターフェース部５
６と、スイッチＳＷ１及びＳＷ２を備える点、及び符号
復号ＬＳＩ３０が、画像インターフェース部３５と、符
号インターフェース部３６を備える点である。他の構成
は、図３及び図４の対応する回路と同一である。また、
メモリ制御ＬＳＩ側の画像インターフェース部５５と符
号復号ＬＳＩ側の画像インターフェース部３５とは、画
像データ制御信号ＩＭ＿ＦＲＭ＊＿、ＩＭ＿ＭＲＤＹ＊
＿、ＩＭ＿ＣＲＤＹ＊＿により接続されている。さら
に、メモリ制御ＬＳＩ側の符号インターフェース部５６
と符号復号ＬＳＩ側の符号インターフェース部３６と
は、符号データ制御信号ＣＯ＿ＦＲＭ＊＿、ＣＯ＿ＭＲ
ＤＹ＊＿、ＣＯ＿ＣＲＤＹ＊＿により接続されている。

【００４２】ここで、各制御信号に付されている＊は、
複数の符号復号ＬＳＩのうちどのＬＳＩであるかを識別
するための番号である。図６及び図７の実施例の場合、
＊＝１、２である。

【００４３】図８は、画像圧縮時における、図６のメモ
リ制御部と符号復号部の画像データの制御方法を説明す
るためのタイミング図を示す。Ｔ１のタイミングでは、
図５（Ａ）のようにラスターリード／ライト回路２３に
よりフレームバッファ（図６の画像メモリ４０）に描画
された一画面分の画像データを、ブロックリード／ライ
ト回路２４が図５（Ｂ）のようにブロック単位で読み出
してバッファ回路２５に書込み、バッファ回路２５に画
像データが格納されていると仮定する。Ｔ１のタイミン
グで、バッファ回路２５に画像データが格納されている
と、メモリ制御ＬＳＩは、画像データ制御信号ＩＭ＿Ｆ
ＲＭ＊＿をアサートする。

【００４４】ここで、画像データ制御信号ＩＭ＿ＦＲＭ
＊＿は、データを出力する側がアサ―トする。圧縮動作
の場合は、メモリ制御ＬＳＩがこの制御信号をアサート
する。この画像データ制御信号ＩＭ＿ＦＲＭ＊＿のアサ
ートは、画像データ出力の用意ができたことを符号復号
ＬＳＩに通知するとともに、符号復号ＬＳＩによる圧縮
動作の開始を促す。

【００４５】Ｔ２のタイミングでは、符号復号ＬＳＩ
は、１サイクルの期間、画像データ制御信号ＩＭ＿ＣＲ
ＤＹ＊＿をアサートすることにより、メモリ制御ＬＳＩ
に対し画像データを画像データバスＩＭＤ上に送出可能
であることを許可する。また、画像データ制御信号ＩＭ
＿ＦＲＭ＊＿がメモリ制御ＬＳＩによってアサ―トされ
たことは、圧縮動作の開始を意味するから、符号復号Ｌ
ＳＩは、仮にその内部設定が伸張動作モードとなってい
れば、メモリ制御ＬＳＩの動作意図と異なることが判定
できるため、その場合は、Ｔ２で画像データ制御信号Ｉ
Ｍ＿ＣＲＤＹ＊＿をアサートすることがない。これによ
り、両者の動作設定が異なっている場合、お互いが画像
データバスＩＭＤに画像データを送出してデータが衝突
することを回避できる。

【００４６】また、もし、符号復号ＬＳＩが、Ｔ２の時
点で、それ以前にメモリ制御ＬＳＩから転送された一画
面分の画像データの圧縮動作を実行中であれば、画像デ
ータ制御信号ＩＭ＿ＣＲＤＹ＊＿をアサートしない。実
行中の圧縮動作が終了し、次の一画面分の圧縮動作を開
始できる状態になればアサートすれば良い。このこと
は、メモリ制御ＬＳＩから見れば、符号復号ＬＳＩが圧
縮動作を実行中か否かにかかわらず、また自身のＤＭＡ
制御が実行している符号データのＣＰＵバスへの転送状
態にかかわらず、画像データの転送を開始することがで
きる。

【００４７】Ｔ３のタイミングでは、符号復号ＬＳＩか
ら画像データバスＩＭＤへの画像データの送出を許可さ
れたため、メモリ制御ＬＳＩは、画像データの送出を開
始する。このサイクルは、メモリ制御ＬＳＩが完全に画
像データを送出するための準備のためのサイクルであ
る。メモリ制御ＬＳＩの画像データが確定するまでの時
間がサイクルに対して、十分早い場合はこのサイクルは
必要ない。

【００４８】Ｔ４のタイミングでは、メモリ制御ＬＳＩ
は、画像データをドライブすると共に、画像データが送
出されていることを示す画像データ制御信号ＩＭ＿ＭＲ
ＤＹ＊＿をアサートする。符号復号ＬＳＩは、画像デー
タを受け取ることが出きる場合は画像データ制御信号Ｉ
Ｍ＿ＣＲＤＹ＊＿をアサートする。画像データ制御信号
ＩＭ＿ＭＲＤＹ＊＿及びＩＭ＿ＣＲＤＹ＊＿が共にアサ
ートされている場合、メモリ制御ＬＳＩは、画像データ
を符号復号ＬＳＩが取得可能であると判断し、このサイ
クル以降に次の画像データを送出することを許可された
ことになる。

【００４９】Ｔ５のタイミングでは、メモリ制御ＬＳＩ
は、新たな画像データを転送する準備ができていない場
合、画像データ制御信号ＩＭ＿ＭＲＤＹ＊＿をネゲート
する。この場合、符号復号ＬＳＩは画像データを受け取
ることが可能であるにもかかわらず、メモリ制御ＬＳＩ
が画像データを準備できていないと判断する。

【００５０】Ｔ６のタイミングは、Ｔ５と逆で、メモリ
制御ＬＳＩは画像データを転送しているが、符号復号Ｌ
ＳＩは受け取る準備が出来てないことを示す。

【００５１】Ｔ７のタイミングでは、メモリ制御ＬＳＩ
は、最後の画像データの転送が終了すれば、このサイク
ル以降で画像データ制御信号ＩＭ＿ＭＲＤＹ＊＿をネゲ
ートする。同様に、画像データ制御信号ＩＭ＿ＦＲＭ＊
＿をネゲートする。

【００５２】Ｔ８のタイミングでは、画像データ制御信
号ＩＭ＿ＦＲＭ＊＿がネゲートされたので、符号復号Ｌ
ＳＩは一画面分の画像データが転送されたと判断する。

【００５３】次に、符号データの制御方向について、図
９、図１０を参照しながら説明する。

【００５４】図９は、画像圧縮時における、図６のメモ
リ制御部と符号復号部の符号データの制御方法を説明す
るためのタイミング図である。図１０は、画像圧縮時に
おける、図６のメモリ制御部と符号復号部の符号データ
の制御方法を説明するためのタイミング図である。

【００５５】図９のタイミング図は、図８と基本的には
同じ動作であり、画像データバスＩＭＤが符号データバ
スＣＯＤに、各画像データ制御信号が対応する符号デー
タ制御信号（ＣＯ＿ＦＲＭ１＿、ＣＯ＿ＭＲＤＹ１＿、
ＣＯ＿ＣＲＤＹ１＿）に、各制御信号を制御する制御部
がメモリ制御ＬＳＩから符号復号ＬＳＩに変更されるだ
けである。

【００５６】また、図８のＴ１、Ｔ２、Ｔ７、Ｔ８と対
応する図９のＴ１、Ｔ２、Ｔ７、Ｔ８の各タイミングに
おける制御の方法は、上記したものと同一である。

【００５７】Ｔ４のタイミングにおいて、符号データ制
御信号ＣＯ＿ＭＲＤＹ１＿のネゲートは、図８と異な
り、メモリ制御ＬＳＩが符号データを受け取ることが出
来ないことを符号復号ＬＳＩに通知する。同時に、符号
復号ＬＳＩに対し符号データバスＣＯＤにデータを送出
することを禁止することも通知する。この理由について
は、図１０で後述する。Ｔ３のタイミングにおいて、前
のサイクルが符号データ制御信号ＣＯ＿ＭＲＤＹ１＿の
ネゲートであった場合、符号復号ＬＳＩは符号データバ
スＣＯＤに符号データを送出することを禁止されていた
ため、このサイクルで符号データの送出を開始する。図
８のＴ３と同様に、データ確定するまでの時間がサイク
ルに対し十分早い場合はこのサイクルは必要ない。

【００５８】図１０のタイミング図は、図６の実施例の
ように２個の符号復号ＬＳＩに接続される符号データバ
スＣＯＤが共通である場合の制御方法である。すなわ
ち、図１０では、同時に２個の符号復号ＬＳＩが符号デ
ータを符号データバスＣＯＤに転送している様子を示し
ている。上側の符号復号ＬＳＩ−１の符号データ制御信
号ＣＯ＿ＭＲＤＹ１＿のネゲート期間に、下側の符号復
号ＬＳＩ−２のＣＯ＿ＭＲＤＹ２＿をアサートすること
により、２個の符号復号ＬＳＩが符号データを同時に符
号データバスＣＯＤに送出することを防止している。

【００５９】図１１は、画像伸張時における、図７のメ
モリ制御部と符号復号部の符号データの制御方法を説明
するためのタイミング図である。

【００６０】符号動作の開始や、一画面分の符号データ
を符号復号ＬＳＩ３０へ送信し終了したことを符号復号
ＬＳＩ３０へ通知する制御は、符号データ制御信号ＣＯ
＿ＦＲＭ１＿、符号データ制御信号ＣＯ＿ＦＲＭ２＿を
用いて行い、図８乃至図１０で説明してきたものと同様
である。

【００６１】圧縮動作時の符号データの制御は、図６に
示すように符号データを送出する符号復号ＬＳＩ３０が
２個であるため、符号データバスＣＯＤ上でデータが衝
突するのを防止するため、どのＬＳＩもデータを送出し
ない期間、すなわち図１０のＴ３の期間が必要であっ
た。

【００６２】しかし伸張動作時は、符号データを送出す
るのはメモリ制御ＬＳＩ２０のみである。したがって図
１０のＴ３の期間は必要ない。また、メモリ制御ＬＳＩ
は、データバス上にデータを常にドライブするため、図
１０のＴ４の期間のように、データ送出をしていない状
態からデータ送出を開始するために時間がかかるための
準備期間を設けなくとも良い。したがって、符号動作時
は、図１１のような動作で良い。

【００６３】図１１において、Ｔ１は、符号復号ＬＳＩ
−１（上側の符号復号ＬＳＩ）へ符号データ（Ｄ１０〜
Ｄ１６）を転送している期間を示し、Ｔ２は、符号復号
ＬＳＩ−２（下側の符号復号ＬＳＩ）へ符号データ（Ｄ
２０〜Ｄ２７）を転送している期間を示す。

【００６４】以上に説明してきたように、上記の実施例
における画像インターフェース部と符号インターフェー
ス部の制御方法は、データバスを共有するか否かの違い
でしかない。したがって、図６及び図７に示したよう
に、データバスの共有か、符号復号ＬＳＩ毎に個別にす
るかをスイッチＳＷ１、ＳＷ２で切りかえるようにすれ
ば、画像インターフェース部と符号インターフェース部
を一つのモジュールとして構築することができる。図６
及び図７の画像インターフェース部５５、５７と符号イ
ンターフェース部５６、５８に入力されるモード信号
（ｍｏｄｅ）がその選択信号である。図６及び図７の例
では、画像インターフェース部５５、５７はデータバス
が非共有、符号インターフェース部５６、５８はデータ
バスが共有であることを示している。また、符号復号Ｌ
ＳＩにおける画像インターフェース部と符号インターフ
ェース部もメモリ制御ＬＳＩのものと同じモジュールで
実現できる。

【００６５】図６の画像インターフェース部５５に入力
されるモード信号はＬｏｗに設定されている。すなわ
ち、スイッチＳＷ１をオフにする。この設定は、画像イ
ンターフェース部５５に図８の制御を行わせるためであ
る。また、図６の符号インターフェース部５６に入力さ
れるモード信号はＨｉｇｈに設定されている。すなわ
ち、スイッチＳＷ２をオンにする。この設定は、符号イ
ンターフェース部５６に、図９又は図１０の制御を行わ
せるためである。

【００６６】図７の画像インターフェース部５７および
符号インターフェース部５８は、共にＬｏｗに設定され
ている。すなわち、スイッチＳＷ１及びＳＷ２を共にオ
フとする。この設定は、図１１又は図８の制御を行わせ
るためである。

【００６７】図６及び図７のブロックリード／ライト回
路２４は、図５（Ｂ）に示したブロックのサイズ（ｍ、
ｎ）の設定を変更可能である。ＪＰＥＧの場合は、ｍ＝
８、ｎ＝８が設定される。ＪＰＥＧ２０００の場合は、
８画素の単位で自由に設定可能な構成である。

【００６８】

【発明の効果】以上に説明したように、上記の実施例に
おけるメモリ制御ＬＳＩの画像インターフェース部と符
号インターフェース部は、同一のモジュールであり、モ
ード信号の切り替えによりその制御が変わるだけであ
る。また、符号復号ＬＳＩの画像インターフェース部と
符号インターフェース部も、メモリ制御ＬＳＩのものと
同一のモジュールを利用できる。したがって、画像処理
装置を構成するにあたって、これらのインターフェース
部の制御は、圧縮伸張技術がＪＰＥＧ、ＪＰＥＧ２００
０、またはそれ以外の技術であっても良いため、設計開
発期間の短縮を図ることができる。

【００６９】上記の実施例では、画像データバスは各符
号復号ＬＳＩにそれぞれ独立して設けたが、共通の画像
データバスにして、符号データバスと同じ制御方法で対
応できるよう構成してもよい。例えば、ラスタースキャ
ンでフレームバッファに対する一画面分の画像データの
書込みまたは読出しに必要な期間よりも、符号復号ＬＳ
Ｉが一画面分の画像を圧縮または伸張する期間が十分に
短かければ、符号バスの制御と同様な制御方法を選択で
き、画像データバスを共通化することができる。これに
より、メモリ制御ＬＳＩに必要な信号線の数を削減でき
るため、ＬＳＩのコスト削減、メモリ制御ＬＳＩや符号
復号ＬＳＩを載せる基板のコスト削減、基板サイズの縮
小化のために有用である。

【００７０】また、これらのモジュール化された画像お
よび符号データのインターフェース部は、符号復号ＬＳ
Ｉとメモリ制御ＬＳＩを一つのＬＳＩ上にレイアウトす
る場合にも、利用することができるので、画像処理装置
全体の開発期間の短縮に極めて有用である。

【００７１】

【図面の簡単な説明】

【図１】一般的な画像圧縮伸張機能を有する画像処理装
置の動作を説明するための図である。

【図２】図１の構成でフレームバッファ制御回路にＤＭ
Ａ機能をもたせた場合の画像処理装置の動作を説明する
ための図である。

【図３】メモリ制御部と符号復号部から構成される従来
の画像処理装置の画像圧縮動作時の入出力信号を示すブ
ロック図である。

【図４】メモリ制御部と符号復号部から構成される従来
の画像処理装置の画像伸張動作時の入出力信号を示すブ
ロック図である。

【図５】フレームバッファに対する画像データの入出力
をラスタースキャンで行う場合とブロック単位でスキャ
ンする場合を示す説明図である。

【図６】本発明の一実施例に係る画像処理装置の画像圧
縮時におけるメモリ制御部と符号復号部間の画像データ
制御信号、符号データ制御信号を示す図である。

【図７】本発明の一実施例に係る画像処理装置の画像伸
張時におけるメモリ制御部と符号復号部間の画像データ
制御信号、符号データ制御信号を示す図である。

【図８】画像圧縮時における、図６のメモリ制御部と符
号復号部の画像データの制御方法を説明するためのタイ
ミング図である。

【図９】画像圧縮時における、図６のメモリ制御部と符
号復号部の符号データの制御方法を説明するためのタイ
ミング図である。

【図１０】画像圧縮時における、図６のメモリ制御部と
符号復号部の符号データの制御方法を説明するためのタ
イミング図である。

【図１１】画像伸張時における、図７のメモリ制御部と
符号復号部の符号データの制御方法を説明するためのタ
イミング図である。

【符号の説明】

１０ビデオ制御回路１１ＣＰＵ１２フレームバッファ１３記憶装置１４フレームバッファ制御回路１５ＤＭＡ制御部１６符号復号回路２０メモリ制御ＬＳＩ２２メモリ制御回路２６ＤＭＡ制御回路３０符号復号ＬＳＩ３５画像インターフェース部（符号復号部側）３６符号インターフェース部（符号復号部側）３７画像インターフェース部（符号復号部側）３８符号インターフェース部（符号復号部側）４０画像メモリ５５画像インターフェース部（メモリ制御部側）５６符号インターフェース部（メモリ制御部側）５７画像インターフェース部（メモリ制御部側）５８符号インターフェース部（メモリ制御部側）

Claims

【特許請求の範囲】

【請求項１】少なくとも一画面分の画像データを保存
する画像メモリと、該画像メモリから画像データの読み
出しを行うメモリ制御部と、画像データを符号化する符
号化部を備える画像処理装置であって、前記メモリ制御
部と前記符号化部が、一画面分の画像データを転送する
転送期間を示す第１の画像データ制御信号と、前記メモ
リ制御部が有効な画像データを出力していることを示す
第２の画像データ制御信号と、前記符号化部が符号デー
タを取得可能であることを示す第３の画像データ制御信
号により接続されることを特徴とする画像処理装置。
【請求項２】前記画像処理装置は、符号データをＣＰ
Ｕバス上のメモリに転送するＤＭＡ制御部を備え、前記
ＤＭＡ制御部と前記符号化部が、符号データの一画面分
の転送期間を示す第１の符号データ制御信号と、前記Ｄ
ＭＡ制御部が符号データを取得可能であることを示す第
２の符号データ制御信号と、前記符号化部が有効な符号
データを出力していることを示す第３の符号データ制御
信号により接続されることを特徴とする請求項１記載の
画像処理装置。
【請求項３】前記符号化部は、前記第１の第１の画像
データ制御信号に応じて画像データの圧縮動作を開始す
ることを特徴とする請求項１記載の画像処理装置。
【請求項４】前記ＤＭＡ制御部は、前記第１の符号デ
ータ制御信号に応じて符号データを前記メモリへ転送す
る動作を開始することを特徴とする請求項２記載の画像
処理装置。
【請求項５】前記画像処理装置には前記符号化部が複
数個並列に接続されており、前記画像メモリは複数画面
の画像データを保存可能であり、各符号化部と前記メモ
リ制御部がそれぞれ前記第１、第２及び第３の画像デー
タ制御信号により接続され、かつ、各符号化部と前記Ｄ
ＭＡ制御部がそれぞれ前記第１、第２及び第３の符号デ
ータ制御信号により接続されることを特徴とする請求項
２記載の画像処理装置。
【請求項６】前記符号化部は、前記第２の符号データ
制御信号に応じて、符号データを符号データバスへ出力
する動作を開始又は停止することを特徴とする請求項２
記載の画像処理装置。
【請求項７】少なくとも一画面分の画像データを保存
する画像メモリと、前記画像メモリへ画像データの書込
みを行うメモリ制御部と、符号データを伸張し画像デー
タに復号化する復号化部を備える画像処理装置であっ
て、前記メモリ制御部と前記復号化部が、伸張された一
画面分の画像データを転送する転送期間を示す第１の画
像データ制御信号と、前記メモリ制御部が符号データを
取得可能であることを示す第２の画像データ制御信号
と、前記復号化部が有効な画像データを出力しているこ
と示す第３の画像データ制御信号により接続されること
を特徴とする画像処理装置。
【請求項８】前記画像処理装置は、符号データをＣＰ
Ｕバス上のメモリから受信するＤＭＡ制御部を備え、前
記ＤＭＡ制御部と前記復号化部が、一画面分の符号デー
タを転送する転送期間を示す第１の符号データ制御信号
と、前記ＤＭＡ制御部が有効な符号データを出力してい
ることを示す第２の符号データ制御信号と、前記復号化
部が符号データを取得可能であることを示す第３の符号
データ制御信号により接続されることを特徴とする請求
項７記載の画像処理装置。
【請求項９】前記メモリ制御部は、前記第１の画像デ
ータ制御信号に応じて画像データを前記画像メモリへ書
込む動作を開始することを特徴とする請求項７記載の画
像処理装置。
【請求項１０】前記復号化部は、前記第１の符号デー
タ制御信号に応じて、符号データを伸張し画像データに
復号化する伸張動作を開始することを特徴とする請求項
８記載の画像処理装置。
【請求項１１】前記画像処理装置には前記復号化部が
複数個並列に接続されており、前記画像メモリは複数画
面の画像データを保存可能であり、各復号化部と前記メ
モリ制御部がそれぞれ前記第１、第２及び第３の画像デ
ータ制御信号により接続され、かつ、各復号化部と前記
ＤＭＡ制御部がそれぞれ前記第１、第２及び第３の符号
データ制御信号により接続されることを特徴とする請求
項８記載の画像処理装置。
【請求項１２】前記復号化部は、前記第２の画像デー
タ制御信号に応じて、画像データを画像データバスへ出
力する動作を開始又は停止することを特徴とする請求項
７記載の画像処理装置。