JP2003233638A

JP2003233638A - 非同期回路の検証方法およびそのプログラム

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Publication number: JP2003233638A
Application number: JP2002033686A
Authority: JP
Inventors: Hiromichi Yamane; 弘道山根
Original assignee: Renesas Micro Systems Co Ltd
Current assignee: Renesas Micro Systems Co Ltd
Priority date: 2002-02-12
Filing date: 2002-02-12
Publication date: 2003-08-22
Anticipated expiration: 2022-02-12
Also published as: JP3759051B2

Abstract

(57)【要約】【課題】クロック信号の周期が異なる複数の順序回路の
出力データが相互に順序回路の入力データとなる回路構
成の動作を検証する方法を改善する。【解決手段】非同期回路を構成する順序回路に、クロッ
ク信号の１周期内のイベント時刻で発生する入力データ
値を前記順序回路の内部配列要素に保持する処理Ｓ１１
と、クロック信号のアクティブエッジ検出時（処理Ｓ１
２）に入力データの値が１時刻前に内部配列要素に保持
した値と異なるか否かで出力データがメタステーブル状
態であると定義する処理Ｓ１６と、そのメタステーブル
状態を発生する処理Ｓ１７と、クロック信号がアクティ
ブな時の入力データの変化の有無により、保持した内部
配列要素の任意の１時刻における入力データを出力する
処理Ｓ２２と、一定期間メタステーブル状態の値を出力
する処理Ｓ１８とを設けたタイミング検証処理ステップ
を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は非同期回路の検証方
法およびそのプログラムに係わり、特に非同期回路の検
証を言語レベルの機能シミュレーションで行う際に、ク
ロック信号の周期が異なる複数の順序回路の出力データ
が組み合わせ回路などを介して相互に順序回路の入力デ
ータとなる回路構成の動作を検証する方法を改善した非
同期回路の検証方法およびそのプログラムに関する。

【０００２】

【従来の技術】近年、半導体素子の微細化技術の進展に
伴い、その半導体素子で構成する半導体装置（ＬＳＩ）
も大規模化しており、その半導体装置における論理回路
設計時に、論理動作およびタイミング検証ツールとして
言語レベルの機能シミュレーションが適用されている。

【０００３】本発明に関する非同期回路の検証方法は、
クロック信号の周期が異なる複数の順序回路の出力デー
タが組み合わせ回路などを介して相互に順序回路の入力
データとなる回路構成の動作を検証するために用いられ
るものである。このような非同期回路の検証方法は、一
般的にゲートレベルのネットリストを用いて、タイミン
グを考慮した論理シミュレーション、例えばイベントド
リブン方式と呼ばれるシミュレーションによりセットア
ップやホールドタイミングを検証することで行われてい
る。

【０００４】イベントドリブン方式は、クロック信号や
データ信号等の論理レベルに変化を回路の論理状態に影
響を与えるイベントとして記憶手段に登録しておき、こ
のイベントを順次に読み出しながらデータの内容を更新
する。

【０００５】このデータを入力とする検証対象回路につ
いて演算処理を行いその出力信号に変化があれば遅延量
を勘案しながら順次イベントとして登録し、シミュレー
ションを実行するというものである。

【０００６】一方、回路設計はＨＤＬなどの言語で機能
設計から行われるため、言語レベルの機能シミュレーシ
ョンにおいて非同期検証を行うことが要求されている。

【０００７】この要求に応えるための従来の非同期回路
の検証方法の一例のフローチャートを示した図９を参照
すると、処理Ｓ６１でクロック信号のアクティブエッジ
を検出後、処理Ｓ６２で入力データ変化を検出し、さら
に処理Ｓ６３でメタステーブル状態の検出を行い、それ
らの条件にしたがって検出されたら処理Ｓ６４でメタス
テーブルフラグをｆａｌｓｅに設定し、処理Ｓ６５で入
力データの保持、処理Ｓ６６でメタステーブル状態を発
生し、処理６７でメタステーブル状態を出力する。

【０００８】処理６３でメタステーブル状態が検出され
なければ処理Ｓ６８でメタステーブル状態のフラグをｔ
ｒｕｅに設定し、処理Ｓ６２で入力データの変化が検出
されなければ処理Ｓ６９でメタステーブル状態フラグを
ｆａｌｓｅに設定し、処理Ｓ７０で入力データを保持
し、処理Ｓ７１で保持データを出力する。

【０００９】処理Ｓ６１でクロック信号のアクティブエ
ッジを検出しなければ処理Ｓ７２でメタステーブル状態
フラグをｆａｌｓｅに設定し、処理Ｓ７１へ進む。

【００１０】これらの処理を行うことで、順序回路の動
作において、クロック信号がアクティブな時の入力デー
タが変化したか否かによりメタステーブルを定義する処
理と一定期間メタステーブル状態の値を出力する処理を
行っている。

【００１１】上述した処理により、順序回路に対してク
ロック信号のアクティブエッジ検出毎に強制的にメタス
テーブル状態を一時刻発生させることで、非同期回路で
発生する順序回路の不具合動作を各クロック信号の周期
や位相の条件を様々に変更すること無く、タイミングを
考慮したシミュレーション同様に再現することにより検
証できる。

【００１２】なお、メタステーブル（ｍｅｔａ−ｓｔａ
ｂｌｅ）状態とは、ラッチやフリップフロップの入力信
号において、セットアップ時間やホールド時間が守られ
なかった場合に出力信号が不安定な状態になることであ
り、外部からの非同期信号をフリップフロップで同期化
するような場合には、入力信号はどこで変化するかわか
らないので、メタステーブルの発生を防ぐことはできな
い。しかし、メタステーブルの発生現象を見れば、メタ
ステーブルが発生しても構わない回路構成にすることは
可能である。

【００１３】

【発明が解決しようとする課題】上述した従来の検証方
法では以下のような欠点がある。すなわち、後述する本
発明の検証方法を適用する一例の回路図を示した図３の
ような回路構成の場合、順序回路を構成する内部配列要
素であるフリップフロップＦＦ１の出力値を、同じクロ
ック信号（ＣＬＫ２）でトリガされた同一データ信号と
する順序回路間（ＦＦ２とＦＦ３の関係）では、ゲート
レベルのネットリストを用いたタイミングを考慮したシ
ミュレーションにおけるＦＦ１の出力Ｑ１からそれぞれ
のデータ入力Ｄ２、Ｄ３までは信号伝達の遅延時間差を
設けてある。

【００１４】その遅延時間差による、ＦＦ２とＦＦ３と
の順序回路間で発生する入力データ信号とクロック信号
（ＣＬＫ２）とのタイミング問題、すなわち、ＦＦ２と
ＦＦ３の順序回路で保持される値が異なるという不具合
が、非同期回路における順序回路の不具合動作として発
生する。

【００１５】前述した図９の従来技術の検証方法では、
ＦＦ２とＦＦ３の順序回路にはＦＦ１の出力Ｑ１とし
て、必ず同一データ信号の値が保持されるため、ＦＦ２
とＦＦ３の順序回路間の不具合動作が検出出来ない欠点
があった。

【００１６】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、非同期回路の順序回路を構成す
る内部配列要素のフリップフロップＦＦ１の出力値を、
同じクロック信号（ＣＬＫ２）でトリガされた同一デー
タ信号とする順序回路間で発生する入力データ信号とク
ロック信号（ＣＬＫ２）との信号伝達の遅延時間差によ
るタイミング問題、すなわち、ＦＦ２とＦＦ３の順序回
路で保持される値が異なるという不具合動作を検出出来
る検証方法を提供することにある。

【００１７】

【課題を解決するための手段】本発明の非同期回路の検
証の特徴は、検証対象の順序回路で構成する非同期回路
に対し言語レベルの機能シミュレーション装置を用いて
行う非同期回路の検証方法において、入力データの値を
複数時刻分保持するために前記順序回路に予め設けた内
部配列要素に対し、１クロック周期内におけるイベント
発生時刻毎に入力データを一時記憶させ、クロック信号
のアクティブエッジ検出時に前記入力データが前記アク
ティブエッジ検出の１時刻前の値に対して変化していれ
ばメタステーブル状態と定義してそのメタステーブル状
態の値を発生して出力し、次の一時刻後に、前記イベン
ト発生時刻毎に一時記憶した入力データのうち任意の１
時刻の入力データを出力することにある。

【００１８】また、前記クロック信号のアクティブエッ
ジ検出時に一定期間メタステーブル状態の値を出力する
とともに、前記入力データとして取り込む値を、クロッ
ク信号の１周期内における任意の１時刻の値とする。

【００１９】本発明の非同期回路の検証方法の他の特徴
は、検証対象の順序回路で構成する非同期回路に対し言
語レベルの機能シミュレーション装置を用いて行う非同
期回路の検証方法において、入力データの値を複数時刻
分保持するために前記順序回路予め設けた内部配列要素
に対し、クロック信号の１周期内のイベント時刻で発生
する入力データ値を保持させる処理と、前記クロック信
号のアクティブエッジ検出時に前記入力データの値が１
時刻前に前記内部配列要素に保持した値と異なる出力デ
ータのときメタステーブル状態であると定義する処理
と、そのメタステーブル状態を発生する処理と、前記ク
ロック信号がアクティブエッジの時の前記入力データの
変化の有無により、保持した前記内部配列要素の任意の
１時刻における入力データを出力する処理と、一定期間
前記メタステーブル状態の値を出力する処理とを設けた
タイミング検証処理ステップを備えることにある。

【００２０】また、前記タイミング検証処理ステップ
を、同一クロックタイミングに同期して同一データ信号
が少なくとも１つの前記内部配列要素から他の複数の前
記内部配列要素に共通に与えられる構成の前記順序回路
に適用することができる。

【００２１】さらに、前記内部配列要素の出力データを
共通入力する他の複数の前記内部配列要素それぞれに異
なる伝達遅延時間で前記出力データを与えて、複数の前
記内部配列要素間でそれぞれの一時記憶する値を強制的
に異なる状態にし、同一クロックタイミングでトリガさ
れる前記内部配列要素に擬似的に誤動作をさせてタイミ
ングによる不具合箇所の事前検証を行うこともできる。

【００２２】さらにまた、前記順序回路の検証動作を用
いた非同期回路の検証を機能シミュレーションで行うこ
ともできる。

【００２３】本発明の非同期回路の検証方法の更に他の
特徴は、検証対象の順序回路で構成する非同期回路に対
し言語レベルの機能シミュレーション装置を用いて行う
非同期回路の検証方法において、クロック信号の１周期
内のｎ（ｎ＜（クロック周期のイベント数））時刻前の
入力データを複数時刻分保持するために前記順序回路に
予め設けた複数の内部配列要素に一時記憶する第１の処
理と、前記クロック信号のアクティブエッジを検出する
第２の処理と、前記アクティブエッジを検出したとき前
記入力データの変化を検出する第３の処理と、前記入力
データの値が１時刻前に前記内部配列要素に一時記憶し
た値と異なるときの出力データ状態であるメタステーブ
ル状態を検出する第４の処理と、前記メタステーブル状
態のフラグを設定する第５の処理と、任意の時刻ｍ（ｍ
はｎ時刻までの任意の１時刻）における入力データを第
１の変数に一時記憶させる第６の処理と、前記メタステ
ーブル状態を示す値を第２の変数に一時記憶させるメタ
ステーブル状態発生のための第７の処理と、前記第２の
変数に記憶された前記メタステーブル状態を示す値を出
力する第８の処理と、前記入力データが検出されないと
きの前記メタステーブル状態のフラグ設定処理後に実行
する入力データを前記第１の変数に一時記憶させる第９
の処理および前記クロック信号のアクティブエッジが検
出されないときの前記メタステーブル状態のフラグ設定
をする第１０の処理それぞれの実行後、前記入力データ
が検出されないときに前記第１の変数に一時記憶された
入力データを出力する第１１の処理とを備えることにあ
る。

【００２４】また、前記第２の変数に一時記憶させる前
記メタステーブル状態を示す値を、一定の初期値により
疑似乱数によって設定することができる。

【００２５】さらに、前記第２の変数に一時記憶させる
前記メタステーブル状態を示す値を、ユーザ指定の任意
の固定値によって設定することもできる。

【００２６】さらにまた、ユーザが指定したクロック信
号でアクティブになる順序回路の前記内部配列要素を全
て抽出し対象となる前記内部配列要素をリストアップす
るアクティブ順序回路のリストアップ処理と、前記リス
トアップ処理でリストアップされた全ての前記内部配列
要素に対して前記第１から前記第１１までの処理を実行
した後に、次の１イベント時刻に移る処理を全イベント
を対象に繰り返す全イベント繰り返し処理とを備えるこ
ともできる。

【００２７】また、非同期回路を予め階層構造化した状
態で、ユーザが指定した階層下に含まれる全ての前記順
序回路の前記内部配列要素を抽出する階層内抽出処理
と、抽出した前記内部配列要素に対して前記リストアッ
プ処理および前記全イベント繰り返し処理を実行して対
象となる前記順序回路を階層名で選択してもよい。

【００２８】さらに、前記階層下の前記順序回路の指定
は、前記階層化に含まれる全ての順序回路を対象として
もよい。

【００２９】さらにまた、前記階層下の前記順序回路の
指定は、前記階層下を除く全ての順序回路を対象として
もよい。

【００３０】また、前記階層化に含まれる全ての順序回
路および前記階層下を除く全ての順序回路を対象に指定
して特定の階層のみの指定をしてもよい。

【００３１】また、同一クロックタイミングに応答して
同一データ信号が与えられる順序回路間で発生した入力
データ信号の伝達遅延時間差により前記順序回路間で保
持される値が異なる現象を、タイミングを考慮した論理
シミュレーションに準ずる状態で再現して検証してもよ
い。

【００３２】

【発明の実施の形態】まず、本発明の概要を述べる。本
発明による非同期回路の検証方法およびそのプログラム
は、非同期回路を構成する順序回路の機能シミュレーシ
ョン上における動作として次のような処理を設けてい
る。

【００３３】すなわち、クロック信号の１周期内のイベ
ント時刻で発生する入力データ値を内部配列要素に一時
記憶する処理と、メタステーブル状態を発生する処理を
設けてクロック信号の１周期内のイベント時刻で発生す
る入力データ値を内部配列要素に一時記憶する処理と、
クロック信号がアクティブな時の入力データ変化の有無
により、内部配列要素に保持したイベント時刻の入力デ
ータのうち任意の１時刻における入力データを出力する
処理と、メタステーブル状態を定義する処理と、一定期
間メタステーブル状態の値を出力する処理である。

【００３４】ここでの内部配列要素とは、順序回路を構
成するＦＦ１，ＦＦ２，ＦＦ３のそれぞれが持つＤ
［ｍ］の配列要素のことであり、各ＦＦの入力データＤ
ｉｎの値をｍ時刻分保持するための配列である。ただ
し、ｍは０〜ｎ時刻の任意の１時刻を指す。すなわち、
ＦＦ一つに付き記憶変数一つを持ち、その一つの変数に
入る値は任意の数値（英文字も含み、２、４、８・・・
進数の場合もある）である。

【００３５】また、ＦＦ１、ＦＦ２，ＦＦ３の動作は全
て同じで図１の処理フローになり、Ｓ０〜９、Ｂ１〜Ｂ
３の各処理の事象は独立である。

【００３６】上述した順序回路の処理動作は、クロック
信号の１周期内のイベント時刻毎に入力データを順序回
路を構成するフリップフロップに予め設定した内部配列
要素に一時的に保持し、クロック信号のアクティブエッ
ジ検出時に入力データの値が一時刻前の値に対して変化
している場合、すなわち前述したように、ラッチやフリ
ップフロップの入力信号において、セットアップ時間や
ホールド時間が守られなかった場合に出力信号が不安定
な状態になるメタステーブル状態と定義し、メタステー
ブル状態の値を発生して出力する。

【００３７】そして、次の一時刻後に先に内部配列要素
に保持した入力データのうち、任意の１時刻の入力デー
タを出力する。

【００３８】上述した処理により、順序回路に対してク
ロック信号のアクティブエッジ検出毎に、強制的にメタ
ステーブル状態を一時刻間発生させるという従来の動作
に加え、入力データとして取り込む値を、クロック信号
の１周期内における任意の１時刻の値とする動作を行
う。

【００３９】従って、前述した順序回路の動作を用いて
非同期回路の検証を機能シミュレーションで行うことに
より、非同期回路で発生する順序回路の不具合動作を各
クロック信号の周期や位相の条件を様々に変更すること
なく、タイミングを考慮したシミュレーション同様に再
現する。

【００４０】また、同じクロック信号をトリガとして同
一データ信号が入力される順序回路間において発生す
る、入力データ信号の伝達遅延時間差によるタイミング
問題、すなわち、それらの順序回路間で保持される値が
異なる現象もタイミングを考慮したシミュレーション同
様に再現することにより検証が出来る。

【００４１】これにより、シミュレーション時に必要な
テストベンチの記述や検証作業の単純化や、検証ＴＡＴ
の短縮という効果が得られるものである。

【００４２】以下、本発明の第１の実施の形態を、本発
明の順序回路の動作フローチャートを示した図１と、本
発明を実施するための一般的な機能シミュレータの主要
構成図を示した図２と、本発明の順序回路の検証方法を
適用する順序回路の一例を示した図３と併せて参照しな
がらさらに詳細に説明する。

【００４３】図１に示したフローチャートは、前述した
図９に示す従来の順序回路の処理動作にさらに本発明の
動作を付加したものであり、図１において処理Ｓ１１と
処理Ｓ１６が新たに付加した処理動作である。

【００４４】すなわち、本発明の順序回路の検証方法
は、クロック信号の１周期内のｎ時刻前の入力データを
一時記憶する入力データ保持処理Ｓ１１と、クロック信
号のアクティブエッジ検出処理Ｓ１２と、アクティブエ
ッジが検出された状態で、入力データが変化したかを検
出する入力データの変化検出処理Ｓ１３と、入力データ
の変化が検出された状態で、メタステーブル状態が検出
されたか否かを検出するメタステーブル状態の検出処理
Ｓ１４と、メタステーブル状態が検出されたときに、メ
タステーブル状態のフラグを設定するメタステーブル状
態フラグの設定処理Ｓ１５と、任意の時刻ｍ（但し、ｍ
はｎ時刻までの任意の１時刻）における入力データを一
時記憶（入力データを変数ｄに保持）する処理Ｓ１６
と、メタステーブル状態を変数ｍｅｔａに保持するメタ
ステーブル状態の発生処理と、変数ｍｅｔａの内容を変
数Ｑｏｕｔに移すメタステーブル状態の出力処理Ｓ１８
と、メタステーブル状態の検出処理Ｓ１４においてメタ
ステーブル状態が検出されなかった場合、メタステーブ
ル状態フラグをｔｒｕｅに変更するメタステーブル状態
の設定処理Ｓ１９と、入力データの変化検出処理Ｓ１３
において入力データが検出されなかった場合、メタステ
ーブル状態フラグをｆａｌｓｅに変更するメタステーブ
ル状態の設定処理Ｓ２０と、処理Ｓ２０でメタステーブ
ル状態フラグをｆａｌｓｅに変更したあと、入力データ
を変数ｄに保持する入力データの保持処理Ｓ２１と、変
数ｄに保持された入力データをＱｏｕｔに出力する保持
データの出力処理Ｓ２２と、アクティブエッジ検出処理
Ｓ１２においてアクティブエッジが検出されなかった場
合、メタステーブル状態フラグをｆａｌｓｅに変更して
処理Ｓ２１へ進むメタステーブル状態の設定処理Ｓ２３
とを有する。

【００４５】上述したフローチャートを適用する公知の
機能シミュレータの構成は、コンピュータ１０と、検査
対象装置２０を有し、コンピュータ１０は、検査対象装
置からの要求されたデータまたは演算を開始するときに
レディ信号をアクティブにし、データの供給準備が終了
し、データが検証システムへ供給した後、レディ信号を
非アクティブにするとともに、所定の検証の実行を制御
する。

【００４６】次に、第１の実施の形態の動作を説明す
る。

【００４７】図１および図３を参照すると、図１におけ
る順序回路の動作説明のために、非同期回路の回路図を
図３で示している。この回路図は、順序回路としてＦＦ
１、ＦＦ２、ＦＦ３および加算器ＡＬＵ１から構成され
る。

【００４８】ＦＦ１の入力データＤ１は、ＦＦ１の出力
データＱ１に加算器ＡＬＵ１で＋１された値が入力さ
れ、ＦＦ２の入力データＤ２とＦＦ３の入力データＤ３
にはＦＦ１の出力データＱ１が入力される。また、ＦＦ
１にはクロック信号ＣＬＫ１が供給され、ＦＦ２、ＦＦ
３にはクロック信号ＣＬＫ２が供給される。

【００４９】順序回路のＦＦ１の入出力信号は、クロッ
ク信号ＣＬＫ１と、入力データＤ１と、出力データＱ１
とし、順序回路のＦＦ２、ＦＦ３の入出力信号は、クロ
ック信号ＣＬＫ２、ＦＦ２への入力データＤ２、出力デ
ータＱ２、ＦＦ３への入力データＤ３、出力データＱ３
とする。

【００５０】また、ＦＦ１のメタステーブル状態フラグ
ＭＦ１、ＦＦ２のメタステーブル状態フラグＭＦ２、Ｆ
Ｆ３のメタステーブル状態フラグＭＦ３とする。

【００５１】この第１の実施の形態における検証動作
は、まず入力データ保持処理Ｓ１１で現時刻の入力デー
タの値Ｄｉｎを内部配列要素Ｄ[０]に保持する。内部配
列要素Ｄ［ｎ］は、ｎ（ｎは整数）個の配列要素があ
り、ｎは機能シミュレーションで用いる１クロック周期
内のイベント数よりも小さい値とする。

【００５２】また、内部配列要素にＦＦ１，ＦＦ２，Ｆ
Ｆ３への入力データ値を保持させる場合、時刻の経過と
ともにＤ［０］の値はＤ［１］へ、Ｄ［１］の値はＤ
［２］へ、Ｄ［ｎ−１］の値はＤ［ｎ］へとｎ時刻分の
値を保持する。

【００５３】次に、クロック信号のアクティブエッジ検
出処理Ｓ１２で、順序回路に入力されるクロック信号の
エッジ検出を行い、エッジが検出された場合（Ｙｅｓ）
は次の入力データの変化検出処理Ｓ１３に移り、検出さ
れない場合（Ｎｏ）はメタステーブル状態フラグの設定
処理Ｓ２３を行った後、保持データの出力処理Ｓ２２を
行う。

【００５４】入力データの変化検出処理Ｓ１３では、順
序回路への入力データ信号の変化を検出し、変化が検出
された場合（Ｙｅｓ）は次段のメタステーブル状態検出
処理Ｓ１４に移り、検出されない場合（Ｎｏ）はメタス
テーブル状態フラグの設定処理Ｓ２０でメタステーブル
状態フラグをｆａｌｓｅに変更する。続いて入力データ
の保持処理Ｓ２１で入力データの値Ｄ［０］を変数ｄに
移し、次の保持データの出力処理Ｓ２２において変数ｄ
に保持された入力データの値を出力する。

【００５５】次に、メタステーブル状態の検出処理Ｓ１
４では、順序回路内で保持されているメタステーブル状
態フラグの値をチェックし、メタステーブル状態である
場合（ｔｒｕｅ）、次段の処理Ｓ１５でメタステーブル
状態フラグをｆａｌｓｅに設定する。

【００５６】次に、処理Ｓ１５でメタステーブル状態フ
ラグをｆａｌｓｅに設定した後、処理Ｓ１６では、入力
データとして前述のＳ１１で保持した内部配列要素Ｄ
［ｍ］の任意要素ｍの値を変数ｄに保持し、処理Ｓ１７
で乱数を用いてメタステーブル状態の値を発生して変数
ｍｅｔａに保持する。

【００５７】そして最後に処理Ｓ１８で変数ｍｅｔａの
メタステーブル状態の値を順序回路の出力Ｑｏｕｔに出
力する。また、メタステーブル状態フラグの値がメタス
テーブル状態でない場合（ｆａｌｓｅ）、処理Ｓ１９で
メタステーブル状態フラグをｔｒｕｅに設定した後、前
述同様の処理Ｓ１６、処理Ｓ１７、処理Ｓ１８の処理を
順次行う。

【００５８】処理Ｓ２０、処理Ｓ２３の処理は、前述の
処理Ｓ１５同様に、メタステーブル状態フラグの値をメ
タステーブル状態でない場合（ｆａｌｓｅ）に設定する
もので、処理Ｓ２１の処理は、前述の処理Ｓ１６同様
に、順序回路への入力データＤｉｎの値を変数ｄに保持
する。処理Ｓ２２での処理は、変数ｄに保持された値を
順序回路の出力Ｑｏｕｔに出力する。

【００５９】これにより、処理Ｓ１４のメタステーブル
状態検出処理後に、処理Ｓ１６では、本発明の特徴であ
る、同じクロック信号でトリガされる同一データ信号を
入力データとする順序回路間に、互いに異なった入力デ
ータを保持する動作を実現する。処理Ｓ１７、処理Ｓ１
８の一連の処理では、従来例の特徴であるクロック信号
がアクティブな状態で入力データの値が一時刻前の値に
対して変化がある場合のメタステーブル状態の値を出力
する動作を行う。

【００６０】また、処理Ｓ１３の入力データ変化検出処
理後の処理Ｓ２０、処理Ｓ２１、処理Ｓ２２の一連の処
理によりクロック信号がアクティブな場合で入力データ
の値が一時刻前の値に対して変化がない場合の動作を行
い、処理Ｓ１２のクロック信号アクティブエッジ検出処
理後の処理Ｓ２３、処理Ｓ２２の一連の処理によりクロ
ック信号が非アクティブな場合の動作を行うことで、メ
タステーブル状態の値を出力した後、次の一時刻後に内
部配列要素から保持された入力データの出力動作を行
う。

【００６１】次に、図３の非同期回路の回路図に図１の
順序回路の検証方法を適用した場合の動作を図４のタイ
ミングチャートを用いて説明する。

【００６２】図４に示すように、順序回路のＦＦ１への
クロック信号ＣＬＫ１が３時刻毎に変化し、順序回路Ｆ
Ｆ２へのクロック信号ＣＬＫ２が４時刻毎に変化するも
のとする。

【００６３】すなわち、保持する時刻の幅は、それぞれ
のＣＬＫの１周期（ＣＬＫ１では６時刻分、ＣＬＫ２で
は８時刻分）-１、以下で無ければ、シミュレーション
が成り立たないためである。１周期を超えると、１クロ
ック前の値も取り込むことになり正常な動作シミュレー
ションでなくなってしまうことになる。

【００６４】実際には、この保持する幅は、遅延を考慮
したシミュレーションでの配線負荷などによる遅延を擬
似的にモデルしており、メタステーブル状態の幅（図４
では１時刻）は、ＦＦのＳＥＴＵＰ／ＨＯＬＤのスペッ
クを擬似的にモデルしている。

【００６５】なお、以下の説明では、説明を容易にする
ため、図１の処理が一巡してメタステーブルフラグＭＦ
１，ＭＦ２，ＭＦ３がアクティブになっている状態とす
る。

【００６６】この場合、順序回路のＦＦ１は、ＦＦ１の
Ｑｏｕｔの出力Ｑ１に加算器ＡＬＵ１で＋１した値を入
力データＤ１として入力し、その３時刻間の値、つまり
時刻０の値（＝１）、時刻１の値（＝１）、時刻２の値
（＝１）を内部配列要素に保持し（処理Ｓ１１）、時刻
３のＣＬＫ１の立ち上がりエッジを検出するとその立ち
上がりタイミングで（処理Ｓ１２）、ＦＦ１の内部配列
要素における任意時刻（＝時刻２）の値（＝１）を通常
値として選択した後、後述するように次の一時刻である
時刻４でＱｏｕｔから出力Ｑ１の値（＝１）として出力
される（処理Ｓ２２）。

【００６７】この時、時刻３において、ＦＦ１のメタス
テーブル状態フラグＭＦ１の値は、ＣＬＫ１の立ち上が
りエッジがアクティブな状態、つまりアクティブエッジ
で（処理Ｓ１２）かつ入力データＤ１の値が一時刻前の
値、すなわち、ＦＦ１の初期状態の値（＝０）に対して
変化（＝１）があるが（処理Ｓ１３）、初期状態では、
ＭＦ１の値はｆａｌｓｅのため、処理Ｓ１４でメタステ
ーブル状態検出は「Ｎｏ」（ｆａｌｓｅを検出）するこ
とになり、処理Ｓ１９でｔｒｕｅ（＝１）になり、ＦＦ
１の出力端Ｑｏｕｔから出力Ｑ１にメタステーブル状態
の値（＝６）を出力する（処理Ｓ１８）。

【００６８】時刻４ではＣＬＫ１の立ち上がりエッジで
はない非アクティブな状態になるため（処理Ｓ１２）、
メタステーブル状態フラグＭＦ１をｆａｌｓｅ（＝０）
に変更し（処理Ｓ２３）、前述したように出力Ｑ１とし
て、内部配列要素で選択された任意時刻（＝時刻２）の
値（＝１）を出力する（処理Ｓ２２）。

【００６９】同様に、時刻９、１０、および時刻１５、
１６、時刻２１、２２において１クロック周期間にメタ
ステーブル状態フラグＭＦ１の値はｔｒｕｅ（＝１）に
なり（処理Ｓ１９）、ＦＦ１の出力端Ｑｏｕｔの出力Ｑ
１においてメタステーブル状態の値、例えばここでは
「６」を出力後、内部配列要素に保持された３時刻間の
うち、任意の一時刻の値を通常値として出力する（処理
Ｓ２２）。

【００７０】なお、このタイミングチャートの例では示
していないが、処理Ｓ１２，処理Ｓ１３および処理Ｓ１
４でいずれもＹｅｓを選択した場合は、処理Ｓ１５にお
いてメタステーブル状態フラグＭＦ１の値はｆａｌｓｅ
（＝０）になる。

【００７１】次に、順序回路の内部配列素子ＦＦ２にお
いてもＦＦ１と同様に、ＦＦ１の出力Ｑ１と同じ値であ
る入力データＤ２の３時刻間の値、つまり時刻１の値
（＝０）、時刻２の値（＝０）、時刻３の値（＝６）を
内部配列要素に保持し（処理Ｓ１１）、時刻４のＣＬＫ
２の立ち上がりエッジを検出するとその立ち上がりタイ
ミングで（処理Ｓ１２）ＦＦ２の内部配列要素における
任意時刻（＝時刻１）の値（＝０）を通常値として選択
した後、次の一時刻である時刻５でＦＦ２の出力端Ｑｏ
ｕｔから出力Ｑ２の値（＝０）として出力される（処理
Ｓ２２）。

【００７２】この時、前述のＦＦ１同様に、時刻４にお
いてＦＦ２のメタステーブル状態フラグＭＦ２の値は、
ＣＬＫ２の立ち上がりエッジがアクティブな状態で（処
理Ｓ１２）かつ、入力データＤ２の値が一時刻前の値、
すなわち、ＦＦ２の初期状態（＝０）の値に対して変化
（＝６）があるため（処理Ｓ１３）、ｔｒｕｅ（＝１）
になり（処理Ｓ１４および処理Ｓ１９）、処理Ｓ１６，
処理Ｓ１７を経てＦＦ２の出力端Ｑｏｕｔから出力Ｑ２
にメタステーブル状態の値（＝３）を出力する（処理Ｓ
１８）。

【００７３】時刻５では、ＣＬＫ２の立ち上がりエッジ
ではない非アクティブ状態になるため（処理Ｓ１２）、
Ｑ２として、メタステーブル状態フラグＭＦ２をｆａｌ
ｓｅ（＝０）に変更し（処理Ｓ２３）、内部配列要素で
選択された任意時刻（＝時刻１）の値（＝０）を出力す
る（処理Ｓ２２）。

【００７４】時刻１２、１３、および時刻２０、２１に
おいては、ＣＬＫ２が立ち上がるアクティブな状態の時
にＤ２の値に変化がないため（処理Ｓ１３）、１クロッ
ク周期間にメタステーブル状態フラグＭＦ２の値はｆａ
ｌｓｅ（＝０）になり（処理Ｓ２０）、Ｑｏｕｔの出力
Ｑ２において、内部配列要素に保持（処理Ｓ２１）され
た３時刻間（時刻９，１０，１１）のうち、最後に保持
された時刻（＝１１）の値を通常値として出力する（処
理Ｓ２２）。

【００７５】最後に、順序回路ＦＦ３においても、前述
のＦＦ１、ＦＦ２同様な動作を行い、ＦＦ１の出力Ｑ１
と同じ値である入力データＤ３の３時刻間の値を内部配
列要素に保持し（処理Ｓ１１）、時刻４のＣＬＫ２の立
ち上がりエッジを検出するとその立ち上がりタイミング
で（処理Ｓ１２）ＦＦ３の内部配列要素における任意時
刻（＝時刻３）の値（＝６）を通常値として選択した
後、次の一時刻である時刻５でＱｏｕｔから出力Ｑ３の
値（＝６）として出力される（処理Ｓ２２）。

【００７６】また、前述のＦＦ２と同様に、時刻４にお
いてＦＦ３のメタステーブル状態フラグＭＦ３の値は、
ＣＬＫ２の立ち上がりエッジがアクティブな状態で（処
理Ｓ１２）かつ、Ｄ３の値が一時刻前の値、すなわちＦ
Ｆ３の初期状態の値に対して変化（＝６）があるため
（処理Ｓ１３）、ｔｒｕｅ（＝１）になり（処理Ｓ１
９）、処理Ｓ１６および処理Ｓ１７を経てＱｏｕｔから
Ｑ３にメタステーブル状態の値（＝７）を出力する（処
理Ｓ１８）。

【００７７】そして時刻５でＣＬＫ２が立ち上がりエッ
ジではない非アクティブ状態になるため（処理Ｓ１
２）、Ｑ３として、メタステーブル状態フラグＭＦ２を
ｆａｌｓｅ（＝０）に変更し（処理Ｓ２３）、後述する
理由から、時刻１の値（＝１）ではなく、内部配列要素
で選択された任意時刻（＝時刻３）の値（＝６）を出力
する（処理Ｓ２２）すなわち、時刻４における順序回路ＦＦ２とＦＦ３は、
ＣＬＫ２の立ち上がりエッジにより同一データ信号であ
るＦＦ１の出力Ｑ１の値を入力データＤ２、Ｄ３として
取り込むが、それぞれ３時刻間の値として保持された内
部配列要素から任意時刻で選択された値は、ＦＦ２にお
いては時刻１の値（＝０）、ＦＦ３においては時刻３の
値（＝６）のように異なる値であるため、ＦＦ２とＦＦ
３の順序回路間で保持される値が異なる現象を起こした
ことになる。

【００７８】このことは、時刻４のタイミングでＦＦ２
への入力データＤ２の信号伝播遅延とＦＦ３への入力デ
ータＤ３の信号伝播遅延での時間差をシミュレーション
し、同じクロック信号でトリガされる同一データ信号が
入力される順序回路間においてタイミング問題による不
具合動作が起こることを示している。

【００７９】また、ＦＦ３が通常値として選択したＤ３
の値（＝６）は、順序回路ＦＦ１で発生したメタステー
ブル状態の値であるため、ＦＦ３には本来の期待される
入力データ、すなわち時刻４における出力Ｑ１の値（＝
１）と異なり、時刻５から時刻１２までこの非同期回路
は不具合動作を起こしたことになり、時刻３のＣＬＫ１
の変化と、時刻４のＣＬＫ２の変化はこの非同期回路に
おいて不具合動作が起こるタイミングであることを示
し、従来技術の検証方法の動作も問題無く実現されてい
る。

【００８０】上述したメタステーブル状態に値は、任意
の固定値であり、後述する第３の実施の形態（図６）の
ように固定値“Ｘ”でもよい。

【００８１】実際には、データＤｉｎが取りうる範囲の
値のうちの任意の値になるが、それには限定されず、ま
た本発明の効果も変わらない。

【００８２】例えば、ＦＦが１ｂｉｔの順序回路とすれ
ば、取りうる値は０，１になるということであり、現実
に実装するシミュレータの制限として２以上の値は定義
できない場合が多い。ただし、１つの順序回路が４ｂｉ
ｔのデータ長を処理する場合は、０〜１５の値を取るこ
とになる。

【００８３】上述したように、順序回路の動作として、
クロック信号の１周期間の入力データ信号を保持し、１
周期内の任意の１時刻の値を選択して出力することによ
り、同じクロック信号でトリガされる順序回路間に擬似
的に入力データ信号の伝達遅延時間差によるタイミング
問題を考慮した動作を行う。

【００８４】また、従来例の動作として、アクティブエ
ッジ検出時に入力データの値が、一時刻前の値に対して
変化している場合、メタステーブル状態と定義し、メタ
ステーブル状態の値を発生して出力し、次の一時刻後に
前述の動作により入力データを出力して順序回路に対し
てクロック信号のアクティブエッジ毎に強制的にメタス
テーブル状態を一時刻間発生させるという動作を行う。

【００８５】従って、この順序回路の動作を用いて非同
期回路の検証を機能シミュレーションで行うことによ
り、同じクロック信号でトリガされる順序回路間におい
て発生する、入力データ信号の伝達遅延時間差によるタ
イミング問題を含む回路構成に対しても、非同期回路で
発生する順序回路の不具合動作を各クロック信号の周期
や位相の条件を様々に変更して動作を確認することで検
証することなく、タイミングを考慮したシミュレーショ
ン同様に不具合動作を再現することにより検証が出来
る。

【００８６】これにより、シミュレーション時に必要な
テストベンチの記述や検証作業の単純化や、検証ＴＡＴ
の短縮という効果が得られる。

【００８７】なお、上述した実施の形態では、クロック
信号のアクティブエッジとして立ち上がり変化としてい
るが、立ち下がりの変化の場合も同様である。

【００８８】また、非同期回路の構成として、クロック
信号のアクティブエッジが、立ち上がり変化のものと立
ち下がり変化の順序回路が混在しても、上述した実施の
形態と同様な非同期回路の検証の効果が得られる。

【００８９】次に、本発明の第２の実施の形態を説明す
る。

【００９０】この第２の実施の形態において、その基本
的構成は第１の実施の形態と同様である。すなわち、図
１に示す本発明の順序回路の検証フローチャートにおい
て、メタステーブル状態の発生処理Ｓ１７におけるメタ
ステーブル状態の発生についてさらに工夫したものであ
る。

【００９１】その構成を示した図５を参照すると、メタ
ステーブル状態の発生処理Ｓ１７は、メタステーブル状
態の値を一定の初期値による擬似乱数にて設定し、変数
ｍｅｔａに保持する機能を追加したものである。

【００９２】一定の初期値による擬似乱数は、一般的に
乱数値が周期的なパターンを持つため、本発明の順序回
路に用いると、メタステーブル状態の値は、検証対象で
ある非同期回路動作、すなわち、適用すると、回路内の
順序回路の個数や動作する順番が変わらない限り同じ値
になる。

【００９３】この第２の実施の形態による非同期回路の
検証を実施した場合、対象となる非同期回路や動作のた
めのシミュレーションパターンが同じであれば、何度実
行しても機能シミュレーション結果が同じになるため、
再現性を必要とする検証作業において効果がある。

【００９４】従って、前述の順序回路の動作を用いて非
同期回路の検証を機能シミュレーションで行うことによ
り、非同期回路で発生する順序回路の不具合動作を各ク
ロック信号の周期や位相の条件を様々に変更することな
く、タイミングを考慮したシミュレーション同様に再現
する。

【００９５】また、同じクロック信号をトリガとして同
一データ信号が入力される順序回路間において発生する
入力データ信号の伝達遅延時間差によるタイミング問
題、すなわち、それらの順序回路間で保持される値が異
なる現象もタイミングを考慮したシミュレーション同様
に再現することにより検証が出来る。

【００９６】これにより、シミュレーション時に必要な
テストベンチの記述や検証作業の単純化や、検証ＴＡＴ
の短縮という効果が得られるものである。

【００９７】次に、本発明の第３の実施の形態を説明す
る。

【００９８】上述した第２の実施の形態では、メタステ
ーブル状態の値を乱数値にて設定することにより、メタ
ステーブル状態の値が伝播することによる非同期回路の
動作の不具合検証の網羅性を高める効果を得ているが、
この値をユーザ任意の固定値とすることで、機能シュミ
レーション結果に非同期回路の動作不具合をマーキング
することも可能である。

【００９９】そのための第３の実施の形態の構成を示し
た図５を参照すると、メタステーブル状態の発生処理Ｓ
１７は、メタステーブル状態の値を、ユーザ指定の任意
の固定値による擬似乱数にて設定し、変数ｍｅｔａに保
持する機能を追加したものである。

【０１００】つまり、メタステーブル状態の発生として
ユーザ指定の任意の固定値を設定している。これにより
対象の非同期回路内の順序回路に対して、メタステーブ
ル状態が発生する時刻や発生した順序回路の特定が可能
になり、非同期回路の動作不具合の作り込みの解析が容
易に行える効果がある。

【０１０１】この実施の形態においても、前述の順序回
路の動作を用いて非同期回路の検証を機能シミュレーシ
ョンで行うことにより、非同期回路で発生する順序回路
の不具合動作を各クロック信号の周期や位相の条件を様
々に変更することなく、タイミングを考慮したシミュレ
ーション同様に再現する。

【０１０２】また、同じクロック信号をトリガとして同
一データ信号が入力される順序回路間において、それら
の順序回路間で保持される値が異なる現象もタイミング
を考慮したシミュレーション同様に再現することにより
検証が出来る。

【０１０３】これにより、シミュレーション時に必要な
テストベンチの記述や検証作業の単純化や、検証ＴＡＴ
の短縮という効果が得られるものである。

【０１０４】次に、本発明の第４の実施の形態を説明す
る。

【０１０５】この第４の実施の形態では、本発明の順序
回路の検証方法を適用する非同期回路に対して、回路内
の対象となる順序回路を選択する処理を追加したもので
ある。すなわち、本発明の特徴としてクロック信号の１
周期内のイベント時刻で発生する入力データ値を、内部
配列要素に保持する機能を有するが、これにより、検証
の対象となる非同期回路の規模が大きくなると、機能シ
ミュレータの内部に保持する状態値が膨大になることが
予想され、そのため機能シミュレーション速度の著しい
低下やシミュレータ動作のためのリソース不足により実
行不可能に陥る危険性が予測される。

【０１０６】第４の実施の形態のフローチャートを示し
た図７を参照すると、処理の最初に新規に追加した処理
であり、ユーザが指定したクロック信号でアクティブに
なる順序回路を全て抽出し、対象となる順序回路をリス
トアップする順序回路の抽出処理Ｓ４１と、ＦＦ［ｉ］
をｉ＝０にクリアする処理Ｓ４２と、ＦＦ［ｉ］に対し
て図１の検証フローを実施する処理Ｓ４３と、ＦＦ
［ｉ］をｉ＝ｉ＋１で１個ずつカウントアップし次のＦ
Ｆ［ｉ］に順次検証フローを実施し、ｉ＝ｋに達するま
で繰り返えす処理Ｓ４５と、ｉ＝ｋになり、全イベント
が終了するまで処理Ｓ４２から繰り返す処理Ｓ４６を有
する。

【０１０７】すなわち、本実施の形態の処理は、機能シ
ミュレータの１イベント時刻毎に処理Ｓ４３〜処理Ｓ４
５のループ処理にて、リストアップされた順序回路全て
に対し図１の動作フローを行い、全ての順序回路の処理
が完了したら次の１イベント時刻に移る。

【０１０８】これにより、本発明の順序回路の適用をユ
ーザ指定のクロック信号ラインのものに限定することが
出来ので、本発明で生じる機能シミュレータの内部に保
持する状態値を低減する効果が得られる。

【０１０９】また、検証対象の非同期回路部分は、クロ
ック信号ライン単位で容易にユーザ指定出来るため、本
発明本来のテストベンチの記述や検証作業の単純化を損
なうことがない。

【０１１０】この実施の形態においても、前述の順序回
路の動作を用いて非同期回路の検証を機能シミュレーシ
ョンで行うことにより、非同期回路で発生する順序回路
の不具合動作を各クロック信号の周期や位相の条件を様
々に変更することなく、タイミングを考慮したシミュレ
ーション同様に再現する。

【０１１１】また、同じクロック信号をトリガとして同
一データ信号が入力される順序回路間において、それら
の順序回路間で保持される値が異なる現象もタイミング
を考慮したシミュレーション同様に再現することにより
検証が出来る。

【０１１２】これにより、シミュレーション時に必要な
テストベンチの記述や検証作業の単純化や、検証ＴＡＴ
の短縮という効果が得られるものである。

【０１１３】次に、本発明の第５の実施の形態を説明す
る。

【０１１４】本発明の第５の実施の形態の構成例を示し
た図８を参照するとす。本実施の形態は、前述した第４
の実施の形態にさらに回路内の対象となる順序回路を選
択する処理として、階層名による処理Ｓ５１を追加した
検証フローチャートである。

【０１１５】処理Ｓ５１において、ユーザが指定した階
層下にある順序回路を全て抽出し、対象となる順序回路
をリストアップし、次に前述した第４の実施の形態で示
した図７の処理Ｓ４１〜Ｓ４６を行う。

【０１１６】この階層下の順序回路の指定方法は、その
階層下に含まれる全ての順序回路を対象にする方法と、
その階層下を除く全ての順序回路を対象にする方法をそ
れぞれ行うことで、適用する非同期回路の階層構造が複
雑な場合でも、特定の階層のみの指定が出来るようにな
る。

【０１１７】これにより、クロック信号で対象となる順
序回路を指定しても、まだ対象となる順序回路の数が多
い場合、適用する非同期回路の設計を階層構造化するこ
とで、検証範囲を階層単位で絞り込むことが出来るの
で、さらなる機能シミュレータの内部に保持する状態値
の低減と、検証範囲を絞り込むことにより検証作業が容
易になるという効果がある。

【０１１８】この実施の形態においても、前述の順序回
路の動作を用いて非同期回路の検証を機能シミュレーシ
ョンで行うことにより、非同期回路で発生する順序回路
の不具合動作を各クロック信号の周期や位相の条件を様
々に変更することなく、タイミングを考慮したシミュレ
ーション同様に再現する。

【０１１９】また、同じクロック信号をトリガとして同
一データ信号が入力される順序回路間において、それら
の順序回路間で保持される値が異なる現象もタイミング
を考慮したシミュレーション同様に再現することにより
検証が出来る。

【０１２０】これにより、シミュレーション時に必要な
テストベンチの記述や検証作業の単純化や、検証ＴＡＴ
の短縮という効果が得られるものである。

【０１２１】

【発明の効果】上述したように、本発明の検証方法を適
用することにより、機能シミュレーション時に、非同期
回路で発生する順序回路の不具合動作を各クロック信号
の周期や位相の条件を様々に変更することなく、タイミ
ングを考慮したシミュレーション同様に再現する。

【０１２２】また、同じクロック信号をトリガとして同
一データ信号が入力される順序回路間において、それら
の順序回路間で保持される値が異なる現象もタイミング
を考慮したシミュレーション同様に再現することにより
検証が出来る。

【０１２３】したがって、シミュレーション時に必要な
テストベンチの記述や検証作業の単純化や、検証ＴＡＴ
の短縮という効果が得られるものである。

【図面の簡単な説明】

【図１】本発明の第１の実施形態における順序回路の動
作フローチャートである。

【図２】本実施形態を適用する一般的な機能シミュレー
タの構成図である。

【図３】本発明の動作説明のための非同期回路の回路図
である。

【図４】本発明の動作説明のためのタイミングチャート
である。

【図５】本発明の第２の実施形態におけるメタステーブ
ル状態の発生フローチャートである。

【図６】本発明の第３の実施形態におけるメタステーブ
ル状態の発生フローチャートである。

【図７】本発明の第４の実施形態における動作フローチ
ャートである。

【図８】本発明の第５の実施形態における動作フローチ
ャートである。

【図９】従来の順序回路の一例の動作フローチャートで
ある。

【符号の説明】

ＡＬＵ１加算器ＦＦ１，ＦＦ２，ＦＦ３内部配列要素ＣＬＫ１，ＣＬＫ２クロック信号Ｄ１，Ｄ２，Ｄ３入力データ

Claims

【特許請求の範囲】

【請求項１】検証対象の順序回路で構成する非同期回
路に対し言語レベルの機能シミュレーション装置を用い
て行う非同期回路の検証方法において、入力データの値
を複数時刻分保持するために前記順序回路に予め設けた
内部配列要素に対し、１クロック周期内におけるイベン
ト発生時刻毎に入力データを一時記憶させ、クロック信
号のアクティブエッジ検出時に前記入力データが前記ア
クティブエッジ検出の１時刻前の値に対して変化してい
ればメタステーブル状態と定義してそのメタステーブル
状態の値を発生して出力し、次の一時刻後に、前記イベ
ント発生時刻毎に一時記憶した入力データのうち任意の
１時刻の入力データを出力することを特徴とする非同期
回路の検証方法。
【請求項２】前記クロック信号のアクティブエッジ検
出時に一定期間メタステーブル状態の値を出力するとと
もに、前記入力データとして取り込む値を、クロック信
号の１周期内における任意の１時刻の値とする請求項１
記載の非同期回路の検証方法。
【請求項３】検証対象の順序回路で構成する非同期回
路に対し言語レベルの機能シミュレーション装置を用い
て行う非同期回路の検証方法において、入力データの値
を複数時刻分保持するために前記順序回路予め設けた内
部配列要素に対し、クロック信号の１周期内のイベント
時刻で発生する入力データ値を保持させる処理と、前記
クロック信号のアクティブエッジ検出時に前記入力デー
タの値が１時刻前に前記内部配列要素に保持した値と異
なる出力データのときメタステーブル状態であると定義
する処理と、そのメタステーブル状態を発生する処理
と、前記クロック信号がアクティブエッジの時の前記入
力データの変化の有無により、保持した前記内部配列要
素の任意の１時刻における入力データを出力する処理
と、一定期間前記メタステーブル状態の値を出力する処
理とを設けたタイミング検証処理ステップを備えること
を特徴とする非同期回路の検証方法。
【請求項４】前記タイミング検証処理ステップを、同
一クロックタイミングに同期して同一データ信号が少な
くとも１つの前記内部配列要素から他の複数の前記内部
配列要素に共通に与えられる構成の前記順序回路に適用
する請求項３記載の非同期回路の検証方法。
【請求項５】前記内部配列要素の出力データを共通入
力する他の前記内部配列要素それぞれに任意の伝達遅延
時間で前記出力データを与えて、前記内部配列要素間で
それぞれの一時記憶する値を強制的に異なる状態にし、
同一クロックタイミングでトリガされる前記内部配列要
素に擬似的に誤動作をさせてタイミングによる不具合箇
所の事前検証を行う請求項１又は２記載の非同期回路の
検証方法。
【請求項６】前記順序回路の検証動作を用いて非同期
回路の検証を機能シミュレーションで行う請求項５記載
の非同期回路の検証方法。
【請求項７】検証対象の順序回路で構成する非同期回
路に対し言語レベルの機能シミュレーション装置を用い
て行う非同期回路の検証方法において、クロック信号の
１周期内のｎ（ｎ＜（クロック周期のイベント数））時
刻前の入力データを複数時刻分保持するために前記順序
回路に予め設けた複数の内部配列要素に一時記憶する第
１の処理と、前記クロック信号のアクティブエッジを検
出する第２の処理と、前記アクティブエッジを検出した
とき前記入力データの変化を検出する第３の処理と、前
記入力データの値が１時刻前に前記内部配列要素に一時
記憶した値と異なるときの出力データ状態であるメタス
テーブル状態を検出する第４の処理と、前記メタステー
ブル状態のフラグを設定する第５の処理と、任意の時刻
ｍ（ｍはｎ時刻までの任意の１時刻）における入力デー
タを第１の変数に一時記憶させる第６の処理と、前記メ
タステーブル状態を示す値を第２の変数に一時記憶させ
るメタステーブル状態発生のための第７の処理と、前記
第２の変数に記憶された前記メタステーブル状態を示す
値を出力する第８の処理と、前記入力データが検出され
ないときの前記メタステーブル状態のフラグ設定処理後
に実行する入力データを前記第１の変数に一時記憶させ
る第９の処理および前記クロック信号のアクティブエッ
ジが検出されないときの前記メタステーブル状態のフラ
グ設定をする第１０の処理それぞれの実行後、前記入力
データが検出されないときに前記第１の変数に一時記憶
された入力データを出力する第１１の処理とを備えるこ
とを特徴とする非同期回路の検証方法。
【請求項８】前記第２の変数に一時記憶させる前記メ
タステーブル状態を示す値を、一定の初期値により疑似
乱数によって設定する請求項７記載の非同期回路の検証
方法。
【請求項９】前記第２の変数に一時記憶させる前記メ
タステーブル状態を示す値を、ユーザ指定の任意の固定
値によって設定する請求項７記載の非同期回路の検証方
法。
【請求項１０】ユーザが指定したクロック信号でアク
ティブになる順序回路の前記内部配列要素を全て抽出し
対象となる前記内部配列要素をリストアップするアクテ
ィブ順序回路のリストアップ処理と、前記リストアップ
処理でリストアップされた全ての前記内部配列要素に対
して前記第１から前記第１１までの処理を実行した後
に、次の１イベント時刻に移る処理を全イベントを対象
に繰り返す全イベント繰り返し処理とを備える請求項７
記載の非同期回路の検証方法。
【請求項１１】非同期回路を予め階層構造化した状態
で、ユーザが指定した階層下に含まれる全ての前記順序
回路の前記内部配列要素を抽出する階層内抽出処理と、
抽出した前記内部配列要素に対して前記リストアップ処
理および前記全イベント繰り返し処理を実行して対象と
なる前記順序回路を階層名で選択する請求項１０記載の
非同期回路の検証方法。
【請求項１２】前記階層下の前記順序回路の指定は、
前記階層化に含まれる全ての順序回路を対象とする請求
項１１記載の非同期回路の検証方法。
【請求項１３】前記階層下の前記順序回路の指定は、
前記階層下を除く全ての順序回路を対象とする請求項１
１記載の非同期回路の検証方法。
【請求項１４】前記階層化に含まれる全ての順序回路
および前記階層下を除く全ての順序回路を対象に指定し
て特定の階層のみの指定をする請求項１１記載の非同期
回路の検証方法。
【請求項１５】同一クロックタイミングに応答して同
一データ信号が与えられる順序回路間で発生した入力デ
ータ信号の伝達遅延時間差により前記順序回路間で保持
される値が異なる現象を、タイミングを考慮した論理シ
ミュレーションに準ずる状態で再現して検証する請求項
１〜１３または１４記載の非同期回路の検証方法。
【請求項１６】検証対象の順序回路で構成する非同期
回路に対し言語レベルの機能シミュレーション装置を用
いて行う非同期回路の検証方法において、クロック信号
の１周期内のｎ（ｎ＜（クロック周期のイベント数））
時刻前の入力データを複数時刻分保持するために前記順
序回路に予め設けた内部配列要素に一時記憶する第１の
処理と、前記クロック信号のアクティブエッジを検出す
る第２の処理と、前記アクティブエッジを検出したとき
前記入力データの変化を検出する第３の処理と、前記入
力データの値が１時刻前に前記内部配列要素に一時記憶
した値と異なるときの出力データ状態であるメタステー
ブル状態を検出する第４の処理と、前記メタステーブル
状態のフラグを設定する第５の処理と、任意の時刻ｍ
（ｍはｎ時刻までの任意の１時刻）における入力データ
を第１の変数に一時記憶させる第６の処理と、前記メタ
ステーブル状態を示す値を第２の変数に一時記憶させる
メタステーブル状態発生のための第７の処理と、前記第
２の変数に記憶された前記メタステーブル状態を示す値
を出力する第８の処理と、前記入力データが検出されな
いときの前記メタステーブル状態のフラグ設定処理後に
実行する入力データを前記第１の変数に一時記憶させる
第９の処理および前記クロック信号のアクティブエッジ
が検出されないときの前記メタステーブル状態のフラグ
設定をする第１０の処理それぞれの実行後、前記入力デ
ータが検出されないときに前記第１の変数に一時記憶さ
れた入力データを出力する第１１の処理とを、コンピュ
ータに実行させるプログラム。
【請求項１７】ユーザが指定したクロック信号でアク
ティブになる順序回路の前記内部配列要素を全て抽出し
対象となる前記内部配列要素をリストアップするアクテ
ィブ順序回路のリストアップ処理と、前記リストアップ
処理でリストアップされた全ての前記内部配列要素に対
して前記第１から前記第１１までの処理を実行した後
に、次の１イベント時刻に移る処理を全イベントを対象
に繰り返す全イベント繰り返し処理とを、コンピュータ
に実行させるプログラム。
【請求項１８】非同期回路を予め階層構造化した状態
で、ユーザが指定した階層下に含まれる全ての前記順序
回路の前記内部配列要素を抽出する階層内抽出処理と、
抽出した前記内部配列要素に対して前記リストアップ処
理および前記全イベント繰り返し処理を実行処理を、コ
ンピュータに実行させるプログラム。