JP2003209545A - コア内蔵型集積回路及びそのコア盗用防止方法 - Google Patents

Abstract

(57)【要約】 【課題】 コア内に存在する知的財産権の盗用防止を図
る。 【解決手段】 チップ１０に、複数コア１２、１４、１
６、１８がそれぞれ含まれると共に、読み出し専用メモ
リであるＲＯＭ２０が内蔵される。コア１２に、ＲＯＭ
３２、算術演算機構３４及び、コア１２の本来的な動作
及び諸機能を生じさせる処理部４０が複数内蔵される。
さらに、コア１２に処理部４０の動作を制御する制御部
３８も内蔵される。コア１２内の算術演算機構３４、制
御部３８及びＲＯＭ３２が、ＲＳＡ公開鍵暗号方式によ
ってコア１２に関する認証を実行する認証機構３０を、
構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コアが開発元から
提供される毎にコア内の認証に必要な鍵を変更して、悪
意を持った利用者の違法複製を防止するコア内蔵型集積
回路及びコア内蔵型集積回路のコア盗用防止方法に関
し、コアが製品化されて不特定多数者に渡った後での不
正な複製を防止するのに有用なものである。

【０００２】

【従来の技術】従来、プリント基板上に構築してきたシ
ステムボードと同様の機能を有する回路を一つのチップ
上に、近年実現できるようになった。つまり、システム
ＬＳＩあるいはシステム・オン・チップ（system on ch
ip：ＳＯＣ）、また、アナログ／ディジタル回路や受動
部品の混載技術としてシステム・イン・パッケージ（sy
stem in package ：ＳＩＰ）といわれるような大規模な
集積化が図られた大規模集積回路を実現できるようにな
った。しかし、このような大規模集積回路が実現可能に
なったとしても、チップ内の全ての機能ブロックを一つ
の開発元が最初から設計することは、多額の開発費と多
大な時間を要する等の理由から困難であった。

【０００３】これに伴って、大規模集積回路内の個々の
集積回路であるコアの標準化を図り、開発元の異なるコ
アを自由に選択して一つのチップ上に集積するという流
通形態が模索され、ＶＳＩ（virtual socket interfac
e）アライアンスが１９９６年に設立されている。

【０００４】

【発明が解決しようとする課題】そして、上記のような
大規模集積回路が使用可能な時代を今日迎えたが、これ
に伴い、コアとされる構成コンポーネントが機能ブロッ
クとなる為、このコア内に存在する知的財産権の盗用防
止策を十分に確保し、コアが製品化されて不特定多数の
者に渡った後での不正な複製を防止することが求められ
ている。本発明は上記事実を考慮し、コア内に存在する
知的財産権の盗用防止を図ったコア内蔵型集積回路及び
コア内蔵型集積回路のコア盗用防止方法を提供すること
を目的とする。

【０００５】

【課題を解決するための手段】請求項１によるコア内蔵
型集積回路は、少なくとも一つのコアと、各コアに内蔵
され且つ、ＲＳＡ公開鍵暗号方式に対応した復号鍵情報
及び認証情報を保持すると共に、復号演算処理を行い得
る認証機構と、各コアの暗号化情報を格納した情報格納
部と、を有したコア内蔵型集積回路であって、起動時
に、各コア内の認証機構が、情報格納部からそれぞれ暗
号化情報を取得すると共に、復号鍵情報に基づきＲＳＡ
公開鍵暗号方式によって復号演算処理し、この復号演算
処理の結果が認証情報に合致した場合に、各コアの内部
に設けられた処理機能部を動作可能な状態にすることを
特徴とする。

【０００６】請求項１に係るコア内蔵型集積回路につい
て以下に説明する。少なくとも一つのコアの暗号化情報
を情報格納部が格納すると共に、ＲＳＡ公開鍵暗号方式
に対応した復号鍵情報及び認証情報を各コアに内蔵され
た認証機構が保持している。さらに、コア内蔵型集積回
路であるチップの起動時に、この認証機構が情報格納部
からそれぞれこの暗号化情報を取得するのに伴い、復号
鍵情報に基づきＲＳＡ公開鍵暗号方式によって復号演算
処理する。そして、この復号演算処理の結果が認証情報
に合致した場合に、各コアの内部に設けられた処理機能
部を動作可能な状態にする。

【０００７】つまり、本請求項では、各コアの認証にＲ
ＳＡ公開鍵暗号方式を用いている。この為、まずこのＲ
ＳＡ公開鍵暗号による認証手順を図１に基づき以下に説
明する。この図１（Ａ）に示すように、コア側の公開鍵
をｎＡ、ｅＡとし、秘密鍵をｄＡとする。同様に開発者
側の公開鍵をｎＢ、ｅＢとし、秘密鍵をｄＢとする。そ
して、これら公開鍵及び秘密鍵により署名文Ｃを一旦暗
号化し、この暗号化された暗号化署名文Ｅを転送後に復
号するが、この具体的な手順としては以下のようにな
る。

【０００８】すなわち、先ず正規の使用者側からコア側
に署名文Ｃを送る場合、正規の使用者側は秘密鍵ｄＢを
用い、 Ｃ^dB≡Ｄ mod ｎＢ の式を計算してＤを求め、次にコア側の公開鍵ｅＡを用
いて、 Ｄ^eA≡Ｅ mod ｎＡ の式より得たＥを暗号化署名文としてコアに送るという
手順になる。

【０００９】以上の計算によって予め暗号化署名文Ｅを
得ておくが、この際、正規の使用者自身が上記の計算を
して暗号化署名文Ｅを算出するか、或いはコア側で上記
の計算をして暗号化署名文Ｅを算出した結果を正規の使
用者に与えるかにより、正規の使用者が暗号化署名文Ｅ
を得ることになる。そして、図１（Ｂ）に示すように、
この暗号化署名文Ｅをそのコアのアクセス権としてチッ
プの製造時にチップ内のＲＯＭに記憶させておくことに
する。また、コア内には、暗号化署名文Ｅを復号するの
に必要なコア側の公開鍵ｎＡ、秘密鍵ｄＡ及び、正規の
使用者側の公開鍵ｎＢ、公開鍵ｅＢを格納しておくこと
にする。

【００１０】一方、チップの電源オン時には、ＲＯＭか
ら暗号化署名文Ｅがコア内に送られ、これに伴いコア自
身の公開鍵ｎＡ及び秘密鍵ｄＡを用いて、 Ｅ^dA≡Ｄ mod ｎＡ の式によってＤを知り、更に正規の使用者の公開鍵ｎ
Ｂ、ｅＢを用い、 Ｄ^eB≡Ｃ mod ｎＢ の式の算出結果から署名文Ｃを得て正規の使用者である
かを認証機構が確認することで、コアに関する認証を実
行する。つまり、ＲＯＭ内の情報に基づきコアに関する
認証が実行されることになる。

【００１１】本請求項では、各コアそれぞれの同様なア
クセス権情報がＲＯＭ内に記憶されているので、アクセ
ス権情報を全コアがＲＯＭから順次取り込み、それぞれ
のコア自身のアクセス権情報であるかを確認する為に、
全コア内の認証機構がそれぞれ復号する。そして、復号
されたアクセス権情報である暗号化署名文Ｅが自分用の
アクセス権情報の場合には、そのコア内における他の機
構のストローブ信号をアクティブにして、コアを使用可
能な状態にし、暗号化署名文Ｅの復号演算操作を終了す
る。

【００１２】尚、アクセス権情報が最後の情報まで合致
するものでない場合には、コアは非アクティブな状態の
ままで、そのコアを使用することはできず、コア内に存
在する知的財産権の盗用防止が図られていることにな
る。

【００１３】他方、ＲＳＡ公開鍵暗号方式の公開鍵暗号
用べき乗剰余演算を実際に実行するのは、コア内の認証
機構の一部を構成する算術演算機構であるが、この算術
演算機構は、コア内の一般の演算時にも使われる為、Ｒ
ＳＡ公開鍵暗号方式のみを取り除くことはできない。

【００１４】さらに、ＲＯＭ内には、複数のコアそれぞ
れの例えば長さの相互に異なるアクセス権情報が記憶さ
れており、それぞれのアクセス権情報がいずれのコア用
のものであるかを解読するのは容易ではない。また、コ
アを使用可能な状態にするストローブ信号は、各コア毎
に異なるので、他の機構の各ストローブ信号を全て解析
し、不正使用することは困難であり、知的財産権の保護
はより強固なものとなる。

【００１５】請求項２によるコア内蔵型集積回路は、少
なくとも一つのコアと、バスライン上に配置され且つ、
ＲＳＡ公開鍵暗号方式に対応した復号鍵情報及び認証情
報を保持すると共に、復号演算処理を行い得る一つの認
証機構と、各コアの暗号化情報を格納した情報格納部
と、を有したコア内蔵型集積回路であって、起動時に、
バスライン上の認証機構が、情報格納部から各コアに対
応する暗号化情報をそれぞれ取得すると共に、復号鍵情
報に基づきＲＳＡ公開鍵暗号方式によって復号演算処理
し、この復号演算処理の結果が認証情報に合致した場合
に、各コアの内部に設けられた処理機能部を動作可能な
状態にすることを特徴とする。

【００１６】請求項２に係るコア内蔵型集積回路につい
て以下に説明する。本請求項でも、請求項１と同様にコ
アの認証にＲＳＡ公開鍵暗号方式を用いているが、認証
機構がコアに内蔵される替わりに、バスライン上に配置
されると言う相違を有している。この結果、コア内で実
行されていた復号等の処理がコア外で行われるという相
違を有するものの、請求項１と同様に、コア内に存在す
る知的財産権の盗用防止が図られることになる。

【００１７】さらに、本請求項では、認証機構内に存在
する算術演算機構を全コアが共有する形となり、この算
術演算機構内の乗除算器を使って各コアを認証できるの
で、各コアの認証機構が占めていたゲート数を抑制でき
るようになる。つまり、本請求項は、算術演算を内部で
全く必要としないコアを有したチップに好適なものでも
ある。

【００１８】請求項３によるコア内蔵型集積回路は、少
なくとも一つのコアと、バスライン上にそれぞれ配置さ
れ且つ、ＲＳＡ公開鍵暗号方式に対応した復号鍵情報及
び認証情報を保持すると共に、復号演算処理を行い得る
複数の認証機構と、各コアの暗号化情報を格納した情報
格納部と、を有したコア内蔵型集積回路であって、起動
時に、バスライン上の複数の認証機構が、情報格納部か
ら各コアに対応する暗号化情報をそれぞれ取得すると共
に、復号鍵情報に基づきＲＳＡ公開鍵暗号方式によって
復号演算処理し、この復号演算処理の結果が認証情報に
合致した場合に、各コアの内部に設けられた処理機能部
を動作可能な状態にすることを特徴とする。

【００１９】請求項３に係るコア内蔵型集積回路につい
て以下に説明する。本請求項でも、請求項１と同様にコ
アの認証にＲＳＡ公開鍵暗号方式を用いているが、認証
機構がコアに内蔵される替わりに、バスライン上に複数
配置されると言う相違を有している。すなわち、認証機
構が監視するコア数が多くなると、コアのストローブ信
号が一つの認証機構に集中する為、コアの数が多い場合
には、本請求項のように認証機構を複数設け、これら複
数の認証機構で分散監視してコアを認証することが考え
られる。

【００２０】この結果として、コア内で実行されていた
復号等の処理がコア外で行われるものの、各コアに関す
る認証を高速に実行できるので、コア内に存在する知的
財産権の盗用防止を短時間で図れることになる。尚この
際、各認証機構毎にバスを別にしてブリッジを組むこと
により、並列性を考慮したアーキテクチャとすることが
できる。

【００２１】請求項４によるコア内蔵型集積回路は、少
なくとも一つのコアと、各コアに内蔵され且つ、ハッシ
ュ関数に対応した認証情報を保持すると共に、復号演算
処理を行い得る認証機構と、各コアの暗号化情報を格納
した情報格納部と、を有したコア内蔵型集積回路であっ
て、起動時に、各コア内の認証機構が情報格納部からそ
れぞれ暗号化情報を取得すると共に、ハッシュ関数によ
って復号演算処理し、この復号演算処理の結果が認証情
報に合致した場合に、各コアの内部に設けられた処理機
能部を動作可能な状態にすることを特徴とする。

【００２２】請求項４に係るコア内蔵型集積回路につい
て以下に説明する。本請求項でも、請求項１とほぼ同様
の構成を有している。但し、ＲＳＡ公開鍵暗号は高精度
のべき乗剰余演算を多数回繰り返す必要がある為、演算
に多くの時間を要することがある。この為、本請求項で
は、簡単な回路で高速で認証が可能なハッシュ関数をコ
アの認証に用いた。

【００２３】ここでハッシュ関数の原理について、以下
に説明する。ハッシュ関数とは、任意の長さの記号列を
一定の長さの記号列に写像するアルゴリズムであり、任
意の語ｂ（ｂ１，ｂ２，…ｂｋ）を下記の数１に対応さ
せる写像も、その一つである。

【００２４】

【数１】

【００２５】例えばこれは任意の語ｂ＝０１１０１を１
に移す。一般には、ｂの中の１の個数が奇数であれば、
数１の記号列を１に写像し、その他の場合は０に写像す
る、といった排他的論理和の要素を取り入れたアルゴリ
ズムもハッシュ関数の一つであり、このとき得られる情
報がメッセージダイジェストである。つまり、本請求項
は、このハッシュ関数のような一方向性関数を用いてコ
アを認証するものである。また、ハッシュ関数にはＭＤ
５、ＳＨＡ−１などが存在するが、ここでは保護しよう
とするコアの重要度に応じてハッシュ関数を変化させる
ことにする。

【００２６】次に、ハッシュ関数を用いた認証手順を図
２に基づき以下に説明する。本実施の形態では、ハッシ
ュ関数により生成されたメッセージダイジェストＥ（暗
号化情報）を、アクセス権情報として、請求項１からか
ら請求項３までと同様にＲＯＭが格納して内蔵してお
き、また、メッセージダイジェストの生成に必要な署名
文Ｃ（認証情報）をコアが格納して内蔵しておくことに
する。そして、本請求項では、請求項１と同様にアクセ
ス権情報であるメッセージダイジェストＥをコアが取り
込み、コアが自分のアクセス権情報であるかを確認す
る。

【００２７】その際、基本的には請求項１と同様である
が、本請求項の場合、復号演算がＲＳＡ公開鍵暗号から
ハッシュ演算に代わり、 Ｅ’＝ｈ（Ｃ） の式をコア内の認証機構で計算し、得られたメッセージ
ダイジェストＥ’により、取り込んだアクセス権情報で
あるメッセージダイジェストＥとコア自身が有している
アクセス権情報であるこのメッセージダイジェストＥ’
とを比較して、一致すれば正規の使用者として確認でき
るのでそのコアをアクティブな状態とし、一致しなけれ
ばコアを非アクティブな状態のままとする。この為、ア
クセス権情報と一致しなければ、コアを使用できないよ
うになる。

【００２８】請求項５によるコア内蔵型集積回路は、少
なくとも一つのコアと、各コアに内蔵され且つ、平文を
発生すると共にハッシュ関数の演算処理を行い得る認証
機構と、各コアのハッシュ関数の演算処理を行い得るハ
ッシュシステムと、を有したコア内蔵型集積回路であっ
て、各コア内の認証機構及びハッシュシステムが、発生
された平文をハッシュ関数によってそれぞれ演算処理
し、認証機構の演算処理の結果とハッシュシステムの演
算処理の結果とが相互に一致した場合に、各コアの内部
に設けられた処理機能部を動作可能な状態にすることを
特徴とする。

【００２９】請求項５に係るコア内蔵型集積回路につい
て以下に説明する。本請求項も請求項１から請求項４と
ほぼ同様の構成を有し、請求項４と同様にハッシュ関数
をコアの認証に用いている。但し、本請求項では、各コ
アのハッシュ関数の演算処理を行い得るハッシュシステ
ムを情報格納部の替わりに用い、また、認証機構が平文
を発生し且つハッシュ関数の演算処理を行い得るように
なっている。

【００３０】そして、認証機構の演算処理の結果とハッ
シュシステムの演算処理の結果とが相互に一致した場合
に、各コアの内部に設けられた処理機能部を動作可能な
状態にする。この為、本請求項では、簡単な回路で高速
で認証が可能なハッシュ関数をコアの認証に用いただけ
でなく、例えばコア内蔵型集積回路の起動時の他に、コ
アがハッシュシステムにアクセスする度に、認証機構が
平文を発生することで、保護機構はより強固なものとな
る。

【００３１】次に、請求項６から請求項１０に係るコア
内蔵型集積回路のコア盗用防止方法について以下に説明
する。つまり、請求項６に係る方法は請求項１のコア内
蔵型集積回路に対応し、請求項７に係る方法は請求項２
のコア内蔵型集積回路に対応し、請求項８に係る方法は
請求項３のコア内蔵型集積回路に対応し、請求項９に係
る方法は請求項４のコア内蔵型集積回路に対応し、請求
項１０に係る方法は請求項５のコア内蔵型集積回路に対
応していて、それぞれの請求項と同様の作用効果を奏す
ることになる。

【００３２】

【発明の実施の形態】本発明に係るコア内蔵型集積回路
及びコア内蔵型集積回路のコア盗用防止方法の第１の実
施の形態を図に基づき、以下に説明する。図３に示すよ
うに、本実施の形態に係るコア内蔵型集積回路であるチ
ップ１０は、例えば１０００万ゲート規模のシステム・
オン・チップとして実現されるものである。またこのチ
ップ１０には、複数（本形態では４つ、但し実際のコア
の数は任意とされる）の集積回路であるコア１２、１
４、１６、１８がそれぞれ内蔵されているだけでなく、
読み出し専用メモリであって情報格納部とされるＲＯＭ
２０が内蔵されていて、これらの間を例えば１６ビット
のバスラインＢ１が相互に繋いだ構造となっている。

【００３３】尚、これら各コア１２〜１８は、独立又は
他のコアと協動して所定機能を実現するマクロセルとし
て構成されるものであり、現実には複数のベンダによっ
て製作されたものを用いることができる。さらに、チッ
プ全体の保護に対しては、図４に示すように、チップ１
０内のＲＯＭ２０を外付け用としてＲＯＭ２４に配置
し、このＲＯＭ２４内にチップ１０Ａ全体のアクセス権
情報を格納しておくことにより、同様に対応できる。

【００３４】一方、チップ１０内のコア１２には、同じ
く読み出し専用メモリであるＲＯＭ３２及び、算術演算
を実行する算術演算機構３４が内蔵されているだけでな
く、このコア１２の本来的な動作及び諸機能を生じさせ
る処理機能部である処理部４０が複数内蔵されている。
さらに、このコア１２には、処理部４０の動作可否を制
御する制御部３８及び、ＲＯＭ３２や算術演算機構３４
とこれら処理部４０との間を繋ぐバスラインＢ２も、内
蔵されている。

【００３５】そして、このコア１２内の算術演算機構３
４、制御部３８及びＲＯＭ３２が、コア１２の他の機能
と兼用されつつ、ＲＳＡ公開鍵暗号方式によってコア１
２に関する認証を実行する認証機構３０を、構成してい
る。つまり、実際には、この認証機構３０内の算術演算
機構３４が復号処理の為の乗除算を行うが、この算術演
算機構３４はコア１２の認証以外の機能を達成する為の
乗除算等をも行うことになる。また、他の各コア１４、
１６、１８にも図示しないものの同様の構成の認証機構
３０、バスラインＢ２及び処理部４０等がそれぞれ内蔵
されている。

【００３６】他方、このチップ１０の製造時には、前述
の暗号化署名文Ｅ（暗号化情報）を各コア１２、１４、
１６、１８のアクセス権情報として、ＲＯＭ２０に記憶
させて格納しておくことにする。また、各コア１２〜１
８内のＲＯＭ３２には、暗号化署名文Ｅを復号するのに
必要なコア１２〜１８側の公開鍵ｎＡ、秘密鍵ｄＡ及
び、正規の使用者側の公開鍵ｎＢ、公開鍵ｅＢを復号鍵
情報としてそれぞれ格納して、保持しておくことにす
る。同様に各コア１２〜１８内のＲＯＭ３２は、認証情
報としての署名文Ｃを格納して保持しておくことにす
る。

【００３７】次に、本実施の形態に係るチップ１０によ
る作用及びコア盗用防止方法の手順を図５に示すフロー
図に基づき、以下に説明する。まず、チップ１０の起動
時に電源を投入すると、コア１２に内蔵された認証機構
３０内の算術演算機構３４が、ＲＯＭ２０に格納された
コア１２の暗号化署名文ＥをこのＲＯＭ２０から情報伝
達線Ｌを介して、取得する（ステップＳ１）。

【００３８】次に、この暗号化署名文Ｅが算術演算機構
３４内に転送済か否かが制御部３８で判断され、既に転
送済であれば（ステップＳ２、ＹＥＳ）、処理の終了と
なる。但し、今回始めて転送されたものであれば（ステ
ップＳ２、ＮＯ）、コア１２が既に使用可能か否かが判
断され、使用可能になっていないと判断された場合（ス
テップＳ３、ＮＯ）には、制御部３８がアクセス権情報
のデータである暗号化署名文Ｅをそのまま読み込むよう
にする（ステップＳ４）。

【００３９】この後、ＲＯＭ３２が保持している復号鍵
情報に基づきＲＳＡ公開鍵暗号方式によって復号演算処
理を行う。つまり、コア１２自身の公開鍵ｎＡ及び秘密
鍵ｄＡを用いて、 Ｅ^dA≡Ｄ mod ｎＡ の式によってＤを得て（ステップＳ５）、更に正規の使
用者の公開鍵ｎＢ、ｅＢを用い、 Ｄ^eB≡Ｃ’ mod ｎＢ の式の算出結果から署名文Ｃ’を得る（ステップＳ
６）。

【００４０】さらに、認証機構３０内の制御部３８によ
って、この復号演算処理の結果である署名文Ｃ’が、認
証機構３０内のＲＯＭ３２により保持された認証情報で
ある署名文Ｃに合致するか否かの認証処理の判断が行わ
れる。そして、合致すると判断された場合には（ステッ
プＳ７、ＹＥＳ）、正規の使用者からのアクセスである
と判断して、コア１２内における処理部４０のストロー
ブ信号Ｓをアクティブにすることで、コア１２の内部に
設けられた各処理部４０を動作可能な状態、つまりコア
１２を使用可能な状態にする（ステップＳ８）。この
後、ステップＳ１の処理に戻り、このステップＳ１の処
理を再度実行することになる。

【００４１】一方、この署名文Ｃ’が署名文Ｃに合致し
ない場合には（ステップＳ７、ＮＯ）、そのままステッ
プＳ１の処理に移ることになり、また、前述のコア１２
が既に使用可能かの判断の際に、使用可能になっている
と判断された場合（ステップＳ３、ＹＥＳ）にも、ステ
ップＳ１の処理に移ることになる。さらに、他のコア１
４、１６、１８に関しても、前述と同様にステップＳ３
からステップＳ８までの認証処理が実行されて、各コア
１４、１６、１８内に設けられた各処理部４０を動作可
能な状態にすることができる。

【００４２】つまり、ＲＯＭ２０から暗号化署名文Ｅが
各コア１２〜１８内にそれぞれ送られるのに伴い、各コ
ア１２〜１８がそれぞれ自分のアクセス権情報であるか
を確認する。さらに、認証機構３０で正規の使用者であ
ることが確認された場合、各コア１２〜１８内における
処理部４０のストローブ信号Ｓをアクティブにして、各
コア１２〜１８をそれぞれ使用可能な状態にする。

【００４３】尚、アクセス権情報が最後の情報まで合致
するものでない場合には、コアは非アクティブな状態の
ままで、そのコアを使用することはできず、コア内に存
在する知的財産権の盗用防止が図られていることにな
る。すなわち、各コアは知的財産権が保護されたＩＰ
（Intellectual Property ）コアとされている。

【００４４】他方、ＲＳＡ公開鍵暗号方式の公開鍵暗号
用べき乗剰余演算を実際に実行するのは、コア１２〜１
８内に存在する算術演算機構３４であるが、この算術演
算機構３４は、コア１２〜１８内の一般の演算時にも使
われる為、ＲＳＡ公開鍵暗号方式のみをコア１２〜１８
内から取り除くことはできない。

【００４５】さらに、ＲＯＭ２０内には、複数のコア１
２〜１８それぞれの例えば長さの相互に異なるアクセス
権情報が記憶されているので、それぞれのアクセス権情
報がいずれのコア用のものであるかを解読するのは容易
ではない。また、コア１２〜１８を使用可能な状態にす
るストローブ信号Ｓは、各コア１２〜１８毎に異なるも
のであり、他の各機能ブロックのストローブ信号Ｓを全
て解析し、不正使用することは困難であり、知的財産権
の保護はより強固なものとなる。

【００４６】尚、チップ１０全体の違法複製対策は、ア
クセス権情報をチップ１０に内蔵されたＲＯＭ２０によ
らず、図４に示すＳＲＡＭ形ＦＰＧＡのダウンロード用
のような外付け用のＲＯＭ２４により実行するようにす
る。また、アクセス権情報が、全コア１２〜１８に同時
に与えられることを示す為、チップ１０内のバスライン
Ｂ１とは別の箇所に情報伝達線Ｌが描かれ、このＲＯＭ
２０からアクセス権情報が送られているが、実際にはこ
のバスラインＢ１を介してアクセス権情報が送られてい
る（図６、図８、図１０及び図１２も同様）。

【００４７】次に、本発明に係るコア内蔵型集積回路及
びコア内蔵型集積回路のコア盗用防止方法の第２の実施
の形態を図６及び図７に基づき、以下に説明する。尚、
第１の実施の形態で説明した部材と同一の部材には同一
の符号を付して、重複した説明を省略する。図６に示す
ように、本実施の形態でも、第１の実施の形態と同様に
コアの認証にＲＳＡ公開鍵暗号方式を用いているが、認
証機構３０が各コア１２〜１８に内蔵される替わりに、
認証機構５０がバスラインＢ１上に配置されると言う相
違を有している。

【００４８】そして、この認証機構５０には、読み出し
専用メモリであるＲＯＭ５２及び、算術演算を実行する
算術演算機構５４が内蔵されている。さらに、認証機構
５０内のこれらＲＯＭ５２と算術演算機構５４の動作を
制御する制御部５８及び、ＲＯＭ５２や算術演算機構５
４と認証機構５０外のバスラインＢ１との間を繋ぐバス
ラインＢ３も、この認証機構５０に内蔵されている。
尚、本実施の形態のコア１２内には、図６に示すように
算術演算機構３４は存在していない。

【００４９】次に、本実施の形態に係るチップ１０によ
る作用及びコア盗用防止方法の手順を図７に示すフロー
図に基づき、以下に説明する。まず、チップ１０の起動
時に電源を投入すると、バスラインＢ１上の認証機構５
０内の算術演算機構５４が、ＲＯＭ２０に格納された最
初の暗号化署名文ＥをこのＲＯＭ２０から情報伝達線Ｌ
を介して、取得する（ステップＳ１１）。

【００５０】この後、この暗号化署名文Ｅが算術演算機
構５４内に転送済か否かが制御部５８で判断され、既に
転送済であれば（ステップＳ１２、ＹＥＳ）、処理の終
了となる。但し、今回始めて転送されたものであれば
（ステップＳ１２、ＮＯ）、制御部５８がアクセス権情
報のデータである暗号化署名文Ｅをそのまま読み込むよ
うにする（ステップＳ１４）。

【００５１】この後、第１の実施の形態を説明した図５
におけるステップＳ５からステップＳ８までの手順と同
様の手順のステップＳ１５からステップＳ１８を認証機
構５０内で実行し、認証されればバスラインＢ１を介し
て信号をコア１２に送り込むことで、コア１２を使用可
能な状態にする。但し、本実施の形態では、ステップＳ
１７でＮＯと判断された時及びステップＳ１８の終了後
には、ステップＳ１１の処理に戻らず、コア１４の認証
処理に関するステップＳ２５からステップＳ２８をステ
ップＳ１５からステップＳ１８と同様に実行する。

【００５２】さらに順次、コア１６の認証処理に関する
ステップＳ３５からステップＳ３８及び、コア１８の認
証処理に関するステップＳ４５からステップＳ４８を、
ステップＳ１５からステップＳ１８と同様に実行してか
ら、本実施の形態では、ステップＳ１１の処理に戻りス
テップＳ１１をＲＯＭ２０内の暗号化署名文が一巡する
まで、実行を繰り返すことになる。つまり、本実施の形
態では、連続的に各コア１２〜１８の認証処理が実行さ
れて各コア１２〜１８内に設けられた各処理部４０を順
次動作可能な状態にすることができる。

【００５３】以上より、チップ１０内に一つの認証機構
５０が存在し、ＲＯＭ２０からアクセス権情報がこの認
証機構５０に与えられて、第１の実施の形態では各コア
１２〜１８内で実行されていた復号等の処理がコア外で
行われるようになる。従って、各コア１２〜１８に関す
る認証をこの認証機構５０がまとめて実行する形となる
ものの、本実施の形態によれば第１の実施の形態と同様
に、コア内に存在する知的財産権の盗用防止が図られる
ことになる。

【００５４】さらに、本実施の形態では認証機構５０を
バスラインＢ１上に配置した結果、認証機構５０内に存
在する算術演算機構５４を全コア１２〜１８が共有する
形となり、この算術演算機構５４内の乗除算器を使って
各コア１２〜１８を認証できるようになるので、各コア
１２〜１８内の認証機構３０が占めていたゲート数を抑
制できる。つまり、本実施の形態は、算術演算を内部で
全く必要としないコアを有したチップに好適なものであ
る。

【００５５】次に、本発明に係るコア内蔵型集積回路及
びコア内蔵型集積回路のコア盗用防止方法の第３の実施
の形態を図８及び図９に基づき、以下に説明する。尚、
第１の実施の形態及び第２の実施の形態で説明した部材
と同一の部材には同一の符号を付して、重複した説明を
省略する。図８に示すように、本実施の形態でも、第１
の実施の形態と同様にコアの認証にＲＳＡ公開鍵暗号方
式を用いているものの、認証機構３０が各コア１２〜１
８に内蔵される替わりに、バスラインＢ１上に複数（本
形態では２つ）の認証機構５０Ａ、５０Ｂが配置される
と言う相違を有している。

【００５６】すなわち、第２の実施の形態で採用された
ような認証機構が監視する形となるが、コアの数が多く
なったにも関わらず認証機構が一つの場合、各コア１２
〜１８の信号がこの認証機構に集中することになる。こ
の為、コアの数が多い場合には、本実施の形態のように
例えば２つの認証機構５０Ａ、５０Ｂをそれぞれ認証機
構５０と同様の構造で設け、これら２つの認証機構５０
Ａ、５０Ｂで分散監視してコア１２〜１８を認証するこ
とが考えられる。例えば、図８に示すように認証機構５
０Ａがコア１２、１４に対応して配置されると共に、認
証機構５０Ｂがコア１６、１８に対応して配置され、こ
れに合わせてバスラインＢ１に信号を制御する２つの中
継器６２Ａ、６２Ｂを配置する構造とした。

【００５７】次に、本実施の形態に係るチップ１０によ
る作用及びコア盗用防止方法の手順を図９に示すフロー
図に基づき、以下に説明する。まず、チップ１０の起動
時に電源を投入すると、バスラインＢ１上の認証機構５
０Ａ内の算術演算機構５４が、ＲＯＭ２０に格納された
コア１２の暗号化署名文ＥをこのＲＯＭ２０から情報伝
達線Ｌを介して、第２の実施の形態と同様に取得する
（ステップＳ１１）。

【００５８】この後、各処理及び各判断が実行される
が、第２の実施の形態の図７に示すステップＳ１１から
ステップＳ２８と同様の手順が認証機構５０Ａ内で実行
され、バスラインＢ１を介して信号をコア１２、１４に
送り込むことで、コア１２、１４を使用可能な状態にす
るかどうかの認証動作を行う。そして、ステップＳ２８
の終了後にはステップＳ１１の処理に戻る。これと同時
に、バスラインＢ１上の認証機構５０Ｂ内でもステップ
Ｓ１１からステップＳ２８と同様の処理が実行されて、
コア１６、１８を使用可能な状態にするかどうかの認証
動作を行う。そして、ステップＳ２８の終了後には同様
にステップＳ１１の処理に戻り、ステップＳ１１から順
に再度実行することになる。

【００５９】つまり、本実施の形態では、認証機構５０
Ａ内で連続的に認証処理が実行されてコア１２、１４内
に設けられた各処理部４０を動作可能な状態にすること
ができると共に、認証機構５０Ｂ内で連続的に認証処理
が実行されてコア１６、１８内に設けられた各処理部４
０を動作可能な状態にすることができる。

【００６０】この結果として、各コア１２〜１８内で実
行されていた復号等の処理がコア外で行われるものの、
各コア１２〜１８に関する認証を高速に実行できるの
で、本実施の形態によれば、コア内に存在する知的財産
権の盗用防止を短時間で図ることができることになる。
尚この際、各認証機構５０Ａ、５０Ｂ毎にバスを別にし
てブリッジを組むことにより、並列性を考慮したアーキ
テクチャとすることができる。また、認証機構５０Ａ、
５０Ｂ内の算術演算機構５４は、一般の乗除算演算を並
列して行うことができる。

【００６１】次に、本発明に係るコア内蔵型集積回路及
びコア内蔵型集積回路のコア盗用防止方法の第４の実施
の形態を図１０及び図１１に基づき、以下に説明する。
尚、第１の実施の形態で説明した部材と同一の部材には
同一の符号を付して、重複した説明を省略する。図１０
に示すように、本実施の形態は、第１の実施の形態とほ
ぼ同様の構成を有している。但し、第１の実施の形態で
採用されたＲＳＡ公開鍵暗号は、高精度のべき乗剰余演
算を多数回繰り返す必要がある為、演算に多くの時間を
要することがある。従って、本実施の形態では、簡単な
回路で高速で認証が可能なハッシュ関数を演算可能な回
路であるハッシュ関数６４を各コア１２〜１８（図１０
ではコア１２のみ示す）内に配置し、このハッシュ関数
６４を各コア１２〜１８の認証に用いた。

【００６２】つまり、本実施の形態のチップ１０内は第
１の実施の形態とほぼ同様の構造となっているが、認証
機構３０内の算術演算機構３４の代わりに、ハッシュ関
数６４が配置されるという相違を有している。以上よ
り、本実施の形態は、言わば固定アクセス権情報による
ハッシュ関数を用いたものである。

【００６３】次に、本実施の形態に係るチップ１０によ
る作用及びコア盗用防止方法の手順を図１１に示すフロ
ー図に基づき、以下に具体的に説明する。ＲＯＭ２０内
には、ハッシュ関数により生成されたメッセージダイジ
ェストＥ（暗号化情報）がアクセス権情報として、第１
の実施の形態から第３の実施の形態までと同様に、記憶
されて格納されている。また、コア１２内のＲＯＭ３２
が、ハッシュ関数に対応した認証情報としての署名文Ｃ
を格納して保持している。

【００６４】そしてまず、チップ１０の起動時に電源を
投入すると、コア１２に内蔵された認証機構３０内のハ
ッシュ関数６４が、ＲＯＭ２０に格納されたコア１２の
メッセージダイジェストＥをこのＲＯＭ２０から情報伝
達線Ｌを介して、第１の実施の形態と同様に取得する
（ステップＳ１０１）。この後、第１の実施の形態を説
明した図５におけるステップＳ２からステップＳ４まで
の手順と同様の手順のステップＳ１０２からステップＳ
１０４を認証機構３０内で実行する。

【００６５】次に、ハッシュ関数６４内で復号演算処理
を行う。つまり、コア１２自身の認証情報である署名文
Ｃを用いて、 Ｅ’＝ｈ（Ｃ） の式を認証機構３０内のハッシュ関数６４で計算し、コ
ア１２自身のメッセージダイジェストＥ’を得る（ステ
ップＳ１０６）。

【００６６】さらに、認証機構３０内の制御部３８によ
って、この復号演算処理の結果であるコア１２自身のメ
ッセージダイジェストＥ’が、ＲＯＭ３２により保持さ
れたアクセス権情報であるメッセージダイジェストＥと
合致するか否かの認証処理の判断が行われる。これらが
合致した場合には（ステップＳ１０７、ＹＥＳ）、正規
の使用者からのアクセスであると判断して、コア１２内
における処理部４０のストローブ信号Ｓをアクティブに
することで、コア１２の内部に設けられた各処理部４０
を動作可能な状態、つまりコア１２を使用可能な状態に
する（ステップＳ１０８）。

【００６７】この後、第１の実施の形態の図５と同様
に、ステップＳ１０１の処理に戻りステップＳ１０１を
再度実行する一方、このメッセージダイジェストＥ’が
メッセージダイジェストＥに合致しない場合には（ステ
ップＳ１０７、ＮＯ）、そのままステップＳ１０１の処
理に移ることになる。また、前述のコア１２が既に使用
可能かの判断の際に、使用可能になっていると判断され
た場合（ステップＳ１０３、ＹＥＳ）にも、ステップＳ
１０１の処理に移ることになる。

【００６８】尚、他のコア１４、１６、１８も同様にＲ
ＯＭ２０からアクセス権情報を順次取り込み、ステップ
Ｓ１０３からステップＳ１０８までの処理が実行され、
それぞれ自分のアクセス権情報であるかが確認されて、
各コア１４、１６、１８内に設けられた各処理部４０を
動作可能な状態にすることができる。

【００６９】以上より、ＲＯＭ２０から取り込んだアク
セス権情報（メッセージダイジェストＥ）とコア自身の
アクセス権情報（メッセージダイジェストＥ’）とが一
致しなければ、コアを使用できないようになり、第１の
実施の形態と同様に、コア内に存在する知的財産権の盗
用防止が図られることになる。

【００７０】次に、本発明に係るコア内蔵型集積回路及
びコア内蔵型集積回路のコア盗用防止方法の第５の実施
の形態を図１２及び図１３に基づき、以下に説明する。
尚、第１の実施の形態及び第４の実施の形態で説明した
部材と同一の部材には同一の符号を付して、重複した説
明を省略する。図１２に示すように、本実施の形態は、
第１の実施の形態とほぼ同様の構成を有している。但
し、ＲＳＡ公開鍵暗号の替わりに本実施の形態でも第４
の実施の形態と同様に、簡単な回路で高速で認証が可能
なハッシュ関数を各コア１２〜１８の認証に用いた。

【００７１】つまり、ＲＯＭ２０の替わりに、各コア１
２〜１８のハッシュ関数の演算処理を行い得る第１ハッ
シュシステム７２を採用し、コア１２に内蔵された認証
機構３０には、ランダムな平文Ｃを生成する回路である
ランダム平文７４及び、ハッシュ関数の演算処理を行い
得る第２ハッシュシステム７６が内蔵されている。そし
て、この認証機構３０は、第１の実施の形態と同様の制
御部３８及び処理部４０等をも有している。以上より、
本実施の形態は、言わば可変アクセス権情報によるハッ
シュ関数を用いたものである。

【００７２】次に、本実施の形態に係るチップ１０によ
る作用及びコア盗用防止方法の手順を図１３に示すフロ
ー図に基づき、以下に具体的に説明する。本実施の形態
では、コア１２内にＲＯＭ３２の替わりに配置されたラ
ンダム平文７４が、ハッシュ関数に対応したアクセス権
情報としてのランダムな平文Ｃ（認証情報）を生成可能
としている。

【００７３】そしてまず、チップ１０の起動時に電源を
投入すると、ランダムな平文Ｃをランダム平文７４が生
成する（ステップＳ１１１）と共に、コア１２から第１
ハッシュシステム７２に情報伝達線Ｌを介して、このラ
ンダムな平文Ｃを転送する（ステップＳ１１２）。次
に、第１ハッシュシステム７２内で、復号演算処理を行
う。つまり、コア１２の認証情報であるランダムな平文
Ｃを用いて、 Ｅ’＝ｈ（Ｃ） の式を第１ハッシュシステム７２内で計算し、コア１２
のハッシュ値Ｅ’を得る（ステップＳ１１３）。

【００７４】この後、この第１ハッシュシステム７２か
らハッシュ値Ｅ’をコア１２に返すと共に、ハッシュ値
Ｅ’が返されたかの判断を繰り返し、ハッシュ値をコア
１２に返しと判断された場合（ステップＳ１１４、ＹＥ
Ｓ）、認証機構３０内の第２ハッシュシステム７６が同
様に復号演算処理を行う。つまり、コア１２の認証情報
であるランダムな平文Ｃを用いて、 Ｅ＝ｈ（Ｃ） の式を第２ハッシュシステム７６で計算し、コア１２の
ハッシュ値Ｅを同様に得る（ステップＳ１１５）。

【００７５】さらに、コア１２に内蔵された認証機構３
０内の制御部３８によって、この復号演算処理の結果で
あるコア１２のハッシュ値Ｅが、第１ハッシュシステム
７２より返送されたアクセス権情報であるハッシュ値
Ｅ’と合致するか否かの認証処理の判断が行われる。こ
れらが合致した場合には（ステップＳ１１６、ＹＥ
Ｓ）、正規の使用者からのアクセスであると判断して、
コア１２内における処理部４０のストローブ信号Ｓをア
クティブにすることで、コア１２の内部に設けられた各
処理部４０を動作可能な状態、つまりコア１２を使用可
能な状態にする（ステップＳ１１７）。この後、コア１
４の処理に移ることになる。

【００７６】一方、このハッシュ値Ｅがハッシュ値Ｅ’
に合致しない場合には（ステップＳ１１６、ＮＯ）、そ
のままコア１４の処理に移ることになる。そして、本実
施の形態では、ステップＳ１１６でＮＯと判断された時
及びステップＳ１１７の終了後には、コア１４の認証処
理に関するステップＳ１２１からステップＳ１２７をス
テップＳ１１１からステップＳ１１７と同様に実行す
る。

【００７７】さらに、コア１６の認証処理に関するステ
ップＳ１３１からステップＳ１３７及び、コア１８の認
証処理に関するステップＳ１４１からステップＳ１４７
を、ステップＳ１１１からステップＳ１１７と同様に順
次実行してから、本実施の形態では認証処理の終了とな
る。つまり、本実施の形態では、連続的に各コア１２〜
１８の認証処理が実行されて各コア１２〜１８内に設け
られた各処理部４０を順次動作可能な状態にすることが
できる。以上の初期化後は、各コアが動作するたびに、
ランダムな平文による認証動作をハッシュシステム７２
と行う。

【００７８】以上より、本実施の形態では、簡単な回路
で高速で認証が可能なハッシュ関数をコアの認証に用い
ただけでなく、例えばチップ１０の起動時の他に、コア
がハッシュシステムにアクセスする度に、認証機構３０
内のランダム平文７４が平文を生成することで、認証を
行うことが可能となる。

【００７９】尚、上記の各実施の形態は、保護しようと
するコアの重要度、認証機構の占めるゲート規模、一般
用乗除算の使用状況及び、認証機構が要する演算時間な
どにより判断して、それぞれに適した条件で適用するこ
とが好ましい。また、コアの数や認証機構の数は上記の
各実施の形態に限定されず、さらに多くのコアや認証機
構を内蔵したチップとしても良い。

【００８０】

【発明の効果】本発明に係るコア内蔵型集積回路及びコ
ア内蔵型集積回路のコア盗用防止方法では、コア内に存
在する知的財産権の盗用防止が図られるという効果を有
する。

【図面の簡単な説明】

【図１】本発明に適用されるＲＳＡ公開鍵暗号による認
証手順を示す図であって、（Ａ）は正規の使用者の署名
文をコアが認証する手順を示す図であり、（Ｂ）はコア
の認証手順を示す図である。

【図２】本発明に適用されるハッシュ関数による認証手
順を示す図である。

【図３】本発明に係る第１の実施の形態のチップを示す
ブロック図である。

【図４】本発明に係る第１の実施の形態のチップと外付
け用のＲＯＭとの関係を示すブロック図である。

【図５】本発明に係る第１の実施の形態のチップによる
コア盗用防止方法の手順を示すフロー図である。

【図６】本発明に係る第２の実施の形態のチップを示す
ブロック図である。

【図７】本発明に係る第２の実施の形態のチップによる
コア盗用防止方法の手順を示すフロー図である。

【図８】本発明に係る第３の実施の形態のチップを示す
ブロック図である。

【図９】本発明に係る第３の実施の形態のチップによる
コア盗用防止方法の手順を示すフロー図である。

【図１０】本発明に係る第４の実施の形態のチップを示
すブロック図である。

【図１１】本発明に係る第４の実施の形態のチップによ
るコア盗用防止方法の手順を示すフロー図である。

【図１２】本発明に係る第５の実施の形態のチップを示
すブロック図である。

【図１３】本発明に係る第５の実施の形態のチップによ
るコア盗用防止方法の手順を示すフロー図である。

【符号の説明】

１０ チップ（コア内蔵型集積回路） １０Ａ チップ（コア内蔵型集積回路） １２ コア １４ コア １６ コア １８ コア ２０ ＲＯＭ（情報格納部） Ｂ１ バスライン ３０ 認証機構 ４０ 処理部（処理機能部） ５０ 認証機構 ５０Ａ 認証機構 ５０Ｂ 認証機構 ７２ 第１ハッシュシステム ７６ 第２ハッシュシステム

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 友威 東京都千代田区神田錦町二丁目二番地 東 京電機大学内 Ｆターム(参考） 5B076 FA05 5J104 AA12 AA41 JA28 NA02 NA12

Claims (10)

【特許請求の範囲】
1. 【請求項１】 少なくとも一つのコアと、 各コアに内蔵され且つ、ＲＳＡ公開鍵暗号方式に対応し
   た復号鍵情報及び認証情報を保持すると共に、復号演算
   処理を行い得る認証機構と、 各コアの暗号化情報を格納した情報格納部と、 を有したコア内蔵型集積回路であって、 起動時に、各コア内の認証機構が、情報格納部からそれ
   ぞれ暗号化情報を取得すると共に、復号鍵情報に基づき
   ＲＳＡ公開鍵暗号方式によって復号演算処理し、 この復号演算処理の結果が認証情報に合致した場合に、
   各コアの内部に設けられた処理機能部を動作可能な状態
   にすることを特徴とするコア内蔵型集積回路。
2. 【請求項２】 少なくとも一つのコアと、 バスライン上に配置され且つ、ＲＳＡ公開鍵暗号方式に
   対応した復号鍵情報及び認証情報を保持すると共に、復
   号演算処理を行い得る一つの認証機構と、 各コアの暗号化情報を格納した情報格納部と、 を有したコア内蔵型集積回路であって、 起動時に、バスライン上の認証機構が、情報格納部から
   各コアに対応する暗号化情報をそれぞれ取得すると共
   に、復号鍵情報に基づきＲＳＡ公開鍵暗号方式によって
   復号演算処理し、 この復号演算処理の結果が認証情報に合致した場合に、
   各コアの内部に設けられた処理機能部を動作可能な状態
   にすることを特徴とするコア内蔵型集積回路。
3. 【請求項３】 少なくとも一つのコアと、 バスライン上にそれぞれ配置され且つ、ＲＳＡ公開鍵暗
   号方式に対応した復号鍵情報及び認証情報を保持すると
   共に、復号演算処理を行い得る複数の認証機構と、 各コアの暗号化情報を格納した情報格納部と、 を有したコア内蔵型集積回路であって、 起動時に、バスライン上の複数の認証機構が、情報格納
   部から各コアに対応する暗号化情報をそれぞれ取得する
   と共に、復号鍵情報に基づきＲＳＡ公開鍵暗号方式によ
   って復号演算処理し、 この復号演算処理の結果が認証情報に合致した場合に、
   各コアの内部に設けられた処理機能部を動作可能な状態
   にすることを特徴とするコア内蔵型集積回路。
4. 【請求項４】 少なくとも一つのコアと、 各コアに内蔵され且つ、ハッシュ関数に対応した認証情
   報を保持すると共に、復号演算処理を行い得る認証機構
   と、 各コアの暗号化情報を格納した情報格納部と、 を有したコア内蔵型集積回路であって、 起動時に、各コア内の認証機構が情報格納部からそれぞ
   れ暗号化情報を取得すると共に、ハッシュ関数によって
   復号演算処理し、 この復号演算処理の結果が認証情報に合致した場合に、
   各コアの内部に設けられた処理機能部を動作可能な状態
   にすることを特徴とするコア内蔵型集積回路。
5. 【請求項５】 少なくとも一つのコアと、 各コアに内蔵され且つ、平文を発生すると共にハッシュ
   関数の演算処理を行い得る認証機構と、 各コアのハッシュ関数の演算処理を行い得るハッシュシ
   ステムと、 を有したコア内蔵型集積回路であって、 各コア内の認証機構及びハッシュシステムが、発生され
   た平文をハッシュ関数によってそれぞれ演算処理し、 認証機構の演算処理の結果とハッシュシステムの演算処
   理の結果とが相互に一致した場合に、各コアの内部に設
   けられた処理機能部を動作可能な状態にすることを特徴
   とするコア内蔵型集積回路。
6. 【請求項６】 予め、各コアに内蔵された認証機構が、
   ＲＳＡ公開鍵暗号方式に対応した復号鍵情報及び認証情
   報を保持すると共に、情報格納部が各コアの暗号化情報
   を格納しておき、 コア内蔵型集積回路の起動時に、各コアの暗号化情報を
   各コア内の認証機構が情報格納部から取得して、復号鍵
   情報に基づきＲＳＡ公開鍵暗号方式によって復号演算処
   理を行い、 この復号演算処理の結果が認証情報に合致した場合に、
   各コアの内部に設けられた処理機能部を動作可能な状態
   にする認証処理を認証機構が行う、 ことを特徴とするコア内蔵型集積回路のコア盗用防止方
   法。
7. 【請求項７】 予め、バスライン上に配置された認証機
   構が、ＲＳＡ公開鍵暗号方式に対応した復号鍵情報及び
   認証情報を保持すると共に、情報格納部が各コアの暗号
   化情報を格納しておき、 コア内蔵型集積回路の起動時に、各コアの暗号化情報を
   この認証機構が情報格納部から取得して、復号鍵情報に
   基づきＲＳＡ公開鍵暗号方式によって復号演算処理を行
   い、 この復号演算処理の結果が認証情報に合致した場合に、
   各コアの内部に設けられた処理機能部を動作可能な状態
   にする認証処理をこの認証機構が行う、 ことを特徴とするコア内蔵型集積回路のコア盗用防止方
   法。
8. 【請求項８】 予め、バスライン上にそれぞれ配置され
   た複数の認証機構が、ＲＳＡ公開鍵暗号方式に対応した
   復号鍵情報及び認証情報をそれぞれ保持すると共に、情
   報格納部が各コアの暗号化情報を格納しておき、 コア内蔵型集積回路の起動時に、各コアの暗号化情報を
   これら複数の認証機構が情報格納部から取得して、復号
   鍵情報に基づきＲＳＡ公開鍵暗号方式によって復号演算
   処理をそれぞれ行い、 この復号演算処理の結果が認証情報に合致した場合に、
   各コアの内部に設けられた処理機能部を動作可能な状態
   にする認証処理をこれら複数の認証機構がそれぞれ行
   う、 ことを特徴とするコア内蔵型集積回路のコア盗用防止方
   法。
9. 【請求項９】 予め、各コアに内蔵された認証機構が、
   ハッシュ関数に対応した認証情報を保持すると共に、情
   報格納部が各コアの暗号化情報を格納しておき、 コア内蔵型集積回路の起動時に、各コアの暗号化情報を
   各コア内の認証機構が情報格納部から取得して、ハッシ
   ュ関数によって得たハッシュ値が認証情報に合致した場
   合に、各コアの内部に設けられた処理機能部を動作可能
   な状態にする認証処理を認証機構が行う、 ことを特徴とするコア内蔵型集積回路のコア盗用防止方
   法。
10. 【請求項１０】 予め、各コアに内蔵された認証機構
    が、平文の発生を可能とすると共にハッシュ関数の演算
    処理を行い得るようにしておくと共に、ハッシュシステ
    ムが、各コアのハッシュ関数の演算処理を行い得るよう
    にしておき、 平文の発生時に、各コア内の認証機構及びハッシュシス
    テムが、発生された平文をハッシュ関数によってそれぞ
    れ演算処理し、 認証機構の演算処理の結果とハッシュシステムの演算処
    理の結果とが相互に一致した場合に、各コアの内部に設
    けられた処理機能部を動作可能な状態にする認証処理を
    認証機構が行う、 ことを特徴とするコア内蔵型集積回路のコア盗用防止方
    法。